WO2011021244A1 - 半導体装置の製造方法 - Google Patents

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阿佐見範之
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • the low dielectric constant material include a material having a dielectric constant lower than that of silicon oxide, such as silicon carbide oxide and silicon carbide.
  • the wiring pitch becomes narrower, and further reduction of inter-wiring parasitic capacitance is required.
  • a structure in which a cavity called a space or an air gap is formed around the wiring is known.
  • the method for forming a space around the wiring includes, for example, the following steps.
  • an Si 3 N 4 film is formed on each of the upper and side surfaces of the wiring, and further, an SiO 2 interlayer insulating film that covers the Si 3 N 4 film is formed. Subsequently, an opening exposing a part of the Si 3 N 4 film is formed on the wiring in the interlayer insulating film. Further, a barrier metal is formed on the inner peripheral surface of the opening. Thereafter, the Si 3 N 4 film is removed by wet etching through the opening, thereby forming a space between the wiring and the interlayer insulating film. After forming the space, a tungsten film is formed to a depth reaching the wiring from the inside of the opening, and this is used as a plug.
  • the following methods are known for forming an air gap around the wiring.
  • a groove is formed in the SiOC film, and then a damage layer is formed on the sidewall of the groove of the SiOC film, and then a thin dielectric layer is formed on and in the SiOC film, and the dielectric thin film is side-etched by etch back. Leave beside the damage layer as a wall protection layer.
  • an air gap is formed on the side of the copper wiring by selectively etching the damaged layer using hydrofluoric acid. After that, the air gap, the SiOC film, and the copper wiring are capped with a dielectric film.
  • a deep gap is formed by etching an insulating film between a plurality of wirings in the same layer. Thereafter, an SiOC film is formed on the wiring under conditions with a pinch-off effect. According to the pinch-off effect, an air gap is formed between the wirings.
  • a semiconductor device manufacturing method capable of forming a cavity well around a damascene or dual damascene wiring structure.
  • a step of forming a first insulating film above a semiconductor substrate, and a step of forming a second insulating film on the first insulating film having a different etching characteristic from the first insulating film A step of forming an opening in the first insulating film and the second insulating film, a step of etching the first insulating film from the inside of the opening to widen the opening and forming a cavity, A semiconductor device comprising: forming a third insulating film in the opening while leaving the cavity; and forming a conductive film in the opening after forming the third insulating film.
  • the first insulating film is etched to widen the opening area under the opening portion in the lateral direction to form a cavity. is doing. Thereafter, the cavity is covered with the third insulating film from the inside of the opening, and then the conductive film is formed in the opening, whereby the cavity can be formed around the conductive film.
  • 1A to 1C are cross-sectional views (parts 1 to 3) showing a process for forming a semiconductor device according to the first embodiment of the present invention.
  • 1D to 1F are cross-sectional views (parts 4 to 6) showing a process for forming a semiconductor device according to the first embodiment of the invention.
  • 1G to 1I are cross-sectional views (Nos. 7 to 9) showing the process for forming the semiconductor device according to the first embodiment of the invention.
  • 1J and 1K are cross-sectional views (Nos. 10 and 11) showing a process for forming a semiconductor device according to the first embodiment of the invention.
  • 1L and 1M are cross-sectional views (Nos. 12 and 13) showing the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIG. 1N and FIG. 1O are cross-sectional views (Nos. 14 and 15) showing a process for forming a semiconductor device according to the first embodiment of the present invention.
  • FIGS. 1p and 1Q are cross-sectional views (Nos. 16 and 17) showing the process of forming the semiconductor device according to the first embodiment of the invention.
  • 1R and FIG. 1S are cross-sectional views (Nos. 18 and 19) showing a process for forming a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing another example of the process of forming the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing still another example of the process of forming the semiconductor device according to the first embodiment of the present invention.
  • 4A and 4B are cross-sectional views showing another example of a method for covering the opening of the air gap in the process of forming the semiconductor device according to the first embodiment of the present invention.
  • 5A and 5B are cross-sectional views showing still another example of a method of covering the opening of the air gap in the process of forming the semiconductor device according to the first embodiment of the present invention.
  • 6A to 6E are cross-sectional views illustrating the steps of forming a semiconductor device according to the second embodiment of the present invention.
  • 7A to 7D are cross-sectional views (parts 1 to 4) showing a process for forming a semiconductor device according to the third embodiment of the invention.
  • 7E to 7H are cross-sectional views (Nos.
  • FIGS. 8I and 8J are cross-sectional views (Nos. 1 and 2) showing a process for forming a semiconductor device according to the fourth embodiment of the invention.
  • 8C and 8D are cross-sectional views (Nos. 3 and 4) showing the process of forming the semiconductor device according to the fourth embodiment of the invention.
  • 8E and 8F are cross-sectional views (Nos. 5 and 6) showing the process for forming the semiconductor device according to the fourth embodiment of the invention.
  • 8G and 8H are cross-sectional views (Nos. 7 and 8) showing the process of forming the semiconductor device according to the fourth embodiment of the invention.
  • FIGS. 8I and 8J are cross-sectional views (Nos.
  • FIG. 9 and 10 showing the step of forming the semiconductor device according to the fourth embodiment of the invention.
  • FIG. 8K is a sectional view (No. 11) showing the process for forming the semiconductor device according to the fourth embodiment of the invention.
  • 9A and 9B are cross-sectional views showing another example of a method for covering the opening of the air gap in the process of forming the semiconductor device according to the fourth embodiment of the present invention.
  • 10A and 10B are cross-sectional views (Nos. 1 and 2) showing another example of a method for forming an air gap in the step of forming a semiconductor device according to the fourth embodiment of the present invention.
  • 10C and 10D are cross-sectional views (Nos.
  • FIG. 3 and 4 show another example of the method of forming the air gap in the process of forming the semiconductor device according to the fourth embodiment of the present invention.
  • 10E and 10F are cross-sectional views (Nos. 5 and 6) showing another example of a method for forming an air gap in the process of forming a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing another method of forming wirings and vias in the process of forming a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing still another method for forming wirings and vias in the process of forming a semiconductor device according to the fourth embodiment of the present invention.
  • 13A and 13B are cross-sectional views showing another method of forming an air gap in the process of forming a semiconductor device according to the fourth embodiment of the present invention.
  • an element isolation structure is formed on a semiconductor substrate, for example, an n-type or p-type silicon substrate 1.
  • the semiconductor substrate may be an SOI substrate.
  • As an element isolation structure for example, shallow trench isolation (STI) 2 is formed around the active region.
  • STI2 is formed by the following method.
  • a silicon oxide film and a silicon nitride film are sequentially formed on the silicon substrate 1, and then the silicon nitride film and the silicon oxide film are patterned by photolithography to form an opening in the element isolation region. Thereafter, the silicon substrate 1 is etched through the opening to form a groove in the element isolation region.
  • the insulating film on the silicon nitride film is removed by a chemical mechanical polishing (CMP) method, and the insulating film remaining in the trench is defined as STI2.
  • CMP chemical mechanical polishing
  • a silicon oxide film is formed as the insulating film in the trench.
  • the silicon nitride film and the silicon oxide film are removed from the upper surface of the silicon substrate 1.
  • a silicon oxide film may be formed on the surface of the silicon substrate 1 by the LOCOS method instead of the STI 2.
  • p-type impurities such as boron are ion-implanted into the NMOS formation region partitioned by the STI 2 to form the p-well 3.
  • impurity ions are implanted, a region where ions are not implanted is covered with a resist pattern.
  • n-type impurities are ion-implanted into a PMOS formation region (not shown) of the silicon substrate 1 to form an n-well.
  • an NMOS transistor and a multilayer wiring structure thereon are mainly described.
  • a silicon oxide film as a gate insulating film 4 is formed on the surface of the silicon substrate 1 to a thickness of about 1.5 nm, for example, by a dry thermal oxidation method.
  • a polysilicon film is formed on the gate insulating film 4 and the STI 2 by a CVD method to a thickness of, for example, about 100 nm.
  • phosphorus which is an n-type impurity, is ion-implanted into a region above the p-well 3 in the polysilicon film.
  • annealing for example, rapid thermal annealing (RTA).
  • the polysilicon film is patterned by photolithography to leave the polysilicon film as the gate electrode 5 above the p-well 3.
  • the width of the gate electrode 5, that is, the gate length is, for example, about 32 nm.
  • n-type impurity such as phosphorus or arsenic is ion-implanted into the p-well 3 using the gate electrode 5, STI2, etc. as a mask.
  • n-type extension regions 6 a and 7 a are formed in the silicon substrate 1 on both sides of the gate electrode 5.
  • a silicon oxide film is formed by, for example, a CVD method.
  • n-type impurities are ion-implanted into the p-well 3 using the gate electrode 5 and the sidewalls 8 as masks, whereby a high-concentration n-type impurity region 6b is formed in the silicon substrate 1 on both sides of the gate electrode 5. , 7b.
  • n-type extension regions 6a and 7a and the high-concentration n-type impurity regions 6b and 7b are activated by, for example, the RTA method.
  • the n-type extension regions 6a and 7a and the high-concentration n-type impurity regions 6b and 7b that overlap in the regions on both sides of the gate electrode 5 become the source / drain regions 6 and 7, respectively.
  • the regions not subjected to ion implantation are covered with a photoresist.
  • a metal film covering the gate electrode 5 and the source / drain regions 6 and 7, for example, a nickel film which is a refractory metal is formed on the silicon substrate 1.
  • a nickel film which is a refractory metal is formed on the silicon substrate 1.
  • silicide layers 9a, 9b and 9c are formed on the gate electrode 5 and the source / drain regions 6 and 7, respectively.
  • the nickel film is removed.
  • an insulating film such as a silicon nitride film is formed on the silicon substrate 1 in a region where the silicide layer is not formed before the metal film is formed.
  • the silicon nitride film is removed by, for example, hot phosphoric acid after the silicide layers 9a, 9b, and 9c are formed.
  • the basic structure of the N-type MOS transistor T is formed in the NMOS formation region by the p well 3, the gate insulating film 4, the gate electrode 5, the source / drain regions 6, 7, and the like.
  • a first interlayer insulating film 11 is formed on the N-type MOS transistor T and the silicon substrate 1.
  • a PSG film is formed as the first interlayer insulating film 11 by the CVD method. Further, the upper surface of the first interlayer insulating film 11 is planarized by the CMP method. Thereafter, a first cap insulating film 11u is formed on the first interlayer insulating film 11 to a thickness of, for example, about 30 nm by plasma CVD.
  • the material of the first cap insulating film 11u is selected from silicon carbide (SiC), silicon carbonitride (SiON), boron nitride (BN), or the like, or any of those materials containing hydrogen.
  • a resist pattern (not shown) having an opening above the source / drain regions 6 and 7 is formed on the first cap insulating film 11u. Further, the first cap insulating film 11u and the first interlayer insulating film 11 are etched by, for example, the RIE method through the opening of the resist pattern, thereby forming contact holes 11a and 11b on the source / drain regions 6 and 7, respectively.
  • a base metal film 12a of a titanium layer or a titanium nitride layer is formed on the inner surfaces of the contact holes 11a and 11b by, for example, a sputtering method, and then a tungsten film 12b is formed in the contact hole 11a by a CVD method.
  • the tungsten film 12b is formed to a thickness that completely fills the contact hole 11a.
  • the tungsten film 12b and the base metal film 12a formed on the first cap insulating film 11u are removed by the CMP method.
  • the tungsten film 12b and the base metal film 12a left in the contact holes 11a and 11b are used as the conductive plugs 10a and 10b.
  • Each of the conductive plugs 10a and 10b above the p-well 3 is connected to the source / drain regions 6 and 7 on both sides of the gate electrode 5 through silicide layers 9b and 9c. Note that a conductive plug is also connected to the gate electrode 5 through a silicide layer 9a in a region not shown.
  • a second interlayer insulating film 13, a third interlayer insulating film 14, and a second cap insulating film 15 are sequentially formed on the first cap insulating film 11u.
  • the total thickness of the second and third interlayer insulating films 13 and 14 is adjusted to be, for example, 50 nm to 200 nm.
  • the respective materials of the second interlayer insulating film 13 and the third interlayer insulating film 14 are silicon oxide (SiO), silicon carbide oxide (SiOC), silicon oxyfluoride (SiOF), boron nitride (BN), or the like. These materials are selected from materials containing hydrogen.
  • the material of the second cap insulating film 15 is selected from SiC, SiON, BN, or the like, or any of those materials containing hydrogen.
  • the material is selected on the condition that the second interlayer insulating film 13 can be selectively etched with respect to the third interlayer insulating film 14 and the first and second cap insulating films 11u and 15.
  • the second interlayer insulating film 13 is formed of a material that can increase the etching rate with respect to the third interlayer insulating film 14.
  • the second interlayer insulating film 13 may have a lower dielectric constant than the third interlayer insulating film 14.
  • an SiO film is formed as the second interlayer insulating film 13 to a thickness of 5 nm to 100 nm by plasma CVD.
  • a SiC film or a SiOC film is formed to a thickness of 5 nm to 100 nm by plasma CVD.
  • an SiC film is formed to a thickness of 15 nm to 60 nm by plasma CVD.
  • the second interlayer insulating film 13 and the third interlayer insulating film 14 use the same CVD raw material and vary the etching rate by changing the amount of oxygen in the film.
  • TMSA trimethylsilylacetylene
  • the source gas For example, trimethylsilylacetylene (TMSA) is used as the source gas.
  • TMSA gas is supplied at 6 sccm in the film formation atmosphere, the CO 2 flow rate is supplied at about 5000 sccm, the pressure is set to 10 mTorr, the HF of the RF power source is set to 2500 W, the LF of the RF power source is set to 200 W, and the substrate The temperature is 400 ° C.
  • the O 2 is changed in the range of 0 sccm to 2000 sccm, for example, the amount of oxygen in the film can be changed.
  • the amount of oxygen is 2000 sccm, for example, the film composition is close to that of SiO, and the second interlayer insulating film 13 can be formed.
  • the film composition is close to that of SiC, and the third interlayer insulating film 14 can be formed.
  • silane gas, tetraethoxysilane (TEOS) gas, or dinitrogen monoxide gas may be added to the film forming gas.
  • the etching rate by hydrofluoric acid of the second interlayer insulating film 13 formed by the above method is about 20 nm / min when immersed in hydrofluoric acid having a concentration of 0.5%.
  • the etching rate of the third interlayer insulating film 14 formed by the above method using hydrofluoric acid is about 1 nm / min when immersed in hydrofluoric acid having a concentration of 0.5%.
  • the switching from the formation of the second interlayer insulating film 13 to the formation of the third interlayer insulating film 14 may be performed continuously. That is, the oxygen gas supply amount may be increased or decreased smoothly during film formation.
  • a photoresist is applied onto the second cap insulating film 15, and this is exposed and developed to form a resist pattern 16 having an opening 16a.
  • the opening 16a has a wiring shape including a region immediately above one of the conductive plugs 10b. However, the opening 16a may be formed on the other conductive plug 10a.
  • the resist pattern 16 is used as a mask, and the second cap insulating film 15, the third and second interlayer insulating films 14 and 13 are isotropically etched by plasma etching through the opening 16a, An opening to be the wiring groove 14a is formed, and the upper end of the conductive plug 10b under the wiring groove 14a is exposed.
  • a fluorine-containing gas is used as the reaction gas.
  • the wiring groove 14a is immersed in a buffered hydrofluoric acid solution diluted to a concentration of about 1% by mass, for example, for a time of about 60 seconds to 120 seconds.
  • a buffered hydrofluoric acid solution diluted to a concentration of about 1% by mass, for example, for a time of about 60 seconds to 120 seconds.
  • the silicon oxide film as the second interlayer insulating film 13 is isotropically etched in the lateral direction in the wiring trench 14a.
  • the lower portion of the wiring trench 14 a is expanded to form an air gap (cavity) 17 in the second interlayer insulating film 13.
  • the length of the air gap 17 in the lateral direction has such a size that the air gap 17 is not completely filled with the insulating coating film 18 to be formed in the next process.
  • the lateral length is preferably 1 ⁇ 2 or more of the thickness of the second interlayer insulating film 13.
  • the lateral length of the air gap 17 formed in the second interlayer insulating film 13 having a thickness of 50 nm is 25 nm or more.
  • an insulating coating film 18 is formed on the second cap insulating film 15 and on the inner surface of the wiring groove 14a.
  • the covering film 18 is formed under the condition that the opening of the air gap 17 is covered from the wiring groove 14 a and the air gap 17 is not completely buried.
  • the covering film 18 is formed of an insulating material such as SiO, SiC, SiCN, SiON, or BN, or a material containing hydrogen in any of these materials.
  • an SiC film is formed as the abdominal film 18 by plasma CVD.
  • tetramethylsilane (4MS) gas was introduced into the deposition chamber at a flow rate of 10 sccm and CO 2 gas at a flow rate of 5000 sccm, the pressure in the deposition chamber was 5 mTorr (0.67 Pa), and the substrate temperature. Is set to 400 ° C. In this case, for example, power of about 600 W is supplied to the high frequency electrode in the film forming chamber.
  • a coating-type insulating film may be formed as the coating film 18 by a spin coating method.
  • the number of rotations is, for example, about 3000 rpm using a coating chemical having a viscosity of 3 mPa ⁇ s or more. It is applied under conditions and then fired.
  • an SOG film is formed as the coating insulating film.
  • the coating film 18 is anisotropically etched by the RIE method in a direction perpendicular to the surface of the silicon substrate 1 until the bottom of the wiring groove 14a is exposed. As a result, the conductive plug 10B is exposed. Etching is performed under the condition that the coating film 18 is left between the wiring groove 14 a and the air gap 17.
  • the space between the wiring groove 14a and the air gap 17 is partitioned by the coating film 18, and the coating film 18 on the second cap insulating film 15 is thinned or completely removed.
  • the coating film 18 is a SiC film
  • a chlorine-based gas is used as an etching gas.
  • a fluorine type gas is used as an etching gas.
  • the side surface of the wiring groove 14a is covered with the coating film 18, and the width of the wiring groove 14a is substantially narrowed. Accordingly, the initial width of the wiring groove 14a is formed wide in advance in anticipation of the remaining width of the coating film 18.
  • a barrier metal layer 19a and a seed metal layer 19b are formed on the inner surface of the wiring groove 14a and the second cap insulating film 15.
  • a barrier metal layer 19a for example, a tantalum layer having a copper (Cu) diffusion preventing function is formed by sputtering. Further, a Cu layer is formed as the seed metal layer 19b by sputtering.
  • the barrier metal layer 19 a is bonded to the coating film 18 and does not enter the air gap 17.
  • a Cu layer 19c is formed on the seed metal layer 19b by electrolytic plating.
  • the Cu layer 19c is formed to a thickness that completely fills the wiring groove 14a.
  • the barrier metal 19a, the seed metal layer 19b, and the Cu layer 19c are polished by CMP to be removed from the coating film 18. Further, as shown in FIG. 1K, the coating film 18 on the second cap insulating film 15 is removed by continuing the CMP.
  • the barrier metal 19a, seed metal layer 19b, and Cu layer 19c left in the wiring groove 14a are used as the first wiring 19.
  • the first wiring 19 is adjacent to the air gap 17 through the insulating coating film 18.
  • the barrier metal 19a, the seed metal layer 19b, and the Cu layer 19c are examples of a conductive film, and may be other materials, such as a copper alloy.
  • an SiCH film as an etching stopper film 20 is formed on the first wiring 19 and the second cap insulating film 15 by a plasma CVD method to a thickness of about 30 nm, for example.
  • a SiOC film is formed on the etching stop film 20 as a fourth interlayer insulating film 21 to a thickness of, for example, about 250 nm by plasma CVD.
  • a SiCH film for example, is formed as a third cap insulating film 22 on the fourth interlayer insulating film 21 to a thickness of, for example, about 30 nm by plasma CVD.
  • a silicon nitride film is formed on the third cap insulating film 22 as a hard mask film 23 to a thickness of about 60 nm by a CVD method. Further, a photoresist is applied on the hard mask film 23, and this is exposed and developed to form a resist pattern 24.
  • the resist pattern 24 has a hole 24a at a position where a via hole is formed. The hole 24 a is located on a part of the first wiring 19.
  • the via hole 21a is formed by etching the hard mask film 23, the third cap insulating film 22 and the fourth interlayer insulating film 21 through the hole 24a of the resist pattern 24 by a plasma etching method.
  • a plasma etching method for example, a gas containing CF 4 is introduced into the etching chamber.
  • the resist pattern 24 is removed by oxygen plasma.
  • the resin 25 is applied on the hard mask film 23 and the resin 25 is filled in the via hole 21a. Thereafter, the resin 25 is heated and cured. Furthermore, by applying a photoresist on the resin 25, exposing and developing it, A resist pattern 26 is formed. The resist pattern 26 has a wiring-shaped opening 26a passing over the via hole 21a.
  • the wiring groove 21b is formed by etching from the hard mask film 23 to the middle of the fourth interlayer insulating film 21 through the opening 26a of the resist pattern 26 by plasma etching.
  • the wiring trench 21b has a depth of, for example, about 100 nm from above the fourth interlayer insulating film 22.
  • a fluorine-based gas is used as an etching gas. In this case, the etching stop film 20 is not etched because it is protected by the resin 26.
  • the resist pattern 28 and the resin 26 are removed by, for example, oxygen plasma.
  • a part of the first wiring 19 is exposed from the via hole 12a by etching the etching stopper film 20 through the via hole 21a by a plasma etching method.
  • a gas containing CH 2 F 2 and O 2 is used as an etching gas.
  • the hard mask film 23 is also etched at the same time, and the wiring groove 21b becomes deeper.
  • a barrier metal layer 29a and a seed metal layer 29b are sequentially formed on the inner surface of the via hole 21a and the wiring groove 21b and the third cap insulating film 22 by, for example, a sputtering method.
  • a Ta layer is formed as the barrier metal layer 29a
  • a Cu layer is formed as the seed metal layer 29b.
  • a Cu layer 29c is formed by electrolytic plating to a thickness that fills the via hole 21a and the wiring groove 21b.
  • the Cu layer 29c, the seed metal layer 29b, and the barrier metal layer 29a are polished by CMP until the third cap insulating film 22 is exposed. Then, the Cu layer 29c, the seed metal layer 29b, and the barrier metal layer 29a remaining in the wiring groove 21b are used as the second wiring 31. The remaining Cu layer 29c, seed metal layer 29b, and barrier metal layer 29a in the via hole 21a are referred to as vias 30.
  • a via hole is formed on the conductive plug 10a to which the first wiring 19 is not connected, and a conductive via is formed therein. Further, using the same method as described above, an upper insulating film, wiring, vias, and the like are formed to complete the semiconductor device.
  • the second interlayer is formed from the inside of the wiring groove 14a.
  • the opening area under the wiring groove 14a is expanded in the lateral direction to form the air gap 17.
  • the inner opening of the air gap 17 is covered with an insulating coating film 18 from the inside of the wiring groove 14a, and then the first wiring 19 is formed in the wiring groove 14a by the damascene method.
  • the via hole 21a formed on the wiring groove 14a is displaced in the lateral direction, the via hole 21a is prevented from reaching the air gap 17 by the third interlayer insulating film 14 beside the wiring groove 14a. As a result, the via 30 does not fill the air gap 17.
  • the air gap 17 is formed during the process of forming the first wiring 19 by the damascene method, that is, after the formation of the wiring groove 14a and before the formation of the wiring metal films 19a to 19c. Thereby, the etchant for forming the air gap does not damage the first wiring 19.
  • the polishing is stopped after the second cap insulating film 15 is exposed as shown in FIG. 1K.
  • the polishing may be further advanced to remove the second cap insulating film 15 and expose the third interlayer insulating film 14 as shown in FIG.
  • the formation of the second cap insulating film 15 may be omitted.
  • the third interlayer insulating film 14 is porous, it is preferable to leave an insulating coating film 18 on the third interlayer insulating film 14 as shown in FIG.
  • anisotropic etching is applied in the process of etching the coating film 18 in the wiring groove 14a to expose the upper ends of the conductive plugs 10a and 10b, but isotropic etching is employed. Also good.
  • the side wall of the wiring groove 14a can be exposed while covering the side opening of the air gap 17 with the coating film 18.
  • the width of the wiring groove 14a is not narrowed by the coating film 18, so that the width of the first wiring 19 formed in the wiring groove 14a and the width of the wiring groove 14a are substantially the same as shown in FIG. 4B. Can be.
  • the coating film 18 formed to partition the boundary between the air gap 17 and the wiring 19a has a thickness that completely fills the wiring groove 14a except for the air gap 17 at the beginning of film formation. You may form in. In this case, the coating film 18 is formed under the condition that the air gap 17 is not buried.
  • the coating film 18 formed to the thickness needs to be etched in order to secure the wiring groove 14a again and expose the upper end of the conductive plug 10b.
  • the conductive plug 10b is exposed by the following process.
  • a coating film 18 that completely fills the wiring groove 14a is formed.
  • CMP is performed on the upper surface of the peritoneum 18.
  • a photoresist is applied on the coating film 18, and this is exposed and developed to form a resist pattern 32 having a wiring-shaped opening 32 a immediately above the wiring groove 14 a on the coating film 18.
  • the peritoneum 18 is etched through the opening 32a to form a space for the wiring groove 14a and expose the upper end surface of the conductive plug 10b. Then, after removing the resist pattern 32, the first wiring 19 is formed in the wiring groove 14a using the same method as described above.
  • the coating film 18 is left thin on the side wall of the wiring groove 14a.
  • etching is performed under the condition that the third interlayer insulating film 14 on the side of the wiring groove 14a is exposed. May be.
  • a silicon nitride film may be thinly formed as an oxygen barrier film between the first cap insulating film 11u and the conductive plugs 10a and 10b and the second interlayer insulating film 13. Then, after forming the air gap 17, the upper end of the conductive plug 10b may be exposed by etching the oxygen barrier film through the wiring groove 14a.
  • the oxygen barrier film may be formed in the following embodiment. (Second Embodiment) The method for forming a semiconductor device according to the second embodiment will be described below.
  • the N-type MOS transistor T and the like shown in FIG. 1A are formed, and further, the first interlayer insulating film 11, the first cap insulating film 11u, and the conductive plugs 10a and 10b shown in FIG. 1B are formed. Form.
  • the first wiring 19 is formed by the steps shown in FIGS. 6A to 6E. 6A to 6E, the description of the silicon substrate 1 and the NMOS transistor T under the conductive plugs 10a and 10b is omitted.
  • a second interlayer insulating film 13, a third interlayer insulating film 14, and a second cap insulating film 15 are formed on the first cap insulating film 11u.
  • the second interlayer insulating film 13 is formed of a material that is more easily damaged by oxygen plasma than the third interlayer insulating film 14 and the first and second cap insulating films 11u and 15.
  • a SiOC film containing hydrogen is formed by a plasma CVD method.
  • TMSA is introduced into the reaction chamber at a flow rate of about 3 sccm
  • acetylene is about 3 sccm
  • O 2 is about 200 sccm
  • CO 2 is about 5000 sccm.
  • the pressure in the reaction chamber is set to 10 mTorr
  • the substrate temperature is set to 400 ° C. According to this condition, porogen (CH x ) is purified by acetylene.
  • the porogen in the film is removed by annealing or the like to increase the porosity to 20% or more.
  • the third interlayer insulating film 14 for example, a hydrogen-containing SiOC film having a lower porosity than the second interlayer insulating film 13 is formed by plasma CVD.
  • TMSA is introduced into the reaction chamber at a flow rate of about 3 sccm, O 2 is about 200 sccm, and CO 2 is about 5000 sccm.
  • the pressure in the reaction chamber is set to 10 mTorr, and the substrate temperature is set to 400 ° C.
  • the resist pattern 16 having the wiring-shaped opening 16a is used, and the second and third interlayer insulating films 13 and 14 and the second cap insulating film 15 are used as shown in FIG. 6B. Is etched to form an opening to be the wiring groove 14a.
  • the ashing condition is a condition in which a part of the second interlayer insulating film 13 is seriously damaged from the inside of the wiring groove 14a.
  • the ashing conditions for example, the O 2 gas flow rate is set to 200 sccm, the ashing atmosphere pressure is set to 20 mTorr, the ashing power supply frequency is set to 27 MHz, the ashing power supply power is set to 400 W, and the substrate temperature is set to 50 ° C.
  • a damage region 13a is formed in the second interlayer insulating film 13 around the wiring trench 14a as shown in FIG. 6C.
  • the damaged region 13 a is a region where the etching rate can be increased with respect to the first and third interlayer insulating films 11 and 14.
  • hydrofluoric acid diluted to a concentration of about 1% by mass is supplied from the wiring trench 14a to the second interlayer insulating film 13 in a time period of 60 to 180 seconds, for example.
  • the damaged region 13a is etched and the air gap 17 is formed.
  • the side opening of the air gap 17 is covered with the peritoneum 18 from the inside of the wiring groove 14a by the same process as in the first embodiment.
  • the first wiring 19 is formed in the wiring groove 14a by the same process as in the first embodiment as shown in FIG. 6E.
  • the fourth interlayer insulating film 21, the via 30, the second wiring 31 and the like are formed.
  • the resist pattern 16 for forming the wiring groove 14a is ashed. is doing.
  • the second interlayer insulating film 13 is damaged through the wiring groove 14a, and then the damaged region 13a is selectively etched to widen a part of the wiring groove 14a to form the air gap 17.
  • the side opening of the air gap 17 is covered with an insulating coating film 18 from the inside of the wiring groove 14a, and then the first wiring 19 is formed in the wiring groove 14a by the damascene method.
  • the via hole 21a formed on the wiring trench 14a is displaced in the lateral direction, the via hole 21a is air-filled by the third interlayer insulating film 14 that exists beside the first wiring 19. Reaching the gap 17 is prevented. As a result, the via 30 does not fill the air gap 17.
  • the air gap 17 is formed in the process after the formation of the wiring groove 14 a and before the formation of the first wiring 19. Thereby, the etchant for forming the air gap does not damage the first wiring 19.
  • the etchant for forming the air gap does not damage the first wiring 19.
  • the N-type MOS transistor T and the like shown in FIG. 1A are formed, and further, the first interlayer insulating film 11, the first cap insulating film 11u, and the conductive plugs 10a and 10b shown in FIG. 1B are formed. Form.
  • the first wiring 19 is formed by the steps shown in FIGS. 7A to 7H. 7A to 7H, the description of the silicon substrate 1 and the NMOS transistor T under the conductive plugs 10a and 10b is omitted.
  • a plurality of second interlayer insulating films 13 and third interlayer insulating films 14 are alternately formed on the first interlayer insulating film 11.
  • the materials of the second interlayer insulating film 13 and the third interlayer insulating film 14 can be selectively etched by the second interlayer insulating film 13 with respect to the third interlayer insulating film 14 as in the first embodiment.
  • the total film thickness of the plurality of second interlayer insulating films 13 and the plurality of third interlayer insulating films 14 formed of a material is set to, for example, about 50 nm to 200 nm.
  • the selectively etched films do not have to be the same film, and each may have a different etching characteristic.
  • the amount of etching in the lateral direction in a plurality of alternately formed films can be varied.
  • the materials of the second interlayer insulating film 13 on the lower side and the upper side in FIG. 7A are made different, and the etching rates thereof are made different.
  • the second cap insulating film 15 is formed on the uppermost third interlayer insulating film 14 as in the first embodiment. Further, a photoresist is applied on the second cap insulating film 15, and this is exposed and developed to form a resist pattern 16. In the resist pattern 16, a wiring-shaped opening 16a is formed as in the first embodiment.
  • FIG. 7B shows a state where the resist pattern 16 is removed.
  • the plurality of second interlayer insulating films 13 are selectively etched from the inside of the wiring groove 14a to widen a part of the wiring groove 14a and air. A gap 17 is formed.
  • an insulating coating film 18 is formed on the second cap insulating film 15 and in the wiring groove 14a. As shown in FIG. 7D, the coating film 18 is formed to a thickness that does not completely fill the wiring groove 14a.
  • the upper end of the conductive plug 10b is exposed by anisotropically etching the peritoneum 18 in a direction perpendicular to the upper surface of the silicon substrate 1.
  • a barrier metal layer 19a, a seed metal layer 19b, and a Cu layer 19c are sequentially formed in the wiring trench 14a and on the second cap insulating film 15 in the same manner as in the first embodiment.
  • the Cu layer 19c is formed to a thickness that completely fills the wiring groove 14a.
  • the barrier metal 19a, the seed metal layer 19b, and the Cu layer 19c are removed from the upper surface of the coating film 18 by CMP. Further, as shown in FIG. 7H, the coating film 18 on the second cap insulating film 15 may be removed by continuing the CMP.
  • the barrier metal 19a, seed metal layer 19b, and Cu layer 19c left in the wiring groove 14a are used as the first wiring 19.
  • the fourth interlayer insulating film 21, the via 30, the second wiring 31 and the like are formed.
  • the covering film 18 is completely buried as shown in FIG. 5A, and then the abdominal film 18 is etched to the bottom of the wiring groove 14a using the resist pattern 30 as shown in FIG. You may expose the upper end of.
  • the coating film 18 may expose the side wall of the third interlayer insulating film 14 from the inside of the wiring groove 14a by isotropic etching.
  • the condition is that the opening next to the air gap 17 is covered with the coating film 18.
  • the damaged region 13a is selected after the damaged region 13a is formed in a part of the second interlayer insulating film 13 from the inside of the wiring groove 14a, as shown in FIGS. 6A to 6D.
  • An etching step may be included.
  • a plurality of second interlayer insulating films 13 and third interlayer insulating films 14 having different etching characteristics are alternately stacked, and then wiring is provided in the second and third interlayer insulating films 13 and 14.
  • An air gap 17 is formed by forming the groove 14 a and further expanding the wiring groove 14 a of the plurality of second interlayer insulating films 13.
  • each lateral opening of the air gap 17 can be narrowed. It becomes easy to cover the side opening.
  • the third interlayer insulating film 14 existing beside the first wiring 19 is a via hole. 21 is prevented from reaching the air gap 17. Therefore, the via 30 formed in the via hole 21 is prevented from entering the air gap 17.
  • the air gap 17 is formed in a step between the formation of the wiring groove 14 a and the formation of the first wiring 19.
  • the etchant for forming the air gap does not damage the first wiring 19.
  • the N-type MOS transistor T and the like shown in FIG. 1A are formed, and further, the first interlayer insulating film 11, the first cap insulating film 11u, and the conductive plugs 10a and 10b shown in FIG. 1B are formed. Form.
  • second and third interlayer insulating films 13 and 14 are formed on the conductive plugs 10 a and 10 b and the first interlayer insulating film 11.
  • the lower portion of the wiring groove 14 a is widened to form the air gap 17.
  • a lateral opening of the air gap 17 is covered with a coating film 18.
  • the first wiring 19 is formed in the wiring groove 14a.
  • vias 55 and second wirings 56 are formed by the steps shown in FIGS. 8A to 8K.
  • 8A to 8K the same reference numerals as those in FIG. 1K denote the same elements, and the description of the silicon substrate 1 and the NMOS transistor T under the conductive plugs 10a and 10b shown in FIG. 1B is omitted.
  • an etching stopper film 40, a fourth interlayer insulating film 41, a fifth interlayer insulating film 42, a sixth interlayer insulating film 43, and a seventh layer are formed on the first cap insulating film 11u and the first wiring 19.
  • An interlayer insulating film 44 and a third cap insulating film 45 are sequentially formed by a plasma CVD method.
  • the fourth and sixth interlayer insulating films 41 and 43 are formed of a material having etching characteristics different from those of the fifth and seventh interlayer insulating films 42 and 44.
  • etching stopper film 40 for example, a SiCH film is formed to a thickness of about 15 nm to about 30 nm.
  • the fourth and sixth interlayer insulating films 41 and 43 are made of a material that can be selectively etched with respect to the etching stopper film 40, the third cap insulating film 45, and the fifth and seventh interlayer insulating films 42 and 44. It is formed.
  • the fourth and sixth interlayer insulating films 41 and 43 are formed of a material capable of increasing the etching rate with respect to the fifth and seventh interlayer insulating films 42 and 44.
  • each of the fourth interlayer insulating film 41 and the fifth interlayer insulating film 42 is selected from SiO, SiOC, SiOF, BN, etc., or any of those materials containing hydrogen.
  • the material is selected on the condition that the fourth and sixth interlayer insulating films 41 and 43 are materials that can be selectively etched with respect to the fifth and seventh interlayer insulating films 42 and 44 and the etching stopper film 40. .
  • SiO films are formed as the fourth and sixth interlayer insulating films 41 and 43 by the plasma CVD method.
  • the fifth and seventh interlayer insulating films 42 and 44 for example, a SiC film or a SiOC film is formed by a plasma CVD method.
  • a method for continuously forming a SiO film and a SiC film You may employ
  • the total thickness of the fourth and fifth interlayer insulating films 41 and 42 is, for example, 50 nm to 200 nm.
  • the total thickness of the sixth and seventh interlayer insulating films 43 and 44 is, for example, 50 nm to 200 nm.
  • the material of the third cap insulating film 45 is selected from SiC, SiON, BN, or the like, or any of those materials containing hydrogen.
  • the third cap insulating film 45 is formed to a thickness of 15 nm to 60 nm, for example.
  • the fourth and sixth interlayer insulating films 41 and 43 may have a lower dielectric constant than the fifth and seventh interlayer insulating films 42 and 44.
  • a photoresist is applied on the third cap insulating film 45, and this is exposed and developed to form a resist pattern 46 having a hole 46a above the first wiring 19.
  • an opening to be a via hole 47 is formed by etching the third cap insulating film 45 to the fourth interlayer insulating film 41 through the hole 46a of the resist pattern 46.
  • a resin 48 is applied on the third cap insulating film 45 and filled in the via hole 47 as shown in FIG. 8C. Thereafter, the resin 48 is heated and cured. Further, a photoresist is applied on the resin 48, and this is exposed and developed to form a resist pattern 49.
  • the resist pattern 49 has an opening 49 a in a wiring formation region including on the via hole 47.
  • the resin 48, the third cap insulating film 45, the sixth and seventh interlayer insulating films 43 and 44 are etched by plasma etching through the openings 49a of the resist pattern 49.
  • An opening to be the wiring groove 50 is formed.
  • a fluorine-based gas is used as an etching gas. In this case, the etching stop layer 40 is not etched because it is protected by the resin 48.
  • the resist pattern 49 and the resin 48 are removed by, for example, oxygen plasma.
  • a buffered hydrofluoric acid solution diluted to a concentration of about 1% by mass is supplied into the wiring groove 50 in a time of, for example, about 60 seconds to 120 seconds.
  • the SiO films as the fourth and sixth interlayer insulating films 41 and 43 are isotropically etched in the lateral direction in the wiring trench 50 and the via hole 47 to form air gaps (cavities) 51 and 52. .
  • the etching stopper film 40 is etched through the via hole 47 by plasma etching, and the via hole 47 is extended downward to expose a part of the first wiring 19.
  • a gas containing CH 2 F 2 and O 2 is used as an etching gas.
  • the third cap insulating film 45 is etched and thinned.
  • the lateral lengths of the air gaps 51 and 52 have such a size that the air gaps 51 and 52 are not all buried by the insulating coating film 53 to be formed in the next process.
  • Each of the lateral lengths is preferably 1 ⁇ 2 or more of the thickness of the film in which the air gaps 51 and 52 are formed.
  • an insulating coating film 53 is formed on the third cap insulating film 45, the inner surface of the wiring groove 50, and the inner surface of the via hole 47.
  • the covering film 53 is formed under the condition that the opening next to the air gaps 51 and 52 is blocked from the wiring groove 50 and the via hole 47 and the air gaps 51 and 52 are not completely buried. Further, the coating film 53 is formed under the condition that the wiring trench 50 and the via hole 47 are not completely buried.
  • the coating film 53 is formed, for example, under the same conditions as the coating film 18 illustrated in FIG. 1G of the first embodiment.
  • the coating film 18 is anisotropically etched in a direction perpendicular to the surface of the silicon substrate 1 to expose the conductive plug 10 b from the bottom of the via hole 47.
  • the space in the wiring trench 50 and the via hole 47 is widened, and the coating film 53 on the cap insulating film 45 is thinned or removed.
  • the side surfaces of the wiring groove 50 and the via hole 47 are covered with the coating film 53, so that the width of the wiring groove 50 and the via hole 47 becomes substantially narrow. Accordingly, the width of the initial wiring groove 50 and the diameter of the via hole 47 are formed in advance in advance in anticipation of the remaining width of the coating film 53.
  • a barrier metal layer 54a and a Cu seed layer are sequentially formed in the via hole 47, the wiring groove 50, and the peritoneum 53 by, for example, a sputtering method.
  • a Ta layer is formed as the barrier metal layer 54a.
  • the barrier metal layer 54 a is blocked by the coating film 53 and does not enter the air gaps 51 and 52.
  • a Cu layer 54 b is formed by electrolytic plating to a thickness that fills the via hole 47 and the wiring groove 50.
  • the Cu layer 54b is integrated with the Cu seed layer.
  • the Cu layer 54b and the barrier metal layer 54a are polished by CMP until the third cap insulating film 45 is exposed.
  • the Cu layer 54 b and the barrier metal layer 54 a remaining in the wiring trench 50 are used as the second wiring 56.
  • the remaining Cu layer 54 b and barrier metal layer 54 a in the via hole 47 are referred to as vias 55.
  • the air gaps 51 and 52 are formed around the via 55 and the second wiring 56 through the insulating coating film 53.
  • the barrier metal layer 54a, the Cu seed layer, and the Cu layer 54b are examples of a conductive film, and may be other materials such as a copper alloy.
  • an insulating film, a via, a wiring, and the like are formed by a process similar to the above to complete the semiconductor device.
  • the via hole 47 and the wiring groove 50 are continuously formed in the fourth, fifth, sixth, and seventh interlayer insulating films 41, 42, 43, and 44, and then the via hole 47 is formed.
  • the air gaps 51 and 52 are formed by expanding the opening area of the lower part of each of the wiring grooves 50 to the side.
  • the openings of the air gaps 51 and 52 are covered with an insulating coating film 53 from the inside of the via hole 47 and the wiring groove 50, and then the via 55 and the second wiring 56 are simultaneously formed in the via hole 47 and the wiring groove 50. Is forming. That is, the via 55 and the second wiring 56 are formed by a dual damascene method.
  • the seventh interlayer insulating film that exists beside the second wiring 56 even if the second-stage via hole is shifted in the lateral direction. Since the formation of the via hole on the second step surface on 44 can be stopped, the via hole on the second step surface does not reach the air gap 53.
  • the air is formed in the step after the formation of the wiring trench 50 and the via hole 47 and before the formation of the wiring metal films 54a and 54b. Gaps 51 and 52 are formed. Thereby, the etchant for forming the air gap does not damage the second wiring 55.
  • the etching is performed under the condition that the sides of the air gaps 51 and 52 are closed.
  • isotropic etching may be performed until the fifth and seventh interlayer insulating films 42 and 44 on the sides of the via hole 47 and the wiring groove 50 are exposed.
  • the wiring groove 50 and the via hole 47 are not narrowed by the peritoneum 53, and therefore, as shown in FIG. 9B, the second wiring 56 and the via 55 are formed with the wiring groove 50 and the first formed size. The same size as the via hole 47 is formed.
  • the coating film 53 formed to spatially separate the boundary between the air gap 51 and the via 55 and the boundary between the air gap 52 and the second wiring 56 is formed at the beginning of the film formation.
  • the via hole 47 and the wiring groove 50 may be formed to a thickness that completely fills the via hole 47 and the wiring groove 50.
  • the coating film 53 is formed under the condition that the air gaps 51 and 52 are not completely embedded.
  • a resist pattern 58 having a via-hole-shaped opening 58 a is formed on the coating film 53 immediately above the first wiring 19. Thereafter, the upper surface of the coating film 53 may be planarized by CMP.
  • the peritoneal membrane 53 is etched through the opening 58a to form a hole 53a penetrating the via hole 47, and the etching stopper film 40 is exposed from the bottom of the hole 53a.
  • the position and the diameter of the hole 53a may substantially coincide with the position and the diameter of the via hole 47.
  • the etching conditions are set such that the opening of the air gap 51 on the side of the behole 47 is closed by the coating film 53 when the hole 53a is formed.
  • a resin 59 is formed in the hole 53a and on the upper surface of the coating film 53 by, for example, a spin coating method, and then the resin 59 is heated. Further, another resist pattern 60 is formed on the resin 59.
  • the resist pattern 60 has an opening 60 a having a shape that is the same as or slightly narrower than that of the wiring groove 50 on the wiring groove 50.
  • the resin 59 and the peritoneum 53 are etched through the opening 60 a of the resist pattern 60 to form a space in the wiring groove 50.
  • the etching in this case may be either isotropic or anisotropic, but is set to a condition that keeps at least the opening of the air gap 52 on the side of the wiring groove 50 covered with the coating film 53. Is done.
  • a part of the first wiring 19 is exposed by etching the etching stopper film 40 at the bottom of the via hole 47, as shown in FIG. 10E. After the etching, the space in the via hole 47 and the wiring trench 50 is widened. In this case, the coating film 53 remaining on the bottom of the wiring trench 50 and the third cap insulating film 45 is also etched.
  • the via 55 is formed in the via hole 47 and the second wiring 56 is formed in the wiring groove 50 by the same method as described above.
  • the peritoneal film 53 is formed so as to be embedded in the via hole 47 and the wiring groove 50. Thereby, when forming the coating film 53, a film forming method with poor coverage can be selected.
  • the peritoneal film 53 may be formed thereon.
  • the coating film 53 is left on the seventh interlayer insulating film 44 as shown in FIG.
  • the coating film 53 may be polished until the seventh interlayer insulating film 44 is exposed.
  • the seventh interlayer insulating film 44 is porous, it is preferable to leave the insulating coating film 53 on the seventh interlayer insulating film 44.
  • a plurality of air gaps 51 and 52 formed beside the via 55 and the second wiring 56 may be formed to overlap each other in the height direction as shown in FIG. 7H. The formation method will be described next.
  • a plurality of fourth interlayer insulating films 41 and fifth interlayer insulating films 42 are alternately formed on the etching stopper film 40, and a sixth interlayer insulating film 43 and a seventh interlayer insulating film 44 are formed on the fifth interlayer insulating film 42.
  • via holes 47 are formed in the plurality of fourth and fifth interlayer insulating films 41 and 42 by the same method as described above.
  • wiring grooves 50 are formed in the plurality of sixth interlayer insulating films 43 and the plurality of seventh interlayer insulating films 44 by the same method as described above.
  • the plurality of fourth interlayer insulating films 41 on the side of the via hole 47 are etched by the same method as described above to widen a part of the via hole 47 to form the air gap 51.
  • the plurality of sixth interlayer insulating films 43 on the side of the wiring groove 50 are etched to widen a part of the wiring groove 50 to form an air gap 52.
  • the openings 55 in the air gaps 51 and 52 are covered with the coating film 53 by the same method as described above, and then the via 55 is formed in the via hole 47 by the same method as described above.
  • the second wiring 56 is formed in the wiring groove 50.
  • the air gaps 51 and 52 can be easily covered with the coating film 53 from the side.
  • the selectively etched films do not have to be the same film, and each has different etching characteristics. May be. In this case, the amount of etching in the lateral direction in a plurality of alternately formed films can be varied.
  • a plurality of air gaps 17 beside the first wiring 19 may be formed as shown in FIG. 7H.
  • the fourth and sixth interlayer insulations are performed from the inside of the via hole 47 and the wiring groove 50.
  • a step of etching the damaged region after forming the damaged region in the films 42 and 44 may be employed.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

配線構造の周囲で空洞を良好に形成することができる半導体装置の製造方法を提供する。半導体装置の製造方法は、半導体基板１の上方に第１絶縁膜１３を形成する工程と、第１絶縁膜１３上に、第１絶縁膜１３とはエッチング特性の異なる第２絶縁膜１４を形成する工程と、第１絶縁膜１３及び第２絶縁膜１４に開口部１４ａを形成する工程と、開口部１４ａの内側から第１絶縁膜１３をエッチングすることにより開口部１３を広げ、空洞１７を形成する工程と、空洞１７を残したまま開口部１４ｓ内に第３絶縁膜１８を形成する工程と、第３絶縁膜１８を形成した後に開口部１４ａ内に導電膜１９を形成する工程とを有する。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　半導体装置内の配線間に存在する寄生容量を低減するために、配線間の絶縁膜を低誘電率材料から形成する構造が知られている。低誘電率材料として、例えば酸化シリコンよりも誘電率の低い材料、例えば炭化酸化シリコン、炭化シリコンがある。
　また、半導体集積回路の高密度化、微細化に伴って配線ピッチが狭くなり、配線間寄生容量のさらなる低減が要求されている。その手段の１つとして、配線の周囲に、スペース、エアギャップと呼ばれる空洞を形成する構造が知られている。
　配線の周囲にスペースを形成する方法は例えば次の工程を有する。
　まず、配線の上面と側面のそれぞれの上にＳｉ３Ｎ４膜を形成し、さらに、Ｓｉ３Ｎ４膜を覆うＳｉＯ２の層間絶縁膜を形成する。続いて、層間絶縁膜のうち配線の上にＳｉ３Ｎ４膜の一部を露出する開孔を形成する。さらに、開孔の内周面にバリアメタルを形成する。その後に、開孔を通してＳｉ３Ｎ４膜をウエットエッチングにより除去することにより、配線と層間絶縁膜の間にスペースを形成する。スペースを形成した後に、タングステン膜を開孔内から配線に達する深さに形成し、これをプラグとして使用する。
　配線の周囲にエアギャップを形成するために次のような方法が知られている。
　まず、ＳｉＯＣ膜に溝を形成し、ついで、ＳｉＯＣ膜の溝の側壁にダメージ層を形成した後、ＳｉＯＣ膜上及び溝内に誘電体薄層を形成し、さらにエッチバックにより誘電体薄膜をサイドウォール保護層としてダメージ層の横に残す。次に、溝内に銅配線を形成した後に、フッ酸を用いてダメージ層を選択的にエッチングすることにより、銅配線の側方にエアギャップを形成する。その後に、エアギャップ及びＳｉＯＣ膜、銅配線の上を誘電体膜によりキャップする。
　エアギャップのその他の形成方法として、まず、同層の複数の配線の間の絶縁膜をエッチングして深いギャップを形成する。その後に、ピンチオフ効果を伴う条件でＳｉＯＣ膜を配線の上に形成する。ピンチオフ効果によれば、配線の間にエアギャップが形成される。
　さらに別な方法として、配線を覆うＳｉＯ２膜をエッチングして、配線の周囲にエアギャップを形成する方法が知られている。
特開平５－７０１０号公報 特開２００３－６００３４号公報 Hsien-Wei Chen, and others, "A Self-Aligned Air GapInterconnect Process", 2008 IEEE, pp.34-36 T. Harada, and others, "Air Gap Integration of 45nm Node Cu Interconnects and Evaluations ofElectrical and Mechanical Characteristics", AdvancedMetallization Conference (AMC) 2008, September 24, Del Mar/San Diego, CA R. Gras, and others, "300mmMulti Level Air Gap Integration for Edge Interconnect Technologies and SpecificHigh Performance Applications" 2008 IEEE, pp.196-198
　ダマシン又はデュアルダマシンの配線構造の周囲で良好に空洞を形成することができる半導体装置の製造方法を提供する。
　１つの観点によれば、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜上に、前記第１絶縁膜とはエッチング特性の異なる第２絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜に開口部を形成する工程と、前記開口部の内側から前記第１絶縁膜をエッチングすることにより前記開口部を広げ、空洞を形成する工程と、前記空洞を残したまま前記開口部内に第３絶縁膜を形成する工程と、前記第３絶縁膜を形成した後、前記開口部内に導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
　発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
　本発明によれば、エッチング特性の異なる第１、第２絶縁膜に開口部を形成した後に、第１絶縁膜をエッチングすることにより開口部の下部の開口面積を横方向に広げて空洞を形成している。その後に、開口部の内側から第３絶縁膜で空洞の開口部を覆い、その後に、開口部内に導電膜を形成することにより、導電膜の周囲に空洞を形成することができる。
図１Ａ～図１Ｃは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１～３）である。 図１Ｄ～図１Ｆは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４～６）である。 図１Ｇ～図１Ｉは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７～９）である。 図１Ｊ、図１Ｋは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１０、１１）である。 図１Ｌ、図１Ｍは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１２、１３）である。 図１Ｎ、図１Ｏは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１４、１５）である。 図１ｐ、図１Ｑは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１６、１７）である。 図１Ｒ、図１Ｓは、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１８、１９）である。 図２は、本発明の第１実施形態に係る半導体装置の形成工程の別の例を示す断面図である。 図３は、本発明の第１実施形態に係る半導体装置の形成工程のさらに別の例を示す断面図である。 図４Ａ、図４Ｂは、本発明の第１実施形態に係る半導体装置の形成工程において、エアギャップの開口を覆う方法の別の例を示す断面図である。 図５Ａ、図５Ｂは、本発明の第１実施形態に係る半導体装置の形成工程において、エアギャップの開口を覆う方法のさらに別の例を示す断面図である。 図６Ａ～図６Ｅは、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図である。 図７Ａ～図７Ｄは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その１～４）である。 図７Ｅ～図７Ｈは、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その５～８）である。 図８Ａ、図８Ｂは、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その１、２）である。 図８Ｃ、図８Ｄは、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その３、４）である。 図８Ｅ、図８Ｆは、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その５、６）である。 図８Ｇ、図８Ｈは、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その７、８）である。 図８Ｉ、図８Ｊは、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その９、１０）である。 図８Ｋは、本発明の第４実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。 図９Ａ、図９Ｂは、本発明の第４実施形態に係る半導体装置の形成工程において、エアギャップの開口を覆う方法の別の例を示す断面図である。 図１０Ａ、図１０Ｂは、本発明の第４実施形態に係る半導体装置の形成工程において、エアギャップを形成する方法の別の例を示す断面図（その１、２）である。 図１０Ｃ、図１０Ｄは、本発明の第４実施形態に係る半導体装置の形成工程において、エアギャップを形成する方法の別の例を示す断面図（その３、４）である。 図１０Ｅ、図１０Ｆは、本発明の第４実施形態に係る半導体装置の形成工程において、エアギャップを形成する方法の別の例を示す断面図（その５、６）である。 図１１は、本発明の第４実施形態に係る半導体装置の形成工程において、配線及びビアを形成する別の方法を示す断面図である。 図１２は、本発明の第４実施形態に係る半導体装置の形成工程において、配線及びビアを形成するさらに別の方法を示す断面図である。 図１３Ａ、図１３Ｂは、本発明の第４実施形態に係る半導体装置の形成工程において、エアギャップを形成する別の方法を示す断面図である。
発明を実施するための形態
　以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
（第１の実施の形態）
　図１Ａ～図１Ｓは、本発明の実施形態に係る半導体装置の形成工程を示す断面図である。
　図１Ａに示す構造を形成するまでの工程を説明する。
　まず、半導体基板、例えばｎ型又はｐ型のシリコン基板１に素子分離構造を形成する。なお、半導体基板はＳＯＩ基板であってもよい。素子分離構造として、活性領域の周囲に例えばシャロートレンチアイソレーション（ＳＴＩ）２を形成する。ＳＴＩ２の形成は次の方法で形成される。
　まず、図示しないシリコン酸化膜、シリコン窒化膜をシリコン基板１上に順に形成した後に、シリコン窒化膜及びシリコン酸化膜をフォトリソグラフィー法によりパターニングして素子分離領域に開口部を形成する。その後に、その開口部を通してシリコン基板１をエッチングし、素子分離領域に溝を形成する。
　さらに、溝内とシリコン窒化膜上に絶縁膜をＣＶＤ法により形成した後に、化学機械研磨（ＣＭＰ）法によりシリコン窒化膜上の絶縁膜を除去し、溝内に残された絶縁膜をＳＴＩ２として用いる。なお、溝内の絶縁膜として、例えばシリコン酸化膜を形成する。
　その後に、シリコン基板１上面からシリコン窒化膜、シリコン酸化膜を除去する。
　なお、素子分離構造として、ＳＴＩ２の替わりに、ＬＯＣＯＳ法によりシリコン基板１表面にシリコン酸化膜を形成してもよい。
　次に、ＳＴＩ２によって区画されるＮＭＯＳ形成領域にｐ型不純物、例えばホウ素をイオン注入してｐウェル３を形成する。不純物イオンを注入する際には、イオンを注入しない領域をレジストパターンにより覆う。また、シリコン基板１のうち図示しないＰＭＯＳ形成領域にはｎ型不純物をイオン注入してｎウェルを形成する。なお、本実施形態では、主にＮＭＯＳトランジスタ及びその上の多層配線構造を説明する。
　続いて、シリコン基板１の表面に、ゲート絶縁膜４としてシリコン酸化膜をドライ熱酸化法により例えば約１．５ｎｍの厚さに形成する。その後に、ゲート絶縁膜４及びＳＴＩ２の上にポリシリコン膜をＣＶＤ法により例えば約１００ｎｍの厚さに形成する。
　続いて、ポリシリコン膜のうちｐウェル３の上方の領域内にｎ型不純物であるリンをイオン注入する。
　なお、上記のようにイオン注入されたｐ型及びｎ型の不純物はアニール、例えば高速熱アニール（ＲＴＡ）により活性化される。
　次に、ポリシリコン膜をフォトリソグラフィー法によりパターニングすることにより、ｐウェル３の上方にポリシリコン膜をゲート電極５として残す。ゲート電極５の幅、即ちゲート長は例えば約３２ｎｍである。
　続いて、ゲート電極５、ＳＴＩ２等をマスクにして、ｐウェル３内にｎ型不純物、例えばリン又は砒素をイオン注入する。これにより、ゲート電極５の両側のシリコン基板１内に、ｎ型エクステンション領域６ａ、７ａを形成する。
　次に、シリコン基板１、ゲート電極５及びＳＴＩ２の上に絶縁膜を形成した後に、シリコン基板１が露出するまで絶縁膜をエッチバックするとともに、絶縁膜をゲート電極５の側面上にサイドウォール８として残す。サイドウォール８を形成するための絶縁膜として、例えばＣＶＤ法によりシリコン酸化膜を形成する。
　さらに、ゲート電極５及びサイドウォール８等をマスクに使用してｐウェル３内にｎ型不純物をイオン注入することにより、ゲート電極５の両側方のシリコン基板１内に高濃度ｎ型不純物領域６ｂ、７ｂを形成する。
　その後に、ｎ型エクステンション領域６ａ、７ａ及び高濃度ｎ型不純物領域６ｂ、７ｂを例えばＲＴＡ法により活性化する。
　これにより、ゲート電極５の両側の領域でそれぞれ重なるｎ型エクステンション領域６ａ、７ａと高濃度ｎ型不純物領域６ｂ、７ｂはソース／ドレイン領域６、７となる。
　なお、ｎ型エクステンション領域６ａ、７ａと高濃度ｎ型不純物領域６ｂ、７ｂを形成するためのイオン注入の際には、イオン注入しない領域をフォトレジストにより覆う。
　次に、ゲート電極５、ソース／ドレイン領域６、７を覆う金属膜、例えば高融点金属であるニッケル膜をシリコン基板１の上に形成する。続いて、ニッケル膜をアニールすることにより、ゲート電極５及びソース／ドレイン領域６、７のそれぞれの上部にシリサイド層９ａ、９ｂ、９ｃを形成する。その後に、ニッケル膜を除去する。
　なお、シリコン基板１のうちシリサイド層を形成しない領域には、金属膜を形成する前に絶縁膜、例えばシリコン窒化膜を形成する。そのシリコン窒化膜は、シリサイド層９ａ、９ｂ、９ｃを形成した後に、例えば熱リン酸により除去される。
　以上の工程によりＮＭＯＳ形成領域には、ｐウェル３、ゲート絶縁膜４、ゲート電極５、ソース／ドレイン領域６、７等によりＮ型ＭＯＳトランジスタＴの基本構造が形成される。
　次に、図１Ｂに示す構造を形成するまでの工程を説明する。
　Ｎ型ＭＯＳトランジスタＴ及びシリコン基板１の上に第１層間絶縁膜１１を形成する。第１層間絶縁膜１１としてＰＳＧ膜をＣＶＤ法により形成する。さらに、第１層間絶縁膜１１の上面をＣＭＰ法により平坦化する。その後に、第１層間絶縁膜１１上に第１キャップ絶縁膜１１ｕをプラズマＣＶＤ法により例えば約３０ｎｍの厚さに形成する。第１キャップ絶縁膜１１ｕの材料は、炭化シリコン（ＳｉＣ）、炭化窒化シリコン（ＳｉＯＮ）、窒化ホウ素（ＢＮ）等、又は、それらいずれかの材料に水素を含む材料から選択される。
　続いて、ソース／ドレイン領域６、７の上方に開口部を有するレジストパターン（不図示）を第１キャップ絶縁膜１１ｕの上に形成する。さらに、レジストパターンの開口部を通して第１キャップ絶縁膜１１ｕ、第１層間絶縁膜１１を例えばＲＩＥ法によりエッチングすることにより、コンタクトホール１１ａ、１１ｂをソース／ドレイン領域６、７の上に形成する。
　続いて、コンタクトホール１１ａ、１１ｂの内面に、チタン層、窒化チタン層の下地金属膜１２ａを例えばスパッタ法により形成した後に、コンタクトホール１１ａ内にタングステン膜１２ｂをＣＶＤ法により形成する。タングステン膜１２ｂは、コンタクトホール１１ａを完全に充填する厚さに形成される。
　さらに、第１キャップ絶縁膜１１ｕ上に形成されたタングステン膜１２ｂ及び下地金属膜１２ａをＣＭＰ法により除去する。
　これにより、コンタクトホール１１ａ、１１ｂ内に残されたングステン膜１２ｂ及び下地金属膜１２ａを導電性プラグ１０ａ、１０ｂとして用いる。ｐウェル３の上方の導電性プラグ１０ａ、１０ｂのそれぞれは、ゲート電極５の両側のソース／ドレイン領域６、７にシリサイド層９ｂ、９ｃを介して接続される。なお、図示しない領域でゲート電極５にも導電性プラグがシリサイド層９ａを介して接続される。
　次に、図１Ｃに示す構造を形成するまでの工程を説明する。
　まず、第１キャップ絶縁膜１１ｕ上に第２層間絶縁膜１３、第３層間絶縁膜１４及び第２キャップ絶縁膜１５を順に形成する。第２、第３層間絶縁膜１３、１４の合計の厚さは、例えば５０ｎｍ～２００ｎｍの厚さとなるように調整される。
　第２層間絶縁膜１３、第３層間絶縁膜１４のそれぞれの材料は、酸化シリコン（ＳｉＯ）、炭化酸化シリコン（ＳｉＯＣ）、酸化フッ化シリコン（ＳｉＯＦ）、窒化ホウ素（ＢＮ）等、又は、それらのいずれかの材料に水素を含む材料から選択される。第２キャップ絶縁膜１５の材料は、ＳｉＣ、ＳｉＯＮ、ＢＮ等、又は、それらのいずれかの材料に水素を含む材料から選択される。
　材料の選択は、第３層間絶縁膜１４及び第１、第２キャップ絶縁膜１１ｕ、１５に対して第２層間絶縁膜１３を選択的にエッチングできる材料であることを条件とする。換言すれば、第２層間絶縁膜１３は、第３層間絶縁膜１４に対してエッチングレートを高くすることができる材料から形成される。
　なお、第２層間絶縁膜１３は、第３層間絶縁膜１４よりも低誘電率であってもよい。
　例えば、第２層間絶縁膜１３としてＳｉＯ膜をプラズマＣＶＤ法により５ｎｍ～１００ｎｍの厚さに形成する。また、第３層間絶縁膜１４として、例えばＳｉＣ膜又はＳｉＯＣ膜をプラズマＣＶＤ法により５ｎｍ～１００ｎｍの厚さに形成する。
　第２キャップ絶縁膜１５として、例えばＳｉＣ膜をプラズマＣＶＤ法により１５ｎｍ～６０ｎｍの厚さに形成する。
　ここで、第２層間絶縁膜１３と第３層間絶縁膜１４の形成方法の一例を示す。ここでは第２層間絶縁膜１３と第３層間絶縁膜１４は同一のＣＶＤ原料を用い、膜中の酸素量を変化させることにより、エッチングレートを互いに相違させる例を示す。
　例えば原料ガスとしてトリメチルシリルアセチレン（ＴＭＳＡ）を用いる。そして、成膜雰囲気内にＴＭＳＡガスを６ｓｃｃｍで供給し、ＣＯ２流量を約５０００ｓｃｃｍで供給し、圧力を１０ｍＴｏｒｒに設定し、ＲＦ電源のＨＦを２５００Ｗ、ＲＦ電源のＬＦを２００Ｗに設定し、基板温度を４００℃とする。このときＯ２を例えば０ｓｃｃｍ～２０００ｓｃｃｍの範囲で変化させると、膜中の酸素量を変化させることができる。酸素量を例えば２０００ｓｃｃｍとするとＳｉＯに近い膜組成となり、第２層間絶縁膜１３を形成することができる。
　一方、酸素量を例えば０ｓｃｃｍとするとＳｉＣに近い膜組成となり、第３層間絶縁膜１４を形成することができる。また、成膜ガスにシランガスやテトラエトキシシラン（ＴＥＯＳ）ガス、一酸化二窒素ガスを加えても良い。
　上記方法によって形成された第２層間絶縁膜１３のフッ酸によるエッチングレートは、濃度０．５％のフッ酸に浸漬した場合に２０ｎｍ／ｍｉｎ程度である。また、上記方法により形成された第３層間絶縁膜１４のフッ酸によるエッチングレートは、濃度０．５％のフッ酸に浸漬した場合に１ｎｍ／ｍｉｎ程度である。
　第２層間絶縁膜１３の成膜から第３層間絶縁膜１４の成膜への切り替えは、連続的に行なってもよい。すなわち、成膜中に酸素ガス供給量を滑らかに増減させてもよい。
　次に、図１Ｄに示すように、第２キャップ絶縁膜１５上にフォトレジストを塗布し、これを露光、現像することにより、開口部１６ａを有するレジストパターン１６を形成する
。開口部１６ａは、図１Ｄでは、一方の導電性プラグ１０ｂの直上の領域を含む配線形状を有しているが、他方の導電性プラグ１０ａの上にも形成する形状でもよい。
　さらに、図１Ｅに示すように、レジストパターン１６をマスクに用い、開口部１６ａを通して第２キャップ絶縁膜１５、第３及び第２層間絶縁膜１４、１３をプラズマエッチング法により等方性エッチングし、配線溝１４ａとなる開口部を形成するとともに、配線溝１４ａの下の導電性プラグ１０ｂの上端を露出させる。この場合、反応ガスとして例えばフッ素含有ガスを用いる。
　続いて、図１Ｆに示すように、例えば約１質量％の濃度に希釈化された緩衝フッ酸溶液に配線溝１４ａ内を例えば６０秒～１２０秒程度の時間で浸漬する。これにより、第２層間絶縁膜１３であるシリコン酸化膜が配線溝１４ａ内で横方向に等方的にエッチングされる。そして、配線溝１４ａの下部が広がって第２層間絶縁膜１３にエアギャップ（空洞）１７が形成される。
　エアギャップ１７の横方向の長さは、次工程で形成しようとする絶縁性の被覆膜１８によりエアギャップ１７が全て埋め込まれない大きさを有している。その横方向の長さは、例えば第２層間絶縁膜１３の厚さの１／２以上が好ましい。例えば５０ｎｍの厚さを有する第２層間絶縁膜１３に形成されるエアギャップ１７の横の長さは２５ｎｍ以上である。
　次に、図１Ｇに示すように、第２キャップ絶縁膜１５上と配線溝１４ａの内面に絶縁性の被覆膜１８を形成する。被覆膜１８は、配線溝１４ａの中からエアギャップ１７の開口を覆うとともに、エアギャップ１７を完全に埋め込まない条件で形成される。
　被覆膜１８は、ＳｉＯ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＮ、ＢＮ等の絶縁材料、又はそれらのいずれかの材料に水素を含んだ材料から形成される。
　例えば、被腹膜１８としてプラズマＣＶＤ法によりＳｉＣ膜を形成する。ＳｉＣ膜の形成条件として、テトラメチルシラン（４ＭＳ）ガスを流量１０ｓｃｃｍ、ＣＯ２ガスを流量５０００ｓｃｃｍで成膜チャンバ内に導入するとともに、成膜チャンバ内の圧力を５ｍＴｏｒｒ（０．６７Ｐａ）、基板温度を４００℃に設定する。この場合、成膜チャンバ内の高周波電極には例えば約６００Ｗの電力を供給する。
　また、被覆膜１８として塗布系絶縁膜をスピンコート法により形成してもよく、この場合には粘度が３ｍＰａ・ｓ以上の塗布用薬液を用いて回転数を例えば約３０００回転／分程度の条件で塗布し、その後に焼成する。塗布系絶縁膜として、例えばＳＯＧ膜を形成する。
　次に、図１Ｈに示すように、ＲＩＥ法によりシリコン基板１の面に垂直な方向で被覆膜１８を配線溝１４ａ底部が露出するまで異方性エッチングする。これにより、導電性プラグ１０Ｂが露出する。エッチングは、配線溝１４ａとエアギャップ１７の間に被覆膜１８を残す条件とする。
　そのエッチングにより、配線溝１４ａとエアギャップ１７の空間は被覆膜１８により仕切られ、また第２キャップ絶縁膜１５上の被覆膜１８は薄くなるか或いは完全に除去される。被覆膜１８がＳｉＣ膜の場合にはエッチングガスとして塩素系ガスを使用する。また、被覆膜１８が酸化シリコン系の場合にはエッチングガスとしてフッ素系ガスを使用する。
　この状態で配線溝１４ａの側面は被覆膜１８で覆われることになり、配線溝１４ａの幅
は実質的に狭くなる。従って、初期の配線溝１４ａの幅は、被覆膜１８の残存幅を見越して予め広く形成される。
　次に、図１Ｉに示す構造を形成するまでの工程を説明する。
　まず、配線溝１４ａの内面と第２キャップ絶縁膜１５の上にバリアメタル層１９ａ、シードメタル層１９ｂを形成する。バリアメタル層１９ａとして、銅（Ｃｕ）の拡散防止機能を有する例えばタンタル層をスパッタ法により形成する。また、シードメタル層１９ｂとして、Ｃｕ層をスパッタ法により形成する。バリアメタル層１９ａは、被覆膜１８に接合し、エアギャップ１７に侵入しない。
　続いて、バリアメタル層１９ａ及びシードメタル層１９ｂを電極に使用して、シードメタル層１９ｂ上にＣｕ層１９ｃを電解メッキにより形成する。Ｃｕ層１９ｃは、配線溝１４ａを完全に埋め込む厚さに形成される。
　次に、図１Ｊに示すように、バリアメタル１９ａ、シードメタル層１９ｂ及びＣｕ層１９ｃをＣＭＰにより研磨して被覆膜１８上から除去する。さらに、図１Ｋに示すように、ＣＭＰを続けることにより第２キャップ絶縁膜１５上の被覆膜１８を除去する。
　配線溝１４ａ内に残されたバリアメタル１９ａ、シードメタル層１９ｂ及びＣｕ層１９ｃは、第１の配線１９として使用される。第１の配線１９は、絶縁性の被覆膜１８を介してエアギャップ１７に隣接する。
　なお、バリアメタル１９ａ、シードメタル層１９ｂ及びＣｕ層１９ｃは、導電膜の一例であり、他の材料、例えば銅合金であってもよい。
　次に、図１Ｌに示す構造を形成するまでの工程を説明する。
　まず、第１の配線１９及び第２キャップ絶縁膜１５の上に、エッチングストッパ膜２０としてＳｉＣＨ膜をプラズマＣＶＤ法により例えば約３０ｎｍの厚さに形成する。続いて、エッチングストップ膜２０上に、第４層間絶縁膜２１としてＳｉＯＣ膜をプラズマＣＶＤ法により例えば約２５０ｎｍの厚さに形成する。さらに、第４層間絶縁膜２１上に、第３キャップ絶縁膜２２として例えばＳｉＣＨ膜をプラズマＣＶＤ法により例えば約３０ｎｍの厚さに形成する。
　続いて、第３キャップ絶縁膜２２上に、シリコン窒化膜をハードマスク膜２３としてＣＶＤ法により約６０ｎｍの厚さに形成する。さらに、ハードマスク膜２３上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン２４を形成する。レジストパターン２４は、ビアホールを形成する位置にホール２４ａを有している。ホール２４ａは、第１の配線１９の一部の上に位置する。
　次に、レジストパターン２４のホール２４ａを通してハードマスク膜２３、第３キャップ絶縁膜２２及び第４層間絶縁膜２１をプラズマエッチング法によりエッチングすることにより、ビアホール２１ａを形成する。エッチングガスとして、例えばＣＦ４を含むガスをエッチングチャンバ内に導入する。その後に、図１Ｍに示すように、レジストパターン２４を酸素プラズマにより除去する。
　続いて、図１Ｎに示すように、ハードマスク膜２３上にレジン２５を塗布するとともにビアホール２１ａ内にレジン２５を充填する。その後に、レジン２５を加熱して硬化する。さらに、レジン２５上にフォトレジストを塗布し、これを露光、現像することにより、
レジストパターン２６を形成する。レジストパターン２６は、ビアホール２１ａ上を通る配線形状の開口部２６ａを有する。
　次に、図１Ｏに示すように、レジストパターン２６の開口部２６ａを通して、ハードマスク膜２３から第４層間絶縁膜２１の途中までプラズマエッチング法によりエッチングすることにより、配線溝２１ｂを形成する。配線溝２１ｂは、第４層間絶縁膜２２の上から例えば約１００ｎｍ程度の深さとする。エッチングガスとしてフッ素系ガスを使用する。この場合、エッチングストップ膜２０は、レジン２６により保護されているのでエッチングされない。
　その後に、図１Ｐに示すように、レジストパターン２８及びレジン２６を例えば酸素プラズマにより除去する。
　次に、図１Ｑに示すように、ビアホール２１ａを通してエッチングストッパ膜２０をプラズマエッチング法によりエッチングすることによりビアホール１２ａから第１の配線１９の一部を露出する。エッチングガスとして例えばＣＨ２Ｆ２、Ｏ２を含むガスを使用する。この場合、ハードマスク膜２３も同時にエッチングされ、さらに配線溝２１ｂが深くなる。
　次に、図１Ｒに示すように、ビアホール２１ａ、配線溝２１ｂの内面と第３キャップ絶縁膜２２の上にバリアメタル層２９ａ、シードメタル層２９ｂを例えばスパッタ法により順に形成する。バリアメタル層２９ａとしてＴａ層を形成し、シードメタル層２９ｂとしてＣｕ層を形成する。続いて、ビアホール２１ａ及び配線溝２１ｂを埋める厚さにＣｕ層２９ｃを電解メッキにより形成する。
　次に、図１Ｓに示すように、第３キャップ絶縁膜２２が露出するまでＣｕ層２９ｃ及びシードメタル層２９ｂ、バリアメタル層２９ａをＣＭＰ法により研磨する。そして、配線溝２１ｂ内に残されたＣｕ層２９ｃ及びシードメタル層２９ｂ、バリアメタル層２９ａを第２の配線３１とする。また、ビアホール２１ａ内の残されたＣｕ層２９ｃ及びシードメタル層２９ｂ、バリアメタル層２９ａをビア３０とする。
　その後、第１の配線１９が接続されない導電性プラグ１０ａの上にビアホールを形成し、その中に導電性のビアを形成する。さらに、上記と同様な方法を用いて、上側の絶縁膜、配線、ビア等を形成し、半導体装置を完成させる。
　上記のように本実施形態によれば、エッチング特性の異なる第２層間絶縁膜１３及び第３層間絶縁膜１４に配線溝（開口部）１４ａを形成した後に、配線溝１４ａの内側から第２層間絶縁膜１３をエッチングすることにより、配線溝１４ａの下部の開口面積を横方向に広げてエアギャップ１７を形成している。その後に、配線溝１４ａの内側から絶縁性の被覆膜１８でエアギャップ１７の内側開口を覆い、その後に、配線溝１４ａ内に第１の配線１９をダマシン法により形成している。
　従って、配線溝１４ａの上に形成されるビアホール２１ａが横方向にずれても、配線溝１４ａの横の第３層間絶縁膜１４によってビアホール２１ａがエアギャップ１７に達することが阻止される。これにより、ビア３０がエアギャップ１７を埋めることはない。
　また、ダマシン法により第１の配線１９を形成する工程の途中、即ち配線溝１４ａの形成後であって配線用金属膜１９ａ～１９ｃの形成前の工程でエアギャップ１７を形成している。これにより、エアギャップ形成用のエッチャントが第１の配線１９にダメージを与えることはない。
　ところで、第１の配線１９を形成するためのＣＭＰによる研磨工程では、図１Ｋに示したように第２キャップ絶縁膜１５が露出した後に研磨を停止している。しかし、さらに研磨を進めて図２に示すように第２キャップ絶縁膜１５を除去し、第３層間絶縁膜１４を露出させてもよい。
　また、上記した第２キャップ絶縁膜１５の形成は省略されてもよい。しかし、第３層間絶縁膜１４がポーラスな場合には、図３に示すように第３層間絶縁膜１４上に絶縁性の被覆膜１８を残すことが好ましい。
　上記の説明では、配線溝１４ａ内の被覆膜１８をエッチングして導電性プラグ１０ａ、１０ｂの上端を露出する工程では異方性エッチングを作用しているが、等方性エッチングを採用してもよい。
　等方性エッチングによれば、図４Ａに示すように、被覆膜１８によりエアギャップ１７の側部開口を覆いつつ配線溝１４ａの側壁を露出することができる。これにより、配線溝１４ａの幅が被覆膜１８により狭くならないので、図４Ｂに示すように、配線溝１４ａ内に形成する第１の配線１９の幅と配線溝１４ａの幅を実質的に同じにすることができる。
　上記のエアギャップ１７と配線１９ａの境界を仕切るために形成される被覆膜１８は、図５Ａに示すように、成膜当初にはエアギャップ１７を除いて配線溝１４ａを完全に埋め込む厚さに形成してもよい。この場合、被覆膜１８は、エアギャップ１７を埋め込まない条件で形成される。
　その厚さに形成される被覆膜１８は、配線溝１４ａを再び確保するとともに導電性プラグ１０ｂの上端を露出させるために、エッチングされる必要がある。導電性プラグ１０ｂは次の工程により露出される。
　まず、図５Ａに示すように、配線溝１４ａを完全に埋め込む被覆膜１８を形成する。被覆膜１８上面の平坦性が足りない場合には被腹膜１８上面にＣＭＰを実施する。その後に、被覆膜１８上にフォトレジストを塗布し、これを露光、現像することにより、配線溝１４ａの直上に配線形状の開口部３２ａを有するレジストパターン３２を被覆膜１８上に形成する。
　続いて、図５Ｂに示すように、開口部３２ａを通して被腹膜１８をエッチングし、配線溝１４ａの空間を形成するとともに導電性プラグ１０ｂの上端面を露出する。そして、レジストパターン３２を除去した後に、上記と同様な方法を用いて配線溝１４ａ内に第１の配線１９を形成する。
　なお、図５Ｂでは、配線溝１４ａの側壁に被覆膜１８を薄く残すようにしたが、図４Ａに示したと同様に配線溝１４ａの側方の第３層間絶縁膜１４を露出する条件でエッチングしてもよい。
　ところで、第１キャップ絶縁膜１１ｕ及び導電性プラグ１０ａ、１０ｂと第２層間絶縁膜１３の間に、酸素バリア膜として例えばシリコン窒化膜を薄く形成してもよい。そして、エアギャップ１７を形成した後に、配線溝１４ａを通して酸素バリア膜をエッチングすることにより導電性プラグ１０ｂの上端を露出してもよい。その酸素バリア膜については以下の実施形態において形成してもよい。
（第２の実施の形態）
　以下に、第２実施形態に係る半導体装置の形成方法について説明する。
　まず、第１実施形態と同様に、図１Ａに示すＮ型ＭＯＳトランジスタＴ等を形成し、さらに、図１Ｂに示す第１層間絶縁膜１１、第１キャップ絶縁膜１１ｕ、導電性プラグ１０ａ、１０ｂを形成する。
　次に、図６Ａ～図６Ｅに示す工程により第１の配線１９を形成する。なお、図６Ａ～図６Ｅにおいて、導電性プラグ１０ａ、１０ｂの下のシリコン基板１及びＮＭＯＳトランジスタＴについては記載を省略している。
　図６Ａに示すように、第１キャップ絶縁膜１１ｕ上に、第２層間絶縁膜１３、第３層間絶縁膜１４、第２キャップ絶縁膜１５を形成する。第２層間絶縁膜１３は、第３層間絶縁膜１４、第１、第２キャップ絶縁膜１１ｕ、１５に比べて、酸素プラズマによりダメージが入り易い材料から形成される。
　第２層間絶縁膜１３として、例えば水素を含むＳｉＯＣ膜をプラズマＣＶＤ法により形成する。その形成条件として、例えば、ＴＭＳＡを約３ｓｃｃｍ、アセチレンを約３ｓｃｃｍ、Ｏ２を約２００ｓｃｃｍ、ＣＯ２を約５０００ｓｃｃｍの流量で反応室内に導入する。また、反応室内の圧力を１０ｍＴｏｒｒ、基板温度を４００℃に設定する。この条件によれば、アセチレンによってポロジェン（ＣＨｘ）が精製される。
　そして、第２層間絶縁膜１３を形成した後に、アニール等により膜中のポロジェンを除去して空孔率を２０％以上に高める。
　第３層間絶縁膜１４として、例えば第２層間絶縁膜１３よりも空孔率の少ない水素含有ＳｉＯＣ膜をプラズマＣＶＤ法により形成する。その形状条件として、例えば、ＴＭＳＡを約３ｓｃｃｍ、Ｏ２を約２００ｓｃｃｍ、ＣＯ２を約５０００ｓｃｃｍの流量で反応室内に導入する。また、反応室内の圧力を１０ｍＴｏｒｒ、基板温度を４００℃に設定する。
　次に、第１実施形態と同様に、配線形状の開口部１６ａを有するレジストパターン１６を使用し、図６Ｂに示すように第２、第３層間絶縁膜１３、１４及び第２キャップ絶縁膜１５をエッチングすることにより配線溝１４ａとなる開口部を形成する。
　次に、レジストパターン１６を酸素プラズマによりアッシングする。アッシングの条件は、配線溝１４ａの内側から第２層間絶縁膜１３の一部に大きなダメージを与える条件とする。そのアッシング条件として、例えば、Ｏ２のガス流量を２００ｓｃｃｍ、アッシング雰囲気の圧力を２０ｍＴｏｒｒ、アッシング用電源周波数を２７ＭＨｚ、アッシング用電源パワーを４００Ｗ、基板温度を５０℃に設定する。
　そのような酸素プラズマを有する雰囲気にシリコン基板１を設置すると、図６Ｃに示すように、配線溝１４ａの周囲の第２層間絶縁膜１３にダメージ領域１３ａが形成される。ダメージ領域１３ａは、第１、第３層間絶縁膜１１、１４に対してエッチングレートを高くすることができる領域となる。
　続いて、約１質量％の濃度に希釈化されたフッ酸を配線溝１４ａから第２層間絶縁膜１３に例えば６０～１８０秒の時間で供給する。これにより、図６Ｄに示すように、ダメージ領域１３ａがエッチングされてエアギャップ１７が形成される。
　その後に、第１実施形態と同様な工程により、配線溝１４ａの内側から被腹膜１８でエアギャップ１７の側部開口を覆う。さらに、第１実施形態と同様な工程により、図６Ｅに
示すように配線溝１４ａ内に第１の配線１９を形成する。
　その後に、第１実施形態と同様に、第４層間絶縁膜２１、ビア３０、第２配線３１等を形成する。
　上記のように本実施形態によれば、エッチング特性の異なる第２層間絶縁膜１３及び第３層間絶縁膜１４に配線溝１４ａを形成した後に、配線溝１４ａを形成するためのレジストパターン１６をアッシングしている。同時に、そのアッシング条件により、配線溝１４ａを通して第２層間絶縁膜１３にダメージを与え、その後にダメージ領域１３ａを選択的にエッチングすることにより配線溝１４ａの一部を横に広げてエアギャップ１７を形成している。その後に、配線溝１４ａの内側からエアギャップ１７の側部開口を絶縁性の被覆膜１８で覆い、その後に、配線溝１４ａ内に第１の配線１９をダマシン法により形成している。
　従って、第１実施形態と同様に、配線溝１４ａの上に形成されるビアホール２１ａが横方向にずれても、第１の配線１９の横に存在する第３層間絶縁膜１４によりビアホール２１ａがエアギャップ１７に達することが阻止される。これにより、ビア３０がエアギャップ１７を埋めることはない。
　また、ダマシン法により第１の配線１９を形成する工程において、配線溝１４ａの形成後であって第１の配線１９の形成前の間の工程でエアギャップ１７を形成している。これにより、エアギャップ形成用のエッチャントが第１の配線１９にダメージを与えることはない。
（第３の実施の形態）
　以下に、第３実施形態に係る半導体装置の形成方法について説明する。
　まず、第１実施形態と同様に、図１Ａに示すＮ型ＭＯＳトランジスタＴ等を形成し、さらに、図１Ｂに示す第１層間絶縁膜１１、第１キャップ絶縁膜１１ｕ、導電性プラグ１０ａ、１０ｂを形成する。
　次に、図７Ａ～図７Ｈに示す工程により第１の配線１９を形成する。なお、図７Ａ～図７Ｈにおいて、導電性プラグ１０ａ、１０ｂの下のシリコン基板１及びＮＭＯＳトランジスタＴについては記載を省略している。
　図７Ａに示すように、第１層間絶縁膜１１上に、第２層間絶縁膜１３、第３層間絶縁膜１４を交互にそれぞれ複数層形成する。
　第２層間絶縁膜１３及び第３層間絶縁膜１４のそれぞれの材料は、第１実施形態に示したと同様に、第２層間絶縁膜１３が第３層間絶縁膜１４に対して選択的にエッチングできる材料から形成されている、また、複数の第２層間絶縁膜１３と複数の第３層間絶縁膜１４の合計の膜厚は、例えば約５０ｎｍ～２００ｎｍに設定される。
　エッチング特性の異なる絶縁膜の組を、交互に複数回形成する場合において、選択的にエッチングされる膜は同じ膜である必要はなく、それぞれが相互に異なるエッチング特性を有するものであってもよい。この場合は、交互に形成される複数の膜における横方向のエッチング量を異ならせることができる。例えば、図７Ａにおける下側と上側の第２層間絶縁膜１３の材料を異ならせ、それらのエッチング速度を異ならせる。
　続いて、最上の第３層間絶縁膜１４の上に、第１実施形態と同様に第２キャップ絶縁膜１５を形成する。さらに、第２キャップ絶縁膜１５上にフォトレジストを塗布し、これを
露光、現像してレジストパターン１６を形成する。レジストパターン１６には、第１実施形態と同様に配線形状の開口部１６ａを形成する。
　次に、レジストパターン１６をマスクに使用し、開口部１６ａを通して第２キャップ絶縁膜１５及び第３層間絶縁膜１４、第２層間絶縁膜１３をエッチングすることにより、配線溝１４ａとなる開口部を形成するとともに導電性プラグ１０ｂの上端を露出させる。レジストパターン１６を除去した状態を図７Ｂに示す。
　続いて、図７Ｃに示すように、第１実施形態と同様に配線溝１４ａの内側から複数の第２層間絶縁膜１３を選択的にエッチングすることにより、配線溝１４ａの一部を広げてエアギャップ１７を形成する。
　次に、第１実施形態と同様に、第２キャップ絶縁膜１５上と配線溝１４ａ内に絶縁性の被覆膜１８を形成する。被覆膜１８は、図７Ｄに示すように、配線溝１４ａ内を完全に埋め込まない厚さに形成する。
　続いて、図７Ｅに示すように、シリコン基板１の上面に対して垂直方向に被腹膜１８を異方性エッチングすることにより、導電性プラグ１０ｂの上端を露出させる。
　この後に、図７Ｆに示すように、配線溝１４ａ内と第２キャップ絶縁膜１５上に、第１実施形態と同様に、バリアメタル層１９ａ、シードメタル層１９ｂ、Ｃｕ層１９ｃを順に形成する。Ｃｕ層１９ｃは、配線溝１４ａを完全に埋め込む厚さに形成される。
　次に、図７Ｇに示すように、ＣＭＰによりバリアメタル１９ａ、シードメタル層１９ｂ及びＣｕ層１９ｃを被覆膜１８上面から除去する。さらに、図７Ｈに示すように、ＣＭＰを続けることにより第２キャップ絶縁膜１５上の被覆膜１８を除去してもよい。
　配線溝１４ａ内に残されたバリアメタル１９ａ、シードメタル層１９ｂ及びＣｕ層１９ｃは、第１の配線１９として使用される。
　その後に、第１実施形態と同様に、第４層間絶縁膜２１、ビア３０，第２配線３１等を形成する。
　なお、被覆膜１８は、図５Ａに示すように完全に埋め込んだ後に、図５Ｂに示すようにレジストパターン３０を使用して被腹膜１８を配線溝１４ａの底部までエッチングし、導電性プラグ１０Ｂの上端を露出させてもよい。また、図４Ａに示したと同様に、被覆膜１８は、等方性エッチングにより配線溝１４ａの内側から第３層間絶縁膜１４の側壁を露出させてもよい。もとより、エアギャップ１７の横の開口を被覆膜１８により覆うことが条件となる。
　上記のエアギャップ１７の形成方法は、図６Ａ～図６Ｄに示したと同様に、配線溝１４ａの内側から第２層間絶縁膜１３の一部にダメージ領域１３ａを形成した後に、ダメージ領域１３ａを選択的にエッチングする工程を含んでもよい。
　上記のように本実施形態によれば、エッチング特性の異なる第２層間絶縁膜１３と第３層間絶縁膜１４を交互に複数積層した後に、第２及び第３層間絶縁膜１３、１４内に配線溝１４ａを形成し、さらに複数の第２層間絶縁膜１３の配線溝１４ａを広げてエアギャップ１７を形成している。
　このため、第２層間絶縁膜１３の総厚さが第１実施形態と同じであっても、エアギャッ
プ１７のそれぞれの横の開口を狭くすることができるので、被覆膜１８によりエアギャップ１７の側部開口を覆い易くなる。
　また、第１実施形態で説明したと同様に、配線溝１４ａの上に形成されるビアホール２１が横方向にずれても、第１の配線１９の横に存在する第３層間絶縁膜１４がビアホール２１のエアギャップ１７への到達を阻止する。従って、ビアホール２１内に形成されるビア３０がエアギャップ１７に入ることが防止される。
　さらに、ダマシン法による第１の配線１９を形成する工程において、配線溝１４ａの形成と第１の配線１９の形成の間の工程でエアギャップ１７を形成している。これにより、エアギャップ形成用のエッチャントが第１の配線１９にダメージを与えることはない。
（第４の実施の形態）
　以下に、第４実施形態に係る半導体装置の形成方法について説明する。
　まず、第１実施形態と同様に、図１Ａに示すＮ型ＭＯＳトランジスタＴ等を形成し、さらに、図１Ｂに示す第１層間絶縁膜１１、第１キャップ絶縁膜１１ｕ、導電性プラグ１０ａ、１０ｂを形成する。
　さらに、第１実施形態と同様に、導電性プラグ１０ａ、１０ｂ及び第１層間絶縁膜１１の上に第２、第３層間絶縁膜１３、１４を形成する。ついで、第２、第３層間絶縁膜１３、１４に配線溝１４ａを形成した後に、配線溝１４ａの下部を広げてエアギャップ１７を形成する。エアギャップ１７の横の開口部は被覆膜１８により覆われる。その後に、配線溝１４ａ内に第１の配線１９を形成する。
　次に、図８Ａ～図８Ｋに示す工程によりビア５５、第２の配線５６を形成する。なお、図８Ａ～図８Ｋにおいて、図１Ｋと同じ符号は同じ要素を示し、図１Ｂに示した導電性プラグ１０ａ、１０ｂの下のシリコン基板１及びＮＭＯＳトランジスタＴについては記載を省略している。
　図８Ａに示すように、第１キャップ絶縁膜１１ｕ上と第１の配線１９上にエッチングストッパ膜４０、第４層間絶縁膜４１、第５層間絶縁膜４２、第６層間絶縁膜４３、第７層間絶縁膜４４、第３キャップ絶縁膜４５をプラズマＣＶＤ法により順に形成する。第４、第６層間絶縁膜４１、４３は、第５、第７層間絶縁膜４２、４４とはエッチング特性が異なる材料から形成される。
　エッチングストッパ膜４０として例えばＳｉＣＨ膜を約１５ｎｍ～約３０ｎｍの厚さに形成する。また、第４、第６層間絶縁膜４１、４３は、エッチングストッパ膜４０、第３キャップ絶縁膜４５、第５、第７層間絶縁膜４２、４４に対して選択的にエッチングが可能な材料から形成される。換言すれば、第４、第６層間絶縁膜４１、４３は、第５、第７層間絶縁膜４２、４４に対してエッチングレートを高くすることができる材料から形成される。
　第４層間絶縁膜４１、第５層間絶縁膜４２のそれぞれの材料は、ＳｉＯ、ＳｉＯＣ、ＳｉＯＦ、ＢＮ等、又は、それらのいずれかの材料に水素を含む材料から選択される。材料の選択は、第４、第６層間絶縁膜４１、４３が第５、第７層間絶縁膜４２、４４及びエッチングストッパ膜４０に対して選択的にエッチング可能な材料であることを条件とする。
　例えば、第４、第６層間絶縁膜４１、４３としてＳｉＯ膜をプラズマＣＶＤ法により形成する。第５、第７層間絶縁膜４２、４４として、例えばＳｉＣ膜又はＳｉＯＣ膜をプラズマＣＶＤ法により形成する。ＳｉＯ膜とＳｉＣ膜を連続して形成する方法として、第１
実施形態に示した方法を採用してもよい。
　第４、第５層間絶縁膜４１、４２の総厚さは例えば５０ｎｍ～２００ｎｍとする。また、第６、第７層間絶縁膜４３、４４の総厚さは例えば５０ｎｍ～２００ｎｍとする。
　第３キャップ絶縁膜４５の材料は、ＳｉＣ、ＳｉＯＮ、ＢＮ等、又は、それらのいずれかの材料に水素を含む材料から選択される。第３キャップ絶縁膜４５は、例えば１５ｎｍ～６０ｎｍの厚さに形成する。
　なお、第４、第６層間絶縁膜４１、４３は第５、第７層間絶縁膜４２、４４よりも低誘電率であってもよい。
　その後に、第３キャップ絶縁膜４５上にフォトレジストを塗布し、これを露光、現像することにより、第１の配線１９の上方にホール４６ａを有するレジストパターン４６を形成する。
　次に、図８Ｂに示すように、レジストパターン４６のホール４６ａを通して第３キャップ絶縁膜４５から第４層間絶縁膜４１までをエッチングすることにより、ビアホール４７となる開口部を形成する。
　レジストパターン４６を除去した後に、図８Ｃに示すように、レジン４８を第３キャップ絶縁膜４５上に塗布するとともにビアホール４７内に充填する。その後に、レジン４８を加熱して硬化する。さらに、レジン４８上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン４９を形成する。レジストパターン４９は、ビアホール４７上を含む配線形成領域に開口部４９ａを有する。
　次に、図８Ｄに示すように、レジストパターン４９の開口部４９ａを通して、レジン４８、第３キャップ絶縁膜４５、第６、第７層間絶縁膜４３、４４をプラズマエッチング法によりエッチングすることにより、配線溝５０となる開口部を形成する。エッチングガスとしてフッ素系ガスを使用する。この場合、エッチングストップ層４０は、レジン４８により保護されているのでエッチングされない。
　その後に、図８Ｅに示すように、レジストパターン４９及びレジン４８を例えば酸素プラズマにより除去する。
　続いて、図８Ｆに示す構造を形成するまでの工程を説明する。
　まず、約１質量％の濃度に希釈化された緩衝フッ酸溶液を配線溝５０内に例えば６０秒～１２０秒程度の時間で供給する。これにより、配線溝５０内とビアホール４７内で第４、第６層間絶縁膜４１、４３であるＳｉＯ膜が横方向に等方的にエッチングされ、エアギャップ（空洞）５１、５２が形成される。
　その後に、ビアホール４７を通してエッチングストッパ膜４０をプラズマエッチング法によりエッチングし、ビアホール４７を下に伸ばして第１の配線１９の一部を露出する。エッチングガスとして例えばＣＨ２Ｆ２、Ｏ２を含むガスを使用する。この場合、第３キャップ絶縁膜４５はエッチングされて薄くなる。
　エアギャップ５１，５２の横方向の長さは、次工程で形成しようとする絶縁性の被覆膜５３によりエアギャップ５１、５２が全て埋め込まれない大きさを有している。それぞれの横方向の長さは、エアギャップ５１、５２が形成される膜の厚さの１／２以上が好まし
い。
　次に、図８Ｇに示すように、第３キャップ絶縁膜４５上と配線溝５０内面とビアホール４７の内面の上に絶縁性の被覆膜５３を形成する。被覆膜５３は、配線溝５０及びビアホール４７の中からエアギャップ５１，５２の横の開口を閉塞するとともに、エアギャップ５１、５２を完全に埋め込まない条件で形成される。さらに、被覆膜５３は、配線溝５０及びビアホール４７の中を完全に埋め込まない条件で形成される。被覆膜５３は、例えば第１実施形態の図１Ｇに示す被覆膜１８と同じ条件で形成される。
　次に、図８Ｈに示すように、シリコン基板１の面に垂直な方向で被覆膜１８を異方性エッチングし、ビアホール４７の底部から導電性プラグ１０ｂを露出する。そのエッチングにより、配線溝５０及びビアホール４７内の空間は広くなり、また、キャップ絶縁膜４５上の被覆膜５３は薄くなるか或いは除去される。
　この状態で配線溝５０及びビアホール４７の側面は被覆膜５３で覆われることになるので、配線溝５０及びビアホール４７の幅は実質的に狭くなる。従って、初期の配線溝５０の幅及びビアホール４７の径は、被覆膜５３の残存幅を見越して予め広く形成される。
　次に、図８Ｉに示すように、ビアホール４７、配線溝５０の中と被腹膜５３の上にバリアメタル層５４ａ、Ｃｕシード層（不図示）を例えばスパッタ法により順に形成する。バリアメタル層５４ａとしてＴａ層を形成する。バリアメタル層５４ａは、被覆膜５３に遮られてエアギャップ５１、５２に侵入しない。
　続いて、ビアホール４７及び配線溝５０を埋める厚さにＣｕ層５４ｂを電解メッキにより形成する。Ｃｕ層５４ｂはＣｕシード層と一体となる。
　次に、図８Ｊ、図８Ｋに示すように、第３キャップ絶縁膜４５が露出するまでＣｕ層５４ｂ及びバリアメタル層５４ａをＣＭＰ法により研磨する。そして、配線溝５０内に残されたＣｕ層５４ｂ及びバリアメタル層５４ａを第２の配線５６とする。また、ビアホール４７内の残されたＣｕ層５４ｂ及びバリアメタル層５４ａをビア５５とする。
　これにより、エアギャップ５１、５２は、絶縁性の被覆膜５３を介してビア５５と第２の配線５６の周囲に形成される。
　なお、バリアメタル層５４ａ、Ｃｕシード層及びＣｕ層５４ｂは、導電膜の一例であり、他の材料、例えば銅合金であってもよい。
　この後に、上記と同様な工程により、絶縁膜、ビア、配線等を形成し、半導体装置を完成させる。
　上記のように本実施形態によれば、第４、第５、第６及び第７の層間絶縁膜４１、４２、４３、４４にビアホール４７と配線溝５０を連続して形成した後に、ビアホール４７及び配線溝５０のそれぞれの下部の開口面積を横に広げてエアギャップ５１、５２を形成している。そして、ビアホール４７及び配線溝５０の内側から絶縁性の被覆膜５３でエアギャップ５１、５２の開口を覆い、その後に、ビアホール４７内と配線溝５０内に同時にビア５５及び第２の配線５６を形成している。即ち、ビア５５及び第２の配線５６はデュアルダマシン法により形成される。
　従って、第２の配線５６の上にさらに二段目のビアホールを形成する場合に、二段目のビアホールが横方向にずれても、第２の配線５６の横に存在する第７層間絶縁膜４４上で
二段面のビアホールの形成を止めることができるので、二段面のビアホールがエアギャップ５３内に到達しなくなる。
　また、上記のようなデュアルダマシン法により第２の配線５６及びビア５５を形成する工程において、配線溝５０及びビアホール４７の形成後であって配線用金属膜５４ａ、５４ｂの形成前の工程でエアギャップ５１、５２を形成している。これにより、エアギャップ形成用のエッチャントが第２の配線５５にダメージを与えることはない。
　ところで、被腹膜５３をエッチングして第１の配線１９を露出するビアホール４７を形成する際には、エアギャップ５１、５２の側方を閉塞する条件でエッチングする。この場合、図９Ａに示すように、ビアホール４７及び配線溝５０の側方の第５、第７層間絶縁膜４２、４４が露出するまで等方性エッチングしてもよい。
　これにより、配線溝５０及びビアホール４７が被腹膜５３により狭くなることがないので、図９Ｂに示すように、第２の配線５６及びビア５５は、最初に形成された大きさの配線溝５０及びビアホール４７と同じ大きさで形成される。
　ところで、エアギャップ５１とビア５５の境界、及びエアギャップ５２と第２の配線５６の境界をそれぞれ空間的に仕切るために形成される被覆膜５３は、図１０Ａに示すように、成膜当初にビアホール４７及び配線溝５０を完全に埋め込む厚さに形成してもよい。この場合にも、被覆膜５３は、エアギャップ５１、５２を完全に埋め込まない条件で形成される。
　この場合の配線溝５０とビアホール４７を再び露出させるための工程は次のようになる。
　まず、図１０Ａに示すように、第１の配線１９の直上にビアホール形状の開口部５８ａを有するレジストパターン５８を被覆膜５３上に形成する。その後に被覆膜５３の上面をＣＭＰにより平坦化してもよい。
　続いて、図１０Ｂに示すように、開口部５８ａを通して被腹膜５３をエッチングし、ビアホール４７を貫通するホール５３ａを形成するとともに、ホール５３ａの底からエッチングストッパ膜４０を露出させる。この場合のホール５３ａの位置及び径は、ビアホール４７の位置及び径と実質的に一致させてもよい。但し、ホール５３ａ形成時に、ビーホール４７の側方のエアギャップ５１の開口を被覆膜５３により閉塞した状態を保持するエッチング条件とする。
　レジストパターン５８を除去した後に、図１０Ｃに示すように、ホール５３ａ内と被覆膜５３の上面上にレジン５９を例えばスピンコーティング法により形成した後に、レジン５９を加熱する。さらに、レジン５９上に別のレジストパターン６０を形成する。レジストパターン６０は、配線溝５０の上に、配線溝５０と同じかそれよりも僅かに狭い形状の開口部６０ａを有する。
　続いて、図１０Ｄに示すように、レジストパターン６０の開口部６０ａを通してレジン５９及び被腹膜５３をエッチングして配線溝５０内に空間を形成する。この場合のエッチングは、等方性、異方性のいずれであってもよいが、少なくとも配線溝５０の側方のエアギャップ５２の開口を被覆膜５３により覆った状態を保持する条件に設定される。
　レジストパターン６０及びレジン５９を除去した後に、図１０Ｅに示すように、ビアホール４７底部のエッチングストッパ膜４０をエッチングすることにより、第１の配線１９の一部を露出する。エッチング後には、ビアホール４７及び配線溝５０内の空間が広くなる。この場合、配線溝５０の底部と第３キャップ絶縁膜４５の上に残存する被覆膜５３もエッチングされる。
　次に、図１０Ｆに示すように、上記したと同様な方法により、ビアホール４７内にビア５５を形成するとともに配線溝５０内に第２の配線５６を形成する。
　以上のように、エアギャップ５１、５２の横の開口部を被覆膜５３により覆う工程において、被腹膜５３をビアホール４７及び配線溝５０内を埋め込むように形成している。これにより、被覆膜５３を形成する際にカバレッジの良くない膜形成方法を選択することができる。
　ところで、第７層間絶縁膜４４上の第３キャップ絶縁膜４５を形成せずに、その上に被腹膜５３を形成してもよい。この場合には、第２の配線５６を構成するバリアメタル層５４ａ、Ｃｕ膜５４ａをＣＭＰ法により研磨する際に、図１１に示すように第７層間絶縁膜４４上に被覆膜５３を残してもよいし、図１２に示すように第７層間絶縁膜４４が露出するまで被覆膜５３を研磨してもよい。しかし、第７層間絶縁膜４４がポーラスな場合には、第７層間絶縁膜４４上に絶縁性の被覆膜５３を残すことが好ましい。
　ところで、ビア５５と第２の配線５６の横に形成されるエアギャップ５１、５２は、それぞれ図７Ｈに示すと同様に高さ方向に重ねて複数形成されてもよい。その形成方法を次に説明する。
　まず、エッチングストッパ膜４０上に第４層間絶縁膜４１と第５層間絶縁膜４２を交互に複数形成するとともに、第５層間絶縁膜４２上に第６層間絶縁膜４３と第７層間絶縁膜４４を交互に複数形成する。この場合、上記と同様な方法によって複数の第４、第５層間絶縁膜４１、４２にビアホール４７を形成する。続いて、上記と同様な方法により、複数の第６層間絶縁膜４３と複数の第７層間絶縁膜４４に配線溝５０を形成する。
　さらに、図１３Ａに示すように、上記と同様な方法によってビアホール４７の側方の複数の第４層間絶縁膜４１をエッチングしてビアホール４７の一部を広げてエアギャップ５１を形成する。これと同時に、配線溝５０の側方の複数の第６層間絶縁膜４３をエッチングして配線溝５０の一部を広げてエアギャップ５２を形成する。
　その後に、図１３Ｂに示すように、上記と同様な方法によりエアギャップ５１、５２の横の開口を被覆膜５３により覆った後に、上記と同様な方法によりビアホール４７内にビア５５を形成すると同時に配線溝５０内に第２の配線５６を形成する。
　そのように、ビア５５と第２の配線５６のそれぞれの側方に小さいエアギャップ５１、５２を複数重ねて形成することにより、エアギャップ５１、５２を横から被覆膜５３により覆い易くなる。
　そのようにエッチング特性の異なる絶縁膜の組を、交互に複数回形成する場合において、選択的にエッチングされる膜は同じ膜である必要はなく、それぞれが相互に異なるエッチング特性を有するものであってもよい。この場合は、交互に形成される複数の膜における横方向のエッチング量を異ならせることができる。
　なお、図１０Ｆ、図１３Ｂ等において、第１の配線１９の横のエアギャップ１７を図７Ｈに示すように複数重ねた構造に形成してもよい。
　また、本実施形態においても、エアギャップ５１、５２の形成方法として、第２実施形態の図６Ａ～図６Ｄに示したと同様に、ビアホール４７と配線溝５０の内側から第４、第６層間絶縁膜４２、４４にダメージ領域を形成した後に、ダメージ領域をエッチングする工程を採用してもよい。
　ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。

Claims (10)

  1. 　半導体基板の上方に第１絶縁膜を形成する工程と、
    　前記第１絶縁膜上に、前記第１絶縁膜とはエッチング特性の異なる第２絶縁膜を形成する工程と、
    　前記第１絶縁膜及び前記第２絶縁膜に第１開口部を形成する工程と、
    　前記第１開口部の内側から前記第１絶縁膜をエッチングすることにより前記第１開口部を広げ、第１空洞を形成する工程と、
    　前記第１空洞を残したまま前記第１開口部内に第３絶縁膜を形成する工程と、
    　前記第３絶縁膜を形成した後、前記第１開口部内に導電膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 　前記導電膜を形成する前に、前記第３絶縁膜をエッチングして前記第１開口部の底部を露出する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１絶縁膜と前記第２絶縁膜は交互に複数形成され、前記第１空洞は複数の前記第１絶縁膜に形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 　前記第１空洞を形成する工程は、
    　　プラズマ中で前記第１開口部の内側から前記第１絶縁膜にダメージ層を形成する工程と、
    　　前記ダメージ層を前記第１開口部の内側からエッチングする工程と
    を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 　前記第１空洞を形成する工程は、
    　前記第２絶縁膜のエッチングレートよりも前記第１絶縁膜のエッチングレートが高くなる条件で、前記第１開口部の内側から前記第１絶縁膜をエッチングする工程を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 　前記第１開口部を形成する前に、前記第２絶縁膜の上に第４絶縁膜と、前記第４絶縁膜とはエッチング特性の異なる第５絶縁膜を形成する工程と、
    　前記第４絶縁膜及び前記第５絶縁膜に第２開口部を形成する工程と、
    　前記第１開口部を形成した後に、前記第２開口部の内側から前記第４絶縁膜をエッチングすることにより前記第２開口部を広げ、第２空洞を形成する工程と、
    　前記第２空洞を残したまま前記第２開口部内に前記第３絶縁膜を形成する工程と、
    　前記第３絶縁膜を形成した後、前記第２開口部内に前記導電膜を形成する工程と
    を有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
  7. 　前記第４絶縁膜と前記第５絶縁膜は交互に複数形成され、前記第２空洞は複数の前記第４絶縁膜のそれぞれに形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記第１開口部はホール形状を有し、前記第２開口部は配線形状を有していることを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
  9. 　前記第２空洞を形成する工程は、
    　　プラズマ中で前記第２開口部の内側から前記第４絶縁膜にダメージ層を形成する工程
    と、
    　　前記ダメージ層を前記第１開口部の内側からエッチングする工程と
    を有することを特徴とする請求項６乃至請求項８のいずれか１つに記載の半導体装置の製造方法。
  10. 　第２空洞を形成する工程は、
    　前記第５絶縁膜のエッチングレートよりも前記第４絶縁膜のエッチングレートが高くなる条件で、前記第２開口部の内側から前記第４絶縁膜をエッチングする工程を含むことを特徴とする請求項６乃至請求項９のいずれか１項に記載の半導体装置の製造方法。
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