WO2010130865A1 - PROCEDIMIENTO ADAPTATIVO PARA LA ESTIMACIÓN DE LA INL EN CONVERTIDORES ANALÓGICO-DIGITALES (ADCs) - Google Patents

PROCEDIMIENTO ADAPTATIVO PARA LA ESTIMACIÓN DE LA INL EN CONVERTIDORES ANALÓGICO-DIGITALES (ADCs) Download PDF

Info

Publication number
WO2010130865A1
WO2010130865A1 PCT/ES2010/070321 ES2010070321W WO2010130865A1 WO 2010130865 A1 WO2010130865 A1 WO 2010130865A1 ES 2010070321 W ES2010070321 W ES 2010070321W WO 2010130865 A1 WO2010130865 A1 WO 2010130865A1
Authority
WO
WIPO (PCT)
Prior art keywords
digital
inl
estimate
adcut
adc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/ES2010/070321
Other languages
English (en)
French (fr)
Inventor
Antonio José GINÉS ARTEAGA
Eduardo José PERALÍAS MACÍAS
Adoración RUEDA RUEDA
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Consejo Superior de Investigaciones Cientificas CSIC
Universidad de Sevilla
Original Assignee
Consejo Superior de Investigaciones Cientificas CSIC
Universidad de Sevilla
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Consejo Superior de Investigaciones Cientificas CSIC, Universidad de Sevilla filed Critical Consejo Superior de Investigaciones Cientificas CSIC
Publication of WO2010130865A1 publication Critical patent/WO2010130865A1/es
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1071—Measuring or testing
    • H03M1/109—Measuring or testing for DC performance, i.e. static testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
    • H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits

Definitions

  • the object of the present invention is a low-cost digital procedure for the estimation of Non-Linearity-Integral (Integral-Non-Linearity, INL, according to its acronym in English) in Analog-Digital Converters (Analog to Digital
  • the invention describes a specific procedure for estimating the offset in its analog comparators.
  • This specific procedure is applied directly to multi-stage ADCs (known in the literature as Pipeline-type ADCs) allowing to characterize the non-linearity of the sub-ADC of each stage in said structure, without any modification in the analog section thereof.
  • an analog-digital converter is a system that transfers the analog value of a certain signal to a digital representation.
  • the resulting output code c is encoded, as shown in Fig. 1, by a digital word of r-bits, c ⁇ [0, M], where r is the resolution of the converter and parameter M defines the code maximum given usually by 2 M.
  • r is the resolution of the converter
  • M defines the code maximum given usually by 2 M.
  • Each of the M + ⁇ codes identifies a particular area within the input range (Full-Scale Range, FSR) of the ADC
  • t ⁇ defines the analog value corresponding to the code transition for which the output changes from the code / to the code / + 1.
  • the second-order effects in the system such as the random disappearance between components, the gain and offset errors, as well as the variations dependent on changes in the temperature and polarization, introduce a deviation from the nominal behavior that can degrade ADC benefits.
  • IEEE "IEEE standard for terminology and test methods for analog-to-digital converters," IEEE Std 1241-2000, 2001). This process calculates the probability of the output by evaluating cumulative histograms for the excited codes.
  • the set of real transitions can be identified, and therefore
  • a first aspect of the present invention describes a method for estimating the INL in analog-digital converters (ADCs) that solves the problems described above for BIST applications in a simple and efficient way.
  • the invention employs an adaptive technique for measuring the real transitions of the ADC whose INL is to be measured (in what follows denoted as, ADCUT, Analog to Digital Converter Under Test, according to its acronym in English), the INL being calculated as The distance between them and the a priori known transitions of the ideal ADC.
  • the c signal defines the ADCUT exit code, which will generally be affected by the non-linearity errors of the mime.
  • the digital code T 1 defines the digital estimation of the real transitions t of the ADCUT determined by the proposed procedure. jj ideai) ⁇ (jQ ⁇ tjfjca ios digital values of the transitions corresponding to An ideal converter. Note that once the resolution and coding of the ADCUT have been established, said values are uniquely defined, and therefore, are known a priori.
  • the capital variable X represents a digital estimate of the analog input x with greater precision than the ADCUT output code, previously defined by c.
  • the procedure of the invention initializes, as detailed in Fig. 3, the value of the estimates of the real digital transitions T 1 of the ADCUT with the value of the ideal a priori known transitions ⁇ / / cite /) . Next, the following operations are performed:
  • This digital representation (c) therefore, carries information on the actual transitions of the ADCUT.
  • estimates of digital transitions can be updated using a constant adaptive step, although it would also be possible to design a procedure in which the steps were variable.
  • This procedure serves in an optimal way to obtain a digital estimate of the INL by means of the previous measurement of the transitions.
  • the digital estimate (X) is compared with the estimates of the real digital transitions (T 7 , T 1 + 1 ), given according to the change of variable introduced in (4) by, (/ WL 7 + T 7 (ldeal) , INL 1 + 1 + T J + 1 (ldeal) ), where the index and is given by the digital representation (c) obtained:
  • the digital estimate (X) of the analog input (x) can be performed, as shown in Fig. 5, using an additional ADC (ADC tes t) arranged in parallel to the ADCUT and that works synchronously with the same.
  • ADC additional ADC
  • the accuracy of the ADCtest determines the maximum error committed in the measurement of the INL, so it must be greater than the accuracy of the ADCUT (in practice 1-2 additional bits are sufficient).
  • the operating cycle of said additional converter (usually the ADC test , in a slow but precise converter), determines the update rate n of the procedure.
  • the implementation of the estimation procedure is carried out without any cost in the analog domain, and not the ADC tes t
  • the A / D Pipeline type is required.
  • This converter consists of multiple stages (STGs), each of which has a sub-ADC (usually of the flash type) that can be tested with the invention at a minimum cost. That is, in this case the ADCUT on which the INL estimation procedure is performed is one of the sub-ADCs of the stages that make up the ADC Pipeline.
  • the main advantage of applying this procedure to a Pipeline ADC is that the digital estimate (X) of the analog input (x) of the sub-ADCs is available through the Pipeline topology itself.
  • the digital signal X corresponding to the sub-ADC under test (sub-ADCUT) of the / -th stage (STG ⁇ ) is obtained directly by combining the output sub-code of said stage (c) with the sub-codes of the less significant stages, by means of a simple logical arithmetic function.
  • a truncation of the resulting digital signal X can be performed to reduce the word size.
  • a second aspect of the invention is directed to a device for estimating the INL in an analog-digital converter (ADCUT) according to the previous procedure.
  • the device with previous measurement of transitions comprises:
  • a register bank which stores the current value of a set of estimates of the digital transitions (T,) of the ADCUT, and initializes said codes with the position corresponding to an ideal converter (T / / cites /) );
  • a digital comparison block which compares the digital estimate (X) with the estimates of the digital transitions (T 7 , T J + i), where the index j is defined by the digital code (c), and generates an enable (EN) and control (Sgn) signal;
  • a third aspect of the invention is directed to a device for direct estimation of the INL is constituted, as detailed in the simplified diagram of Fig. 7, by:
  • a digital comparison block which compares the digital estimate (X) with the estimates of the digital transitions evaluated by means of a digital adder based on the current INL estimate and the known values of the ideal transitions, that is, , (INL 1 + INL j +1 + T ] + i (ldeal) ), where the index j is defined by the digital code (c), and generates an enable signal (EN) and control (Sgn);
  • Fig. 1 Input-output characteristic of an ideal r-bit ADC with details of the definitions of t ⁇ transitions.
  • Fig. 2 Definition of the Integral Non-Linearity (INL) in an ADC.
  • Fig. 3. Flow chart of the adaptive digital procedure for estimating the INL by means of the measurement of the transitions.
  • Fig. 4. Flow chart of the adaptive digital procedure for direct estimation of the INL.
  • Fig. 6. Implementation of the invention in non-concurrent mode with a DAC tes t for the generation of the analog input signal of the ADCUT.
  • Fig. 7. Simplified scheme of the device for the direct estimation of the INL.
  • FIG. 8 Simplified diagram of the preferred embodiment of the invention for the concurrent estimation of the INL in a generic ADCUT with an additional ADC converter tes t in parallel.
  • Fig. 9. a) Stationary estimation of the INL provided by the invention for the case of concurrent study with soft non-linearity errors; b) transitory evolution of one of the INL codes estimated towards the real value injected into the ADCUT.
  • Fig. 10 Stationary estimation of the INL provided by the invention for the case of concurrent study with soft non-linearity errors: a) with errors global gain and offset, and b) with compensation of global gain and offset errors.
  • Fig. 11 Simplified diagram of a Pipeline type ADC consisting of an input Sample & Hold (SH) followed by k stages from the most significant (MS) to the least significant (LS).
  • SH Sample & Hold
  • MS most significant
  • LS least significant
  • Fig. 13 Pipeline A / D converter with 14 bits of resolution consisting of 2 stages of 3 bits followed by 9 stages of 1.5 bits.
  • Fig. 14 Simplified scheme of the hardware implementation of the digital measurement procedure (PDM) considered in the case study.
  • PDM digital measurement procedure
  • FIG. 15 Simplified diagram of the preferred embodiment of the invention for non-concurrent estimation of the INL in a generic ADCUT with a converter
  • example 1 we will briefly describe the basic components of the estimation of the INL for an ADCUT in concurrent mode using an additional ADCtest converter in parallel. Results will be shown for two case studies that allow highlighting the robustness of the estimation technique that it implements. Subsequently, in example 2, the embodiment of the invention for the testing of sub-ADCs in a high-resolution Pipeline converter will be described in greater detail, as an application in which the implementation of the ADCtest will not be necessary. Example 3, with the implementation of the invention in non-concurrent mode.
  • Example 1 Measurement of the INL in a generic ADCUT in Concurrent Mode
  • Fig. 8 shows a simplified diagram of the preferred embodiment for the concurrent estimation of the INL in a generic ADCUT.
  • the system is formed, in addition to said block, by:
  • a digital control unit for the generation of the clocks and control signals of the system synchronously from the clk master clock.
  • ADCtest An additional ADC (ADCtest) that allows obtaining a digital representation (X) of the analog signal (x) with greater precision than the output code (c) of the ADCUT.
  • this converter can operate at a frequency lower than that of the ADCUT, allowing the power and area specifications to be relaxed.
  • the ADCtest clock can be generated considering a random number generator (RNG) in the UDC.
  • RNG random number generator
  • the operating cycle of the ADC tes t determines in an optimal embodiment the operating cycle n in the logical test unit (ULT), whose constituent blocks are described below.
  • a digital block (basically, formed by two registers) that allow maintaining the temporal alignment between the outputs of the ADCUT and the ADC test -
  • PDM adaptive digital block
  • test logic operates concurrently with the normal operation of the ADCUT, that is, it does not require the interruption of the A / D conversion of the input .
  • the first ADCUT considers a transfer function with a smooth integral nonlinearity (INL) with a polynomial model.
  • the ADC characteristic presents abrupt changes for particular exit codes by introducing strong linearity errors.
  • the analog section of the ADCs considers a reference R of 1V, while the digital representation X of the analog input x is generated with a 15-bit ADCtest, slow but precise, with an effective resolution of 14.45 bits. Random temporal variations have been considered both in the input x and in the transitions of the ADCUTs, to show the robustness of the invention against electrical noise in the system.
  • Fig. 9a shows the stationary estimation of the ADLUT INL provided for the case study with smooth linearity errors (with third order polynomial disturbance).
  • the invention is not restricted to a particular input distribution, a full-range multi-tone stimulus that occupies 45% of the Nyquist band has been considered.
  • the measure provided by said histogram method using a low frequency ramp input is also shown. Note that the error between the two measures is always well below the quantization error.
  • the second case study corresponds to the ADCUT with abrupt changes in the input-output characteristic. This behavior is typical in ADC topologies, such as Pipeline, algorithmic or successive approximations (SAR-ADC).
  • ADC topologies such as Pipeline, algorithmic or successive approximations (SAR-ADC).
  • SAR-ADC Sequence-ADC
  • SC switched capacitors
  • SC switched-Capacitor
  • the non-linear model considered in this topology includes: noise, random mismatch between capacitors, as well as, non-linear finite gain of the amplifiers.
  • Linearity errors in the flash sub-ADCs of each stage have been modeled considering a systematic deviation in the comparators' transitions with respect to the nominal positions. Additionally, the variable uncertainty over time due to the sources of electronic noise in the comparator has been taken into account, incorporating an additional random Gaussian term and standard deviation of 5mV.
  • Fig.iOb shows the equivalent result when the gain and offset errors have been subtracted. Similar to the simulation results of Fig. 4a, after this operation, there is great agreement between the estimated values of the invention and the histogram method.
  • Example 2 Completion of the Invention for the Testing of Sub-ADCs in a High Resolution Pipeline Converter
  • Fig. 11 shows a simplified diagram of a Pipeline type ADC consisting of an input Sample & Hold (SH) followed by k stages from the most significant (MS) to the least significant (LS).
  • SH Sample & Hold
  • MS most significant
  • LS least significant
  • the total number of comparators at each stage may vary between 2 r -2 and 2 r -1 depending on the implementation considered, with and without elimination of one of the buyers (see publication, S. Lewis, H. Fetterman, G. Gross Jr., R. Ramachandran and TR Viswanathan, "A 10-b 20-Msample / s Analog-to-Digital Converter," IEEE J. of Solid-State Circuits, vol. 27, no. 3, pp. 351- 358, Mar. 1992), thanks to the unit redundancy.
  • each stage performs a gross quantization of its analog input x, using an A / D converter (usually of the flash type), identified as sub-ADC.
  • This digital output, denoted by subcode c is generally encoded in binary thanks to a thermometric-binary encoder (TBC).
  • TBC thermometric-binary encoder
  • This function Ia performs a multiplicative D / A converter (MDAC), which groups the operations of digital-analog conversion of subcode c, subtracts with the input and amplification by a specific gain G.
  • MDAC multiplicative D / A converter
  • the logical test unit simultaneously performs a digital measurement of the transitions, or equivalently offset in the comparators of the two most significant stages, STGi and STG 2 (that is, we have two sub-ADCs under test: sub-ADCUTi and sub-ADCUT 2 ), since for these stages the contribution of the offset has a more dramatic impact on the performance of the circuit.
  • the realization for the direct estimation of the INL using the change of variable in equation (4) is totally equivalent.
  • the use of a constant step allows the updating process to be carried out using a low-cost logic with a single 8-bit accumulator controlled by the Digital Comparison block, and a bank of records (TRB) to save the previous states, all without significant reduction in the speed of convergence.
  • subcode c of the stage acts as address j to determine which transition is currently under test and address the bank of records.
  • This alternative allows to increase the reusability against implementations based on a different accumulator for each comparator to be characterized. Obviously, you can increase the reusability of the test hardware (accumulator, adder, address logic, etc.) performing the measurement process sequentially between stages, at the cost of a reduction in convergence speed.
  • Example 3 Measurement of the INL in a generic ADCUT in Non-Concurrent Mode
  • Fig. 15 shows a simplified diagram of the preferred embodiment for BIST applications of the non-concurrent estimation of the INL in a generic ADCUT.
  • the system is formed, in addition to said block, by:
  • a digital control unit for the generation of the clocks and control signals of the system synchronously from the clk master clock.
  • DAC tes t An additional DAC (DAC tes t) with greater precision than the ADCUT, which, from a digital representation (X) provided by (UDC), generates the analog input signal (x) of the ADCUT.
  • this converter operates at the same frequency as the ADCUT synchronously.
  • the ADCUT operating cycle determines in an optimal embodiment the operating cycle n in the logical test unit (ULT), whose constituent blocks are described below.
  • a digital block (basically, formed by two registers) that allow maintaining the temporal alignment between the ADCUT output and the DACtest input-
  • PDM adaptive digital block

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

El objeto de la presente invención es un procedimiento digital de bajo coste para la estimación de la No-Linealidad-Integral (Integral-Non-Linearity, INL, según sus siglas en inglés) en Convertidores Analógico-Digitales (Analog to Digital Converters, ADC, según sus siglas en inglés). Dicho procedimiento es válido para el test y caracterización de cualquier topología de conversión analógico-digital en aplicaciones BIST (de sus siglas en inglés, Built-In Self-Test) concurrentes como no concurrentes.

Description

PROCEDIMIENTO ADAPTATIVO PARA LA ESTIMACIÓN DE LA INL EN CONVERTIDORES ANALÓGICO-DIGITALES (ADCs)
D E S C R I P C I Ó N
OBJETO DE LA INVENCIÓN
El objeto de Ia presente invención es un procedimiento digital de bajo coste para Ia estimación de Ia No-Linealidad-Integral (Integral-Non-Linearity, INL, según sus siglas en inglés) en Convertidores Analógico-Digitales (Analog to Digital
Converters, ADC, según sus siglas en inglés). Dicho procedimiento es válido para el test y caracterización de cualquier topología de conversión analógico-digital.
En el caso particular de un ADC de tipo flash, Ia invención describe un procedimiento específico para Ia estimación del offset en sus comparadores analógicos. Este procedimiento específico se aplica directamente a ADCs multi- etapas (conocidos en Ia bibliografía como ADCs de tipo Pipeline) permitiendo caracterizar Ia no-linealidad del sub-ADC de cada etapa en dicha estructura, sin modificación alguna en Ia sección analógica del mismo.
ANTECEDENTES DE LA INVENCIÓN
El aumento de Ia complejidad de los sistemas actuales de señal mixta integrado conjuntamente en un único chip (Systems-on-Chip,SoCs, de sus siglas en inglés) introduce unos requerimientos adicionales en Ia administración y control del consumo de potencia y temperatura. La necesidad de reducir el tiempo de testado y coste de instrumentación requiere soluciones simples que permitan una co-integración de hardware de testado con el propio dispositivo bajo test (DUT, Device Under Test según sus siglas en inglés). Los requerimientos de estas soluciones de test, denominadas en Ia bibliografía como BIST (de sus siglas en inglés, BuNt-In Self-Test), son especialmente críticos para los convertidores de datos, y más específicamente para ADCs, debido a su naturaleza de señal mixta (véanse las publicaciones D. Lee, K. Yoo, K. Kim, G. Han, S. Kang, "Code-width testing-based compact ADC BIST circuit," IEEE Trans. on Circuits and Systems II, vol.51 , no.11 , pp. 603-606, Nov. 2004, así como, H. Xing, H. Jiang, D. Chen and R. Geiger, "A fully digital- compatible BIST strategy for ADC linearity testing," IEEE International Test Conference, pp.1-10, Oct. 2007). Estas soluciones BIST deben detectar Ia operación correcta o errónea del ADC en un ambiente cambiante, ya que tanto Ia temperatura como las condiciones de polarización dependen drásticamente de Ia actividad del sistema completo.
Tradicionalmente, Ia caracterización estática de estos convertidores se realiza mediante métodos basados en histogramas usando una referencia analógica con mayor resolución que el ADC bajo test (ADCUT, de sus siglas en inglés ADC Under Test), como se detalla en las publicaciones, IEEE Standards, "IEEE standard for terminology and test methods for analog-to-digital converters," IEEE Std 1241-2000, 2001 , así como, S. M. Max, "Testing high speed high accuracy analog to digital converters embedded in systems on a chip," IEEE International Test Conference, Paper 29.3, 1999, pp. 763-771. Junto a los inconvenientes de Ia generación de esta referencia de test dentro del mismo chip (generación on-chip), y el alto coste y complejidad de Ia lógica requerida para Ia evaluación de los histogramas, estos métodos requieren interrumpir el camino natural de Ia señal analógica de entrada para inyectar el estímulo de test. Por tanto, Ia evaluación del efecto de Ia temperatura y cambios en Ia polarización no se pueden testar sin interrumpir Ia operación del ADC.
Como su propio nombre indica, un convertidor analógico-digital es un sistema que traslada el valor analógico de una cierta señal x a una representación digital. El código de salida resultante c se codifica, como se muestra en Ia Fig.1 , mediante una palabra digital de r-bits, c <≡ [ 0, M], donde r es Ia resolución del convertidor y el parámetro M define el código máximo dado usualmente por 2M . Cada uno de los M+λ códigos identifica una zona particular dentro del rango de entrada (Full-Scale Range, FSR, según sus siglas en inglés) del ADC
(FSR = 2R). De hecho, el intervalo de Ia entrada analógica (x) correspondiente al y'-ésimo nivel digital, dónde/ es un número entero que barre todos los códigos posibles desde 1 hasta M-λ , viene dado por,
cuando c =/ e [ 1, Λ// -1 ] => x e [ fy, fy+i ] (1 )
donde t¡ define el valor analógico correspondiente a Ia transición de código para el cual Ia salida cambia del código/ al código/+1.
En un ADC ideal, Ia diferencia entre dos transiciones consecutivas, también denominada umbrales, es una constante, q = t¡^-t¡ , llamada cuanto del convertidor o bit menos significativo (Least Significant Bit, LSB, de sus siglas en inglés) que define Ia mínima resolución discriminada en el proceso del cuantización de Ia entrada analógica (x). El valor del cuanto ideal q puede evaluarse en función del Ia resolución ry Ia referencia R del convertidor como q = 2R/2r. En Ia práctica, los efectos de segundo orden en el sistema, como el desapareamiento aleatorio entre componentes, los errores de ganancia y offset, así como, las variaciones dependientes de cambios en Ia temperatura y polarización, introducen una desviación respecto al comportamiento nominal que puede degradar las prestaciones del ADC. El impacto de estos errores en el comportamiento estático se caracteriza clásicamente mediante Ia INL (véase el estándar de Ia IEEE, "IEEE standard for terminology and test methods for analog-to-digital converters," IEEE Std 1241-2000, 2001 ). Como se muestra en Ia Fig.2, este parámetro se define como Ia desviación de cada transición t¡ respecto a su valor ideal fy(ldeal) normalizado usualmente por el LSB del convertidor,
INLj = Mq - ( íy - íy(ideal) ) (2)
Hay que destacar, que en el caso particular de un ADC de tipo flash Ia medida de Ia INL se encuentra directamente relacionada con el offset efectivo {offj) en los comparadores analógicos del ADC, en Ia forma,
offj = ( tj- tj^ ) = q lNLj (3)
ya que para esta topología existe un comparador específico (Compj) por cada transición t¡ del ADC. Por tanto, conocida Ia INL se tiene determinado unívocamente el offset en los comparadores analógicos.
Independientemente de Ia topología de convertidor considerada, se hace evidente atendiendo a Ia definición previa que Ia evaluación de Ia característica estática del ADC requiere una estimación, ya sea directa o indirecta, de las transiciones representativas t¡. Tradicionalmente, este proceso, denominado prelación, se ha realizado de forma estadística considerando una señal de baja frecuencia cuyas propiedades son conocidas a priori (generalmente, una referencia sinusoidal, rampa o triangular, como se muestra en el estándar de Ia
IEEE, "IEEE standard for terminology and test methods for analog-to-digital converters," IEEE Std 1241-2000, 2001 ). Este proceso calcula Ia probabilidad de Ia salida evaluando histogramas acumulativos para los códigos excitados.
Comparando Ia probabilidad medida con Ia esperada para Ia referencia considerada, se puede identificar el conjunto de transiciones reales, y por tanto
Ia INL.
Debido a su simplicidad y robustez frente a las fuentes de ruido aleatorio, el método de histogramas se ha convertido en uno de los estándares más difundidos para Ia caracterización estática de ADCs. Sin embargo, esta situación puede ser radicalmente distinta en aplicaciones donde el hardware de testado debe ser con-integrado con el convertidor bajo test (ADCUT). En estas aplicaciones BIST, las técnicas basadas en histograma presenta dos requerimiento prácticos que es necesario destacar: a) Ia dificultad de generación en el mismo chip de Ia referencia analógica con Ia precisión requerida, b) los requerimiento elevados de Ia lógica digital para evaluar histogramas acumulativos, ya que se necesita un acumulador digital por cada código de salida.
Adicionalmente, los métodos tradicionales basados en histograma requieren romper el camino natural de Ia señal analógica de entrada para poder inyectar el estimulo o referencia de test, y por tanto, esto métodos nos son válidos para una medida concurrente de Ia INL. En este documento se entiende por "medida concurrente" una medida que no afecta a Ia operación normal del circuito bajo test, es decir, no requiere Ia interrupción de Ia conversión analógica-digital de Ia señal de entrada para introducir un estímulo de test específico.
DESCRIPCIÓN DE LA INVENCIÓN
Un primer aspecto de Ia presente invención describe un procedimiento para Ia estimación de Ia INL en convertidores analógico-digitales (ADCs) que soluciona los problemas descritos anteriormente para aplicaciones BIST de una forma sencilla y eficiente. La invención emplea una técnica adaptativa para Ia medida de las transiciones reales del ADC cuyo INL se desea medir (en Io que sigue denotado como, ADCUT, Analog to Digital Converter Under Test, de acuerdo con sus siglas en inglés), calculándose Ia INL como Ia distancia entre éstas y las transiciones a priori conocidas del ADC ideal.
En el presente documento se emplearán los siguientes términos y notaciones:
Denotaremos por x Ia señal analógica de entrada del ADCUT, que es el ADC cuya INL se desea estimar.
La señal c define el código de salida del ADCUT, que generalmente vendrá afectada por los errores de no-linealidad del mimo. - El código digital T1 define Ia estimación digital de las transiciones reales t¡ del ADCUT determinado por el procedimiento propuesto. jjideai) ¡(jQηtjfjca ios valores digitales de Ia transiciones correspondientes a un convertidor ideal. Nótese que fijada Ia resolución y Ia codificación del ADCUT dichos valores se encuentra unívocamente definidos, y por tanto, se conocen a priori.
- La variable mayúscula X representa una estimación digital de Ia entrada analógica x con mayor precisión que el código de salida del ADCUT, previamente definido por c.
- El número entero n es el índice de actualización del procedimiento. Salvo que sea estrictamente necesario, esta variable será implícitamente asumida para simplificar Ia notación. - En Io que sigue, distinguiremos con el índice/ Ia transición t¡ y estimación digital T1, asociado aly-ésimo comparador (Compj), definido por el código de salida c del ADCUT, es decir, j = c ; mientras que el índice / es una variable muda que identifica a cualquier comparador del ADCUT.
Teniendo en cuenta Ia nomenclatura introducida, el procedimiento de Ia invención inicializa, como se detalla en Ia Fig.3, el valor de las estimaciones de las transiciones digitales reales T1 del ADCUT con el valor de las transiciones ideales a priori conocidas τ//ctea/). A continuación, se realizan las siguientes operaciones:
1 ) En primer lugar, se emplea el ADCUT para obtener una representación digital (c) de Ia señal analógica (x), donde el índice de actualización n se ha asumido implícitamente para simplificar Ia notación, es decir, c = c[n] y x = x[n]. Esta representación digital (c), por tanto, lleva información de las transiciones reales del ADCUT.
2) De forma sincronizada con Ia operación del ADCUT, se obtiene una estimación digital (X) de Ia entrada analógica (x) más precisa que Ia representación digital (c).
3) Seguidamente, se compara Ia estimación digital (X) con las estimaciones de las transiciones digitales reales (T7, T1+1) donde el índice/ viene dado por Ia representación digital (c) obtenida:
- Si X > Tj+i, se aumenta Ia estimación de Ia transición digital real T7+?;
- Si X < Tj se disminuye Ia estimación de Ia transición digital real T7. - En caso de que no se cumpla ninguna de las dos condiciones anteriores, no se modificaría el valor de ninguna de las estimaciones (T7,
- Se entiende que el orden en el que se efectúan las comparaciones anteriores es irrelevante.
Nótese que las estimaciones de las transiciones digitales pueden actualizase utilizando un paso adaptativo constante, aunque también sería posible diseñar un procedimiento en que los pasos fuesen variables.
4) Por último, se obtiene una estimación de Ia INL del ADCUT como
Ia distancia entre cada transición ideal y Ia estimación de dicha transición:
INLj = TJ - TJ ^^ (4)
Este procedimiento sirve de una manera óptima para obtener una estimación digital de Ia INL mediante Ia medida previa de las transiciones.
En el caso de que Ia medida de las transiciones T1 no sea relevante para Ia aplicación, se puede realizar una estimación directa de Ia INL expresando Ia ecuación (4) en términos de INL mediante cambio de variable en el procedimiento. Se entiende que dicho cambio de variable o cualquier otro similar es totalmente irrelevante. Por motivos de claridad, se describe a continuación el procedimiento de Ia invención cuando se realiza dicho cambio de variable
En este caso, Ia estimación directa de Ia INL comenzaría, como se muestra en el diagrama de flujo de Ia Fig.4, con Ia inicialización de su estimación INL, al valor correspondiente al convertidor ideal, que es nulo por definición,
/WL1 [0] = T1 [0] - T1 (ldeal) = T1 (ldeal) - T1 (ldeal = 0 (5)
Continuaría con los pasos 1 ) y 2), cuyas expresiones no se modifican, y terminaría con Ia realización simultánea de los pasos 3) y 4), como sigue:
3-4) Se compara Ia estimación digital (X) con las estimaciones de las transiciones digitales reales (T7, T1+1), dadas atendiendo al cambio de variable introducido en (4) por, ( /WL7 + T7 (ldeal), INL1+1 + TJ+1 (ldeal) ), donde el índice y viene dado por Ia representación digital (c) obtenida:
- Si X > /WL7+I + 7" 7+i (ldeal), se aumenta Ia estimación digital INL7+1; - Si X < INLj + T7 (ldeal) se disminuye Ia estimación digital INL7.
Independientemente del cambio de variable considerado, existen diferentes modos particulares de implementar el procedimiento propuesto, algunas de los cuales se describen en el presente documento. Por ejemplo, Ia estimación digital (X) de Ia entrada analógica (x) se puede realizar, como se muestra en Fig.5, empleando un ADC adicional (ADCtest) dispuesto en paralelo al ADCUT y que trabaja de forma sincronizada con el mismo. La precisión del ADCtest determina el error máximo cometido en Ia medida del INL, por Io que debe ser superior a Ia precisión del ADCUT (en Ia práctica 1-2 bits adicionales son suficientes). En una realización óptima de Ia invención el ciclo de operación de dicho convertidor adicional (usualmente el ADCtest, en un convertidor lento pero preciso), determina el índice de actualización n del procedimiento.
Por otro lado, en aquellos sistemas dónde exista disponible por construcción una estimación digital (X) de Ia señal analógica de entrada (x), Ia implementación del procedimiento de estimación se realiza sin ningún coste en el dominio analógico, ya que no se requiere el ADCtest- Éste es el caso, como se mostrará en detalles en Ia sección de realizaciones preferentes, del convertidor A/D de tipo Pipeline. Este convertidor está constituido por múltiples etapas (STGs), cada una de las cuales posee un sub-ADC (usualmente de tipo flash) susceptible ser testado con Ia invención con un coste mínimo. Es decir, en este caso el ADCUT sobre el que se realiza el procedimiento de estimación de Ia INL es uno de los sub-ADC de las etapas que componen el ADC Pipeline. La principal ventaja de aplicar este procedimiento a un ADC Pipeline es que Ia estimación digital (X) de Ia entrada analógica (x) de los sub-ADCs se encuentra disponible por Ia propia topología Pipeline. De hecho, Ia señal digital X correspondiente al sub-ADC bajo test (sub-ADCUT) de Ia /-ésima etapa (STG¡) se obtiene directamente combinando el sub-código de salida de dicha etapa (c) con los sub-códigos de las etapas menos significativas, mediante una simple función aritmético lógica. Obviamente, si se desea se puede realizar una truncación de Ia señal digital X resultante para reducir el tamaño de palabra.
Hay que destacar que el procedimiento tiene validez para el testado simultáneo o secuencial de más de un sub-ADC en el sistema. En este caso, existe Ia posibilidad de reusar parte o toda Ia lógica de test. Además, conviene recordar que en el caso particular de un ADC de tipo flash, Ia estimación obtenida de Ia INL es totalmente equivalente a una medida del offset en los comparadores analógicos de esta topología.
Tanto en los sistemas donde se encuentra disponible por construcción una estimación digital (X) de Ia entrada, como por ejemplo el ADC Pipeline, como en el caso de emplear un ADCtest adicional en paralelo, se obtendría un procedimiento de tipo concurrente, ya que Ia estimación del INL se conseguiría sin interrumpir el camino natural de Ia señal.
Sin embargo, existe también Ia posibilidad de implementar el procedimiento de modo no-concurrente, como se muestra en Ia Fig. 6. En este caso se genera una señal digital que sirve directamente como estimación digital X, y se emplea un DAC adicional con mayor precisión que el ADCUT (DACtest) para transformar dicha señal digital (X) en una señal analógica (x), alimentando ésta al ADCUT. Obviamente, en este caso es necesario detener el funcionamiento normal del ADCUT para llevar a cabo el procedimiento.
Aunque este último método supone Ia interrupción del funcionamiento normal del ADCUT durante Ia medida, no requiere un estímulo de entrada dedicado, y por tanto puede funcionar simultáneamente con otras técnicas utilizando señales de test arbitrarias, como rampas, senos o referencias multi- tonos. Hay que destacar que todo, o al menos parte del hardware de test para una solución BIST completa (es decir, el DAC y Ia lógica adaptativa) ya se encuentra disponible en los equipos autónomos de test modernos de señal mixta (Automated Test Equipment, ATE, según sus siglas en inglés). En este caso, Ia implementación de Ia técnica propuesta tiene un coste mínimo.
Un segundo aspecto de Ia invención está dirigido a un dispositivo para Ia estimación del INL en un convertidor analógico-digital (ADCUT) de acuerdo con el procedimiento anterior. El dispositivo con medida previa de las transiciones comprende:
a) un banco de registros (RB), que almacena el valor actual de un conjunto de estimaciones de las transiciones digitales (T,) del ADCUT, e inicializa dichos códigos con Ia posición correspondiente a un convertidor ideal (T//ctea/));
b) un bloque de comparación digital (CB), que compara Ia estimación digital (X) con las estimaciones de las transiciones digitales (T7, TJ+i), donde el índice j viene definido por el código digital (c), y genera un señal de habilitación (EN) y control (Sgn);
c) un bloque sumador/restador habilitado por Ia señal EN y controlado por (Sgn), que aumenta Ia estimación de Ia transición digital [T1+1) cuando X > TJ+i, y disminuye Ia estimación de Ia transición digital (T7) cuando X
< TJ+.
d) un restador, habilitado en una realización óptima por Ia señal EN, que evalúa Ia INLj = T7 - T7 (/ctea/); y
e) un banco de registros, que almacena el valor actual del conjunto de estimaciones de Ia INL (INL,) del ADC.
Por otro lado, un tercer aspecto de Ia invención está dirigido a un dispositivo para Ia estimación directa de Ia INL está constituido, como se detalla en el diagrama simplificado de Ia Fig.7, por:
a) un banco de registros (RB), que almacena el valor actual del conjunto de estimaciones de INL (INL,) del ADCUT, e inicializa dichos valores a cero;
b) un bloque de comparación digital (CB), que compara Ia estimación digital (X) con las estimaciones de las transiciones digitales evaluadas mediante un sumador digital en función de estimación actual de Ia INL y los valores conocidos de las transiciones ideales, es decir, ( INL1 +
Figure imgf000012_0001
INLj+1 + T]+i (ldeal) ), donde el índice j viene definido por el código digital (c), y genera un señal de habilitación (EN) y control (Sgn) ;
c) un bloque sumador/restador habilitado por Ia señal EN y controlado por (Sgn), que aumenta Ia estimación de Ia transición digital (INL7+?) cuando X > INL1+I + T¡+1 ^dea{\ y disminuye Ia estimación de Ia transición digital (INL7) cuando X < INL1 + τ7 (ldeal). DESCRIPCIÓN DE LOS DIBUJOS
Para complementar Ia descripción y con objeto de ayudar a una mejor comprensión de las características de Ia invención, se adjunta un juego de dibujos en donde con carácter ilustrativo y no limitativo, se ha representado Io siguiente:
Fig.1. Característica de entrada-salida de un ADC ideal de r-bits con detalles de las definiciones de las transiciones t¡.
Fig. 2. Definición de Ia No-Linealidad Integral (INL) en un ADC.
Fig. 3. Diagrama de flujo del procedimiento digital adaptivo de estimación de Ia INL mediante Ia medida de las transiciones.
Fig. 4. Diagrama de flujo del procedimiento digital adaptivo de estimación directa de Ia INL.
Fig. 5. Implementación de Ia invención en modo concurrente con un convertidor adicional en paralelo (ADCtest) trabajando de forma sincronizada con el ADCUT.
Fig.6. Implementación de Ia invención en modo no-concurrente con un DACtest para Ia generación de Ia señal analógica de entrada del ADCUT. Fig. 7. Esquema simplificado del dispositivo para Ia estimación directa de Ia INL.
Fig.8. Diagrama simplificado de Ia realización preferente de Ia invención para Ia estimación concurrente de Ia INL en un ADCUT genérico con un convertidor adicional ADCtest en paralelo.
Fig.9. a) Estimación estacionaria de Ia INL proporcionada por Ia invención para el caso de estudio concurrente con errores de no-linealidad suaves; b) evolución transitoria de uno de los códigos de Ia INL estimados hacia el valor real inyectado en el ADCUT.
Fig.10. Estimación estacionaria de Ia INL proporcionada por Ia invención para el caso de estudio concurrente con errores de no-linealidad suaves: a) con errores globales de ganancia y offset, y b) con compensación de los errores globales de ganancia y offset.
Fig. 11. Diagrama simplificado de un ADC de tipo Pipeline constituido por un Sample&Hold (SH) de entrada seguido por k etapas desde Ia más significativa (MS) a Ia menos significativa (LS).
Fig. 12. Característica de entrada-salida para una etapa de 2 bits con desviaciones en las transiciones debido al offset en los comparadores.
Fig. 13. Convertidor A/D Pipeline con 14 bits de resolución constituido por 2 etapas de 3 bits seguida por 9 etapas de 1.5 bits.
Fig. 14. Esquema simplificado de Ia implementación hardware del procedimiento digital de medida (PDM) considerada en el caso de estudio.
Fig.15. Diagrama simplificado de Ia realización preferente de Ia invención para Ia estimación no-concurrente de Ia INL en un ADCUT genérico con un convertidor
DACtest-
REALIZACIÓN PREFERENTE DE LA INVENCIÓN
Se muestran a continuación unos ejemplos de realizaciones preferentes de Ia invención donde se hace referencia a las figuras adjuntas. En primer lugar, ejemplo 1 , describiremos brevemente los componentes básicos de Ia estimación de Ia INL para un ADCUT en modo concurrente usando un convertidor ADCtest adicional en paralelo. Se mostrarán resultados para dos casos de estudio que permiten resaltar Ia robustez de Ia técnica de estimación que implementa. Posteriormente, en el ejemplo 2, se describirá con mayor detalle Ia realización de Ia invención para el testado de los sub-ADCs en un convertidor Pipeline de alta resolución, como una aplicación en el que no es necesario Ia implementación del ADCtest- Concluiremos, en el ejemplo 3, con Ia implementación de Ia invención en modo no-concurrente.
Ejemplo 1 : Medida de Ia INL en un ADCUT genérico en Modo Concurrente
La Fig.8 muestra un diagrama simplificado de Ia realización preferente para Ia estimación concurrente de Ia INL en un ADCUT genérico. El sistema está formado, además de dicho bloque, por:
- Una unidad digital de control (UDC) para Ia generación de los relojes y señales de control del sistema de forma sincronizada a partir del reloj maestro clk.
- Un Sample&Hold (SH) que realiza un muestreo de Ia señal analógica de entrada, x = x[n], garantizando una operación sincronizada de los bloques analógicos. Una alternativa válida sin SH a esta solución preferente, es el empleo de un PLL dentro de Ia UDC.
- Un ADC adicional (ADCtest) que permite obtener una representación digital (X) de Ia señal analógica (x) con mayor precisión que el código de salida (c) del ADCUT. Como ya hemos comentado, este convertidor puede operar a una frecuencia inferior a Ia del ADCUT, permitiendo relajar las especificaciones de potencia y área del mismo. Alternativamente, el reloj ADCtest se puede generar considerando en Ia UDC un generador de número aleatorios (RNG). En cualquier caso, el ciclo de operación del ADCtest determina en una realización óptima el ciclo de operación n en Ia unidad lógica de test (ULT), cuyos bloques constitutivos se describen a continuación.
- Un bloque digital (básicamente, formado por dos registros) que permiten mantener el alineamiento temporal entre las salidas del ADCUT y el ADCtest- Para no introducir variables intermedias en Ia descripción, asumimos de forma implícita que las señales Xy c se encuentran sincronizadas.
- Una bloque digital adaptativo (PDM) que realiza el procedimiento de medida de Ia INL del ADCUT.
A continuación pasamos a detallar los dos casos de estudios considerados como demostradores de Ia invención. En estos casos se consideran dos ADCs con 13-bits de resolución, mientras que Ia lógica de test (ULT) opera de forma concurrente con Ia operación normal del ADCUT, es decir, no requiere Ia interrupción de Ia conversión A/D de Ia entrada.
El primer ADCUT considera una función de transferencia con una no- linealidad integral (INL) suave con un modelo polinómico. En el segundo de los casos, Ia característica del ADC presenta cambios abruptos para códigos particulares de salida introduciendo unos errores de linealidad fuertes. En ambos casos Ia sección analógica de los ADCs considera una referencia R de 1V, mientras que Ia representación digital X de Ia entrada analógica x se genera con un ADCtest de 15-bits, lento pero preciso, con una resolución efectiva de 14.45 bits. Se ha considerado variaciones temporales aleatorias tanto en Ia entrada x como en las transiciones de los ADCUTs, para poner de manifiesto Ia robustez de Ia invención frente a ruidos eléctricos en el sistema. En los dos casos de estudio, Ia sección digital adaptativa de Ia invención emplea un paso de actualización constante con tres posibles valores para aumentar Ia velocidad de convergencia μ={ 21, 2o, 2"1}. Estos valores se usan secuencialmente procediendo desde el valor más elevado para realizar una estimación grosera de Ia INL, hasta el más pequeño para permitir una medida precisa en Ia situación estacionaria. Para más detalles sobre Ia realización práctica de Ia lógica de estimación, véanse Ia implementación del ejemplo 2.
CASO: 1.- ADCUT con Errores Suaves de No-Linealidad
La Fig. 9a muestra Ia estimación estacionaria de Ia INL del ADCUT proporcionada para el caso de estudio con errores de linealidad suaves (con perturbación polinómica de tercer orden). Aunque Ia invención no se restringe a una distribución particular de entrada, se ha considerado un estímulo multi-tono de rango completo que ocupa el 45% de Ia banda de Nyquist. Para Ia comparación con el método tradicional basado en histogramas se muestra también Ia medida proporcionada por dicho método de histogramas usando una entrada en rampa de baja frecuencia. Nótese que el error entre las dos medidas está siempre bastante por debajo del error de cuantización. La precisión con Ia que se realiza Ia estimación en Ia invención se hace incluso más evidente, como se puede apreciar en Ia Fig.9b, cuando se muestra Ia evolución transitoria de uno de los códigos de INL hacia el valor real inyectado en el ADCUT.
CASO: 1.- ADCUT con Errores Abruptos de No-Linealidad
El segundo caso de estudio se corresponde con el ADCUT con cambios abruptos en Ia característica de entrada-salida. Este comportamiento es típico en topologías de ADCs, como son Ia Pipeline, Ia algorítmica o de aproximaciones sucesivas (SAR-ADC). Como caso de estudio, se ha considerado una realización de condensadores conmutados (Switched-Capacitor, SC, de sus siglas en inglés) de un ADC Pipeline de 13 bits, constituido por dos etapas más significativas de 3 bits, seguidas por 8 etapas de 1.5 bits (véase Ia definición de resolución fraccionaria más adelante). Hay que destacar, que a diferencia con el ejemplo 2 de Ia siguiente sección, en este caso el ADCUT es el propio ADC Pipeline de alta resolución.
El modelo no-lineal considerado en esta topología incluye: ruido, desapareamiento aleatorio entre condensadores, así como, ganancia finita no- lineal de los amplificadores. Los errores de linealidad en los sub-ADCs flash de cada etapa se han modelado considerando una desviación sistemática en las transiciones de los comparadores respecto a las posiciones nominales. Adicionalmente, se ha tenido en cuenta Ia incertidumbre variable con el tiempo debido a las fuentes de ruido electrónico en el comparador incorporando un término aleatorio adicional Gausiano y desviación estándar de 5mV.
Como resultado de Ia inyección de estos errores, en Ia INL del convertidor se pueden distinguir un grupo de segmentos con unas dislocaciones fuertes entre los mismos dependiendo de las etapas más significativas. En una situación general, Ia linealidad de cada segmento se ve afectada también por Ia ganancia no-lineal de los amplificadores. La Fig.lOa muestra Ia estimación estacionaria de Ia INL para un caso con errores de ganancia y offset globales no-nulos. Se puede apreciar claramente que las dos etapas significativas introducen Ia contribución dominante a Ia no-linealidad. La discrepancia entre las dos medidas se debe a que en el método de histogramas Ia INL se define respecto a Ia recta de mejor ajuste, mientras que nuestra invención es capaz de detectar cualquier discrepancia con el ADCtest incluyendo los errores de ganancia y offset globales. La Fig.iOb muestra los resultado equivalente cuando los errores de ganancia y offset se ha sustraídos. De forma similar a los resultados de simulación de Ia Fig.4a, tras esta operación, existe una gran concordancia entre los valores estimados de Ia invención y el método de histogramas. Ejemplo 2: Realización de Ia Invención para el Testado de los Sub-ADCs en un Convertidor Pipeline de Alta Resolución
La Fig.11 muestra un diagrama simplificado de un ADC de tipo Pipeline constituido por un Sample&Hold (SH) de entrada seguido por k etapas desde Ia más significativa (MS) a Ia menos significativa (LS). El número total de comparadores en cada etapa puede variar entre 2r-2 y 2r-1 dependiendo de Ia implementación considerada, con y sin eliminación de unos de los compradores (véase Ia publicación, S. Lewis, H. Fetterman, G. Gross Jr., R. Ramachandran and T. R. Viswanathan, "A 10-b 20-Msample/s Analog-to-Digital Converter," IEEE J. of Solid-State Circuits, vol. 27, no. 3, pp. 351-358, Mar. 1992), gracias a Ia redundancia unidad. En el documento, hemos distinguido estas dos situaciones considerando Ia notación de resolución fraccionaria, así para r = 2, distinguiremos entre etapas con resolución 2 y 1.5 bits, respectivamente. Cada etapa (STG) realiza una cuantización grosera de su entrada analógica x, mediante un convertidor A/D (usualmente de tipo flash), identificado como sub-ADC. Esta salida digital, denotada por el subcódigo c se encuentra generalmente codificada en binario gracias a un codificador termométrico-binario (TBC). Usando Ia información de los comparadores se genera (excepto en Ia última etapa) el residuo de salida y para ser procesado por las etapas menos significativas (véase ejemplo de Ia Fig.12). Esta función Ia realiza un convertidor D/A multiplicativo (MDAC), que agrupa las operaciones de conversión digital-analógica del subcódigo c, resta con Ia entrada y amplificación por una ganancia especifica G. En Io que sigue, cuando haya ambigüedad se introducirá un sub-índice adicional para referirnos a una etapa en concreta. Así, Ia representación digital X = Xi asociada a Ia señal de entrada analógica xιn = Xi se obtiene mediante una simple función binaria pesada de los diferentes sub-códigos {c,}, con i = 1 , ..., k, una vez se ha realizado el proceso de alineamiento temporal o sincronización de los mismos. De forma análoga, Ia representación digital X de Ia entrada analógica x, de Ia i-ésima etapa (STG1), combina los sub-códigos de dicha etapa con los las menos significativas X1 = X1 (c,,..., Ck). A continuación presentamos una realización práctica de Ia invención para
Ia estimación de Ia no-linealidad en los sub-ADCs de las etapas de un ADC
Pipeline. Recordemos que para una implementación flash de los mismos, Ia medida de Ia INL, o equivalentemente Ia transiciones representativas T1, es totalmente equivalente a Ia caracterización del offset en sus comparadores. Para evitar cualquier confusión con el ADC Pipeline de alta resolución, distinguiremos los sub-ADCs flash bajo test como sub-ADCUTs, como ya hemos comentado previamente. En el ejemplo se considera, como se muestra en Ia Fig.13, un convertidor A/D Pipeline con 14 bits de resolución constituido por 2 etapas de 3 bits seguida por 9 etapas de 1.5 bits.
La unidad lógica de test (ULT) realiza simultáneamente una medida digital de las transiciones, o equivalentemente offset en los comparadores de las dos etapas más significativas, STGi y STG2 (es decir, tenemos dos sub-ADCs bajo test: sub-ADCUTi y sub-ADCUT2), ya que para estas etapas Ia contribución del offset tiene un impacto más dramático en las prestaciones del circuito.
En el detalle de Ia realización particular de Ia Fig.14, el bloque digital de estimación (PDM) de cada etapa emplea un paso adaptativo constante μ = 1 para Ia actualización de las estimaciones T, mientras que Ia resolución de Ia representación digital X se trunca a 8 bits. La realización para Ia estimación directa de Ia INL usando el cambio de variable en Ia ecuación (4) es totalmente equivalente. Aunque es posible considerar una implementación con un paso adaptativo dependiente de Ia estimación actual, el empleo de un paso constante permite realizar el proceso de actualización mediante una lógica de bajo coste con un único acumulador de 8 bits controlado por el bloque de Comparación Digital, y un banco de registros (TRB) para guardar los estados previos, todo sin merma significativa en Ia velocidad de convergencia. En cada instante, el subcódigo c de Ia etapa actúa como dirección j para determinar qué transición se encuentra actualmente bajo test y direccionar el banco de registros. Esta alternativa permite aumentar Ia reusabilidad frente a implementaciones basadas en un acumulador distinto por cada comparador a caracterizar. Obviamente, se puede aumentar Ia reusabilidad del hardware de test (acumulador, sumador, lógica de dirección, etc.) realizando el proceso de medida de forma secuencial entre etapas, a costa de una reducción en Ia velocidad de convergencia.
Ejemplo 3: Medida de Ia INL en un ADCUT genérico en Modo No- Concurrente
La Fig.15 muestra un diagrama simplificado de Ia realización preferente para aplicaciones BIST de Ia estimación no-concurrente de Ia INL en un ADCUT genérico. El sistema está formado, además de dicho bloque, por:
- Una unidad digital de control (UDC) para Ia generación de los relojes y señales de control del sistema de forma sincronizada a partir del reloj maestro clk.
- Un DAC adicional (DACtest) con mayor precisión que el ADCUT, que a partir de una representación digital (X) proporcionada por (UDC), realiza Ia generación de Ia señal analógica (x) de entrada del ADCUT. En una realización preferida para aplicación BIST, este convertidor opera a Ia misma frecuencia que el ADCUT de forma sincrónica. Para otras aplicaciones de test, donde Ia sincronización entre el DACtest y el ADCUT no es siempre posible, se recomienda que el DACtest opere a una frecuencia mayor que el ADCUT para minimizar el problema de aliasing. En cualquier caso, el ciclo de operación del ADCUT determina en una realización óptima el ciclo de operación n en Ia unidad lógica de test (ULT), cuyos bloques constitutivos se describen a continuación.
- Un bloque digital (básicamente, formado por dos registros) que permiten mantener el alineamiento temporal entre Ia salida del ADCUT y Ia entrada del DACtest- Para no introducir variables intermedias en Ia descripción, asumimos de forma implícita que las señales X y c se encuentran sincronizadas. - Una bloque digital adaptativo (PDM) que realiza el procedimiento de medida de Ia INL del ADCUT.
Para más detalles sobre Ia realización práctica de Ia lógica de estimación, véanse Ia implementación del ejemplo 2.

Claims

R E I V I N D I C A C I O N E S
1. Procedimiento adaptativo para Ia estimación de INL de un convertidor analógico-digital (ADCUT), caracterizado porque comprende Ia operación inicial de asignar el valor de las transiciones digitales ideales (τ//ctea/) ) a unas estimaciones de las transiciones digitales reales (T,), y que además comprende realizar las siguientes operaciones:
obtener un código digital de salida (c) del ADCUT que es una representación digital (c) de una entrada analógica (x) del ADCUT;
de forma sincronizada, obtener una estimación digital (X) de Ia entrada analógica (x) más precisa que Ia representación digital (c) de Ia operación anterior;
comparar Ia estimación digital (X) con las estimaciones actuales de las transiciones digitales reales (T7, T1+1) donde el índice j viene definido por Ia representación digital (c) obtenida y:
si X > Tj+i, aumentar T1+1; si X < T7, disminuir T7; y
obtener una estimación de Ia INL como: INLj = T7 - τ¡ldeal)
2. Procedimiento de acuerdo con Ia reivindicación 1 , donde el aumento de
T1+1 y Ia disminución de T7 se llevan a cabo según pasos constantes.
3. Procedimiento de acuerdo con cualquiera de las reivindicaciones 1-2, que comprende realizar un cambio de variable según Ia ecuación, INL7 - T1 - γ(ιdeal) u otro similar, de modo que las operaciones se realizan directamente sobre Ia nueva variable obtenida.
4. Procedimiento de acuerdo con cualquiera de las reivindicaciones 1-3, donde Ia estimación digital (X) se obtiene a partir de un segundo convertidor analógico-digital ADCtest conectado en paralelo al ADCUT.
5. Procedimiento de acuerdo con Ia reivindicación 4, donde el ADCtest de Ia estimación digital (X) se encuentra controlado por un generador de números pseudoaleatorios (RNG).
6. Procedimiento de acuerdo con cualquiera de las reivindicaciones 1-3, que comprende generar una señal digital en modo no-concurrente que sirve directamente como estimación digital (XJ, y transformar dicha señal digital (X) en analógica (x), empleando un convertidor digital- analógico DAC (DACtest), para alimentarla al ADCUT.
7. Procedimiento de acuerdo con cualquiera de las reivindicaciones 1-3, donde el ADCUT es un sub-ADC de una de las etapas (STG¡) de un ADC de tipo Pipeline, donde:
Ia representación digital (c) de Ia entrada analógica (x) de Ia etapa (STG¡) viene dada por el sub-código digital del sub-ADC; y
Ia estimación digital (X) correspondiente a Ia entrada analógica (x) del /- ésimo sub-ADC bajo test (ADCUT en Ia etapa STG¡) se obtiene mediante una operación aritmética lógica (con o sin truncación) del sub-código de salida de dicha etapa (c) y de los sub-códigos de salida de las etapas siguientes.
8. Dispositivo para Ia estimación de INL en un convertidor analógico-digital (ADC) a partir de una representación digital (c) de una entrada analógica (x) obtenida mediante el ADC cuya INL se desea estimar y de una estimación digital (X) de Ia entrada analógica (x) de mayor precisión que dicha representación digital (c), caracterizado porque comprende: a) un banco de registros (RB), que almacena el valor actual de un conjunto de estimaciones de Ia INL del ADCUT e inicializa dichos valores a cero;
b) un bloque de comparación digital (CB), que compara Ia estimación digital (X) con las estimaciones de las transiciones digitales evaluadas mediante un sumador digital en función de estimación actual de Ia
INL y los valores conocidos de las transiciones ideales, es decir, ( INL1 +
Figure imgf000025_0001
INL1+1 + T1+1 (ldeal) ), donde el índice j viene definido por el código digital (c), y genera un señal de habilitación (EN) y control (Sgn) ;
c) un bloque sumador/restador habilitado por Ia señal EN y controlado por (Sgn), que aumenta Ia estimación de(INL7+í) cuando X > INL1+1 + T1+1 (ldeal), y disminuye Ia estimación de(INL7) cuando X < INL1 + T/ldeal).
9. Dispositivo de acuerdo con Ia reivindicación 8, donde los elementos a, b y c están adaptados para funcionar directamente con T1 según un cambio de variable dado por Ia ecuación INLj - T1 - τ7 (/ctea/) j y que además comprende los siguientes elementos:
d) un restador que evalúa Ia INLj = T1 - τ//ctea/); y
10. e) un banco de registros, que almacena el el resultado del conjunto de estimaciones de Ia INL (INL7) del ADC.
PCT/ES2010/070321 2009-05-14 2010-05-13 PROCEDIMIENTO ADAPTATIVO PARA LA ESTIMACIÓN DE LA INL EN CONVERTIDORES ANALÓGICO-DIGITALES (ADCs) Ceased WO2010130865A1 (es)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
ESP200930172 2009-05-14
ES200930172A ES2372773B1 (es) 2009-05-14 2009-05-14 Procedimiento adaptativo para la estimación de la inl en convertidores analógico-digitales (adcs).

Publications (1)

Publication Number Publication Date
WO2010130865A1 true WO2010130865A1 (es) 2010-11-18

Family

ID=43084656

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/ES2010/070321 Ceased WO2010130865A1 (es) 2009-05-14 2010-05-13 PROCEDIMIENTO ADAPTATIVO PARA LA ESTIMACIÓN DE LA INL EN CONVERTIDORES ANALÓGICO-DIGITALES (ADCs)

Country Status (2)

Country Link
ES (1) ES2372773B1 (es)
WO (1) WO2010130865A1 (es)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103067008A (zh) * 2012-12-21 2013-04-24 东南大学 高精度adc线性度的测试方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11848682B2 (en) * 2022-01-11 2023-12-19 Allegro Microsystems, Llc Diagnostic circuits and methods for analog-to-digital converters

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
EHSANIAN M.; KAMINSKA B.; ARABI K.: "A new digital test approach for analog-to-digital converter testing", VLSI TEST SYMPOSIUM, XP010164795 *
HANQING XING ET AL.: "A fully digital-compatible BIST strategy for ADC linerity testing", ITC 2007. IEEE INTERNATIONAL TEST CONFERENCE, pages 1 - 10, XP031207037 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103067008A (zh) * 2012-12-21 2013-04-24 东南大学 高精度adc线性度的测试方法
CN103067008B (zh) * 2012-12-21 2016-09-07 东南大学 高精度adc线性度的测试方法

Also Published As

Publication number Publication date
ES2372773B1 (es) 2012-12-03
ES2372773A1 (es) 2012-01-26

Similar Documents

Publication Publication Date Title
US8416105B2 (en) ADC calibration apparatus
CN104135288B (zh) 模拟数字转换器中的亚稳态检测和校正
Vogel The impact of combined channel mismatch effects in time-interleaved ADCs
CN106341131B (zh) 模数转换器的比较器偏移的后台估计
CN113114247B (zh) 基于比较时间探测器的流水线adc级间增益校准方法
CN114465622B (zh) 一种流水线模数转换器误差提取方法、装置、设备及介质
KR20140015130A (ko) 아날로그-디지털 가속 변환 방법 및 시스템
Laraba et al. Exploiting pipeline ADC properties for a reduced-code linearity test technique
US10735014B2 (en) Error compensation correction device for pipeline analog-to-digital converter
CN108134606A (zh) 一种基于数字校准的流水线adc
JP4999955B2 (ja) アナログ−デジタル変換器の動作試験方法、アナログ−デジタル変換器およびアナログ−デジタル変換器の動作試験装置
WO2010130865A1 (es) PROCEDIMIENTO ADAPTATIVO PARA LA ESTIMACIÓN DE LA INL EN CONVERTIDORES ANALÓGICO-DIGITALES (ADCs)
Bhatheja et al. A BIST Approach to Approximate Co-Testing of Embedded Data Converters
Lin et al. Transition-code based linearity test method for pipelined ADCs with digital error correction
Chaganti et al. Fast and accurate linearity test for DACs with various architectures using segmented models
Jin et al. A digital self-calibration algorithm for ADCs based on histogram test using low-linearity input signals
ES2373282B1 (es) Procedimiento adaptativo de calibración dígital concurrente del offset en comparadores en convertidores analógico-digitales (adcs).
Arteaga et al. Blind adaptive estimation of integral nonlinear errors in ADCs using arbitrary input stimulus
JP2013131838A (ja) Ｄ／ａコンバータシステムおよびそれを用いた試験装置
Vasan et al. Linearity testing of ADCs using low linearity stimulus and Kalman filtering
Laraba et al. Reduced-code linearity testing of pipeline ADCs
Aygün et al. 1.5 Bit/Stage, 12-Bit Pipeline ADC Design with Foreground Calibration
Chiorboli et al. Test of subranging A/D converters with digital correction
KR20110090669A (ko) 축차근사 레지스터형 아날로그-디지털 변환기
Xing et al. System identification-based reduced-code testing for pipeline ADCs’ linearity test

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10774589

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10774589

Country of ref document: EP

Kind code of ref document: A1