WO2010109801A1 - 発光ダイオード及びその製造方法、並びにランプ - Google Patents

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WO2010109801A1
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semiconductor layer
layer
emitting diode
substrate
light emitting
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PCT/JP2010/001811
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竹内良一
村木典孝
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昭和電工株式会社
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L33/64—Heat extraction or cooling elements
    • H01L33/641—Heat extraction or cooling elements characterized by the materials

Definitions

  • the present invention relates to a light emitting diode, a method for manufacturing the same, and a lamp.
  • gallium indium composition formula (Al X Ga 1-X ) Y In 1-YP ;
  • a compound semiconductor LED having a light emitting layer composed of 0 ⁇ X ⁇ 1, 0 ⁇ Y ⁇ 1) is known.
  • a compound semiconductor layer including a light emitting layer having a composition of (Al X Ga 1-X ) Y In 1-YP (0 ⁇ X ⁇ 1, 0 ⁇ Y ⁇ 1) generally emits light. It is formed on a substrate made of a material such as gallium arsenide (GaAs) which is optically opaque to light emitted from the layer and which is not mechanically strong.
  • GaAs gallium arsenide
  • a technique is disclosed in which a support (substrate) made of a material having excellent mechanical strength is bonded to a compound semiconductor layer to form a bonded LED (see, for example, Patent Documents 1 to 7).
  • the cited document 4 discloses using a substrate made of Si and GaP as the substrate
  • the cited document 6 discloses using a substrate made of a metal material.
  • the design flexibility of the substrate is increased by the development of the substrate bonding technology, so that a high current can be applied, a metal substrate with high heat dissipation, a ceramic substrate, Or a composite board etc. are proposed.
  • the substrate with high heat dissipation as described above has a large difference in thermal expansion coefficient with the semiconductor layer including the light emitting layer, the semiconductor layer is cracked at the time of bonding the substrate or in the heat treatment process, yield. There is a problem that decreases.
  • the substrate is made of a metal material having high heat dissipation such as copper, aluminum, gold, or silver, these materials are soft and sticky materials.
  • burrs are generated in the process of cutting the wafer into chips or the life of the blade used for cutting is shortened.
  • the present invention has been made in view of the above problems, and is excellent in heat dissipation and workability of the substrate, can prevent damage such as cracks in the semiconductor layer in the manufacturing process, and can be applied with a high current.
  • An object of the present invention is to provide a light emitting diode which has luminous efficiency and excellent yield. It is another object of the present invention to provide a method for manufacturing a light emitting diode, which can obtain a light emitting diode having high light emission efficiency as described above at a high yield and low cost. Another object of the present invention is to provide a lamp using the light emitting diode of the present invention.
  • a compound semiconductor layer is formed by bonding a substrate having a thermal expansion coefficient substantially equal to that of a compound semiconductor layer including a light emitting layer and excellent workability to the compound semiconductor layer. It has been found that cracking and the like can be prevented in the layer.
  • the substrate has a three-dimensional structure consisting of a base part and an embedded part, and is made of a material with excellent heat dissipation, so that a large current can be applied to the light emitting diode and the luminous efficiency is further improved.
  • the present invention has been completed. That is, the present invention relates to the following.
  • a light emitting diode having a chip structure in which a compound semiconductor layer including at least a light emitting layer is stacked on a substrate, and an upper surface side of the compound semiconductor layer is a light emitting surface.
  • a light-emitting diode comprising: an embedded portion surrounded by a base material portion, wherein the base material portion is made of a material having a smaller thermal expansion coefficient than the embedded portion.
  • the substrate includes the base material portion and the embedded portion made of different metal materials.
  • the embedded portion is made of a material containing at least one element selected from gold, silver, copper, or aluminum.
  • the embedded portion is a plated layer containing at least one element selected from gold, silver, copper, or aluminum.
  • a light-emitting diode according to claim 1 [14] Further, an n-type electrode layer that is a negative electrode is provided on the n-type semiconductor layer of the compound semiconductor layer, and the substrate is a positive electrode, and 0.5 W / mm 2 or more is provided between the electrodes.
  • a step of forming a laminated body by laminating a bonding layer so as to cover the second electrode, and forming a concave portion or a penetrating portion by an etching method in at least a part of the base material portion, and embedding in the inside of the concave portion or the penetrating portion Forming the substrate by forming a portion, and then joining the laminate and the substrate by joining the joining layer of the laminate and the one surface side of the substrate; and Forming a first electrode on the light extraction surface after the light extraction surface of the first semiconductor layer provided in the compound semiconductor layer is exposed after being peeled from the semiconductor layer; and the compound semiconductor layer And a plurality of the bonding layers A step of dividing into element units by cutting the position of the base material portion in the substrate along the dividing grooves formed between each of the pluralit
  • a dividing step of cutting the position of the base material portion in the substrate along the dividing groove formed between each of the layers, and the base material portion has a coefficient of thermal expansion higher than that of the embedded portion.
  • a compound semiconductor layer including at least a light emitting layer is laminated on a substrate, the substrate is composed of a base part and an embedded part surrounded by the base part, and the base part is embedded.
  • the substrate is composed of a base part and an embedded part surrounded by the base part, and the base part is embedded.
  • a step of bonding the compound semiconductor layer and the substrate by bonding to a substrate formed of an embedded portion provided inside the substrate, and separating the substrate for stacking from the compound semiconductor layer to extract light from the first semiconductor layer A step of exposing a surface, and a step of cutting a position of a base material portion in a substrate along a dividing groove formed between each of the plurality of compound semiconductor layers, wherein the base material portion is an embedded portion Since it is made of a material having a smaller coefficient of thermal expansion than the above, damage such as cracks can be prevented from occurring in the compound semiconductor layer, yield can be improved, and a light emitting diode excellent in heat dissipation of the substrate can be manufactured. . As a result, a light emitting diode capable of applying a high current and having excellent light emission efficiency can be manufactured with high manufacturing efficiency.
  • the lamp of the present invention is formed by using the light emitting diode of the present invention, it has excellent light emission characteristics.
  • FIG. 1A It is a cross-sectional schematic diagram which shows an example of the light emitting diode which concerns on this invention. It is a top view of the light emitting diode shown to FIG. 1A. It is process drawing explaining an example of the manufacturing method of the light emitting diode which concerns on this invention. It is process drawing explaining an example of the manufacturing method of the light emitting diode which concerns on this invention. It is process drawing explaining an example of the manufacturing method of the light emitting diode which concerns on this invention. It is process drawing explaining an example of the manufacturing method of the light emitting diode which concerns on this invention. It is process drawing explaining an example of the manufacturing method of the light emitting diode which concerns on this invention. It is process drawing explaining an example of the manufacturing method of the light emitting diode which concerns on this invention. It is process drawing explaining an example of the manufacturing method of the light emitting diode which concerns on this invention.
  • FIG. 1A is a schematic cross-sectional view of a light-emitting diode according to the present embodiment
  • FIG. 1B is a plan view of FIG. 1A
  • FIGS. 2 to 10 are process diagrams illustrating a method for manufacturing the light-emitting diode
  • FIG. It is a schematic cross section of the light emitting diode lamp formed using the diode of form.
  • the drawings referred to in the following description are for explaining the light emitting diode and the manufacturing method thereof, and the size, thickness, dimensions, etc. of the respective parts shown in the drawings are different from the dimensional relationships of the actual light emitting diodes and the like. ing.
  • the light emitting diode A in the example shown in FIGS. 1A and 1B includes a base portion 2 and a buried portion 3 surrounded by the base portion 2, and a heat sink substrate (substrate) 1 serving as a base of the light emitting diode A.
  • the p-type ohmic electrode 5 is schematically configured.
  • the light emitting diode A is configured such that the base material part 2 forming the heat sink substrate 1 is made of a material having a smaller thermal expansion coefficient than the embedded part 3.
  • the compound semiconductor layer 11 is configured by laminating a p-type semiconductor layer 6, a light emitting layer 7, and an n-type semiconductor layer 8.
  • the upper surface of the compound semiconductor layer 11 is a light extraction surface 11a for extracting light from the light emitting layer 7 to the outside, and the n-type electrode layer 9 is formed on the light extraction surface 11a.
  • the light extraction surface 11a is roughened by means such as etching, and the light extraction efficiency of the light-emitting diode A is further enhanced.
  • the n-type electrode layer 9 becomes an anode of the compound semiconductor layer 11 by making ohmic contact with the n-type semiconductor layer 8 of the compound semiconductor layer 11.
  • a semiconductor element such as a light emitting diode
  • AuGe or AuSi can be used as an n-type ohmic electrode provided in an n-type compound semiconductor.
  • the p-type ohmic electrode provided on the p-type compound semiconductor see the p-type ohmic electrode 5 in FIGS. 1A and 1B
  • AuBe, AuZn, or the like can be used.
  • the layer structure and material of the n-type electrode layer 9 shown in FIG. 1A and FIG. 1B are not particularly limited, but are preferably made of a metal material containing Au in consideration of connection by wire bonding. It is preferable to use AuSi or the like.
  • n-type electrode layer 9 for example, a so-called barrier metal such as Ti or Pt is formed on an electrode material having ohmic characteristics as described above, and Au is further formed thereon. Is more preferable.
  • a conventionally known vapor deposition method, sputtering method, or the like can be employed without any limitation.
  • the thickness of each layer is not particularly limited, but the ohmic electrode material (AuGe or AuSi) is 0.1 to 0.5 ⁇ m, the barrier metal is 0.1 to 0.5 ⁇ m, and the Au layer is 1 to 3 ⁇ m. Is preferable from the viewpoints of film thickness controllability, productivity (cost), and the like.
  • the n-type electrode layer 9 preferably has an appropriate arrangement and shape with respect to the compound semiconductor layer 11 in order to uniformly diffuse the current to the compound semiconductor layer 11 including the light-emitting layer 7.
  • the shape is not particularly limited, and a conventionally known technique can be applied.
  • an n-type semiconductor layer 8 that is a contact layer for reducing the resistance at the time of ohmic contact is provided.
  • a driving current supplied from the n-type electrode layer 9 is diffused in a plane across the entire compound semiconductor layer 11. It is also possible to provide a current diffusion layer or, conversely, a current blocking layer or a current constricting layer for limiting the region where the driving current flows.
  • the n-type electrode layer 9 in the example shown in FIGS. 1A and 1B has a shape in which four branch portions extend in a cross shape from a substantially circular central portion in plan view. It is not limited to such a shape, and the shape can be appropriately adopted while taking into account current diffusion into the compound semiconductor layer 11.
  • a p-type ohmic electrode 5 is formed so as to be in contact with the lower side of the compound semiconductor layer 11, that is, the lower side of the p-type semiconductor layer 6.
  • the p-type ohmic electrode 5 is formed in a circular shape in plan view, and a plurality of p-type ohmic electrodes 5 are provided at predetermined intervals in contact with the lower side of the p-type semiconductor layer 6. Near the four corners of A, it is provided at a total of four locations.
  • various structures such as a laminated film made of an AuBe alloy film and an Au film are well known, and can be provided by a conventional means well known in this technical field. .
  • the p-type ohmic electrode 5 preferably has an appropriate arrangement and shape with respect to the compound semiconductor layer 11 in order to diffuse current uniformly into the compound semiconductor layer 11 including the light emitting layer 7.
  • the arrangement form and shape are not particularly limited, and conventionally known techniques can be applied.
  • the arrangement and shape of the p-type ohmic electrode 5 and the n-type electrode layer 9 are preferably combined so that a current flows uniformly in the region of the light-emitting layer 7 where light is easily extracted.
  • the bonding layer 4 is disposed so as to cover the p-type ohmic electrode 5 described above.
  • the bonding layer 4 includes the light-transmitting thin film layer 4a, the reflective layer 4b, the barrier layer 4c, the Au layer 4d, and the metal bonding layer 4e in this order from the compound semiconductor layer 11 side.
  • the laminated film is arranged, and the metal bonding layer 4 e is bonded to the heat sink substrate 1.
  • FIG. 1A the bonding layer 4 includes the light-transmitting thin film layer 4a, the reflective layer 4b, the barrier layer 4c, the Au layer 4d, and the metal bonding layer 4e in this order from the compound semiconductor layer 11 side.
  • the laminated film is arranged, and the metal bonding layer 4 e is bonded to the heat sink substrate 1.
  • the tip of the p-type ohmic electrode 5 described above is configured to be covered with and in contact with the light-transmitting thin film layer 4 a constituting the bonding layer 4.
  • the provision of the bonding layer 4 ensures that the compound semiconductor layer 11 and the heat sink substrate 1 are bonded with low contact resistance, and light generated by the light-emitting layer 7 is extracted from the light extraction surface. It can be reflected to the 11a side.
  • the bonding layer 4 is electrically connected to the compound semiconductor layer 11 and the heat sink substrate 1 by the translucent thin film layer 4a and the metal bonding layer 4e, so that the heat sink substrate 1 serves as the extraction electrode on the positive electrode side. ing. Further, the bonding layer 4, the heat sink substrate 1, and the n-type electrode layer 9 are arranged on the opposite side in the thickness direction of the compound semiconductor layer 11. Thereby, the light emitting diode A of this embodiment is a light emitting diode having a so-called upper and lower electrode structure.
  • the bonding layer 4 used for the light emitting diode A bonds the heat sink substrate 1 on the positive electrode side and the compound semiconductor layer 11, it is preferable that the bonding layer 4 is made of a material having low electrical resistance.
  • the bonding layer 4 is preferably provided with a metal bonding layer 4e made of a material capable of bonding to the heat sink substrate 1 at a low temperature in consideration of stress applied to the compound semiconductor layer 11.
  • the bonding layer 4 has a structure with high reflectivity from the viewpoint of achieving high luminance. For this reason, it is preferable to provide the bonding layer 4 with a reflective layer 4b made of a reflective material, and it is also possible to combine a translucent thin film layer 4a made of a translucent conductive material using a conventionally known method. It is.
  • the translucent thin film layer 4a is a layer for preventing reaction and diffusion between the compound semiconductor layer 11 and the reflective layer 4b.
  • a translucent thin film layer 4a for example, refraction of a translucent conductive material such as ITO (indium tin oxide), SiO 2 (silicon oxide), TiO 2 (titanium oxide), or SiN (silicon nitride) is used. It can be composed of an oxide film, a nitride film or the like having a so-called cold mirror action utilizing the rate difference.
  • the translucent thin film layer 4a can be a multilayer film of the above material.
  • the translucent thin film layer 4a can also be suitably used from the point that a high reflectance can be obtained, such as white Al 2 O 3 (alumina) or AlN (aluminum nitride). It is also possible to use in combination.
  • the thickness of the translucent thin film layer 4a is, for example, preferably about 10 to 500 nm, and more preferably about 30 to 200 nm.
  • the reflection layer 4b is a reflection film made of a metal material having high reflection characteristics with respect to light emitted from the compound semiconductor layer 11, such as Ag, Au, Pt, Al, or Cu, and is a compound semiconductor.
  • the light emitted from the layer 11 is transmitted through the translucent thin film layer 4a, and the light traveling toward the heat sink substrate 1 is reflected toward the compound semiconductor layer 11 side.
  • the material of the reflective layer 4b can be used alone or as an alloy material in consideration of the emission wavelength of the compound semiconductor layer 11 (light emitting layer 7).
  • the thickness of the reflective layer 4b is preferably about 100 to 800 nm, and more preferably about 200 to 500 nm, for example.
  • the light-emitting diode A is provided by providing the bonding layer 4 including the reflective layer 4b and the light-transmitting thin film layer 4a having the above-described structure between the compound semiconductor layer 11 including the light-emitting layer 7 and the heat sink substrate 1.
  • the reflectance of the bonding layer 4 having such a reflection structure is preferably 90% or more, for example.
  • the barrier layer 4c is formed in order to prevent mutual diffusion between constituent elements of the reflective layer 4b and constituent elements of the Au layer 4d and the metal bonding layer 4e described later.
  • a conventionally known barrier metal such as Mo (molybdenum), W (tungsten), titanium (Ti), chromium (Cr), or Pt (platinum) can be used, for example.
  • the thickness of the barrier layer 4c is preferably about 50 to 500 nm, for example, and more preferably about 100 to 300 nm.
  • the Au layer 4d is a layer that becomes a contact layer when the heat sink substrate 1 is bonded by a metal bonding layer 4e to be described in detail later, and is made of Au having a low contact resistance. Further, for example, a layer made of another metal material having a low contact resistance can be provided in place of the Au layer 4d.
  • the thickness of the Au layer 4d is, for example, preferably about 100 to 1000 nm, and more preferably about 200 to 500 nm.
  • the metal bonding layer 4e is a layer bonded to the heat sink substrate 1 and is made of a material that can be bonded at a low temperature as described above. For this reason, the metal bonding layer 4e is preferably composed of an Au-based eutectic metal material or a solder material that is chemically stable and has a low melting point. As a material for forming the metal bonding layer 4e, for example, it is preferable to use a metal material having a low eutectic composition such as AuSn, AuIn, AuGe, AuSi, or an alloy such as a general solder material. is there. The thickness of the metal bonding layer 4e is, for example, preferably about 300 to 2000 nm, and more preferably about 500 to 1500 nm.
  • the total thickness of the bonding layer 4 having the above configuration is not particularly limited, and may be appropriately set according to, for example, the number of layers to be combined and the material.
  • the base layer 2 of the heat sink substrate 1 and the p-type semiconductor layer 6 of the compound semiconductor layer 11 are directly bonded without providing the bonding layer 4 as described above.
  • a configuration is also possible.
  • the p-type ohmic electrode 5 as described above is provided in order to improve ohmic contact between the heat sink substrate 1 serving as the p-side electrode and the p-type semiconductor layer 6. Is preferred.
  • the heat sink substrate (substrate) 1 includes the base portion 2 and the embedded portion 3 surrounded by the base portion 2 and is the base of the light emitting diode A of the present embodiment. Further, in the light emitting diode A according to the present invention, the base material portion 2 is made of a material having a smaller thermal expansion coefficient than the embedded portion 3.
  • the inventors of the present invention have made extensive studies in order to realize a substrate that can achieve both excellent heat dissipation and workability and can obtain a light emitting diode with high yield.
  • the compound semiconductor layer 11 is cracked or the like when the heat sink substrate 1 including the light emitting layer 7 has substantially the same thermal expansion coefficient as that of the compound semiconductor layer 11 and is excellent in workability. It was found that this can be prevented.
  • the heat sink substrate 1 has a three-dimensional structure composed of the base portion 2 and the embedded portion 3 and is made of a material having excellent heat dissipation, so that a large current can be applied to the light emitting diode A, It has been found that the luminous efficiency is further improved.
  • the base material portion 2 and the embedded portion 3 are preferably made of different metal materials. Moreover, it is more preferable that the difference in thermal expansion coefficient between the base material portion 2 provided in the heat sink substrate 1 and the compound semiconductor layer 11 described later in detail is within ⁇ 1.5 ppm / K. Further, the heat sink substrate 1 is more preferably configured to have a thermal conductivity of 200 W / m ⁇ K or more. Higher thermal conductivity is desirable, and it is preferable to increase the thermal conductivity in the range up to 400 W / m ⁇ K using a metal material.
  • the present inventors diligently researched about the structure of the board
  • a metal having a thermal expansion coefficient close to the group III-V compound semiconductor forming the compound semiconductor layer 11 is selected as the material of the base material portion 2, and further, the heat is higher than that of the base material portion 2.
  • a metal having a high conductivity was selected and combined as a material for the embedded portion 3.
  • the difference in thermal expansion coefficient between the base material portion 2 constituting the heat sink substrate 1 and the semiconductor material is preferably in the range of ⁇ 1.5 ppm, and more preferably in the range of ⁇ 1 ppm.
  • the thermal conductivity of the embedded portion 3 is preferably 200 W / m ⁇ K or more, and more preferably 230 W / m ⁇ K or more.
  • the base material part 2 is formed by forming a recess 21 on a metal plate made of the above material by a method such as etching.
  • the shape of the recess 21 in plan view is not particularly limited, and any of quadrangular and hexagonal shapes can be applied. However, in order to ensure uniform heat dissipation, it is preferable that the shape is a target shape in all directions. A circle is most preferred. Also, the cross-sectional shape of the concave portion 21 is not particularly limited, for example, a substantially mortar shape.
  • the number of the recesses 21 may be one for each chip of the light emitting diode A, but a plurality of the recesses 21 may be provided.
  • the depth of the recess is not particularly limited.
  • the recess may be formed as a penetrating part so as to penetrate the base material part in the thickness direction, and the base part may be configured in a substantially cylindrical shape. It is preferable to use the recessed portion 21 that remains thin because the process of forming the embedded portion 3 by plating is simplified.
  • the position of leaving the bottom portion in the thickness direction of the base material portion 2 may be, for example, any of the upper surface 2a side, the lower surface 2b side, or the vicinity of the center, but the bottom portion on the upper surface 2a side to be bonded to the compound semiconductor layer 11 Is preferable from the viewpoint of minimizing stress due to thermal expansion.
  • the burying portion 3 is disposed so as to be surrounded by the base material portion 2, and is formed so as to embed the entire concave portion 21 of the base material portion 2 in the example illustrated in FIGS. 1A and 1B.
  • the buried portion 3 can be made of an alloy material composed of a plurality of elements selected from the above elements, and is configured as a plating layer containing at least one element selected from the above elements. Is possible.
  • the ratio of the thickness of the embedded portion 3 to the thickness of the base material portion 2 is preferably 70% or more.
  • the ratio of the thickness of the embedded portion 3 to the thickness of the base material portion 2 is 100%. It means that.
  • the ratio of the thickness of the embedded portion 3 to the thickness of the base portion 2 is 99% or less, leaving the bottom portion of the base portion. .
  • the metal material forming the base material portion 2 is a hard metal, it is a metal that can be easily divided by cutting, and is therefore disposed on the side surface of the light emitting diode A chip.
  • the base material portion 2 surrounds the embedded portion 3, the thermal expansion characteristics of the entire light emitting diode A are almost determined by the physical properties of the metal material forming the base material portion 2.
  • the heat conduction characteristics it is possible to obtain good characteristics by using the metal material forming the embedded portion 3 provided inside the heat sink substrate 1.
  • the thickness of the heat sink substrate 1 is preferably in the range of 30 to 300 ⁇ m, and more preferably in the range of 50 to 150 ⁇ m. Moreover, in this embodiment, it is preferable to make the thickness of the base material part 2 into the said range similar to the thickness of the heat sink board
  • the embedded part 3 embedded in the base material part 2 can be set as the structure by which the exposed surface is the same surface as the surface of the base material part 2, like the example shown to FIG.
  • the heat sink substrate 1 may be formed as a substantially rectangular shape in a plan view having a length per side of 500 ⁇ m or more, which is preferable when the light emitting diode A is configured by providing the compound semiconductor layer 11 with a similar shape thereon. It is preferable from the viewpoints of obtaining heat dissipation and light emission characteristics and ease of division processing in the manufacturing process.
  • a large heat sink substrate can be used in accordance with the size of the light emitting diode, and even a large light emitting diode having a length of 10 mm per side can be used.
  • the compound semiconductor layer 11 is a compound semiconductor stacked structure including the light emitting layer 7 and having a pn junction structure. As shown in the schematic cross-sectional view illustrated in FIG. 1A, the p-type semiconductor layer 6 and the light emitting layer 7 are used. In addition, the n-type semiconductor layer 8 is sequentially stacked.
  • the compound semiconductor layer 11 described in the present embodiment is a layer formed in advance on the epitaxial growth substrate 30 (see FIGS. 2 to 3B), as will be described in detail in a manufacturing method described later.
  • the light emitting diode A is formed by joining a p-type semiconductor layer 6 provided in a compound semiconductor layer 11 formed in advance on a top surface 2 a of a heat sink substrate 1 (base material portion 2) via a bonding layer 4. is there.
  • the compound semiconductor layer 11 can be composed of a compound semiconductor of either n-type or p-type conductivity, in the present invention, the emission efficiency of the light-emitting layer is particularly excellent, and a substrate bonding technique has been established.
  • the general formula (Al X Ga 1-X ) Y In 1-YP (where X and Y are numerical values satisfying 0 ⁇ X ⁇ 1 and 0 ⁇ Y ⁇ 1 respectively)
  • a -V group compound semiconductor can be preferably used.
  • the present invention is also applied to a compound semiconductor layer including a light emitting layer having a composition formula Al X Ga 1-X As (where X is a numerical value satisfying 0 ⁇ X ⁇ 1) capable of obtaining red and infrared light emission.
  • the element structure of the embodiment can be applied.
  • the compound semiconductor layer 11 has a structure as described below.
  • the p-type semiconductor layer 6 has p-type characteristics doped with a predetermined amount of Mg, Zn, or the like, and is, for example, a p-type contact layer made of GaP.
  • Mg for example, known biscyclopentadienyl magnesium (bis- (C 5 H 5 ) 2 Mg) or the like is used.
  • the GaP is preferably used for the p-type semiconductor layer 6 in order to further improve the luminance.
  • III-V group compound semiconductor crystals such as AlGaAs or AlGaInP are also used. It is possible to adopt without any limitation.
  • the thickness of the p-type semiconductor layer 6 is preferably in the range of 0.5 to 20 ⁇ m, and more preferably in the range of 1 to 10 ⁇ m. When the thickness of the p-type semiconductor layer 6 is within this range, a thin film having good crystallinity is obtained, the light emission efficiency of the light emitting layer 7 described later is improved, and the light emission characteristics of the light emitting diode A are improved.
  • Emitting layer 7 is provided on the p-type semiconductor layer 6, in this order from the p-type semiconductor layer 6 side, for example, a p-type characteristics doped with Mg, or Zn, etc., (Al 0.7 A p-type cladding layer 7c made of a thin film of Ga 0.3 ) 0.5 In 0.5 P and (Al 0.5 Ga 0.5 ) 0.5 In 0.5 P, and undoped (Al 0.2 A well layer made of Ga 0.8 ) 0.5 In 0.5 P and a barrier layer made of (Al 0.7 Ga 0.3 ) 0.5 In 0.5 P are alternately stacked in 10 pairs.
  • a p-type characteristics doped with Mg, or Zn, etc. Al 0.7 A p-type cladding layer 7c made of a thin film of Ga 0.3 ) 0.5 In 0.5 P and (Al 0.5 Ga 0.5 ) 0.5 In 0.5 P, and undoped (Al 0.2 A well layer made of Ga 0.8 ) 0.5
  • a multi-quantum well layer 7b, Si, or the like and the n-type cladding layer 7a formed of a doped n-type characteristics (Al 0.7 Ga 0.3) 0.5 In 0.5 P and Te, are stacked consisting It has been configured.
  • a known light-emitting layer 7 (multi-well layer 7b) having a structure such as a multi-well layer is formed, and (Al X Ga 1-X ) Y In 1-YP (where X and Y are each 0
  • the configuration of the barrier layer and the well layer having a composition of ⁇ X ⁇ 1, and 0 ⁇ Y ⁇ 1 can be appropriately determined so as to obtain a desired emission wavelength. .
  • composition, thickness, carrier concentration, and the like of the barrier layer forming the p-type cladding layer 7c, the n-type cladding layer 7a, and the multiple well layer 7b may be appropriately adjusted so that the light emission efficiency is increased.
  • the light emitting layer 7 included in the light emitting diode A of the present embodiment has a so-called pn junction type double heterojunction structure including the p-type cladding layer 7c, the multiple well layer 7b, and the n-type cladding layer 7a.
  • the light-emitting layer 7 can employ a known structure such as a double hetero (DH) structure or a multiple quantum well structure in order to confine carriers responsible for radiative recombination.
  • DH double hetero
  • the multi-well layer 7b described above can be composed of a compound semiconductor of either n-type or p-type conductivity.
  • the light emitting layer 7 of the present embodiment is configured to include the multiple well layer 7b having the multiple well structure of the above structure, but the light emitting structure is not limited to this.
  • a single quantum well (SQW) structure can be adopted, but a multiple quantum well structure is more preferable in order to obtain excellent light emission.
  • the material of the light emitting layer 7 is not limited to the above-described example, but other conventionally known materials such as GaInN-based or AlGaAs-based materials can be used. In consideration of the material, it is preferable to select a material that can be directly grown on the laminated substrate.
  • the light emitting layer 7 made of the above-described material can be formed on the surface of a single crystal substrate such as a lattice-matched III-V compound semiconductor such as GaAs.
  • a functional layer that is a conventionally known technique such as a contact layer, a current diffusion layer, a current blocking layer, and a reflective layer can be provided.
  • the thickness of the barrier layer is in the range of 10 to 100 nm, and the thickness of the well layer is 10 to 100 nm. It is preferable to set it as the range.
  • the film thickness of the entire multiple well layer 7b is preferably in the range of 100 to 2000 nm.
  • the film thickness of the p-type cladding layer 7c is preferably in the range of 200 to 2000 nm, and the film thickness of the n-type cladding layer 7a is preferably in the range of 200 to 2000 nm.
  • the total thickness of the light emitting layer 7 is preferably in the range of 500 to 1500 nm.
  • the n-type semiconductor layer 8 is provided on the light-emitting layer 7 and has an n-type characteristic in which Si, Te, or Sn is doped in a predetermined amount, for example, Si-doped (Al 0.5 Ga 0 .5 ) An n-type contact layer made of 0.5 In 0.5 P.
  • Si Si-doped
  • a raw material for doping Si for example, disilane (Si 2 H 6 ) or the like is used.
  • the thickness of the n-type semiconductor layer 8 is preferably in the range of 100 to 8000 nm, and more preferably in the range of 500 to 3000 nm. When the thickness of the n-type semiconductor layer 8 is within this range, a thin film having good crystallinity is obtained, the light emission efficiency of the light emitting layer 7 is improved, and the light emission characteristics of the light emitting diode A are improved.
  • the compound semiconductor layer 11 including at least the light emitting layer 7 is laminated on the upper surface 2a of the heat sink substrate 1, and the heat sink substrate 1 is formed of the base member 2 and the substrate.
  • the base material portion 2 is made of a material having a smaller thermal expansion coefficient than that of the embedded portion 3, thereby achieving both workability and heat dissipation of the heat sink substrate 1. can do. Thereby, it is possible to prevent the compound semiconductor layer 11 from being damaged such as cracks in the manufacturing process, to improve the yield, and to provide the light emitting diode A that can be applied with a high current and has high light emission efficiency.
  • the light emitting diode A according to the present embodiment has a high-density power of 0.5 W / mm 2 or more between the electrodes between the heat sink substrate 1 serving as the positive electrode and the n-type electrode layer 9 serving as the negative electrode. Even when it is applied, the heat sinking action can be effectively obtained by the heat sink substrate 1. Therefore, the effect that the light emission luminance of the light emitting diode A is remarkably improved is obtained.
  • a compound semiconductor layer 11 including at least the light emitting layer 7 is formed on a stacking substrate (see reference numeral 30 in FIG. 2 and the like), and the compound semiconductor layer 11 is provided with p
  • a p-type ohmic electrode (second electrode) 5 is formed on the p-type semiconductor layer (second semiconductor layer) 6
  • the bonding layer 4 is laminated so as to cover the p-type ohmic electrode 5, and the laminated body 40. Forming a recess (see reference numeral 21 in FIG.
  • the laminate 40 and the heat sink are joined by joining the bonding layer 4 of the laminate 40 and the upper surface 2a side (one surface side) of the heat sink substrate 1. Bonding with substrate 1
  • the stacking substrate 30 is peeled off from the compound semiconductor layer 11 to expose the light extraction surface 11a of the n-type semiconductor layer (first semiconductor layer) 8 included in the compound semiconductor layer 11, and then the light.
  • the compound semiconductor layer 11 and the bonding layer 4 are divided into a plurality of parts, between the plurality of compound semiconductor layers 11 A step of cutting the position of the base material portion 2 in the heat sink substrate 1 along the dividing grooves 11b to be divided into element units, and the base material portion 2 is more than the embedded portion 3
  • This method is made of a material having a small coefficient of thermal expansion.
  • the n-type semiconductor layer 8, the light-emitting layer 7, and the p-type semiconductor layer 6 are sequentially stacked on the stacking substrate 30. And forming a p-type ohmic electrode 5 on the p-type semiconductor layer 6 of the compound semiconductor layer 11, and then laminating the bonding layer 4 so as to cover the p-type ohmic electrode 5.
  • the heat sink substrate 1 is formed by forming a laminated body forming step of forming the body 40, and forming the recessed portion 21 in at least a part of the base material portion 2 by an etching method and then forming the embedded portion 3 in the recessed portion 21 by a plating method.
  • the electrode forming step for forming the layer 9 and the compound semiconductor layer 11 and the bonding layer 4 are divided into a plurality of parts, along the dividing grooves 11b formed between each of the plurality of compound semiconductor layers 11, the heat sink substrate 1
  • a dividing step of cutting the position of the base material portion 2, and the base material portion 2 is a method made of a material having a smaller thermal expansion coefficient than the embedded portion 3.
  • a roughening step for roughening the light extraction surface 11a of the n-type semiconductor layer 8 is provided between the electrode forming step and the dividing step.
  • each process is demonstrated, referring drawings for an example of the manufacturing method of the light emitting diode of this embodiment.
  • n-type semiconductor layer 8 a light emitting layer 7, and a p-type semiconductor layer 6 are sequentially stacked on a stacking substrate 30 capable of epitaxially growing a semiconductor crystal.
  • Layer 11 is formed.
  • a laminated substrate 30 made of GaAs single crystal having n-type characteristics doped with Si and having a plane inclined by 15 ° from the (100) plane is prepared. Then, as shown in FIG. 2, the compound semiconductor layer 11 is formed by stacking the n-type semiconductor layer 8, the light emitting layer 7, and the p-type semiconductor layer 6 in this order on the stacking substrate 30.
  • a material of the stacking substrate 30 for growing a semiconductor crystal for example, sapphire ( ⁇ -Al 2 O 3 single crystal), silicon carbide (SiC), gallium phosphide (A substrate material capable of epitaxially growing a group III-V semiconductor crystal such as GaP) and GaN on the surface can be appropriately selected.
  • the size of the laminated substrate 30 is usually about 2 inches or 3 inches in diameter, and a plurality of compound semiconductor layers are formed thereon, but the invention is not limited to this. Larger substrates such as 4-6 inch circular or rectangular substrates can also be used.
  • a buffer layer (not shown) made of n-type GaAs doped with Si is formed on the lamination substrate 30, and a Si-doped (Al 0) is formed thereon. .5 Ga 0.5 ) 0.5 In 0.5 P n-type semiconductor layer 8, having Si-doped n-type characteristics (Al 0.7 Ga 0.3 ) 0.5 In 0.5 P N-type cladding layer 7a, a well layer made of undoped (Al 0.2 Ga 0.8 ) 0.5 In 0.5 P, and (Al 0.7 Ga 0.3 ) 0.5 In 0.5 A multi-well layer 7b in which 10 pairs of barrier layers made of P are alternately stacked, and has Mg-doped p-type characteristics, and is made of (Al 0.7 Ga 0.3 ) 0.5 In 0.5 P It becomes the second cladding layer and (Al 0.5 Ga 0.5) of 0.5 an in 0.5 P A description will be given of an example in
  • the growth method of the n-type semiconductor layer 8, the light emitting layer 7 and the p-type semiconductor layer 6 constituting the compound semiconductor layer 11 is not particularly limited, and sputtering, MOCVD (metal organic chemical vapor deposition), HVPE (hydride vapor phase). All methods known to grow GaN-based semiconductors such as growth method), MBE (molecular beam epitaxy method), or LPE (liquid phase epitaxy method) can be applied.
  • a preferable growth method includes MOCVD from the viewpoint of film thickness controllability and mass productivity.
  • each of the buffer layer, the n-type semiconductor layer 8, the light emitting layer 7, and the p-type semiconductor layer 6 having the above composition trimethylaluminum ((CH 3 ) 3 Al), trimethylgallium ((CH 3) 3 Ga) and the trimethyl indium ((CH 3) 3 in) vacuum MOCVD method the group III constituent element was used as a raw material, such as (MOCVD method), each layer is formed on the stacked substrate 30 can do.
  • biscyclopentadienylmagnesium bis- (C 5 H 5 ) 2 Mg
  • bis- (C 5 H 5 ) 2 Mg biscyclopentadienylmagnesium
  • disilane Si 2 H 6
  • phosphine PH 3
  • arsine AsH 3
  • the p-type semiconductor layer 6 made of GaP can be set to a temperature of about 700 to 780 ° C., preferably about 750 ° C.
  • the growth temperature of the other layers, that is, the layers including the n-type semiconductor layer 8 and the light emitting layer 7 and the buffer layer can also be about 700 to 780 ° C., preferably about 730 ° C.
  • the buffer layer made of GaAs has a carrier concentration of about 0.1 ⁇ 10 18 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 , which is the same as that of a single crystal substrate, and a film thickness of about 0.1 to 1 ⁇ m. can do.
  • the n-type semiconductor layer 8 made of (Al 0.5 Ga 0.5 ) 0.5 In 0.5 P has a carrier concentration of about 0.1 ⁇ 10 18 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3.
  • the film thickness can be about 1 to 8 ⁇ m.
  • the n-type cladding layer 7a constituting the light emitting layer 7 can have a carrier concentration of about 1 ⁇ 10 17 cm ⁇ 3 to 30 ⁇ 10 17 cm ⁇ 3 and a film thickness of about 0.1 to 2 ⁇ m.
  • the multiple well layer 7b is undoped and can have a thickness of about 0.2 to 2 ⁇ m.
  • the p-type cladding layer 7c can have a carrier concentration of about 1 ⁇ 10 17 cm ⁇ 3 to 20 ⁇ 10 17 cm ⁇ 3 and a film thickness of about 0.1 to 3 ⁇ m.
  • the p-type semiconductor layer 6 can have a carrier concentration of about 0.5 ⁇ 10 18 cm ⁇ 3 to 5 ⁇ 10 18 cm ⁇ 3 and a film thickness of about 0.5 to 20 ⁇ m. If the thickness of the p-type semiconductor layer 6 is small, current diffusion becomes insufficient and current is not uniformly supplied to the light emitting layer 7, which may cause a decrease in light emission efficiency. Further, if the film thickness is unnecessarily thick, the cost increases, and layer growth may be technically difficult. Furthermore, when the carrier concentration of the p-type semiconductor layer 6 is low, current diffusion becomes insufficient, and when it is too high, the crystal quality may be deteriorated.
  • Laminate formation process In the stacked body forming step, as shown in FIGS. 3A and 3B, after forming the p-type ohmic electrode 5 on each p-type semiconductor layer 6 of the compound semiconductor layer 11, the p-type ohmic electrode 5 is covered. A laminated body 40 is formed by laminating the bonding layer 4 on the substrate.
  • a p-type ohmic layer is formed by sequentially laminating and patterning a laminated film made of an AuBe alloy film and an Au film on the p-type semiconductor layer 6 by photolithography.
  • the electrode 5 is formed.
  • a plurality of p-type ohmic electrodes 5 are formed, for example, in a circular shape at a predetermined interval on the p-type semiconductor layer 6.
  • mirror processing is performed on the p-type semiconductor layer 6 in advance because good contact can be obtained between the p-type semiconductor layer 6, the p-type ohmic electrode 5, and the bonding layer 4.
  • the bonding layer 4 is further formed on each of the compound semiconductor layers 11. Specifically, first, a translucent thin film layer 4 a made of ITO or the like is formed so as to cover the p-type ohmic electrode 5 formed on the p-type semiconductor layer 6 of the compound semiconductor layer 11. Then, a bonding layer 4 is formed by sequentially laminating a reflective layer 4b made of Ag or the like, a barrier layer 4c made of Mo or the like, an Au layer 4d, and a metal bonding layer 4e made of AuSn material or the like. As a method for forming each layer constituting the bonding layer 4, a conventionally known method can be employed without any limitation.
  • the laminated body 40 is formed by laminating the p-type ohmic electrode 5 and the bonding layer 4 on each of the compound semiconductor layers 11 formed on the lamination substrate 30 by the above procedure.
  • the recess 21 is formed in at least a part of the base material portion 2 by an etching method, and then the embedded portion 3 is formed in the recess 21 to thereby form the heat sink substrate 1. Form.
  • the metal Mo lump is subjected to a rolling process, and the obtained rolled plate is punched out with a press to obtain the flat substrate portion 2.
  • a conventionally known method can be used without any limitation as a method for rolling metal Mo.
  • the concave portion 21 is formed on the lower surface 2 b of the base material portion 2.
  • the recess 21 is formed in a circular cross section.
  • a processing method of the base material portion 2 for example, a well-known technique such as an etching method or a mechanical processing method or a high-power laser drilling method can be applied, which is suitable for mass production. Etching is preferable from the viewpoint of low cost.
  • the embedded portion 3 is formed by embedding a Cu material in the concave portion 21 formed on the lower surface 2 b side of the base material portion 2.
  • a Cu material is embedded in the recess 21 using a plating method, a printing method, or the like, and the embedded portion 3 is formed.
  • a method for forming the embedded portion 3 at this time is not particularly limited, but a plating method is preferable from the viewpoint of mass productivity.
  • the electrolytic plating method is used because the processing speed is high and the productivity is improved. More preferred.
  • the plating may be formed as it is to the lower surface 2b.
  • the surface is mirror-finished from the viewpoint that good bonding properties can be obtained in the bonding step described later. Further, by adding a eutectic metal for die bonding in addition to the Cu material, the process can be simplified.
  • the substrate forming process of the present embodiment an example is described in which Mo material is used for the base material portion 2 and Cu material is used for the embedded portion 3, but this is not limitative.
  • W having a thermal expansion coefficient characteristic approximate to that of the Mo material or an alloy material of Mo and W can be adopted as the base material portion 2.
  • the embedded portion 3 can be formed from a material containing at least one element selected from Au, Ag, Cu, or Al, and is appropriately selected and adopted. be able to.
  • the present invention is not limited to this.
  • the joining step after the laminated body 40 and the upper surface 2a of the base material portion 2 are joined, the recessed portion 21 is formed on the lower surface 2b to provide the embedded portion 3.
  • a removing process and an electrode forming process are performed.
  • the recess 21 is formed on the lower surface 2b of the base member 2 by using an etching method. And it can be set as the method of forming the heat sink board
  • the position of the embedded portion 3 and the position of the compound semiconductor 11 are determined in any case before or after the bonding step as described above. Needs to be formed while adjusting the position.
  • the compound semiconductor layer 11 and the heat sink substrate 1 are joined by joining the joining layer 4 of the laminate 40 and the upper surface 2 a that is one side of the heat sink substrate 1. .
  • the metal bonding layer 4e forming the bonding layer 4 of the stacked body 20 and the upper surface 2a of the heat sink substrate 1 are bonded by, for example, AuSn eutectic bonding.
  • the substrate (laminated body 40 and heat sink substrate 1) is introduced into the substrate bonding apparatus, and evacuated until the apparatus internal pressure becomes 3 ⁇ 10 ⁇ 5 Pa or less. To do. And it can be set as the method of performing eutectic bonding by heating substrate temperature to about 400 degreeC and applying a load of about 100 g / cm ⁇ 2 >. Accordingly, the bonding layer 4 and the heat sink substrate 1 are in ohmic contact, and the stacked body 40 (compound semiconductor layer 11) and the heat sink substrate 1 are integrally formed.
  • the compound semiconductor layer 11 and the heat sink substrate 1 are bonded by eutectic bonding of the bonding layer 4 and the heat sink substrate 1 by the above method. It is not limited to this.
  • a known method using a thermocompression bonding method or an adhesive can be employed without any limitation.
  • a known technique such as a mechanical polishing method, an etching method using an ammonia-based etchant, or a laser lift-off method can be used without any limitation. From this point of view, it is preferable to use an etching method.
  • the buffer layer of the n-type semiconductor layer 8 is separated from the buffer layer.
  • the interface that is, the light extraction surface 11a is exposed.
  • Electrode formation process In the electrode forming step, as shown in FIG. 7, an AuGe / Ni alloy film having a thickness of 0.1 to 1 ⁇ m and a thickness of 1 to 3 ⁇ m are formed on the light extraction surface 11a of the n-type semiconductor layer 8. After the Au film is deposited by vacuum evaporation, the n-type electrode layer 9 is formed by patterning using a general photolithography method. In addition, the n-type electrode layer 9 is not limited to the above layer structure, and may be formed using other materials, and may be formed using, for example, a sputtering method or a vapor deposition method.
  • the light extraction surface 11a of the n-type semiconductor layer 8 is roughened.
  • a method for roughening the light extraction surface 11a a method conventionally employed in this field can be used without any limitation.
  • the dicing saw 11b is exposed along the dividing groove 11b where the surface of the heat sink substrate 1 is exposed.
  • the position of the base material portion 2 of the heat sink substrate 1 is cut by, for example, and divided into chips in element units to form a light emitting diode A. Then, after the division, this chip (element) is washed to remove the deposits generated during cutting.
  • the Cu plating layer formed on the lower surface 2b of the base material portion 2 and the surface of the embedded portion 3 is removed.
  • the position of the base material portion 2 of the heat sink substrate 1 is aligned along the dividing groove 11 b formed between each of the plurality of compound semiconductor layers 11 using, for example, a dicing saw. Disconnect.
  • a substantially square shape (approximately square in the example shown in FIG. 1B) having a side length of 500 ⁇ m or more as shown in FIG. 10 (see also FIGS. 1A and 1B) is obtained.
  • a plurality of light emitting diodes A can be obtained.
  • the base material portion 2 is made of a material having a smaller thermal expansion coefficient than the embedded portion 3.
  • the position at which the heat sink substrate 1 is cut becomes the position of the base material portion 2 that is excellent in workability. Therefore, the cutting process can be easily performed without applying stress to the compound semiconductor layer 11. Can be performed. As a result, since the compound semiconductor layer 11 is not damaged, the light emitting diode A having high light emission efficiency can be manufactured with high yield.
  • the method for manufacturing the light-emitting diode A includes the stacked body 40 in which the compound semiconductor layer 11 and the bonding layer 4 are stacked on the stacking substrate 30, the base material portion 2, and the base material.
  • the compound semiconductor layer 11 is Possible to prevent the damage such as click occurs, with improved yield, it is possible to manufacture a light emitting diode A having excellent heat radiation property of the heat sink substrate 1. As a result, it is possible to manufacture the light-emitting diode A that is capable of applying a high current and has excellent light emission efficiency with high production efficiency.
  • a lamp can be constituted by means well known to those skilled in the art. As such a lamp, it can be used for any purpose such as a bullet type for general use, a side view type for portable equipment, and a top view type used for a display.
  • the upper and lower electrode type light emitting diodes A when the upper and lower electrode type light emitting diodes A are mounted in the top view type, one of the n electrode terminal 84 or the p electrode terminal 83 provided on the surface of the mounting substrate 85.
  • the heat sink substrate 1 side of the light-emitting diode A is bonded to the p-electrode terminal 83, and the n-type electrode layer 9 of the light-emitting diode A is bonded to the n-electrode terminal 84 with a wire 86.
  • a top view type light emitting diode lamp (lamp) 80 as shown in FIG. 11 can be manufactured.
  • the light-emitting diode lamp 80 shown in FIG. 11 has an n-type electrode layer in which the voltage applied between the n-electrode terminal 83 and the p-electrode terminal 84 is on the negative electrode side. 9 and the heat sink substrate 1 on the positive electrode side, the light is applied to the compound semiconductor layer 11 and the light emitting layer 7 emits light. The light emitted from the light emitting layer 7 is extracted toward the front direction F of the light emitting diode lamp 80.
  • the light-emitting diode lamp 80 uses the light-emitting diode A according to the present invention, the light-emitting diode lamp 80 has extremely high luminance and excellent light emission characteristics. In particular, even when power is applied at a high density of 0.5 W / mm 2 or more between the electrodes, the heat generated by light emission is effectively dissipated, resulting in excellent luminous efficiency, high output, and high brightness. The light emitting diode lamp 80 is obtained.
  • the material of the mounting substrate 85 so that the thermal resistance becomes 9 ° C./W or less, for example.
  • the mounting substrate 85 Since a heat dissipation effect can be obtained, it becomes possible to further improve the light emission efficiency of the light-emitting diode A incorporated therein.
  • the shape of the mounting substrate is formed in a plate shape in the example shown in FIG. 11, but is not limited to this, and other shapes can be adopted.
  • FIGS. 1A and 1B are schematic views of a light-emitting diode manufactured in this example, FIG. 1A is a cross-sectional view, and FIG. 1B is a plan view.
  • FIG. 11 is a schematic cross-sectional view of a light-emitting diode lamp manufactured using the light-emitting diode shown in FIGS. 1A and 1B.
  • a heat sink substrate 1 composed of a laminated body made of a compound semiconductor layer provided on a laminated substrate made of GaAs, and a base part made of Mo material and an embedded part 3 made of a Cu plating layer is provided. By bonding, a light emitting element having an upper and lower electrode structure was manufactured.
  • the light emitting layer 7 is made of an AlGaInP-based compound semiconductor, and a light emitting diode A that emits red light is manufactured. Further, a top view type light emitting diode lamp 80 is manufactured using the light emitting diode A.
  • a laminated substrate 30 made of GaAs single crystal having n-type characteristics doped with Si and having a surface inclined by 15 ° from the (100) plane was prepared.
  • a buffer layer made of n-type GaAs doped with Si is first formed on the stacking substrate 30, and a Si-doped (Al 0.5 Ga 0.5 ) 0.5 In 0 is formed thereon.
  • a laminated multi-well layer 7b and a p-type cladding layer 7c having Mg-doped p-type characteristics and made of (Al 0.7 Ga 0.3 ) 0.5 In 0.5 P are laminated.
  • a p-type semiconductor layer made of GaP doped with Mg and having p-type characteristics 6 were sequentially laminated.
  • the buffer layer, the n-type semiconductor layer 8, the light emitting layer 7, and the p-type semiconductor layer 6 having the above composition are formed, trimethylaluminum ((CH 3 ) 3 Al), trimethylgallium ((CH 3) 3 Ga) and the trimethyl indium ((CH 3) 3 in) vacuum MOCVD method the group III constituent element was used as a raw material, such as (MOCVD method), each layer is formed on the stacked substrate 30 did.
  • Biscyclopentadienyl magnesium (bis- (C 5 H 5 ) 2 Mg) is used as a raw material for Mg doped in the p-type cladding layer 7c and the p-type semiconductor layer 6, and the n-type semiconductor layer 8 and the n-type cladding are used.
  • Disilane (Si 2 H 6 ) was used as a raw material for Si doped into the layer 7a.
  • phosphine (PH 3 ) or arsine (AsH 3 ) was used as a raw material for the group V constituent element.
  • the p-type semiconductor layer 6 made of GaP was grown at 750 ° C., and the layers including the barrier layer in addition to the n-type semiconductor layer 8 and the light emitting layer 7 were grown at 730 ° C.
  • the buffer layer made of GaAs was formed with a carrier concentration of about 5 ⁇ 10 18 cm ⁇ 3 and a film thickness of about 0.2 ⁇ m.
  • the n-type semiconductor layer 8 was formed with a carrier concentration of about 2 ⁇ 10 18 cm ⁇ 3 and a film thickness of about 1.5 ⁇ m.
  • the n-type cladding layer 7a constituting the light emitting layer 7 has a carrier concentration of about 8 ⁇ 10 17 cm ⁇ 3 and a film thickness of about 1 ⁇ m.
  • the multi-well layer 7b is composed of undoped (Al 0.2 Ga 0.8 ) 0.5 In 0.5 P and (Al 0.7 Ga 0.3 ) 0.5 In 0.5 P.
  • the p-type cladding layer 7c is made of Mg-doped p-type (Al 0.7 Ga 0.3 ) 0.5 In 0.5 P, has a carrier concentration of 2 ⁇ 10 17 cm ⁇ 3 , and has a layer thickness of It was 1 ⁇ m.
  • the p-type semiconductor layer 6 is a p-type GaP layer doped with Mg, and has a carrier concentration of 3 ⁇ 10 18 cm ⁇ 3 and a layer thickness of 3 ⁇ m.
  • the compound semiconductor layer 11 was formed by laminating the n-type semiconductor layer 8, the light emitting layer 7, and the p-type semiconductor layer 6 in this order on the laminating substrate 30 by the above process steps.
  • the p-type semiconductor layer 6 of the compound semiconductor layer 11 formed in the above process is mirror-finished by polishing a region extending from the surface to a depth of 1 ⁇ m, thereby reducing the surface roughness of the p-type semiconductor layer 6 to 0. About 18 nm.
  • a p-type ohmic electrode 5 was formed by sequentially laminating and patterning a laminated film made of an AuBe alloy film and an Au film on the mirror-polished p-type semiconductor layer 6 by a photolithography technique.
  • the thicknesses of the AuBe alloy film / Au film were set to 0.4 ⁇ m / 0.2 ⁇ m, respectively, and a plurality of p-type ohmic electrodes 5 having a diameter of 20 ⁇ m were formed at regular intervals of 80 ⁇ m.
  • the junction layer 4 was formed on the p-type semiconductor layer 6 so as to cover the p-type ohmic electrode 5 formed on the p-type semiconductor layer 6 of the compound semiconductor layer 11.
  • a transparent conductive thin film layer 4a made of ITO is formed so as to completely cover the plurality of p-type ohmic electrodes 5, and then subjected to heat treatment at a temperature of 450 ° C. Formed.
  • an embedded portion 3 made of a Cu plating layer is embedded in the concave portion 21 formed in the base material portion 2 by an electrolytic plating method. Further, the entire surface of the bottom surface 2b of the base material portion 2 and the embedded portion 3 has a thickness of 1 ⁇ m.
  • the heat sink substrate 1 was obtained by plating. This heat sink substrate 1 had a thermal expansion coefficient of 5.5 ppm / K and a thermal conductivity of 220 W / m ⁇ K. Then, 0.1 ⁇ m of Pt was formed on the upper surface 2a side by a sputtering method to stabilize the surface.
  • the lamination substrate 30 was removed from the compound semiconductor layer 11 to expose the light emitting surface 11a.
  • the stacking substrate 30, the buffer layer (not shown), and the base layer were selectively removed using an ammonia-based etchant or the like.
  • n-type electrode layer 9 was formed on the n-type semiconductor layer 8.
  • 0.15 ⁇ m AuGe (Ge mass ratio 12%), 0.05 ⁇ m Ni, and 1 ⁇ m Au were sequentially stacked on the n-type semiconductor layer 8 by vacuum deposition.
  • alloying was performed by performing a heat treatment for 3 minutes at a temperature of 420 ° C. to form an n-type electrode layer 9 having a low contact resistance.
  • the heat sink substrate 1 was also alloyed.
  • Chip division (division process) the wafer produced by each of the above steps was cut by dicing and divided into chips in element units so as to be a substantially square (rectangular shape) in plan view.
  • a base material portion 2 made of a Mo material in the exposed heat sink substrate 1 using a dicing saw equipped with a diamond blade. was cut at a pitch of 0.5 mm.
  • the cut surface was wash
  • FIG. Through the above procedures, a chip-shaped light emitting diode A having a shape of a plan view and a substantially square shape with a side of 500 ⁇ m was manufactured.
  • a top view type light emitting diode lamp 80 as shown in FIG. 11 was produced.
  • the heat sink substrate 1 side of the light-emitting diode A is bonded to a p-electrode terminal 83 provided on the surface of the mounting substrate 85 having a thermal resistance of 9 ° C./W, and the n-type electrode layer 9 of the light-emitting diode A is bonded.
  • the n-electrode terminal 84 with a wire 86 was manufactured by molding the periphery of the light emitting diode A with a mold resin 81 made of a transparent resin.
  • Comparative Example 1 a light-emitting diode was fabricated in the same manner as in the above-described example except that the entire substrate was made of a Cu material and a heat sink substrate having a thickness of 80 ⁇ m was used, and this light-emitting diode was further used.
  • a top view type light emitting diode lamp was manufactured in the same manner as in the above example.
  • the heat sink substrate made of the Cu material used in this comparative example had a thermal conductivity of 398 W / m ⁇ K and a thermal expansion coefficient of 16.8 ppm / K.
  • the lamp on which the light emitting diode of this comparative example, which was able to be manufactured without causing damage in the dividing process is mounted on each of the n-type electrode layer and the heat sink substrate via the n-electrode terminal and the p-electrode terminal.
  • red light having a dominant wavelength of 620 nm was emitted.
  • the luminous efficiency when a forward current of 150 mA was passed between each electrode at a forward voltage of 2.2 V was about 72 lm / W, and there was no problem in terms of luminous efficiency, but as described above, In the comparative example, most of the chips after the division failed and were not practical from the viewpoint of industrial productivity.
  • Comparative Example 2 In Comparative Example 2, a light emitting diode was manufactured in the same manner as in the above example except that the entire substrate was made of Mo material and a heat sink substrate having a thickness of 80 ⁇ m was used. A top view type light emitting diode lamp was manufactured in the same manner as in the above example.
  • the heat sink substrate made of the Mo material used in this comparative example had a thermal conductivity of 138 W / m ⁇ K.
  • the dominant wavelength was Red light having a wavelength of 620 nm was emitted.
  • the luminous efficiency when a forward current of 150 mA was passed between each electrode at a forward voltage of 2.2 V was about 62 lm / W, and it became clear that the luminous efficiency was inferior to the above examples. This is presumably because the entire heat sink substrate is made of Mo material, so that the workability at the time of division is excellent, but since the heat dissipation is not sufficient, the luminous efficiency is low.
  • the light emitting diode according to the present invention and the lamp using the light emitting diode have excellent luminous efficiency and high luminance, and the method for manufacturing the light emitting diode according to the present invention is excellent in yield. It is.
  • the light-emitting diode of the present invention provides an unprecedented high-intensity and high-efficiency light-emitting diode with excellent heat dissipation characteristics, it can be suitably used for various display lamps, lighting fixtures, and the like.
  • SYMBOLS 1 Heat sink substrate (board

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Abstract

　本発明は、ヒートシンク基板（基板）上に少なくとも発光層を含む化合物半導体層が積層され、前記化合物半導体層の上面側が発光面とされたチップ構造を有する発光ダイオードであり、前記ヒートシンク基板は、基材部と、前記基材部に囲まれた埋設部とからなり、前記基材部が、前記埋設部よりも熱膨張係数が小さな材料からなる前記発光ダイオード等に関する。　本発明によれば、基板の放熱性及び加工性に優れるとともに、製造工程において半導体層にクラック等の損傷が生じるのを防止でき、高電流の印加が可能で高い発光効率を有し、歩留まりに優れる発光ダイオード及びその製造方法、並びにランプを提供することができる。

Description

発光ダイオード及びその製造方法、並びにランプ
　本発明は、発光ダイオード及びその製造方法、並びにランプに関するものである。
　本願は、２００９年３月２６日に、日本に出願された特願２００９－０７５７７３号に基づき優先権を主張し、その内容をここに援用する。
　従来から、赤色、橙色、黄色あるいは黄緑色の可視光を発する発光ダイオード（ＬＥＤ）として、例えば、燐化アルミニウム・ガリウム・インジウム（組成式（ＡｌＸＧａ１－Ｘ）ＹＩｎ１‐ＹＰ；０≦Ｘ≦１，０＜Ｙ≦１）からなる発光層を備えた化合物半導体ＬＥＤが知られている。このようなＬＥＤにおいて、例えば（ＡｌＸＧａ１－Ｘ）ＹＩｎ１－ＹＰ（０≦Ｘ≦１，０＜Ｙ≦１）の組成を有する発光層を備えた化合物半導体層は、一般に発光層から出射される光に対して光学的に不透明であり、また機械的にもそれ程強度のない砒化ガリウム（ＧａＡｓ）等の材料からなる基板上に形成されている。
　このため、最近では、より高輝度の可視ＬＥＤを得ること、及び素子の機械的強度の向上を目的として、発光光に対して不透明な基板材料を除去した後、発光光を透過又は反射し、なお且つ機械強度的に優れる材料からなる支持体（基板）を、化合物半導体層に改めて接合させ、接合型ＬＥＤを構成する技術が開示されている（例えば、特許文献１～７を参照）。ここで、引用文献４においては、基板としてＳｉ、及びＧａＰからなる基板を用いることが開示されており、また、引用文献６においては、金属材料からなる基板を用いることが開示されている。
　近年、上述のような発光ダイオードのパッケージの技術分野においては、放熱性を重視した、高電流に耐えられるパッケージが普及している。
日本国特許第３２３０６３８号公報 特開平６－３０２８５７号公報 特開２００２－２４６６４０号公報 特開２００１－３３９１００号公報 特開２００１－５７４４１号公報 特開２００７－８１０１０号公報 特開２００６－３２９５２号公報
　上記各特許文献に記載のような発光ダイオードにおいては、基板の接合技術の開発によって基板の設計自由度が増したことにより、高電流の印加が可能な、放熱性の高い金属基板、セラミック基板、又は複合基板等が提案されている。しかしながら、上述したような放熱性の高い基板は、発光層を含む半導体層との間の熱膨張係数の差が大きいため、基板の接合時や熱処理工程において半導体層の割れが発生し、収率が低下するという問題がある。
　また、上述のような発光ダイオードにおいては、基板が銅、アルミニウム、金、又は銀等の放熱性の高い金属材料等からなる構成の場合、これらの材料は柔らかく、粘りを有する材料であることから、ウェーハをチップ単位に切断する工程においてバリが発生したり、切断に用いるブレードの寿命が短くなったりする等、収率良く正確に切断するのが困難である等の問題がある。
　本発明は上記問題に鑑みてなされたものであり、基板の放熱性及び加工性に優れるとともに、製造工程において半導体層にクラック等の損傷が生じるのを防止でき、高電流の印加が可能で高い発光効率を有し、歩留まりに優れる発光ダイオードを提供することを目的とする。
　また、本発明は、上述のように高い発光効率を備える発光ダイオードを、歩留まり高く且つ低コストで得られる発光ダイオードの製造方法を提供することを目的とする。
　また、本発明は、上記本発明の発光ダイオードが用いられてなるランプを提供することを目的とする。
　本発明者等が上記問題を解決するために鋭意検討したところ、発光層を含む化合物半導体層と熱膨張係数がほぼ等しく、加工性に優れた基板を化合物半導体層に接合することで、化合物半導体層に割れ等が生じるのが防止できることを見出した。また、基板を基材部と埋設部とからなる３次元構造とし、放熱性に優れた材料から構成することにより、発光ダイオードにより大きな電流を印加することが可能になるとともに、発光効率がより向上することを見出し、本発明を完成させた。
　即ち、本発明は以下に関する。
　［１］　基板上に少なくとも発光層を含む化合物半導体層が積層され、前記化合物半導体層の上面側が発光面とされたチップ構造を有する発光ダイオードであって、前記基板は、基材部と、前記基材部に囲まれた埋設部とからなり、前記基材部が、前記埋設部よりも熱膨張係数が小さな材料からなることを特徴とする発光ダイオード。
　［２］　前記基板は、前記基材部と前記埋設部とが、それぞれ異なる金属材料からなることを特徴とする上記［１］に記載の発光ダイオード。
　［３］　前記基材部と前記化合物半導体層との間の熱膨張係数の差が、±１．５ｐｐｍ／Ｋ以内であることを特徴とする上記［１］又は［２］に記載の発光ダイオード。
　［４］　前記基板は、熱伝導率が２００Ｗ／ｍ・Ｋ以上であることを特徴とする上記［１］～［３］の何れか１項に記載の発光ダイオード。
　［５］　前記基材部は、モリブデン又はタングステン、あるいはこれらの合金材料からなることを特徴とする上記［１］～［４］の何れか１項に記載の発光ダイオード。
　［６］　前記埋設部は、金、銀、銅、又はアルミニウムから選択される少なくとも何れか１種以上の元素を含む材料からなることを特徴とする上記［１］～［５］の何れか１項に記載の発光ダイオード。
　［７］　前記埋設部が、金、銀、銅、又はアルミニウムから選択される少なくとも何れか１種以上の元素を含むメッキ層であることを特徴とする上記［６］に記載の発光ダイオード。
　［８］　前記基材部に凹部が形成され、前記凹部に前記埋設部が設けられていることを特徴とする上記［１］～［７］の何れか１項に記載の発光ダイオード。
　［９］　前記埋設部の厚さが、前記基材部の厚さの７０％以上であることを特徴とする上記［１］～［８］の何れか１項に記載の発光ダイオード。
　［１０］　前記基材部に貫通部が形成され、前記貫通部に前記埋設部が設けられていることを特徴とする上記［１］～［７］の何れか１項に記載の発光ダイオード。
　［１１］　前記化合物半導体層に含まれる前記発光層は、ＡｌＧａＩｎＰ又はＡｌＧａＡｓを含む材料からなることを特徴とする上記［１］～［１０］の何れか１項に記載の発光ダイオード。
　［１２］　前記基板が、１辺あたりの長さが５００μｍ以上の平面視略四角形とされていることを特徴とする上記［１］～［１１］の何れか１項に記載の発光ダイオード。
　［１３］　前記化合物半導体層は、前記基板上において、少なくとも、ｐ型半導体層、発光層及びｎ型半導体層の各層が積層されてなることを特徴とする上記［１］～［１２］の何れか1項に記載の発光ダイオード。
　［１４］　さらに、前記化合物半導体層の前記ｎ型半導体層上に、負極であるｎ型電極層が設けられているとともに、前記基板が正極とされ、各電極間に０．５Ｗ／ｍｍ２以上の密度を有する電力が印加されるものであることを特徴とする上記［１３］に記載の発光ダイオード。
　［１５］　前記基板と化合物半導体層とが、金属接合層によって接合されてなることを特徴とする上記［１］～［１４］の何れか１項に記載の発光ダイオード。
　［１６］　前記基板と化合物半導体層とが直に接合されてなることを特徴とする上記［１］～［１４］の何れか１項に記載の発光ダイオード。
　［１７］　積層用基板上に、少なくとも発光層を含む化合物半導体層を形成し、前記化合物半導体層に備えられる第２の半導体層の上にオーミック特性を有する第２の電極を形成した後、前記第２の電極を覆うように接合層を積層して積層体を形成する工程と、基材部の少なくとも一部にエッチング法によって凹部又は貫通部を形成し、前記凹部又は貫通部の内部に埋設部を形成することで基板を形成した後、前記積層体の接合層と前記基板の一面側とを接合することで前記積層体と前記基板とを接合する工程と、前記積層用基板を前記化合物半導体層から剥離して、前記化合物半導体層に備えられる第１の半導体層の光取出面を露出させた後、前記光取出面の上に第１の電極を形成する工程と、前記化合物半導体層及び前記接合層を複数に分割した後、前記複数の化合物半導体層の各々の間に形成される分断溝に沿って、前記基板における基材部の位置を切断することで素子単位に分割する工程と、を具備しており、前記基材部が、前記埋設部よりも熱膨張係数が小さな材料からなることを特徴とする発光ダイオードの製造方法。
　［１８］　積層用基板上に、少なくともｎ型半導体層、発光層及びｐ型半導体層を順次積層して化合物半導体層を形成する半導体層形成工程と、前記化合物半導体層に備えられる前記ｐ型半導体層の上にｐ型オーミック電極を形成した後、前記ｐ型オーミック電極を覆うように接合層を積層して積層体を形成する積層体形成工程と、基材部の少なくとも一部にエッチング法によって凹部又は貫通部を形成した後、前記凹部又は貫通部の内部に埋設部を形成することで基板を形成する基板形成工程と、前記積層体の接合層と前記基板の一面側とを接合することにより、前記化合物半導体層と前記基板とを接合する接合工程と、前記積層用基板を前記化合物半導体層から剥離して、前記化合物半導体層に備えられる前記ｎ型半導体層の光取出面を露出させる除去工程と、前記ｎ型半導体層の光取出面の上にｎ型電極層を形成する電極形成工程と、前記化合物半導体層及び前記接合層を複数に分割した後、前記複数の化合物半導体層の各々の間に形成される分断溝に沿って、前記基板における基材部の位置を切断する分割工程と、を具備しており、前記基材部が、前記埋設部よりも熱膨張係数が小さな材料からなることを特徴とする発光ダイオードの製造方法。
　［１９］　前記基板形成工程は、前記基材部の凹部の内部にメッキ法を用いて前記埋設部を形成することを特徴とする上記［１８］に記載の発光ダイオードの製造方法。
　［２０］　前記基板形成工程は、前記基材部を、モリブデン又はタングステン、あるいはこれらの合金材料から形成することを特徴とする上記［１８］又は［１９］に記載の発光ダイオードの製造方法。
　［２１］　前記基板形成工程は、前記埋設部を、金、銀、銅、又はアルミニウムから選択される少なくとも何れか１種以上の元素を含む材料から形成することを特徴とする上記［１８］～［２０］の何れか１項に記載の発光ダイオードの製造方法。
　［２２］　前記電極形成工程と前記分割工程との間において、前記ｎ型半導体層の前記光取出面を粗面化する粗面化工程を設けることを特徴とする上記［１８］～［２１］に記載の発光ダイオードの製造方法。
　［２３］　上記［１７］～［２２］の何れか１項に記載の製造方法で得られる発光ダイオード。
　［２４］　上記［１］～［１６］、又は［２３］の何れか１項に記載の発光ダイオードが用いられてなるランプ。
　本発明の発光ダイオードによれば、基板上に少なくとも発光層を含む化合物半導体層が積層され、基板が基材部と前記基材部に囲まれた埋設部とからなるとともに、基材部が埋設部よりも熱膨張係数が小さな材料から構成されることにより、基板の加工性と放熱性とを両立することができる。これにより、製造工程において化合物半導体層にクラック等の損傷が生じるのを防止でき、歩留まりが向上するとともに、高電流の印加が可能で高い発光効率を有する発光ダイオードを製造することができる。
　また、本発明の発光ダイオードの製造方法によれば、積層用基板上に化合物半導体層及び接合層が積層されてなる積層体と、基材部と前記基材部に形成された凹部又は貫通部の内部に設けられた埋設部とからなる基板とを接合することで、化合物半導体層と基板とを接合する工程と、積層用基板を化合物半導体層から剥離して第１の半導体層の光取出面を露出させる工程と、複数の化合物半導体層の各々の間に形成される分断溝に沿って基板における基材部の位置を切断する工程とを具備した方法であり、基材部が埋設部よりも熱膨張係数が小さな材料からなるので、化合物半導体層にクラック等の損傷が生じるのを防止でき、歩留まりが向上するとともに、基板の放熱性に優れた発光ダイオードを製造することが可能となる。これにより、高電流の印加が可能で発光効率に優れた発光ダイオードを、高い製造効率で製造することができる。
　また、本発明のランプは、上記本発明の発光ダイオードが用いられてなるものなので、発光特性に優れたものである。
本発明に係る発光ダイオードの一例を示す断面模式図である。 図１Ａに示す発光ダイオードの平面図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードの製造方法の一例を説明する工程図である。 本発明に係る発光ダイオードを用いて構成したランプの一例を示す断面模式図である。
　以下に、本発明の実施形態である発光ダイオード及びその製造方法、並びにランプについて、図面を適宜参照しながら説明する。図１Ａは本実施形態の発光ダイオードの断面模式図、図１Ｂは図１Ａの平面図であり、図２～図１０は発光ダイオードの製造方法を説明する工程図、図１１は、本発明の実施形態のダイオードが用いられてなる発光ダイオードランプの模式断面図である。なお、以下の説明において参照する図面は、発光ダイオード及びその製造方法等を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の発光ダイオード等の寸法関係とは異なっている。
［発光ダイオード］
　図１Ａ及び図１Ｂに示す例の発光ダイオードＡは、基材部２と、前記基材部２に囲まれた埋設部３とからなり、発光ダイオードＡの基体となるヒートシンク基板（基板）１と、このヒートシンク基板１の上面２ａに配置された接合層４と、この接合層４の上側に配置された化合物半導体層１１と、この化合物半導体層１１の上下に配置されたｎ型電極層９及びｐ型オーミック電極５と、から概略構成されている。また、発光ダイオードＡは、ヒートシンク基板１をなす基材部２が、埋設部３よりも熱膨張係数が小さな材料からなる構成とされている。
　ここで、化合物半導体層１１は、ｐ型半導体層６、発光層７及びｎ型半導体層８が積層されて構成されている。化合物半導体層１１の上面は、発光層７からの光を外部に取り出す光取出面１１ａとされており、この光取出面１１ａ上にはｎ型電極層９が形成されている。また、詳細な図示を省略するが、光取出面１１ａはエッチング等の手段によって粗面化されており、これにより発光ダイオードＡの光取出効率がより高められている。
　ｎ型電極層９は、化合物半導体層１１のｎ型半導体層８とオーミック接触することによって、化合物半導体層１１の負極となっている。一般に、発光ダイオード等の半導体素子において電極を設ける場合、ｎ型の化合物半導体に設けられるｎ型のオーミック電極としては、例えば、ＡｕＧｅやＡｕＳｉ等を用いることができる。また、ｐ型の化合物半導体に設けられるｐ型のオーミック電極（図１Ａ及び図１Ｂのｐ型オーミック電極５を参照）としては、ＡｕＢｅ、又はＡｕＺｎ等を用いることができる。図１Ａ及び図１Ｂに示すｎ型電極層９の層構造や材質は特に限定されないが、ワイヤーボンディングによる接続を考慮してＡｕを含有する金属材料から構成することが好ましく、上述のようなＡｕＧｅやＡｕＳｉ等を用いることが好ましい。
　また、ｎ型電極層９としては、例えば、上述のようなオーミック特性を有する電極材料の上に、Ｔｉ、又はＰｔ等の所謂バリアメタルを形成し、さらに、その上にＡｕが形成された構成とすることがより好適である。この際の形成方法としては、従来公知の蒸着法やスパッタ法等を何ら制限無く採用することができる。また、各層の膜厚は、特に制限されないが、オーミック電極材料（ＡｕＧｅ、又はＡｕＳｉ）は０．１～０．５μｍ、バリアメタルは０．１～０．５μｍ、Ａｕ層は１～３μｍの範囲とすることが、膜厚の制御性や生産性（コスト）等の観点から好ましい。
　ｎ型電極層９は、発光層７を含む化合物半導体層１１に電流を均一に拡散させるため、化合物半導体層１１に対する配置や形状を適性化することが好ましいが、ｎ型電極層９の配置形態や形状は特に限定されず、従来公知の技術を適用することが可能である。
　また、ｎ型電極層９と発光層７との間には、オーミック接触する際の抵抗を下げるためのコンタクト層であるｎ型半導体層８が設けられる。また、ｎ型電極層９と化合物半導体層１１（ｎ型半導体層８）との間には、ｎ型電極層９から供給される駆動電流を化合物半導体層１１全体に平面的に拡散させるための電流拡散層や、逆に、駆動電流の流通する領域を制限するための電流阻止層あるいは電流狭窄層等を設けることも可能である。
　なお、図１Ａ及び図１Ｂに示す例のｎ型電極層９は、平面視で略円形状の中心部から、４本の枝部が十字状に延在する形状を有しているが、このような形状には限定されず、化合物半導体層１１への電流拡散を考慮しながら、適宜、その形状を採用することができる。
　図１Ａ及び図１Ｂに示すように、化合物半導体層１１の下側、即ち、ｐ型半導体層６の下側に接するようにｐ型オーミック電極５が形成されている。また、詳細な図示を省略するが、ｐ型オーミック電極５は平面視円形状に形成され、ｐ型半導体層６の下側に接して、所定の間隔で複数設けられ、図示例においては発光ダイオードＡの四隅近傍で、計４箇所に設けられている。このようなｐ型オーミック電極５の材料としては、例えば、ＡｕＢｅ合金膜及びＡｕ膜からなる積層膜等、各種構成が周知であり、この技術分野でよく知られた慣用の手段で設けることができる。
　なお、ｐ型オーミック電極５は、発光層７を含む化合物半導体層１１に電流を均一に拡散させるため、化合物半導体層１１に対する配置や形状を適性化することが好ましいが、ｐ型電極層５の配置形態や形状は特に限定されず、従来公知の技術を適用することが可能である。
　また、一般に、ｐ型オーミック電極５とｎ型電極層９の配置や形状は、光を取り出しやすい発光層７の領域に、電流が均一に流れるような組み合わせとすることが好ましい。ここで、例えば、ｎ型電極層９の直下にｐ型オーミック電極５を配置するのは、電流が集中し易いので好ましくない。
　次に、図１Ａに示すように、化合物半導体層１１の下側、即ち、ｐ型半導体層６の下側においては、上述したｐ型オーミック電極５を覆うように接合層４が配置されている。この接合層４は、図１Ａに示す例においては、化合物半導体層１１側から、透光性薄膜層４ａ、反射層４ｂ、バリア層４ｃ、Ａｕ層４ｄ及び金属接合層４ｅの各層がこの順で配された積層膜として構成されており、金属接合層４ｅがヒートシンク基板１と接合される。また、図１Ａに示す例では、上述したｐ型オーミック電極５の先端が、接合層４を構成する透光性薄膜層４ａに覆われて接するように構成されている。本実施形態の発光ダイオードＡは、接合層４が設けられることにより、化合物半導体層１１とヒートシンク基板１とが低い接触抵抗で確実に接合されるとともに、発光層７で発生した光を光取出面１１ａ側に反射させることができる。
　また、接合層４は、透光性薄膜層４ａ及び金属接合層４ｅによって化合物半導体層１１及びヒートシンク基板１と電気的に接続されており、これにより、ヒートシンク基板１が正極側の取出電極となっている。また、接合層４及びヒートシンク基板１とｎ型電極層９とは、化合物半導体層１１の厚み方向において反対側に配置された関係になっている。これにより本実施形態の発光ダイオードＡは、所謂、上下電極構造の発光ダイオードとされている。
　発光ダイオードＡに用いられる接合層４は、正極側となるヒートシンク基板１と化合物半導体層１１とを接合することから、電気抵抗が低い材料で構成されることが好ましい。
　また、接合層４は、化合物半導体層１１に与えるストレスを考慮し、ヒートシンク基板１との接合を低温で行うことが可能な材料からなる金属接合層４ｅを設けることが好ましい。
　また、本実施形態の発光ダイオードＡにおいては、高輝度化を図る観点から、接合層４を、反射率の高い構造とすることが好ましい。このため、接合層４には、反射性材料からなる反射層４ｂを設けることが好ましく、また、従来公知の方法を用いて透光性導電材料からなる透光性薄膜層４ａを組み合わせることも可能である。
　透光性薄膜層４ａは、化合物半導体層１１と反射層４ｂとの間の反応及び拡散を防止するための層である。このような透光性薄膜層４ａとしては、例えば、ＩＴＯ（酸化インジウム錫）、ＳｉＯ２（酸化ケイ素）、ＴｉＯ２（酸化チタン）、又はＳｉＮ（窒化シリコン）等、透光性導電材料の屈折率差を利用した、所謂コールドミラー作用を有する酸化膜や窒化膜等から構成することができる。また、透光性薄膜層４ａは、上記材料の多層膜とすることができる。またさらに、透光性薄膜層４ａは、白色のＡｌ２Ｏ３（アルミナ）、又はＡｌＮ（窒化アルミニウム）等の材料も、高い反射率が得られる点から好適に用いることができ、各種材料を組み合わせて用いることも可能である。
　透光性薄膜層４ａの厚さは、例えば、１０～５００ｎｍ程度であることが好ましく、３０～２００ｎｍ程度であることがより好ましい。
　反射層４ｂは、例えば、Ａｇ、Ａｕ、Ｐｔ、Ａｌ、又はＣｕ等の、化合物半導体層１１から発光される光に対して高い反射特性を有する金属材料から構成される反射膜であり、化合物半導体層１１から出射されて透光性薄膜層４ａを透過し、ヒートシンク基板１側に向かう光を化合物半導体層１１側に向けて反射する。また、反射層４ｂの材料は、化合物半導体層１１（発光層７）の発光波長を勘案しながら、上記材料を単独か、あるいは、合金材料として使用することが可能である。
　反射層４ｂの厚さとしては、例えば、１００～８００ｎｍ程度であることが好ましく、２００～５００ｎｍ程度であることがより好ましい。
　本実施形態においては、発光層７を含む化合物半導体層１１とヒートシンク基板１との間に、上記構成の反射層４ｂ並びに透光性薄膜層４ａを備える接合層４を設けることにより、発光ダイオードＡの輝度が向上するという優れた効果が得られる。このような反射構造を有する接合層４の反射率としては、例えば、９０％以上であることが好ましい。
　バリア層４ｃは、反射層４ｂの構成元素と、後述のＡｕ層４ｄ並びに金属接合層４ｅの構成元素との相互拡散を防止するために形成される。バリア層４ｃとしては、例えば、Ｍｏ（モリブデン）、Ｗ（タングステン）、チタン（Ｔｉ）、クロム（Ｃｒ）、又はＰｔ（白金）等、従来公知のバリア金属を用いることができる。また、バリア層４ｃの厚さとしては、例えば、５０～５００ｎｍ程度であることが好ましく、１００～３００ｎｍ程度であることがより好ましい。
　Ａｕ層４ｄは、詳細を後述する金属接合層４ｅによってヒートシンク基板１が接合された際の接触層となる層であり、接触抵抗の低いＡｕから構成される。また、例えば、このＡｕ層４ｄに置き換えて、低い接触抵抗を有する他の金属材料からなる層を設けることも可能である。
　Ａｕ層４ｄの厚さとしては、例えば、１００～１０００ｎｍ程度であることが好ましく、２００～５００ｎｍ程度であることがより好ましい。
　金属接合層４ｅは、ヒートシンク基板１と接合する層であり、上述したように、低温で接合処理を行うことが可能な材料から構成される。このため、金属接合層４ｅは、化学的に安定であり、且つ、融点の低いＡｕ系の共晶金属材料やはんだ材料等から構成することが好ましい。このような金属接合層４ｅをなす材料としては、例えば、ＡｕＳｎの他、ＡｕＩｎ、ＡｕＧｅ、ＡｕＳｉや、一般的なはんだ材料等の合金で融点の低い共晶組成の金属材料を用いることが好適である。金属接合層４ｅの厚さとしては、例えば、３００～２０００ｎｍ程度であることが好ましく、５００～１５００ｎｍ程度であることがより好ましい。
　上記構成である接合層４の全体の厚さとしては、特に限定されず、例えば、組み合わせる層の数や材質等に応じて適宜設定すれば良い。
　また、接合層４（金属接合層４ｅ）とヒートシンク基板１とを接合する方法としては特に限定されず、例えば、拡散接合や接着剤を用いた接合、常温接合方法等の従来公知の技術を採用することができ、素子構造を勘案しながら適宜選択することが可能である。
　また、本発明に係る発光ダイオードＡにおいては、上述のような接合層４を設けず、ヒートシンク基板１の基材部２と化合物半導体層１１のｐ型半導体層６とが直に接合されてなる構成とすることも可能である。但し、このような構成とする場合には、ｐ側の電極となるヒートシンク基板１とｐ型半導体層６との間のオーミック接触性を高めるため、上述のようなｐ型オーミック電極５を設けることが好ましい。
　次に、ヒートシンク基板（基板）１は、上述したように、基材部２と、前記基材部２に囲まれた埋設部３とからなり、本実施形態の発光ダイオードＡの基体である。また、本発明に係る発光ダイオードＡにおいては、基材部２が埋設部３よりも熱膨張係数が小さな材料から構成される。
　本発明者等は、優れた放熱性及び加工性が両立可能であり、歩留まり良く発光ダイオードが得られる基板を実現するために鋭意検討を行なった。そして、発光層７を含む化合物半導体層１１と熱膨張係数がほぼ等しく、加工性に優れたヒートシンク基板１を化合物半導体層１１に接合した構成とすることで、化合物半導体層１１に割れ等が生じるのが防止できることを見出した。また、ヒートシンク基板１を基材部２と埋設部３とからなる３次元構造とし、放熱性に優れた材料から構成することにより、発光ダイオードＡにより大きな電流を印加することが可能になるとともに、発光効率がより向上することを見出した。
　ヒートシンク基板１は、基材部２と埋設部３とが、それぞれ異なる金属材料からなることが好ましい。また、ヒートシンク基板１に備えられる基材部２と、詳細を後述する化合物半導体層１１との間の熱膨張係数の差が±１．５ｐｐｍ／Ｋ以内であることがより好ましい。また、ヒートシンク基板１は、熱伝導率が２００Ｗ／ｍ・Ｋ以上である構成とされていることがさらに好ましい。
　熱伝導率は高い方が望ましく、金属材料を用いて４００Ｗ／ｍ・Ｋまでの範囲で高くすることが好ましい。
　本発明者等が上記各特性を満たすことが可能な基板の構成について鋭意研究したところ、これらの全ての条件に対して、単独材料で適合するものは存在しなかったものの、一部の金属材料を用いた複合構造とすることにより、上記条件に適合することを見出した。
　本発明に係る発光ダイオードＡでは、まず、熱膨張係数が化合物半導体層１１をなすＩＩＩ－Ｖ族化合物半導体に近い金属を基材部２の材料として選択し、さらに、基材部２よりも熱伝導率が大きな金属を埋設部３の材料として選択して組み合わせた。ヒートシンク基板１を上記構成とすることにより、上述した条件に適合可能な、発光ダイオードに最適な基板が得られる。好適な例としては、例えば、ＡｌＧａＩｎＰ系の組成からなる化合物半導体の熱膨張係数は、約５．３ｐｐｍ／Ｋであるので、ヒートシンク基板１を構成する基材部２の金属材料としては、モリブデン（Ｍｏ：熱膨張係数＝５．１ｐｐｍ／Ｋ）、タングステン（Ｗ：熱膨張係数＝４．３ｐｐｍ／Ｋ）、又はこれらの合金が挙げられる。
　また、ヒートシンク基板１を構成する基材部２と半導体材料との熱膨張係数の差は、±１．５ｐｐｍの範囲であることが好ましく、±１ｐｐｍの範囲であることがより好ましい。また、埋設部３の熱伝導率は、２００Ｗ／ｍ・Ｋ以上であることが好ましく、２３０Ｗ／ｍ・Ｋ以上であることがより好ましい。
　基材部２は、上記材料からなる金属板に対し、エッチング等の方法によって凹部２１が形成されてなる。凹部２１の平面視形状としては、特に限定されず、四角形、六角形等、何れも適用可能であるが、均一な放熱性を確保するためには全方位で対象形状であることが好ましいことから円形が最も好ましい。また、凹部２１の断面形状としても、例えば、略すり鉢状等、特に限定されるものではない。
　また、図１Ａ及び図１Ｂに示す例のように、凹部２１は、発光ダイオードＡのチップ１個当たりで１つとしても良いが、複数設けても構わない。また、凹部の深さについても特に限定されず、例えば、基材部を厚さ方向で貫くように貫通部として形成され、基材部が略筒状に構成されていても良いが、底部を薄く残した凹部２１とすることにより、埋設部３をメッキ処理で形成する工程が簡便になることから好ましい。この場合、基材部２の厚さ方向で底部を残す位置としては、例えば、上面２ａ側、下面２ｂ側、あるいは中央付近の何れでも良いが、化合物半導体層１１と接合する上面２ａ側に底部を残すことが、熱膨張によるストレスが最小になる点から好ましい。
　埋設部３は、基材部２に囲まれて配置され、図１Ａ及び図１Ｂに示す例では、基材部２の凹部２１の全体を埋め込むように形成されている。
　また、埋設部３は、熱伝導率が２３０Ｗ／ｍ・Ｋ以上と大きな金属、例えば、銀（Ａｇ：熱伝導率＝４２０Ｗ／ｍ・Ｋ）、銅（Ｃｕ：熱伝導率＝３９８Ｗ／ｍ・Ｋ）、金（Ａｕ：熱伝導率＝３２０Ｗ／ｍ・Ｋ）、又はアルミニウム（Ａｌ：熱伝導率＝２３６Ｗ／ｍ・Ｋ）から選択される少なくとも１種以上の元素を含む材料から構成することができる。また、埋設部３は、上記元素から選択される複数の元素からなる合金材料を用いることも可能であり、また、上記元素から選択される少なくとも１種以上の元素を含むメッキ層として構成することが可能である。
　ヒートシンク基板１は、基材部２の厚さに対する埋設部３の厚さの割合が、７０％以上であることが好ましい。基材部２の厚さ全体に対する埋設部３の厚さを上記割合とすることにより、良好な放熱性を有するとともに、素子単位に分割する際の加工性に優れる発光ダイオードＡを実現できる。ここで、埋設部３が、基材部２を厚さ方向で貫くように貫通部として形成されるときは、前記の基材部２の厚さに対する埋設部３の厚さの割合は１００％であることを意味する。
　ヒートシンク基板の埋設部がメッキ処理法で形成される場合には、基材部の底部を残し、基材部２の厚さに対する埋設部３の厚さの割合を９９％以下とすることが好ましい。
　ヒートシンク基板１は、チップ単位とされた発光ダイオードＡの側面領域の少なくとも一部が、基材部２をなす上記金属で構成され、また、ヒートシンク基板１の内部領域及び下面１ｂの中心領域が、埋設部３をなす上記金属で構成されている。基材部２をなす上記金属材料は硬い金属であるが、切断加工による分割処理が容易な金属であることから、発光ダイオードＡのチップ側面に配置される。また、基材部２が埋設部３を囲む構成のため、発光ダイオードＡ全体の熱膨張特性が、ほぼ、基材部２をなす金属材料の物性によって決定される。また、熱伝導特性については、ヒートシンク基板１の内部に設けられる埋設部３をなす金属材料により、良好な特性を得ることが可能となる。
　また、ヒートシンク基板１の厚さとしては、３０～３００μｍの範囲であることが好ましく、５０～１５０μｍの範囲であることがより好ましい。また、本実施形態では、基材部２の厚さを、ヒートシンク基板１全体の厚さと同様の上記範囲とすることが好ましい。
　ヒートシンク基板１全体の厚さ、並びに基材部２の厚さを上記範囲とすることにより、ウェーハとしての強度並びに埋設部３を設けた際の放熱特性を確保できるとともに、後述の製造方法に備えられる分割工程において、容易に素子分割することが可能となる。ヒートシンク基板１全体の厚さ、並びに基材部２の厚さが３０μｍ未満だと強度が不足する虞があり、また、３００μｍを超えると、分割工程における分割性が低下し、チップ化が困難になる虞がある。
　なお、基材部２に埋め込まれる埋設部３は、図１Ａに示す例のように、その露出面が基材部２の表面と同一面である構成とすることができる。
　また、ヒートシンク基板１は、１辺あたりの長さが５００μｍ以上の平面視略四角形として形成することが、その上に相似形状で化合物半導体層１１を設けて発光ダイオードＡを構成した場合に良好な放熱性や発光特性が得られる点や、製造工程における分割処理の容易さ等の点から好ましい。
　ヒートシンク基板は、発光ダイオードのサイズに合わせて大きな物を用いることができ、一辺あたりの長さが１０ｍｍの大型発光ダイオードにまで用いることができる。
　次に、化合物半導体層１１は、発光層７を含み、ｐｎ接合構造を有する化合物半導体積層構造体であり、図１Ａに例示される模式断面図のように、ｐ型半導体層６、発光層７及びｎ型半導体層８が順次積層された構成とされている。
　本実施形態で説明する化合物半導体層１１は、後述の製造方法において詳細を説明するが、エピタキシャル成長用基板３０（図２～図３Ｂを参照）上において予め形成された層である。発光ダイオードＡは、ヒートシンク基板１（基材部２）の上面２ａ上に、予め形成された化合物半導体層１１に備えられるｐ型半導体層６が、接合層４を介して接合されてなるものである。
　化合物半導体層１１は、ｎ形又はｐ形の何れの伝導形の化合物半導体からも構成できるが、本発明においては、特に、発光層の発光効率に優れ、また、基板接合技術が確立されている、一般式（ＡｌＸＧａ１－Ｘ）ＹＩｎ１－ＹＰ（ここで、Ｘ及びＹは、それぞれ０≦Ｘ≦１，及び０＜Ｙ≦１を満たす数値である）で表されるＩＩＩ－Ｖ族化合物半導体を好適に用いることができる。一方、赤色及び赤外発光が得られる組成式ＡｌＸＧａ１－ＸＡｓ（ここで、Ｘは０≦Ｘ≦１を満たす数値である）の発光層を備える化合物半導体層に対しても、本実施形態の素子構造を適用することが可能である。
　化合物半導体層１１は、具体的には、以下に説明するような構造である。
　ｐ型半導体層６は、Ｍｇ、又はＺｎ等が所定量でドープされたｐ型特性を有し、例えば、ＧａＰからなるｐ型のコンタクト層である。Ｍｇをドーピングするための原料としては、例えば、公知のビスシクロペンタジエニルマグネシウム（ｂｉｓ－（Ｃ５Ｈ５）２Ｍｇ）等が用いられる。また、本発明においては、輝度をより向上させるため、ｐ型半導体層６には上記ＧａＰを用いることが好ましいが、その他、例えば、ＡｌＧａＡｓ、又はＡｌＧａＩｎＰ等のＩＩＩ－Ｖ族化合物半導体結晶についても、何ら制限無く採用することが可能である。
　また、ｐ型半導体層６の厚さは、０．５～２０μｍの範囲であることが好ましく、１～１０μｍの範囲であることがより好ましい。ｐ型半導体層６の厚さがこの範囲であれば、良好な結晶性を有する薄膜となり、後述の発光層７の発光効率が向上し、ひいては発光ダイオードＡの発光特性が良好なものとなる。
　発光層７は、上記ｐ型半導体層６上に備えられており、前記ｐ型半導体層６側から順に、例えば、Ｍｇ、又はＺｎ等をドープしたｐ形特性を有し、（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐ及び（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐの薄膜からなるｐ型クラッド層７ｃと、アンドープの（Ａｌ０．２Ｇａ０．８）０．５Ｉｎ０．５Ｐからなる井戸層と、（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなる障壁層が交互に１０対で積層されてなる多重井戸層７ｂと、Ｓｉ、又はＴｅ等をドープしたｎ形特性を有する（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層７ａと、が積層された構成とされている。ここで、多重井戸層等の構造を有する公知の発光層７（多重井戸層７ｂ）をなし、（ＡｌＸＧａ１－Ｘ）ＹＩｎ１－ＹＰ（ここで、Ｘ及びＹは、それぞれ０≦Ｘ≦１，及び０＜Ｙ≦１を満たす数値である）なる組成の障壁（ｂａｒｒｉｅｒ）層及び井戸（ｗｅｌｌ）層の構成は、所望の発光波長が得られるように適宜決定することができる。また、ｐ型クラッド層７ｃ、ｎ型クラッド層７ａ、多重井戸層７ｂをなす障壁層の組成や厚さ、キャリア濃度等は、発光効率が高くなるように適宜調整すれば良い。また、本実施形態の発光ダイオードにおいては、上記ｎ型及びｐ型の極性を入れ替えた層構造とすることも可能である。
　本実施形態の発光ダイオードＡに備えられる発光層７は、上記構成により、ｐ型クラッド層７ｃ、多重井戸層７ｂ及びｎ型クラッド層７ａからなる、所謂ｐｎ接合型ダブルヘテロ接合構造を有する。発光層７は、放射再結合を担うキャリアを閉じ込めるため、ダブルヘテロ（ＤＨ：Ｄｏｕｂｌｅ　Ｈｅｔｅｒｏ）構造、又は多重量子井戸構造等の公知の構造を適用できる。
　上述した多重井戸層７ｂは、ｎ形又はｐ形の何れの伝導形の化合物半導体からも構成することが可能である。
　また、本実施形態の発光層７は、上記構造の多重井戸構造を有する、多重井戸層７ｂが備えられた構成であるが、発光構造については、これに限定されない。例えば、上記多重井戸構造の他、単一（Ｓｉｎｇｌｅ）量子井戸（ＳＱＷ）構造を採用することも可能であるが、優れた発光を得るためには多重量子井戸構造であることがより好ましい。
　また、発光層７の材質としては、上述した一例のみならず、ＧａＩｎＮ系、又はＡｌＧａＡｓ系等、従来公知の他の材料を用いることも可能であるが、後述の製造方法において用いる積層用基板の材質を勘案し、この積層用基板上に直接成長可能な材料を選択することが好ましい。上述のような材料からなる発光層７は、例えば、格子整合したＧａＡｓ等のＩＩＩ－Ｖ族化合物半導体等の単結晶基板の表面上に形成することができる。また、上記発光層の構造に付加して、従来公知の技術である機能的な層、例えば、コンタクト層、電流拡散層、電流阻止層、及び反射層等を設けた構成とすることができる。
　発光層７を、上述のような多重井戸層７ｂを備える多重井戸構造として構成した場合には、障壁層の膜厚を、１０～１００ｎｍの範囲とするとともに、井戸層の膜厚を１０～１００ｎｍの範囲とすることが好ましい。また、多重井戸層７ｂ全体の膜厚としては、１００～２０００ｎｍの範囲とすることが好ましい。
　また、ｐ型クラッド層７ｃの膜厚は、２００～２０００ｎｍの範囲とすることが好ましく、ｎ型クラッド層７ａの膜厚は、２００～２０００ｎｍの範囲とすることが好ましい。
　また、発光層７全体の膜厚としては、５００～１５００ｎｍの範囲とすることが好ましい。発光層７及び前記発光層７を構成する各層の厚さを上記範囲とすることにより、結晶性に優れ、優れた発光効率を備える発光層７が得られる。
　ｎ型半導体層８は、上記発光層７上に備えられており、Ｓｉ、Ｔｅ、又はＳｎが所定量でドープされたｎ型特性を有し、例えば、Ｓｉドープの（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｎ型のコンタクト層である。Ｓｉをドーピングするための原料としては、例えば、ジシラン(Ｓｉ２Ｈ６)等が用いられる。
　ｎ型半導体層８の厚さは、１００～８０００ｎｍの範囲であることが好ましく、５００～３０００ｎｍの範囲であることがより好ましい。ｎ型半導体層８の厚さがこの範囲であれば、良好な結晶性を有する薄膜となり、発光層７の発光効率が向上し、ひいては発光ダイオードＡの発光特性が良好なものとなる。
　以上説明したような、本実施形態の発光ダイオードＡによれば、ヒートシンク基板１の上面２ａ上に少なくとも発光層７を含む化合物半導体層１１が積層され、ヒートシンク基板１が基材部２と前記基材部２に囲まれた埋設部３とからなるとともに、基材部２が埋設部３よりも熱膨張係数が小さな材料から構成されることにより、ヒートシンク基板１の加工性と放熱性とを両立することができる。これにより、製造工程において化合物半導体層１１にクラック等の損傷が生じるのを防止でき、歩留まりが向上するとともに、高電流の印加が可能で高い発光効率を有する発光ダイオードＡを提供することができる。
　本実施形態の発光ダイオードＡは、上記構成により、正極となるヒートシンク基板１と、負極となるｎ型電極層９との間の各電極間に０．５Ｗ／ｍｍ２以上の高密度の電力を印加した場合でも、ヒートシンク基板１によって放熱作用が効果的に得られる。したがって、発光ダイオードＡの発光輝度が飛躍的に向上するという効果が得られる。
［発光ダイオードの製造方法］
　次に、図２～図１０を参照して、発光ダイオードＡの製造方法の一例について説明する。
　本発明に係る発光ダイオードＡの製造方法は、積層用基板（図２等の符号３０参照）上に、少なくとも発光層７を含む化合物半導体層１１を形成し、前記化合物半導体層１１に備えられるｐ型半導体層（第２の半導体層）６の上にｐ型オーミック電極（第２の電極）５を形成した後、このｐ型オーミック電極５を覆うように接合層４を積層して積層体４０を形成する工程と、基材部２の少なくとも一部にエッチング法によって凹部（図１Ａ等の符号２１を参照）又は貫通部を形成し、この凹部又は貫通部の内部に埋設部３を形成することでヒートシンク基板（基板：図４Ｂ等の符号１参照）を形成した後、積層体４０の接合層４とヒートシンク基板１の上面２ａ側（一面側）とを接合することで積層体４０とヒートシンク基板１とを接合する工程と、積層用基板３０を化合物半導体層１１から剥離して、前記化合物半導体層１１に備えられるｎ型半導体層（第１の半導体層）８の光取出面１１ａを露出させた後、前記光取出面１１ａの上にｎ型電極層（第１の電極）９を形成する工程と、化合物半導体層１１及び接合層４を複数に分割した後、前記複数の化合物半導体層１１の各々の間に形成される分断溝１１ｂに沿って、ヒートシンク基板１における基材部２の位置を切断することで素子単位に分割する工程と、を具備しており、基材部２が、埋設部３よりも熱膨張係数が小さな材料からなる方法である。
　また、本実施形態において説明する例の発光ダイオードＡの製造方法は、積層用基板３０上に、少なくともｎ型半導体層８、発光層７及びｐ型半導体層６を順次積層して化合物半導体層１１を形成する半導体層形成工程と、化合物半導体層１１のｐ型半導体層６の上にｐ型オーミック電極５を形成した後、前記ｐ型オーミック電極５を覆うように接合層４を積層して積層体４０を形成する積層体形成工程と、基材部２の少なくとも一部にエッチング法によって凹部２１を形成した後、凹部２１の内部にメッキ法によって埋設部３を形成することでヒートシンク基板１を形成する基板形成工程と、積層体４０の接合層４とヒートシンク基板１の上面２ａ側とを接合することにより、化合物半導体層１１とヒートシンク基板１とを接合する接合工程と、積層用基板３０を化合物半導体層１１から剥離してｎ型半導体層８の光取出面１１ａを露出させる除去工程と、化合物半導体層１１に備えられるｎ型半導体層８上にｎ型電極層９を形成する電極形成工程と、化合物半導体層１１及び接合層４を複数に分割した後、複数の化合物半導体層１１の各々の間に形成される分断溝１１ｂに沿って、ヒートシンク基板１における基材部２の位置を切断する分割工程と、を具備した方法であり、基材部２が埋設部３よりも熱膨張係数が小さな材料からなる方法である。
　また、本実施形態で説明する例では、前記電極形成工程と前記分割工程との間において、ｎ型半導体層８の光取出面１１ａを粗面化する粗面化工程が設けられている。
　以下、本実施形態の発光ダイオードの製造方法の一例について、図面を参照しつつ各工程を説明する。
「半導体層形成工程」
　半導体層形成工程では、図２に示すように、半導体結晶のエピタキシャル成長が可能な積層用基板３０の上に、ｎ型半導体層８、発光層７及びｐ型半導体層６を順次積層して化合物半導体層１１を形成する。
　具体的には、まず、Ｓｉをドープしたｎ形特性とされ、（１００）面から１５°傾けた面を有するＧａＡｓ単結晶からなる積層用基板３０を用意する。そして、図２に示すように、積層用基板３０上に、ｎ型半導体層８、発光層７及びｐ型半導体層６を、この順で積層して化合物半導体層１１を形成する。
　ここで、半導体結晶を成長させるための積層用基板３０の材料としては、上述したＧａＡｓ単結晶の他、例えば、サファイア（α－Ａｌ２Ｏ３単結晶）、炭化シリコン（ＳｉＣ）、ガリウムリン（ＧａＰ）及びＧａＮ等、ＩＩＩ－Ｖ族半導体結晶を表面にエピタキシャル成長させることが可能な基板材料を適宜選択することができる。また、積層用基板３０の大きさは、通常は直径２インチ又は３インチ程度のものが用いられ、この上に複数の化合物半導体層が形成されるが、これには限定されず、例えば、直径４～６インチの円形又は矩形基板等、さらに大型の基板を使用することも可能である。
　本実施形態では、半導体層形成工程として、まず、積層用基板３０上に、Ｓｉをドープしたｎ形特性のＧａＡｓからなる図示略の緩衝層を形成し、この上に、Ｓｉドープの（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｎ型半導体層８、Ｓｉドープのｎ形特性を有する（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層７ａと、アンドープの（Ａｌ０．２Ｇａ０．８）０．５Ｉｎ０．５Ｐからなる井戸層と（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなる障壁層が交互に１０対で積層されてなる多重井戸層７ｂと、Ｍｇドープのｐ形特性を有し、（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなる第２クラッド層及び（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐの薄膜からなるｐ型クラッド層７ｃとが積層されてなる発光層７、及び、Ｍｇドープでｐ型特性を有するＧａＰからなるｐ型半導体層６を順次積層する例を説明する（図１Ａも参照）。
　化合物半導体層１１を構成するｎ型半導体層８、発光層７及びｐ型半導体層６の成長方法は特に限定されず、スパッタリング法、ＭＯＣＶＤ（有機金属化学気相成長法）、ＨＶＰＥ（ハイドライド気相成長法）、ＭＢＥ（分子線エピタキシー法）、又はＬＰＥ（液相エピタキシャル法）等、ＧａＮ系半導体を成長させることが知られている全ての方法を適用できる。好ましい成長方法としては、膜厚制御性や量産性の観点からＭＯＣＶＤ法が挙げられる。
　本実施形態では、上記組成からなる緩衝層、ｎ型半導体層８、発光層７及びｐ型半導体層６の各層を形成する際、トリメチルアルミニウム（（ＣＨ３）３Ａｌ）、トリメチルガリウム（（ＣＨ３）３Ｇａ）及びトリメチルインジウム（（ＣＨ３）３Ｉｎ）等のＩＩＩ族構成元素を原料に用いた減圧有機金属化学気相堆積法（ＭＯＣＶＤ法）により、積層用基板３０上に各層を形成することができる。
　ｐ型クラッド層７ｃ及びｐ型半導体層６を形成する際にドープするＭｇの原料としては、上述したように、ビスシクロペンタジエニルマグネシウム（ｂｉｓ－（Ｃ５Ｈ５）２Ｍｇ）等を用いることができる。また、ｎ型半導体層８及びｎ型クラッド層７ａを形成する際にドープするＳｉの原料としては、ジシラン(Ｓｉ２Ｈ６)等を用いることができる。
　また、Ｖ族構成元素の原料としては、ホスフィン（ＰＨ３）又はアルシン（ＡｓＨ３）等を用いることができる。
　化合物半導体層１１を形成する際の成長温度としては、例えば、ＧａＰからなるｐ型半導体層６は７００～７８０℃程度、好ましくは７５０℃程度の温度とすることができる。また、その他の層、つまり、ｎ型半導体層８及び発光層７、並びに緩衝層を含む各層の成長温度も、７００～７８０℃程度、好ましくは７３０℃程度とすることができる。
　ここで、ＧａＡｓからなる緩衝層は、キャリア濃度を、単結晶基板と同程度の約０．１×１０１８ｃｍ－３～５×１０１８ｃｍ－３、膜厚を０．１～１μｍ程度とすることができる。
　また、（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｎ型半導体層８は、キャリア濃度を約０．１×１０１８ｃｍ－３～５×１０１８ｃｍ－３、膜厚を１～８μｍ程度とすることができる。
　また、発光層７を構成するｎ型クラッド層７ａは、キャリア濃度を約１×１０１７ｃｍ－３～３０×１０１７ｃｍ－３、膜厚を０．１～２μｍ程度とすることができる。多重井戸層７ｂは、アンドープで、膜厚を０．２～２μｍ程度とすることができる。ｐ型クラッド層７ｃは、キャリア濃度を約１×１０１７ｃｍ－３～２０×１０１７ｃｍ－３とし、膜厚を０．１～３μｍ程度とすることができる。
　また、ｐ型半導体層６は、キャリア濃度を約０．５×１０１８ｃｍ－３～５×１０１８ｃｍ－３とし、膜厚を０．５～２０μｍ程度とすることができる。このｐ型半導体層６の膜厚が薄いと、電流拡散が不十分となり、発光層７へ電流が均一に供給されないため、発光効率の低下を招く虞がある。また、不必要に厚い膜厚とした場合にはコストアップとなり、また、層の成長も技術的に困難となる場合がある。またさらに、ｐ型半導体層６のキャリア濃度が低い場合は電流拡散が不十分となり、高すぎる場合は結晶品質の低下を招く虞がある。
「積層体形成工程」
　積層体形成工程では、図３Ａ及び図３Ｂに示すように、化合物半導体層１１の各々のｐ型半導体層６の上にｐ型オーミック電極５を形成した後、前記ｐ型オーミック電極５を覆うように接合層４を積層して積層体４０を形成する。
　具体的には、図３Ａに示すように、まず、ｐ型半導体層６上に、ＡｕＢｅ合金膜及びＡｕ膜からなる積層膜を、フォトリソグラフィ技術によって順次積層し、パターニングすることにより、ｐ型オーミック電極５を形成する。この際、ｐ型オーミック電極５は、例えば、円形状として、ｐ型半導体層６上において所定間隔で複数形成することが、電流拡散の点で好ましい。また、ｐ型半導体層６上には、予め、鏡面加工を施すことが、ｐ型半導体層６と、ｐ型オーミック電極５並びに接合層４との間で良好な接触が得られる点から好ましい。
　次に、図３Ｂに示すように、さらに、化合物半導体層１１の各々の上に接合層４を形成する。
　具体的には、まず、化合物半導体層１１のｐ型半導体層６上に形成したｐ型オーミック電極５を覆うように、ＩＴＯ等からなる透光性薄膜層４ａを形成する。そして、その上に、Ａｇ等からなる反射層４ｂ、Ｍｏ等からなるバリア層４ｃ、Ａｕ層４ｄ及びＡｕＳｎ材料等からなる金属接合層４ｅの各層を順次積層して接合層４を形成する。この接合層４を構成する各層の形成方法としては、従来公知の方法を何ら制限無く採用することが可能である。
　上記手順により、積層用基板３０上に形成された化合物半導体層１１の各々の上に、ｐ型オーミック電極５及び接合層４を積層して積層体４０を形成する。
「基板形成工程」
　基板形成工程では、図４Ａ及び図４Ｂに示すように、基材部２の少なくとも一部にエッチング法によって凹部２１を形成した後、凹部２１の内部に埋設部３を形成することでヒートシンク基板１を形成する。
　具体的には、まず、金属Ｍｏ塊に圧延処理を施し、得られた圧延板をプレスで打ち抜くことにより、平板状の基材部２を得る。この際の、金属Ｍｏの圧延処理方法としては、従来公知の方法を何ら制限無く用いることができる。
　次いで、図４Ａに示すように、基材部２の下面２ｂに凹部２１を形成する。ここで、図１Ａ及び図１Ｂに示す例の発光ダイオードＡでは、凹部２１を横断面円形状で形成している。この際の、基材部２の加工方法としては、例えば、エッチング法や機械的加工法の他、高出力レーザによる穴あけ加工法等の従来公知の技術を適用できるが、量産に適していることや低コストである等の点から、エッチング法が好適である。
　次に、図４Ｂに示すように、基材部２の下面２ｂ側に形成した凹部２１の内部にＣｕ材料を埋め込むことにより、埋設部３を形成する。
　具体的には、例えば、メッキ法や印刷法等を用いて凹部２１内にＣｕ材料を埋め込み、埋設部３を形成する。この際の埋設部３の形成方法としては、特に限定されないが、量産性の観点からメッキ法が好適であり、特に、電解メッキ法を用いることが、処理速度が早く生産性が向上する点でより好ましい。
　また、基材部２の凹部２１にＣｕ材料を埋め込んで埋設部３を形成した後、下面２ｂまでそのままメッキを形成する方法としても良い。あるいは、基材部２の下面２ｂ及び埋設部３の表面を、より安定した他の金属材料、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｔ、又はＣｕ等で覆っても良い。一方、埋設部３の表面状態によっては、この表面を鏡面加工することが、後述の接合工程において良好な接合性が得られる点から好ましい。また、Ｃｕ材料に加えて、ダイボンド用の共晶金属を付与することにより、工程を簡便にすることも可能となる。
　また、本実施形態の基板形成工程においては、基材部２にＭｏ材料を用い、埋設部３としてＣｕ材料を用いる例を説明しているが、これには限定されない。例えば、基材部２としては、上述したように、Ｍｏ材料と近似した熱膨張係数の特性を有するＷや、あるいは、ＭｏとＷの合金材料を採用することも可能である。また、同様に、埋設部３としては、Ａｕ、Ａｇ、Ｃｕ、又はＡｌから選択される少なくとも何れか１種以上の元素を含む材料から形成することが可能であり、適宜、選択して採用することができる。
　なお、本実施形態では、後述の接合工程の前の基板形成工程において、基材部２に凹部２１を形成して埋設部３を設ける例を説明しているが、これには限定されない。例えば、接合工程において、積層体４０と基材部２の上面２ａとを接合した後、下面２ｂに凹部２１を形成して埋設部３を設ける方法としても良い。このような場合には、例えば、まず、積層工程において積層体４０の接合層４と基材部２の上面２ａとを接合した後、後述の除去工程や電極形成工程等を行ない、分割工程において素子分割を行なう前に、基材部２の下面２ｂにエッチング法を用いて凹部２１を形成する。そして、凹部２１の内部にＣｕ材料を埋め込んでメッキ処理を行うことで埋設部３を設けることによりヒートシンク基板１を形成する方法とすることができる。
　また、基材部２に凹部２１を形成して埋設部３を設ける工程においては、上述のように接合工程の前あるいは後に行う何れの場合でも、埋設部３の位置と化合物半導体１１の位置とが対応するように、位置調整をしながら形成する必要がある。
「接合工程」
　接合工程では、図５に示すように、上述した積層体４０の接合層４とヒートシンク基板１の一面側である上面２ａとを接合することにより、化合物半導体層１１とヒートシンク基板１とを接合する。
　具体的には、図５に示すように、積層体２０の接合層４をなす金属接合層４ｅと、ヒートシンク基板１の上面２ａとを、例えば、ＡｕＳｎ共晶接合によって接合する。この際、上面２ａに、予め、Ｐｔ、又はＮｉ等をスパッタ法、蒸着法、又はメッキ法等で成膜しておくことが、上面２ａの表面が安定化し、接合性が高められる点から好ましい。
　上述のようなＡｕＳｎ共晶接合を行う際は、まず、基板（積層体４０及びヒートシンク基板１）を基板接合装置内に導入し、装置内圧力が３×１０－５Ｐａ以下となるまで真空排気を行なう。そして、基板温度を４００℃程度に加熱し、１００ｇ／ｃｍ２程度の荷重を印加することで共晶接合を行う方法とすることができる。これにより、接合層４とヒートシンク基板１との間がオーミック接触するとともに、積層体４０（化合物半導体層１１）とヒートシンク基板１とが一体に形成される。
　なお、本実施形態では、上記方法により、接合層４とヒートシンク基板１とを共晶接合することで、化合物半導体層１１とヒートシンク基板１とを接合する例を説明しているが、本発明はこれに限定されるものではない。例えば、化合物半導体層１１とヒートシンク基板１との接合には、加熱圧着法や、接着剤等を用いた公知の方法を何ら制限無く採用することができる。
「除去工程」
　除去工程では、図６Ａ及び図６Ｂに示すように、積層用基板３０及び図示略の緩衝層を化合物半導体層１１から剥離してｎ型半導体層８の光取出面１１ａを露出させる。
　図示略の緩衝層及び積層用基板３０を取り除く方法としては、機械的研磨法、アンモニア系エッチャントを用いたエッチング法、又はレーザリフトオフ法など公知の技術を何ら制限なく用いることが出来るが、生産性の観点からエッチング法を用いることが好ましい。
　具体的には、図６Ｂに示すように、アンモニアや過酸化水素系のエッチャントを用い、ＧａＡｓ単結晶からなる積層用基板３０及び緩衝層を取り除くことにより、ｎ型半導体層８の緩衝層との界面、つまり光取出面１１ａが露出される。
「電極形成工程」
　電極形成工程では、図７に示すように、ｎ型半導体層８の光取出面１１ａの上に、０．１～１μｍの厚さのＡｕＧｅ／Ｎｉ合金膜、及び、厚さが１～３μｍのＡｕ膜を真空蒸着法により堆積した後、一般的なフォトリソグラフィ法を利用してパターニングを施すことにより、ｎ型電極層９を形成する。また、ｎ型電極層９は上記層構造には限定されず、他の材料を用いて形成しても良いし、また、例えば、スパッタリング法や蒸着法を用いて形成することも可能である。
「粗面化工程」
　粗面化工程では、ｎ型半導体層８の光取出面１１ａを粗面化する。この、光取出面１１ａの粗面化の方法としては、この分野で従来から採用されている方法を、何ら制限無く用いることができる。
「分割工程」
　分割工程では、図８～図１０に示すように、化合物半導体層１１の少なくとも一部をエッチング除去して複数に分割した後、ヒートシンク基板１の表面が露出した分断溝１１ｂに沿って、ダイシングソー等でヒートシンク基板１の基材部２の位置を切断し、素子単位のチップに分割して発光ダイオードＡとする。そして、分割後、このチップ（素子）を洗浄して、切削時に生じた付着物を除去する。
　また、上述したヒートシンク基板１を形成する基板形成工程において、基材部２の下面２ｂ並びに埋設部３の表面に形成されたＣｕメッキ層を除去する。
　次に、図９に示すように、ヒートシンク基板１の基材部２の位置を、複数の化合物半導体層１１の各々の間に形成された分断溝１１ｂに沿って、例えば、ダイシングソーを用いて切断する。このような分割工程を行なうことにより、図１０（図１Ａ及び図１Ｂも参照）に示すような、一辺の長さが５００μｍ以上の略四角形状（図１Ｂに示す例では略正方形）とされた、複数の発光ダイオードＡが得られる。
　ここで、本発明に係る発光ダイオードＡの製造方法では、基材部２が埋設部３よりも熱膨張係数が小さな材料から構成される。このように、上述のような分割工程において、ヒートシンク基板１を切断する位置が、加工性に優れる基材部２の位置となるので、化合物半導体層１１にストレスを与えることなく、容易に切断処理を行うことが可能となる。これにより、化合物半導体層１１に損傷等が生じることが無いので、発光効率の高い発光ダイオードＡを、高い歩留まりで製造することが可能となる。
　以上説明したように、本実施形態の発光ダイオードＡの製造方法は、積層用基板３０上に化合物半導体層１１及び接合層４が積層されてなる積層体４０と、基材部２と前記基材部２に形成された凹部２１（又は貫通部）の内部に設けられた埋設部３とからなるヒートシンク基板１とを接合することで、化合物半導体層１１とヒートシンク基板１とを接合する接合工程と、積層用基板３０を化合物半導体層１１から剥離してｎ型半導体層８の光取出面１１ａを露出させる除去工程と、複数の化合物半導体層１１の各々の間に形成される分断溝１１ｂに沿ってヒートシンク基板１における基材部２の位置を切断する分割工程とを具備した方法であり、基材部２が埋設部３よりも熱膨張係数が小さな材料からなるので、化合物半導体層１１にクラック等の損傷が生じるのを防止でき、歩留まりが向上するとともに、ヒートシンク基板１の放熱性に優れた発光ダイオードＡを製造することが可能となる。これにより、高電流の印加が可能で発光効率に優れた発光ダイオードＡを、高い製造効率で製造することが可能となる。
［発光ダイオードランプ］
　本発明に係る発光ダイオードを用いて、当業者周知の手段によってランプを構成することができる。このようなランプとしては、一般用途の砲弾型、携帯機器用途のサイドビュー型、表示器に用いられるトップビュー型等、何れの用途にも用いることができる。
　例えば、図１１に示す例のように、上下電極型の発光ダイオードＡをトップビュー型に実装する場合には、マウント用基板８５の表面に設けられたｎ電極端子８４又はｐ電極端子８３の一方、図示例においてはｐ電極端子８３に発光ダイオードＡのヒートシンク基板１側を接着し、また、発光ダイオードＡのｎ型電極層９をワイヤー８６でｎ電極端子８４に接合する。そして、透明な樹脂からなるモールド樹脂８１で発光ダイオードＡの周辺をモールドすることにより、図１１に示すようなトップビュー型の発光ダイオードランプ（ランプ）８０を作製することができる。
　図１１に示す発光ダイオードランプ８０は（図１Ａ及び図１Ｂも参照）、上記構成により、ｎ電極端子８３とｐ電極端子８４との間に印加された電圧が、負極側であるｎ型電極層９と正極側であるヒートシンク基板１を介して化合物半導体層１１に印加され、発光層７が発光する。そして、発光層７から出射された光は、発光ダイオードランプ８０の正面方向Ｆに向けて取り出される。
　本実施形態の発光ダイオードランプ８０は、上記本発明に係る発光ダイオードＡが用いられてなるものなので、非常に高い輝度を備え、発光特性に優れたものとなる。特に、各電極間に０．５Ｗ／ｍｍ２以上の高密度で電力を印加した場合であっても、発光に伴う発熱が効果的に放熱されるので、発光効率に優れ、高出力、高輝度の発光ダイオードランプ８０が得られる。
　なお、上記構成の発光ダイオードランプ８０において、マウント用基板８５を、例えば、熱抵抗が９℃／Ｗ以下となるように材質等を調整することがより好ましい。これにより、発光ダイオードＡに、例えば、０．５Ｗ／ｍｍ２以上の高密度の電力を印加して発光させた際に、上述のヒートシンク基板１による放熱効果に加え、さらに、マウント用基板８５による放熱効果が得られるので、内装される発光ダイオードＡの発光効率を一層向上させることが可能となる。また、マウント用基板の形状としては、図１１に示す例においては板状に形成されているが、これには限定されず、他の形状を採用することも可能である。
　以下に、本発明に係る発光ダイオード及びその製造方法、並びにランプの実施例について、図１Ａ～図１１を適宜参照しながら詳細に説明するが、本発明は以下に説明する実施例に限定されるものではない。
［実施例］
　図１Ａ及び図１Ｂは本実施例で作製した発光ダイオードの模式図であり、図１Ａは断面図、図１Ｂは平面図である。また、図１１は、図１Ａ及び図１Ｂに示す発光ダイオードを用いて作製した発光ダイオードランプの模式断面図である。
　本実施例では、ＧａＡｓからなる積層用基板上に設けた化合物半導体層からなる積層体と、Ｍｏ材料からなる基材部とＣｕメッキ層からなる埋設部３とから構成されるヒートシンク基板１とを接合することで、上下電極構造の発光素子を作製した。即ち、発光層７がＡｌＧａＩｎＰ系化合物半導体からなり、赤色発光を呈する発光ダイオードＡを作製し、さらに、この発光ダイオードＡを用いてトップビュー型の発光ダイオードランプ８０を作製した。
「化合物半導体層の成長（半導体層形成工程）」
　まず、Ｓｉをドープしたｎ形特性とされ、（１００）面から１５°傾けた面を有するＧａＡｓ単結晶からなる積層用基板３０を用意した。
　そして、積層用基板３０上に、まず、Ｓｉをドープしたｎ形特性のＧａＡｓからなる緩衝層を形成し、この上に、Ｓｉドープの（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｎ型半導体層８、Ｓｉドープのｎ形特性を有する（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層７ａと、アンドープの（Ａｌ０．２Ｇａ０．８）０．５Ｉｎ０．５Ｐからなる井戸層と、（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなる障壁層が交互に１０対で積層されてなる多重井戸層７ｂと、Ｍｇドープのｐ形特性を有し、（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層７ｃとが積層されてなる発光層７、及び、Ｍｇドープでｐ型特性を有するＧａＰからなるｐ型半導体層６を順次積層した。
　本実施例では、上記組成からなる緩衝層、ｎ型半導体層８、発光層７及びｐ型半導体層６の各層を形成する際、トリメチルアルミニウム（（ＣＨ３）３Ａｌ）、トリメチルガリウム（（ＣＨ３）３Ｇａ）及びトリメチルインジウム（（ＣＨ３）３Ｉｎ）等のＩＩＩ族構成元素を原料に用いた減圧有機金属化学気相堆積法（ＭＯＣＶＤ法）により、積層用基板３０上に各層を形成した。
　ｐ型クラッド層７ｃ及びｐ型半導体層６にドープするＭｇの原料としては、ビスシクロペンタジエニルマグネシウム（ｂｉｓ－（Ｃ５Ｈ５）２Ｍｇ）を用い、ｎ型半導体層８及びｎ型クラッド層７ａにドープするＳｉの原料としては、ジシラン(Ｓｉ２Ｈ６)を用いた。また、Ｖ族構成元素の原料として、ホスフィン（ＰＨ３）又はアルシン（ＡｓＨ３）を用いた。また、各層の成長温度については、ＧａＰからなるｐ型半導体層６を７５０℃で成長させ、ｎ型半導体層８、発光層７の他、障壁層を含めた各層を７３０℃で成長させた。
　上記成膜処理において、ＧａＡｓからなる緩衝層は、キャリア濃度を約５×１０１８ｃｍ－３、膜厚を約０．２μｍとして形成した。また、ｎ型半導体層８は、キャリア濃度を約２×１０１８ｃｍ－３、膜厚を約１．５μｍとして形成した。また、発光層７を構成するｎ型クラッド層７ａは、キャリア濃度を約８×１０１７ｃｍ－３、膜厚を約１μｍとした。また、多重井戸層７ｂは、アンドープの（Ａｌ０．２Ｇａ０．８）０．５Ｉｎ０．５Ｐと、（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐとの、１０対の積層構造として形成し、その層厚を０．８μｍとした。ｐ型クラッド層７ｃは、Ｍｇをドープしたｐ型の（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなり、キャリア濃度を２×１０１７ｃｍ－３とし、層厚を１μｍとした。また、ｐ型半導体層６は、Ｍｇをドープしたｐ型ＧａＰ層であり、キャリア濃度を３×１０１８ｃｍ－３とし、層厚を３μｍとした。
　以上の各工程処理により、積層用基板３０上に、ｎ型半導体層８、発光層７及びｐ型半導体層６をこの順で積層して化合物半導体層１１を形成した。
「積層体の形成（積層体形成工程）」
　次に、上記工程で形成した化合物半導体層１１のｐ型半導体層６を、表面から１μｍの深さに至る領域を研磨して鏡面加工することで、ｐ型半導体層６の表面粗さを０．１８ｎｍ程度とした。
　次いで、鏡面研磨したｐ型半導体層６上に、ＡｕＢｅ合金膜及びＡｕ膜からなる積層膜をフォトリソグラフィ技術によって順次積層してパターニングすることにより、ｐ型オーミック電極５を形成した。この際、ＡｕＢｅ合金膜／Ａｕ膜の膜厚をそれぞれ０．４μｍ／０．２μｍとし、２０μｍ径の円形とされたｐ型オーミック電極５を８０μｍの等間隔で複数形成した。
　次いで、化合物半導体層１１のｐ型半導体層６上に形成したｐ型オーミック電極５を覆うように、ｐ型半導体層６上に接合層４を形成した。まず、透明の導電膜であり、ＩＴＯからなる透光性薄膜層４ａを、複数のｐ型オーミック電極５を完全に覆うように形成した後、４５０℃の温度で熱処理を施すことにより、オーミックコンタクト形成した。次いで、その表面に、Ａｇ合金からなる０．５μｍの反射層４ｂ、Ｗ及びＰｔが各０．１μｍずつ積層されたバリア層４ｃ、０．５μｍのＡｕ層４ｄ、ＡｕＧｅ材料（融点：３８６℃）からなる１μｍの金属接合層４ｅの各層を、蒸着法を用いて順次積層して接合層４を形成した。
「ヒートシンク基板の形成（基板形成工程）」
　次に、金属Ｍｏ塊に圧延処理を施し、得られた圧延板をプレスで打ち抜くことにより、厚さが８０μｍとされた平板状の基材部２を得た。次いで、基材部２の下面２ｂ側に、５００μｍ間隔で直径３００μｍの円形のパターンを形成した。そして、エッチング法を用いて、深さ６５μｍ（基材部２の残厚：１５μｍ）の凹部２１を形成した。この際、エッチング処理後の下面２ｂ側の直径は４００μｍに拡大し、垂直断面が台形状となった。
　次いで、基材部２に形成した凹部２１の内部に、電解メッキ法によってＣｕメッキ層からなる埋設部３を埋め込み、さらに、基材部２の下面２ｂ並びに埋設部３の表面に、１μｍの全面メッキを施し、ヒートシンク基板１とした。このヒートシンク基板１の熱膨張係数は５．５ｐｐｍ／Ｋ、熱伝導率は２２０Ｗ／ｍ・Ｋであった。
　そして、上面２ａ側に、０．１μｍのＰｔをスパッタ法によって成膜し、表面を安定化させた。
「化合物半導体層とヒートシンク基板の接合（接合工程）」
　次に、積層体４０の接合層４に備えられた金属接合層４ｅと、ヒートシンク基板１の上面２ａ側とを共晶接合することにより、化合物半導体層１１とヒートシンク基板１とを接合した。この共晶接合においては、まず、（積層体４０並びにヒートシンク基板１）を基板接合装置内に導入し、装置内圧力が３×１０－５Ｐａ以下となるまで真空排気を行なった。次いで、基板温度を４００℃程度に加熱した後、１００ｇ／ｃｍ２程度の荷重を印加することにより、ヒートシンク基板１の上面２ａと金属接合層４ｅとを共晶接合させた。
「積層用基板の除去（除去工程）」
　次に、化合物半導体層１１から積層用基板３０を除去して発光面１１ａを露出させた。
　この際、積層用基板３０及び図示略の緩衝層並びに下地層を、アンモニア系エッチャント等を用いて選択的に除去した。
「ｎ型電極層の形成（電極形成工程）」
　次に、ｎ型半導体層８上にｎ型電極層９を形成した。この際、まず、ｎ型半導体層８上に、真空蒸着法を用いて、０．１５μｍのＡｕＧｅ（Ｇｅ質量比１２％）、０．０５μｍのＮｉ、１μｍのＡｕを順次積層した。そして、一般的なフォトリソグラフィ法を用いてパターニングを施した後、４２０℃の温度で３分間の熱処理を行うことによって合金化し、低接触抵抗のｎ型電極層９を形成した。また、この際、ヒートシンク基板１についても同時に合金化する処理を施した。
「チップ分割（分割工程）」
　次に、上記各工程によって作製したウェーハをダイシングによって裁断し、平面視で略正方形（四角形状）となるように、素子単位のチップに分割した。
　まず、化合物半導体層１１及び接合層４を、裁断予定ラインに沿ってエッチング除去した後、ダイヤモンドブレードを装着したダイシングソーを用いて、露出したヒートシンク基板１の内、Ｍｏ材料からなる基材部２の位置を、０．５ｍｍピッチで切断した。そして、化合物半導体層１１の側面に粘着シートを貼着することで、化合物半導体層１１を保護しながら、切断面を湿式の方法で洗浄した。
　上記各手順により、平面視形状で１辺が５００μｍの略正方形とされた、チップ状の発光ダイオードＡを作製した。
「ランプの作製」
　上記手順によって得られた発光ダイオードＡを実装することにより、図１１に示すようなトップビュー型の発光ダイオードランプ８０を作製した。
　まず、熱抵抗が９℃／Ｗとされたマウント用基板８５の表面に設けられたｐ電極端子８３に発光ダイオードＡのヒートシンク基板１側を接着し、また、発光ダイオードＡのｎ型電極層９をワイヤー８６でｎ電極端子８４に接合した。そして、透明な樹脂からなるモールド樹脂８１で発光ダイオードＡの周辺をモールドすることにより、図１１に示すようなトップビュー型の発光ダイオードランプ（ランプ）８０を作製した。
「発光特性の測定」
　上記手順で得られた発光ダイオードＡが実装されてなる発光ダイオードランプ８０について、ｎ電極端子８４及びｐ電極端子８３を介して、ｎ型電極層９とヒートシンク基板１との各電極間に順方向電流を流したところ、主波長が６２０ｎｍとされた赤色光が出射された。また、各電極間に２．２Ｖの順方向電圧で１５０ｍＡの順方向電流を流した際の発光効率は約７０ｌｍ／Ｗとなり、高い発光効率を備えることが明らかとなった。また、この際の電力密度は１．４３Ｗ／ｍｍ２であった。
［比較例１］
　比較例１においては、基板全体がＣｕ材料からなり、厚さが８０μｍのヒートシンク基板を用いた点を除き、上記実施例と同様の方法で発光ダイオードを作製し、さらに、この発光ダイオードを用いて、上記実施例と同様の方法でトップビュー型の発光ダイオードランプを作製した。本比較例で用いたＣｕ材料からなるヒートシンク基板は、熱伝導率が３９８Ｗ／ｍ・Ｋ、熱膨張係数が１６．８ｐｐｍ／Ｋであった。
　本比較例では、接合工程において、ヒートシンク基板と化合物半導体層を含む積層体とを接合した後、化合物半導体層に割れが発生した。これは、ヒートシンク基板と化合物半導体層との間の熱膨張係数の差が大きいため、化合物半導体層に大きな応力が発生して割れたものと考えられる。また、本比較例においては、分割工程でのチップ分割の際、ダイシングソーのブレードの消耗が激しくチップの欠けが多発し、少量のチップしか作製できず、歩留まりの低いものとなった。このように、本比較例では、分割後のチップの殆どが不合格となり、実用的なプロセスではないことが明らかとなった。
　また、分割工程において損傷が生じることなく作製することができた本比較例の発光ダイオードが実装されてなるランプについて、ｎ電極端子及びｐ電極端子を介して、ｎ型電極層とヒートシンク基板の各電極間に順方向電流を流したところ、主波長が６２０ｎｍとされた赤色光が出射された。また、各電極間に２．２Ｖの順方向電圧で１５０ｍＡの順方向電流を流した際の発光効率は約７２ｌｍ／Ｗとなり、発光効率の点では問題が無かったものの、上述したように、本比較例では分割後のチップの殆どが不合格であり、工業生産性の観点から実用的ではなかった。
［比較例２］
　比較例２においては、基板全体がＭｏ材料からなり、厚さが８０μｍのヒートシンク基板を用いた点を除き、上記実施例と同様の方法で発光ダイオードを作製し、さらに、この発光ダイオードを用いて、上記実施例と同様の方法でトップビュー型の発光ダイオードランプを作製した。本比較例で用いたＭｏ材料からなるヒートシンク基板は、熱伝導率が１３８Ｗ／ｍ・Ｋであった。
　本比較例では、Ｍｏ材料からなるヒートシンク基板と化合物半導体層との間の熱膨張係数の差が小さいことから、接合工程において化合物半導体層に損傷が生じることが無く、また、分割工程における加工性も良好となり、歩留まりが高いものとなった。
　また、本比較例の発光ダイオードが実装されてなるランプについて、ｎ電極端子及びｐ電極端子を介して、ｎ型電極層とヒートシンク基板の各電極間に順方向電流を流したところ、主波長が６２０ｎｍとされた赤色光が出射された。また、各電極間に２．２Ｖの順方向電圧で１５０ｍＡの順方向電流を流した際の発光効率は約６２ｌｍ／Ｗとなり、上記実施例に対して発光効率が劣ることが明らかとなった。これは、ヒートシンク基板全体がＭｏ材料からなるため、分割時の加工性等には優れているものの、放熱性が充分ではないため、発光効率が低くなっているものと考えられる。
　以上の結果により、本発明に係る発光ダイオード並びにそれが用いられてなるランプが、発光効率に優れ、高い輝度を備えるとともに、本発明に係る発光ダイオードの製造方法が歩留まりに優れていることが明らかである。
　本発明の発光ダイオードは、優れた放熱特性を備え、従来にない高輝度で高効率の発光ダイオードを提供するものなので、各種の表示ランプや照明器具等に好適に用いることができる。
１…ヒートシンク基板（基板）、２…基材部、２１…凹部、２ａ…上面（一面側）、２ｂ…下面、３…埋設部、４…接合層、５…ｐ型オーミック電極、６…ｐ型半導体層、７…発光層、８…ｎ型半導体層、９…ｎ型電極層、１１…化合物半導体層、１１ａ…光取出面、１１ｂ…分断溝、３０…積層用基板、Ａ…発光ダイオード、８０…発光ダイオードランプ（ランプ）

Claims (24)

  1. 　基板上に少なくとも発光層を含む化合物半導体層が積層され、前記化合物半導体層の上面側が発光面とされたチップ構造を有する発光ダイオードであって、
    　前記基板は、基材部と、前記基材部に囲まれた埋設部とからなり、
    　前記基材部が、前記埋設部よりも熱膨張係数が小さな材料からなることを特徴とする発光ダイオード。
  2. 　前記基板は、前記基材部と前記埋設部とが、それぞれ異なる金属材料からなることを特徴とする請求項１に記載の発光ダイオード。
  3. 　前記基材部と前記化合物半導体層との間の熱膨張係数の差が、±１．５ｐｐｍ／Ｋ以内であることを特徴とする請求項１又は請求項２に記載の発光ダイオード。
  4. 　前記基板は、熱伝導率が２００Ｗ／ｍ・Ｋ以上であることを特徴とする請求項１～請求項３の何れか１項に記載の発光ダイオード。
  5. 　前記基材部は、モリブデン又はタングステン、あるいはこれらの合金材料からなることを特徴とする請求項１～請求項４の何れか１項に記載の発光ダイオード。
  6. 　前記埋設部は、金、銀、銅、又はアルミニウムから選択される少なくとも何れか１種以上の元素を含む材料からなることを特徴とする請求項１～請求項５の何れか１項に記載の発光ダイオード。
  7. 　前記埋設部が、金、銀、銅、又はアルミニウムから選択される少なくとも何れか１種以上の元素を含むメッキ層であることを特徴とする請求項６に記載の発光ダイオード。
  8. 　前記基材部に凹部が形成され、前記凹部に前記埋設部が設けられていることを特徴とする請求項１～請求項７の何れか１項に記載の発光ダイオード。
  9. 　前記埋設部の厚さが、前記基材部の厚さの７０％以上であることを特徴とする請求項１～請求項８の何れか１項に記載の発光ダイオード。
  10. 　前記基材部に貫通部が形成され、前記貫通部に前記埋設部が設けられていることを特徴とする請求項１～請求項７の何れか１項に記載の発光ダイオード。
  11. 　前記化合物半導体層に含まれる前記発光層は、ＡｌＧａＩｎＰ又はＡｌＧａＡｓを含む材料からなることを特徴とする請求項１～請求項１０の何れか１項に記載の発光ダイオード。
  12. 　前記基板が、１辺あたりの長さが５００μｍ以上の平面視略四角形とされていることを特徴とする請求項１～請求項１１の何れか１項に記載の発光ダイオード。
  13. 　前記化合物半導体層は、前記基板上において、少なくとも、ｐ型半導体層、発光層及びｎ型半導体層の各層が積層されてなることを特徴とする請求項１～請求項１２の何れか1項に記載の発光ダイオード。
  14. 　さらに、前記化合物半導体層の前記ｎ型半導体層上に、負極であるｎ型電極層が設けられているとともに、前記基板が正極とされ、各電極間に０．５Ｗ／ｍｍ２以上の密度を有する電力が印加されるものであることを特徴とする請求項１３に記載の発光ダイオード。
  15. 　前記基板と化合物半導体層とが、金属接合層によって接合されてなることを特徴とする請求項１～請求項１４の何れか１項に記載の発光ダイオード。
  16. 　前記基板と化合物半導体層とが直に接合されてなることを特徴とする請求項１～請求項１４の何れか１項に記載の発光ダイオード。
  17. 　積層用基板上に、少なくとも発光層を含む化合物半導体層を形成し、前記化合物半導体層に備えられる第２の半導体層の上にオーミック特性を有する第２の電極を形成した後、前記第２の電極を覆うように接合層を積層して積層体を形成する工程と
    　基材部の少なくとも一部にエッチング法によって凹部又は貫通部を形成し、前記凹部又は貫通部の内部に埋設部を形成することで基板を形成した後、前記積層体の接合層と前記基板の一面側とを接合することで前記積層体と前記基板とを接合する工程と、
    　前記積層用基板を前記化合物半導体層から剥離して、前記化合物半導体層に備えられる第１の半導体層の光取出面を露出させた後、前記光取出面の上に第１の電極を形成する工程と、
    　前記化合物半導体層及び前記接合層を複数に分割した後、前記複数の化合物半導体層の各々の間に形成される分断溝に沿って、前記基板における基材部の位置を切断することで素子単位に分割する工程と、を具備しており、
    　前記基材部が、前記埋設部よりも熱膨張係数が小さな材料からなることを特徴とする発光ダイオードの製造方法。
  18. 　積層用基板上に、少なくともｎ型半導体層、発光層及びｐ型半導体層を順次積層して化合物半導体層を形成する半導体層形成工程と、
    　前記化合物半導体層に備えられる前記ｐ型半導体層の上にｐ型オーミック電極を形成した後、前記ｐ型オーミック電極を覆うように接合層を積層して積層体を形成する積層体形成工程と、
    　基材部の少なくとも一部にエッチング法によって凹部又は貫通部を形成した後、前記凹部又は貫通部の内部に埋設部を形成することで基板を形成する基板形成工程と、
    　前記積層体の接合層と前記基板の一面側とを接合することにより、前記化合物半導体層と前記基板とを接合する接合工程と、
    　前記積層用基板を前記化合物半導体層から剥離して、前記化合物半導体層に備えられる前記ｎ型半導体層の光取出面を露出させる除去工程と、
    　前記ｎ型半導体層の光取出面の上にｎ型電極層を形成する電極形成工程と、
    　前記化合物半導体層及び前記接合層を複数に分割した後、前記複数の化合物半導体層の各々の間に形成される分断溝に沿って、前記基板における基材部の位置を切断する分割工程と、を具備しており、
    　前記基材部が、前記埋設部よりも熱膨張係数が小さな材料からなることを特徴とする発光ダイオードの製造方法。
  19. 　前記基板形成工程は、前記基材部の凹部の内部にメッキ法を用いて前記埋設部を形成することを特徴とする請求項１８に記載の発光ダイオードの製造方法。
  20. 　前記基板形成工程は、前記基材部を、モリブデン又はタングステン、あるいはこれらの合金材料から形成することを特徴とする請求項１８又は請求項１９に記載の発光ダイオードの製造方法。
  21. 　前記基板形成工程は、前記埋設部を、金、銀、銅、又はアルミニウムから選択される少なくとも何れか１種以上の元素を含む材料から形成することを特徴とする請求項１８～請求項２０の何れか１項に記載の発光ダイオードの製造方法。
  22. 　前記電極形成工程と前記分割工程との間において、前記ｎ型半導体層の前記光取出面を粗面化する粗面化工程を設けることを特徴とする請求項１８～請求項２１の何れか１項に記載の発光ダイオードの製造方法。
  23. 　請求項１７～請求項２２の何れか１項に記載の製造方法で得られる発光ダイオード。
  24. 　請求項１～請求項１６、又は請求項２３の何れか１項に記載の発光ダイオードが用いられてなるランプ。
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