WO2010103574A1 - 通信装置、パケット同期方法 - Google Patents

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WO2010103574A1
WO2010103574A1 PCT/JP2009/001122 JP2009001122W WO2010103574A1 WO 2010103574 A1 WO2010103574 A1 WO 2010103574A1 JP 2009001122 W JP2009001122 W JP 2009001122W WO 2010103574 A1 WO2010103574 A1 WO 2010103574A1
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WO
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packet
data
header
length
check code
Prior art date
Application number
PCT/JP2009/001122
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English (en)
French (fr)
Inventor
古田大太郎
Original Assignee
富士通株式会社
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Publication date
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Priority to JP2011503562A priority patent/JP5382109B2/ja
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/10—Arrangements for initial synchronisation

Definitions

  • the present invention relates to a technique for synchronizing packets included in input data in data transfer.
  • E-UTRAN Evolved UMTS Terrestrial Radio Access Network
  • IP Internet Protocol
  • a communication device such as a mobile terminal (UE: User Equipment) uses a protocol such as PPP (Point to Point Protocol) when transferring data with an external device by USB (Universal Serial Bus) communication.
  • PPP Point to Point Protocol
  • USB Universal Serial Bus
  • a communication device for synchronizing packets with input data from an external device.
  • This communication device (A) A test in which a predetermined amount of first input data is set as a check code and input data before the first input data is set as test target data is performed for each data input for each unit data amount, and a desired test result is obtained.
  • a first detection unit for detecting a check code by obtaining (B) It is estimated that the start position of the inspection target data when the check code is detected by the first detection unit is the start position of the header of the first packet, and the packet length of the first packet is read from the header A first header analysis unit; (C) a first determination unit that determines whether a length of data to be inspected when a check code is detected by the first detection unit matches a packet length read by the first header analysis unit; (D) Estimating that the leading position of the input data following the check code detected by the first detector is the leading position of the header of the second packet following the first packet, and from the header, A second header analyzer for reading the packet length; Is provided.
  • the first packet is detected as input data corresponding to the packet length read by the first determination unit.
  • the second packet is detected as subsequent input data corresponding to the packet length read by the second analyzer.
  • packet synchronization with respect to input data is taken.
  • a packet synchronization method that performs the same processing as that of the communication apparatus is provided.
  • the communication device can synchronize packets from input data from the external device without using a special protocol with the external device.
  • the block diagram which shows the principal part of the structure of the portable terminal which concerns on 1st Embodiment.
  • the flowchart which shows the process inside the portable terminal which concerns on 1st Embodiment.
  • FIG. 1 shows a communication system including a mobile terminal (UE: User Equipment) according to the embodiment and an external TE (Terminal Equipment) 2 such as a personal computer. Show.
  • the portable terminal and the external TE are connected by a USB (Universal Serial Bus) cable.
  • USB Universal Serial Bus
  • the mobile terminal transmits and receives a large amount of data such as image data in the bulk transfer mode from the external TE through the USB cable.
  • data transfer is sequentially performed from the external TE to the mobile terminal in units of a fixed transfer amount (1 to 512 bytes) without recognizing the transfer data layer. Is made.
  • a CRC (Cyclic Redundancy Check) code is added at the end of the IP packet before data transfer.
  • CRC Cyclic Redundancy Check
  • data transmission / reception is performed with a CRC code added.
  • the type of CRC may be determined in advance between the mobile terminal and the external TE. In this embodiment, for example, CRC-16 is used.
  • the IP packet is detected by detecting the CRC code from the bulk data transferred from the external TE (in the following description, “synchronize the packet” or “synchronization as appropriate”). It is written as “Detect”.)
  • FIG. 2 is a block diagram illustrating a main part of the configuration of the mobile terminal according to the embodiment.
  • the mobile terminal (UE) includes a CPU 2, a memory 3, an upstream data processing unit 4, and a downstream data processing unit 5.
  • the upstream data processing unit 4 includes a USB interface (USB I / F) 11, an S / P (Serial / Parallel) interface (S / P I / F) 12, selectors (SEL) 13 and 16, and a first packet detection unit 14.
  • a second packet detection unit 15 includes a DMA controller (DMAC) 17, a bus interface (BUS I / F) 18, a CRC processing unit 19 (first detection unit), and a state machine 20.
  • the downlink data processing unit 5 includes a USB interface (USB I / F) 51, an S / P (Serial / Parallel) interface (S / P I / F) 52, a buffer (BUF) 55, a CRC adding unit 56, a DMA (Direct Memory Access) controller (DMAC) 57 and bus interface (BUS I / F) 58.
  • a solid line with an arrow indicates a flow of processing of transfer data
  • a dotted line with an arrow indicates a flow of processing of internal control data.
  • the configuration of the uplink data processing unit 4 will be described along the flow of uplink data processing.
  • the USB interface 11 receives data from an external TE through a USB cable according to the USB protocol.
  • bulk transfer is assumed as a data transfer mode by USB. In this bulk transfer, a relatively large amount of data is transferred from the external TE to the mobile terminal aperiodically.
  • the PACKET_RCVD signal (in the following description, for example, H level: packet detection) is sent from the first packet detection unit 14 or the second packet detection unit 15 to the state machine 20 as a signal indicating whether or not a packet can be detected. Impossible, L level: packet detection possible).
  • the upstream data processing unit 4 sends a CRC_OK signal (for example, H level in the following description) as a signal indicating OK / NOK for CRC detection from the first packet detection unit 14 or the second packet detection unit 15 to the state machine 20.
  • CRC detection NOK, L level: CRC detection OK. Is transmitted.
  • the S / P interface 12 converts the serial data from the USB interface 11 into parallel data having a data size suitable for CRC detection, for example, 1 byte width.
  • the 1-byte data (unit data amount data) is output to the selector 13 and the CRC processing unit 19.
  • the selector 13 outputs 1-byte data from the S / P interface 12 to either the first packet detection unit 14 or the second packet detection unit 15 in accordance with a control command from the state machine 20.
  • the CRC processing unit 19 has a configuration capable of performing CRC calculation on 1-byte width data from the S / P interface 12 in parallel with one clock.
  • the CRC processing unit 19 applies a 16-bit CRC (CRC-16), for example, X 16 + X 15 + X 2 +1 is used as the generator polynomial.
  • the CRC processing unit 19 performs a modulo operation using the generator polynomial, and notifies the state machine 20 of the inspection result. Specifically, when the remainder of the modulo operation is a desired value (typically “0”), the CRC detection is OK, and an L-level CRC_OK signal is transmitted to the state machine 20.
  • the CRC processing unit 19 includes a buffer (not shown) that sequentially stores 1-byte data from the S / P interface 12.
  • the CRC processing unit 19 performs CRC detection in response to a control command from the first packet detection unit 14, the 16-bit data that is finally input to the inspection target data in the buffer is a CRC code (inspection code).
  • the above modulo operation (inspection) is performed assuming that.
  • the CRC code is detected, that is, when the CRC detection is OK, the internal buffer is reset.
  • FIG. 3 is a diagram illustrating a CRC detection process for each clock when CRC detection is performed in accordance with a control command from the first packet detection unit 14.
  • FIG. 3 is a diagram exemplifying modulo arithmetic processing in successive k th to k + 2 th clocks in time series.
  • the last 1 byte in the buffer and the newly input 1 byte data are assumed to be CRC codes, and the remaining data in the buffer is used as data to be inspected. Performs modulo arithmetic.
  • the first packet detection unit 14 includes a header analysis unit 141 (first header analysis unit) and a buffer (BUF) 142, and detects a CRC code added to the end of the packet. Synchronize IP packets. When first detecting a packet, the first packet detection unit 14 performs packet detection.
  • the buffer 142 has at least a capacity corresponding to the expected packet size, and 1-byte data transferred from the selector 13 is sequentially stored.
  • the buffer 142 stores the same data as the inspection object data in the CRC processing unit 19 at each clock.
  • the first packet detection unit 14 receives an L-level CRC_OK signal from the state machine 20.
  • the header analysis unit 141 recognizes that the data stored in the buffer 142 is a packet, and analyzes the header from the head position of the stored data. That is, in the case of an IP packet, since the field configuration in the header is known in advance, the header analysis unit 141 reads the packet length (Total Length) from the header.
  • the first packet detection unit 14 as the first determination unit determines whether or not the read packet length matches the data length in the buffer 142. That is, the packet length is verified.
  • an L level PACKET_RCVD signal is transmitted to the state machine 20.
  • the detected packet is transferred to the memory 3 through the bus interface 18 and the bus under the control of the DMA controller 17.
  • the second packet detection unit 15 includes a header analysis unit 151 (second header analysis unit), a counter 152, and a buffer (BUF) 153.
  • the buffer 153 has at least a capacity corresponding to the size of a scheduled packet.
  • the processing of the second packet detector 15 is started. That is, the selector 13 is switched under the control of the state machine 20.
  • the header analysis unit 151 estimates that the start position of the data input from the selector 13 is the start position of the header of the packet next to the already detected packet, and calculates the packet length from a predetermined field of the header. read out.
  • the counter 152 is a byte counter that counts up every time one byte is input from the selector 13.
  • the counter 152 sequentially accumulates 1-byte data from the selector 13 in the buffer 153.
  • the second packet detector 15 stops the counter 152 when the value of the counter 152 reaches a value (number of bytes) corresponding to the read packet length, and transmits an L level PACKET_RCVD signal to the state machine 20. To do. Packets stored in the buffer 153 are transferred to the memory 3 through the bus interface 18 and the bus under the control of the DMA controller 17.
  • the counter 152 is cleared after the L level PACKET_RCVD signal is transmitted.
  • the state machine 20 is provided for controlling processing in the upstream data processing unit 4 while performing a predetermined state transition.
  • a state transition diagram in the state machine 20 is shown in FIG.
  • the state transition in the state machine 20 will be described in association with the operation in the upstream data processing unit 4 in each state.
  • FIG. 4 when the processing of the uplink data processing unit 4 is started (service in), a state (state SA) in which packet detection (first packet detection) is performed by the first packet detection unit 14 is entered.
  • state SA state SA
  • the selectors 13 and 16 are controlled so that 1-bit data from the S / P interface 12 is sequentially input to the first packet detection unit 14 and packet detection processing is performed in the first packet detection unit 14. It will be.
  • the state machine 20 detects the packet by the second packet detection unit 15 (first detection). Transition to a state (state SB) where two packets are detected. As a result, the selectors 13 and 16 are controlled so that 1-bit data from the S / P interface 12 is sequentially input to the second packet detector 15 and packet detection processing is performed in the second packet detector 15. It will be.
  • the second packet detection unit 15 may verify the read packet length depending on whether the read packet length is a value within a range planned for the packet length.
  • NOK not OK
  • NOK synchronization detection NOK
  • PDCP Packet Data Convergence Protocol
  • SDU Service Data Unit
  • the data is input to the adding unit 56.
  • the CRC adding unit 56 generates a CRC code for each PDCP-SDU and transfers it to the buffer 55 with the CRC code added.
  • the PDCP-SDU to which the CRC code is added is transferred from the USB interface 51 to the external TE aperiodically for each fixed amount of data via the S / P interface 52 by, for example, bulk transfer.
  • FIGS. 5 and 6 are flowcharts showing processing when the state machine 20 is in the states SA and SB, respectively.
  • 7 and 8 are flowcharts showing data flows when the state machine 20 is in the states SA and SB, respectively.
  • (A) the process when the state machine 20 is in the state SA and (B) the process when the state machine 20 is in the state SB will be described separately.
  • the state machine 20 enters the state SA (see FIG. 4), and the processing in the first packet detection unit 14 is performed.
  • the selectors 13 and 16 are controlled. Thereby, 1-byte data from the S / P interface 12 is sequentially sent to the CRC processing unit 19 and the first packet detection unit 14 (step S50 in FIG. 7) and accumulated.
  • the CRC processing unit 19 detects the CRC code by sequentially performing modulo operation on the data stored in 1-byte units in units of clocks (step S10 in FIG. 5)
  • the CRC-OK signal at the L level is sent to the state machine 20.
  • the CRC_OK signal is further transmitted from the state machine 20 to the first packet detector 14 (step S52 in FIG. 7).
  • the first packet detection unit 14 recognizes that the CRC code is detected.
  • the first packet detection unit 14 estimates that the stored data in the buffer 142 is the head position of the header of the packet, and reads the packet length from the header (step S12 in FIG. 5). Furthermore, the first packet detection unit 14 determines whether the length of the data in the buffer 142 matches the read packet length (that is, “packet length OK”) (step S14 in FIG. 5, FIG. 5). 7 step S54). If the packet length is OK, an L level PACKET_RCVD signal is transmitted to the state machine 20 (step S56 in FIG. 7). That is, a synchronization detection notification is made to the state machine 20 (step S16 in FIG. 5). If the packet length is not OK in step S14 of FIG. 5, CRC detection is performed again from step S10.
  • the state machine 20 continues the service unless instructed by the CPU 2 to stop the service (step S18 in FIG. 5).
  • the state SA 20 To state SB step S58 in FIG. 7; see FIG. 4.
  • the state machine 20 controls the selectors 13 and 16 in order to shift to the processing of the second packet detection unit 15.
  • the transfer destination of 1-byte data from the S / P interface 12 is switched from the first packet detection unit 14 to the second packet detection unit 15 (step S60 in FIG. 7).
  • the first packet detector 14 transmits an L-level PACKET_RCVD signal to the state machine 20, and then transmits a DMA_RQ signal requesting a DMA for transferring a packet held in the buffer 142 to the memory 3, to the DMA controller 17. (Step S62 in FIG. 7). Then, the packets in the buffer 142 are sequentially transferred to the memory 3 through the bus interface 18 in units of 1 byte (step S64 in FIG. 7). When the packet transfer to the memory 3 is completed, the DMA controller 17 transmits a DMA_COMPL signal indicating that the DMA is completed to the first packet detection unit 14 and the CPU 2. The DMA_COMPL signal is further transmitted from the first packet detection unit 14 to the state machine 20 (step S66 in FIG. 7).
  • the counter 152 starts counting the number of input bytes (step S24 in FIG. 6).
  • the second packet detection unit 15 estimates that the start position of the data input from the selector 13 is the start position of the header of the packet next to the already detected packet, and reads the packet length from a predetermined field of the header. (Step S26 in FIG. 6). Then, when the number of bytes corresponding to the read packet length is counted by the counter 152, the second packet detection unit 15 stops counting by the counter 152 (step S28 in FIG. 6) and accumulates in the buffer 153 at that time. It is determined that the received data is a packet.
  • the packet length is verified by determining whether or not the read packet length is a value in a range scheduled for the packet length (step S30 in FIG. 6 and step S74 in FIG. 8). If the packet length is OK, an L level PACKET_RCVD signal is transmitted to the state machine 20 as a synchronization detection notification (step S32 in FIG. 6 and step S76 in FIG. 8), and the counter 152 is cleared (step S36 in FIG. 6). . If the packet length is not OK in step S30 of FIG. 6, the second packet detection unit 15 transmits an H level PACKET_RCVD signal to the state machine 20. That is, an asynchronous detection notification is made to the state machine 20 (step S34 in FIG. 6).
  • the second packet detector 15 transmits an L level PACKET_RCVD signal to the state machine 20, and then transmits a DMA_RQ signal requesting a DMA for transferring a packet held in the buffer 153 to the memory 3 to the DMA controller 17. (Step S82 in FIG. 8). Then, the packets in the buffer 153 are sequentially transferred to the memory 3 through the bus interface 18 in units of 1 byte (step S84 in FIG. 8). When the packet transfer to the memory 3 is completed, the DMA controller 17 transmits a DMA_COMPL signal indicating that the DMA is completed to the second packet detection unit 15 and the CPU 2. The DMA_COMPL signal is further transmitted from the second packet detector 15 to the state machine 20 (step S86 in FIG. 8). Thereafter, in step S38 of FIG. 6, the second packet detection unit 15 continuously detects packets until the service of the state machine 20 is stopped by an instruction from the CPU 2.
  • step S32 in FIG. 6, step S76 in FIG. 8 When the state machine 20 receives an H level PACKET_RCVD signal from the second packet detector 15, that is, when an asynchronous detection notification is made (step S32 in FIG. 6, step S76 in FIG. 8), The state transitions from the state SB to the state SA in the machine 20 (see FIG. 4), and the processing of the first packet detection unit 14 resumes (step S20 in FIG. 5).
  • FIG. 9 is a diagram showing a flow of uplink data transfer from the external TE to the mobile terminal. 9, (a) to (c) show data processing in the external TE, and (d) to (f) show data processing in the mobile terminal, respectively.
  • the first IP packet includes an IP / SCTP header and an L3 (layer 3) message payload.
  • the second IP packet is made up of a payload of IP / UDP / RTP and image data (1st data).
  • the third IP packet includes a payload of IP / UDP / RTP and SMS (Short Message Service) data (2nd data).
  • SCTP Stream Control Transmission Protocol
  • UDP User Datagram Protocol
  • UDP User Datagram Protocol
  • RTP Real-time Transport Protocol
  • IP packet to be transferred is a transport layer data transfer protocol for delivering data streams such as voice and moving images in real time.
  • FIG. 9 the contents of the IP packet to be transferred are only shown for illustration, and the contents of the IP packet to be transferred may be arbitrary.
  • the external TE adds a CRC code to the transfer target IP packet before transferring the data to the mobile terminal. That is, the external TE generates and adds CRCs # 1 to # 3 as CRC codes for SDU payloads (for USB) # 1 to # 3 corresponding to the first to third IP packets, respectively.
  • the external TE performs bulk transfer of the SDU payload to which the CRC code is added with respect to the mobile terminal according to the embodiment for each fixed-size data according to the USB protocol.
  • the portion of the bulk transfer data that is insufficient is padded with a predetermined value (for example, “0”).
  • FIG. 9D shows USB bulk transfer data received on the mobile terminal side. In USB bulk transfer, fixed-length data transfer is performed regardless of the packet structure of the transfer data. Therefore, if no measures are taken on the mobile terminal side, the packets cannot be synchronized.
  • the mobile terminal performs the uplink data processing described with reference to FIGS. 7 and 8. That is, in the uplink data processing unit 4 of the mobile terminal, the first packet detection unit 14 mainly operates to detect CRC # 1, reads the packet length by estimating the header, and the packet length is OK (normal). Make sure. As a result, the first IP packet to which CRC # 1 is added is detected. Once the first IP packet is detected, the second packet detection unit 15 mainly operates to estimate the header from the data following the CRC # 1 and read the packet length, so that the CRC # 2 is added. IP packets are detected. Similarly, the next IP packet to which CRC # 3 is added is detected.
  • each IP packet detected in FIG. 9E becomes a PDCP-SDU (PDCP payload).
  • PDCP headers in the PDCP (Packet Data Convergence Protocol) layer, RLC (Radio Link Link Control) layer, and MAC (Medium Access Control) layer are sequentially provided for the PDCP-SDU (PDCP payload).
  • An RLC header and a MAC header can be added.
  • the mobile terminal of this embodiment can synchronize IP packets by detecting a CRC code. Therefore, higher layer processing can be performed with IP packets without using a protocol such as PPP.
  • the mobile terminal of the second embodiment improves the reliability of packet detection in the second packet detector 15 compared to the mobile terminal of the first embodiment.
  • the configuration of the mobile terminal according to the second embodiment is substantially the same as the configuration shown in FIG. 2, and the differences will be mainly described below.
  • the second packet detection unit 15 performs the following processing. That is, the counter 152 (measurement unit) starts its operation together with the input from the selector 13 (S / P interface 12). 1-byte data from the selector 13 is sequentially stored in the buffer 153. The header analysis unit 151 estimates that the start position of the data input from the selector 13 is the start position of the header of the packet next to the already detected packet, and reads the packet length from a predetermined field of the header.
  • the second packet detection unit 15 verifies whether or not the read packet length is correct based on the count value of the counter 152 when the CRC detection notification is received. In this packet length verification, it is determined whether the number of bytes of the read packet length matches the count value. If they match, the second packet detector 15 determines that the packet has been correctly detected (synchronized detection).
  • the state machine 20 instructs the second packet detector 15 to start processing (step S22), and the selectors 13 and 16 are controlled.
  • 1-byte data from the S / P interface 12 is sequentially sent to and stored in the CRC processing unit 19 and the second packet detecting unit 15.
  • the counter 152 starts counting the number of input bytes (step S24).
  • the second packet detection unit 15 estimates that the start position of the data input from the selector 13 (S / P interface 12) is the start position of the header of the packet next to the already detected packet, and determines the predetermined header.
  • the packet length is read from the field (step S26).
  • the second packet detection unit 15 When the second packet detection unit 15 receives the CRC detection notification from the CRC processing unit 19 (step S27), the second packet detection unit 15 stops the counter 152 (step S28). Then, the second packet detection unit 15 reads the value of the counter 152 and determines whether or not the read packet length is correct by determining whether the count value matches the number of bytes of the packet length read in step S26. Judgment is made (step S29). That is, the packet length is verified.
  • step S29 When the second packet detector 15 determines in step S29 that the packet length is correct, the second packet detector 15 sends a synchronization detection notification to the state machine 20 (step S32) and clears the counter 152 (step S36). On the other hand, when it is determined in step S29 that the packet length is not correct, an asynchronous detection notification is sent to the second packet detector 15 (step S34). Thereafter, in step S38, the second packet detection unit 15 continues to detect packets until the service of the state machine 20 is stopped by an instruction from the CPU 2.
  • FIG. 11 shows the transfer of uplink data from the external TE to the mobile terminal of this embodiment.
  • FIG. 11 is different from FIG. 9 described in the first embodiment only in the process in (e).
  • the upstream data processing unit 4 of the mobile terminal uses the first process.
  • the packet detection unit 14 mainly operates to detect CRC # 1, estimates the header, reads the packet length, and confirms the normality of the packet length. This is the same as the process shown in FIG. 9 in that the first IP packet to which CRC # 1 is added is detected.
  • the second packet detector 15 mainly operates to estimate the header from the data following CRC # 1 and read the packet length. Further, by detecting the CRC code and verifying the packet length based on the counter value, the next IP packet to which CRC # 2 is added is detected. Similarly, the next IP packet to which CRC # 3 is added is detected.
  • the synchronization of the packet that is continuously performed after the first packet is once detected is not dependent only on the reading of the packet length, but the read packet length Are sequentially verified based on the detection of the CRC code. Therefore, the reliability of packet detection is improved.
  • the mobile terminal of the third embodiment is a data terminal that is faster than the mobile terminal of the first or second embodiment.
  • the second packet detection unit is controlled (pipeline processing) so that data input / output is parallel on the time axis.
  • the uplink data processing unit 4a is different from the uplink data processing unit 4 shown in FIG. 2 in the second packet detection unit 15a and the state machine 20a.
  • the second packet detection unit 15a is different from the second packet detection unit 15 in that the second packet detection unit 15a includes a pair of buffers (BUF) 153a and 153b constituting a double buffer (so-called ping-pong buffer).
  • Each of the pair of buffers 153a and 153b has a capacity corresponding to the expected packet size.
  • the second packet detection unit 15a alternately switches the processing target buffer between the pair of buffers 153a and 153b each time a packet is detected.
  • the 1-byte data from the selector 13 is accumulated in the processing target buffer, and the data in the processing target buffer becomes the processing target of the header analysis unit 151 and the counter 152.
  • a packet is output from the buffer 153b in parallel with a period in which data is input into the buffer 153a (processing target buffer).
  • a packet is output from the buffer 153a in parallel with the period during which data is input to the buffer 153b (processing target buffer).
  • FIG. 13 is a state transition diagram of the state machine 20a.
  • state transition in the state machine 20a will be described in association with operations in the upstream data processing unit 4a in each state.
  • the process of the second packet detection unit 15 a is described as being divided into a set of phases P_a and P_b.
  • the state machine 20a transmits the packet according to the phase P_a of the second packet detection unit 15a. Transition is made to a state (state SB_a) in which detection (second packet detection (phase P_a)) is performed. Accordingly, the selectors 13 and 16 are controlled, and 1-bit data from the S / P interface 12 is sequentially stored in the buffer 153a in the second packet detection unit 15a.
  • the state machine 20a When the state machine 20a receives a signal indicating that a packet can be detected (L level PACKET_RCVD signal) and a DMA_COMPL signal indicating that DMA has been completed ((synchronization detection OK) & (DMA completion) ) And the state (state SB_b) in which the second packet detection unit 15a performs the packet detection (second packet detection (phase P_b)) by the phase P_b.
  • the selectors 13 and 16 are controlled, and 1-bit data from the S / P interface 12 is sequentially stored in the buffer 153b in the second packet detection unit 15a.
  • the state machine 20a receives a signal indicating that a packet can be detected (L level PACKET_RCVD signal) and a DMA_COMPL signal indicating that DMA has been completed ((synchronization detection OK) & (DMA completion) ), Transition to the state SB_a again. Thereafter, the state machine 20a changes the state between the states SB_a and SB_b each time a packet is detected.
  • the state machine 20a transitions to the state SA when the synchronization detection is NOK when the state machine 20a is in any of the states SB_a and SB_b.
  • FIG. 14 is a flowchart showing a data flow when the state machine 20a is in the state SB_a or SB_b.
  • the data flow when the state machine 20a is in the state SA is the same as that shown in FIG. 14, the same processing parts as those shown in FIG. 8 are denoted by the same reference numerals as those in FIG.
  • the processing is divided into the second packet detection unit 15a (phase P_a) and the second packet detection unit 15a (P_b). Each phase is executed alternately.
  • the state machine 20a moves to the state SB_a (see FIG. 13).
  • the state machine 20a instructs the second packet detection unit 15a (phase P_a) to start processing.
  • 1-byte data from the S / P interface 12 is sequentially transmitted to the CRC processing unit 19 and the second packet detection unit 15a (phase P_a) (step S70).
  • 1-byte data is sequentially stored in the buffer 153a.
  • step S72 the CRC processing unit 19 transmits a CRC_OK signal to the state machine 20a as a CRC detection notification.
  • This CRC_OK signal is further transmitted to the second packet detector 15a (phase P_a).
  • the second packet detection unit 15a Upon receiving the CRC_OK signal (CRC detection notification), the second packet detection unit 15a (phase P_a) verifies the packet length (step S75). If the packet length is OK, the second packet detection unit 15a (phase P_a) outputs an L level PACKET_RCVD signal as a synchronization detection notification.
  • the data is transmitted to the state machine 20a (step S76).
  • the state machine 20a has received a DMA_COMPL signal indicating that the DMA transfer of the packet detected before step S70 has been completed from the second packet detection unit 15a (P_b).
  • the state machine 20a makes a transition from the state SB_a to the state SB_b (see FIG. 13).
  • 1-byte data from the S / P interface 12 is sequentially sent to the CRC processing unit 19 and the second packet detection unit 15a (phase P_b).
  • step S80 switching is performed from the transfer destination of the input data from the S / P interface 12 (step S80), the 1-byte data sequentially, the CRC processing unit 19, and the second packet detection unit It is accumulated in the buffer 153b of 15a (phase P_b) (step S90). Then, a CRC_OK signal as a CRC detection notification is transmitted from the CRC processing unit 19 to the state machine 20a and further to the second packet detection unit 15a (phase P_b) (step S92).
  • step S76 the second packet detection unit 15a transmits to the DMA controller 17 a DMA_RQ signal for requesting DMA for transferring the detected packet (input data in the buffer 153a) to the memory 3 (step S76). S82). Thereafter, the detected packets are sequentially transferred to the memory 3 via the bus interface 18 for each byte data (step S84).
  • steps S84 and S90 are processing for different buffers, at least part of them can be performed in parallel on the time axis.
  • a DMA_COMPL signal indicating that the DMA transfer is completed is transmitted from the DMA controller 17 to the CPU 2 and the second packet detection unit 15a (phase P_a).
  • This DMA_COMPL signal is further transmitted to the state machine 20a (step S86).
  • the second packet detection unit 15a (phase P_a) is in a state where processing can be started anytime after the synchronization detection by the second packet detection unit 15a (phase P_b) is completed.
  • the communication device and the packet synchronization method of the present invention are not limited to the above embodiments, and various improvements and modifications can be made without departing from the spirit of the present invention. Of course it is also good.
  • the process of reading the packet length of the IP packet is performed, but this process may be changed according to the version information of the IP packet. More specifically, since the field position of the packet length information included in the header of the IP packet differs between IPv4 and IPv6, in the process of reading the packet length of the IP packet, the version information is read first, and the version information is After recognizing, the packet length is read from an appropriate field position. In both IPv4 and IPv6, version information is arranged at the head of the header.
  • this packet synchronization method relies on detection of a CRC code added between adjacent packets, and the type of the packet itself is not limited as long as packet length information can be read from a known location.

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Abstract

　通信装置において、外部装置との間で特別なプロトコルを用いることなく、その外部装置からの入力データからパケットの同期をとることができるようにする通信装置が提供される。外部ＴＥでは、携帯端末（ＵＥ）へのデータ転送前に、パケット毎にＣＲＣコードを付加する。外部ＴＥからＵＥへはＵＳＢプロトコルに従ってデータがバルク転送される。ＵＥでは、ＣＲＣ処理部１９で入力データのＣＲＣコードが検出される。ＣＲＣコードが検出されると、第１パケット検出部１４ではパケット長を読み取ることで、最初のパケットが検出される。いったん最初のパケットが検出されると、第２パケット検出部１５ａでは、順にパケット長を読み取ることで、後続のパケットが検出される。

Description

通信装置、パケット同期方法
　本発明は、データ転送において、入力データに含まれるパケットの同期をとる技術に関する。
　３ＧＰＰ(3rd Generation Partnership Project)では、次世代無線通信システムとしてＬＴＥ（Long Term Evolution）が議論されている。ＬＴＥでは、Ｅ－ＵＴＲＡＮ(Evolved UMTS Terrestrial Radio Access Network)と呼ばれる無線アクセスネットワークを利用し、すべてＩＰ(Internet Protocol)ベースのトラフィックのサービスを提供することが予定されている。なお、Ｅ－ＵＴＲＡＮの仕様については、例えば非特許文献１等に開示されている。
3GPP TS 36.133 V8.4.0(2008-12) :3rd Generation Partnership Project;Technical Specification Group Radio Access Network; "Evolved UniversalTerrestrial Radio Access (E-UTRA); Requirements for support of radio resourcemanagement" (Release 8)
　ところで、従来、携帯端末（ＵＥ：User Equipment）のような通信装置は、外部装置との間でＵＳＢ(Universal Serial Bus)通信によるデータ転送を行う場合、例えばＰＰＰ(Point to Point Protocol)等のプロトコルを利用して行ってきた。ＵＳＢ通信で比較的大量のデータを転送する場合には、一定量のデータ毎にバルク転送モードで転送される（いわば、レイヤを意識せずにデータが転送される）ことになるが、ＰＰＰでは、ＰＰＰフレームの先頭フラグを検出することにより、容易にフレームの同期をとることができる。
　しかしながら、すべてＩＰパケットで処理することが前提の次世代無線通信システムに属する携帯端末等の通信装置が、外部装置からのＵＳＢ通信によるデータ転送を受ける場合には、上位レイヤにおける処理負荷を軽減する観点から、ＰＰＰによらずＩＰパケットの同期をとれるようにすることが好ましい。すなわち、通信装置において、外部装置との間で特別なプロトコルを用いることなく、その外部装置からの入力データからパケットの同期をとることができるようにすることが課題である。
　第１の観点では、外部装置からの入力データに対して、パケットの同期をとるための通信装置が提供される。
　この通信装置は、
　（Ａ）所定量の第１入力データを検査符号とし、当該第１入力データより前の入力データを検査対象データとした検査を、単位データ量毎のデータ入力毎に行い、所望の検査結果を得ることをもって検査符号を検出する第１検出部と、
　（Ｂ）前記第１検出部により検査符号が検出されたときの検査対象データの先頭位置が第１パケットのヘッダの先頭位置であると推定し、当該ヘッダから前記第１パケットのパケット長を読み出す第１ヘッダ解析部と、
　（Ｃ）前記第１検出部により検査符号が検出されたときの検査対象データの長さが、前記第１ヘッダ解析部により読み出されるパケット長、と一致するかを判定する第１判定部と、
　（Ｄ）第１検出部により検出される検査符号に続く入力データの先頭位置が、前記第１パケットに続く第２パケットのヘッダの先頭位置であると推定し、当該ヘッダから前記第２パケットのパケット長を読み出す第２ヘッダ解析部と、
　を備える。
　この通信装置では、第１判定部により読み出されるパケット長に相当する入力データとして、第１パケットが検出される。いったん第１パケットが検出されると、第２解析部により読み出されるパケット長に相当する後続の入力データとして、第２パケットが検出される。これにより、入力データに対するパケット同期がとられる。
　他の観点では、この通信装置と同様の処理を行うパケット同期方法が提供される。
　開示の通信装置およびパケット同期方法によれば、通信装置において、外部装置との間で特別なプロトコルを用いることなく、その外部装置からの入力データからパケットの同期をとることができる。
第１実施形態に係る携帯端末と外部ＴＥを含むシステム構成を示す図。 第１実施形態に係る携帯端末の構成の要部を示すブロック図。 ＣＲＣ検出処理を説明するための図。 第１実施形態に係る携帯端末内部のステートマシンの状態遷移図。 第１実施形態に係る携帯端末内部の処理を示すフローチャート。 第１実施形態に係る携帯端末内部の処理を示すフローチャート。 第１実施形態に係る携帯端末内部のデータフローを示すフロー図。 第１実施形態に係る携帯端末内部のデータフローを示すフロー図。 第１実施形態に係る携帯端末に対する外部ＴＥからの上りデータの転送のフローを示す図。 第２実施形態に係る携帯端末内部の処理を示すフローチャート。 第２実施形態に係る携帯端末に対する外部ＴＥからの上りデータの転送のフローを示す図。 第３実施形態に係る携帯端末の構成の要部を示すブロック図。 第３実施形態に係る携帯端末内部のステートマシンの状態遷移図。 第３実施形態に係る携帯端末内部のデータフローを示すフロー図。
符号の説明
　２…ＣＰＵ、３…メモリ、４，４ａ…上りデータ処理部，５…下りデータ処理部、１１…ＵＳＢインタフェース、１２…Ｓ／Ｐインタフェース、１３，１６…セレクタ、１４…第１パケット検出部、１５，１５ａ…第２パケット検出部、１７…ＤＭＡコントローラ、１８…バスインタフェース、１９…ＣＲＣ処理部、２０，２０ａ…ステートマシン
　（１）第１実施形態
　以下、本発明の通信装置の一実施形態としての携帯端末について説明する。
　（１－１）携帯端末（ＵＥ）と外部ＴＥの通信
　図１は、実施形態に係る携帯端末（ＵＥ：User Equipment）と、パーソナルコンピュータ等の外部ＴＥ(Terminal Equipment)２とを含む通信システムを示す。図１において、携帯端末と外部ＴＥとは、ＵＳＢ(Universal Serial Bus)ケーブルで接続されている。
　ここで、携帯端末が、外部ＴＥからＵＳＢケーブルを通して、例えば画像データ等の大量のデータをバルク転送モードにより送受信する場合を想定する。外部ＴＥから携帯端末へのＵＳＢによるバルク転送においては、転送データのレイヤが認識されることなく、一定の転送量（１～５１２バイト）のデータ単位で順次、外部ＴＥから携帯端末へデータの転送がなされる。
　図１に示す通信システムおいて、外部ＴＥでは、データ転送前にＩＰパケットの最後にＣＲＣ(Cyclic Redundancy Check)コードが付加される。そして、携帯端末と外部ＴＥとのＵＳＢ通信では、ＣＲＣコードが付加された状態でデータの送受信が行われる。ＣＲＣの種類は、携帯端末と外部ＴＥとの間で予め決めておけばよく、この実施形態では、例えばＣＲＣ－１６が使用される。これにより、実施形態に係る携帯端末では、外部ＴＥから転送されるバルクデータからＣＲＣコードを検出することにより、ＩＰパケットを検出する（以下の説明では適宜、「パケットの同期をとる」又は「同期検出する」と表記する。）ように構成されている。
　（１－２）携帯端末（ＵＥ）の構成
　次に、実施形態の携帯端末の構成について、図２を参照して説明する。図２は、実施形態の携帯端末の構成の要部を示すブロック図である。
　図２に示すように、この携帯端末（ＵＥ）は、ＣＰＵ２、メモリ３、上りデータ処理部４、下りデータ処理部５を備えている。
　上りデータ処理部４は、ＵＳＢインタフェース（ＵＳＢ　Ｉ／Ｆ）１１、Ｓ／Ｐ(Serial/Parallel)インタフェース（Ｓ／Ｐ　Ｉ／Ｆ）１２、セレクタ（ＳＥＬ）１３及び１６、第１パケット検出部１４、第２パケット検出部１５、ＤＭＡコントローラ（ＤＭＡＣ）１７、バスインタフェース（ＢＵＳ　Ｉ／Ｆ）１８、ＣＲＣ処理部１９（第１検出部）、ステートマシン２０、を含む。
　下りデータ処理部５は、ＵＳＢインタフェース（ＵＳＢ　Ｉ／Ｆ）５１、Ｓ／Ｐ(Serial/Parallel)インタフェース（Ｓ／Ｐ　Ｉ／Ｆ）５２、バッファ（ＢＵＦ）５５、ＣＲＣ付加部５６、ＤＭＡ(Direct Memory Access)コントローラ（ＤＭＡＣ）５７、バスインタフェース（ＢＵＳ　Ｉ／Ｆ）５８、を含む。
　なお、図２において、矢印付きの実線は転送データの処理の流れを示しており、矢印付きの点線は内部の制御データの処理の流れを示している。また、上りデータ処理部４及び下りデータ処理部５におけるデータ処理は、所定のクロック単位で順次行われる。
　上りデータ処理部４の構成について、上りデータの処理の流れに沿って説明する。
　ＵＳＢインタフェース１１は、ＵＳＢプロトコルに従って外部ＴＥからＵＳＢケーブルを通してデータを受信する。この実施形態の説明では、ＵＳＢによるデータ転送モードとしてバルク転送を想定する。このバルク転送では、外部ＴＥから比較的まとまった量のデータが非周期的に携帯端末へ転送される。
　上りデータ処理部４では、第１パケット検出部１４又は第２パケット検出部１５からステートマシン２０に対して、パケットの検出可否を示す信号としてＰＡＣＫＥＴ＿ＲＣＶＤ信号（以下の説明では例えば、Ｈレベル：パケット検出不可，Ｌレベル：パケット検出可、とする。）が送信される。
　上りデータ処理部４では、第１パケット検出部１４又は第２パケット検出部１５からステートマシン２０に対して、ＣＲＣ検出のＯＫ／ＮＯＫを示す信号としてＣＲＣ＿ＯＫ信号（以下の説明では例えば、Ｈレベル：ＣＲＣ検出ＮＯＫ，Ｌレベル：ＣＲＣ検出ＯＫ、とする。）が送信される。
　Ｓ／Ｐインタフェース１２は、ＵＳＢインタフェース１１からのシリアルデータをＣＲＣ検出に適したデータサイズ、例えば１バイトの幅のパラレルデータに変換する。この１バイトデータ（単位データ量のデータ）が、セレクタ１３及びＣＲＣ処理部１９へ出力される。
　セレクタ１３は、ステートマシン２０による制御指令に応じて、Ｓ／Ｐインタフェース１２からの１バイトデータを、第１パケット検出部１４又は第２パケット検出部１５のいずれかへ出力する。
　ＣＲＣ処理部１９は、Ｓ／Ｐインタフェース１２からの１バイト幅のデータを１クロックで並列的にＣＲＣ演算が可能な構成を備えている。本実施形態において、ＣＲＣの生成多項式を限定するものではないが、ＣＲＣ処理部１９では、１６ビットのＣＲＣ（ＣＲＣ－１６）が適用され、例えば生成多項式としてＸ１６＋Ｘ１５＋Ｘ２＋１が使用される。ＣＲＣ処理部１９は、生成多項式を用いたモジュロ演算を行い、その検査結果をステートマシン２０へ通知する。具体的には、モジュロ演算の剰余が所望の値（典型的には「０」）であるときにはＣＲＣ検出ＯＫであるとして、ＬレベルのＣＲＣ＿ＯＫ信号がステートマシン２０へ送信される。
　ＣＲＣ処理部１９は、Ｓ／Ｐインタフェース１２からの１バイトデータを順次蓄積するバッファ（図示しない）を備えている。ＣＲＣ処理部１９は、第１パケット検出部１４からの制御指令に応じてＣＲＣ検出を行うときには、バッファ内の検査対象データに対して順次、最後に入力する１６ビットデータがＣＲＣコード（検査符号）であると仮定して上記モジュロ演算（検査）を行う。その結果、ＣＲＣコードが検出されたとき、すなわちＣＲＣ検出がＯＫとなったときには、内部のバッファがリセットされる。
　ここで、ＣＲＣ処理部１９における処理について、図３を参照してさらに説明する。
　図３は、第１パケット検出部１４からの制御指令に応じてＣＲＣ検出を行うときのクロック毎のＣＲＣ検出処理を示す図である。図３では、連続するｋ番目～ｋ＋２番目のクロックにおけるモジュロ演算処理を時系列で例示する図である。図３において、（ｂ）に示すｋ＋１番目のクロックの処理では、バッファ内の最後の１バイトと新たに入力する１バイトデータをＣＲＣコードと仮定し、バッファ内の残りのデータを検査対象データとしてモジュロ演算を行う。
　（ｃ）に示すｋ＋２番目のクロックの処理では、さらに新たな１バイトデータを取り込み、その新たな１バイトデータを含む最新の２バイトデータをＣＲＣと仮定し、バッファ内の残りのデータを検査対象データとしてモジュロ演算を行う。このときの検査対象データは、ｋ＋１番目のクロックの処理と比較して１バイト分増加する。
　同様にして、ＣＲＣ処理部１９は、新たに１バイトデータを取り込む毎に、検査対象データと、仮定するＣＲＣコードとを更新していき、モジュロ演算の剰余が例えば「０」となるときのＣＲＣコードを探索する。
　図２に戻り、第１パケット検出部１４は、ヘッダ解析部１４１（第１ヘッダ解析部）とバッファ（ＢＵＦ）１４２を備えており、パケットの最後に付加されているＣＲＣコードを検出することでＩＰパケットの同期をとる。最初にパケットを検出するときには、第１パケット検出部１４においてパケット検出が行われる。
　バッファ１４２には少なくとも、予定するパケットの大きさに相当する容量を備えており、セレクタ１３から転送される１バイトデータが順次蓄積される。このバッファ１４２には、各クロックにおいてＣＲＣ処理部１９における検査対象データと同一のデータが蓄えられる。
　ＣＲＣ処理部１９によるＣＲＣ検出がＯＫであるときには、第１パケット検出部１４はステートマシン２０から、ＬレベルのＣＲＣ＿ＯＫ信号を受信する。このＬレベルのＣＲＣ＿ＯＫ信号を受信すると、ヘッダ解析部１４１は、バッファ１４２に蓄積されたデータがパケットであると認識し、蓄積データの先頭位置からヘッダを解析する。すなわち、ＩＰパケットの場合、ヘッダ内のフィールド構成は予め既知であるため、ヘッダ解析部１４１は、ヘッダからパケット長(Total Length)を読み出す。第１判定部としての第１パケット検出部１４は、この読み出したパケット長と、バッファ１４２内のデータの長さとが一致するか判定する。すなわち、パケット長の検証が行われる。
　バッファ１４２内のデータの長さがパケット長と一致する場合には、ＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号をステートマシン２０へ送信する。この検出されたパケットは、ＤＭＡコントローラ１７による制御の下、バスインタフェース１８及びバスを通してメモリ３へ転送される。
　図２に示すように、第２パケット検出部１５は、ヘッダ解析部１５１（第２ヘッダ解析部）、カウンタ１５２、バッファ（ＢＵＦ）１５３、を備えている。バッファ１５３には少なくとも、予定するパケットの大きさに相当する容量を備えている。
　ステートマシン２０による制御の下、いったん第１パケット検出部１４によりパケットが検出された後に、第２パケット検出部１５の処理が開始される。すなわち、ステートマシン２０の制御によりセレクタ１３が切り替えられる。ここで、ヘッダ解析部１５１は、セレクタ１３から入力するデータの先頭位置が、既に検出されたパケットの次のパケットのヘッダの先頭位置であると推定し、そのヘッダの所定のフィールドからパケット長を読み出す。
　カウンタ１５２は、セレクタ１３から１バイト入力する毎にカウントアップするバイトカウンタである。カウンタ１５２は、セレクタ１３からの１バイトデータを順次バッファ１５３に蓄積する。
　第２パケット検出部１５は、カウンタ１５２の値が、読み出されたパケット長に相当する値（バイト数）に達したときにカウンタ１５２を停止させ、ＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号をステートマシン２０へ送信する。バッファ１５３に蓄積されるパケットは、ＤＭＡコントローラ１７による制御の下、バスインタフェース１８及びバスを通してメモリ３へ転送される。なお、ＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号が送信された後、カウンタ１５２はクリアされる。
　ステートマシン２０は、所定の状態遷移を行いながら、上りデータ処理部４内の処理を制御するために設けられる。
　ステートマシン２０における状態遷移図を図４に示す。以下、ステートマシン２０における状態遷移について、各状態における上りデータ処理部４内の動作と関連付けて説明する。
　図４において、上りデータ処理部４の処理が開始されると（サービスイン）、第１パケット検出部１４によるパケット検出（第１パケット検出）を行う状態（状態ＳＡ）となる。これにより、セレクタ１３，１６が制御されて、Ｓ／Ｐインタフェース１２からの１ビットデータが順次、第１パケット検出部１４に入力されるとともに、第１パケット検出部１４においてパケット検出処理が行われることになる。
　また、ＣＲＣ処理部１９によりＣＲＣが検出され、かつ第１パケット検出部１４によるパケット長の検証がＯＫとなると（同期検出ＯＫ）、ステートマシン２０は、第２パケット検出部１５によるパケット検出（第２パケット検出）を行う状態（状態ＳＢ）へ遷移する。これにより、セレクタ１３，１６が制御されて、Ｓ／Ｐインタフェース１２からの１ビットデータが順次、第２パケット検出部１５に入力されるとともに、第２パケット検出部１５においてパケット検出処理が行われることになる。
　なお、第２パケット検出部１５では、読み出したパケット長が、パケット長として予定されている範囲内の値であるか等により、読み出したパケット長の検証を行うようにしてもよい。パケット長がＮＯＫ（ＯＫでない）である場合（すなわち、同期検出ＮＯＫの場合）には、図４に示すように、ステートマシン２０は、第２パケット検出を行う状態から第１パケット検出を行う状態へ遷移することが好ましい。
　図２を再度参照すると、下りデータ処理部５では、ＤＭＡコントローラ５７による制御の下、ＰＤＣＰ(Packet Data Convergence Protocol)－ＳＤＵ(Service Data Unit)のデータがメモリ３からバス及びバスインタフェース５８を通して、ＣＲＣ付加部５６に入力される。ＣＲＣ付加部５６では、各ＰＤＣＰ－ＳＤＵに対してＣＲＣコードを生成し、ＣＲＣコードを付加した状態でバッファ５５へ転送する。ＣＲＣコードが付加されたＰＤＣＰ－ＳＤＵは、Ｓ／Ｐインタフェース５２を経由し、ＵＳＢインタフェース５１から例えばバルク転送により、一定量のデータ毎に非周期的に外部ＴＥへ転送される。
　（１－３）上りデータの処理
　次に、実施形態の携帯端末における上りデータの処理について、図５～図８を参照して説明する。図５、図６はそれぞれ、ステートマシン２０が状態ＳＡ、ＳＢにあるときの処理を示すフローチャートである。図７、図８はそれぞれ、ステートマシン２０が状態ＳＡ、ＳＢにあるときのデータフローを示すフロー図である。
　以下、（Ａ）ステートマシン２０が状態ＳＡにあるときの処理と、（Ｂ）ステートマシン２０が状態ＳＢにあるときの処理と、に場合を分けて説明する。
　（Ａ）ステートマシン２０が状態ＳＡにあるときの処理
　最初にパケットを検出しようとするときには、ステートマシン２０では状態ＳＡとなり（図４参照）、第１パケット検出部１４における処理が行われるように、セレクタ１３，１６が制御される。これにより、Ｓ／Ｐインタフェース１２からの１バイトデータがＣＲＣ処理部１９及び第１パケット検出部１４へ順次送出され（図７のステップＳ５０）、蓄積されていく。ＣＲＣ処理部１９は、１バイト単位で蓄積されるデータに対してクロック単位で逐次モジュロ演算を行うことでＣＲＣコードを検出すると（図５のステップＳ１０）、ＬレベルのＣＲＣ＿ＯＫ信号をステートマシン２０へ送信する。このＣＲＣ＿ＯＫ信号はさらに、ステートマシン２０から第１パケット検出部１４へ送信される（図７のステップＳ５２）。これにより、第１パケット検出部１４はＣＲＣコードが検出されたことを認識する。
　次に、第１パケット検出部１４は、バッファ１４２内の蓄積データがパケットのヘッダの先頭位置であると推定し、そのヘッダからパケット長を読み出す（図５のステップＳ１２）。さらに、第１パケット検出部１４は、バッファ１４２内のデータの長さが、読み出したパケット長と一致するか（すなわち、「パケット長ＯＫ」であるか）判定する（図５のステップＳ１４、図７のステップＳ５４）。パケット長ＯＫである場合には、ＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号をステートマシン２０へ送信する（図７のステップＳ５６）。すなわち、ステートマシン２０へ同期検出通知が行われる（図５のステップＳ１６）。なお、図５のステップＳ１４でパケット長ＯＫでない場合には、再度ステップＳ１０からＣＲＣ検出が行われる。
　ステートマシン２０では、サービス停止をＣＰＵ２から指示されない限りサービスを継続し（図５のステップＳ１８）、第１パケット検出部１４からＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号を受信すると（図７のステップＳ５６）、状態ＳＡから状態ＳＢへ遷移する（図７のステップＳ５８；図４参照）。これにより、ステートマシン２０は、第２パケット検出部１５の処理へ移行させるために、セレクタ１３，１６を制御する。その結果、Ｓ／Ｐインタフェース１２からの１バイトデータの転送先が、第１パケット検出部１４から第２パケット検出部１５へ切り替えられる（図７のステップＳ６０）。
　第１パケット検出部１４は、ＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号をステートマシン２０へ送信した後、バッファ１４２内に保持するパケットをメモリ３へ転送するためのＤＭＡを要求するＤＭＡ＿ＲＱ信号をＤＭＡコントローラ１７へ送信する（図７のステップＳ６２）。そして、バッファ１４２内のパケットが１バイト単位で順次、バスインタフェース１８を通して、メモリ３へ転送される（図７のステップＳ６４）。メモリ３へのパケット転送が終了すると、ＤＭＡコントローラ１７は、第１パケット検出部１４及びＣＰＵ２に対して、ＤＭＡが完了したことを示すＤＭＡ＿ＣＯＭＰＬ信号を送信する。このＤＭＡ＿ＣＯＭＰＬ信号はさらに、第１パケット検出部１４からステートマシン２０へ送信される（図７のステップＳ６６）。
　（Ｂ）ステートマシン２０が状態ＳＢにあるときの処理
　いったん最初のパケットが検出されると、ステートマシン２０では状態ＳＢへ移行する（図４参照）。ステートマシン２０は第２パケット検出部１５に対して処理を開始するように指示し（図６のステップＳ２２）、セレクタ１３，１６が制御される。これにより、Ｓ／Ｐインタフェース１２からの１バイトデータがＣＲＣ処理部１９及び第２パケット検出部１５へ順次送出され（図８のステップＳ７０）、蓄積されていく。
　Ｓ／Ｐインタフェース１２からデータが入力されると、第２パケット検出部１５では、カウンタ１５２が、入力されるバイト数のカウントを開始する（図６のステップＳ２４）。
　第２パケット検出部１５は、セレクタ１３から入力するデータの先頭位置が、既に検出されたパケットの次のパケットのヘッダの先頭位置であると推定し、そのヘッダの所定のフィールドからパケット長を読み出す（図６のステップＳ２６）。そして、第２パケット検出部１５は、読み出したパケット長に相当するバイト数がカウンタ１５２でカウントされると、カウンタ１５２によるカウントを停止し（図６のステップＳ２８）、その時点でバッファ１５３に蓄積されたデータがパケットであると判断する。
　好ましくは、読み出したパケット長が、パケット長として予定されている範囲の値であるかを判定することにより、パケット長の検証を行う（図６のステップＳ３０、図８のステップＳ７４）。パケット長がＯＫであれば、同期検出通知としてＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号をステートマシン２０へ送信し（図６のステップＳ３２、図８のステップＳ７６）、カウンタ１５２をクリアする（図６のステップＳ３６）。
　なお、図６のステップＳ３０でパケット長がＯＫでない場合には、第２パケット検出部１５は、ＨレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号がステートマシン２０へ送信する。すなわち、ステートマシン２０へ非同期検出通知が行われる（図６のステップＳ３４）。
　第２パケット検出部１５は、ＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号をステートマシン２０へ送信した後、バッファ１５３内に保持するパケットをメモリ３へ転送するためのＤＭＡを要求するＤＭＡ＿ＲＱ信号をＤＭＡコントローラ１７へ送信する（図８のステップＳ８２）。そして、バッファ１５３内のパケットが１バイト単位で順次、バスインタフェース１８を通して、メモリ３へ転送される（図８のステップＳ８４）。メモリ３へのパケット転送が終了すると、ＤＭＡコントローラ１７は、第２パケット検出部１５及びＣＰＵ２に対して、ＤＭＡが完了したことを示すＤＭＡ＿ＣＯＭＰＬ信号を送信する。このＤＭＡ＿ＣＯＭＰＬ信号はさらに、第２パケット検出部１５からステートマシン２０へ送信される（図８のステップＳ８６）。
　以降、図６のステップＳ３８で、ＣＰＵ２の指示によりステートマシン２０のサービスが停止させられるまで、パケットの検出が第２パケット検出部１５において連続して行われる。
　なお、ステートマシン２０が第２パケット検出部１５からＨレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号を受信した場合、すなわち、非同期検出通知が行われた場合（図６のステップＳ３２、図８のステップＳ７６）には、ステートマシン２０内で状態ＳＢから状態ＳＡへ遷移し（図４参照）、第１パケット検出部１４の処理が再開する（図５のステップＳ２０）。
　（１－４）外部ＴＥから携帯端末（ＵＥ）への上りデータの転送
　次に、外部ＴＥから携帯端末への上りデータの転送について、図９を参照して説明する。図９は、外部ＴＥから携帯端末への上りデータの転送のフローを示す図である。図９において、（ａ）～（ｃ）は外部ＴＥにおけるデータ処理、（ｄ）～（ｆ）は携帯端末におけるデータ処理、をそれぞれ示している。
　先ず、図９（ａ）に示すように、一例として３個のＩＰパケットを外部ＴＥから携帯端末へ転送する場合を想定する。１個目のＩＰパケットは、ＩＰ／ＳＣＴＰヘッダとＬ３（レイヤ３）メッセージのペイロードからなる。２個目のＩＰパケットは、ＩＰ／ＵＤＰ／ＲＴＰと画像データ(1st data)のペイロードからなる。３個目のＩＰパケットは、ＩＰ／ＵＤＰ／ＲＴＰとＳＭＳ(Short Message Service)データ(2nd data)のペイロードからなる。
　ここで、ＳＣＴＰ(Stream Control Transmission Protocol)は輻輳制御を行うためのトランスポートレイヤのプロトコルである。ＵＤＰ(User
Datagram Protocol)はＩＰプロトコルに実装されるトランスポートレイヤのプロトコルである。ＲＴＰ(Real-time Transport Protocol)は、音声や動画等のデータストリームをリアルタイムに配送するためのトランスポートレイヤのデータ転送プロトコルである。
　なお、図９では、転送対象のＩＰパケットの内容は例示のために図示したに過ぎず、転送対象のＩＰパケットの内容は任意のものでよい。
　図９（ｂ）に示すように、この実施形態において、外部ＴＥでは、携帯端末へデータを転送する前に、転送対象のＩＰパケットに対してＣＲＣコードを付加する。すなわち、外部ＴＥは、１～３個目のＩＰパケットに相当するＳＤＵペイロード（ＵＳＢ用）＃１～３に対するＣＲＣコードとして、それぞれＣＲＣ＃１～３を生成して付加する。
　次に、外部ＴＥは、図９（ｃ）に示すように、ＵＳＢプロトコルに従い、実施形態の携帯端末との間でＣＲＣコードが付加されたＳＤＵペイロードを固定サイズのデータ毎にバルク転送する。なお、図に示すように、バルク転送データで足りない部分は所定の値（例えば「０」）でパディング(Padding)される。図９（ｄ）は、携帯端末側で受信するＵＳＢバルク転送データを示している。ＵＳＢのバルク転送では、転送データのパケット構成とは無関係に固定長のデータ転送がなされるため、仮に携帯端末側で何らの処置も取っていないとすれば、パケットの同期をとることはできない。
　図９（ｅ）において、携帯端末では、図７及び図８を参照して説明した上りデータの処理が行われる。すなわち、携帯端末の上りデータ処理部４では、第１パケット検出部１４が主として動作してＣＲＣ＃１を検出するとともに、ヘッダを推定してパケット長を読み出し、パケット長がＯＫ（正常）であるか確認する。これにより、ＣＲＣ＃１が付加された最初のＩＰパケットが検出される。
　いったん最初のＩＰパケットが検出されると、第２パケット検出部１５が主として動作して、ＣＲＣ＃１に続くデータからヘッダを推定してパケット長を読み出すことで、ＣＲＣ＃２が付加された次のＩＰパケットが検出される。同様にして、ＣＲＣ＃３が付加された次のＩＰパケットが検出される。
　図９（ｆ）に示すように、図（ｅ）で検出された各ＩＰパケットは、ＰＤＣＰ－ＳＤＵ（ＰＤＣＰペイロード）となる。実施形態の携帯端末では、このＰＤＣＰ－ＳＤＵ（ＰＤＣＰペイロード）に対して順に、ＰＤＣＰ(Packet Data Convergence Protocol)レイヤ、ＲＬＣ(Radio Link. Control)レイヤ、ＭＡＣ(Medium Access Control)レイヤにおいてそれぞれＰＤＣＰヘッダ、ＲＬＣヘッダ、ＭＡＣヘッダが付加されうる。
　以上説明したように、本実施形態の携帯端末は、ＣＲＣコードを検出することによりＩＰパケットの同期をとることができるようになっている。よって、ＰＰＰ等のプロトコルを利用することなくＩＰパケットのまま上位レイヤの処理を行うことができる。
　（２）第２実施形態
　以下、本発明の通信装置の第２実施形態としての携帯端末について説明する。
　第２実施形態の携帯端末は、第１実施形態の携帯端末に対して、第２パケット検出部１５におけるパケットの検出の信頼性を向上させるものである。なお、第２実施形態の携帯端末の構成は、図２に示した構成と概略同一であり、主として相違点について以下で説明する。
　（２－１）携帯端末（ＵＥ）の構成
　本実施形態の携帯端末において、ステートマシン２０が状態ＳＢ（図４参照）にあるときには、ＣＲＣ処理部１９（第２検出部）は、Ｓ／Ｐインタフェース１２から１バイトデータが入力される毎に、内部のバッファに順次蓄積されるデータから、所定の生成多項式に基づくＣＲＣコードを生成していく。そして、生成したＣＲＣコードが、ＣＲＣコードの生成の基礎となる入力データ（処理対象データ）に続く所定量の入力データ（ここで、「所定量」とはＣＲＣコードとして予定するデータ量である。）と一致するかを判定する。その結果、一致した場合には、ＣＲＣコードを検出したことを示す信号をステートマシン２０へ送信する。この信号はさらに、ステートマシン２０から第２パケット検出部１５へ送信される（ＣＲＣ検出通知）。
　この実施形態において、第２パケット検出部１５では、以下の処理が行われる。すなわち、カウンタ１５２（測定部）は、セレクタ１３（Ｓ／Ｐインタフェース１２）からの入力とともに動作を開始する。セレクタ１３からの１バイトデータは順次バッファ１５３に蓄積される。ヘッダ解析部１５１は、セレクタ１３から入力するデータの先頭位置が、既に検出されたパケットの次のパケットのヘッダの先頭位置であると推定し、そのヘッダの所定のフィールドからパケット長を読み出す。
　第２判定部としての第２パケット検出部１５は、ＣＲＣ検出通知を受けた時点におけるカウンタ１５２のカウント値に基づいて、読み出したパケット長が正しいか否かについての検証を行う。このパケット長の検証では、読み出したパケット長のバイト数がカウント値と一致するかについて判定される。一致する場合、第２パケット検出部１５は、正しくパケットが検出（同期検出）されたと判断する。
　（２－２）携帯端末（ＵＥ）のデータ処理
　次に、図１０を参照して、本実施形態の携帯端末のデータ処理について説明する。ステートマシン２０が状態ＳＡ（図４参照）にあるときの処理は第１実施形態のものと同一であるため、ステートマシン２０が状態ＳＢ（図４参照）にあるときの処理についてのみ説明する。なお、図１０のフローチャートにおいて、図６と同じステップの部位については同一の符号を付してある。
　図１０において、先ず、ステートマシン２０は第２パケット検出部１５に対して処理を開始するように指示し（ステップＳ２２）、セレクタ１３，１６が制御される。これにより、Ｓ／Ｐインタフェース１２からの１バイトデータがＣＲＣ処理部１９及び第２パケット検出部１５へ順次送出され、蓄積されていく。
　Ｓ／Ｐインタフェース１２からデータが入力されると、第２パケット検出部１５では、カウンタ１５２が、入力されるバイト数のカウントを開始する（ステップＳ２４）。第２パケット検出部１５は、セレクタ１３（Ｓ／Ｐインタフェース１２）から入力するデータの先頭位置が、既に検出されたパケットの次のパケットのヘッダの先頭位置であると推定し、そのヘッダの所定のフィールドからパケット長を読み出す（ステップＳ２６）。
　第２パケット検出部１５は、ＣＲＣ処理部１９からＣＲＣ検出通知を受けると（ステップＳ２７）、カウンタ１５２を停止させる（ステップＳ２８）。そして、第２パケット検出部１５は、カウンタ１５２の値を読み取り、そのカウント値がステップＳ２６で読み出したパケット長のバイト数と一致するか判定することにより、読み出したパケット長が正しいか否かを判断する（ステップＳ２９）。すなわち、パケット長の検証が行われる。
　第２パケット検出部１５は、ステップＳ２９においてパケット長が正しいと判断するときには、同期検出通知をステートマシン２０に対して行い（ステップＳ３２）、カウンタ１５２をクリアする（ステップＳ３６）。一方、ステップＳ２９においてパケット長が正しくないと判断するときには、第２パケット検出部１５に対して非同期検出通知を行う（ステップＳ３４）。
　以降、ステップＳ３８で、ＣＰＵ２の指示によりステートマシン２０のサービスが停止させられるまで、第２パケット検出部１５においてパケットの検出が継続して行われる。
　（２－３）外部ＴＥから携帯端末（ＵＥ）への上りデータの転送
　外部ＴＥから本実施形態の携帯端末への上りデータの転送について、図１１に示してある。図１１は、第１実施形態で説明した図９と比較して、（ｅ）における処理のみが異なるものとなっている
　図１１（ｅ）において、携帯端末の上りデータ処理部４では、第１パケット検出部１４が主として動作してＣＲＣ＃１を検出するとともに、ヘッダを推定してパケット長を読み出し、パケット長の正常性を確認する。これによりＣＲＣ＃１が付加された最初のＩＰパケットが検出される点は、図９に示した処理と同様である。
　いったん最初のＩＰパケットが検出されると、第２パケット検出部１５が主として動作して、ＣＲＣ＃１に続くデータからヘッダを推定してパケット長を読み出す。さらに、ＣＲＣコードの検出、カウンタの値に基づくパケット長の検証を行うことで、ＣＲＣ＃２が付加された次のＩＰパケットが検出される。同様にして、ＣＲＣ＃３が付加された次のＩＰパケットが検出される。
　以上説明したように、本実施形態の携帯端末では、いったん最初のパケットが検出された後に継続して行われるパケットの同期を、パケット長の読み出しのみに依存するのではなく、その読み出したパケット長を、ＣＲＣコードの検出に基づき逐次検証する。よって、パケットの検出の信頼性が向上する。
　（３）第３実施形態
　以下、本発明の通信装置の第３実施形態としての携帯端末について説明する。
　第３実施形態の携帯端末は、第１又は第２実施形態の携帯端末に対して、データ処理の高速化を図ったものである。このデータ処理の高速化のため、本実施形態の携帯端末では、第２パケット検出部において、データの入出力が時間軸上で並列となるように制御（パイプライン処理）される。
　（３－１）携帯端末（ＵＥ）の構成
　第３実施形態の携帯端末の構成を図１２に示す。図１２において、第１実施形態と同一の構成部分については同一の符号を付し、重複説明を行わない。
　図１２において、本実施形態の携帯端末において、上りデータ処理部４ａは、図２に示した上りデータ処理部４と比較して、第２パケット検出部１５ａとステートマシン２０ａが相違する。第２パケット検出部１５ａは、ダブルバッファ（いわゆるピンポンバッファ）を構成する１組のバッファ（ＢＵＦ）１５３ａ，１５３ｂを備える点で第２パケット検出部１５と相違する。１組のバッファ１５３ａ，１５３ｂはそれぞれ、予定するパケットの大きさに相当する容量を備えている。
　第２パケット検出部１５ａは、パケットを検出する毎に、処理対象のバッファを１組のバッファ１５３ａ，１５３ｂの間で交互に切り替える。処理対象のバッファにセレクタ１３からの１バイトデータが蓄積されていき、処理対象のバッファ内のデータがヘッダ解析部１５１及びカウンタ１５２の処理対象となる。このとき、例えばバッファ１５３ａ（処理対象のバッファ）内にデータを入力している期間と並行して、バッファ１５３ｂからパケットが出力される。同様に、バッファ１５３ｂ（処理対象のバッファ）内にデータを入力している期間と並行して、バッファ１５３ａからパケットが出力される。
　図１３は、ステートマシン２０ａの状態遷移図である。以下、ステートマシン２０ａにおける状態遷移について、各状態における上りデータ処理部４ａ内の動作と関連付けて説明する。なお、図１３では、第２パケット検出部１５ａの処理を１組のフェーズＰ＿ａ，Ｐ＿ｂに分けて記載してある。
　図１３において、上りデータ処理部４ａの処理が開始されると（サービスイン）、第１パケット検出部１４によるパケット検出（第１パケット検出）を行う状態（状態ＳＡ）となる。これにより、セレクタ１３，１６が制御されて、Ｓ／Ｐインタフェース１２からの１ビットデータが順次、第１パケット検出部１４に入力されるとともに、第１パケット検出部１４においてパケット検出処理が行われることになる。
　また、ＣＲＣ処理部１９によりＣＲＣが検出され、かつ第１パケット検出部１４によるパケット長の検証がＯＫとなると（同期検出ＯＫ）、ステートマシン２０ａは、第２パケット検出部１５ａのフェーズＰ＿ａによるパケット検出（第２パケット検出（フェーズＰ＿ａ））を行う状態（状態ＳＢ＿ａ）へ遷移する。これにより、セレクタ１３，１６が制御されて、Ｓ／Ｐインタフェース１２からの１ビットデータが順次、第２パケット検出部１５ａ内のバッファ１５３ａに蓄積されていく。そして、ステートマシン２０ａは、パケットの検出可であることを示す信号（ＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号）、及びＤＭＡが完了したことを示すＤＭＡ＿ＣＯＭＰＬ信号が与えられると（（同期検出ＯＫ）＆（ＤＭＡ完了））、第２パケット検出部１５ａのフェーズＰ＿ｂによるパケット検出（第２パケット検出（フェーズＰ＿ｂ））を行う状態（状態ＳＢ＿ｂ）へ遷移する。
　状態ＳＢ＿ｂへ遷移すると、セレクタ１３，１６が制御されて、Ｓ／Ｐインタフェース１２からの１ビットデータが順次、第２パケット検出部１５ａ内のバッファ１５３ｂに蓄積されていく。そして、ステートマシン２０ａは、パケットの検出可であることを示す信号（ＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号）、及びＤＭＡが完了したことを示すＤＭＡ＿ＣＯＭＰＬ信号が与えられると（（同期検出ＯＫ）＆（ＤＭＡ完了））、再度状態ＳＢ＿ａへ遷移する。以後、ステートマシン２０ａは、パケットが検出される毎に、状態ＳＢ＿ａ，ＳＢ＿ｂの間で状態を遷移させる。
　なお、ステートマシン２０ａは、状態ＳＢ＿ａ，ＳＢ＿ｂのいずれかの状態にあるときに、同期検出がＮＯＫとなった場合には、状態ＳＡへ遷移させる。
　（３－２）上りデータの処理
　次に、実施形態の携帯端末における上りデータの処理について、図１４を参照して説明する。図１４は、ステートマシン２０ａが状態ＳＢ＿ａ又はＳＢ＿ｂにあるときのデータフローを示すフロー図である。なお、ステートマシン２０ａが状態ＳＡにあるときのデータフローは、図７に示したものと同一である。図１４において、図８に示したものと同一の処理部位については、図８と同一の符号を付している。
　なお、図１４では、第２パケット検出部１５ａの処理をフェーズ毎に区別するため、第２パケット検出部１５ａ（フェーズＰ＿ａ），第２パケット検出部１５ａ（Ｐ＿ｂ）に分けて記載してある。各フェーズが交互に実行される。
　いったん最初のパケットが検出されると、ステートマシン２０ａでは状態ＳＢ＿ａへ移行する（図１３参照）。ステートマシン２０ａは第２パケット検出部１５ａ（フェーズＰ＿ａ）に対して処理を開始するように指示する。これにより、Ｓ／Ｐインタフェース１２からの１バイトデータがＣＲＣ処理部１９、及び第２パケット検出部１５ａ（フェーズＰ＿ａ）へ順次送出されていく（ステップＳ７０）。第２パケット検出部１５ａ（フェーズＰ＿ａ）内では、１バイトデータが順次、バッファ１５３ａに蓄積されていく。
　ステップＳ７２において、ＣＲＣ処理部１９は、ＣＲＣ検出通知としてＣＲＣ＿ＯＫ信号をステートマシン２０ａを送信する。このＣＲＣ＿ＯＫ信号はさらに、第２パケット検出部１５ａ（フェーズＰ＿ａ）に送信される。第２パケット検出部１５ａ（フェーズＰ＿ａ）は、ＣＲＣ＿ＯＫ信号（ＣＲＣ検出通知）を受けるとパケット長の検証を行い（ステップＳ７５）、パケット長がＯＫであれば同期検出通知としてＬレベルのＰＡＣＫＥＴ＿ＲＣＶＤ信号をステートマシン２０ａへ送信する（ステップＳ７６）。
　この時点で、ステートマシン２０ａは、ステップＳ７０より前に検出したパケットのＤＭＡ転送が完了したことを示すＤＭＡ＿ＣＯＭＰＬ信号を、第２パケット検出部１５ａ（Ｐ＿ｂ）から受信済みであるとする。その場合、ステートマシン２０ａでは、状態ＳＢ＿ａから状態ＳＢ＿ｂへ遷移する（図１３参照）。これにより、Ｓ／Ｐインタフェース１２からの１バイトデータがＣＲＣ処理部１９及び第２パケット検出部１５ａ（フェーズＰ＿ｂ）へ順次送出されていく。第２パケット検出部１５ａ（フェーズＰ＿ｂ）内では、Ｓ／Ｐインタフェース１２からの入力データの転送先から切り替えられ（ステップＳ８０）、１バイトデータが順次、ＣＲＣ処理部１９、及び第２パケット検出部１５ａ（フェーズＰ＿ｂ）のバッファ１５３ｂに蓄積されていく（ステップＳ９０）。そして、ＣＲＣ検出通知としてのＣＲＣ＿ＯＫ信号がＣＲＣ処理部１９からステートマシン２０ａへ、さらには第２パケット検出部１５ａ（フェーズＰ＿ｂ）へ送信される（ステップＳ９２）。
　一方、第２パケット検出部１５ａは、ステップＳ７６の後、検出されたパケット（バッファ１５３ａ内の入力データ）をメモリ３へ転送するためのＤＭＡを要求するＤＭＡ＿ＲＱ信号をＤＭＡコントローラ１７へ送信する（ステップＳ８２）。その後、検出されたパケットが１バイトデータ毎に順次、バスインタフェース１８を介してメモリ３へ転送される（ステップＳ８４）。
　ここで、ステップＳ８４とステップＳ９０については、異なるバッファに対する処理であるため、時間軸上で少なくとも一部を並列に行うことが可能である。
　ステップＳ８４におけるデータ転送が完了すると、ＤＭＡ転送が完了したことを示すＤＭＡ＿ＣＯＭＰＬ信号が、ＤＭＡコントローラ１７からＣＰＵ２及び第２パケット検出部１５ａ（フェーズＰ＿ａ）へ送信される。このＤＭＡ＿ＣＯＭＰＬ信号はさらに、ステートマシン２０ａへ送信される（ステップＳ８６）。これにより、第２パケット検出部１５ａ（フェーズＰ＿ａ）は、第２パケット検出部１５ａ（フェーズＰ＿ｂ）による同期検出が終了すればいつでも処理が開始可能な状態となる。
　以上説明したように、本実施形態の携帯端末では、いったん最初のパケットが検出された後に継続して行われるパケット検出処理において、データ入力とパケットの出力（転送）とが時間軸上で並列となるように制御される。よって、本実施形態の携帯端末では、パケットの同期のためのデータ処理が高速化される。
　以上、本発明の実施形態について詳細に説明したが、本発明の通信装置、パケット同期方法は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
　例えば、以上の各実施形態では、ＩＰパケットのパケット長を読み出す処理を行っているが、この処理は、ＩＰパケットのバージョン情報に応じて変更するようにしてもよい。より具体的には、ＩＰｖ４とＩＰｖ６では、ＩＰパケットのヘッダ内に含まれるパケット長の情報のフィールド位置が異なるため、ＩＰパケットのパケット長を読み出す処理では、先にバージョン情報を読み出し、バージョン情報を認識したうえで適切なフィールド位置からパケット長を読み出すようにする。なお、ＩＰｖ４とＩＰｖ６は共に、バージョン情報がヘッダの先頭に配置されている。
　また、以上の実施形態は主としてＩＰパケットの同期をとる観点から説明してきたが、パケットの種類が限られないのは当然である。すなわち、このパケット同期方法は、隣接パケット間に付加されるＣＲＣコードの検出に依拠しており、既知の場所からパケット長の情報を読み取ることが可能であれば、パケット自体の種類は問わない。

Claims (10)

  1. 　外部装置からの入力データに対して、パケットの同期をとるための通信装置であって、
    　所定量の第１入力データを検査符号とし、当該第１入力データより前の入力データを検査対象データとした検査を、単位データ量毎のデータ入力毎に行い、所望の検査結果を得ることをもって検査符号を検出する第１検出部と、
    　前記第１検出部により検査符号が検出されたときの検査対象データの先頭位置が第１パケットのヘッダの先頭位置であると推定し、当該ヘッダから前記第１パケットのパケット長を読み出す第１ヘッダ解析部と、
    　前記第１検出部により検査符号が検出されたときの検査対象データの長さが、前記第１ヘッダ解析部により読み出されるパケット長、と一致するかを判定する第１判定部と、
    　第１検出部により検出される検査符号に続く入力データの先頭位置が、前記第１パケットに続く第２パケットのヘッダの先頭位置であると推定し、当該ヘッダから前記第２パケットのパケット長を読み出す第２ヘッダ解析部と、
    　を備えた、通信装置。
  2. 　前記第２パケットのヘッダの先頭位置からの入力データ長を、単位データ量毎のデータ入力毎に測定する測定部と、
    　前記第２パケットのヘッダの先頭位置からの入力データを処理対象データとして、当該処理対象データに対応する所定量の検査符号を、単位データ量毎のデータ入力毎に生成し、生成した検査符号が処理対象データに続く前記所定量の入力データと一致することをもって検査符号を検出する第２検出部と、
    　前記第２検出部により検査符号が検出されたときの前記処理対象データの長さが、前記測定部により測定される入力データ長と一致するかを判定する第２判定部と、
    　を備えた、請求項１に記載の通信装置。
  3. 　前記第１判定部により、検査対象データの長さがパケット長と一致すると判定した後は、前記第２ヘッダ解析部によりパケット長を順次読み出すことにより後続のパケットの同期をとる、
    　請求項２に記載の通信装置。
  4. 　前記第２判定部において、処理対象データの長さが入力データ長と一致しない場合には、前記第１検出部による検査符号の検出処理が行われるように制御される、
    　請求項３に記載の通信装置。
  5. 　データ入力及び前記第２パケットの出力が時間軸上で並列となるように、ダブルバッファ構成からなる、
    　請求項２に記載の通信装置。
  6. 　前記パケットはＩＰ(Internet Protocol)パケットであって、
    　前記第１ヘッダ解析部及び前記第２ヘッダ解析部は、ＩＰパケットのヘッダの所定位置に配置されるバージョン情報に応じて、当該ヘッダのパケット長を読み出す、
    　請求項１に記載の通信装置。
  7. 　外部装置からの入力データに対して、パケットの同期をとるためのパケット同期方法であって、
    　所定量の第１入力データを検査符号とし、当該第１入力データより前の入力データを検査対象データとした検査を、単位データ量毎のデータ入力毎に行い、所望の検査結果を得ることにより検査符号を検出するステップと、
    　前記検査符号が検出されたときの検査対象データの先頭位置が第１パケットのヘッダの先頭位置であると推定し、当該ヘッダから前記第１パケットのパケット長を読み出すステップと、
    　前記検査符号が検出されたときの検査対象データの長さが、読み出された前記パケット長と一致するかを判定するステップと、
    　検出された前記検査符号に続く入力データの先頭位置が、前記第１パケットに続く第２パケットのヘッダの先頭位置であると推定し、当該ヘッダから前記第２パケットのパケット長を読み出すステップと、
    　を備えた、パケット同期方法。
  8. 　前記第２パケットのヘッダの先頭位置からの入力データ長を、単位データ量毎のデータ入力毎に測定するステップと、
    　前記第２パケットのヘッダの先頭位置からの入力データを処理対象データとして、当該処理対象データに対応する所定量の検査符号を、単位データ量毎のデータ入力毎に生成し、生成した検査符号が処理対象データに続く前記所定量の入力データと一致することをもって検査符号を検出するステップと、
    　検査符号が検出されたときの前記処理対象データの長さが、測定された前記入力データ長と一致するかを判定するステップと、
    　を備えた、請求項７記載のパケット同期方法。
  9. 　第１通信装置と、当該第１通信装置からの入力データに対してパケットの同期をとる第２通信装置とを含む通信システムであって、
    　第１通信装置は、パケットに検査符号を付加してから第２通信装置へデータを出力し、
    　第２通信装置は、
    　　所定量の第１入力データを検査符号とし、当該第１入力データより前の入力データを検査対象データとした検査を、単位データ量毎のデータ入力毎に行い、所望の検査結果を得ることをもって検査符号を検出する第１検出部と、
    　　前記第１検出部により検査符号が検出されたときの検査対象データの先頭位置が第１パケットのヘッダの先頭位置であると推定し、当該ヘッダから前記第１パケットのパケット長を読み出す第１ヘッダ解析部と、
    　　前記第１検出部により検査符号が検出されたときの検査対象データの長さが、前記第１ヘッダ解析部により読み出されるパケット長、と一致するかを判定する第１判定部と、
    　　第１検出部により検出される検査符号に続く入力データの先頭位置が、前記第１パケットに続く第２パケットのヘッダの先頭位置であると推定し、当該ヘッダから前記第２パケットのパケット長を読み出す第２ヘッダ解析部と、
    　を備えた、通信システム。
  10. 　前記第２通信装置は、
    　　前記第２パケットのヘッダの先頭位置からの入力データ長を、単位データ量毎のデータ入力毎に測定する測定部と、
    　　前記第２パケットのヘッダの先頭位置からの入力データを処理対象データとして、当該処理対象データに対応する所定量の検査符号を、単位データ量毎のデータ入力毎に生成し、生成した検査符号が処理対象データに続く前記所定量の入力データと一致することをもって検査符号を検出する第２検出部と、
    　　前記第２検出部により検査符号が検出されたときの前記処理対象データの長さが、前記測定部により測定される入力データ長と一致するかを判定する第２判定部と、
    　をさらに備えた、請求項９に記載の通信システム。
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