WO2010102873A1 - Verfahren sowie vorrichtung zur diagnose eines kommunikationssystems hinsichtlich asymmetrischer verzögerung - Google Patents

Verfahren sowie vorrichtung zur diagnose eines kommunikationssystems hinsichtlich asymmetrischer verzögerung Download PDF

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WO2010102873A1
WO2010102873A1 PCT/EP2010/051720 EP2010051720W WO2010102873A1 WO 2010102873 A1 WO2010102873 A1 WO 2010102873A1 EP 2010051720 W EP2010051720 W EP 2010051720W WO 2010102873 A1 WO2010102873 A1 WO 2010102873A1
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delay
asymmetry
signal
error
rising edge
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PCT/EP2010/051720
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Inventor
Andreas-Juergen Rohatschek
Original Assignee
Robert Bosch Gmbh
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/16—Threshold monitoring
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/08—Monitoring or testing based on specific metrics, e.g. QoS, energy consumption or environmental parameters
    • H04L43/0852—Delays
    • H04L43/087—Jitter

Definitions

  • the invention relates to a method and a device for diagnosing a communication system with regard to asymmetrical delay.
  • the asymmetrical (signal) delay of a device is the difference between the transit delay of a rising and the transit delay of a falling signal edge through the device.
  • the summed up asymmetry contributions of all components must be taken into account. Both systematic components of the asymmetric delay and stochastic components occur.
  • the indirect error detection in the prior art detects only an exceeding of the overall acceptance of the communication system against asymmetric delay (decoding error).
  • WO2006 / 114370 Al it is described to measure the asymmetrical delay in a communication system and to compensate in part by variable adjustment of the sampling point in the bit sampling. Furthermore, WO2008 / 107380 A1 discloses the determination of the asymmetrical delay in a communication system by an integrated circuit.
  • the method according to the invention and the device according to the invention have the advantage that the asymmetrical delay for diagnosis is compared with at least one threshold value and an implementation of predefinable safety limits for the asymmetrical delay is possible which is smaller than the overall acceptance of the communication system with respect to a symmetric delay are.
  • the comparison of the asymmetrical delay with a threshold value is preferably carried out by sampling a time sequence of incoming edges of a data signal, and the sampling times of the sampling result from a delay of the data signal by the at least one threshold value.
  • the advantages according to the invention can be achieved in a particularly simple manner by circuitry.
  • the asymmetrical delay with respect to a delay of a rising edge with respect to a falling edge is compared early with at least a first threshold value and with respect to a delay of the rising edge with respect to the falling edge with at least a second threshold value.
  • an error message is generated when at least one threshold value is exceeded.
  • Such an error message makes it possible to make the diagnosis of the communication system aware of exceeding critical threshold values before the total acceptance of the communication system against asymmetrical delay has been reached.
  • different error messages are generated when the various threshold values are exceeded, in order to be able to characterize the severity of the overshoot.
  • At least one of the thresholds is equal to the overall acceptance of the communication system against asymmetric delay, thus providing a partially redundant monitoring of this critical overshoot to conventional monitoring in the art, e.g. by cyclic redundancy check (CRC).
  • CRC cyclic redundancy check
  • the means for comparing the asymmetrical delay with at least one threshold value sequential switching elements whereby the device according to the invention can be realized inexpensively and expediently.
  • the device has combinatorial switching elements for generating an error signal, which also enables a cost-effective and expedient realization of the device according to the invention.
  • FIG. 1 shows an exemplary scanning module
  • FIG. 2 shows an exemplary error module
  • FIG. 3 shows another exemplary error module
  • FIG. 4 shows exemplary waveforms for asymmetry of the rising edge to early (without errors)
  • FIG. 5 shows exemplary signal profiles for rising edge asymmetry (without errors)
  • FIG. 6 shows exemplary waveforms for asymmetry of the rising edge to early (with error)
  • FIG. 7 shows exemplary signal profiles for rising edge asymmetry (with error)
  • FIG. 8 shows exemplary signal profiles for asymmetry of the rising edge to early (single error due to dynamic disturbance)
  • Figure 9 shows an advantageous embodiment of a device according to the invention in a bus driver
  • FIG. 10 shows an advantageous embodiment of a device according to the invention in a communication controller.
  • FlexRay bus system without restricting the use of the invention for other communication systems and in particular bus systems.
  • Asymmetric delay is included defined as the difference between the propagation delay of a rising edge and the propagation delay of a falling edge through a device.
  • the causes of asymmetric delays can be divided into static (or systematic) and dynamic (or stochastic) components.
  • the static components are dependent on the operating point (temperature, supply voltage) and are firmly within specified limits.
  • the dynamic components are composed of the E MV-related jitter of signal edges as well as jitter due to stochastic processes in the semiconductor.
  • the maximum permissible a-symmetric delay is determined by the transmission protocol of a communication system which, in the case of a FlexRay bus, for example, specifies that a nominal bit duration is sampled 8 times and the value is taken over at the sampling counter level five. In the case of the FlexRay specification 2.1, for example, a maximum of 37.5 ns asymmetry in the transmission channel is permitted for error-free decoding.
  • CRC cyclie redundancy check
  • the transmitted data may be discarded. If the Hamming distance is exceeded by the number of incorrectly decoded data bits, undefined falsifications of data are also possible.
  • the CRC check reports only faulty decoding, but not the exceeding of an acceptance limit for static asymmetry which is below the maximum acceptable acceptance of asymmetry.
  • the detection of exceeding an asymmetry limit is possible, which is below the maximum allowable Asymmetrieakzeptanz given by the decoding.
  • the asymmetric deceleration of a component is subject to a probability distribution that results component-specifically from manufacturing variations. From the Central Limit Theorem, it follows that the distribution of a weighted sum of n independent, arbitrarily distributed random variables with increasing n increasingly approaches a normal distribution.
  • the Central Limit Theorem is very far-reaching. It applies to single-ended single distributions as well as mixed continuous and discrete distributions. Therefore, approximated by a resulting
  • Density function of the asymmetric delay in the form of a normal distribution can be assumed.
  • the distributions of the asymmetry of individual components are unknown, these can possibly be named after a longer production time concrete. Therefore, it is not possible to assume a certain predictable mean or a predictable variance.
  • the occurring stochastic asymmetry can be determined by the manufacturer by means of suitable measurement methods (immunity tests, EMC measurements). If the CRC failure criterion is used, the system must be pre-stamped with sufficiently high static asymmetry prior to the measurements.
  • the maximum permissible static asymmetry of a system can be calculated with the maximum stochastic asymmetry determined from the permissible total asymmetry. For FlexRay the total asymmetry acceptance is 37.5 ns according to the FlexRay Specification v2.1 Revision B. Thus, from 37.5 ns subtract the determined maximum stochastic asymmetry to calculate the maximum allowed static asymmetry.
  • the maximum allowable static asymmetry is the maximum value. From this, the possible fluctuation range of the total static asymmetry (aging of the components, temperature influences, supply voltage, ...) must be subtracted in order to determine the realized static asymmetry acceptance limit.
  • the thus-derived static asymmetry acceptance limit is used as the reference value for detecting a possible overshoot in the circuit described below.
  • Communication line data are transmitted.
  • a diagnosis for asymmetric deceleration should be performed.
  • This device according to the invention compares the asymmetrical delay of the data signal with predetermined, maximum desired threshold values and optionally outputs a reusable error signal when these threshold values are exceeded.
  • the scanning module 100 has a
  • the data input 101 is connected via a communication link 104 to the data inputs of a first D flip-flop 110 and a second D flip-flop 120 as well as to a first delay unit 111 and a second delay output.
  • the first delay unit 111 has access to a first delay unit 111
  • the second delay unit 121 has access to a second reference value 122. Furthermore, the first delay unit 111 is connected via a communication link 113 to the clock input of the first D flip-flop 110 and the second delay unit via a communication link 123 with the clock input of the second D Flip-flops 120 connected. The output of the first D
  • Flip-flop 110 is connected to the first result output 102 and the output of the second D flip-flop 120 is connected to the second result output 103.
  • the binary data signal is applied to the data inputs of the D flip-flops 110 and 120.
  • the binary data signal is temporally delayed by the delay unit 111 by a reference value 112 and fed to the clock input of the D flip-flop 110.
  • the binary data signal is temporally delayed by the delay unit 121 by a reference value 122 and given to the clock input of the D flip-flop 120.
  • D flip-flop 110 samples the binary data signal at its data input to the
  • D flip-flop 120 samples the binary data signal at its data input at the times when falling edges are applied to its clock input.
  • the reference values 112 and 122 are now chosen to reflect the desired maximum asymmetry values.
  • the operating point of the delay units can be determined either from previously determined and stored values, or can be determined in a comparison process with respect to a reference during operation. The latter alternative is shown schematically in FIG. 1 by the access of the delay units 111 and 121 to the reference values 112 and 122, respectively. The around the
  • Reference values 112 and 122 delayed data signals are fed to the clock inputs of the D flip-flops 110 and 120, respectively.
  • the degree of delay by the delay units 111 and 121 or by the reference values 112 and 122 is determined by the (static) asymmetry acceptance limits. There are two possible orientations of these limits, one describes the
  • the delay by delay unit 111 or reference value 112 is determined from the difference of the nominal bit duration (in the case of FlexRay, for example, 100 ns at 10 Mbit / s) and the desired, maximum (static) asymmetry acceptance of the rising edge falling flank late.
  • the delay by delay unit 121 or reference value 122 is determined from the difference of the nominal bit duration and the desired, maximum (static) asymmetry acceptance of the rising edge with respect to the falling edge in advance.
  • one of the two D flip-flops is active at rising edges (110), the other D flip-flop at falling edges (120).
  • the non-inverted output nals of the D flip-flops 110 and 120 are applied as results of the sampling to the result outputs 102 and 103.
  • the change from low level to high level of a data signal at the data input 101 is thus (as well as the entire remaining signal) delayed by the reference value 112 from the delay unit 111 to the clock input of the D flip-flop 110.
  • a "1" is output at the output of the flip-flop 110 if the rising edge asymmetry is not greater than the maximum desired asymmetric "rising edge late" delay represented by the reference value 112 and a "0" "in case of overrun.
  • the high-to-low transition of a data signal at the data input 101 is delayed by the reference value 122 from the delay unit 121 to the clock input of the D flip-flop 120.
  • This is followed by a falling edge of the data signal at the data input of the flip-flop 120 by the reference value 122 delayed sampling by the then falling edge at the clock input of the flip-flop 120.
  • a "0" is output at the output of the flip-flop 120 when the Asymmetry of the rising edge to early is not greater than the maximum desired asymmetric delay "rising edge to early" represented by the reference value 122, and a "1" in the case of exceeding.
  • the asymmetrical delay "rising edge to early” and the device 100 shown in FIG Asymmetric delay "rising edge to late” is in each case compared with a threshold value and, depending on an exceeding, different (error) signals are output at the result outputs of the device.
  • sequential switching elements (D flip-flops) and time delay elements are used in order to detect, in the case of assembled communication systems, the exceeding of a certain predetermined (static) overall asymmetry by evaluating the time sequence of incoming data signal edges. The evaluation of the static symmetry present in the overall system is performed by sampling the data signal at sampling instants derived from the delayed data signal.
  • asymmetric delay is compared with one or more thresholds.
  • the delay units 111 and 121 may be realized as programmable delay units, as e.g. are known in the art. Such a delay unit is disclosed, for example, by Dallas Semiconductor Corp., Dallas, Texas, 75244, USA, a subsidiary of Maxim Integrated Products, Inc., Sunnyvale, Calif. 94086, USA under the
  • This known delay unit from Dallas Semiconductor can be used to set delay times of 10 - 140 ns with an accuracy of 0.5 ns
  • the known delay unit is programmed by setting and clearing several bits, for example by 8 bits.
  • FIG. 2 shows the fault module 200 as an optional component of a device according to the invention.
  • the error module 200 has a first result input 202 and a second result input 203.
  • the first result input 202 is connected to a first comparison element 204 and the second result input 203 is connected to a second comparison element 205.
  • the first comparison element 204 and the second comparison element 205 are each connected to an input of the switching element 206.
  • the output of the switching element 206 is connected to the error output 201 of the fault module 200.
  • FIG. 3 shows, as a further advantageous embodiment of an error module as an alternative to FIG. 2, the error module 300, wherein the error module 300 has a first result input 302, a second result input 303 and an error output 301.
  • the first result input 302 is connected to an inverter 304, the inverter being connected to a first input of an OR gate 306.
  • the second result input 303 is connected to a second input of the OR gate 306.
  • the output of the OR gate 306 is connected to the error output 301 of the error module 300.
  • the result output 102 from FIG. 1 can advantageously be connected to the result input 302 from FIG. 3 and the result output 103 from FIG. 1 can be connected to the result input 303 from FIG.
  • the signal from the result input 302, in this example then in accordance with the result signal of the flip-flop 110, is inverted in the inverter 304.
  • the inverted result signal of the flip-flop 110 is disjuncted with the non-inverted result signal of the flip-flop 120 in the OR gate 306.
  • the error signal at the output of the OR gate 306 is active, ie to '1'.
  • the active error signal may be received by other signal processing components and used for error storage and / or display.
  • sampling module 100 in combination with one of error modules 200 or 300 thus compares the asymmetrical delay of a data signal with predetermined threshold values and outputs an error signal if either a predetermined one Threshold for the asymmetrical deceleration "rising edge to early” or a preset threshold for the asymmetrical deceleration "rising edge to late” or both thresholds are exceeded.
  • FIGS. 4-8 show these exemplary signal curves, wherein the high level respectively corresponds to a logical, 1 'and the low level correspond to a logical' 0 'and the course from left to right corresponds to a time sequence.
  • FIGS. 4-8 eight signal curves are shown in each case:
  • arrows from the bottom to the top with rising edges in the signal curve d indicate the triggering with rising edge on the D flip-flop 110 and arrows from top to bottom with falling edges in the signal curve e the triggering with falling edge on the D Flip-flop 120.
  • the delays 403, 503, 603, 703, 803 are determined by the delay unit 111 and the reference value 112, respectively, determined from the difference of the nomina- len bit duration (in the case of FlexRay, for example, 100 ns at 10 Mbit / s) and the desired, maximum static asymmetry acceptance of the rising edge with respect to the falling edge are late.
  • Delays 404, 504, 604, 704, 804 by delay unit 121 and reference value 122, respectively, are determined from the difference of the nominal bit duration and the desired maximum static asymmetry acceptance of the rising edge versus the falling edge early.
  • the desired maximum (static) rising edge acceptance asymmetry acceptance is 37.5% of the nominal bit duration, so the delay by delay unit 121 or reference value 122 is 62.5% of the nominal bit duration.
  • FIG. 4 shows exemplary signal profiles for clarifying the case of an asymmetry of the rising edge early without errors.
  • allowable A-symmetry ranges 401 and 402 are shown.
  • the allowable asymmetry range 401 refers to an asymmetry "rising edge to early”
  • the allowable asymmetry range 402 refers to an asymmetry "rising edge to late”.
  • Signal curve d is shifted in time compared to the signal curve c by a first delay 403
  • the signal curve e is shifted in time compared to the signal curve c by a second delay 404.
  • the regions 405 in waveform f, 406 in waveform g and 407 in waveform h respectively indicate undefined levels in the example shown.
  • FIG. 4 shows the signal profiles ah for the example of an asymmetrical delay of the rising edge with respect to the falling edge in advance, without any exceeding of the desired asymmetry acceptance limit occurring.
  • waveform a the ideal data signal is drawn without any kind of asymmetry.
  • this exemplary waveform a an alternating signal is used, since only in bit triplets "010" and "101" of the data signal monitoring in the illustrated embodiment example (circuits of Figure 1 - Figure 3) works.
  • waveform b the ideal data signal is around the (hatched) allowable asymetric ranges 401 and 402 added. Relevant in this picture is the asymmetry acceptance of the rising edge 401 early on.
  • the exemplary data signal with asymmetry in the signal curve c has delays of the rising edges in relation to the falling edges at a just acceptable level early on.
  • This data signal with asymmetry is now delayed by the delay elements 111 and 121, wherein as previously explained in this example the delay by delay element 111 or by reference value 112 is selected to be 50% of the nominal bit duration and the delay by delay element 121 or according to reference value 122 to 62.5% (in the figures only schematically).
  • the delayed signals are supplied to the D flip-flops 110 and 120 as shown in FIG.
  • the signal after the delay element 111 supplies the clock input of the D flip-flop with increasing activity 110, accordingly signal curve d (data signal with first delay 403) marks the rising edge with arrows pointing upwards.
  • waveform e (second delay data signal 404) is on
  • the result signals at the result outputs 102 and 103 are now derived directly from the values at the data input of the D flip-flops 110 and 120 at the respective sampling time.
  • the result signal at the output of the D flip-flop 110 is thus the sampled to the rising edges of the waveform d data signal with asymmetry c at the data input of the D flip-flop 110 while the result signal at the output of the D flip-flop 120 from the sampling of the data signal with asymmetry c at the data input of the D flip-flop 120 to the falling edges of the waveform e yields.
  • the result signals are marked with the regions 405, 406, 407 in the signal curves f, g, h, since the preceding state is unknown in the example shown.
  • Signal curve h error signal
  • Signal curve h is derived (analogously to the description of FIG. 3) from the disjunction of the two signal curves f (inverted) and g (non-inverted) (result signals). Since in Figure 4, the asymmetry of the rising
  • Edge is just barely within the asymmetry acceptance 401, there is no error message. From the signal curves c, d, e it can be seen that in this case by delay unit 121 and D flip-flop 120 (corresponding to signal e, delay 404) the allowable asymmetry acceptance 401 for rising edge asymmetric delay is checked early.
  • FIG. 5 shows exemplary signal curves a-h for clarifying the case of an A symmetry of the rising edge after a fault without errors.
  • allowed asymetric ranges 501 and 502 are shown in waveform b.
  • the allowable asymmetry range 501 refers to an "rising edge early" asymmetry
  • the allowable A-value range 502 refers to a "rising edge late” asymmetry.
  • the signal curve d is shifted in comparison to the signal curve c by a first delay 503
  • the signal curve e is shifted in comparison to the signal curve c by a second delay 504.
  • the regions 505 in waveform f, 506 in waveform g and 507 in waveform h each indicate undefined levels in the example shown.
  • the exemplary signal curves a-h in FIG. 5, analogous to the description of FIG. 4, relate to the use of a scanning module 100 with e.g. an error module 300.
  • the asymmetry in the other direction is assumed in Figure 5.
  • signal curves c-e the rising edges are delayed late compared to the falling edges.
  • the acceptable asymmetry acceptance 502 is also represented by a delay unit
  • FIG. 6 shows exemplary signal profiles ah for clarifying the case of an asymmetry of the rising edge early with error.
  • allowed asymetric ranges 601 and 602 are shown.
  • the allowable asymmetry range 601 refers to an "rising edge early" asymmetry
  • the allowable asymmetry range 602 refers to a "rising edge late” asymmetry.
  • the signal curve d is shifted in comparison to the signal curve c by a first delay 603
  • the signal curve e is shifted in comparison to the signal curve c by a second delay 604.
  • the regions 605 in waveform f, 606 in waveform g and 607 in waveform h respectively indicate undefined levels in the example shown.
  • FIG. 7 shows exemplary signal curves to illustrate the case of an asymmetry of the rising edge late with errors.
  • allowable A-symmetry ranges 701 and 702 are shown.
  • the allowable asymmetry range 701 refers to an "rising edge early" asymmetry
  • the allowable asymmetry range 702 refers to a "rising edge late” asymmetry.
  • the signal curve d is shifted in comparison to the signal curve c by a first delay 703
  • the signal curve e is shifted in comparison to the signal curve c by a second delay 704.
  • the regions 705 in signal course f, 706 in signal course g and 707 in signal curve h respectively denote undefined levels in the example shown.
  • the asymmetry acceptance limit "rising edge to late" 702 is exceeded, in analogy to exceeding the asymmetry acceptance limit as described for FIGURE 6.
  • the error message (logical 0 in the signal curve f and consequently logical 1 in the signal curve h) is generated by the samples of the Data signal at the data input of the D flip-flop 110 at the times of the rising edges of waveform d - corresponding to the signal at the clock input of the D flip-flop 110, delayed by the delay unit 111 by the reference value 112.
  • FIG. 8 shows exemplary signal curves for clarifying the case of an asymmetry of the rising edge to early without errors plus an additional dynamic
  • allowed asymetric ranges 801 and 802 are shown.
  • the allowable asymmetry region 801 refers to an "rising edge early" asymmetry
  • the allowable asymmetry region 802 refers to a "rising edge late” asymmetry.
  • the waveform d is compared to the signal curve c shifted by a first delay 803
  • the waveform e is compared to the waveform c shifted by a second delay 804.
  • the time-limited dynamic delay 810 of the rising edge is shown early.
  • the regions 805 in waveform f, 806 in waveform g and 807 in waveform h respectively indicate undefined levels in the example shown.
  • Signal areas 811 (high level) in waveforms g and 812 (high level) in waveform 812 are identified separately.
  • the asymmetry acceptance limit 801 is dynamically exceeded. This is in contrast to the previously described examples, in which the desired acceptance limits for asymmetric delay were explained primarily on the basis of static overshoot. However, the inventive comparison of the asymmetric delay with thresholds, of course, also detects temporary transgressions due to dynamic deceleration, which is superimposed on the static deceleration. Only in one case of dynamic overrun 810 will an error be reported in this example. As with the rising edge acceptance asymmetry early in FIG.
  • the dynamic asymmetry override 801 is also detected by the samples of the data signal at the data input of the D flip-flop 120 at the time of the corresponding falling one Edge of signal curve e - corresponding to the signal at the clock input of the D flip-flop 120, delayed by the delay unit 121 by the reference value 122.
  • This sampling by the falling edge in waveform e just after the dynamic asymmetry 810 in waveform c leads to one ner Error message 811 in waveform g and thus an error message 812 in
  • Signal curve h time-commencing with the said falling edge in signal curve e and, in the example, limited in time until the next falling edge in signal curve e, since 810 is only a dynamic, ie temporary, exceeding of the permissible asymmetry acceptance.
  • At least one triple "010" in 207 out of 256 possible cases, ie 207/256 81%.
  • asymmetrical delay As an alternative to the described comparisons of the asymmetrical delay with a threshold for the case rising edge to early and a threshold for the case rising edge to late, it may also be advantageous to compare each with a plurality of thresholds and optionally generate associated different error signals. Multiple thresholds could be realized by sampling modules similar to sampling module 100 in Figure 1 by multiple delay units having access to different reference values or delay units having access to multiple reference values. In addition, of course, any other circuits are possible by which a comparison of the asymmetric delay with predetermined thresholds is possible.
  • a desired maximum static asymmetry could also be selected as one of the various threshold values and the maximum total asymmetry acceptance of the system as the second threshold value.
  • a two-stage error message could be implemented for this example: 1st stage "static asymmetry acceptance exceeded", 2nd stage "total asymmetry acceptance exceeded”.
  • the first error message level could be relevant for the vehicle test at the end of the tape (Okm -Au stall) and the second error message particularly relevant in operation.
  • a fail-safe or fail-silent operation eg. B. emergency drive to the workshop.
  • the detection of exceeding the total asymmetry acceptance in this example would be an addition to the detection by the CRC, which has a Hamming distance of six at several
  • Bit rotators (more than six) no longer recognize each case.
  • a monitoring module according to the invention is basically possible anywhere in the transmission path of a communication system. Particularly advantageous is the use in receiving components of subscribers of the communication system, for example in a receiving bus driver of a bus system, as shown in Figure 9 or in a communication controller as shown in Figure 10.
  • Figure 9 shows an exemplary embodiment of a device according to the invention.
  • the bus driver 900 has a BP input 901, a BM input 902, a RxD output 907, and an error output 919.
  • the BP input 901 is connected to a first input 903 and the BM input 902 is connected to a second input 904 of a bus driver core 905.
  • the output 906 of the bus driver core 905 is connected to the RxD output 907 of the bus driver 900 and to one input
  • the sampling module 909 has a first result output 910 and a second result output 911.
  • the first result output 910 is connected to a first result input 912
  • the second result output 911 is connected to a second result input 913 of the error module 914.
  • the error module 914 has an error output 915, the error output
  • the error output 919 can also drive a further error signal processing in the bus driver 900 in a further variant.
  • the sampling module 909 in the bus driver 900 is similar or similar to the sampling module 100 described in FIG. 1 and the error module 914 is the same as or similar to the error module 200 or 300 described in FIGS. 2 and 3.
  • the combination of sampling module 909 and Fault module 914 the possibility to process a data signal which is applied to the data input 908, analogous to the description to the figures 1-8.
  • the asymmetrical delay of the data signal at the data input 908 is compared with at least one threshold value, and if at least one of the at least one threshold values is exceeded, an error signal is output at the error output 915.
  • the further processing of the error signal by the processing unit 917 may relate, for example, to display, processing, statistical evaluation or recording of the error signal.
  • FIG. 10 shows as an exemplary embodiment of a diagnostic system according to the invention.
  • the communication controller 1000 has an RxD input 1001 and a fault output 1016.
  • the RxD input 1001 is connected via a communication link 1002 both to an input 1003 of a communication controller core 1004 and to an input 1005 of a scan module 1006. Furthermore, the scanning module
  • the 1006 has a first result output 1007 and a second result output 1008, wherein the first result output 1007 is connected to a first result input 1009 and the second result output 1008 is connected to a second result input 1010 of an error modulus 1011.
  • the output 1012 of the fault module 1011 is connected to an input 1013 of a processing unit 1014.
  • the output 1015 of the fault module 1014 is connected to the fault output 1016.
  • the error output 1016 can, of course, also control a further error signal processing in the bus driver 1000 in a further variant.
  • the scanning module 1006 may be in a preferred embodiment
  • Embodiment in the communication controller 1000 similar or the same structure as the scan module 100 described in Figure 1 and the error module 1011 same or similar to that described in Figure 2 or 3 error module 200 or 300.
  • the combination of scan module 1006 and error module 1011 provides the turn possibility a data signal which is applied to the data input 1005 to process analogous to the description of Figures 1-8.
  • the asymmetrical delay of the data signal at the data input 1005 is compared with at least one threshold value, and if at least one of the at least one threshold values is exceeded, an error signal is output at the error output 1012.
  • the further processing of the error signal by the processing unit 1014 may relate, for example, to display, processing, statistical evaluation or recording of the error signal.
  • the error module 1011 and the processing unit 1014 can also generate and output various error signals as a function of the exceeding of the various threshold values.
  • sampling module 1006, error module 1011 and processing unit 1014 is also conceivable in one unit or in more than three units, as long as a comparison of the asymmetrical delay with
  • Thresholds and, if necessary, a subsequent error signal generation is possible.
  • the diagnostic device e.g. for the bus system of a motor vehicle.
  • the diagnostic device has temporary access to the communication system during which it compares the asymmetric delay prevailing in the communication system with, e.g. in the device according to the invention present in the diagnostic device, thresholds. It is conceivable, e.g. corresponding diagnoses in

Landscapes

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  • Signal Processing (AREA)
  • Environmental & Geological Engineering (AREA)
  • Dc Digital Transmission (AREA)

Abstract

Die Erfindung betrifft ein Verfahren sowie eine Vorrichtung zur Diagnose eines Kommunikationssystems hinsichtlich der asymmetrischen Verzögerung, wobei die asymmetrische Verzögerung mit mindestens einem Schwellwert verglichen wird.

Description

Beschreibung
Titel
Verfahren sowie Vorrichtung zur Diagnose eines Kommunikationssystems hinsichtlich asymmetrischer Verzögerung
Stand der Technik
Die Erfindung betrifft ein Verfahren sowie eine Vorrichtung zur Diagnose eines Kommunikationssystems hinsichtlich asymmetrischer Verzögerung.
Die asymmetrische (Signal-)Verzögerung eines Bauelements ist der Unterschied zwischen der Durchlaufverzögerung einer steigenden und der Durchlaufverzögerung einer fallenden Signalflanke durch das Bauelement. In einem FlexRay- Kommunikationssystem müssen die aufsummierten Asymmetriebeiträge aller Bauele- mente berücksichtigt werden. Dabei treten sowohl systematische Anteile der asymmetrischen Verzögerung als auch stochastische Anteile auf. Die indirekte Fehlererkennung im Stand der Technik erfasst dabei nur ein Überschreiten der Gesamtakzeptanz des Kommunikationssystems gegenüber asymmetrischer Verzögerung (Dekodierungsfeh- ler).
In der WO2006/114370 Al wird beschrieben, die asymmetrische Verzögerung in einem Kommunikationssystem zu messen und durch variables Einstellung des Abtastpunkts bei der Bitabtastung teilweise auszugleichen. Weiterhin wird in der WO2008/107380 Al die Bestimmung der asymmetrischen Verzögerung in einem Kom- munikationssystem durch eine integrierte Schaltung offenbart.
Offenbarung der Erfindung
Vorteile der Erfindung Das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung haben demgegenüber den Vorteil, dass die asymmetrische Verzögerung zur Diagnose mit mindestens einem Schwellwert verglichen wird und dadurch eine Implementierung von vorgebbaren Sicherheitsschranken für die asymmetrische Verzögerung möglich ist, welche kleiner als die Gesamtakzeptanz des Kommunikationssystems gegenüber a- symmetrischer Verzögerung sind.
Weitere Vorteile und Verbesserungen ergeben sich durch die Merkmale der abhängi- gen Ansprüche.
Bevorzugterweise erfolgt der Vergleich der asymmetrischen Verzögerung mit einem Schwellwert durch eine Abtastung einer zeitlichen Abfolge eintreffender Flanken eines Datensignals und die Abtastzeitpunkte der Abtastung ergeben sich aus einem Verzö- gern des Datensignals um den mindestens einen Schwellwert. In einer solchen Ausgestaltung lassen sich die erfindungsgemäßen Vorteile schaltungstechnisch besonders einfach realisieren.
In einer vorteilhaften Variante wird die asymmetrische Verzögerung bezüglich einer Verzögerung einer steigenden Flanke gegenüber einer fallenden Flanke nach früh mit mindestens einem ersten Schwellwert sowie bezüglich einer Verzögerung der steigenden Flanke gegenüber der fallenden Flanke nach spät mit mindestens einem zweiten Schwellwert verglichen. Dadurch ist die Art der asymmetrischen Verzögerung bestimmbar und eine Diagnose auf beide Arten der asymmetrischen Verzögerung durch- führbar.
Besonders vorteilhaft ist, wenn bei der Überschreitung mindestens eines Schwellwerts eine Fehlermeldung generiert wird. Eine solche Fehlermeldung gibt die Möglichkeit, in der Diagnose des Kommunikationssystems auf eine Überschreitung von kritischen Schwellwerten aufmerksam zu machen, bevor die Gesamtakzeptanz des Kommunikationssystem gegenüber asymmetrischer Verzögerung erreicht ist. Zweckmäßiger Weise werden im Fall eines Vergleichs mit verschiedenen Schwellwerten verschiedene Fehlermeldungen bei der Überschreitung der verschiedenen Schwellwerte generiert, um die Schwere der Überschreitung kennzeichnen zu können.
In einer weiteren bevorzugten Ausführung ist mindestens einer der Schwellwerte gleich der Gesamtakzeptanz des Kommunikationssystem gegenüber asymmetrischer Verzögerung, womit eine zum Teil redundante Überwachung dieser kritischen Überschreitung zur im Stand der Technik üblichen Überwachung, z.B. durch cyclic redundancy check (CRC), gegeben ist.
Vorteilhafterweise weisen in der erfindungsgemäßen Vorrichtung die Mittel zum Vergleich der asymmetrischen Verzögerung mit mindestens einem Schwellwert sequentielle Schaltelemente auf, wodurch die erfindungsgemäße Vorrichtung kostengünstig und zweckmäßig realisiert werden kann.
Weiterhin vorteilhaft ist, wenn die Vorrichtung zur Generierung eines Fehlersignals kombinatorische Schaltelemente aufweist, wodurch ebenfalls eine kostengünstige und zweckmäßige Realisation der erfindungsgemäßen Vorrichtung ermöglicht wird.
Zeichnungen
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert. Die Zeichnungen sind lediglich beispielhaft und schränken den allgemeinen Erfindungsgedanken nicht ein.
Dabei zeigen:
Figur 1 ein beispielhaftes Abtastmodul,
Figur 2 ein beispielhaftes Fehlermodul,
Figur 3 eine weiteres beispielhaftes Fehlermodul, Figur 4 beispielhafte Signalverläufe für Asymmetrie der steigende Flanke nach früh (ohne Fehler),
Figur 5 beispielhafte Signalverläufe für Asymmetrie der steigenden Flanke nach spät (ohne Fehler),
Figur 6 beispielhafte Signalverläufe für Asymmetrie der steigenden Flanke nach früh (mit Fehler),
Figur 7 beispielhafte Signalverläufe für Asymmetrie der steigenden Flanke nach spät (mit Fehler),
Figur 8 beispielhafte Signalverläufe für Asymmetrie der steigenden Flanke nach früh (Einzelfehler durch dynamische Störung),
Figur 9 eine vorteilhafte Ausführungsform einer erfindungsgemäßen Vorrichtung in einem Bustreiber und
Figur 10 eine vorteilhafte Ausführungsform einer erfindungsgemäßen Vorrich- tung in einem Kommunikations-Controller.
Beschreibung der Ausführungsbeispiele
Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen detailliert be- schrieben. Dabei wird beispielhaft als Kommunikationssystem zur Beschreibung ein
FlexRay- Bussystem herangezogen, ohne die Verwendung der Erfindung für andere Kommunikationssysteme und insbesondere Bussysteme einzuschränken.
Bei FlexRay erfolgt die Übertragung über eine Vielzahl von Bauelementen, die in einer Topologie verbaut sind und die eine asymmetrische Verzögerung der Signalflanken über die gesamte Signalwirkkette vom Sender bis zum Empfänger bewirken. Dazu tragen bei z.B. aktive Sternknoten, Transceiver, Eingangs- und Ausgangsbuffer, Kanal- und PCB- Unsymmetrien, sowie E MV- Einflüsse. Asymmetrische Verzögerung ist dabei definiert als der Unterschied zwischen der Durchlaufverzögerung einer steigenden und der Durchlaufverzögerung einer fallenden Flanke durch ein Bauelement.
Die Ursachen der asymmetrischen Verzögerungen können unterteilt werden in stati- sehe (bzw. systematische) und dynamische (bzw. stochastische) Anteile. Die statischen Anteile sind vom Betriebspunkt (Temperatur, Versorgungsspannung) abhängig und liegen fest innerhalb spezifizierter Grenzen. Die dynamischen Anteile setzen sich aus dem E MV-bedingten Jitter von Signalflanken sowie aus Jitter bedingt durch stochastische Prozesse im Halbleiter zusammen.
Statische und dynamische Anteile addieren sich zur Gesamtasymmetrie. Wahrnehmbar und messbar ist stets die Summe aus beiden Anteilen. Die maximal zulässige a- symmetrische Verzögerung wird durch das Übertragungsprotokoll eines Kommunikationssystems bestimmt, welches im Fall eines FlexRay-Busses beispielsweise vorgibt, dass eine nominale Bitdauer 8-fach abgetastet wird und beim Abtastzählerstand fünf der Wert übernommen wird. Bei der FlexRay-Spezifikation 2.1 beispielsweise sind maximal 37,5 ns Asymmetrie im Übertragungskanal für eine fehlerfreie Dekodierung erlaubt.
Wird die maximal zulässige asymmetrische Verzögerung überschritten, so wird der falsche Wert abgetastet, der Fehler wird über CRC (cyclie redundancy check) erkannt (bis zu einem Hamming-Abstand von 6). Als Reaktion auf erkannte fehlerhafte Übertragung können die übertragenen Daten verworfen werden. Wird der Hamming- Abstand durch die Anzahl falsch dekodierter Datenbits überschritten, so sind auch un- erkannte Verfälschungen von Daten möglich.
Die CRC-Überprüfung meldet ausschließlich fehlerhafte Dekodierung, nicht aber die Überschreitung einer unter der maximal zulässigen Asymmetrieakzeptanz liegenden Akzeptanzgrenze für statische Asymmetrie. Mit dem vorgeschlagenen Verfahren ist die Erkennung der Überschreitung einer Asymmetriegrenze möglich, welche unterhalb der durch die Dekodierung gegebenen, maximal zulässigen Asymmetrieakzeptanz liegt.
Für die Systemauslegung müssen alle asymmetrieverursachenden Bauelemente in der Wirkkette vom sendenden zum empfangenden Kommunikations-Controller berücksich- tigt werden. Dazu werden die einzelnen Asymmetriebeiträge aus Datenblättern oder Abschätzungen entnommen und aufsummiert.
Die asymmetrische Verzögerung einer Komponente unterliegt einer Wahrscheinlich- keitsverteilung, die sich komponentenspezifisch aus Fertigungsstreuungen ergibt. Aus dem Zentralen Grenzwertsatz folgt, dass sich die Verteilung einer gewichteten Summe von n unabhängigen, beliebig verteilten Zufallsvariablen mit wachsendem n zunehmend einer Normalverteilung annähert. Der Zentrale Grenzwertsatz ist dabei sehr weitreichend. Er gilt sowohl für unsymmetrische Einzelverteilungen als auch für gemischte stetige und diskrete Verteilungen. Daher kann angenähert von einer resultierenden
Dichtefunktion der asymmetrischen Verzögerung in Form einer Normalverteilung ausgegangen werden. Selbstverständlich sind die Verteilungen der Asymmetrie einzelner Komponenten unbekannt, diese lassen sich möglicherweise nach längerer Fertigungsdauer konkret benennen. Daher kann auch nicht von einem bestimmten vorhersagba- ren Mittelwert oder einer vorhersagbaren Varianz ausgegangen werden.
Es ergibt sich eine hohe Anzahl von Systemen, die problemlos die maximal erwünschte statische asymmetrische Verzögerung unterschreiten. Eine geringe Anzahl von Systemen überschreitet diese Grenze aber möglicherweise. Da die Wahl der Grenze auch von der Hinzunahme möglicher Sicherheitsreserven abhängt, ist die Anzahl der überschreitenden Systeme selbstverständlich vom spezifischen Aufbau eines Netzwerkes und der verwendeten Komponenten abhängig. Sofern die verwendeten Bauelemente eine Überschreitung einer maximal erwünschten statischen Asymmetrie zulassen, welche unterhalb der Gesamtakzeptanz des Systems gegenüber asymmetrischer Verzö- gerung liegt, können die betreffenden Systeme mit aktuell verfügbaren Methoden nicht erkannt werden, da ein geschlossener Signalpfad hierfür bei FlexRay nicht vorgesehen ist. Falls also die statische Asymmetrie oberhalb der erwünschten Grenze liegt, aber noch unterhalb der Gesamtasymmetrieakzeptanz des Systems, wird ohne Einprägen von EMV-Störungen ein solches System nicht erkannt (z.B. durch Fehlermeldung des CRC).
Bei Systemen, deren rechnerische statische Gesamtasymmetrie im worst case (d.h. alle verbauten Komponenten tragen zugleich mit maximal spezifizierter Asymmetrie zur Gesamtasymmetrie bei) zuzüglich der maximal erwartbaren stochastischen Beiträge die Gesamtasymmetrieakzeptanz des Decoders überschreiten, ist nach Stand der Technik keine Erkennung möglich, sofern die Gesamtasymmetrie ohne maximale E MV- Belastung noch unterhalb der Gesamtasymmetrieakzeptanz liegt. Falls ein derartiges System aber im Betrieb einer hohen E MV- Belastung ausgesetzt wird, und damit die Gesamtasymmetrieakzeptanz überschritten wird, treten möglicherweise Verfügbarkeitsprobleme auf.
Hier setzt die vorliegende Erfindung an und beschreibt ein Verfahren, mit dem - z.B. am Bandende bei assemblierten Systemen - diejenigen Kommunikationssysteme er- mittelt werden können, die ein maximal erwünschtes Maß an (statischer) Asymmetrie überschreiten. Es wird gezeigt, dass das vorgeschlagene Verfahren mit wenigen digitalen Standardkomponenten zu realisieren ist und somit ohne nennenswerten Flächenmehrbedarf oder zusätzlichen Kostenaufwand in Komponenten integriert werden kann. Die Meldung der Überschreitung der vorgegebenen Akzeptanzgrenze für (statische) Asymmetrie bildet dabei einen geschlossenen Signalpfad im Gegensatz zur statistisch basierten Verknüpfung von Annahmen über die Asymmetrie der Einzelkomponenten.
Die auftretende stochastische Asymmetrie kann vom Hersteller durch geeignete Messverfahren (Störfestigkeitsuntersuchungen, EMV-Messungen) bestimmt werden. Wird das Ausfallkriterium CRC verwendet, muss das System vor den Messungen mit hinreichend großer statischer Asymmetrie vorgeprägt werden. Die maximal zulässige statische Asymmetrie eines Systems kann man mit der ermittelten maximalen stochasti- schen Asymmetrie aus der zulässigen Gesamtasymmetrie berechnen. Bei FlexRay ist die gesamte Asymmetrieakzeptanz 37,5 ns entsprechend der FlexRay Spezifikation v2.1 Revision B. Somit ist von 37,5 ns die ermittelte maximale stochastische Asymmetrie zu subtrahieren, um die maximal zulässige statische Asymmetrie zu berechnen.
Die maximal zulässige statische Asymmetrie ist allerdings der Maximalwert. Hiervon ist die mögliche Schwankungsbreite der gesamten statischen Asymmetrie (Alterung der Komponenten, Temperatureinflüsse, Versorgungsspannung,...) zu subtrahieren, um die realisierte statische Asymmetrieakzeptanzgrenze zu bestimmen. Die derart hergeleitete statische Asymmetrieakzeptanzgrenze wird in der nachfolgend beschriebenen Schaltung als Grenzwert für die Erkennung einer möglichen Überschreitung als Referenzwert verwendet. Daneben ist es natürlich möglich, andere oder weitere Akzeptanz- Schwellwerte für die asymmetrische Verzögerung zu definieren, bei deren Überschreitung gegebenenfalls Fehlersignale ausgegeben werden, gegebenenfalls verschiedene Fehlermeldungen bei der Überschreitung verschiedener Akzeptanzschwellen.
Unsere Erfindung geht also von einem Kommunikationssystem aus, in dem über eine
Kommunikationsleitung Daten übertragen werden. Für dieses Kommunikationssystem soll eine Diagnose auf asymmetrische Verzögerung durchgeführt werden. Dazu wird vorgeschlagen, das Datensignal einer erfindungsgemäßen Vorrichtung parallel zur Kommunikationsleitung zuzuführen. Diese erfindungsgemäße Vorrichtung vergleicht die asymmetrische Verzögerung des Datensignals mit vorgegebenen, maximal gewünschten Schwellwerten und gibt gegebenenfalls bei Überschreitung dieser Schwellwerte ein weiterverwertbares Fehlersignal aus.
Als eine schaltungstechnisch einfache Ausgestaltung einer solchen erfindungsgemä- ßen Vorrichtung zeigt Figur 1 das Abtastmodul 100. Das Abtastmodul 100 weist einen
Dateneingang 101 auf sowie einen ersten Ergebnisausgang 102 und einen zweiten Ergebnisausgang 103. Der Dateneingang 101 ist über eine Kommunikationsverbindung 104 angeschlossen an die Dateneingänge eines ersten D- Flipflops 110 und eines zweiten D- Flipflop 120 sowie an eine erste Verzögerungseinheit 111 und eine zweite Ver- zögerungseinheit 121. Die erste Verzögerungseinheit 111 hat Zugriff auf einen ersten
Referenzwert 112, die zweite Verzögerungseinheit 121 hat Zugriff auf einen zweiten Referenzwert 122. Weiterhin ist die erste Verzögerungseinheit 111 über eine Kommunikationsverbindung 113 mit dem Clockeingang des ersten D- Flipflops 110 verbunden und die zweite Verzögerungseinheit über eine Kommunikationsverbindung 123 mit dem Clockeingang des zweiten D- Flipflops 120 verbunden. Der Ausgang des ersten D-
Flipflops 110 ist mit dem ersten Ergebnisausgang 102 und der Ausgang des zweiten D- Flipflops 120 mit dem zweiten Ergebnisausgang 103 verbunden.
Die Funktionsweise der in Fig. 1 gezeigten Vorrichtung geht dabei von einem binären Datensignal (Pegel niedrig = logisch „0" bzw. Pegel hoch = logisch „1") aus und ist auf das Vorhandensein der logischen Datentripel „101" und „010" angewiesen. Das binäre Datensignal liegt an den Dateneingängen der D-Flipflops 110 und 120 an. Außerdem wird das binäre Datensignal durch die Verzögerungseinheit 111 um einen Referenzwert 112 konstant zeitlich verzögert und an den Clockeingang des D- Flipflops 110 ge- geben. Analog wird das binäre Datensignal durch die Verzögerungseinheit 121 um einen Referenzwert 122 konstant zeitlich verzögert und an den Clockeingang des D- Flipflops 120 gegeben.
Dabei tastet D- Flipflop 110 das binäre Datensignal an seinem Dateneingang zu den
Zeitpunkten ab, wenn steigende Flanken an seinem Clockeingang anliegen. Dagegen tastet D- Flipflop 120 das binäre Datensignal an seinem Dateneingang zu den Zeitpunkten ab, wenn fallende Flanken an seinem Clockeingang anliegen.
Die Referenzwerte 112 und 122 werden nun so gewählt, dass sie die gewünschten, maximalen Asymmetriewerte widerspiegeln. Der Arbeitspunkt der Verzögerungseinheiten kann entweder aus zuvor ermittelten und abgespeicherten Werten bestimmt, oder in einem Abgleichvorgang gegenüber einer Referenz während dem Betrieb ermittelt werden. Letztere Alternative ist in Figur 1 durch den Zugriff der Verzögerungseinheiten 111 und 121 auf die Referenzwerte 112 bzw. 122 schematisch dargestellt. Die um die
Referenzwerte 112 bzw. 122 verzögerten Datensignale werden an die Takteingänge der D- Flipflops 110 und 120 geführt.
Der Grad der Verzögerung durch die Verzögerungseinheiten 111 und 121 bzw. durch die Referenzwerte 112 und 122 bestimmt sich aus den (statischen) Asymmetrieakzep- tanzgrenzen. Es gibt zwei mögliche Orientierungen dieser Grenzen, eine beschreibt die
Asymmetrieakzeptanz der steigenden Flanke gegenüber der fallenden Flanke nach früh, die andere die Asymmetrieakzeptanz der steigenden Flanke gegenüber der fallenden Flanke nach spät. Im Ausgestaltungsbeispiel in Figur 1 wird die Verzögerung durch Verzögerungseinheit 111 bzw. Referenzwert 112 bestimmt aus der Differenz der nominalen Bitdauer (bei FlexRay sind das beispielsweise 100 ns bei 10 Mbit/s) und der gewünschten, maximalen (statischen) Asymmetrieakzeptanz der steigenden Flanke gegenüber der fallenden Flanke nach spät. Die Verzögerung durch Verzögerungseinheit 121 bzw. Referenzwert 122 wird bestimmt aus der Differenz der nominalen Bitdauer und der gewünschten, maximalen (statischen) Asymmetrieakzeptanz der stei- genden Flanke gegenüber der fallenden Flanke nach früh.
Wie beschrieben ist eines der beiden D- Flipflops aktiv bei steigenden Flanken (110), das andere D- Flipflop bei fallenden Flanken (120). Die nichtinvertierten Ausgangssig- nale der D- Flipflops 110 und 120 werden als Ergebnisse der Abtastung den Ergebnisausgängen 102 und 103 zugeführt.
Der Wechsel von niedrigem Pegel zu hohem Pegel eines Datensignals am Datenein- gang 101 wird somit (wie auch das ganze übrige Signal) um den Referenzwert 112 verzögert von der Verzögerungseinheit 111 an den Clockeingang des D- Flipflops 110 gegeben. Dies bedeutet, dass auf eine steigende Flanke des Datensignals am Dateneingang des Flipflops 110 um den Referenzwert 112 verzögert eine Abtastung durch die dann auftretende steigende Flanke am Clockeingang des Flipflops 110 folgt. Als Resultat der Abtastung wird am Ausgang des Flipflops 110 eine „1" ausgegeben, wenn die Asymmetrie der steigenden Flanke nach spät nicht größer ist als die durch den Referenzwert 112 repräsentierte, maximal gewünschte asymmetrische Verzögerung „steigende Flanke nach spät", und eine „0" für den Fall einer Überschreitung.
Analog dazu wird der Wechsel von hohem Pegel zu niedrigem Pegel eines Datensignals am Dateneingang 101 (wie auch das ganze übrige Signal) um den Referenzwert 122 verzögert von der Verzögerungseinheit 121 an den Clockeingang des D- Flipflops 120 gegeben. Damit folgt auf eine fallende Flanke des Datensignals am Dateneingang des Flipflops 120 um den Referenzwert 122 verzögert eine Abtastung durch die dann auftretende fallende Flanke am Clockeingang des Flipflops 120. Als Resultat der Abtastung wird am Ausgang des Flipflops 120 eine „0" ausgegeben, wenn die Asymmetrie der steigenden Flanke nach früh nicht größer ist als die durch den Referenzwert 122 repräsentierte, maximal gewünschte asymmetrische Verzögerung „steigende Flanke nach früh", und eine „1" für den Fall einer Überschreitung.
Eine Überschreitung einer der Referenzwerte resultiert also entweder in einer logischen „0" am Ergebnisausgang 102 oder in einer logischen „1" am Ergebnisausgang 103. Damit werden mit der in Figur 1 gezeigten Vorrichtung 100 erfindungsgemäß die asymmetrische Verzögerung „steigende Flanke nach früh" und die asymmetrische Ver- zögerung „steigende Flanke nach spät" jeweils mit einem Schwellwert verglichen und abhängig von einer Überschreitung werden verschiedene (Fehler-)Signale an den Ergebnisausgängen der Vorrichtung ausgegeben. Es werden in dieser Ausgestaltung sequentielle Schaltelement (D- Flipflops) und Elemente zur zeitlichen Verzögerung verwendet, um bei zusammengebauten Kommunikationssystemen die Überschreitung einer bestimmten vorgegebenen (statischen) Gesamtasymmetrie durch Bewertung der zeitlichen Abfolge eintreffender Datensignalflan- ken zu erkennen. Die Bewertung der im Gesamtsystem vorliegenden statischen A- symmetrie erfolgt durch Abtastung des Datensignals an Abtastzeitpunkten, die sich aus dem verzögerten Datensignal ableiten. Allerdings sind auch andere Ausgestaltungen denkbar, bei denen asymmetrische Verzögerung mit einem Schwellwert oder mehreren Schwellwerten verglichen wird.
In einer vorteilhaften Ausgestaltung können die Verzögerungseinheiten 111 und 121 als programmierbare Verzögerungseinheiten realisiert sein, wie sie z.B. aus dem Stand der Technik bekannt sind. Eine solche Verzögerungseinheit wird beispielsweise von der Firma Dallas Semiconductor Corp., Dallas, Texas, 75244, USA, einer Tochterge- Seilschaft von Maxim Integrated Products, Inc., Sunnyvale, Calif. 94086, USA unter der
Bezeichnung „DS1021-50" angeboten und vertrieben. Bei dieser bekannten Verzögerungseinheit von Dallas Semiconductor können Verzögerungszeiten von 10 - 140 ns mit einer Genauigkeit von 0,5 ns eingestellt werden. Die Programmierung der bekannten Verzögerungseinheit erfolgt durch Setzen und Löschen mehrerer Bits, beispiels- weise durch 8 Bits.
Die Signale an den Ergebnisausgängen 102 und 103 des Abtastmoduls 100 aus Figur 1 können durch verschieden ausgestaltbare Schaltungen weiterverarbeitet werden. Figur 2 zeigt als vorteilhafte Ausgestaltung einer solchen Schaltung das Fehlermodul 200 als optionalen Bestandteil einer erfindungsgemäßen Vorrichtung. Das Fehlermodul 200 weist einen ersten Ergebniseingang 202 und einen zweiten Ergebniseingang 203 auf. Dabei ist der erste Ergebniseingang 202 mit einem ersten Vergleichselement 204 und der zweite Ergebniseingang 203 mit einem zweiten Vergleichselement 205 verbunden. Das erste Vergleichselement 204 und das zweite Vergleichselement 205 sind jeweils mit einem Eingang des Schaltelements 206 verbunden. Der Ausgang des Schaltelements 206 ist mit dem Fehlerausgang 201 des Fehlermoduls 200 verbunden.
In einer kombinierten Ausgestaltung aus Abtastmodul 100 (Figur 1) und Fehlermodul 200 (Figur 2), könnten z.B. Ergebnisausgang 102 aus Figur 1 mit Ergebniseingang 202 aus Figur 2 und Ergebnisausgang 103 aus Figur 1 mit Ergebniseingang 203 aus Figur 2 verbunden werden. In einer solchen Ausgestaltung würde dann das Ergebnissignal von Flipflop 110 (Figur 1) im Vergleichselement 204 (Figur 2) mit einer logischen ,1' verglichen, das Ergebnissignal von Flipflop 120 (Figur 1) im Vergleichselement 205 (Figur 2) mit einer logischen ,0'. Sofern mindestens ein Vergleich einen Unterschied ergibt, also das Vergleichsergebnis bei mindestens einem der beiden nebenläufig ablaufenden Vergleiche „FALSE" ergibt, wird das Fehlersignal im Schaltelement 206 auf „aktiv" gesetzt (in den nachfolgend beschriebenen Signaldiagrammen bedeutet „aktiv" = '1') und am Fehlerausgang 201 ausgegeben.
Figur 3 zeigt als weitere vorteilhafte Ausgestaltung eines Fehlermoduls alternativ zu Figur 2 das Fehlermodul 300, wobei das Fehlermodul 300 einen ersten Ergebniseingang 302, einen zweiten Ergebniseingang 303 und einen Fehlerausgang 301 aufweist. Der erste Ergebniseingang 302 ist mit einem Inverter 304 verbunden, wobei der Inver- ter mit einem ersten Eingang eines ODER-Gatters 306 verbunden ist. Der zweite Ergebniseingang 303 ist mit einem zweiten Eingang des ODER-Gatters 306 verbunden. Der Ausgang des ODER-Gatters 306 ist mit dem Fehlerausgang 301 des Fehlermoduls 300 verbunden.
Wiederum können vorteilhaft der Ergebnisausgang 102 aus Figur 1 mit Ergebniseingang 302 aus Figur 3 und Ergebnisausgang 103 aus Figur 1 mit Ergebniseingang 303 aus Figur 3 verbunden sein. Das Signal von Ergebniseingang 302, in diesem Beispiel dann entsprechend dem Ergebnissignal des Flipflops 110 wird im Inverter 304 invertiert. Das invertierte Ergebnissignal des Flipflops 110 wird mit dem nichtinvertierten Er- gebnissignal des Flipflops 120 im Oder-Gatter 306 disjungiert. Sobald entweder das
Ergebnissignal aus Flipflop 110 gleich der logischen ,0' oder das Ergebnissignal aus Flipflop 120 gleich der logischen ,1' ist, wird das Fehlersignal am Ausgang des Oder- Gatters 306 aktiv, also zu ,1'. Das aktive Fehlersignal kann von weiteren signalverarbeitenden Komponenten empfangen und zur Fehlerspeicherung und/oder Anzeige verwendet werden.
Insgesamt vergleicht Abtastmodul 100 in Kombination mit einem der Fehlermodule 200 oder 300 also die asymmetrische Verzögerung eines Datensignals mit vorgegebenen Schwellwerten und gibt ein Fehlersignal aus, wenn entweder ein vorgegebener Schwellwert für die asymmetrische Verzögerung „steigende Flanke nach früh" oder ein vorgegebener Schwellwert für die asymmetrische Verzögerung „steigende Flanke nach spät" oder beide Schwellwerte überschritten sind.
Darüber hinaus sind auch weitere Schaltungsmöglichkeiten denkbar, durch welche eine asymmetrische Verzögerung mit mind. einem Schwellwert vergleichen wird und gegebenenfalls abgängig von der Überschreitung mind. eines der Schwellwerte ein Fehlersignal ausgegeben wird.
Zur Erläuterung des Vergleich der asymmetrischen Verzögerung mit dem mind. einen
Schwellwert und der entsprechenden Fehlersignalausgabe durch Abtastmodul 100 in Kombination z.B. mit Fehlermodul 300 werden nachfolgend beispielhafte Signalverläufe beschrieben. In den Figuren 4-8 sind diese beispielhaften Signalverläufe dargestellt, wobei jeweils der hohe Pegel einer logischen ,1' und der tiefe Pegel einer logischen ,0' entsprechen und der Verlauf von links nach rechts einem zeitlichen Ablauf entspricht.
In den Figuren 4-8 sind dabei jeweils acht Signalverläufe dargestellt:
a: ideales Datensignal - b: ideales Datensignal mit jeweils zulässigen Asymmetriebereichen c: Datensignal mit Asymmetrie d: Datensignal mit erster Verzögerung e: Datensignal mit zweiter Verzögerung f: erstes Ergebnissignal g: zweites Ergebnissignal h: Fehlersignal
Des Weiteren kennzeichnen in den Figuren 4-8 jeweils Pfeile von unten nach oben bei steigenden Flanken im Signalverlauf d die Triggerung bei steigender Flanke am D- Flipflop 110 sowie Pfeile von oben nach unten bei sinkenden Flanken im Signalverlauf e die Triggerung bei fallender Flanke am D- Flipflop 120.
Wie oben beschrieben werden die Verzögerungen 403, 503, 603, 703, 803 durch Verzögerungseinheit 111 bzw. Referenzwert 112 bestimmt aus der Differenz der nomina- len Bitdauer (bei FlexRay sind das beispielsweise 100 ns bei 10 Mbit/s) und der gewünschten, maximalen statischen Asymmetrieakzeptanz der steigenden Flanke gegenüber der fallenden Flanke nach spät. Die Verzögerungen 404, 504, 604, 704, 804 durch Verzögerungseinheit 121 bzw. Referenzwert 122 wird bestimmt aus der Diffe- renz der nominalen Bitdauer und der gewünschten, maximalen statischen Asymmetrieakzeptanz der steigenden Flanke gegenüber der fallenden Flanke nach früh.
In den schematisch in Figur 4-8 gezeigten Signaldiagrammen sei beispielsweise die gewünschte, maximale (statische) Asymmetrieakzeptanz der steigenden Flanke nach spät 50 % der nominalen Bitdauer, also ist die Verzögerung durch Verzögerungseinheit
111 bzw. Referenzwert 112 50 % der nominalen Bitdauer. Die gewünschte maximale (statische) Asymmetrieakzeptanz der steigenden Flanke nach früh ist 37,5 % der nominalen Bitdauer, somit ergibt sich die Verzögerung durch Verzögerungseinheit 121 bzw. Referenzwert 122 zu 62,5 % der nominalen Bitdauer.
Figur 4 zeigt beispielhafte Signalverläufe zur Verdeutlichung des Falls einer Asymmetrie der steigenden Flanke nach früh ohne Fehler. Im Signalverlauf b sind zulässige A- symmetriebereiche 401 und 402 gezeigt. Der zulässige Asymmetriebereich 401 bezieht sich auf eine Asymmetrie „steigende Flanke nach früh", der zulässige Asymmet- riebereich 402 bezieht sich auf eine Asymmetrie „steigende Flanke nach spät". Der
Signalverlauf d ist im Vergleich zum Signalverlauf c um eine erste Verzögerung 403 zeitlich verschoben, der Signalverlauf e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 404 zeitlich verschoben. Die Bereiche 405 in Signalverlauf f, 406 in Signalverlauf g und 407 in Signalverlauf h kennzeichnen jeweils im gezeigten Bei- spiel Undefinierte Pegel.
Figur 4 zeigt die Signalverläufe a-h für das Beispiel einer asymmetrische Verzögerung der steigenden Flanke gegenüber der fallenden Flanke nach früh, ohne dass eine Cl- berschreitung der gewünschten Asymmetrieakzeptanzgrenze auftritt. Im Signalverlauf a ist das ideale Datensignal ohne jede Art von Asymmetrie gezeichnet. In diesem beispielhaften Signalverlauf a ist ein alternierendes Signal verwendet, da nur bei Bittrippeln „010" und „101" des Datensignals die Überwachung im gezeigten Ausgestaltungsbeispiel (Schaltungen gemäß Figur 1 - Figur 3) funktioniert. Im Signalverlauf b ist das ideale Datensignal um die (schraffierten) zulässigen Asymmetriebereiche 401 und 402 ergänzt. Relevant ist in diesem Bild die Asymmetrieakzeptanz der steigenden Flanke nach früh 401. Das exemplarische Datensignal mit Asymmetrie im Signalverlauf c weist Verzögerungen der steigenden Flanken gegenüber den fallenden Flanken im gerade noch akzeptablen Maß nach früh auf. Dieses Datensignal mit Asymmetrie wird nun durch die Verzögerungselemente 111 und 121 verzögert, wobei wie zuvor erläutert in diesem Beispiel die Verzögerung durch Verzögerungselement 111 bzw. laut Referenzwert 112 zu 50 % der nominalen Bitdauer gewählt ist und die Verzögerung durch Verzögerungselement 121 bzw. laut Referenzwert 122 zu 62,5 % (in den Figuren nur schematisch).
Die verzögerten Signale werden entsprechend Figur 1 den D- Flipflops 110 und 120 zugeführt. Das Signal nach dem Verzögerungselement 111 versorgt den Takteingang des D- Flipflops mit steigender Aktivität 110, entsprechend ist Signalverlauf d (Datensignal mit erster Verzögerung 403) die steigende Flanke mit Pfeilen nach oben mar- kiert. Dagegen liegt Signalverlauf e (Datensignal mit zweiter Verzögerung 404) am
Takteingang des D-Flipflops mit fallender Flankenaktivität 120, deshalb die Markierung der fallenden Flanken. Die Ergebnissignale an den Ergebnisausgängen 102 und 103 leiten sich nun direkt aus den Werten am Daten- Eingang der D- Flipflops 110 und 120 zum jeweiligen Abtastzeitpunkt ab. Das Ergebnissignal am Ausgang des D- Flipflops 110 ist also das zu den steigenden Flanken des Signalverlaufs d abgetastete Datensignal mit Asymmetrie c am Dateneingang des D-Flipflops 110 während sich das Ergebnissignal am Ausgang des D- Flipflops 120 aus der Abtastung des Datensignals mit Asymmetrie c am Dateneingang des D- Flipflops 120 zu den fallenden Flanken des Signalverlaufs e ergibt.
Zu Beginn der Darstellung sind in den Signalverläufen f, g, h die Ergebnissignale mit den Bereichen 405, 406, 407 gekennzeichnet, da der vorhergehende Zustand im gezeigten Beispiel unbekannt ist. Signalverlauf h (Fehlersignal) leitet sich (analog zur Beschreibung zu Figur 3) aus der Disjunktion der beiden Signalverläufe f (invertiert) und g (nicht invertiert) (Ergebnissignale) ab. Da in Figur 4 die Asymmetrie der steigenden
Flanke nach früh gerade noch innerhalb der Asymmetrieakzeptanz 401 liegt, ergibt sich keine Fehlermeldung. Aus den Signalverläufen c, d, e ist zu entnehmen, dass in diesem Fall durch Verzögerungseinheit 121 und D-Flipflop 120 (entsprechend Signal- verlauf e, Verzögerung 404) die zulässige Asymmetrieakzeptanz 401 für asymmetrische Verzögerung der steigenden Flanke nach früh überprüft wird.
Figur 5 zeigt beispielhafte Signalverläufe a-h zur Verdeutlichung des Falls einer A- Symmetrie der steigenden Flanke nach spät ohne Fehler. Im Signalverlauf b sind zulässige Asymmetriebereiche 501 und 502 gezeigt. Der zulässige Asymmetriebereich 501 bezieht sich auf eine Asymmetrie „steigende Flanke nach früh", der zulässige A- symmetriebereich 502 bezieht sich auf eine Asymmetrie „steigende Flanke nach spät" . Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine erste Verzögerung 503 verschoben, der Signalverlauf e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 504 verschoben. Die Bereiche 505 in Signalverlauf f, 506 in Signalverlauf g und 507 in Signalverlauf h kennzeichnen jeweils im gezeigten Beispiel Undefinierte Pegel.
Die beispielhaften Signalverläufe a-h in Figur 5 beziehen sich analog zur Beschreibung zu Figur 4 auf die Verwendung eines Abtastmoduls 100 mit z.B. einem Fehlermodul 300. Verglichen mit den Signalverläufen in Figur 4 wird in Figur 5 die Asymmetrie in der anderen Richtung angenommen. Hier (Signalverläufe c-e) sind die steigenden Flanken gegenüber den fallenden Flanken nach spät verzögert. Dementsprechend wird in die- sem Beispiel auch die zulässige Asymmetrieakzeptanz 502 durch Verzögerungseinheit
111 (Verzögerung 503, Signalverlauf d) und D- Flipflop 110 überprüft. Da die Verzögerung (Signalverläufe c-e) innerhalb der Akzeptanz 502 liegt, zeigt Signalverlauf h kein aktives Fehlersignal.
Figur 6 zeigt beispielhafte Signalverläufe a-h zur Verdeutlichung des Falls einer A- symmetrie der steigenden Flanke nach früh mit Fehler. Im Signalverlauf b sind zulässige Asymmetriebereiche 601 und 602 gezeigt. Der zulässige Asymmetriebereich 601 bezieht sich auf eine Asymmetrie „steigende Flanke nach früh", der zulässige Asymmetriebereich 602 bezieht sich auf eine Asymmetrie „steigende Flanke nach spät" . Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine erste Verzögerung 603 verschoben, der Signalverlauf e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 604 verschoben. Die Bereiche 605 in Signalverlauf f, 606 in Signalverlauf g und 607 in Signalverlauf h kennzeichnen jeweils im gezeigten Beispiel Undefinierte Pegel. In Figur 6 wird die Asymmetrieakzeptanzgrenze „steigende Flanke nach früh" 601 ü- berschritten. Deshalb wird zu den fallenden Flanken des Signalverlaufs e - entsprechend dem Signal am Clockeingang des D-Flipflops 120, verzögert durch die Verzöge- rungseinheit 121 um den Referenzwert 122 - eine ,1' abgetastet, was zu einer Fehlermeldung führt (logische 1 im Signalverlauf g), da der erwartete plausible Wert eine ,0' ist. Insgesamt wird dadurch ein aktives Fehlersignal (logische 1) ausgegeben (Signalverlauf h, entspricht im Beispiel Signal am Fehlerausgang 301 in Figur 3).
Figur 7 zeigt beispielhafte Signalverläufe zur Verdeutlichung des Falls einer Asymmetrie der steigenden Flanke nach spät mit Fehler. Im Signalverlauf b sind zulässige A- symmetriebereiche 701 und 702 gezeigt. Der zulässige Asymmetriebereich 701 bezieht sich auf eine Asymmetrie „steigende Flanke nach früh", der zulässige Asymmetriebereich 702 bezieht sich auf eine Asymmetrie „steigende Flanke nach spät" . Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine erste Verzögerung 703 verschoben, der Signalverlauf e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 704 verschoben. Die Bereiche 705 in Signalverlauf f, 706 in Signalverlauf g und 707 in Signalverlauf h kennzeichnen jeweils im gezeigten Beispiel Undefinierte Pegel.
In Figur 7 wird die Asymmetrieakzeptanzgrenze „steigende Flanke nach spät" 702 ü- berschritten, analog zur Überschreitung der Asymmetrieakzeptanzgrenze wie zu Figur 6 beschrieben. Die Fehlermeldung (logische 0 im Signalverlauf f und folglich logische 1 im Signalverlauf h) wird erzeugt durch die Abtastungen des Datensignals am Daten- eingang des D- Flipflops 110 zu den Zeitpunkten der steigenden Flanken von Signalverlauf d - entsprechend dem Signal am Clockeingang des D- Flipflops 110, verzögert durch die Verzögerungseinheit 111 um den Referenzwert 112.
Figur 8 zeigt beispielhafte Signalverläufe zur Verdeutlichung des Falls einer Asymmet- rie der steigenden Flanke nach früh ohne Fehler plus einer zusätzlichen dynamischen
Asymmetrie nach früh 810 mit Fehler. Im Signalverlauf b sind zulässige Asymmetriebereiche 801 und 802 gezeigt. Der zulässige Asymmetriebereich 801 bezieht sich auf eine Asymmetrie „steigende Flanke nach früh", der zulässige Asymmetriebereich 802 bezieht sich auf eine Asymmetrie „steigende Flanke nach spät". Der Signalverlauf d ist im Vergleich zum Signalverlauf c um eine erste Verzögerung 803 verschoben, der Signalverlauf e ist im Vergleich zum Signalverlauf c um eine zweite Verzögerung 804 verschoben. In den Signalverläufen c, d und e ist die zeitlich begrenzt auftretende, dynamische Verzögerung 810 der steigenden Flanke nach früh gezeigt. Die Bereiche 805 in Signalverlauf f, 806 in Signalverlauf g und 807 in Signalverlauf h kennzeichnen jeweils im gezeigten Beispiel Undefinierte Pegel. Die Signalbereiche 811 (hoher Pegel) in Signalverlauf g und 812 (hoher Pegel) in Signalverlauf 812 sind gesondert gekennzeichnet.
In Figur 8 wird die Asymmetrieakzeptanzgrenze 801 dynamisch überschritten. Dies ist im Gegensatz zu den bisher beschriebenen Beispielen, in denen die gewünschten Akzeptanzgrenzwerte gegenüber asymmetrischer Verzögerung vorrangig anhand statischer Überschreitung erläutert wurden. Der erfindungsgemäße Vergleich der asymmetrischen Verzögerung mit Schwellwerten erfasst allerdings natürlich auch temporäre Überschreitungen durch dynamische Verzögerung, welche der statischen Verzögerung überlagert ist. Nur für den einen Fall der dynamischen Überschreitung 810 wird in diesem Beispiel ein Fehler gemeldet. Wie bei der Akzeptanzüberschreitung durch Asymmetrie der steigenden Flanke nach früh in Fig. 6 wird auch hier die Überschreitung der Akzeptanz 801 durch die dynamische Asymmetrie nach früh 810 registriert durch die Abtastungen des Datensignals am Dateneingang des D- Flipflops 120 zu dem Zeitpunkt der entsprechenden, fallenden Flanke von Signalverlauf e - entsprechend dem Signal am Clockeingang des D- Flipflops 120, verzögert durch die Verzögerungseinheit 121 um den Referenzwert 122. Diese Abtastung durch die fallende Flanke in Signalverlauf e zeitlich knapp nach der dynamischen Asymmetrie 810 in Signalverlauf c führt zu ei- ner Fehlermeldung 811 in Signalverlauf g und damit zu einer Fehlermeldung 812 in
Signalverlauf h, zeitlich beginnend mit der besagten fallenden Flanke in Signalverlauf e und im Beispiel zeitlich begrenzt bis zur nächsten fallenden Flanke in Signalverlauf e, da es sich bei 810 nur um eine dynamische, das bedeutet vorübergehende Überschreitung der zulässigen Asymmetrieakzeptanz handelt.
Es bleibt dabei der weiteren Fehlersignalverarbeitung überlassen, inwieweit dynamische (singuläre) Überschreitungen der gewünschten Asymmetrieakzeptanzgrenzen und stetige / häufige Überschreitungen weiterbehandelt werden. Wie bereits erwähnt wird auch in Figur 8 deutlich, dass zur Erkennung von Überschreitungen der Grenze „steigende Flanke nach früh" bei der beschriebenen Ausgestaltung der erfindungsgemäßen Vorrichtung das Signaltrippel „101" im Datensignal erforderlich ist. Aus Analogieschluss ergibt sich das relevante Signaltrippel „010" für Überprüfung der Asymmetrieakzeptanzgrenze „steigende Flanke nach spät".
Die genannten Trippel treten nicht in jedem Datensignal zu jeder beliebigen Zeit auf. Bei Reduzierung der beispielhaften Betrachtung des Flex Ray- Frameformats entsprechend der Protokoll-Spezifikation v2.1 auf ein Extended Byte (Datenbyte plus Synchro- nisationsflanken „BSS"), kann die Auftretenswahrscheinlichkeit der Trippel „010" und
„101" abgeschätzt werden. Das Datenbyte kann mit 2Λ8=256 verschiedenen Werten belegt werden. Wird jedes dieser 256 möglichen Bytes um eine BSS- Flanke davor und eine danach ergänzt, ergeben sich ungefähr folgende Auftretenswahrscheinlichkeiten:
Mindestens ein Trippel „010" in 207 von 256 möglichen Fällen, also 207/256 = 81 %.
Mindestens ein Trippel „101" in 207 von 256 möglichen Fällen, also ebenfalls 81 %.
Das bedeutet, dass unmittelbar nach der Inbetriebnahme eines Systems mit gewöhnli- chen Datenbytes die Überschreitung der gewünschten maximalen statischen Asymmetrieakzeptanz mit sehr hoher Wahrscheinlichkeit innerhalb kürzester Zeit erkennbar ist. Wird eine sichere Erkennung gewünscht, kann durch geeignete Maßnahmen in der Software sichergestellt werden, dass nach der Initialisierung oder dem Wake-up für eine hinreichende Dauer Datensignale mit den Trippeln „010" bzw. „101" gesendet wer- den.
Sofern die gewünschte, maximale (statische) Asymmetrieakzeptanzgrenze überschritten wird, kann so unmittelbar nach der Erstinbetriebnahme ein System als „Überschreiter" identifiziert werden. Durch Austausch einzelner Steuergeräte kann es wieder zum „Unterschreiter" werden. Da die Anzahl der „Überschreiter" aufgrund der erwarteten
Normalverteilung gering ist, ist der daraus entstehende Aufwand begrenzt. Dagegen steht die Sicherheit, nur Systeme ins Feld zu bringen, die die gewünschte statische Asymmetrie nicht überschreiten. Sofern nur Komponenten verbaut werden, durch die die summierte statische Gesamtasymmetrie unter der maximal erwünschten liegen kann (abgesichert durch Vermessen jedes einzelnen Bauelementes), bietet das Verfahren redundante Sicherheit.
Sollte aber eine Topologie derart ausgelegt sein, dass unter Berücksichtigung aller worst case Annahmen die Gesamtasymmetrie rechnerisch die zulässige Asymmetrieakzeptanz überschreiten kann, dies aber nur sehr selten auftritt, ist eine Erkennung der Überschreitung in einem geschlossenen Erkennungskreis wie hier vorgeschlagen uner- lässlich.
Alternativ zu den beschriebenen Vergleichen der asymmetrischen Verzögerung mit einem Schwellwert für den Fall steigende Flanke nach früh und einem Schwellwert für den Fall steigende Flanke nach spät, kann es auch vorteilhaft sein, mit jeweils mehreren Schwellwerten zu vergleichen und gegebenenfalls damit verbundene verschiedene Fehlersignale zu generieren. Mehrfache Schwellwerte könnten durch Abtastmodule ähnlich Abtastmodul 100 in Figur 1 durch mehrere Verzögerungseinheiten mit Zugriff auf verschiedene Referenzwerte oder Verzögerungseinheiten mit Zugriff auf mehrere Referenzwerte realisiert werden. Außerdem sind natürlich auch beliebige andere Schaltungen möglich, durch welche ein Vergleich der asymmetrischen Verzögerung mit vorgebbaren Schwellwerten möglich ist.
Solche zusätzlichen Akzeptanzgrenzen könnten aus verschiedenen Gründen vorteilhaft sein, z.B. um sie mit gewissem Abstand zur fehlermeldenden Grenze am Bandende für den Test zu nutzen, denn durch geringfügige Veränderung der Bauelementeeigenschaften durch veränderte Umgebungsbedingungen (Temperatur, Alterung der Bauelemente, ...) könnte die zuvor nur knapp unterschrittene Ansprechgrenze überschritten werden.
Als einer der verschiedenen Schwellwerte könnte auch eine gewünschte maximale statische Asymmetrie gewählt werden und als zweiter Schwellwert die maximale Ge- samtasymmetrieakzeptanz des Systems. Als Beispiel für eine oben beschriebene mehrstufige Fehlersignalgenerierung könnte zu diesem Beispiel eine zweistufige Fehlermeldung implementiert werden: 1. Stufe „statische Asymmetrieakzeptanz überschritten", 2. Stufe „Gesamtasymmetrieakzeptanz überschritten". Im konkreten Beispiel eines Bussystems in einem Fahrzeug könnte z.B. die erste Fehlermeldungsstufe beson- ders relevant sein beim Fahrzeugtest am Bandende (Okm -Au stall) und die zweite Fehlermeldung besonders relevant im Betrieb. Auch ermöglicht wäre ein fail-safe- oder fail- silent- Betrieb, z. B. Notfahrbetrieb zur Werkstatt. Die Erkennung der Überschreitung der Gesamtasymmetrieakzeptanz in diesem Beispiel wäre hierbei z.B. eine Ergänzung der Erkennung durch den CRC, der mit dem Hammingabstand von sechs bei mehreren
Bitdrehern (mehr als sechs) nicht mehr jeden Fall erkennt.
Der Einbau eines erfindungsgemäßen Überwachungsmoduls (z.B. Kombination Abtastmodul 100 mit Fehlermodul 300) ist grundsätzlich überall in der Übertragungsstre- cke eines Kommunikationssystems möglich. Besonders vorteilhaft ist die Verwendung in Empfangskomponenten von Teilnehmern des Kommunikationssystems, beispielsweise in einem Empfangsbustreiber eines Bussystem, wie in Figur 9 gezeigt oder in einem Kommunikations-Controller wie in Figur 10 gezeigt.
Figur 9 zeigt als beispielhafte Ausgestaltung einer erfindungsgemäßen Vorrichtung den
Bustreiber 900. Der Bustreiber 900 weist einen BP- Eingang 901, einen BM- Eingang 902, einen RxD- Ausgang 907 sowie einen Fehlerausgang 919 auf. Der BP- Eingang 901 ist mit einem ersten Eingang 903 und der BM- Eingang 902 mit einem zweiten Eingang 904 eines Bustreiber- Kerns 905 verbunden. Der Ausgang 906 des Bustreiber- Kerns 905 ist mit dem RxD- Ausgang 907 des Bustreibers 900 und mit einem Eingang
908 des Abtastmoduls 909 verbunden. Das Abtastmodul 909 weist einen ersten Ergebnisausgang 910 auf sowie einen zweiten Ergebnisausgang 911. Der erste Ergebnisausgang 910 ist mit einem ersten Ergebniseingang 912, der zweite Ergebnisausgang 911 mit einem zweiten Ergebniseingang 913 des Fehlermoduls 914 verbunden. Das Fehlermodul 914 weist einen Fehlerausgang 915 auf, wobei der Fehlerausgang
915 mit einem Eingang 916 einer Verarbeitungseinheit 917 verbunden ist. Der Ausgang 918 der Verarbeitungseinheit 917 schließlich ist mit dem Fehlerausgang 919 verbunden. Der Fehlerausgang 919 kann in einer weiteren Variante selbstverständlich auch eine weitere Fehlersignalverarbeitung im Bustreiber 900 ansteuern.
In einer beispielhaften Ausgestaltung ist das Abtastmodul 909 im Bustreiber 900 ähnlich oder gleich aufgebaut wie das in Figur 1 beschriebene Abtastmodul 100 und das Fehlermodul 914 gleich oder ähnlich zu dem in Figur 2 bzw. 3 beschriebenen Fehlermodul 200 oder 300. Die Kombination aus Abtastmodul 909 und Fehlermodul 914 lie- fert die Möglichkeit ein Datensignal, welches am Dateneingang 908 anliegt, analog zur Beschreibung zu den Figuren 1-8 zu verarbeiten. Insbesondere wird die asymmetrische Verzögerung des Datensignals am Dateneingang 908 mit mindestens einem Schwellwert verglichen und bei mindestens einer Überschreitung eines der mindestens einen Schwellwerte wird ein Fehlersignal am Fehlerausgang 915 ausgegeben. Die weitere Verarbeitung des Fehlersignals durch die Verarbeitungseinheit 917 kann sich z.B. auf Anzeige, Aufbereitung, statistische Auswertung oder Aufzeichnung des Fehlersignals beziehen.
Figur 10 zeigt als beispielhafte Ausgestaltung einer erfindungsgemäßen Diagnose-
Vorrichtung 1100 den Kommunikations-Controller 1000. Der Kommunikations- Controller 1000 weist einen RxD- Eingang 1001 sowie einen Fehlerausgang 1016 auf. Der RxD- Eingang 1001 ist über eine Kommunikationsverbindung 1002 sowohl mit einem Eingang 1003 eines Kommunikationskontroller- Kerns 1004 als auch mit einem Eingang 1005 eines Abtastmoduls 1006 verbunden. Weiterhin weist das Abtastmodul
1006 einen ersten Ergebnisausgang 1007 und einen zweiten Ergebnisausgang 1008 auf, wobei der erste Ergebnisausgang 1007 mit einem ersten Ergebniseingang 1009 und der zweite Ergebnisausgang 1008 mit einem zweiten Ergebniseingang 1010 eines Fehlermoduls 1011 verbunden ist. Der Ausgang 1012 des Fehlermoduls 1011 ist mit einem Eingang 1013 einer Verarbeitungseinheit 1014 verbunden. Der Ausgang 1015 des Fehlermoduls 1014 schließlich ist mit dem Fehlerausgang 1016 verbunden. Dabei sind Abtastmodul 1006 mit seinem Eingang 1005 und seinen Ergebnisausgängen 1007 und 1008, Fehlermodul 1011 mit seinen Ergebniseingängen 1009 und 1010 und seinem Ausgang 1012, die Verarbeitungseinheit 1014 mit ihrem Eingang 1013 und ihrem Ergebnisausgang 1015 sowie der Fehlerausgang 1016 zu einer erfindungsgemäßen
Diagnose-Vorrichtung 1100 zusammengefasst. Der Fehlerausgang 1016 kann in einer weiteren Variante selbstverständlich auch eine weitere Fehlersignalverarbeitung im Bustreiber 1000 ansteuern.
Ähnlich wie zu Figur 9 beschrieben kann das Abtastmodul 1006 in einer bevorzugten
Ausgestaltung im Kommunikations-Controller 1000 ähnlich oder gleich aufgebaut wie das in Figur 1 beschriebene Abtastmodul 100 und das Fehlermodul 1011 gleich oder ähnlich zu dem in Figur 2 bzw. 3 beschriebenen Fehlermodul 200 oder 300. Die Kombination aus Abtastmodul 1006 und Fehlermodul 1011 liefert wiederum die Möglichkeit ein Datensignal, welches am Dateneingang 1005 anliegt, analog zur Beschreibung zu den Figuren 1-8 zu verarbeiten. Insbesondere wird die asymmetrische Verzögerung des Datensignals am Dateneingang 1005 mit mindestens einem Schwellwert verglichen und bei mindestens einer Überschreitung eines der mindestens einen Schwell- werte wird ein Fehlersignal am Fehlerausgang 1012 ausgegeben. Die weitere Verarbeitung des Fehlersignals durch die Verarbeitungseinheit 1014 kann sich z.B. auf Anzeige, Aufbereitung, statistische Auswertung oder Aufzeichnung des Fehlersignals beziehen. Bei dem Vergleich mit mehreren Schwellwerten im Abtastmodul 1006 können durch das Fehlermodul 1011 und die Verarbeitungseinheit 1014 auch verschiedene Fehlersignale in Abhängigkeit der Überschreitung der verschiedenen Schwellwerte generieren und ausgeben.
Alternativ zum beschriebenen Beispiel ist die Kombination aus Abtastmodul 1006, Fehlermodul 1011 und Verarbeitungseinheit 1014 auch in einer Einheit oder in mehr als drei Einheiten vorstellbar, solange ein Vergleich des asymmetrischen Verzögerung mit
Schwellwerten und gegebenenfalls eine bei Überschreitung folgende Fehlersignalge- nerierung möglich ist.
Auch vorteilhaft ist eine (nicht gezeigte) Implementierung einer erfindungsgemäßen Vorrichtung bzw. eines erfindungsgemäßen Verfahrens in einer externen Diagnose-
Vorrichtung, z.B. für das Bussystem eines Kraftfahrzeugs. Dabei hat die Diagnose- Vorrichtung temporären Zugriff auf das Kommunikationssystem, während dessen sie einen Vergleich der im Kommunikationssystem vorherrschenden asymmetrischen Verzögerung mit, z.B. in der erfindungsgemäßen Vorrichtung im Diagnosegerät vorliegen- den, Schwellwerten durchführt. Vorstellbar sind z.B. entsprechende Diagnosen im
Werk oder in der Werkstatt.
Im speziellen Ausführungsbeispiel eines Flex Ray- Bussystems ist außerdem eine Implementierung einer erfindungsgemäßen Vorrichtung bzw. eines erfindungsgemäßen Verfahrens in einem Sternknoten, insbesondere in einem aktiven Sternknoten vorteilhaft.

Claims

Ansprüche
1. Verfahren zu einer Diagnose eines Kommunikationssystems hinsichtlich einer a- symmetrischen Verzögerung, dadurch gekennzeichnet, dass die asymmetrische Verzögerung mit mindestens einem Schwellwert verglichen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Vergleich der asymmetrischen Verzögerung durch eine Bewertung einer zeitlichen Abfolge eintreffender Flanken eines Datensignals erfolgt und sich Abtastzeitpunkte einer Abtastung des Datensignals aus einem Verzögern des Datensignals um eine kon- stante Verzögerungsdauer ableiten, wobei sich die Verzögerungsdauer aus dem mindestens einen Schwellwert ergibt.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die asymmetrische Verzögerung bezüglich einer Verzögerung einer stei- genden Flanke gegenüber einer fallenden Flanke nach früh mit mindestens einem ersten Schwellwert sowie bezüglich einer Verzögerung der steigenden Flanke gegenüber der fallenden Flanke nach spät mit mindestens einem zweiten Schwellwert verglichen wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass bei einer Überschreitung mindestens eines der Schwellwerte eine Fehlermeldung generiert wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeich- net, dass im Fall eines Vergleichs mit verschiedenen Schwellwerten verschiedene
Fehlermeldungen bei der Überschreitung der verschiedenen Schwellwerte generiert werden.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens einer der Schwellwerte einer Gesamtakzeptanz für die asymmetrische Verzögerung in dem Kommunikationssystem entspricht.
7. Vorrichtung (1100) zu einer Diagnose eines Kommunikationssystems hinsichtlich einer asymmetrischen Verzögerung, dadurch gekennzeichnet, dass die Vorrichtung (1100) Mittel (1006) aufweist, die asymmetrische Verzögerung mit mindestens einem Schwellwert zu vergleichen.
8. Vorrichtung (1100) nach Anspruch 7, dadurch gekennzeichnet, dass die Vorrichtung (1100) Mittel (1006) aufweist, die asymmetrische Verzögerung bezüglich einer Verzögerung einer steigenden Flanke gegenüber einer fallenden Flanke nach früh mit mindestens einem ersten Schwellwert sowie bezüglich einer Verzögerung der steigenden Flanke gegenüber der fallenden Flanke nach spät mit mindestens einem zweiten Schwellwert zu vergleichen.
9. Vorrichtung (1100) nach einem der Ansprüche 7-8, dadurch gekennzeichnet, dass die Vorrichtung (1100) Mittel (1011, 1014) aufweist, bei einer Überschreitung mindestens eines der Schwellwerte eine Fehlermeldung zu generieren.
10. Vorrichtung (1100) nach einem der Ansprüche 7-9, dadurch gekennzeichnet, dass die Vorrichtung (1100) Mittel (1011, 1014) aufweist, im Fall des Vergleichs mit verschiedenen Schwellwerten verschiedene Fehlermeldungen bei der Überschreitung der verschiedenen Schwellwerte zu generieren.
11. Vorrichtung (1100) nach einem der Ansprüche 7-10, dadurch gekennzeichnet, dass die Vorrichtung (1100) zum Vergleich der asymmetrischen Verzögerung mit mindestens einem Schwellwert sequentielle Schaltelemente (110, 120) aufweist.
12. Vorrichtung (1100) nach einem der Ansprüche 7-10, dadurch gekennzeichnet, dass die Vorrichtung (1100) zur Generierung einer Fehlermeldung kombinatorische Schaltelemente (206) aufweist.
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