WO2010082339A1 - 光伝送システム、送信装置および受信装置 - Google Patents

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WO2010082339A1
WO2010082339A1 PCT/JP2009/050548 JP2009050548W WO2010082339A1 WO 2010082339 A1 WO2010082339 A1 WO 2010082339A1 JP 2009050548 W JP2009050548 W JP 2009050548W WO 2010082339 A1 WO2010082339 A1 WO 2010082339A1
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bits
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dummy
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PCT/JP2009/050548
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吉田　剛
小西　良明
昭範 中島
杉原　隆嗣
聡一朗 亀谷
水落　隆司
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三菱電機株式会社
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    • H04B10/556—Digital modulation, e.g. differential phase shift keying [DPSK] or frequency shift keying [FSK]
    • H04B10/5561—Digital phase modulation

Definitions

  • the present invention relates to an optical transmission system that improves noise resistance.
  • the delay detection method that restores the original code by causing the signal light and the delayed signal light to interfere with each other in the reception device is a configuration of the reception device as compared with the synchronous detection method in which the reception device includes a local oscillation light source. There is an advantage that the control becomes simple.
  • the modulation method is preferably differential amplitude phase modulation (APSK: Amplitude Phase-Shift Keying).
  • APSK is a modulation method having concentric signal point arrangements obtained by connecting intensity modulation and phase modulation in series.
  • MZ Machine-Zehnder
  • Twin-PD Twin-Photodetector
  • APSK a complex signal is generated by combining differential intensity modulation and differential phase modulation so that a code can be identified by a combination of intensity and phase after delay detection.
  • Patent Document 1 in 16-value (4-bit) APSK, normal differential 8-phase phase modulation is performed by assigning 3-bit information as a phase difference from the previous time slot in the phase direction.
  • a technique for performing differential intensity modulation by allocating 1 bit in the direction is disclosed.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain an optical transmission system in which noise resistance of signal points after delay detection is leveled and noise resistance can be improved as a whole.
  • the present invention provides an optical transmission system that performs optical signal communication in which a transmission device and a reception device adopt a differential amplitude phase modulation system via a transmission line
  • the transmission device includes a bit number conversion means for generating intensity information indicating magnitude of amplitude and phase information indicating magnitude of phase based on an input signal obtained by bit-converting a predetermined code sequence, and the intensity information and Transmitting means for converting the phase information into an optical signal and transmitting it to the receiving device, wherein the bit number converting means includes predetermined bits of the input signal, past intensity information delayed by a predetermined time, and
  • the intensity information generating means for generating the intensity information at the present time and outputting the intensity information, and the delay means for delaying the intensity information output from the intensity information generating means by the predetermined time.
  • And post-delay detection radius calculation means for calculating a radius of a concentric circle in which signal points are arranged after delay detection based on the intensity information output from the intensity information generation means and the intensity information after delay, and the bit conversion Determining a number of dummy bits to be added based on the calculation result of the radius when outputting a predetermined bit excluding the predetermined bit in the received signal as part of the phase information; And a dummy bit generating means for generating and outputting the remaining phase information including the dummy bits based on the number of bits other than the number of the dummy bits and the number of the dummy bits, and the receiving device includes the dummy bits in the phase information.
  • the optical transmission system according to the present invention has an effect that noise resistance can be improved.
  • FIG. 1 is a diagram showing state transitions regarding intensity and the number of assigned phases.
  • FIG. 2 is a diagram illustrating state transition based on intensity bit input.
  • FIG. 3 is a diagram illustrating signal point arrangement before delay detection.
  • FIG. 4 is a diagram showing a signal point arrangement after delay detection.
  • FIG. 5 is a diagram showing state transitions regarding intensity and the number of assigned phases.
  • FIG. 6 is a diagram showing signal point arrangement before delay detection.
  • FIG. 7 is a diagram illustrating the signal point arrangement after delay detection.
  • FIG. 8 is a diagram illustrating a configuration example of an optical transmission system.
  • FIG. 9 is a diagram illustrating a configuration example of the signal point generation unit 102.
  • FIG. 10 is a diagram illustrating signal point arrangement after delay detection.
  • FIG. 10 is a diagram illustrating signal point arrangement after delay detection.
  • FIG. 11 is a diagram showing a dummy bit insertion method.
  • FIG. 12 is a diagram showing a dummy bit logic assignment method.
  • FIG. 13 is a diagram illustrating the correspondence of the 1-bit / intensity conversion unit 7.
  • FIG. 14 is a diagram showing the correspondence of the 4-bit / phase converter 8.
  • FIG. 15 is a diagram illustrating a configuration example of the optical signal generation unit 103.
  • FIG. 16 is a diagram illustrating a configuration example of the front end 302.
  • FIG. 17 is a diagram illustrating a configuration example of the post-processing unit 303.
  • FIG. 18 is a diagram illustrating a storage area of the storage unit 54.
  • FIG. 19 is a diagram illustrating a storage area of the storage unit 54.
  • FIG. 20 is a diagram illustrating a configuration example of an optical transmission system.
  • FIG. 21 is a diagram illustrating a configuration example of the post-processing unit 303a.
  • FIG. 1 is a diagram showing the state transition of intensity and the number of assigned phases in the prior art.
  • information of 3 bits is assigned as the phase difference from the previous time slot, and normal differential 8-phase phase modulation is performed.
  • 1 bit is assigned to the intensity direction, and differential intensity modulation is performed in which the intensity is determined according to the state transition diagram shown in FIG.
  • FIG. 2 is a diagram illustrating state transition based on intensity bit input.
  • the intensity takes two values, R S and R L (0 ⁇ R S ⁇ R L ).
  • the state S S and the state S L correspond to the intensity during output.
  • the output intensity when there is an intensity bit input “0” is R S
  • the state transition destination is S S.
  • the output strength is R L and the state transition destination is S L.
  • the strength bit input is “0”
  • the output strength is R L and the state transition destination is S L.
  • the strength bit input is “1”
  • the output strength is R S and the state transition destination is S S.
  • the intensity bit input “0” indicates that the output intensity does not change between two time slots
  • the intensity bit input “1” indicates that the output intensity changes between two time slots.
  • FIG. 3 is a diagram illustrating signal point arrangement before delay detection.
  • FIG. 4 is a diagram showing a signal point arrangement in which in-phase (I) components and quadrature (Q) components after delay detection are arranged on a plane. A signal point corresponding to the intensity bit “0” is indicated by “ ⁇ ”, and a signal point corresponding to the intensity bit “1” is indicated by “ ⁇ ”. After the delay detection, the intensity level takes three values according to the intensity combination between the two time slots.
  • the transmission device outputs an electric signal proportional to the product of the complex electric field r (t) of the optical signal and the complex conjugate r * (t ⁇ T) of the electric field of the optical signal delayed by one time slot T by delay detection. . That is, the intensity after delay detection can be obtained from the product of
  • FIG. 5 is a diagram showing the state transition of intensity and the number of assigned phases in the present embodiment. It is a figure which shows the case of 16 value modulation
  • the signal points after the delay detection are arranged in three concentric circles (radius R SS , R SL , R LL (0 ⁇ R SS ⁇ R SL ⁇ R LL )). It is determined by the state transition diagram shown.
  • signal points after delay detection have radius R.
  • FIG. 6 is a diagram showing signal point arrangement before delay detection.
  • FIG. 7 is a diagram showing a signal point arrangement in which in-phase (I) components and quadrature (Q) components after delay detection are arranged on a plane. Since the signal point taking the point on the circle of radius R SS after delay detection in FIG. 7 is wider than the point on the circle of radius R SS after delay detection in FIG. Resistance is improved.
  • the probability of appearance of signal points on a circle with radius RLL increases, and the average power can increase even if the distance between signal points increases.
  • the radius of the signal point after delay detection depends on only the intensity bit, and the signal point after delay detection is a circle of radius R SS , R SL , R LL .
  • the probabilities of appearing above are 1/4, 1/2 (1/4 + 1/4), and 1/4, respectively. For this reason, the average power does not change compared to the conventional case, and the noise immunity does not decrease due to the increase in average power.
  • phase offset amount is not limited to ⁇ / 8.
  • FIG. 8 is a diagram illustrating a configuration example of an optical transmission system.
  • the optical transmission system includes a transmission unit 101, a transmission unit 201, and a reception unit 301.
  • the transmission unit 101 includes a signal point generation unit 102 and an optical signal generation unit 103.
  • signal point generating section 102 In transmitting section 101, when a code sequence is input, signal point generating section 102 generates a signal point in the electrical domain according to the code sequence and outputs the signal point to optical signal generating section 103.
  • the optical signal generation unit 103 modulates light according to the input signal point information, generates an optical signal, and inputs the optical signal to the transmission unit 201.
  • the transmission unit 201 transmits the optical signal input from the optical signal generation unit 103 and outputs the optical signal to the reception unit 301.
  • the transmission unit 201 uses, for example, a single mode optical fiber as a transmission medium.
  • the receiving unit 301 includes a front end 302 and a post-processing unit 303.
  • the front end unit 302 performs delay detection according to the optical signal, converts it to an electrical signal, further converts it into a digital value, and outputs it to the post-processing unit 303.
  • the post-processing unit 303 restores the code sequence according to the input electrical signal and outputs it to the outside.
  • FIG. 9 is a diagram illustrating a configuration example of the signal point generation unit 102.
  • the signal point generation unit 102 includes a 4-bit conversion unit 1, a 4-bit / 5-bit conversion unit 2, a 1-bit / intensity conversion unit 7, a 4-bit / phase conversion unit 8, an addition unit 9, and a time slot.
  • a delay unit 10 and an orthogonal coordinate conversion unit 11 are provided.
  • the 4-bit / 5-bit conversion unit 2 includes an exclusive OR operation unit 3, a 1 time slot delay unit 4, a post-delay detection radius calculation unit 5, and a dummy bit generation unit 6.
  • the 4-bit conversion unit 1 converts the input code sequence into four tributaries e i , f i , g i , h i (4-bit sequence) for 16-value modulation.
  • the 4-bit / 5-bit conversion unit 2 converts the 4-bit sequence e i , f i , g i , h i input from the 4-bit conversion unit 1 into intensity 1 bit A i and phase 4 bits P 1i to P 4i . Convert and output.
  • the exclusive OR operation unit 3 outputs intensity 1 bit A i based on e i which is one of the tributaries and A i ⁇ 1 obtained by delaying intensity 1 bit A i by one time slot.
  • the 1 time slot delay unit 4 delays A i output from the exclusive OR operation unit 3 by one time slot.
  • the post-delay detection radius calculation unit 5 inputs A i and A i ⁇ 1, and outputs R i information in three values.
  • the dummy bit generation unit 6 inserts dummy bits based on R i from the post-delay detection radius calculation unit 5 and the tributaries f i , g i , h i .
  • the 1-bit / intensity conversion unit 7 converts the intensity 1 bit A i into intensity a (t).
  • the 4-bit / phase converter 8 converts P 1i to P 4i into a phase ⁇ (t).
  • the adder 9 calculates the sum of ⁇ (t) output from the 4-bit / phase converter 8 and ⁇ (t ⁇ T) obtained by delaying ⁇ (t) by one time slot, and calculates the difference in the phase direction. Dynamically encode.
  • the one time slot delay unit 10 delays ⁇ (t) by one time slot.
  • the orthogonal coordinate conversion unit 11 performs orthogonal coordinate conversion on the intensity a (t) from the 1-bit / intensity conversion unit 7 and the phase sum ⁇ (t) from the addition unit 9 to obtain an I component I T (t) and a Q component.
  • Q T (t) is output.
  • the delay time may be delayed by a plurality of symbols, for example, N (N ⁇ 2) symbol durations instead of one symbol duration.
  • the signal point generation process of the signal point generation unit 102 will be described.
  • the 4-bit conversion unit 1 for example, a code sequence input at a rate of 41.25 Gb / s corresponding to four LAN / PHY (Local Area Network / PHYsical sublayer) channels is converted into four tributes for 16-value modulation. Tari e i , f i , g i , h i (4-bit sequence).
  • the 4-bit / 5-bit conversion unit 2 uses the 4-bit sequence e i , f i , g i , h i input from the 4-bit conversion unit 1 in phase with the intensity 1 bit A i according to the state transition diagram of FIG.
  • the 1-bit strength A i is obtained by the exclusive OR operation unit 3 by one time slot by e i which is one of the tributaries input to the 4-bit / 5-bit conversion unit 2 and the 1 time slot delay unit 4. Calculation is performed by taking an exclusive OR with the delayed A i-1 (see the following equation (1)).
  • FIG. 10 is a diagram illustrating signal point arrangement after delay detection.
  • bits not underlined indicate information bits assigned in the phase direction.
  • R SS 2 bits are allocated.
  • RSL 3 bits are allocated, and when the signal point after delay detection is arranged on a circle with a radius RLL. Is assigned 4 bits.
  • the underlined bits indicate dummy bits assigned in the phase direction.
  • the signal point after delay detection is arranged on a circle with a radius R SS
  • two dummy bits are allocated.
  • the signal points after the differential detection are arranged on a circle of radius R SL, it assigns a dummy bit 1 bit.
  • the signal point after delay detection is arranged on a circle with a radius RLL , no dummy bit is assigned.
  • the phase and 4-bit representation are determined so as to correspond one-to-one without depending on the radii R SS , R SL , and R LL of the signal point arrangement after delay detection. This simplifies the processing in the 4-bit / phase converter 8 described later.
  • FIG. 11 is a diagram showing a dummy bit insertion method.
  • f i and g i are assigned as they are, respectively, and h j , h j + 1 or dummy bits are assigned to P 3i and P 4i .
  • the reason why the subscripts of h j and h j-1 are j instead of i is because the timing is often shifted due to the dummy bit insertion.
  • j indicates the leading bit number waiting for output.
  • Dummy 1 to dummy 3 are dummy bits.
  • the number of dummy bits to be inserted is determined by the radius R i (R SS , R SL , R LL ) of the circle where the signal point after delay detection is arranged.
  • the radius R i is determined by a combination of A i and A i ⁇ 1 .
  • the post-delay detection radius calculation unit 5 receives A i and A i-1 as inputs, and outputs information about R i in three values.
  • FIG. 12 is a diagram showing a dummy bit logic assignment method.
  • the dummy bit generation unit 6 assigns dummy bit logics based on f i , g i, and h j according to this correspondence when generating dummy bits.
  • the dummy bit generation unit 6 receives the ternary information of f i , g i , h i and R i and outputs P 3i and P 4i based on the correspondence relationship shown in FIGS.
  • the 4-bit / 5-bit conversion unit 2 converts the 4-bit sequence e i , f i , g i , h i into the intensity 1 bit A i and the phase 4 bits P 1i to P 4i by the above processing and outputs them. To do.
  • P 3i and P 4i output from the dummy bit generation unit 6 include signal information.
  • the number of dummy bits is 0 to 2 bits per time slot.
  • the case of 2 dummy bits continues, and h i must be kept waiting for output. Further, the case of 0 dummy bits continues, and h i must be continuously output by 2 bits.
  • e i is a random, taking the symbol sequence length sufficiently long, one time slot average number dummy bits inserted becomes 1 bit, h i if the average will be outputted bit by bit.
  • it is desirable that the average of one time slot of the number of dummy bits is 1.
  • FIG. 13 is a diagram illustrating the correspondence of the 1-bit / intensity conversion unit 7.
  • the 4-bit / phase converter 8 converts P 1i to P 4i into a phase ⁇ (t).
  • FIG. 14 is a diagram showing the correspondence of the 4-bit / phase converter 8. For example, when P 1i to P 4i are all “0”, ⁇ (t) is “0”. By performing conversion based on this correspondence, 16-value modulation can be realized in the phase direction.
  • the adder 9 takes the sum of ⁇ (t) output from the 4-bit / phase converter 8 and ⁇ (t ⁇ T) delayed by one time slot in the one time slot delay unit 10. Differential encoding is performed in the phase direction. When performing addition, it is necessary to determine an initial value. Here, as an example, the initial value is “0”.
  • the orthogonal coordinate conversion unit 11 performs orthogonal coordinate conversion on the intensity a (t) output from the 1-bit / intensity conversion unit 7 and the phase sum ⁇ (t) output from the addition unit 9 to obtain an I component I T ( t) and Q component Q T (t), and output to the optical signal generation unit 103.
  • FIG. 15 is a diagram illustrating a configuration example of the optical signal generation unit 103.
  • the optical signal generation unit 103 includes an upsampler 21, a DA (Digital Analogue) converter 22, a driver 23, a DA converter 24, a driver 25, a light source 26, and a modulator 27.
  • the upsampler 21 up-samples the input I component I T (t) and Q component Q T (t) twice.
  • the DA converter 22 converts an I component that is a digital value into an analog value.
  • the driver 23 amplifies the analog signal and outputs it to the modulator 27.
  • the DA converter 24 converts the Q component, which is a digital value, into an analog value.
  • the driver 25 amplifies the analog signal and outputs it to the modulator 27.
  • the light source 26 outputs unmodulated (CW: Continuous Wave) light.
  • the modulator 27 generates an optical signal and outputs it to the transmission unit 201.
  • the DA conversion in the DA converters 22 and 24 is performed with 6-bit resolution as an example.
  • the modulator 27 uses a DPMZ (Dual Parallel MZ) modulator, and the light source 26 is controlled to oscillate a DFB (Distributed Feed Back) array type wavelength variable light source, for example, at 1550 nm.
  • DPMZ Double Parallel MZ
  • DFB Distributed Feed Back
  • the resolution, modulator, light source type and output wavelength are not limited.
  • the up-sampler 21 up-samples the I component I T (t) twice and DA converter 22 Output to. Further, the Q component Q T (t) is up-sampled twice and output to the DA converter 24.
  • the DA converter 22 converts the digital component I component into an analog value and outputs the analog value to the driver 23.
  • the driver 23 amplifies the input analog signal to an amplitude sufficient for driving the modulator, and outputs the amplified analog signal to the modulator 27.
  • the DA converter 24 converts the Q component, which is a digital value, into an analog value and outputs it to the driver 25.
  • the driver 25 amplifies the input analog signal to an amplitude sufficient for driving the modulator, and outputs the amplified analog signal to the modulator 27.
  • the modulator 27 modulates the unmodulated light from the light source 26 based on the electrical signal input from the driver 23 and the driver 25, generates an optical signal, and outputs the optical signal to the transmission unit 201.
  • the transmission unit 201 a single mode fiber is used, but a dispersion shifted fiber or a non-zero dispersion shifted fiber may be used.
  • the transmission unit 201 is a dispersion compensating fiber that compensates for chromatic dispersion, an erbium-doped fiber amplifier (EDFA: Erbium Doped Fiber Amplifier) that compensates for transmission loss, and distribution when performing long-distance transmission over a transmission distance of several hundred km or more. It shall include a Raman amplifier (DRA: Distributed Raman Amplifier), an optical bandpass filter (for example, having a bandwidth of 0.3 nm) for removing a noise component and extracting an arbitrary wavelength.
  • DPA Distributed Raman Amplifier
  • an optical bandpass filter for example, having a bandwidth of 0.3 nm
  • FIG. 16 is a diagram illustrating a configuration example of the front end 302.
  • the front end 302 includes an optical branching unit 31, an MZ (Mach-Zehnder) type delay interferometer 32, a Twin-PD unit 37, an AD (Analogue Digital) converter 38, an MZ type delay interferometer 42, and a Twin.
  • a PD unit 47 and an AD converter 48 are provided.
  • the MZ type delay interferometer 32 includes an optical branching unit 33, a delay line 34, a phase shifter 35, and an optical branching unit 36.
  • the MZ type delay interferometer 42 includes an optical branching unit 43, a delay line 44, a phase shifter 45, and an optical branching unit 46.
  • the optical branching unit 31 bifurcates and outputs the optical signal (complex electric field r (t)) input from the transmission unit 201.
  • the MZ type delay interferometer 32 outputs the sum component and difference component of the input complex electric field.
  • the optical branching unit 33 bifurcates the input complex electric field.
  • the delay line 34 delays the optical signal by one time slot.
  • the phase shifter 35 shifts the phase, but the phase shifter 35 for the I component sets the phase shift amount to zero.
  • the optical branching unit 36 outputs a sum component and a difference component of the two input optical signals.
  • the Twin-PD unit 37 outputs an electric signal having a magnitude proportional to the real component of the complex product of the complex electric field and the complex conjugate of the complex electric field of the optical signal delayed by one time slot.
  • the AD converter 38 converts the analog value of the electric signal into a digital value I R (t).
  • the MZ type delay interferometer 42 outputs the sum component and difference component of the input complex electric field.
  • the optical branching unit 43 bifurcates the input complex electric field.
  • the delay line 44 delays the optical signal by one time slot.
  • the phase shifter 45 shifts the phase by ⁇ / 2 in the Q component.
  • the optical branching unit 46 outputs a sum component and a difference component of the two input optical signals.
  • the Twin-PD unit 47 outputs an electric signal having a magnitude proportional to the imaginary component of the complex product of the complex electric field and the complex conjugate of the complex electric field of the optical signal delayed by one time slot.
  • the AD converter 48 converts the analog value of the electric signal into a digital value Q R (t). As an example, the resolution of AD conversion in the AD converters 38 and 48 is 6 bits.
  • the optical branching unit 31 of the front end 302 bifurcates the optical signal (complex electric field r (t)) to generate an MZ type delay interferometer 32 (I component) and an MZ type delay.
  • the optical signal of the complex electric field r (t) / sqrt (2) is output to the interferometer 42 (Q component). “Sqrt” represents “ ⁇ ”.
  • the MZ-type delay interferometer 32 (I component) has a complex electric field r (t ⁇ T) of an optical signal delayed by one time slot, assuming that it is a complex electric field r (t) of the input optical signal.
  • the electrical signal E I (t) is output.
  • the optical branching unit 33 further splits the input optical signal (complex electric field r (t) / sqrt (2)) into two branches, and supplies the complex electric field r (t) to the delay line 34 and the phase shifter 35. / 2 signal is output.
  • the complex electric field of the optical signal output to the optical branching unit 36 is r (t ⁇ T) / 2.
  • the phase shifter 35 shifts the phase, but the phase shift amount is set to 0 in the MZ type delay interferometer 32 (I component).
  • the complex electric field of the optical signal output to the optical branching unit 36 is r (t) / 2.
  • the optical branching unit 36 outputs the sum component and the difference component of the two input optical signals.
  • a sum component (complex electric field ⁇ r (t ⁇ T) + r (t) ⁇ / 2sqrt (2)) is output from the upper port, and a difference component (complex electric field ⁇ r ( t ⁇ T) ⁇ r (t) ⁇ / 2sqrt (2)).
  • the Twin-PD unit 37 includes two photon detectors, and is made so that the respective photoelectric conversion sensitivities are equal. Sensitivity is expressed as R sens . Assuming that the optical signals input to the two photon detectors are E 1 (t) and E 2 (t), E 1 (t) is expressed by the following formula (2), and E 2 (t) is expressed by the following formula (3). expressed.
  • This E I (t) is output to the AD converter 38.
  • the AD converter 38 converts the analog value E I (t) of the electrical signal into a digital value I R (t) and outputs the digital value I R (t) to the post-processing unit 303 of the receiving unit 301.
  • the MZ-type delay interferometer 42 (Q component) generally has a complex electric field r (t ⁇ T) of an optical signal delayed by one time slot, assuming that it is a complex electric field r (t) of the input optical signal.
  • r (t) ⁇ r * (t ⁇ T) Of the complex product “r (t) ⁇ r * (t ⁇ T)” with the complex conjugate r * (t ⁇ T) to “Im ⁇ r (t) ⁇ r * (t ⁇ T) ⁇ ”
  • An electric signal E Q (t) having a proportional magnitude is output.
  • the optical branching unit 43 further splits the input optical signal (complex electric field r (t) / sqrt (2)) into two branches, and supplies the complex electric field r (t) to the delay line 44 and the phase shifter 45. / 2 signal is output.
  • the delay line 44 delays the optical signal by one time slot, that is, one symbol duration T.
  • the complex electric field of the optical signal output to the optical branching unit 46 is r (t ⁇ T) / 2.
  • the phase shifter 45 shifts the phase. In the MZ type delay interferometer 42 (Q component), the phase shift amount is set to ⁇ / 2.
  • the complex electric field of the optical signal output to the optical branching unit 46 is r (t) exp ( ⁇ j ⁇ / 2) / 2.
  • the optical branching unit 46 outputs the sum component and the difference component of the two input optical signals.
  • the sum component (complex electric field ⁇ r (t ⁇ T) + r (t) exp ( ⁇ j ⁇ / 2) ⁇ / 2sqrt (2)) is output from the upper port, and the difference is output from the lower port.
  • the component (complex electric field ⁇ r (t ⁇ T) ⁇ r (t) exp ( ⁇ j ⁇ / 2) ⁇ / 2sqrt (2)) is output.
  • the Twin-PD unit 47 includes two photon detectors, and the sensitivity of each photoelectric conversion is the same as R sens of the Twin-PD unit 37. Assuming that the optical signals input to the two photon detectors are E 3 (t) and E 4 (t), E 3 (t) is the following equation (8), and E 4 (t) is the following equation (9). expressed.
  • This E Q (t) is output to the AD converter 48.
  • the AD converter 48 converts the analog value E Q (t) of the electric signal into a digital value Q R (t) and outputs the digital value Q R (t) to the post-processing unit 303 of the receiving unit 301.
  • the MZ type delay interferometers 32 and 42 are not limited to the MZ type interferometers as long as they can output an interference component between a certain optical signal and an optical signal obtained by delaying it by one symbol duration. Further, regarding the configuration of the front end 302, in addition to the two sets of MZ type delay interferometers and the Twin-PD unit, it is also possible to separately provide an intensity detection unit.
  • phase shift amount of the phase shifter 35 is set to 0 and the phase shift amount of the phase shifter 45 is set to ⁇ / 2. If the difference is ⁇ ⁇ / 2, the phase shift amount on the complex plane Since information for two orthogonal axes can be obtained, the phase shift amount may be set to any value. For example, a combination of ⁇ / 4 and ⁇ / 4 is also possible.
  • FIG. 17 is a diagram illustrating a configuration example of the post-processing unit 303.
  • the post-processing unit 303 includes a polar coordinate conversion unit 50, an intensity restoration unit 51, a phase restoration unit 52, a dummy bit truncation unit 53, and a storage unit 54.
  • the polar coordinate conversion unit 50 converts the orthogonal coordinate representation of the input I component I R (t) and Q component Q R (t) and decomposes it into intensity information and phase information.
  • the intensity restoring unit 51 restores the intensity bit information (radius of the circle where the signal point after delay detection is arranged) R i based on the intensity product a (t) a (t ⁇ T).
  • the phase restoring unit 52 restores the phase bits as 4-bit information P 1i to P 4i based on the phase ⁇ (t).
  • the dummy bit truncation unit 53 discards the dummy bits inserted by the dummy bit generation unit 6 of the transmission unit 101.
  • the storage unit 54 stores bit information and performs timing control when outputting the code sequence to the outside.
  • the restoration process of the post-processing unit 303 will be described.
  • the polar coordinate conversion unit 50 receives the I component I R (t) and the Q component Q R (t) expressed in orthogonal coordinates, it is decomposed into intensity information and phase information.
  • the intensity is ideally the intensity product between two time slots on the transmission side a (t) a A value proportional to (t ⁇ T) is obtained.
  • ⁇ (t) is obtained.
  • the strength restoring unit 51 restores the strength bit information R i based on the strength product a (t) a (t ⁇ T), and outputs it to the dummy bit truncation unit 53.
  • the intensity product a (t) a (t ⁇ T) ideally takes a ternary value (R SS , R SL , R LL ) as shown in FIG.
  • the intensity restoration unit 51 outputs the ternary information of R i instead of e i to the dummy bit truncation unit 53.
  • e i may be output from the strength restoring unit 51, and the ternary information of R i may be restored in the dummy bit truncation unit 53.
  • the phase restoration unit 52 restores the phase bits as 4-bit information P 1i to P 4i and outputs them to the dummy bit truncation unit 53.
  • the phase ⁇ (t) ideally takes 16 values as shown in FIG.
  • R i R SS
  • dummy bit cut-off section 53 recognizes the last two bits (P 3i , P 4i ) among P 1i to P 4i as dummy bits according to FIGS. 10 and 11. And only the front 2 bits (P 1i , P 2i ) are validated, and the 3-bit information of f i , g i and e i is output to the storage unit 54.
  • R i R SL
  • the rear 1 bit (P 4i ) is recognized as a dummy bit and discarded, and only the front 3 bits (P 1i to P 3i ) are discarded.
  • 4 bits information of f i , g i , h j and e i is output to the storage unit 54.
  • the number of information bits input during one time slot differs depending on the number of dummy bits.
  • the number of information bits transmitted during one time slot is an average of 4 bits, but there are cases where subsequent bits must be output to the outside after waiting for arrival. In order to wait for output, it is necessary to store bit information. It is also necessary to perform timing control when outputting the code sequence to the outside.
  • the storage unit 54 stores bit information and performs timing control when outputting a code sequence to the outside.
  • FIG. 18 is a diagram illustrating a storage area of the storage unit 54.
  • the storage unit 54 includes a storage area shown in FIG.
  • the lattice shown on the right side indicates a storage area, and has a width 4 (W 1 to W 4 ) and a depth m (d 1 , d 2 ,..., D m ).
  • the storage unit 54 stores intensity bits indicated by “A” and phase bits indicated by “1”, “2”, “3”, and “4”. “ ⁇ ”, “ ⁇ ”, and “ ⁇ ” are for distinguishing the timing at which the code sequence is input to the storage area of the storage unit 54.
  • the intensity bits are stored in the W 1 row and the phase bits are stored in the W 2 to W 4 rows.
  • the input sequence is 3 bits, 4 bits, or 5 bits at a certain timing.
  • “A”, “1”, and “2” are input at all timings, they are stored as they are in the areas W 1 to W 3 .
  • “3” and “4” are stored in series in the W 4 area as needed because the presence / absence of input varies depending on the timing.
  • the code sequence is output to the outside.
  • FIG. 19 is a diagram illustrating a storage area of the storage unit 54.
  • FIG. 18 shows the correct accommodation state
  • FIG. 19 shows the case where the number of bits input at the first timing is discarded by one bit. In this case, the timing for accommodating subsequent sequences is shifted backward by one. That is, if the number of bits to be discarded is incorrect, there is a possibility that a timing error will propagate.
  • a certain length of block (a specific number of frames) is used so that the depths accommodated in W 1 to W 4 of the storage unit 54 are all equal within a certain code length.
  • the post-processing unit 303 may use a method of handling and decoding orthogonal coordinates without using the polar coordinate conversion by the polar coordinate conversion unit 50.
  • the signal point generation unit 102 performs bit conversion on the input code sequence, and then, based on the converted bit information, the signal point after delay detection is converted. A dummy bit corresponding to the arrangement is inserted, and the optical signal generation unit 103 transmits the optical signal after the modulation processing in a state where the dummy bit is inserted.
  • the front end 302 performs demodulation processing with the dummy bits inserted, and the post-processing unit 303 discards the dummy bits and restores the code sequence.
  • noise tolerance can be leveled at signal points after delay detection, and noise tolerance can be improved as a whole system.
  • the input logic and phase allocation are optimized as appropriate using gray coding or the like.
  • the code sequence input to the 4-bit conversion unit 1 may be made redundant by an error correction code (FEC) such as Ultra FEC with 25% redundancy. Further, it can be applied to a wavelength division multiplexing (WDM) system and a reconfigurable optical add-drop multiplexer (ROADM) system.
  • FEC error correction code
  • WDM wavelength division multiplexing
  • ROADM reconfigurable optical add-drop multiplexer
  • a configuration that compensates for signal distortion in the entire optical transmission system including the electrical characteristics of a transmission / reception unit that is generally used can also be applied to the transmission unit 101, the transmission unit 201, and the reception unit 301.
  • Embodiment 2 FIG. In the present embodiment, Viterbi decoding is performed in the post-processing unit. A different part from Embodiment 1 is demonstrated.
  • FIG. 20 is a diagram illustrating a configuration example of the optical transmission system according to the present embodiment.
  • the optical transmission system includes a transmission unit 101, a transmission unit 201, and a reception unit 301a.
  • the receiving unit 301a includes a front end 302 and a post-processing unit 303a.
  • the front end 302 when an optical signal is input, the front end 302 performs delay detection in accordance with the input optical signal, converts it to an electrical signal, further converts it to a digital value, and outputs it to the post-processing unit 303a.
  • the post-processing unit 303a restores the code sequence according to the input electric signal and outputs it to the outside.
  • FIG. 21 is a diagram illustrating a configuration example of the post-processing unit 303a.
  • the post-processing unit 303 a includes a Viterbi decoding unit 60, a delay unit 61, a normalized phase restoration unit 62, a dummy bit truncation unit 53, and a storage unit 54.
  • the Viterbi decoding unit 60 uses soft-decision Viterbi decoding to track the state transition on the transmission side and restore information for the I component I R (t) and the Q component Q R (t).
  • the delay unit 61 holds the I component I R (t) and the Q component Q R (t) while performing the calculation by Viterbi decoding.
  • the normalized phase restoration unit 62 normalizes the input I component I R (t) and the Q component Q R (t) in the intensity direction based on the input R i and identifies only in the phase direction, P 1i to P 4i are restored and output.
  • the Viterbi decoding unit 60 performs state transition on the transmission side using soft decision Viterbi decoding generally used in wireless communication according to the input I component I R (t) and Q component Q R (t). ( Figure 5) tracks, restores the information for a series of R i. First, regarding only the intensity, for example, all information for one frame is restored.
  • the delay unit 61 holds the I component I R (t) and the Q component Q R (t) while performing the calculation by Viterbi decoding.
  • the normalized phase restoration unit 62 normalizes the input I R (t) and Q R (t) in the intensity direction based on the input R i , performs identification only in the phase direction, and P 1i to P Restore 4i and output.
  • the processing after the dummy bit truncation unit 53 is the same as in the first embodiment.
  • the post-processing unit 303a performs processing by soft decision Viterbi decoding. Thereby, compared with Embodiment 1, noise tolerance can be further improved.
  • Viterbi decoding is performed based on soft decision, but hard decision may be performed.
  • the optical transmission system according to the present invention is useful for optical fiber communication, and is particularly suitable for improving noise resistance.

Abstract

　送信部１０１は、強度情報および位相情報を生成する４ビット／５ビット変換部２を備え、４ビット／５ビット変換部２は、符号系列がビット変換された入力信号の所定のビットと遅延後の強度情報に基づいて強度情報を生成する排他的論理和演算部３と、強度情報を遅延させる１タイムスロット遅延部４と、強度情報と遅延後の強度情報に基づいて遅延検波後に信号点が配置される同心円の半径を計算する遅延検波後半径計算部５と、予め設定した入力信号のビットを位相情報の一部として出力する場合に、ダミービット付与数を決定し、所定のビット以外のビットとダミービット付与数に基づいて残りの位相情報を生成するダミービット生成部６を備え、受信部３０１は、ダミービットを切り捨て、入力信号を構成するビット列を出力するダミービット切捨部５３と、ビット列を所定の数だけ蓄積後、符号系列の信号として出力する記憶部５４を備える。

Description

光伝送システム、送信装置および受信装置
　本発明は、雑音耐性を向上させる光伝送システムに関する。
　近年、光ファイバ通信の需要が増えており、大容量通信を行うため、占有帯域を広げることなく、１波長当たりのビットレートを高速化する技術が求められている。このような技術として、１シンボル当たりのビット数を増やす多値変復調方式が注目されている。このうち、受信装置で信号光と遅延させた信号光とを干渉させることで元符号を復元する遅延検波方式は、受信装置が局部発振光源を備える同期検波方式と比較して、受信装置の構成、制御が簡素となる利点がある。
　光多値変調方式に遅延検波方式を組み合わせる場合、変調方式は差動振幅位相変調（ＡＰＳＫ：Amplitude　Phase-Shift　Keying）が望ましい。ＡＰＳＫは、強度変調と位相変調を直列接続して得られる同心円状の信号点配置を持つ変調方式である。光ファイバ通信における遅延検波では、通常、ＭＺ（Mach-Zehnder）型遅延干渉計とツイン光子検出器（Twin-PD：Twin-Photodetector）が用いられる。ＡＰＳＫでは、遅延検波後の強度と位相の組み合わせにより符号識別が行えるように、差動強度変調と差動位相変調を組み合わせて複素信号を生成する。具体的には、下記特許文献１において、１６値（４ビット）ＡＰＳＫにおいて、位相方向に前タイムスロットからの位相差として３ビットの情報を割り当てて通常の差動８相位相変調を行い、強度方向に１ビットを割り当てて差動強度変調を行う技術が開示されている。
国際公開０７／１３２５０３号パンフレット
　しかしながら、上記従来の技術では、遅延検波後の信号点間の距離が同心円毎に異なり、半径の小さい円上の信号点ほど信号点間の距離が近くなる。そのため、各信号点で雑音耐性が平準化されている場合と比べて雑音耐性が悪くなる、という問題があった。
　本発明は、上記に鑑みてなされたものであって、遅延検波後の信号点の雑音耐性を平準化し、全体として雑音耐性の向上が可能な光伝送システムを得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、伝送路を介し、送信装置および受信装置が差動振幅位相変調方式を採用した光信号通信を行う光伝送システムであって、前記送信装置は、所定の符号系列がビット変換された入力信号に基づいて、振幅の大きさを示す強度情報および位相の大きさを示す位相情報を生成するビット数変換手段と、前記強度情報および前記位相情報を光信号に変換して前記受信装置へ送信する送信手段と、を備え、前記ビット数変換手段は、前記入力信号の所定のビットと、所定時間だけ遅延された過去の強度情報とに基づいて、現時点における強度情報を生成し、当該強度情報を出力する強度情報生成手段と、前記強度情報生成手段から出力された強度情報を前記所定時間分だけ遅延させる遅延手段と、前記強度情報生成手段から出力された強度情報および前記遅延後の強度情報に基づいて、遅延検波後に信号点が配置される同心円の半径を計算する遅延検波後半径計算手段と、前記ビット変換された信号における前記所定のビットを除く予め設定されたビットを前記位相情報の一部として出力する場合に、前記半径の計算結果に基づいてダミービットを付与する数を決定し、前記所定のビット以外のビットおよび前記ダミービットの付与数に基づいて、ダミービットを含む残りの位相情報を生成して出力するダミービット生成手段と、を備え、前記受信装置は、位相情報にダミービットが含まれている場合にダミービットを切り捨て、前記入力信号を構成するビット列を出力するダミービット切捨手段と、前記ダミービット切捨手段から出力されたビット列を蓄積し、所定のビット数を蓄積した後、符号系列の信号として出力する記憶手段と、を備えることを特徴とする。
　本発明にかかる光伝送システムは、雑音耐性を向上させることができる、という効果を奏する。
図１は、強度についての状態遷移と割り当て位相数を示す図である。 図２は、強度ビット入力に基づく状態遷移を示す図である。 図３は、遅延検波前の信号点配置を示す図である。 図４は、遅延検波後の信号点配置を示す図である。 図５は、強度についての状態遷移と割り当て位相数を示す図である。 図６は、遅延検波前の信号点配置を示す図である。 図７は、遅延検波後の信号点配置を示す図である。 図８は、光伝送システムの構成例を示す図である。 図９は、信号点生成部１０２の構成例を示す図である。 図１０は、遅延検波後の信号点配置を示す図である。 図１１は、ダミービットの挿入方法を示す図である。 図１２は、ダミービットの論理の割り当て方法を示す図である。 図１３は、１ビット／強度変換部７の対応を示す図である。 図１４は、４ビット／位相変換部８の対応を示す図である。 図１５は、光信号生成部１０３の構成例を示す図である。 図１６は、フロントエンド３０２の構成例を示す図である。 図１７は、後処理部３０３の構成例を示す図である。 図１８は、記憶部５４の記憶領域を示す図である。 図１９は、記憶部５４の記憶領域を示す図である。 図２０は、光伝送システムの構成例を示す図である。 図２１は、後処理部３０３ａの構成例を示す図である。
符号の説明
　１　４ビット変換部
　２　４ビット／５ビット変換部
　３　排他的論理和演算部
　４　１タイムスロット遅延部
　５　遅延検波後半径計算部
　６　ダミービット生成部
　７　１ビット／強度変換部
　８　４ビット／位相変換部
　９　加算部
　１０　１タイムスロット遅延部
　１１　直交座標変換部
　２１　アップサンプラ
　２２，２４　ＤＡ変換器
　２３，２５　ドライバ
　２６　光源
　２７　変調器
　３１　光分岐部
　３２，４２　ＭＺ型遅延干渉計
　３３，４３　光分岐部
　３４，４４　遅延線
　３５，４５　移相器
　３６，４６　光分岐部
　３７，４７　Twin-PD部
　３８，４８　ＡＤ変換器
　５０　極座標変換部
　５１　強度復元部
　５２　位相復元部
　５３　ダミービット切捨部
　５４　記憶部
　６０　Viterbi復号部
　６１　遅延部
　６２　正規化位相復元部
　１０１　送信部
　１０２　信号点生成部
　１０３　光信号生成部
　２０１　伝送部
　３０１，３０１ａ　受信部
　３０２　フロントエンド
　３０３，３０３ａ　後処理部
　以下に、本発明にかかる光伝送システムの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　最初に、従来の技術における１６値（４ビット）ＡＰＳＫについて説明する。図１は、従来の技術における強度の状態遷移と割り当て位相数を示す図である。位相方向には前タイムスロットからの位相差として３ビット分の情報を割り当て、通常の差動８相位相変調を行う。また、強度方向には１ビットを割り当て、図１に示す状態遷移図に従って強度が定められる差動強度変調を行う。
　図２は、強度ビット入力に基づく状態遷移を示す図である。強度はＲSとＲL（０＜ＲS＜ＲL）の２値をとる。状態ＳSと状態ＳLは、出力中の強度に対応する。状態ＳSにおいて、強度ビット入力「０」があった場合の出力強度はＲSであり、状態遷移先はＳSである。同様に、状態ＳSにおいて、強度ビット入力「１」のとき、出力強度はＲL、状態遷移先はＳLである。状態ＳLにおいて、強度ビット入力「０」のとき、出力強度はＲL、状態遷移先はＳLである。状態ＳLにおいて、強度ビット入力「１」のとき、出力強度はＲS、状態遷移先はＳSである。強度ビット入力「０」の場合は２タイムスロット間で出力強度は変わらず、強度ビット入力「１」の場合は２タイムスロット間で出力強度が変わることを示す。
　このようなアルゴリズムによって遅延検波したときの信号点の配置について説明する。図３は、遅延検波前の信号点配置を示す図である。また、図４は、遅延検波後の同相（Ｉ）成分と直交（Ｑ）成分を平面に配置した信号点配置を示す図である。強度ビット「０」に対応する信号点を「◆」で示し、強度ビット「１」に対応する信号点を「□」で示す。遅延検波後は、２タイムスロット間の強度の組合せに応じて、強度レベルは３値をとる。（ＲS，ＲS）の場合には半径が最小（半径ＲSS∝ＲSS 2）の円上の点をとり、（ＲS，ＲL）および（ＲL，ＲS）の場合には半径が中央値（半径ＲSL∝ＲSL 2）の円上の点をとり、（ＲL，ＲL）の場合には半径が最大（半径ＲLL∝ＲLL 2）の円上の点をとる（０＜ＲSS＜ＲSL＜ＲLL）。差動強度変調を行うことにより、「◆」は半径ＲSSの円上の点または半径ＲLLの円上の点をとり、「□」は半径ＲSL上の点をとることになるため、符号識別が可能である。
　送信装置は、遅延検波により、光信号の複素電界ｒ（ｔ）と１タイムスロットＴ遅延させた光信号の電界の複素共役ｒ*（ｔ－Ｔ）との積に比例する電気信号を出力する。すなわち、遅延検波後の強度は｜ｒ（ｔ）｜と｜ｒ（ｔ－Ｔ）｜の積から得ることができ、また、位相は「ａｒｇ｛ｒ（ｔ）｝－ａｒｇ｛ｒ（ｔ－Ｔ）｝」から得ることができる。
　つぎに、本実施の形態の光伝送システムにおいて実現するアルゴリズムについて説明する。図５は本実施の形態における強度の状態遷移と割り当て位相数を示す図である。１６値変調（うち強度２値）の場合を示す図である。遅延検波後の信号点は３つの同心円（半径ＲSS，ＲSL，ＲLL（０＜ＲSS＜ＲSL＜ＲLL））に配置され、どの円上に配置されるかは、図５に示す状態遷移図により決まる。
　従来の技術では、遅延検波後のすべての同心円において位相方向に８値（＝３ビット）をとるように位相ビットを割り当てていたが、本実施の形態では、遅延検波後の信号点が半径ＲSSの円上の点をとる場合には位相方向に４値（＝２ビット）を割り当て、遅延検波後の信号点が半径ＲSLの円上の点をとる場合には従来どおりの８値（＝３ビット）を割り当て、遅延検波後の信号点が、半径ＲLLの円上の点をとる場合には位相方向に１６値（＝４ビット）を割り当てる。図６は、遅延検波前の信号点配置を示す図である。また、図７は、遅延検波後の同相（Ｉ）成分と直交（Ｑ）成分を平面に配置した信号点配置を示す図である。図７の遅延検波後の半径ＲSSの円上の点をとる信号点は、図４の遅延検波後の半径ＲSSの円上の点と比較して信号点間の距離が広くなるため雑音耐性が向上する。
　ここで、遅延検波後のすべての信号点が均等な確率で生じると、半径ＲLLの円上の信号点の出現確率が大きくなり、信号点間の距離が広がっても平均電力が高くなる可能性がある。本実施の形態では、遅延検波後の信号点がいずれの半径の円上の点をとるかは強度ビットのみに依存し、遅延検波後の信号点が半径ＲSS，ＲSL，ＲLLの円上に出現する確率はそれぞれ、１／４，１／２（１／４＋１／４），１／４である。そのため、平均電力は従来と比較して変化せず、平均電力上昇に起因する雑音耐力の低下は生じない。
　なお、図７に示すように半径ＲSLの円上の信号点に位相オフセットをπ／８与えて、半径ＲSSの円上の信号点と半径ＲSLの円上の信号点との距離を大きくし、雑音耐性を向上させることが可能である。ただし、位相オフセット量はπ／８に限定するものではない。
　このように、位相変調のアルゴリズムに修正を加えるだけで雑音耐性を向上させることが可能であるため、送受信装置の構成を過度に複雑にする必要がない。以下、具体的に上記アルゴリズムを実現する光伝送システムについて説明する。なお、１６値変調の場合について説明するが、これに限定するものではない。
　図８は、光伝送システムの構成例を示す図である。光伝送システムは、送信部１０１と、伝送部２０１と、受信部３０１を備える。送信部１０１は、信号点生成部１０２と、光信号生成部１０３を備える。送信部１０１では、符号系列が入力されると、信号点生成部１０２が符号系列に従って電気領域での信号点を生成し、光信号生成部１０３へ出力する。光信号生成部１０３は、入力された信号点情報に従って光を変調し、光信号を生成して伝送部２０１へ入力する。伝送部２０１は、光信号生成部１０３から入力された光信号を伝送し、受信部３０１へ出力する。伝送部２０１は、たとえば、伝送媒体としてシングルモード光ファイバを用いる。受信部３０１は、フロントエンド３０２と、後処理部３０３を備える。受信部３０１では、光信号が入力されると、フロントエンド部３０２が、光信号に従って遅延検波を行ってから電気信号に変換し、さらにデジタル値に変換して後処理部３０３へ出力する。後処理部３０３は、入力された電気信号に従って符号系列を復元し、外部へ出力する。
　つづいて、光伝送システムにおける変調および復調処理について説明する。光伝送システムでは、符号系列の信号が入力されると、まず、受信部１０１の信号点生成部１０２が、入力された符号系列に基づいて信号点の生成を行う。図９は、信号点生成部１０２の構成例を示す図である。信号点生成部１０２は、４ビット変換部１と、４ビット／５ビット変換部２と、１ビット／強度変換部７と、４ビット／位相変換部８と、加算部９と、１タイムスロット遅延部１０と、直交座標変換部１１と、を備える。４ビット／５ビット変換部２は、排他的論理和演算部３と、１タイムスロット遅延部４と、遅延検波後半径計算部５と、ダミービット生成部６と、を備える。
　４ビット変換部１は、入力された符号系列を、１６値変調のために４つのトリビュータリｅi，ｆi，ｇi，ｈi（４ビット系列）に変換する。４ビット／５ビット変換部２は、４ビット変換部１から入力された４ビット系列ｅi，ｆi，ｇi，ｈiを、強度１ビットＡiと位相４ビットＰ1i～Ｐ4iに変換して出力する。排他的論理和演算部３は、トリビュータリの１つであるｅiと強度１ビットＡiを１タイムスロット分遅延させたＡi-1に基づいて強度１ビットＡiを出力する。１タイムスロット遅延部４は、排他的論理和演算部３から出力されたＡiを１タイムスロット分遅延させる。遅延検波後半径計算部５は、ＡiおよびＡi-1を入力し、Ｒiの情報を３値で出力する。ダミービット生成部６は、遅延検波後半径計算部５からのＲiおよびトリビュータリｆi，ｇi，ｈiに基づいて、ダミービットを挿入する。
　１ビット／強度変換部７は、強度１ビットＡiを強度ａ（ｔ）に変換する。４ビット／位相変換部８は、Ｐ1i～Ｐ4iを位相φ（ｔ）に変換する。加算部９は、４ビット／位相変換部８から出力されたφ（ｔ）とφ（ｔ）を１タイムスロット分遅延させたφ（ｔ－Ｔ）との和を算出して位相方向に差動符号化する。１タイムスロット遅延部１０は、φ（ｔ）を１タイムスロット分遅延させる。直交座標変換部１１は、１ビット／強度変換部７からの強度ａ（ｔ）および加算部９からの位相和Σφ（ｔ）について直交座標変換を行い、Ｉ成分ＩT（ｔ）およびＱ成分ＱT（ｔ）を出力する。なお、遅延時間は１シンボル継続時間でなく、複数シンボル、たとえばＮ（Ｎ≧２）シンボル継続時間分遅延させてもよい。
　つづいて、信号点生成部１０２の信号点の生成処理について説明する。４ビット変換部１において、たとえば、ＬＡＮ／ＰＨＹ（Local　Area　Network／PHYsical　sublayer）４チャネル分に相当する４１．２５Ｇｂ／ｓの速度で入力された符号系列を、１６値変調のために４つのトリビュータリｅi，ｆi，ｇi，ｈi（４ビット系列）に変換する。４ビット／５ビット変換部２は、４ビット変換部１から入力された４ビット系列ｅi，ｆi，ｇi，ｈiを、図５の状態遷移図に従って、強度１ビットＡiと位相４ビットＰ1i～Ｐ4iとに変換して出力する。たとえば、遅延検波後の信号点配置が図７に示す信号点を生成する際、強度方向に１ビットを割り当て、遅延検波後の信号点が半径ＲSSの円上に配置される場合には位相方向に２ビットを割り当て、遅延検波後の信号点が半径ＲSLの円上に配置される場合には位相方向に３ビットを割り当て、遅延検波後の信号点が半径ＲLLの円上に配置される場合には位相方向に４ビットを割り当てる。すなわち、位相方向に最大４ビットを割り当てる。
　強度１ビットＡiは、排他的論理和演算部３が、４ビット／５ビット変換部２に入力されたトリビュータリの１つであるｅiと、１タイムスロット遅延部４によって１タイムスロット分遅延されたＡi-1との排他的論理和をとることにより算出する（下記（１）式参照）。
Figure JPOXMLDOC01-appb-M000001
　ｅi＝０の場合にはＡi＝Ａi-1となり、ｅi＝１の場合にはＡi≠Ａi-1となる。なお、排他的論理和の演算を行う際、Ａiの初期値を決めておく必要がある。ここでは、一例として、Ａiの初期値を「０」とする。
　つぎに、４ビット／５ビット変換部２では、前記位相方向のビット割り当てを実現するために、位相方向に２ビットを割り当てる場合と、位相方向に３ビットを割り当てる場合においても、図１０に示すように、４ビット表現しておくことが簡易である。図１０は、遅延検波後の信号点配置を示す図である。図１０において、下線を付していないビットは位相方向に割り当てられる情報ビットを示す。遅延検波後の信号点が半径ＲSSの円上に配置される場合には２ビットが割り当てられている。同様に、遅延検波後の信号点が半径ＲSLの円上に配置される場合には３ビットが割り当てられており、遅延検波後の信号点が半径ＲLLの円上に配置される場合には４ビットが割り当てられている。
　一方、下線を付したビットは位相方向に割り当てられるダミービットを示す。遅延検波後の信号点が半径ＲSSの円上に配置される場合に、ダミービットを２ビット割り当てる。同様に、遅延検波後の信号点が半径ＲSLの円上に配置される場合に、ダミービットを１ビット割り当てる。なお、遅延検波後の信号点が半径ＲLLの円上に配置される場合は、ダミービットを割り当てない。図１０においては、位相と４ビット表現は遅延検波後の信号点配置の半径ＲSS，ＲSL，ＲLLに依存せず、一対一に対応するように定めている。これにより、後述する４ビット／位相変換部８における処理が簡易となる。
　ｅi，ｆi，ｇi，ｈiに基づく位相ビットＰ1i～Ｐ4iの割り当てには、図１１に示す対応関係を用いる。図１１は、ダミービットの挿入方法を示す図である。Ｐ1i，Ｐ2iについては、それぞれｆi，ｇiをそのまま割り当て、Ｐ3i，Ｐ4iにはｈj，ｈj+1またはダミービットを割り当てる。ここで、ｈj，ｈj-1の添え字をｉではなくｊとしているのは、ダミービット挿入によりタイミングがずれている場合が多いためである。ｊは出力待機している先頭のビット番号を示す。ｄｕｍｍｙ１～ｄｕｍｍｙ３はダミービットを示す。挿入すべきダミービットの数は、遅延検波後の信号点が配置される円の半径Ｒi（ＲSS，ＲSL，ＲLL）により決まる。ここで、半径Ｒiは、Ａi，Ａi-1の組合せにより決まる。遅延検波後半径計算部５は、Ａi，Ａi-1を入力とし、Ｒiについての情報を３値で出力する。
　図１２は、ダミービットの論理の割り当て方法を示す図である。ダミービット生成部６は、ダミービット生成の際、この対応関係に従い、ｆi，ｇiおよびｈjに基づいてダミービットの論理の割り当てを行う。ダミービット生成部６は、ｆi，ｇi，ｈiおよびＲiの３値情報を入力とし、図１１および図１２に示す対応関係に基づいてＰ3i，Ｐ4iを出力する。
　４ビット／５ビット変換部２は、上記処理により、４ビット系列ｅi，ｆi，ｇi，ｈiを、強度１ビットＡiと位相４ビットＰ1i～Ｐ4iとに変換して出力する。
　なお、ダミービットとはいえ、ダミービット生成部６から出力されるＰ3i，Ｐ4iには信号情報が含まれることに注意を要する。ダミービット数は、１タイムスロットにつき０～２ビットである。Ｒiの並びによっては、ダミービット数２の場合が続き、ｈiを出力待機させ続けなければならない。また、ダミービット数０の場合が続き、ｈiを２ビットずつ出力させ続けなければならない。ｅiがランダムの場合、シンボル系列長を十分長くとれば、挿入されるダミービット数の１タイムスロット平均は１ビットになり、平均すればｈiは１ビットずつ出力されることになる。ここで、シンボル系列はフレーム単位で取り扱うため、このフレーム単位で、位相割り当てビット数の増減をキャンセルすることが望ましい。また、ダミービット数の１タイムスロット平均が１となることが望ましい。
　その後、１ビット／強度変換部７は、Ａiを強度ａ（ｔ）に変換する。図１３は、１ビット／強度変換部７の対応を示す図である。Ａi＝「０」のときａ（ｔ）＝ＲSとし、Ａi＝「１」のときａ（ｔ）＝ＲLとする。この対応に基づいて変換することにより、差動強度変調を実現できる。一方、４ビット／位相変換部８は、Ｐ1i～Ｐ4iを位相φ（ｔ）に変換する。図１４は、４ビット／位相変換部８の対応を示す図である。たとえば、Ｐ1i～Ｐ4iが全て「０」の場合、φ（ｔ）は「０」となる。この対応に基づいて変換することにより、位相方向において１６値変調を実現できる。
　加算部９は、４ビット／位相変換部８から出力されるφ（ｔ）と、１タイムスロット遅延部１０において１タイムスロット分遅延されたφ（ｔ－Ｔ）との和をとることで、位相方向に差動符号化する。加算を行う際、初期値を決めておく必要がある。ここでは、一例として、初期値を「０」とする。直交座標変換部１１は、１ビット／強度変換部７から出力された強度ａ（ｔ）と、加算部９から出力された位相和Σφ（ｔ）について直交座標変換を行い、Ｉ成分ＩT（ｔ）およびＱ成分ＱT（ｔ）に変換し、光信号生成部１０３へ出力する。
　つぎに、信号点生成部１０２から出力されたＩ成分ＩT（ｔ）およびＱ成分ＱT（ｔ）は、光信号生成部１０３が光信号に変換して伝送部２０１へ出力する。図１５は、光信号生成部１０３の構成例を示す図である。光信号生成部１０３は、アップサンプラ２１と、ＤＡ（Digital　Analogue）変換器２２と、ドライバ２３と、ＤＡ変換器２４と、ドライバ２５と、光源２６と、変調器２７と、を備える。アップサンプラ２１は、入力したＩ成分ＩT（ｔ）およびＱ成分ＱT（ｔ）について２倍アップサンプリングを行う。ＤＡ変換器２２は、デジタル値であるＩ成分をアナログ値に変換する。ドライバ２３は、アナログ信号を増幅して変調器２７へ出力する。ＤＡ変換器２４は、デジタル値であるＱ成分をアナログ値に変換する。ドライバ２５は、アナログ信号を増幅して変調器２７へ出力する。光源２６は、無変調（ＣＷ：Continuous　Wave）光を出力する。変調器２７は、光信号を生成し伝送部２０１へ出力する。
　ＤＡ変換器２２，２４におけるＤＡ変換は、一例として、６ビット分解能で行う。変調器２７はＤＰＭＺ（Dual　Parallel　MZ）変調器を用い、光源２６には、ＤＦＢ（Distributed　Feed　Back）アレイ型波長可変光源を、たとえば、１５５０ｎｍで発振するよう制御する。ただし、分解能、変調器、光源の種類や出力波長を限定するものではない。
　つづいて、光信号生成部１０３の光信号の生成処理について説明する。光信号生成部１０３にＩ成分ＩT（ｔ）およびＱ成分ＱT（ｔ）が入力されると、アップサンプラ２１は、Ｉ成分ＩT（ｔ）を２倍アップサンプリングしてＤＡ変換器２２へ出力する。また、Ｑ成分ＱT（ｔ）を２倍アップサンプリングしてＤＡ変換器２４へ出力する。ＤＡ変換器２２は、デジタル値であるＩ成分をアナログ値に変換してドライバ２３へ出力する。ドライバ２３は、入力されたアナログ信号を変調器駆動に十分な振幅まで増幅し、変調器２７へ出力する。ＤＡ変換器２４は、デジタル値であるＱ成分をアナログ値に変換してドライバ２５へ出力する。ドライバ２５は、入力されたアナログ信号を変調器駆動に十分な振幅まで増幅し、変調器２７へ出力する。変調器２７は、光源２６からの無変調光を、ドライバ２３およびドライバ２５から入力された電気信号に基づいて変調し、光信号を生成して伝送部２０１へ出力する。
　伝送部２０１については、シングルモードファイバを用いるとしたが、分散シフトファイバ、または非零分散シフトファイバを用いてもよい。また、伝送部２０１は、伝送距離が数１００ｋｍ以上に及ぶ長距離伝送を行う場合、波長分散を補償する分散補償ファイバ、伝送損失を補償するエルビウム添加ファイバ増幅器（ＥＤＦＡ：Erbium　Doped　Fiber　Amplifier）、分布ラマン増幅器（ＤＲＡ：Distributed　Raman　Amplifier）、雑音成分を除去したり任意の波長を取り出したりするための光学的帯域通過フィルタ（たとえば、帯域０．３ｎｍのもの）等を含むものとする。
　つぎに、受信部３０１のフロントエンド３０２が、伝送部２０１を経由して、光信号生成部１０３からの光信号を受信する。図１６は、フロントエンド３０２の構成例を示す図である。フロントエンド３０２は、光分岐部３１と、ＭＺ（Mach-Zehnder）型遅延干渉計３２と、Twin-PD部３７と、ＡＤ（Analogue　Digital）変換器３８と、ＭＺ型遅延干渉計４２と、Twin-PD部４７と、ＡＤ変換器４８と、を備える。ＭＺ型遅延干渉計３２は、光分岐部３３と、遅延線３４と、移相器３５と、光分岐部３６を備える。ＭＺ型遅延干渉計４２は、光分岐部４３と、遅延線４４と、移相器４５と、光分岐部４６を備える。
　光分岐部３１は、伝送部２０１から入力された光信号（複素電界ｒ（ｔ））を二分岐して出力する。ＭＺ型遅延干渉計３２は、入力された複素電界の和成分と差成分を出力する。光分岐部３３は、入力された複素電界を二分岐する。遅延線３４は、１タイムスロット分、光信号を遅延させる。移相器３５は、位相をシフトさせるが、Ｉ成分における移相器３５では、位相シフト量を０とする。光分岐部３６は、入力された２つの光信号の和成分と差成分を出力する。Twin-PD部３７は、複素電界と１タイムスロット遅延させた光信号の複素電界の複素共役との複素積の実数成分に比例した大きさの電気信号を出力する。ＡＤ変換器３８は、電気信号のアナログ値をデジタル値ＩR（ｔ）に変換する。
　ＭＺ型遅延干渉計４２は、入力された複素電界の和成分と差成分を出力する。光分岐部４３は、入力された複素電界を二分岐する。遅延線４４は、１タイムスロット分、光信号を遅延させる。移相器４５は、Ｑ成分において位相を－π／２シフトする。光分岐部４６は、入力された２つの光信号の和成分と差成分を出力する。Twin-PD部４７は、複素電界と１タイムスロット遅延させた光信号の複素電界の複素共役との複素積の虚数成分に比例した大きさの電気信号を出力する。ＡＤ変換器４８は、電気信号のアナログ値をデジタル値ＱR（ｔ）に変換する。ＡＤ変換器３８，４８におけるＡＤ変換の分解能は、一例として、６ビットとする。
　つづいて、フロントエンド３０２の信号処理について説明する。受信部３０１が光信号を受信すると、フロントエンド３０２の光分岐部３１が、光信号（複素電界ｒ（ｔ））を二分岐して、ＭＺ型遅延干渉計３２（Ｉ成分）およびＭＺ型遅延干渉計４２（Ｑ成分）へ、複素電界ｒ（ｔ）／ｓｑｒｔ（２）の光信号を出力する。なお、「ｓｑｒｔ」は「√」を表すものとする。
　ＭＺ型遅延干渉計３２（Ｉ成分）は、一般的に、入力された光信号の複素電界ｒ（ｔ）とすると、１タイムスロット遅延させた光信号の複素電界ｒ（ｔ－Ｔ）の複素共役ｒ*（ｔ－Ｔ）との複素積「ｒ（ｔ）×ｒ*（ｔ－Ｔ）」の実数成分「Ｒｅ｛ｒ（ｔ）×ｒ*（ｔ－Ｔ）｝」に比例した大きさの電気信号ＥI（ｔ）を出力する。ここでは、光分岐部３３が、入力された光信号（複素電界ｒ（ｔ）／ｓｑｒｔ（２））を更に二分岐して、遅延線３４と移相器３５へ、複素電界ｒ（ｔ）／２の信号を出力する。
　遅延線３４は、１タイムスロット、すなわち１シンボル継続時間Ｔ（＝ビットレート／変調方式の多値度、４１．２５Ｇｂ／ｓで１６値変調を行う場合９７ｐｓ）分、光信号を遅延させる。光分岐部３６へ出力する光信号の複素電界はｒ（ｔ－Ｔ）／２である。移相器３５は、位相をシフトさせるが、ＭＺ型遅延干渉計３２（Ｉ成分）においては位相シフト量を０とする。光分岐部３６へ出力する光信号の複素電界はｒ（ｔ）／２である。
　光分岐部３６は、入力された２つの光信号の和成分と差成分を出力する。図１６において、上側のポートからは和成分（複素電界｛ｒ（ｔ－Ｔ）＋ｒ（ｔ）｝／２ｓｑｒｔ（２））を出力し、下側のポートからは差成分（複素電界｛ｒ（ｔ－Ｔ）－ｒ（ｔ）｝／２ｓｑｒｔ（２））を出力する。
　Twin-PD部３７は、２つの光子検出器を備え、それぞれの光電変換の感度が等しくなるように作られている。感度をＲsensと表す。２つの光子検出器に入力する光信号をＥ1（ｔ），Ｅ2（ｔ）とすると、Ｅ1（ｔ）は下記式（２）で、Ｅ2（ｔ）は下記式（３）で表される。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　Twin-PD部３７が出力する電気信号は、「ＥI（ｔ）＝Ｒsens｛｜Ｅ1（ｔ）｜2－｜Ｅ2（ｔ）｜2｝」と表され、これを計算すると、理想的には、下記式（４）で表す値が得られる。
Figure JPOXMLDOC01-appb-M000004
　このＥI（ｔ）をＡＤ変換器３８へ出力する。ここで、上記式（４）においては、下記式（５）～式（７）の関係となる。ＡＤ変換器３８では、電気信号のアナログ値ＥI（ｔ）をデジタル値ＩR（ｔ）に変換し、受信部３０１の後処理部３０３へ出力する。
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
　同様に、ＭＺ型遅延干渉計４２（Ｑ成分）は、一般的に、入力された光信号の複素電界ｒ（ｔ）とすると、１タイムスロット遅延させた光信号の複素電界ｒ（ｔ－Ｔ）の複素共役ｒ*（ｔ－Ｔ）との複素積「ｒ（ｔ）×ｒ*（ｔ－Ｔ）」の虚数成分「Ｉｍ｛ｒ（ｔ）×ｒ*（ｔ－Ｔ）｝」に比例した大きさの電気信号ＥQ（ｔ）を出力する。ここでは、光分岐部４３が、入力された光信号（複素電界ｒ（ｔ）／ｓｑｒｔ（２））を更に二分岐して、遅延線４４と移相器４５へ、複素電界ｒ（ｔ）／２の信号を出力する。
　遅延線４４は、１タイムスロット、すなわち１シンボル継続時間Ｔ分、光信号を遅延させる。光分岐部４６へ出力する光信号の複素電界はｒ（ｔ－Ｔ）／２である。移相器４５は、位相をシフトさせる。ＭＺ型遅延干渉計４２（Ｑ成分）においては位相シフト量を－π／２とする。光分岐部４６へ出力する光信号の複素電界はｒ（ｔ）ｅｘｐ（－ｊπ／２）／２である。
　光分岐部４６は、入力された２つの光信号の和成分と差成分を出力する。図１６において、上側のポートからは和成分（複素電界｛ｒ（ｔ－Ｔ）＋ｒ（ｔ）ｅｘｐ（－ｊπ／２）｝／２ｓｑｒｔ（２））を出力し、下側のポートからは差成分（複素電界｛ｒ（ｔ－Ｔ）－ｒ（ｔ）ｅｘｐ（－ｊπ／２）｝／２ｓｑｒｔ（２））を出力する。
　Twin-PD部４７は、２つの光子検出器を備え、それぞれの光電変換の感度はTwin-PD部３７のＲsensと同一とする。２つの光子検出器に入力する光信号をＥ3（ｔ），Ｅ4（ｔ）とすると、Ｅ3（ｔ）は下記式（８）で、Ｅ4（ｔ）は下記式（９）で表される。
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
　Twin-PD部４７が出力する電気信号は、「ＥQ（ｔ）＝Ｒsens｛｜Ｅ3（ｔ）｜2－｜Ｅ4（ｔ）｜2｝」と表され、これを計算すると、理想的には、下記式（１０）で表す値が得られる。
Figure JPOXMLDOC01-appb-M000010
　このＥQ（ｔ）をＡＤ変換器４８へ出力する。ＡＤ変換器４８では、電気信号のアナログ値ＥQ（ｔ）をデジタル値ＱR（ｔ）に変換し、受信部３０１の後処理部３０３へ出力する。
　なお、ＭＺ型遅延干渉計３２，４２については、ある光信号とそれを１シンボル継続時間遅延させた光信号との干渉成分が出力できればよく、ＭＺ型の干渉計に限定するものではない。また、フロントエンド３０２の構成については、２組のＭＺ型遅延干渉計とTwin-PD部に加えて、強度検出部を別途設けることも可能である。
　また、移相器３５の位相シフト量を０とし、移相器４５の位相シフト量を－π／２としたが、位相シフト量はその差が±π／２であれば、複素平面上における直交する二軸分の情報が得られるため、位相シフト量はいかなる値に設定してもよい。たとえば、π／４と－π／４の組合せにすることも可能である。
　つぎに、後処理部３０３が、フロントエンド３０２から出力されたＩR（ｔ）およびＱR（ｔ）を受信する。図１７は、後処理部３０３の構成例を示す図である。後処理部３０３は、極座標変換部５０と、強度復元部５１と、位相復元部５２と、ダミービット切捨部５３と、記憶部５４と、を備える。
　極座標変換部５０は、入力されたＩ成分ＩR（ｔ）とＱ成分ＱR（ｔ）の直交座標表現を変換して、強度情報と位相情報に分解する。強度復元部５１は、強度積ａ（ｔ）ａ（ｔ－Ｔ）に基づいて強度ビット情報（遅延検波後の信号点が配置される円の半径）Ｒiを復元する。位相復元部５２は、位相φ（ｔ）に基づいて、位相ビットを４ビット情報Ｐ1i～Ｐ4iとして復元する。ダミービット切捨部５３は、送信部１０１のダミービット生成部６が挿入したダミービットを破棄する。記憶部５４は、ビット情報の記憶を行い、また、外部へ符号系列を出力する際のタイミング制御を行う。
　つづいて、後処理部３０３の復元処理について説明する。後処理部３０３では、極座標変換部５０が、直交座標表現されたＩ成分ＩR（ｔ）とＱ成分ＱR（ｔ）を受信すると強度情報と位相情報とに分解する。Ｉ成分ＩR（ｔ）とＱ成分ＱR（ｔ）を平面上にプロットした場合、強度については、理想的には、送信側での２タイムスロット間の強度積であるａ（ｔ）ａ（ｔ－Ｔ）に比例する値を得る。同じく、位相については、理想的には、φ（ｔ）を得る。
　つぎに、強度復元部５１が、強度積ａ（ｔ）ａ（ｔ－Ｔ）に基づいて、強度ビット情報Ｒiを復元し、ダミービット切捨部５３へ出力する。強度積ａ（ｔ）ａ（ｔ－Ｔ）は、理想的には、図７に示すように３値（ＲSS，ＲSL，ＲLL）をとる。Ｒi＝ＲSSまたはＲi＝ＲLLとなる場合には差動化前の強度ビットｅiとして「０」を復元し、Ｒi＝ＲSLとなる場合にはｅiとして「１」を復元しなければならない。
　なお、後段のダミービット切捨部５３は、Ｒiに応じて位相ビットに含まれる情報ビットとダミービットを判別する。そのため、強度復元部５１は、ダミービット切捨部５３に対して、ｅiではなくＲiの３値情報として出力する。ただし、強度復元部５１からはｅiを出力し、ダミービット切捨部５３においてＲiの３値情報を復元してもよい。
　位相復元部５２は、位相φ（ｔ）に基づいて、位相ビットを４ビット情報Ｐ1i～Ｐ4iとして復元し、ダミービット切捨部５３へ出力する。
　ダミービット切捨部５３の動作について説明する。位相φ（ｔ）は、理想的には、図７に示すように１６値をとる。ダミービット切捨部５３は、Ｒi＝ＲSSとなる場合には、図１０および図１１に従い、Ｐ1i～Ｐ4iのうち、後方２ビット（Ｐ3i，Ｐ4i）をダミービットと認識して破棄し、前方２ビット（Ｐ1i，Ｐ2i）のみを有効とし、ｆi，ｇiとｅiの３ビット情報を記憶部５４へ出力する。同様に、Ｒi＝ＲSLとなる場合は、Ｐ1i～Ｐ4iのうち、後方１ビット（Ｐ4i）をダミービットと認識して破棄し、前方３ビット（Ｐ1i～Ｐ3i）のみを有効とし、ｆi，ｇi，ｈjとｅiの４ビット情報を記憶部５４へ出力する。Ｒi＝ＲLLとなる場合は、Ｐ1i～Ｐ4iには、ダミービットは含まれないと認識し、ｆi，ｇi，ｈj，ｈj+1とｅiの５ビット情報を記憶部５４へ出力する。
　ここで、記憶部５４の必要性について説明する。ダミービット数に応じて、１タイムスロット間に入力される情報ビット数が異なる。１タイムスロット間に伝送される情報ビット数は、平均４ビットであるが、後続のビットが到着を待って外部へ出力しなければならない場合がある。出力待機のためにはビット情報を記憶しておく必要がある。また、外部へ符号系列を出力する際にタイミング制御を行う必要もある。記憶部５４は、ビット情報の記憶を行うとともに、外部へ符号系列を出力する際のタイミング制御を行う。
　記憶部５４の動作について説明する。図１８は、記憶部５４の記憶領域を示す図である。記憶部５４は、図１８に示す記憶領域を備える。右側に示す格子が記憶領域を示し、幅４（Ｗ1～Ｗ4）、深さｍ（ｄ1，ｄ2，…，ｄm）からなる。記憶部５４には、「Ａ」で示す強度ビット、「１」，「２」，「３」，「４」で示す位相ビットが格納される。「○」，「□」，「△」はそれぞれ、記憶部５４の記憶領域に上記符号系列が入力されるタイミングを区別するためのものである。強度ビットはＷ1の行に格納され、位相ビットはＷ2～Ｗ4の行に格納される。入力する系列は、あるタイミングにおいて、３ビット、４ビットまたは５ビットである。図１８において、「Ａ」，「１」，「２」はすべてのタイミングで入力されるため、Ｗ1～Ｗ3の領域にそのまま記憶する。「３」，「４」はタイミングによって入力の有無が変化するため、Ｗ4の領域に随時直列に記憶する。そして、１ブロック（特定のフレーム数）分蓄積された時点で、符号系列を外部へ出力する。
　ここで、ダミービット切捨部５３において、図５に示す状態遷移の推定を誤った場合、すなわち、強度ビットの判定を誤ることが原因でダミービットの破棄を誤った場合の、記憶部５４への符号系列の収容状態を図１９に示す。図１９は、記憶部５４の記憶領域を示す図である。図１８が正しい収容状態を示すのに対し、図１９は、最初のタイミングで入力されるビットの破棄を１ビット分少なく行った場合を示す。この場合、後続の系列を収容するタイミングが一つずつ後ろにずれる。すなわち、破棄すべきビット数を誤った場合、タイミングの誤りが伝播する可能性がある。タイミング誤りの伝播長を有限に抑えるため、一定の符号長内では記憶部５４のＷ1～Ｗ4に収容される深さが全て等しくなるよう、ある長さのブロック（特定のフレーム数）で保護し、タイミング誤りが蓄積して伝播しないようにする。
　なお、後処理部３０３において、極座標変換部５０による極座標変換を使用せず、直交座標のまま取り扱って復号する方法を用いてもよい。
　以上説明したように、本実施の形態では、送信部１０１において、信号点生成部１０２が、入力された符号系列をビット変換した後、変換後のビット情報に基づいて遅延検波後の信号点の配置に対応したダミービットを挿入し、光信号生成部１０３が、ダミービットを挿入した状態で変調処理後に光信号を送信する。光信号を受信した受信部３０１では、フロントエンド３０２が、ダミービットが挿入された状態で復調処理を行い、後処理部３０３が、ダミービットを破棄して符号系列を復元することとした。これにより、遅延検波後の信号点において雑音耐性を平準化し、システム全体として雑音耐性を向上させることができる。
　なお、本実施の形態では、入力論理と位相割り当てはグレイ符号化等を利用し、適宜最適化を行うものとする。また、４ビット変換部１に入力する符号系列は、冗長度２５％のＵｌｔｒａ　ＦＥＣなど、誤り訂正符号（ＦＥＣ：Forward　Error　Correction　code）等により冗長化されていてもよい。また、波長多重（ＷＤＭ：Wavelength　Division　Multiplexing）システムや再構成可能光アド・ドロップ（ＲＯＡＤＭ：Reconfigurable　Optical　Add-Drop　Multiplexer）システムに適用することも可能である。
　なお、一般的に使用されている送受信部の電気特性を含む光伝送システム全体における信号歪みを補償する構成を、送信部１０１、伝送部２０１および受信部３０１に適用することも可能である。
実施の形態２．
　本実施の形態では、後処理部においてViterbi復号を行う。実施の形態１と異なる部分について説明する。
　図２０は、本実施の形態の光伝送システムの構成例を示す図である。光伝送システムは、送信部１０１と、伝送部２０１と、受信部３０１ａを備える。受信部３０１ａは、フロントエンド３０２と、後処理部３０３ａを備える。受信部３０１ａでは、光信号が入力されると、フロントエンド３０２が、入力された光信号に従って遅延検波を行ってから電気信号に変換し、さらにデジタル値に変換して後処理部３０３ａへ出力する。後処理部３０３ａは、入力された電気信号に従って符号系列を復元し、外部へ出力する。
　図２１は、後処理部３０３ａの構成例を示す図である。後処理部３０３ａは、Viterbi復号部６０と、遅延部６１と、正規化位相復元部６２と、ダミービット切捨部５３と、記憶部５４と、を備える。Viterbi復号部６０は、Ｉ成分ＩR（ｔ）とＱ成分ＱR（ｔ）について、軟判定Viterbi復号を用いて送信側の状態遷移を追跡し情報を復元する。遅延部６１は、Viterbi復号による計算を行っている間Ｉ成分ＩR（ｔ）とＱ成分ＱR（ｔ）を保持する。正規化位相復元部６２は、入力されたＩ成分ＩR（ｔ）とＱ成分ＱR（ｔ）を、入力されたＲiに基づいて強度方向に正規化して位相方向にのみ識別を行い、Ｐ1i～Ｐ4iを復元して出力する。
　つづいて、後処理部３０３ａの復号処理について説明する。後処理部３０３ａでは、Viterbi復号部６０が、入力されたＩ成分ＩR（ｔ）とＱ成分ＱR（ｔ）に従い、無線通信で一般に用いられる軟判定Viterbi復号を用いて送信側の状態遷移（図５）を追跡し、一連のＲiについての情報を復元する。まず、強度のみについて、たとえば、１フレーム分の情報をすべて復元する。Viterbi復号部６０の復号処理と平行して、遅延部６１は、Viterbi復号による計算を行っている間、Ｉ成分ＩR（ｔ）とＱ成分ＱR（ｔ）を保持する。Viterbi復号部６０におけるViterbi復号結果Ｒiは１ビットずつ随時出力されるため、タイミングを合わせて正規化位相復元部６２へＩR（ｔ）とＱR（ｔ）を出力する。正規化位相復元部６２は、入力されたＩR（ｔ）とＱR（ｔ）を、入力されたＲiに基づいて強度方向に正規化し、位相方向にのみ識別を行い、Ｐ1i～Ｐ4iを復元して出力する。ダミービット切捨部５３以降の処理については実施の形態１と同様である。
　以上説明したように、本実施の形態では、後処理部３０３ａにおいて、軟判定Viterbi復号による処理を行うこととした。これにより、実施の形態１と比べて、さらに雑音耐性を向上させることができる。
　なお、本実施の形態では、Viterbi復号を軟判定に基づいて行うものとしたが、硬判定で行っても良い。
　以上のように、本発明にかかる光伝送システムは、光ファイバ通信に有用であり、特に、雑音耐性の向上に適している。

Claims (12)

  1. 　伝送路を介し、送信装置および受信装置が差動振幅位相変調方式を採用した光信号通信を行う光伝送システムであって、
    　前記送信装置は、
    　所定の符号系列がビット変換された入力信号に基づいて、振幅の大きさを示す強度情報および位相の大きさを示す位相情報を生成するビット数変換手段と、
    　前記強度情報および前記位相情報を光信号に変換して前記受信装置へ送信する送信手段と、
    　を備え、
    　前記ビット数変換手段は、
    　前記入力信号の所定のビットと、所定時間だけ遅延された過去の強度情報とに基づいて、現時点における強度情報を生成し、当該強度情報を出力する強度情報生成手段と、
    　前記強度情報生成手段から出力された強度情報を前記所定時間分だけ遅延させる遅延手段と、
    　前記強度情報生成手段から出力された強度情報および前記遅延後の強度情報に基づいて、遅延検波後に信号点が配置される同心円の半径を計算する遅延検波後半径計算手段と、
    　前記ビット変換された信号における前記所定のビットを除く予め設定されたビットを前記位相情報の一部として出力する場合に、前記半径の計算結果に基づいてダミービットを付与する数を決定し、前記所定のビット以外のビットおよび前記ダミービットの付与数に基づいて、ダミービットを含む残りの位相情報を生成して出力するダミービット生成手段と、
    　を備え、
    　前記受信装置は、
    　位相情報にダミービットが含まれている場合にダミービットを切り捨て、前記入力信号を構成するビット列を出力するダミービット切捨手段と、
    　前記ダミービット切捨手段から出力されたビット列を蓄積し、所定のビット数を蓄積した後、符号系列の信号として出力する記憶手段と、
    　を備えることを特徴とする光伝送システム。
  2. 　前記受信装置は、さらに、
    　前記送信装置からの光信号を受信し、当該光信号を遅延検波した後に、光電変換およびＡＤ変換を行い、同相成分および直交成分の電気信号を出力するフロントエンドと、
    　前記フロントエンドから出力された電気信号を極座標変換し、当該変換結果に基づいて強度情報および位相情報を復元して前記ダミービット切捨手段へ出力する復元手段と、
    　を備えることを特徴とする請求項１に記載の光伝送システム。
  3. 　前記受信装置は、さらに、
    　前記送信装置からの光信号を受信し、当該光信号を遅延検波した後に、光電変換およびＡＤ変換を行い、同相成分および直交成分の電気信号を出力するフロントエンドと、
    　前記電気信号に対するViterbi復号により、強度情報を復元して前記ダミービット切捨手段へ出力するViterbi復号手段と、
    　前記電気信号に対して、前記Viterbi復号手段における処理時間分の遅延時間を付加する受信信号遅延手段と、
    　前記遅延手段により遅延付加後の電気信号と、前記Viterbi復号手段により復元された強度情報に基づいて、位相情報を復元して前記ダミービット切捨手段へ出力する正規化位相復元手段と、
    　を備えることを特徴とする請求項１に記載の光伝送システム。
  4. 　前記遅延手段は、前記所定時間として、１タイムスロット分だけ遅延させることを特徴とする請求項１に記載の光伝送システム。
  5. 　前記送信装置は、
    　前記遅延検波後半径計算手段による計算の結果、前記同心円が複数存在する場合に、遅延検波後の信号点が配置される同心円の半径の大きさによって、配置する信号点の数を適宜変更することを特徴とする請求項１に記載の光伝送システム。
  6. 　前記ダミービット生成手段は、
    　前記遅延検波後半径計算手段による計算の結果、前記同心円が複数存在する場合に、遅延検波後の信号点が配置される同心円の半径の大きさによって、位相情報へ割り当てるビット数を適宜変更することを特徴とする請求項１に記載の光伝送システム。
  7. 　前記ダミービット生成手段は、
    　しきい値よりも大きい半径の同心円に配置される信号点に対して位相情報へ割り当てるビット数を増やし、前記しきい値よりも小さい半径の同心円に配置される信号点に対して位相情報へ割り当てるビット数を減らすことを特徴とする請求項６に記載の光伝送システム。
  8. 　前記ダミービット生成手段は、
    　位相情報へ割り当てるビット数として設定した上限のビット数を割り当てられた信号点以外の信号点に対して、前記上限のビット数との差分だけダミービットを生成して付与することを特徴とする請求項１に記載の光伝送システム。
  9. 　前記ダミービット生成手段は、
    　遅延検波後の信号点が配置される同心円の半径に基づいて、あらかじめ設定した半径の同心円に配置される信号点の位相をオフセットすることを特徴とする請求項１に記載の光伝送システム。
  10. 　前記記憶手段は、
    　所定の符号系列数を１ブロックとして出力するための１ブロック分の記憶領域を備え、
    　前記記憶領域が埋まった場合に、１ブロック単位で符号系列を外部へ出力することを特徴とする請求項１～９のいずれか１つに記載の光伝送システム。
  11. 　伝送路を介し、送信装置および受信装置が差動振幅位相変調方式を採用した光信号通信を行う光伝送システムにおける前記送信装置であって、
    　所定の符号系列がビット変換された入力信号に基づいて、振幅の大きさを示す強度情報および位相の大きさを示す位相情報を生成するビット数変換手段と、
    　前記強度情報および前記位相情報を光信号に変換して前記受信装置へ送信する送信手段と、
    　を備え、
    　前記ビット数変換手段は、
    　前記入力信号の所定のビットと、所定時間だけ遅延された過去の強度情報とに基づいて、現時点における強度情報を生成し、当該強度情報を出力する強度情報生成手段と、
    　前記強度情報生成手段から出力された強度情報を前記所定時間分だけ遅延させる遅延手段と、
    　前記強度情報生成手段から出力された強度情報および前記遅延後の強度情報に基づいて、遅延検波後に信号点が配置される同心円の半径を計算する遅延検波後半径計算手段と、
    　前記ビット変換された信号における前記所定のビットを除く予め設定されたビットを前記位相情報の一部として出力する場合に、前記半径の計算結果に基づいてダミービットを付与する数を決定し、前記所定のビット以外のビットおよび前記ダミービットの付与数に基づいて、ダミービットを含む残りの位相情報を生成して出力するダミービット生成手段と、
    　を備えることを特徴とする送信装置。
  12. 　請求項１１に記載の送信装置と差動振幅位相変調方式による光信号通信を行う受信装置であって、
    　位相情報にダミービットが含まれている場合にダミービットを切り捨て、前記入力信号を構成するビット列を出力するダミービット切捨手段と、
    　前記ダミービット切捨手段から出力されたビット列を蓄積し、所定のビット数を蓄積した後、符号系列の信号として出力する記憶手段と、
    　を備えることを特徴とする受信装置。
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