WO2010069186A1 - 一种支持可变速率的方法和网络设备 - Google Patents

一种支持可变速率的方法和网络设备 Download PDF

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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

Definitions

  • the present invention relates to the field of network communication technologies, and more particularly to a method and network device supporting variable rate. Background of the invention
  • the Ethernet Layered Model includes a Media Access Control (MAC) layer and a Physical (PHY) layer.
  • the MAC layer is responsible for controlling access to the medium, etc.
  • the physical layer is responsible for transmitting information bits on the link.
  • the chip in the physical layer is called the PHY chip, and the chip in the media access control layer is called the MAC chip.
  • FIG. 1 is a connection diagram of a PHY chip and a MAC chip in an Ethernet device in the prior art.
  • the number of ports supported by the MAC chip is relatively large, generally 24, and the number of ports supported by the PHY chip is relatively small, generally 8, so that one MAC chip can be connected.
  • the interface rate of the PHY chip is the same as that of the MAC chip, and the interface between the PHY chip and the MAC chip is one-to-one.
  • the interface rate between the PHY chip and the MAC chip is a standard rate, such as 10 Mbps or 100 Mbps.
  • the standard rate refers to a rate generally applied in the prior art standards, and is generally an integer multiple of 10
  • the non-standard rate refers to a rate other than a standard rate other than a non-integer multiple of 10, such as 33 Mbps.
  • the rate of the Ethernet physical layer ie, the interface rate of the left-hand port of the PHY chip
  • the rate of the Ethernet physical layer is different from the interface rate between the PHY chip and the MAC chip.
  • the method for realizing the variable rate of the Ethernet physical layer in the prior art is: the interface rate of the MAC chip still adopts the standard rate, and the buffer memory is set in the PHY chip to realize the rate conversion.
  • this method of setting a buffer memory in each PHY chip connected to the MAC chip increases the cost per PHY chip, and the cost is distributed among a plurality of PHY chips, thereby significantly increasing the overall cost of the Ethernet network device. . Summary of the invention
  • the present invention provides a method of supporting variable rates that reduces the cost of Ethernet network devices.
  • the present invention also provides a network device that supports variable rates, which has a lower cost.
  • the present invention discloses a method for supporting a variable rate, the method comprising the following steps: a physical layer PHY chip receives first rate data of a physical layer, and The received data is still sent to the media access control layer MAC chip at the first rate;
  • the MAC chip converts the first rate data from the PHY chip into a second rate data for processing.
  • the present invention also discloses a network device supporting a variable rate, the device comprising: a MAC chip and at least one PHY chip matching a physical layer data rate; the MAC chip comprising: a rate conversion module and a MAC module;
  • the PHY chip matching the physical layer data rate is configured to receive the first rate data of the physical layer, and send the received data to the MAC chip at the first rate;
  • the rate conversion module is configured to convert the first rate data from the PHY chip into the second rate data and send the data to the MAC module for processing.
  • the PHY chip of the present invention receives the first physical layer. Rate data, and the received data is still sent to the MAC chip at the first rate, and the MAC chip converts the first rate data from the PHY chip into the second rate data and then processes the solution, so that when the rate conversion is completed, There is no need to set the buffer memory in a larger number of PHY chips, thereby reducing the cost of the Ethernet network device.
  • FIG. 1 is a schematic diagram of connection between a PHY chip and a MAC chip in an Ethernet device in the prior art
  • FIG. 2 is a flowchart of a method for supporting a variable rate according to an embodiment of the present invention
  • FIG. 3 is a schematic diagram of a method for supporting a variable rate according to an embodiment of the present invention
  • FIG. 4 is a schematic diagram of supporting a variable rate according to an embodiment of the present invention
  • FIG. 2 is a flow chart of a method for supporting variable rate according to an embodiment of the present invention. As shown in Figure 2, the method includes the following steps:
  • Step 201 The physical layer PHY chip receives the first rate data of the physical layer, and sends the received data to the media access control layer MAC chip at the first rate.
  • Step 202 The MAC chip converts the first rate data from the PHY chip into the second rate data for processing.
  • the above technical solution makes it unnecessary to set a buffer memory in a larger number of PHY chips when the rate conversion is completed, thereby reducing the cost of the Ethernet network device.
  • FIG. 3 is a schematic diagram of a method for implementing variable rate support according to an embodiment of the present invention.
  • the interface between the PHY chip and the MAC chip uses a non-standard rate media independent interface (Mi, Medium Independent Interface), that is, a variable rate interface.
  • Mi Medium Independent Interface
  • the existing standard rate ⁇ interface supports 10Mbps or 100Mbps, but does not support variable speed (such as 33Mbps, 25Mbps, etc.).
  • the method in the present invention is to directly adopt the 33 Mbps interface rate if the Ethernet variable rate of 33 Mbps is supported, and the specific implementation scheme is: changing the reference clock of the existing standard ⁇ /100 Mbps ⁇ interface to a non-standard 33Mbps reference clock. This is because each functional module in the PHY chip operates according to a uniform reference clock, so the Mil interface rate can be changed by simply modifying the reference clock.
  • the reference clock of the outbound interface of the PHY chip that sends data to the MAC chip, and the reference clock of the MAC chip that receives the inbound interface of the data from the PHY chip are all set to the reference clock of the first rate; where the first rate is Means the rate of the physical layer data received by the PHY chip; the PHY chip sends the processed data from the outbound interface at a first rate according to the reference clock of the outbound interface; the MAC chip is based on the reference clock of the inbound interface Data is received from the ingress interface at a first rate.
  • the PHY chip operates with a non-standard rate reference clock
  • the PHY chip uses the reference clock of the first rate as the working clock for processing data so that the processed data can be transmitted to the MAC chip at the first rate while receiving the first rate data of the physical layer. In this way, there is no need to set a large data buffer in the PHY chip, so that the cost of the PHY chip is not increased.
  • the existing Ethernet MAC chip originally has a shared data buffer storage module, a part of the storage space can be divided from the shared data buffer storage module for The rate conversion is referred to herein as a rate conversion storage module, and the remaining portion of the storage space remains as a shared data buffer storage module.
  • the difference between the rate conversion memory module for rate conversion and the shared data buffer memory module is that the read/write operation clocks on both sides of the rate conversion memory module are different, one side is a non-standard rate reference clock, and the other side is a standard rate reference clock.
  • the clocks on both sides of the shared data buffer memory module are standard rate reference clocks. So this solution will not significantly increase the cost of the MAC chip.
  • the network device includes: a MAC chip and at least one PHY chip that matches a physical layer data rate (where the PHY chip matched with the physical layer data rate refers to the working rate of the PHY chip matches the physical layer data rate, The data that reaches the PHY chip at a certain rate is still sent to the MAC chip by the PHY chip at the rate, where the MAC chip includes: a rate conversion module and a MAC module;
  • the PHY chip matching the physical layer data rate is configured to receive the first rate data of the physical layer, and send the received data to the MAC chip at the first rate;
  • the rate conversion module is configured to convert the first rate data from the PHY chip into the second rate data and send the data to the MAC module for processing.
  • the rate conversion module directly receives data from the PHY chip from the inbound interface of the MAC chip, and the MAC module is equivalent to the existing original MAC chip, and completes all functions of the existing original MAC chip, which will not be described in detail herein.
  • the reference clock of the outbound interface of each PHY chip that transmits data to the MAC chip, and the reference clock of the inbound interface of the MAC chip that receives data from the PHY chip are all reference clocks of the first rate;
  • the PHY chip transmits the received data from the outbound interface at a first rate according to a reference clock of the outbound interface;
  • the MAC chip receives data from the inbound interface at a first rate according to a reference clock of the inbound interface.
  • each of the PHY chips further performs physical layer processing on the received data before transmitting the received data to the MAC chip at a first rate, and each PHY chip adopts a reference clock of a first rate. As the working clock for processing the data, so that the processed data can be transmitted to the MAC chip at the first rate while receiving the first rate data.
  • the MAC chip further includes: a rate conversion storage module (not shown in FIG. 4); the rate conversion module writes data from the PHY chip to the rate conversion storage module at a first rate, and at a second rate Data is read from the rate conversion memory module to effect conversion of the first rate data to the second rate data.
  • a rate conversion storage module (not shown in FIG. 4); the rate conversion module writes data from the PHY chip to the rate conversion storage module at a first rate, and at a second rate Data is read from the rate conversion memory module to effect conversion of the first rate data to the second rate data.
  • the rate conversion storage module is a shared data buffer storage module in the MAC chip.
  • the network device shown in FIG. 4 may specifically be an Ethernet switch or the like.
  • the PHY chip of the present invention receives the first rate data of the physical layer for processing, and sends the processed data to the MAC chip at the first rate (non-standard rate), and the rate conversion module in the MAC chip. Converting the first rate data from the PHY chip into a second rate number (standard rate) and then transmitting it to the MAC module in the MAC chip for processing, so that when the rate conversion is completed, a larger number of PHYs are not needed.
  • the buffer memory is set in the chip, thereby reducing the cost of the Ethernet network device.

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Description

一种支持可变速率的方法和网络设备 技术领域
本发明涉及网络通信技术领域， 尤指一种支持可变速率的方法和网 络设备。 发明背景
以太网分层模型中包括媒体访问控制（ MAC )层和物理（ PHY )层。 MAC层负责控制对媒体的访问等， 物理层负责在链路上传送信息比特。 物理层的芯片称之为 PHY芯片，媒体访问控制层的芯片称之为 MAC芯 片。
图 1是现有技术中以太网设备中的 PHY芯片和 MAC芯片的连接示 意图。 如图 1所示， 在现有技术中， MAC芯片支持的端口数目比较多， 一般为 24个， 而 PHY芯片支持的端口数目相对较少， 一般为 8个， 因 此， 一个 MAC芯片可以接多个 PHY芯片。 在传统的以太网 PHY芯片 设计中， PHY芯片的接口速率与 MAC芯片的接口速率相同， 且 PHY 芯片和 MAC芯片之间的接口是一对一的。
在图 1中， PHY芯片和 MAC芯片之间的接口速率是标准速率， 如 10Mbps或 100Mbps等。 这里标准速率是指现有技术标准中普遍应用的 速率， 一般都为 10 的整数倍， 相对而言非标准速率则指除标准速率以 外的 10的非整数倍的速率， 如 33Mbps等。 在实际应用中， 以太网物理 层的速率（即 PHY 芯片的左手边端口的接口速率）可能为可变速率， 此时以太网物理层的速率不同于 PHY芯片和 MAC芯片之间的接口速 率。 现有技术中实现以太网物理层可变速率的方法是： MAC 芯片的接 口速率仍采用标准速率， 而在 PHY 芯片中设置緩沖存储器来实现速率 的转换。但是这种在与 MAC芯片连接的每个 PHY芯片中设置緩沖存储 器的方法， 会增加每个 PHY芯片的成本， 并且成本分布在多个 PHY芯 片中， 从而显著增加了以太网网络设备的整体成本。 发明内容
本发明提供了一种支持可变速率的方法，该方法能够降低以太网 网络设备的成本。
本发明还提供了一种支持可变速率的网络设备，该网络设备的成 本较低。
为达到上述目的， 本发明的技术方案具体是这样实现的： 本发明公开了一种支持可变速率的方法， 该方法包括以下步骤： 物理层 PHY芯片接收物理层的第一速率数据， 并将所接收数据 仍以第一速率发送至媒体访问控制层 MAC芯片；
MAC 芯片将来自 PHY 芯片的第一速率数据转换成第二速率数 据后进行处理。
本发明还公开了一种支持可变速率的网络设备， 该设备包括： MAC芯片和至少一个与物理层数据速率匹配的 PHY芯片；所述 MAC 芯片包括： 速率转换模块和 MAC模块；
所述与物理层数据速率匹配的 PHY芯片， 用于接收物理层的第 一速率数据， 并将所接收数据仍以第一速率发送至 MAC芯片；
所述速率转换模块， 用于将来自 PHY芯片的第一速率数据转换 成第二速率数据后发送至 MAC模块进行处理。
由上述技术方案可见， 本发明这种 PHY芯片接收物理层的第一 速率数据， 并将所接收的数据仍以第一速率发送至 MAC芯片， MAC 芯片将来自 PHY芯片的第一速率数据转换成第二速率数据后进行处 理的技术方案， 使得在完成速率转换时， 不需要在较多数量的 PHY 芯片中设置緩沖存储器， 从而降低了以太网网络设备的成本。 附图简要说明
图 1是现有技术中以太网设备中的 PHY芯片和 MAC芯片的连接 示意图；
图 2为本发明实施例一种支持可变速率的方法的流程图； 图 3是本发明实施例实现支持可变速率的方法的图形示意图； 图 4是本发明实施例一种支持可变速率的网络设备的组成结构框 图。 实施本发明的方式
图 2为本发明实施例一种支持可变速率的方法的流程图。 如图 2 所示， 该方法包括以下步骤：
步骤 201 , 物理层 PHY芯片接收物理层的第一速率数据， 并将 所接收的数据仍以第一速率发送至媒体访问控制层 MAC芯片。
步骤 202, MAC芯片将来自 PHY芯片的第一速率数据转换成第 二速率数据后进行处理。
上述技术方案， 使得在完成速率转换时， 不需要在较多数量的 PHY芯片中设置緩沖存储器， 从而降低了以太网网络设备的成本。
为使本发明的目的、 技术方案及优点更加清楚明白， 以下对本发 明进一步详细说明。
图 3是本发明实施例实现支持可变速率的方法的图形示意图。 参 见图 3 , 本发明的方案包括以下几点关键技术：
( 1 ) PHY芯片和 MAC芯片之间的接口采用非标准速率的媒体 独立接口 （ Mil, Medium Independent Interface ), 即可变速率接口。
现有的标准速率的 ΜΠ接口支持 10Mbps或 100Mbps , 而不支持 可变速率 （如 33Mbps、 25Mbps 等）。 本发明中的方法是如果支持 33Mbps的以太网可变速率， 就直接采用 33Mbps的 ΜΠ接口速率， 具体实现方案是： 将现有的标准的 ΙΟΜ/lOOMbps的 ΜΠ接口的参考 时钟变更为非标准的 33Mbps的参考时钟。 这是因为 PHY芯片中各 个功能模块是按照统一的参考时钟工作的， 因此只需修改参考时钟就 可以实现 Mil接口速率的改变。
具体来说：将 PHY芯片的向 MAC芯片发送数据的出接口的参考 时钟， 以及 MAC芯片的接收来自 PHY芯片的数据的入接口的参考 时钟都设置为第一速率的参考时钟； 这里第一速率是指 PHY芯片所 接收的物理层数据的速率； PHY 芯片根据所述出接口的参考时钟将 处理完的数据以第一速率从所述出接口发送出去； MAC 芯片根据所 述入接口的参考时钟以第一速率从所述入接口接收数据。
( 2 ) PHY芯片采用非标准速率参考时钟工作
PHY芯片采用第一速率的参考时钟作为处理数据的工作时钟，以 使得接收物理层的第一速率数据的同时能够将处理完的数据以第一 速率发送至 MAC芯片。 这样 PHY芯片中就不需要设置大的数据緩 沖区， 从而不会增加 PHY芯片的成本。
( 3 )在 MAC芯片中增设速率转换模块， 完成非标准速率到标准 速率的转换。
由于现有的以太网 MAC 芯片中原本就有共享数据緩沖存储模 块， 因此可以从共享数据緩沖存储模块中划分出一部分存储空间用于 进行速率转换， 这里称之为速率转换存储模块， 而剩下的部分存储空 间仍作为共享数据緩沖存储模块。用于速率转换的速率转换存储模块 与共享数据緩沖存储模块的区别是：速率转换存储模块两侧的读写操 作时钟不同， 一侧是非标准速率的参考时钟， 另一侧是标准速率的参 考时钟； 而共享数据緩沖存储模块两侧的时钟都是标准速率的参考时 钟。 所以这种方案不会显著提高 MAC芯片的成本。
图 4是本发明实施例一种支持可变速率的网络设备的组成结构框 图。 如图 4所示， 该网络设备包括： MAC芯片和至少一个与物理层 数据速率匹配的 PHY芯片（这里与物理层数据速率匹配的 PHY芯片 是指 PHY芯片的工作速率与物理层数据速率匹配， 使得以某一速率 到达 PHY芯片的数据， 仍被 PHY芯片以该速率发送至 MAC芯片）， 其中， MAC芯片包括： 速率转换模块和 MAC模块；
所述与物理层数据速率匹配的 PHY芯片， 用于接收物理层的第 一速率数据， 并将所接收数据仍以第一速率发送至 MAC芯片；
所述速率转换模块， 用于将来自 PHY芯片的第一速率数据转换 成第二速率数据后发送至 MAC模块进行处理。 这里， 速率转换模块 直接从 MAC芯片的入接口接收来自 PHY芯片的数据， 而 MAC模块 相当于现有的原 MAC芯片， 完成现有的原 MAC芯片的全部功能， 这里不再详述。
在图 4中， 每个 PHY芯片的向 MAC芯片发送数据的出接口的 参考时钟， 以及 MAC芯片的接收来自 PHY芯片的数据的入接口的 参考时钟均为为第一速率的参考时钟； 每个 PHY芯片根据所述出接 口的参考时钟将所接收的数据以第一速率从所述出接口发送出去； MAC 芯片根据所述入接口的参考时钟以第一速率从所述入接口接收 数据。 在图 4中， 所述每个 PHY芯片将所接收数据以第一速率发送至 MAC 芯片之前， 进一步用于对所接收的数据进行物理层处理， 且每 个 PHY芯片采用第一速率的参考时钟作为处理数据的工作时钟， 以 使得接收第一速率数据的同时，能够将处理完的数据以第一速率发送 至 MAC芯片。
在图 4中， 所述 MAC芯片进一步包括： 速率转换存储模块（图 4中未画出）； 速率转换模块将来自 PHY芯片的数据以第一速率写入 速率转换存储模块， 并以第二速率从速率转换存储模块中读出数据， 以实现将第一速率数据转换成第二速率数据。
所述速率转换存储模块为 MAC 芯片中的共享数据緩沖存储模 块。
如图 4所示的网络设备具体可以为以太网交换机等。
综上所述， 本发明这种 PHY芯片接收物理层的第一速率数据进 行处理，并将处理完的数据仍以第一速率（非标准速率）发送至 MAC 芯片， MAC芯片中的速率转换模块将来自 PHY芯片的第一速率数据 转换成第二速率数（标准速率 )据后发送至 MAC芯片中的 MAC模 块进行处理的技术方案， 使得在完成速率转换时， 不需要在较多数量 的 PHY芯片中设置緩沖存储器，从而降低了以太网网络设备的成本。
以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明 的保护范围， 凡在本发明的精神和原则之内所做的任何修改、 等同替 换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利要求书
1、 一种支持可变速率的方法， 其特征在于， 该方法包括以下步 骤：
物理层 PHY芯片接收物理层的第一速率数据， 并将所接收数据 仍以第一速率发送至媒体访问控制层 MAC芯片；
MAC 芯片将来自 PHY 芯片的第一速率数据转换成第二速率数 据后进行处理。
2、 如权利要求 1所述的方法， 其特征在于， 所述 PHY芯片将所 接收数据仍以第一速率发送至 MAC芯片包括：
将 PHY芯片的向 MAC芯片发送数据的出接口的参考时钟， 以 及 MAC芯片的接收来自 PHY芯片的数据的入接口的参考时钟都设 置为第一速率的参考时钟；
PHY 芯片根据所述出接口的参考时钟将所接收的数据以第一速 率从所述出接口发送出去；
MAC芯片根据所述入接口的参考时钟以第一速率从所述入接口 接收数据。
3、 如权利要求 1所述的方法， 其特征在于， 所述 PHY芯片将 所接收数据以第一速率发送至 MAC芯片之前， 进一步对所接收的数 据进行物理层处理； 所述进行物理层处理包括：
PHY 芯片采用第一速率的参考时钟作为处理数据的工作时钟， 以使得接收第一速率数据的同时，能够将处理完的数据以第一速率发 送至 MAC芯片。
4、 如权利要求 1所述的方法， 其特征在于， 所述 MAC芯片将 来自 PHY芯片的第一速率数据转换成第二速率数据包括： 所述 MAC芯片将来自 PHY芯片的数据以第一速率写入速率转 换存储模块， 并以第二速率从速率转换存储模块中读出数据。
5、 如权利要求 4所述的方法， 其特征在于， 所述速率转换存储 模块为 MAC芯片中的共享数据緩沖存储模块。
6、 一种支持可变速率的网络设备， 其特征在于， 该设备包括： MAC芯片和至少一个与物理层数据速率匹配的 PHY芯片；所述 MAC 芯片包括： 速率转换模块和 MAC模块；
所述与物理层数据速率匹配的 PHY芯片， 用于接收物理层的第 一速率数据， 并将所接收数据仍以第一速率发送至 MAC芯片；
所述速率转换模块， 用于将来自 PHY芯片的第一速率数据转换 成第二速率数据后发送至 MAC模块进行处理。
7、 如权利要求 6所述的设备， 其特征在于，
每个 PHY芯片的向 MAC芯片发送数据的出接口的参考时钟， 以及 MAC芯片的接收来自 PHY芯片的数据的入接口的参考时钟均 为第一速率的参考时钟；
每个 PHY芯片根据所述出接口的参考时钟将所接收的数据以第 一速率从所述出接口发送出去；
MAC芯片根据所述入接口的参考时钟以第一速率从所述入接口 接收数据。
8、 如权利要求 6所述的设备， 其特征在于，
所述每个 PHY芯片将所接收数据以第一速率发送至 MAC芯片 之前， 进一步用于对所接收的数据进行物理层处理， 且每个 PHY芯 片采用第一速率的参考时钟作为处理数据的工作时钟，以使得接收第 一速率数据的同时， 能够将处理完的数据以第一速率发送至 MAC芯 片。
9、 如权利要求 6所述的设备， 其特征在于， 所述 MAC芯片进 一步包括： 速率转换存储模块；
所述速率转换模块将来自 PHY芯片的数据以第一速率写入速率 转换存储模块， 并以第二速率从速率转换存储模块中读出数据。
10、 如权利要求 9所述的设备， 其特征在于， 所述速率转换存储 模块为 MAC芯片中的共享数据緩沖存储模块。
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