WO2009150836A1 - デコード装置、情報処理システムおよび動画像記録再生システム - Google Patents

デコード装置、情報処理システムおよび動画像記録再生システム Download PDF

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WO2009150836A1
WO2009150836A1 PCT/JP2009/002617 JP2009002617W WO2009150836A1 WO 2009150836 A1 WO2009150836 A1 WO 2009150836A1 JP 2009002617 W JP2009002617 W JP 2009002617W WO 2009150836 A1 WO2009150836 A1 WO 2009150836A1
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WO
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decoding
unit
reference channel
frame
request
Prior art date
Application number
PCT/JP2009/002617
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寺井準一
吉崎哲也
山本泰宜
Original Assignee
パナソニック株式会社
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    • H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/012—Conversion between an interlaced and a progressive signal

Definitions

  • the present invention relates to a decoding apparatus, an information processing system, and a moving image recording / reproducing system that are incorporated in a moving image recording / reproducing system for recording / reproducing moving image data and that decode and display a moving image from a selected video stream.
  • a video ES video elementary stream
  • the header information is analyzed, and the internal operation is switched based on the analysis result (see, for example, Patent Document 1).
  • 24P 24 frames / second progressive scan image
  • 60P 59.94 frame / second progressive scan image
  • This is generally called telecine conversion or 2-3 pulldown.
  • the frame frequency is set to 30 Hz (the field frequencies are 60 Hz and 60 i by repeating the creation of field images of 2 fields, 3 fields, 2 fields, and 3 fields in chronological order from one frame of movie film. (See, for example, Patent Document 2).
  • a decoding device built in a conventional information processing system is configured to output a video ES encoded in 24P by combining these techniques in 24P or convert it to 60P and output it.
  • the present invention has been made in view of the above-described conventional problems, and includes a single decoder, and in the case of taking a configuration in which bitstream data of a plurality of channels is decoded in a time division manner, different frame rates are provided.
  • An object of the present invention is to provide a decoding device, an information processing system, and a moving image recording / reproducing system capable of simultaneously decoding the bit streams.
  • a decoding device of the present invention is a decoding device that decodes a plurality of bitstreams in a time-sharing manner, provided corresponding to the plurality of bitstreams, and for each frame period of the corresponding bitstream.
  • a selection unit that selects one of the plurality of bitstreams as a reference channel, wherein the arbitration unit is a cycle corresponding to a frame period of the reference channel for a decoding request corresponding to the reference channel.
  • Arbitration to allocate a fixed reference cycle, the reference channel When a corresponding decode request and a decode request corresponding to a bit stream other than the reference channel compete, arbitration is performed so that a decode request corresponding to a bit stream other than the reference channel is assigned to a cycle other than the reference cycle.
  • the arbitration unit when the decoding request corresponding to the reference channel and the decoding request corresponding to the bit stream other than the reference channel compete with each other, the arbitration unit outputs a decoding request corresponding to the bit stream other than the reference channel, Arbitration may be performed to allocate to the next cycle of the reference cycle.
  • the decoding apparatus may further include a channel designating unit that accepts designation of a channel, and the selection unit may select the reference channel according to the designation accepted by the channel designating unit.
  • the decoding apparatus further includes a frame rate determining unit that determines a bit stream having the highest frame rate among the plurality of bit streams, and the selecting unit selects the bit stream having the highest frame rate as the reference channel. You may make it select as.
  • the decoding device further includes a conversion designating unit that receives designation of frame rate conversion, and the decoding request unit receives a bit stream other than the reference channel when the designation of frame rate conversion is accepted in the conversion designating unit. May be issued so that the frame rate is converted to the same frame rate as the reference channel.
  • an information processing system of the present invention includes the decoding device described above and a frame buffer device that stores moving image data output from the decoding device, and the decoding device further includes a state of the frame buffer device.
  • a frame buffer management unit that manages a bit stream other than the reference channel when a decode request corresponding to the reference channel and a decode request corresponding to a bit stream other than the reference channel compete with each other. The arbitration is performed so that the decoding request corresponding to the above is assigned to a cycle other than the reference cycle and to a cycle in which the frame buffer device has an empty space for one frame.
  • the decoding timing is converted according to the frame buffer availability, saving the number of frame buffer planes and avoiding overwriting.
  • the information processing system further reads out the moving image data stored in the frame buffer device and outputs it as a moving image signal, and encodes the moving image signal output from the display control device.
  • An encoder device, and the reference channel selection unit may select a bit stream corresponding to a moving image signal input to the encoder device as the reference channel.
  • the display control device further includes a display system connection terminal unit for supplying a moving image signal to an external display system, and the display control device supports a moving image corresponding to a bit stream other than the reference channel. Data may be read from the frame buffer device and supplied to the display system connection terminal unit as a moving image signal.
  • the moving image recording / playback system of the present invention includes the information processing system, a bit buffer device that stores a plurality of bit streams, a bit stream input device that supplies the plurality of bit streams to the bit buffer device, A storage device that stores moving image data output from the encoder device, and the bit buffer device supplies the plurality of bit streams to the plurality of decoding request units and the decoding unit.
  • bit streams of different frame rates can be decoded simultaneously.
  • FIG. 1 is a block diagram of an information processing system according to Embodiment 1 of the present invention.
  • FIG. 2 is a timing chart of the decoder device according to the first embodiment of the present invention.
  • FIG. 3 is a flowchart of the arbitration unit in Embodiment 1 of the present invention.
  • FIG. 4 is a timing chart of the decoder device according to the fifth embodiment of the present invention.
  • FIG. 5 is a flowchart of the arbitration unit in the fifth embodiment of the present invention.
  • the decoding device is a decoding device that decodes a plurality of bitstreams in a time division manner, and includes a single decoding unit that decodes a frame of each bitstream in a time division cycle, and the reference A reference channel is fixedly assigned to a cycle (referred to as a reference cycle) corresponding to a frame period of a reference channel, which is a bit stream, and a bit stream other than the reference channel is assigned to a cycle other than the reference cycle. Accordingly, when a plurality of bit stream frames are decoded in a time division manner by a single decoding unit, bit streams having different frame rates can be decoded simultaneously.
  • a moving picture recording / reproducing system including a decoding device and an information processing system in the present embodiment will be described with reference to the drawings.
  • FIG. 1 is a block diagram of a moving image recording / playback system according to the present embodiment.
  • the moving image recording / playback system shown in FIG. 1 includes an information processing system 1, a display system 2, a bit buffer device 105, a bit stream input device 106, and a storage device 107.
  • the information processing system 1 includes a decoding device 101, a frame buffer device 102, a display control device 103, an encoder device 104, a bit buffer device 105, a bit stream input device 106, and a storage device 107.
  • the decoding apparatus 101 includes a first decoding request unit 10101, a second decoding request unit 10112, an arbitration unit 10102, a decoding unit 10103, a channel specification unit 10104, a frame rate conversion specification unit 10105, and a frame buffer management unit 10106. .
  • the arbitration unit 10102 includes a frame rate determination unit 1101021 and a reference channel selection unit 1010202.
  • the display control device 103 includes a display system connection terminal unit 10301.
  • the information processing system 1 can connect the display system 2 via the display system connection terminal unit 10301.
  • the decoding device 101 performs time-division decoding of bit streams of a plurality of channels.
  • the first decoding request unit 10101 and the second decoding request unit 10112 analyze the additional information such as the image format of the original image such as the frame rate from the header information multiplexed in the bit stream, and the analysis result is sent to the arbitration unit 10102. hand over. If there is other information necessary for decoding, it may be simultaneously passed to the decoding unit. Also, a decoding request for requesting decoding of one frame is issued to the arbitration unit in synchronization with the synchronization signal at an appropriate cycle from the frame rate information. At the same time, the frame buffer management unit is notified of the decoding request. The decoding request from the first decoding request unit 10101 is notified to the arbitration unit 10102 and the frame buffer management unit 10106 as a request signal 10121.
  • the decoding request of the second decoding request unit 10112 is notified to the arbitration unit 10102 and the frame buffer management unit 10106 as a request signal 10122.
  • the decode request may include various information such as designation of a frame buffer to be output in addition to a simple request.
  • Bit stream analysis is analysis of bit stream header information stored in a bit buffer device.
  • a notification or a signal or the like may be notified by an argument instead of a signal. Further, in order to prevent the decode request from competing with other decode request units as much as possible, the decode request may be sent every clock cycle.
  • the arbitration unit 10102 arbitrates a decoding request for a plurality of channels.
  • the request signal from each decode request unit is shifted to a timing that does not conflict with other decode requests, and a request signal for each channel is sent to the decode unit. For example, a conflict is confirmed with respect to the decode requests received from the first decode request unit 10101 and the second decode request unit 10112, and when there is a decode request simultaneously from a plurality of channels, one decode request is shifted to a later cycle. .
  • the frame rate determination unit 1101021 confirms the frame rate received from the decoding request unit, and selects the channel with the highest frame rate. When there are a plurality of channels with the highest frame rate, one of the channels is fixedly selected. There are channel selection methods such as a channel with the smallest channel number, a channel with the largest channel number, and a decision method such as sequentially selecting channels.
  • the frame rate is an index indicating how many times the screen is updated per unit time. It is usually expressed in numerical values per second, expressed in fps (Frames Per Second) or frequency units.
  • the reference channel selection unit 1010202 selects one channel from among a plurality of bit streams to be decoded by the decoding device.
  • a channel may be fixedly determined, or may be selected by using a selection method described later.
  • the decoding unit 10103 includes a single decoder, and decodes bitstream data of a plurality of channels in a time division manner.
  • the decoding process is to decode a bit stream of a channel for which a decoding request has been made into moving image data.
  • the Ch0 and Ch1 bitstreams are decoded in a time division manner.
  • a logical decoder that decodes the Ch0 bitstream in a time division manner is referred to as Dec0
  • a logical decoder that decodes the Ch1 bitstream in a time division manner is referred to as Dec1.
  • Channel designation unit 10104 inputs channel selection information.
  • the channel selection information is configured as a signal, for example.
  • the channel designation unit 10104 is configured using registers, terminals, arguments, and the like, and notifies the reference channel selection unit of the channel to be selected.
  • the frame rate conversion specification unit 10105 inputs frame rate conversion selection information.
  • the frame rate conversion selection information is configured as a signal, for example.
  • the frame rate conversion specification unit 10105 is configured as, for example, a register or a terminal, and notifies the arbitration unit whether to convert a decoding request for a channel other than the reference channel into a frame rate equivalent to that of the reference channel.
  • the frame buffer management unit 10106 manages the state of the frame buffer device 102.
  • the frame buffer management unit 10106 estimates the free state of the frame buffer device from the request signals 10121 and 10122 from the first decode request unit 10101 and the second decode request unit 10112.
  • the frame buffer device 102 stores the moving image data decoded by the decoding unit 10103 in a time division manner.
  • the moving image data is a decoded bit stream.
  • the display control device 103 reads out the moving image data stored in the frame buffer device 102 and outputs it as a moving image signal or the like.
  • Output refers to display on a display, projection using a projector, printing on a printer, sound output, transmission to an external device, storage in a recording medium, processing results to other processing devices or other programs, etc. It is a concept that includes delivery.
  • the display system connection terminal unit 10301 passes the output of the display control device 103 to the outside of the information processing system 1.
  • the encoder device 104 encodes the moving image signal output from the display control device 103 into moving image data or a bit stream.
  • the encoded data is stored in the storage device 107.
  • the bit stream input device 106 supplies the bit stream to the bit buffer device 105.
  • the bit buffer device 105 stores a bit stream of a plurality of channels.
  • the frame rate of the Ch0 bit stream is 24 Hz
  • the frame rate of the Ch1 bit stream is 60 Hz.
  • FIG. 2 shows signals and states when the Ch0 and Ch1 bitstreams are decoded simultaneously.
  • (a) is a 120 Hz clock signal 201
  • (b) is a 60 Hz synchronization signal 202
  • (c) is a Ch0 request indicating the value of the request signal 10121 of the first decoding request unit 10101 for analyzing the Ch0 bitstream.
  • Signals 203 and (d) are Ch1 request signals 204 indicating the value of the request signal 10122 of the second decoding request unit 10112 for analyzing the Ch1 bit stream
  • (e) is a Ch0 request holding signal 205 held in the arbitration unit 10102.
  • (F) shows the Ch1 request holding signal 206 held in the arbitration unit 10102
  • (g) shows the decoding state 207 of the decoding unit.
  • Ch1 is fixedly selected as the reference channel for the sake of simplicity.
  • the reference channel may be selected using a selection method described later.
  • FIG. 3 shows an operation flow of the arbitration unit 10102.
  • steps S01 to S09 in the flowchart of FIG. 3 will be given below.
  • Step S01 The request holding signal of each Ch held in the arbitration unit 10102 is initialized to Lo.
  • Step S02 Wait for the next synchronization signal 202.
  • Step S03 The request holding signal of Ch for which decoding has been requested is set to Hi.
  • Step S04 If there is a Ch whose request holding signal is Hi, the process proceeds to step S02.
  • step S05 If there is a Ch whose request holding signal is Hi, the process proceeds to step S05.
  • Step S05 It is confirmed whether the decoding unit 10103 is empty. If not, the process proceeds to step S06.
  • step S07 If the decoding unit 10103 is empty, the process proceeds to step S07.
  • Step S06 Wait for the next cycle of the clock signal 201.
  • Step S07 Of the Ch whose request holding signal is Hi, the decoding request for the highest priority Ch is sent to the decoding unit.
  • Step S08 Wait for completion of decoding of Ch that has executed the decode request.
  • Detecting the completion of decoding may be performed by any method such as notification of completion from the decoding unit, completion timing measurement using a timer, rising of a clock, or the like.
  • Step S09 The request holding signal of Ch that has executed the decoding request is set to Lo.
  • the arbitrating unit 10102 is in the state of step S01 in FIG.
  • the Ch0 request holding signal 205 and the Ch1 request holding signal 206 are in the Lo state.
  • step S02 the process proceeds to step S02 and waits for the synchronization signal 202 to become Lo.
  • the synchronization signal 202 becomes Lo and the waiting is released.
  • step S03 the Ch0 request signal 203 and the Ch1 request signal 204 become Hi at the timing 311 in FIG.
  • the request signal from the decode request unit is output at the same time as the synchronization signal 202 becomes Hi, and is output for one cycle at the longest.
  • the Ch0 request holding signal 205 and the Ch1 request holding signal 206 inside the arbitration unit 10102 become Hi.
  • step S04 since the Ch0 request holding signal 205 and the Ch1 request holding signal 206 are Hi at the timing 311 in FIG. 2, the process proceeds to step S05.
  • step S05 since the decode state 207 is empty at the timing 311 in FIG. 2, the process proceeds to step S07.
  • step S07 there is a request to decode Ch0 and Ch1 at the timing 311 in FIG. 2, and in this embodiment, Ch1 is fixedly used as the reference channel, so Ch1 is given priority to the decoding unit 10103 for the first Ch1.
  • the decoding unit 10103 starts the first decoding of Ch1, and the decoding state 207 becomes the first decoding state of Dec1.
  • step S08 it waits for the completion of decoding of Ch1 that has executed the decoding request.
  • decoding is completed within one clock, and one cycle is awaited as a fixed completion timing using a timer. Simultaneously with the completion of decoding, the decoding state 207 becomes empty.
  • step S09 the Ch1 request holding signal 206 corresponding to Ch1 is set to Lo. After execution, the process proceeds to step S04.
  • the request signal 10121 of the first decode request unit 10101 and the request signal 10122 of the second decode request unit 10112 become Lo.
  • the arbitrating unit 10102 proceeds to step S05 because the Ch0 request holding signal 205 is Hi in step S04.
  • step S05 since the decoding state 207 is empty, the process branches to step S07.
  • step S07 since the decoding request is only Ch0, the decoding request for Ch0 is sent to the decoding unit 10103.
  • the decoding unit executes decoding of Ch0, and the decoding state 207 is the first decoding of Dec0.
  • step S08 the decoding completion is awaited, and the decoding state 207 becomes empty after the decoding is completed.
  • the request holding signal 205 of Ch0 that has been decoded in step S09 is set to Lo, and the process proceeds to step S04. Since all the request holding signals are Lo in step S04, the process branches to step S02. In step S02, the next synchronization signal is awaited.
  • step S03 Since the Ch1 request signal 204 becomes Hi at timing 313, the request holding signal 206 for Ch1 is set to Hi in Step S03.
  • step S04 since the Ch1 request holding signal 206 is Hi, the process branches to step S05.
  • step S05 since the decoding state 207 is empty, the process branches to step S07.
  • step S07 a decoding request for Ch1, which is the reference channel, is sent to the decoding unit 10103.
  • step S08 the decoding completion is awaited, and the decoding state 207 becomes empty after the decoding is completed.
  • step S07 the Ch1 request holding signal 206 is set to Lo, and the process proceeds to step S04. Since all the request holding signals are Lo in step S04, the process branches to step S02 and waits for the next synchronization signal in step S02.
  • step S02 Since the synchronization signal 202 becomes Lo at the timing 314 in FIG. 2, the synchronization signal waiting in step S02 is canceled, and the process proceeds to step S03. Since there is no decode request at timing 314, there is no Ch that sets the request holding signal to Hi. In step S04, since the request holding signal of all Ch is Lo, the process branches to step S02 and waits for the next synchronization signal.
  • the synchronization signal 202 becomes Lo
  • the synchronization signal waiting in step S02 is canceled, and the process proceeds to step S03. Thereafter, the operation is the same as that at the timing 311.
  • bit streams of different frame rates can be decoded simultaneously.
  • Ch1 is fixedly selected as the reference channel, but reference channel selection information may be passed to the reference channel selection unit 1010202 using the channel designation unit 10104 in FIG.
  • the channel designation unit 10104 may be configured to accept channel designation from the outside as reference channel selection information.
  • the reference channel selection unit 1010202 may select the reference channel according to the designation received by the channel designation unit 10104.
  • the reference channel can be set dynamically without being bound by the input channel of the bit stream.
  • the frame rate is passed from the first decoding request unit 10101 and the second decoding request unit 10112 in FIG. 1 to the frame rate determination unit 110201, and the frame rate determination unit 1101021 determines the channel with the highest frame rate, and the reference channel
  • the selection unit 1010202 may select the channel determined by the frame rate determination unit 11010201 as the reference channel.
  • This configuration makes it possible to automatically select the most effective reference channel.
  • (Embodiment 4) 1 is used to notify the arbitration unit 10102 of frame rate conversion selection information, convert each channel to the same frame rate as the reference channel, and the arbitration unit 10102 sends a decoding request to the decoding unit 10103. It may be done.
  • Frame rate conversion uses a method such as 2-3 pull down.
  • FIG. 4 is a timing chart in which the state of the frame buffer device 102 and the state of the display control device 103 are added to FIG. 4,
  • (h) is the Ch0 frame buffer state 208
  • (i) is the Ch1 frame buffer state 209
  • (j) is the Ch0 output synchronization signal 210
  • (k) is the Ch0 display state 211
  • (l) is the Ch1 output synchronization signal.
  • Reference numerals 212 and (m) denote the Ch1 display state 213.
  • (e) is a Ch0 request holding signal 215 obtained by replacing (e) Ch0 request holding signal 205 in FIG.
  • the Ch0 frame buffer state 208 and the Ch1 frame buffer state 209 represent the number of frame buffers in use.
  • the term “in use” refers to the period from when the frame buffer is reserved for outputting the decoding result to when it is output for display.
  • the Ch0 output synchronization signal 210 and the Ch1 output synchronization signal 212 are determined according to the frame rate of the output bit stream. If it is generated in synchronization with the clock signal 201 and has the same frame rate as that of the synchronization signal 202, it may be synchronized with the synchronization signal 202.
  • the number of frame buffers is one for simplicity of explanation. Needless to say, the number of planes may be appropriately added according to the encoding method to be decoded.
  • FIG. 5 is a flowchart in which step S10 is added to FIG. 3 and step S05 in FIG. 3 is replaced with step S15.
  • Step S10 Among the Chs having the request holding signal Hi, it is confirmed whether the frame buffer having the highest priority Ch is empty. If not, the process proceeds to step S06.
  • Step S15 It is confirmed whether the decoding unit 10103 is empty. If not, the process proceeds to step S06.
  • step S10 If the decoding unit 10103 is empty, the process proceeds to step S10.
  • FIG. 1 A block diagram illustrating an exemplary computing system 4 will be described with reference to FIGS. 1, 2, and 5.
  • FIG. 1 is a diagrammatic representation of FIG. 1
  • Timing 320 is in the same state as timing 310 in FIG.
  • the Ch0 frame buffer state 208 and the Ch1 frame buffer state 209 hold 0 in the initial state.
  • the Ch0 output synchronization signal 210 and the Ch1 output synchronization signal 212 output synchronization signals at an arbitrary timing.
  • Timing 321 is in the same state as timing 311 in FIG.
  • the decoding unit 10103 since the decoding unit 10103 is empty in step S15 in FIG. 5, the process branches to step S10. Since the frame buffer of Ch1 with high priority is empty, the process branches to step S07. In step S07, the decoding unit 10103 starts decoding Ch1, one frame buffer of Ch1 is secured, and the Ch1 frame buffer state 209 transitions to 1.
  • Timing 322 is in the same state as timing 312 in FIG.
  • the process branches to step S10. Since the frame buffer of Ch0, which is the only Ch whose request holding signal is Hi, is empty, the process branches to step S07.
  • step S07 the decoding unit 10103 starts decoding Ch0, one frame buffer of Ch0 is secured, and the Ch0 frame buffer state 208 transitions to 1.
  • Timing 323 is the same state as timing 313 in FIG.
  • the process branches to step S10. Since the frame buffer of Ch1 with high priority is empty, the process branches to step S07.
  • the Ch1 output synchronization signal 212 becomes Lo, the data in the Ch1 frame buffer is transferred from the frame buffer device 102 to the display control device 103, the Ch1 frame buffer state 209 becomes 0, and the Ch1 display state 213 is decoded for the first display. The result is displayed.
  • the Ch1 decoding is started simultaneously with the transition of the synchronization signal 202 to Hi, and the Ch1 frame buffer is secured, so the Ch1 frame buffer state 209 becomes 1.
  • Timing 324 is in the same state as timing 314 in FIG.
  • Timing 325 is in the same state as timing 315 in FIG.
  • the second decoding of Ch1 is executed by the same operation as the timing 323.
  • the timing 326 is substantially the same as the timing 316 in FIG. 2, but the second decoding of Ch0 is not started, and the Ch0 request holding signal 215 remains Hi.
  • step S06 the process waits for the next cycle of the clock signal 201 and proceeds to step S04.
  • Ch1 request signal 204 since the Ch1 request signal 204 becomes Hi and decoding is requested with priority given to Ch1, Ch0 is not decoded and the Ch0 request holding signal remains Hi.
  • the Ch0 output synchronization signal 210 becomes Lo
  • the data in the Ch0 frame buffer is transferred from the frame buffer device 102 to the display control device 103
  • the Ch0 frame buffer state 208 becomes 0,
  • the Ch0 display state 211 becomes the first decoding result. Display state.
  • the Ch1 output synchronization signal 212 becomes Lo
  • the data of the Ch1 frame buffer is transferred from the frame buffer device 102 to the display control device 103. It becomes a state.
  • the decoding of Ch1 is started, and the Ch1 frame buffer state 209 becomes 1.
  • step S10 the Ch0 frame buffer empty state is confirmed, and since the Ch0 frame buffer state 208 is 0, it is determined to be empty, and the process branches to step S07.
  • step S07 a Ch0 frame buffer is secured, and a decoding request for Ch0 is requested to the decoding unit 10103. Therefore, the Ch0 frame buffer state becomes 1, and the decoding state 207 transits to the second decoding state of Dec0.
  • step S08 the decoding is waited for, and in step S09, the Ch0 request holding signal becomes Lo.
  • timing 329 the same processing as timing 323 is performed.
  • Ch that gives priority to the encoder output and supplies moving image data to the encoder side may be used as the reference channel.
  • a moving image recording / reproducing system may be configured by combining the information processing system 1 with the bit stream input device 106, the bit buffer device 105, and the storage device 107.
  • the frame frequency of 60 Hz may be a frame frequency of 59.94 Hz
  • the frame frequency of 30 Hz may be a frame frequency of 29.97 Hz
  • the frame frequency of 24 Hz may be 23.976 Hz.
  • the decoding process in each embodiment may be configured to be performed according to a decoding procedure such as MPEG or JPEG which is a general encoding method, or may be configured for other encoding methods. Needless to say.
  • the number of frame buffers to be managed changes according to the number of frame buffers secured in the frame buffer device.
  • the storage device is composed of a nonvolatile storage device such as a hard disk drive, a DVD disk drive, or a flash memory.
  • an interrupt or timer may be used instead of the clock signal or the synchronization signal.
  • the configuration can be expanded even when the number of bitstream inputs is three or more.
  • processing in the present embodiment may be realized by software. Then, this software may be distributed by software download or the like. Further, this software may be recorded on a recording medium such as a CD-ROM and distributed. This also applies to other embodiments in this specification.
  • each process may be realized by centralized processing by a single device (system), or by distributed processing by a plurality of devices. May be.
  • bit stream data of a plurality of channels is decoded in a time division manner by a single decoder
  • the bit streams of different frame rates are simultaneously decoded without performing frame rate conversion. can do.
  • the information processing system has an effect of being able to decode bitstreams having different frame rates at the same time when the bitstream data of a plurality of channels is decoded in a time division manner with a single decoder. It is useful as a moving image recording / reproducing system, specifically, a DVD recorder, a Blu-ray recorder, or the like.

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Abstract

　本発明のデコード装置は、複数のビットストリームに対応して設けられ、対応するビットストリームのフレーム周期毎にフレームデコード要求を発行する複数のデコード要求部（10101、10112）と、フレームデコード要求に対応するフレームを時分割によるサイクル内でデコードするデコード部（10103）と、前記フレームデコード要求の競合を調停して前記デコード部に通知する調停部（10102）と、前記複数のビットストリームのうち１つを基準チャンネルとして選択する選択部（1010202）とを備え、前記調停部（10102）は、前記基準チャンネルに対応するフレームデコード要求を、前記基準チャンネルのフレーム周期に対応するサイクルである基準サイクルに固定的に割り当てるように調停し、前記基準チャンネル以外のビットストリームに対応するフレームデコード要求を前記基準サイクル以外のサイクルに割り当てるよう調停する。

Description

デコード装置、情報処理システムおよび動画像記録再生システム
　本発明は、動画像データを記録再生する動画像記録再生システムなどに内蔵され、選択されたビデオストリームから動画をデコードして表示するデコード装置、情報処理システムおよび動画像記録再生システムに関する。
　従来の情報処理システムにおいて、例えば画像信号の符号化方法としてＭＰＥＧ２を用いた場合、圧縮の際に画像のフレームレート等の情報をヘッダとしてビデオ・エレメンタリ・ストリーム（以下、ビデオＥＳという）の中に多重してデコード装置に伝送する。デコード装置においては、このヘッダの情報を解析し、解析結果に基いて内部の動作を切り替える（例えば、特許文献１参照）。
　映画などのフィルム映像で一般的に使用される２４フレーム／秒の順次走査画像（２４Ｐという）をＴＶ信号で一般的に使用される５９．９４フレーム／秒の順次走査画像（６０Ｐという）に変換することは、一般的にはテレシネ変換または２－３プルダウンと呼ばれている。テレシネ変換は、映画フィルムの１コマから、時系列の順に２フィールド、３フィールド、２フィールド、３フィールドのフィールド画像を作成することを繰り返すことにより、フレーム周波数を３０Ｈｚ（フィールド周波数では６０Ｈｚ、６０ｉという）に変換する（例えば、特許文献２参照）。
　従来の情報処理システムに内蔵されるデコード装置は、これらの技術を組み合わせて２４Ｐで符号化されたビデオＥＳを２４Ｐで出力したり、６０Ｐに変換して出力するよう構成されている。
特開２０００－３５４２４１号公報 特開２００１－１４５０６０号公報
　しかしながら、このような従来の情報処理システムにおいては、単一のデコーダからなり、複数のチャンネルのビットストリームのデータを時分割にデコード処理する構成をとる場合、例えば２４Ｐと３０Ｐといった異なるフレームレートのビットストリームはフレームレートの違いからデコードタイミングが異なるため、そのまま同時にデコード処理することができない。よって、２４Ｐのビットストリームを２－３プルダウン等で３０Ｐにフレームレートを変換しながらデコード処理をするといったフレームレート変換処理を行わなければ同時にデコードできないという課題があった。
　本発明は、このような従来の課題に鑑みてなされたものであって、単一のデコーダからなり、複数のチャンネルのビットストリームのデータを時分割にデコード処理する構成をとる場合、異なるフレームレートのビットストリームを同時にデコード処理することができるデコード装置、情報処理システムおよび動画像記録再生システムを提供することを目的とする。
　上記課題を解決するため本発明のデコード装置は、複数のビットストリームを時分割でデコードするデコード装置であって、前記複数のビットストリームに対応して設けられ、対応するビットストリームのフレーム周期毎にフレームのデコード要求を発行する複数のデコード要求部と、デコード要求に対応するフレームを時分割によるサイクル内でデコードするデコード部と、前記デコード要求の競合を調停して前記デコード部に通知する調停部と、前記複数のビットストリームのうち１つを基準チャンネルとして選択する選択部とを備え、前記調停部は、前記基準チャンネルに対応するデコード要求を、前記基準チャンネルのフレーム周期に対応するサイクルである基準サイクルに固定的に割り当てるように調停し、前記基準チャンネルに対応するデコード要求と、前記基準チャンネル以外のビットストリームに対応するデコード要求とが競合したとき、前記基準チャンネル以外のビットストリームに対応するデコード要求を前記基準サイクル以外のサイクルに割り当てるよう調停することを特徴とする。ここで、前記調停部は、前記基準チャンネルに対応するデコード要求と、前記基準チャンネル以外のビットストリームに対応するデコード要求とが競合したとき、前記基準チャンネル以外のビットストリームに対応するデコード要求を、前記基準サイクルの次のサイクルに割り当てるよう調停するようにしてもよい。
　かかる構成により、複数のチャンネルの異なるフレームレートのビットストリームをフレームレートの変換を行わずに同時にデコード処理できる。
　ここで、前記デコード装置は、さらに、チャンネルの指定を受け付けるチャンネル指定部を備え、前記選択部は、前記チャンネル指定部で受け付けられた指定に従って、前記基準チャンネルを選択するようにしてもよい。
　かかる構成により、デコードタイミングを固定するチャンネルを動的に選択することができる。
　ここで、前記デコード装置は、さらに、前記複数のビットストリームのうち最もフレームレートの高いビットストリームを判定するフレームレート判定部を備え、前記選択部は、最もフレームレートの高いビットストリームを前記基準チャンネルとして選択するようにしてもよい。
　かかる構成により、デコードタイミングを固定する場合に最も効率がよいチャンネルを自動的に選択することができる。
　ここで、前記デコード装置は、さらに、フレームレート変換の指定を受け付ける変換指定部を備え、前記デコード要求部は、変換指定部においてフレームレート変換の指定が受け付けられた場合、基準チャンネル以外のビットストリームを前記基準チャンネルと同じフレームレートに変換するようにデコード要求を発行するようにしてもよい。
　かかる構成により、複数のチャンネルの異なるフレームレートのビットストリームをデコードする際にフレームレートの変換を行うかどうか選択できる。
　また、本発明の情報処理システムは、上記の記載のデコード装置と、前記デコード装置が出力する動画像データを格納するフレームバッファ装置とを備え、前記デコード装置は、さらに、前記フレームバッファ装置の状態を管理するフレームバッファ管理部を備え、前記調停部は、前記基準チャンネルに対応するデコード要求と、前記基準チャンネル以外のビットストリームに対応するデコード要求とが競合したとき、前記基準チャンネル以外のビットストリームに対応するデコード要求を、前記基準サイクル以外のサイクルで、かつ前記フレームバッファ装置に１フレーム分の空きが生じるサイクルに割り当てるよう調停することを特徴とする。
　かかる構成により、フレームバッファの空き状況に応じてデコードタイミングを変換しフレームバッファ面数の節約がおよび上書きを回避できる。
　ここで、前記情報処理システムは、さらに、前記フレームバッファ装置に格納された動画像データを読み出して動画像信号として出力する表示制御装置と、前記表示制御装置から出力された動画像信号をエンコードするエンコーダ装置とを備え、前記基準チャンネル選択部は、前記エンコーダ装置へ入力される動画像信号に対応するビットストリームを前記基準チャンネルとして選択するようにしてもよい。
　かかる構成により、デコードタイミングを変更できないエンコーダ装置へ入力するチャンネルを自動的に選択できる。
　ここで、前記表示制御装置は、さらに、外部の表示システムへ動画像信号を供給するための表示システム接続端子部を備え、前記表示制御装置は、前記基準チャンネル以外のビットストリームに対応する動画像データを前記フレームバッファ装置から読み出して動画像信号として前記表示システム接続端子部へ供給するようにしてもよい。
　かかる構成により、互いにフレームレートの異なる表示システム用動画像データとデコードタイミングを変更できないエンコーダ装置へ入力する動画像データを同時にデコードできる。
　また、本発明の動画像記録再生システムは、上記の情報処理システムと、複数のビットストリームを格納するビットバッファ装置と、前記ビットバッファ装置に前記複数のビットストリームを供給するビットストリーム入力装置と、前記エンコーダ装置から出力された動画像データを格納する記憶装置とを備え、前記ビットバッファ装置から、前記複数のデコード要求部および前記デコード部に前記複数のビットストリームを供給することを特徴とする。
　かかる構成により、互いにフレームレートの異なる表示システム用動画像データとデコードタイミングを変更できないエンコーダ装置へ入力する動画像データを同時にデコードする動画像記録再生システムを構成できる。
　本発明による情報処理システムによれば、単一のデコーダで複数のチャンネルのビットストリームのデータを時分割にデコード処理する場合に、異なるフレームレートのビットストリームを同時にデコード処理することができる。
図１は、本発明の実施の形態１における情報処理システムのブロック図である。 図２は、本発明の実施の形態１におけるデコーダ装置のタイミングチャートである。 図３は、本発明の実施の形態１における調停部のフローチャートである。 図４は、本発明の実施の形態５におけるデコーダ装置のタイミングチャートである。 図５は、本発明の実施の形態５における調停部のフローチャートである。
　以下、情報処理システム等の実施形態について図面を参照して説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
　（実施の形態１）
　本実施の形態におけるデコード装置は、複数のビットストリームを時分割でデコードするデコード装置であって、各ビットストリームのフレームを時分割によるサイクル内でデコードする単一のデコード部を有し、前記基準となるビットストリームである基準チャンネルのフレーム周期に対応するサイクル（基準サイクルと呼ぶ。）に、基準チャンネルを固定的に割り当て、基準チャンネル以外のビットストリームを基準サイクル以外のサイクルに割り当てる。これにより、単一のデコード部で複数のビットストリームのフレームを時分割にデコード処理する場合に、異なるフレームレートのビットストリームを同時にデコード処理することができる。
　本実施の形態におけるデコード装置および情報処理システムを含む動画像記録再生システムについて、図面を参照しながら説明する。
　図１は、本実施の形態における動画像記録再生システムのブロック図である。
　同図の動画像記録再生システムは、情報処理システム１、表示システム２、ビットバッファ装置１０５、ビットストリーム入力装置１０６および記憶装置１０７を備える。
　情報処理システム１は、デコード装置１０１、フレームバッファ装置１０２、表示制御装置１０３、エンコーダ装置１０４、ビットバッファ装置１０５、ビットストリーム入力装置１０６、記憶装置１０７、を具備する。
　デコード装置１０１は、第１のデコード要求部１０１０１、第２のデコード要求部１０１１２、調停部１０１０２、デコード部１０１０３、チャンネル指定部１０１０４、フレームレート変換指定部１０１０５、フレームバッファ管理部１０１０６、を具備する。
　調停部１０１０２は、フレームレート判定部１０１０２０１、基準チャンネル選択部１０１０２０２、を具備する。
　表示制御装置１０３は、表示システム接続端子部１０３０１を具備する。
　情報処理システム１は表示システム接続端子部１０３０１を介して表示システム２を接続することができる。
　デコード装置１０１は、複数チャンネルのビットストリームのデコードを時分割で行う。
　第１のデコード要求部１０１０１及び第２のデコード要求部１０１１２は、ビットストリームに多重されたヘッダ情報から、フレームレートなどの原画の画像フォーマットなどの付加情報を解析し、解析結果を調停部１０１０２に渡す。他にデコードに必要な情報があれば同時にデコード部に渡してもよい。また、フレームレート情報から適切なサイクルで同期信号と同期して調停部へ、１フレームのデコードを要求するデコード要求を発行する。同時にフレームバッファ管理部にもデコード要求を通知する。第１のデコード要求部１０１０１のデコード要求は要求信号１０１２１として調停部１０１０２及びフレームバッファ管理部１０１０６に通知される。第２のデコード要求部１０１１２のデコード要求は要求信号１０１２２として調停部１０１０２及びフレームバッファ管理部１０１０６に通知される。デコード要求には単なる要求以外に出力するフレームバッファの指定など各種情報が含まれてもよい。
　ビットストリームの解析とは、ビットバッファ装置に格納されたビットストリームのヘッダ情報を解析することである。デコード要求は、ソフトウェアで構成する場合は信号の代わりに引数で通知やシグナル等の通知でもよい。また、デコード要求が他のデコード要求部となるべく競合しないようにするため、クロックの１サイクルごとにデコード要求を送るようにしてもよい。
　調停部１０１０２は、複数チャンネルのデコード要求を調停する。各デコード要求部からの要求信号を他のデコード要求と競合しないタイミングにずらし、デコード部にチャンネル別の要求信号を送る。例えば、第１のデコード要求部１０１０１及び第２のデコード要求部１０１１２から受け取ったデコード要求について競合を確認し、複数チャンネルから同時にデコード要求があった場合は、一方のデコード要求を後のサイクルへずらす。
　フレームレート判定部１０１０２０１は、デコード要求部から受け取ったフレームレートを確認し、最もフレームレートの高いチャンネルを選択する。最もフレームレートの高いチャンネルが複数存在した場合は、固定的にいずれか一つのチャンネルを選択する。チャンネルの選択方法は最も小さいチャンネル番号のチャンネルや、最も大きいチャンネル番号のチャンネル、チャンネルを順次選択などの決定方法がある。
　フレームレートとは、単位時間あたり何度画面が更新されるかを表す指標である。通常、１秒あたりの数値で表し、fps(Frames Per Second)または周波数の単位で表す。
　基準チャンネル選択部１０１０２０２は、デコード装置でデコードを行う複数のビットストリームのうち、１つのチャンネルを選択する。選択方法は固定的にチャンネルを決定しておいてもよいし、後述の選択方法を用いて選択してもよい。
　デコード部１０１０３は、単一のデコーダからなり、複数のチャンネルのビットストリームのデータを時分割にデコード処理する。デコード処理とは、デコード要求があったチャンネルのビットストリームを動画像データへデコードすることである。
　図１の構成では、Ｃｈ０及びＣｈ１のビットストリームを時分割にデコード処理する。以下、Ｃｈ０のビットストリームを時分割にデコード処理する論理的なデコーダをＤｅｃ０とし、Ｃｈ１のビットストリームを時分割にデコード処理する論理的なデコーダをＤｅｃ１とする。
　チャンネル指定部１０１０４は、チャンネル選択情報を入力する。チャンネル選択情報とは、例えば信号として構成される。チャンネル指定部１０１０４は、レジスタあるいは端子、引数などを用いて構成され、基準チャンネル選択部へ選択するチャンネルを通知する。
　フレームレート変換指定部１０１０５は、フレームレート変換選択情報を入力する。フレームレート変換選択情報とは、例えば信号として構成される。フレームレート変換指定部１０１０５は、例えばレジスタあるいは端子として構成され、基準チャンネル以外のチャンネルのデコード要求を、基準チャンネルと同等のフレームレートに変換するか否かを調停部に通知する。
　フレームバッファ管理部１０１０６は、フレームバッファ装置１０２の状態を管理する。フレームバッファ管理部１０１０６は、第１のデコード要求部１０１０１及び第２のデコード要求部１０１１２からの要求信号１０１２１及び１０１２２からフレームバッファ装置の空き状態を推測する。
　フレームバッファ装置１０２は、デコード部１０１０３が時分割にデコード処理した動画像データを格納する。動画像データとは、ビットストリームをデコードしたものである。
　表示制御装置１０３は、フレームバッファ装置１０２に格納された動画像データを読み出して動画像信号等で出力する。出力とは、ディスプレイへの表示、プロジェクターを用いた投影、プリンタへの印字、音出力、外部の装置への送信、記録媒体への蓄積、他の処理装置や他のプログラム等への処理結果の引渡し等を含む概念である。
　表示システム接続端子部１０３０１は、表示制御装置１０３の出力を情報処理システム１外へ渡す。
　エンコーダ装置１０４は、表示制御装置１０３から出力された動画像信号を動画像データまたはビットストリームにエンコードする。エンコードされたデータは記憶装置１０７に格納される。
　ビットストリーム入力装置１０６は、ビットバッファ装置１０５にビットストリームを供給する。ビットバッファ装置１０５は、複数チャンネルのビットストリームを格納する。
　次に、情報処理システムの動作についてタイミングチャートおよびフローチャートを用いて説明する。以下の説明ではＣｈ０のビットストリームのフレームレートを２４Ｈｚ、Ｃｈ１のビットストリームのフレームレートを６０Ｈｚとする。
　情報処理システムの動作について図２のタイミングチャート及び図３のフローチャートを用いて説明する。
　図２はＣｈ０とＣｈ１のビットストリームを同時にデコードするときの信号及び状態を示す。図２において（ａ）は１２０Ｈｚのクロック信号２０１、（ｂ）は６０Ｈｚ同期信号２０２、（ｃ）はＣｈ０のビットストリームを解析する第１のデコード要求部１０１０１の要求信号１０１２１の値を示すＣｈ０要求信号２０３、（ｄ）はＣｈ１のビットストリームを解析する第２のデコード要求部１０１１２の要求信号１０１２２の値を示すＣｈ１要求信号２０４、（ｅ）は調停部１０１０２内で保持するＣｈ０要求保持信号２０５、（ｆ）は調停部１０１０２内で保持するＣｈ１要求保持信号２０６、（ｇ）はデコード部のデコード状態２０７を示す。
　本実施例では説明の簡略化のため固定的にＣｈ１を基準チャンネルとして選択することとする。なお、後述の選択方法を用いて基準チャンネルを選択してもよいことはいうまでも無い。
　図３は調停部１０１０２の動作フローを示す。
　図３のフローチャートのステップＳ０１～Ｓ０９の説明を以下に行う。
　（ステップＳ０１）
　調停部１０１０２内で保持している各Ｃｈの要求保持信号をＬｏに初期化する。
　（ステップＳ０２）
　次の同期信号２０２を待つ。
　（ステップＳ０３）
　デコード要求のあったＣｈの要求保持信号をＨｉにする。
　（ステップＳ０４）
　要求保持信号がＨｉのＣｈがあるか確認し、なければステップＳ０２へ遷移する。
　要求保持信号がＨｉのＣｈがあれば、ステップＳ０５へ遷移する。
　（ステップＳ０５）
　デコード部１０１０３が空きであるか確認し、空きでなければステップＳ０６へ遷移する。
　デコード部１０１０３が空きであれば、ステップＳ０７へ遷移する。
　（ステップＳ０６）
　クロック信号２０１の次のサイクルを待つ。
　（ステップＳ０７）
　要求保持信号がＨｉのＣｈのうち、最も優先度の高いＣｈのデコード要求をデコード部へ送る。
　（ステップＳ０８）
　デコード要求を実行したＣｈのデコード完了を待つ。
　デコード完了の検出はデコード部からの完了通知、タイマを用いて完了タイミング計測、クロックの立ち上がり等のいずれかの方法で行えばよい。
　（ステップＳ０９）
　デコード要求を実行したＣｈの要求保持信号をＬｏにする。
　実行後ステップＳ０４へ遷移する。
　図２のタイミングチャートを図３のフローチャートに従って説明する。
　図２のタイミング３１０では、調停部１０１０２は図３のステップＳ０１の状態である。タイミング３１０でＣｈ０要求保持信号２０５、Ｃｈ１要求保持信号２０６がＬｏになっている状態である。
　次にステップＳ０２へ遷移し、同期信号２０２がＬｏになるのを待つ。図３のタイミング３１１で同期信号２０２がＬｏになり待ちが解除される。
　次にステップＳ０３へ遷移し、図２のタイミング３１１でＣｈ０要求信号２０３とＣｈ１要求信号２０４とがＨｉになる。デコード要求部による要求信号は同期信号２０２がＨｉになると同時に出力され、最長で１サイクル出力されることとする。これを受けて調停部１０１０２内部のＣｈ０要求保持信号２０５及びＣｈ１要求保持信号２０６がＨｉになる。
　次にステップＳ０４へ遷移し、図２のタイミング３１１でＣｈ０要求保持信号２０５とＣｈ１要求保持信号２０６がＨｉであるため、ステップＳ０５へ遷移する。
　次にステップＳ０５へ遷移し、図２のタイミング３１１でデコード状態２０７が空きであるため、ステップＳ０７へ遷移する。
　次にステップＳ０７で、図２のタイミング３１１でＣｈ０とＣｈ１のデコード要求があり、本実施例では固定的にＣｈ１を基準チャンネルとしているため、Ｃｈ１を優先してデコード部１０１０３へＣｈ１の１回目のデコード要求を行う。デコード部１０１０３がＣｈ１の１回目のデコードを開始し、デコード状態２０７がＤｅｃ１の１回目デコード状態になる。
　次にステップＳ０８で、デコード要求を実行したＣｈ１のデコード完了を待つ。本実施例ではデコードは１クロック以内で完了することとし、タイマを用いて固定的に完了タイミングとして１サイクルを待つ。デコード完了と同時にデコード状態２０７は空き状態になる。
　次に、ステップＳ０９で、Ｃｈ１に対応するＣｈ１要求保持信号２０６をＬｏにする。実行後ステップＳ０４へ遷移する。
　引き続き、図２のタイミング３１２で第１のデコード要求部１０１０１の要求信号１０１２１及び第２のデコード要求部１０１１２の要求信号１０１２２はＬｏになる。
　調停部１０１０２はステップＳ０４でＣｈ０要求保持信号２０５がＨｉであるため、ステップＳ０５へ進む。ステップＳ０５ではデコード状態２０７は空きなのでステップＳ０７へ分岐する。ステップＳ０７ではデコード要求はＣｈ０のみなのでＣｈ０のデコード要求をデコード部１０１０３に送る。デコード部ではＣｈ０のデコードを実行し、デコード状態２０７はＤｅｃ０の１回目のデコードとなる。ステップＳ０８でデコード完了を待ち、デコード完了後デコード状態２０７は空きになる。ステップＳ０９でデコードを実行したＣｈ０の要求保持信号２０５をＬｏにし、ステップＳ０４へ遷移する。ステップＳ０４では要求保持信号がすべてＬｏなので、ステップＳ０２へ分岐する。ステップＳ０２で次の同期信号を待つ。
　図２のタイミング３１３で同期信号２０２がＬｏになり、ステップＳ０３へ進む。タイミング３１３ではＣｈ１要求信号２０４がＨｉになるため、ステップＳ０３ではＣｈ１の要求保持信号２０６をＨｉにする。ステップＳ０４ではＣｈ１要求保持信号２０６がＨｉであるので、ステップＳ０５へ分岐する。ステップＳ０５ではデコード状態２０７は空きなのでステップＳ０７へ分岐する。ステップＳ０７では基準チャンネルであるＣｈ１のデコード要求をデコード部１０１０３へ送る。ステップＳ０８でデコード完了を待ち、デコード完了後デコード状態２０７は空きになる。ステップＳ０７でＣｈ１要求保持信号２０６をＬｏにし、ステップＳ０４へ遷移する。ステップＳ０４では全ての要求保持信号がＬｏであるため、ステップＳ０２へ分岐し、ステップＳ０２では次の同期信号を待つ。
　図２のタイミング３１４で同期信号２０２がＬｏになるため、ステップＳ０２の同期信号待ちを解除し、ステップＳ０３へ遷移する。タイミング３１４ではデコード要求がないため、要求保持信号をＨｉにするＣｈはない。ステップＳ０４では全てのＣｈの要求保持信号がＬｏであるため、ステップＳ０２へ分岐し、次の同期信号を待つ。
　図２のタイミング３１５で同期信号２０２がＬｏになり、ステップＳ０２の同期信号待ちを解除し、ステップＳ０３へ遷移する。以降、タイミング３１１と同様の動作になる。
　このような制御を行うことで、単一のデコーダで複数のチャンネルのビットストリームのデータを時分割にデコード処理する場合に、異なるフレームレートのビットストリームを同時にデコード処理することができる。
　（実施の形態２）
　実施の形態１では固定的にＣｈ１を基準チャンネルとして選択することとしたが、図１のチャンネル指定部１０１０４を用いて基準チャンネル選択部１０１０２０２に基準チャンネル選択情報を渡すこととしてもよい。チャンネル指定部１０１０４は、外部からチャンネルの指定を基準チャンネル選択情報として受け付ける構成でよい。基準チャンネル選択部１０１０２０２は、チャンネル指定部１０１０４で受け付けられた指定に従って、基準チャンネルを選択すればよい。
　このような構成とすることで、ビットストリームの入力チャンネルにとらわれずに基準チャンネルを動的に設定することができる。
　（実施の形態３）
　図１の第１のデコード要求部１０１０１および第２のデコード要求部１０１１２からフレームレートをフレームレート判定部１０１０２０１へ渡すこととし、フレームレート判定部１０１０２０１は最もフレームレートの高いチャンネルを判定し、基準チャンネル選択部１０１０２０２はフレームレート判定部１０１０２０１が判定したチャンネルを基準チャンネルとして選択することとしてもよい。
　このような構成とすることで、自動的に最も効果的な基準チャンネルを選択することができる。
　（実施の形態４）
　図１のフレームレート変換指定部１０１０５を用いてフレームレート変換選択情報を調停部１０１０２へ通知し、それぞれのチャンネルを基準チャンネルと同じフレームレートに変換して調停部１０１０２はデコード部１０１０３へデコード要求を行うこととしてもよい。
　このような構成とすることで、従来のフレームレート変換機能と本発明の特徴を共存することができる。フレームレート変換は例えば２－３プルダウンのような方式を用いる。
　（実施の形態５）
　図４は図２にフレームバッファ装置１０２の状態および表示制御装置１０３の状態を追加したタイミングチャートである。図４において（ｈ）はＣｈ０フレームバッファ状態２０８、（ｉ）はＣｈ１フレームバッファ状態２０９、（ｊ）はＣｈ０出力同期信号２１０、（ｋ）はＣｈ０表示状態２１１、（ｌ）はＣｈ１出力同期信号２１２、（ｍ）はＣｈ１表示状態２１３を示す。また（ｅ）は図２の（ｅ）Ｃｈ０要求保持信号２０５を置き換えたＣｈ０要求保持信号２１５である。
　Ｃｈ０フレームバッファ状態２０８およびＣｈ１フレームバッファ状態２０９は、使用中のフレームバッファの面数を表す。使用中とはデコード結果出力のためにフレームバッファが確保されたときから、表示のために出力されるまでの間を指す。
　Ｃｈ０出力同期信号２１０およびＣｈ１出力同期信号２１２は、出力するビットストリームのフレームレートに応じて決定される。クロック信号２０１と同期して生成され、同期信号２０２と同一のフレームレートであれば同期信号２０２と同期してもよい。
　本実施例では説明の簡略化のためフレームバッファの面数は１面とする。なお、デコードする符号化方式に応じて適切に面数を追加してもよいことはいうまでもない。
　図５は図３にステップＳ１０を追加し、図３のステップＳ０５をステップＳ１５に置き換えたフローチャートである。
　（ステップＳ１０）
　要求保持信号がＨｉのＣｈのうち、最も優先度の高いＣｈのフレームバッファが空きであるか確認し、空きでなければステップＳ０６へ遷移する。
　空きであれば、ステップＳ０７へ遷移する。
　（ステップＳ１５）
　デコード部１０１０３が空きであるか確認し、空きでなければステップＳ０６へ遷移する。
　デコード部１０１０３が空きであれば、ステップＳ１０へ遷移する。
　図４のタイミングチャートの動作について図１、図２、図５を参照しながら説明する。
　タイミング３２０は図２のタイミング３１０と同じ状態である。Ｃｈ０フレームバッファ状態２０８およびＣｈ１フレームバッファ状態２０９は初期状態で０を保持している。Ｃｈ０出力同期信号２１０およびＣｈ１出力同期信号２１２は任意のタイミングで同期信号を出力する。
　タイミング３２１は図２のタイミング３１１と同じ状態である。加えて、図５のステップＳ１５でデコード部１０１０３が空きであるため、ステップＳ１０へ分岐する。優先度の高いＣｈ１のフレームバッファは空きであるので、ステップＳ０７へ分岐する。ステップＳ０７ではデコード部１０１０３がＣｈ１のデコードを開始し、Ｃｈ１のフレームバッファが１面確保され、Ｃｈ１フレームバッファ状態２０９は１に遷移する。
　タイミング３２２は図２のタイミング３１２と同じ状態である。加えて、図５のステップＳ１５でデコード部１０１０３が空きであるため、ステップＳ１０へ分岐する。要求保持信号がＨｉである唯一のＣｈであるＣｈ０のフレームバッファは空きであるので、ステップＳ０７へ分岐する。ステップＳ０７ではデコード部１０１０３がＣｈ０のデコードを開始し、Ｃｈ０のフレームバッファが１面確保され、Ｃｈ０フレームバッファ状態２０８は１に遷移する。
　タイミング３２３は図２のタイミング３１３と同じ状態である。加えて、図５のステップＳ１５でデコード部１０１０３が空きであるため、ステップＳ１０へ分岐する。優先度の高いＣｈ１のフレームバッファは空きであるので、ステップＳ０７へ分岐する。また、Ｃｈ１出力同期信号２１２がＬｏになると同時にＣｈ１フレームバッファのデータがフレームバッファ装置１０２から表示制御装置１０３へ渡され、Ｃｈ１フレームバッファ状態２０９は０となり、Ｃｈ１表示状態２１３が表示１回目のデコード結果表示状態となる。
　さらに、同期信号２０２がＨｉに遷移すると同時にＣｈ１のデコードが開始され、Ｃｈ１フレームバッファが確保されるためＣｈ１フレームバッファ状態２０９は１となる。
　タイミング３２４は図２のタイミング３１４と同じ状態である。
　タイミング３２５は図２のタイミング３１５と同じ状態である。タイミング３２３と同様の動作でＣｈ１の２回目のデコードが実行される。
　タイミング３２６は図２のタイミング３１６とほぼ同じ状態であるが、Ｃｈ０の２回目のデコードが開始されず、Ｃｈ０要求保持信号２１５はＨｉのままである。
　これは要求保持信号がＨｉの唯一のＣｈであるＣｈ０のフレームバッファ状態が１であり空きがないため、図５のステップＳ１０でステップＳ０６へ分岐するためである。ステップＳ０６ではクロック信号２０１の次のサイクルを待ち、ステップＳ０４へ遷移する。
　タイミング３２７はＣｈ１要求信号２０４がＨｉとなり、Ｃｈ１が優先されてデコード要求されるため、Ｃｈ０はデコードが実行されずＣｈ０要求保持信号はＨｉのままとなる。また、Ｃｈ０出力同期信号２１０がＬｏになると同時にＣｈ０フレームバッファのデータがフレームバッファ装置１０２から表示制御装置１０３へ渡され、Ｃｈ０フレームバッファ状態２０８は０となり、Ｃｈ０表示状態２１１が１回目のデコード結果表示状態となる。同時にＣｈ１出力同期信号２１２がＬｏになると同時にＣｈ１フレームバッファのデータがフレームバッファ装置１０２から表示制御装置１０３へ渡され、Ｃｈ１フレームバッファ状態２０９は０となり、Ｃｈ１表示状態２１３が１回目のデコード結果表示状態となる。その後すぐにＣｈ１のデコードが開始されＣｈ１フレームバッファ状態２０９は１となる。
　タイミング３２８はＣｈ０要求保持信号のみがＨｉであるため、図５のステップＳ１５でデコード部が空きであるため、ステップＳ１０へ分岐する。ステップＳ１０ではＣｈ０のフレームバッファ空き状態を確認し、Ｃｈ０フレームバッファ状態２０８が０であるため空き状態と判定し、ステップＳ０７へ分岐する。ステップＳ０７でＣｈ０のフレームバッファを確保し、Ｃｈ０のデコード要求がデコード部１０１０３へ要求される。よって、Ｃｈ０フレームバッファ状態は１になり、デコード状態２０７はＤｅｃ０の２回目のデコード状態に遷移する。ステップＳ０８でデコード完了待ちし、ステップＳ０９でＣｈ０要求保持信号はＬｏとなる。
　タイミング３２９ではタイミング３２３と同様に処理される。
　かかる構成により、フレームバッファの空き状況に応じてデコードタイミングを変換しフレームバッファ面数の節約および上書きを回避することができる。
　（実施の形態６）
　図１においてエンコーダ装置１０４が接続される場合は、エンコーダ出力を優先しエンコーダ側へ動画像データを供給するＣｈを基準チャンネルとしてもよい。
　かかる構成により、デコードタイミングを変更できないエンコーダ装置へ入力するチャンネルを自動的に選択することができる。
　（実施の形態７）
　図１において表示システム接続端子部１０３０１に表示システム２が接続される場合は、基準チャンネルに選択されているＣｈをエンコーダ装置１０４へ供給し、その他のＣｈを表示システム２へ供給するようにしてもよい。
　かかる構成により、デコードタイミングを変更できないエンコーダ装置へ入力するビットストリームと、表示システムへ入力するビットストリームのフレームレートが異なっていても同時にデコードすることができる。
　（実施の形態８）
　図１において、ビットストリーム入力装置１０６及びビットバッファ装置１０５及び記憶装置１０７と情報処理システム１を組み合わせることで、動画像記録再生システムを構成してもよい。
　かかる構成により、互いにフレームレートの異なる表示システム用動画像データとデコードタイミングを変更できないエンコーダ装置へ入力する動画像データを同時にデコードする動画像記録再生システムを構成できる。
　なお、図３および図５のフローチャートにおいて、電源オフや処理終了の割り込みにより処理は終了する。
　各実施の形態においてフレーム周波数６０Ｈｚと表記したものは、フレーム周波数５９．９４Ｈｚであってもよく、フレーム周波数３０Ｈｚと表記したものは、フレーム周波数２９．９７Ｈｚであってもよく、またフレーム周波数２４Ｈｚと表記したものは、フレーム周波数２３．９７６Ｈｚであってもよいことはいうまでもない。
　各実施の形態におけるデコード処理は、一般的な符号化方法であるＭＰＥＧやＪＰＥＧ等のデコード手順に従って行うように構成してもよいし、その他の符号化方法のために構成されてもよいことはいうまでも無い。
　フレームバッファ装置に確保されるフレームバッファの面数に応じて管理するフレームバッファの面数が変化するのはいうまでも無い。
　記憶装置は、例えば、ハードディスクドライブやＤＶＤディスクドライブおよびフラッシュメモリ等の不揮発性記憶装置で構成されることはいうまでも無い。
　実施の形態は信号を用いて説明したが、ソフトウェアで構成する場合は信号の代わりに引数や値としてもよい。同様に端子やレジスタの代わりに引数や値としてもよい。
　なお、クロック信号や同期信号の代わりに割り込みやタイマを用いてもよい。
　なお、本実施の形態によれば、ビットストリームの入力が３以上の場合にも構成を拡張することができる。
　さらに、本実施の形態における処理は、ソフトウェアで実現しても良い。そして、このソフトウェアをソフトウェアダウンロード等により配布しても良い。また、このソフトウェアをＣＤ－ＲＯＭなどの記録媒体に記録して流布しても良い。なお、このことは、本明細書における他の実施の形態においても該当する。
　また、上記各実施の形態において、各処理（各機能）は、単一の装置（システム）によって集中処理されることによって実現されてもよく、あるいは、複数の装置によって分散処理されることによって実現されてもよい。
　本発明は、以上の実施の形態に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
　以上、本発明によれば、単一のデコーダで複数のチャンネルのビットストリームのデータを時分割にデコード処理する場合に、異なるフレームレートのビットストリームをフレームレートの変換を行うことなしに同時にデコード処理することができる。
　また、デコードタイミングを変更できないチャンネルを自動的に選択し、フレームレートの異なる表示用動画像データとエンコーダ装置へ入力する動画像データを同時にデコードすることができる。
　また、フレームバッファの空き状況に応じてデコードタイミングを変換しフレームバッファ面数の節約および上書きを回避できる。
　以上のように、本発明にかかる情報処理システムは、単一のデコーダで複数のチャンネルのビットストリームのデータを時分割にデコード処理する場合に、異なるフレームレートのビットストリームを同時にデコード処理できる効果を有し、動画像記録再生システム、具体的にはＤＶＤレコーダやＢｌｕ－ｒａｙレコーダ等として有用である。
　１ 情報処理システム
　１０１ デコード装置
　１０２ フレームバッファ装置
　１０３ 表示制御装置
　１０４ エンコーダ装置
　１０５ ビットバッファ装置
　１０６ ビットストリーム入力装置
　１０７ 記憶装置
　１０１０１ 第１のデコード要求部
　１０１０２ 調停部
　１０１０３ デコード部
　１０１０４ チャンネル指定部
　１０１０５ フレームレート変換指定部
　１０１０６ フレームバッファ管理部
　１０１１２第２のデコード要求部
　１０１２１、１０１２２　要求信号
　１０１０２０１　フレームレート判定部
　１０１０２０２　基準チャンネル選択部
　１０３０１　表示システム接続端子部　
　２ 表示システム
　２０１ クロック信号
　２０２ 同期信号
　２０３ Ｃｈ０要求信号
　２０４ Ｃｈ１要求信号
　２０５ Ｃｈ０要求保持信号
　２０６ Ｃｈ１要求保持信号
　２０７ デコード状態
　２０８ Ｃｈ０フレームバッファ状態
　２０９ Ｃｈ１フレームバッファ状態
　２１０ Ｃｈ０出力同期信号
　２１１ Ｃｈ０表示状態
　２１２ Ｃｈ１出力同期信号
　２１３ Ｃｈ１表示状態
　２１５ Ｃｈ０要求保持信号

Claims (9)

  1. 　複数のビットストリームを時分割でデコードするデコード装置であって、
    　前記複数のビットストリームに対応して設けられ、対応するビットストリームのフレーム周期毎にフレームのデコード要求を発行する複数のデコード要求部と、
    　デコード要求に対応するフレームを時分割によるサイクル内でデコードするデコード部と、
    　前記デコード要求の競合を調停して前記デコード部に通知する調停部と、
    　前記複数のビットストリームのうち１つを基準チャンネルとして選択する選択部と
    　を備え、
    　前記調停部は、
    　前記基準チャンネルに対応するデコード要求を、前記基準チャンネルのフレーム周期に対応するサイクルである基準サイクルに固定的に割り当てるように調停し、
    　前記基準チャンネルに対応するデコード要求と、前記基準チャンネル以外のビットストリームに対応するデコード要求とが競合したとき、前記基準チャンネル以外のビットストリームに対応するデコード要求を前記基準サイクル以外のサイクルに割り当てるよう調停する、デコード装置。
  2. 　前記調停部は、前記基準チャンネルに対応するデコード要求と、前記基準チャンネル以外のビットストリームに対応するデコード要求とが競合したとき、前記基準チャンネル以外のビットストリームに対応するデコード要求を、前記基準サイクルの次のサイクルに割り当てるよう調停する、請求項１に記載のデコード装置。
  3. 　前記デコード装置は、さらに、チャンネルの指定を受け付けるチャンネル指定部を備え、
    　前記選択部は、前記チャンネル指定部で受け付けられた指定に従って、前記基準チャンネルを選択する請求項１に記載のデコード装置。
  4. 　前記デコード装置は、さらに、前記複数のビットストリームのうち最もフレームレートの高いビットストリームを判定するフレームレート判定部を備え、
    　前記選択部は、最もフレームレートの高いビットストリームを前記基準チャンネルとして選択する、請求項１に記載のデコード装置。
  5. 　前記デコード装置は、さらに、フレームレート変換の指定を受け付ける変換指定部を備え、
    　前記デコード要求部は、変換指定部においてフレームレート変換の指定が受け付けられた場合、基準チャンネル以外のビットストリームを前記基準チャンネルと同じフレームレートに変換するようにデコード要求を発行する、請求項１に記載のデコード装置。
  6. 　請求項１から５の何れかに記載のデコード装置と、
    　前記デコード装置が出力する動画像データを格納するフレームバッファ装置とを
    　備え、
    　前記デコード装置は、さらに、前記フレームバッファ装置の状態を管理するフレームバッファ管理部を備え、
    　前記調停部は、前記基準チャンネルに対応するデコード要求と、前記基準チャンネル以外のビットストリームに対応するデコード要求とが競合したとき、前記基準チャンネル以外のビットストリームに対応するデコード要求を、前記基準サイクル以外のサイクルで、かつ前記フレームバッファ装置に１フレーム分の空きが生じるサイクルに割り当てるよう調停する、情報処理システム。
  7. 　前記情報処理システムは、さらに、
    　前記フレームバッファ装置に格納された動画像データを読み出して動画像信号として出力する表示制御装置と、
    　前記表示制御装置から出力された動画像信号をエンコードするエンコーダ装置と
    　を備え、
    　前記基準チャンネル選択部は、前記エンコーダ装置へ入力される動画像信号に対応するビットストリームを前記基準チャンネルとして選択する、
    　請求項６に記載の情報処理システム。
  8. 　前記表示制御装置は、さらに、外部の表示システムへ動画像信号を供給するための表示システム接続端子部を備え、
    　前記表示制御装置は、前記基準チャンネル以外のビットストリームに対応する動画像データを前記フレームバッファ装置から読み出して動画像信号として前記表示システム接続端子部へ供給する、
    　請求項７に記載の情報処理システム。
  9. 　請求項７または８に記載の情報処理システムと、
    　複数のビットストリームを格納するビットバッファ装置と、
    　前記ビットバッファ装置に前記複数のビットストリームを供給するビットストリーム入力装置と、
    　前記エンコーダ装置から出力された動画像データを格納する記憶装置と
    　を備え、
    　前記ビットバッファ装置から、前記複数のデコード要求部および前記デコード部に前記複数のビットストリームを供給する、動画像記録再生システム。
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