WO2009139163A1 - プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置 - Google Patents

プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置 Download PDF

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WO2009139163A1
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period
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sustain
discharge
display electrode
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牧野弘康
若林俊一
小南智
新井康弘
井土眞澄
松下純子
中田秀樹
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パナソニック株式会社
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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes

Definitions

  • the present invention relates to a plasma display panel driving method and a plasma display device which is a display device using the plasma display panel.
  • an AC surface discharge type plasma display device is a representative existence.
  • the AC surface discharge type PDP a large number of discharge cells are formed by disposing a front substrate and a back substrate opposite to each other.
  • the configuration of an AC surface discharge type PDP will be described.
  • a plurality of display electrode pairs composed of scan electrodes and sustain electrodes are formed so as to extend parallel to each other in the row direction. Further, a dielectric layer and a protective layer are laminated on the front substrate so as to cover the display electrode pair.
  • a plurality of data electrodes are formed on the rear substrate so as to extend in parallel to each other in the column direction.
  • a dielectric layer is formed on the back substrate so as to cover the data electrodes, and a lattice-like partition is formed thereon. In the space formed by the upper surface of the dielectric layer and the side surfaces of the partition walls, phosphor layers that emit red, green, and blue light are formed.
  • the front substrate and the rear substrate formed as described above are arranged to face each other with a minute discharge space so that the display electrode pair and the data electrode cross three-dimensionally, and the outer periphery is sealed with a sealing material.
  • a discharge gas is sealed in the internal discharge space.
  • discharge cells are formed at the intersections between the display electrode pairs and the data electrodes.
  • ultraviolet light is generated by gas discharge, and each phosphor is excited to emit light by this ultraviolet light to perform color display.
  • a sub-field method is used in which a period of one field is divided into a plurality of luminance-weighted sub-fields and gradation display is performed by a combination of sub-fields that emit light.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • a predetermined voltage is applied to the scan electrode and the sustain electrode that are the display electrode pair to generate an initialization discharge, and wall charges necessary for the next address operation are formed on each electrode.
  • scan pulses are sequentially applied to the scan electrodes, and address pulses are selectively applied to the data electrodes of the discharge cells according to the image to be displayed to generate an address discharge, thereby forming wall charges on each electrode.
  • a sustain pulse is alternately applied to the display electrode pair composed of the scan electrode and the sustain electrode to generate a sustain discharge for a time corresponding to the luminance weight, and to emit light from the phosphor layer of the corresponding discharge cell. Display an image.
  • the write / maintenance separation method (ADS (Address and Display Separation) method) is commonly used.
  • ADS Address and Display Separation
  • the discharge cell that generates the address discharge there is no timing shared by the discharge cell that generates the address discharge and the discharge cell that generates the sustain discharge, so the conditions are optimal for the address discharge during the address period and the sustain discharge is optimal during the sustain period.
  • the PDP can be driven under various conditions. Therefore, the discharge control is relatively simple, and the driving margin of the PDP can be set large.
  • the sustain period is set in a period excluding the write period, if the time required for the write period becomes long due to high definition of the PDP or the like, a sufficient number of sustain pulses or sub-numbers for ensuring the image quality
  • the number of fields cannot be secured.
  • the time of one field will be exceeded unless the number of sustain pulses or the number of subfields is reduced.
  • the display electrode pair is divided into a plurality of blocks, and the subfield start times in each block are set to be shifted so that the writing periods of two or more of the plurality of blocks do not overlap in time.
  • a method is disclosed (for example, see Patent Document 1).
  • the driving time depends on various conditions such as the number of blocks, the number of scanning electrodes, the number of subfields, the number of sustain pulses, the time required for address discharge and sustain discharge, and the like. ing. For this reason, unless the number of sustain pulses or the number of subfields is reduced, the time of one field will be exceeded, and there is a possibility that a sufficient number of sustain pulses or subfields cannot be ensured.
  • the definition of the PDP is further increased, and a method of driving an ultra-high definition panel such as 2160 lines or 4320 lines is desired.
  • the writing period is required as the definition is increased. Time tends to be even longer.
  • the driving method disclosed in Patent Document 1 in order to prevent the writing periods of two or more blocks from overlapping in time, similarly, the time of one field is exceeded and sufficient luminance is ensured. However, it is difficult to secure a sufficient number of subfields.
  • the present invention has been made in view of such problems, and sets the number of subfields required to ensure sufficient image quality within one field even in an ultra-large and ultra-high definition PDP. It is an object of the present invention to provide a PDP driving method and a plasma display device that can secure sufficient luminance.
  • a driving method of a plasma display panel includes a first substrate in which a plurality of display electrode pairs each including a scan electrode and a sustain electrode are arranged side by side, and the first substrate.
  • the sustain period and the wall voltage adjustment period are set for each display electrode pair group for the subfield SFK among
  • a plasma display device includes a first substrate in which a plurality of display electrode pairs each including a scan electrode and a sustain electrode are arranged side by side, and opposed to the first substrate. And a plurality of data electrodes arranged side by side and arranged to cross the plurality of display electrode pairs in a three-dimensional manner, the plurality of display electrode pairs and the plurality of data electrodes Driving a plasma display panel in which discharge cells are formed at each of three-dimensionally intersecting positions, and scanning electrodes belonging to N display electrode pair groups obtained by dividing the plurality of display electrode pairs into N (N is an integer of 2 or more) N scan electrode driving circuits, N sustain electrode driving circuits for driving the sustain electrodes belonging to the N display electrode pair groups, and data for driving the plurality of data electrodes, respectively.
  • N is an integer of 2 or more
  • the sustain period and the wall voltage adjustment period are set synchronously for the subfield SFK between the N display electrode pair groups.
  • a control circuit for controlling the N scan electrode driving circuits, the N sustain electrode driving circuits, and the data electrode driving circuit is provided so as to be a driving method.
  • the address period, the sustain period, and the wall voltage adjustment period are set for each display electrode pair group for one subfield.
  • the address period and the sustain period so that the sustain discharge is performed at the same time when the address is continuously performed in another display electrode pair group after the address is completed in one display electrode pair group, sufficient image quality can be obtained. It is possible to set the number of subfields necessary to ensure the value within one field and to ensure sufficient luminance.
  • the write operation is stopped when any one of the display electrode pair groups is in the wall voltage adjustment period, and the drive time becomes longer by the stop period.
  • the first driving method is driven more than the second driving method.
  • Time is shortened. Therefore, depending on whether the sustain period T1 and the wall voltage adjustment period T2 satisfy a specific condition (T1> (N ⁇ 1) ⁇ T2), the first drive method or the second drive method is used. Driving time can be shortened.
  • FIG. 1 is an exploded perspective view showing the structure of the PDP in Embodiment 1 of the present invention.
  • FIG. 2 is an electrode array diagram of the PDP in Embodiment 1 of the present invention.
  • FIG. 3 is a subfield configuration diagram of a drive voltage waveform according to the first embodiment of the present invention.
  • FIG. 4 is a diagram for explaining a selection method of the second drive method and the first drive method in the first embodiment of the present invention.
  • FIG. 5 is a waveform diagram of the drive voltage applied to each electrode of the PDP in the first embodiment of the present invention.
  • FIG. 6 is a waveform diagram of a drive voltage when a ramp-shaped erase waveform is applied in the first embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of the PDP in Embodiment 1 of the present invention.
  • FIG. 2 is an electrode array diagram of the PDP in Embodiment 1 of the present invention.
  • FIG. 3 is a subfield configuration diagram of a drive voltage
  • FIG. 7 is a subfield configuration diagram of another drive voltage waveform in the first exemplary embodiment of the present invention.
  • FIG. 8 is a subfield configuration diagram of another drive voltage waveform in the first exemplary embodiment of the present invention.
  • FIG. 9 is a subfield configuration diagram of another drive voltage waveform in the first exemplary embodiment of the present invention.
  • FIG. 10 is a subfield configuration diagram of another drive voltage waveform in the first exemplary embodiment of the present invention.
  • FIG. 11 is a circuit block diagram of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 12 is a circuit diagram of a scan electrode driving circuit of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 13 is a circuit diagram of the sustain electrode driving circuit of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 14 is an electrode array diagram of the PDP in Embodiment 2 of the present invention.
  • FIG. 15 is a subfield configuration diagram of a drive voltage waveform according to the second embodiment of the present invention.
  • FIG. 16 is a diagram illustrating a driving method and a method for setting the number of display electrode pairs in the fourth embodiment of the present invention.
  • FIG. 17 is a subfield configuration diagram of a drive voltage waveform according to the fourth embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of PDP 10 according to Embodiment 1 of the present invention.
  • a plurality of display electrode pairs 24 each composed of a scan electrode 22 and a sustain electrode 23 are formed on a glass front substrate 21 (first substrate).
  • Scan electrode 22 and sustain electrode 23 each have a wide transparent electrode 22a and transparent electrode 23a in order to generate a discharge in the discharge gap between scan electrode 22 and sustain electrode 23 to extract light.
  • a narrow bus electrode 22b and a bus electrode 23b are respectively stacked at positions far from the discharge gap.
  • a dielectric layer 25 and a protective layer 26 are laminated on the front substrate 21 so as to cover the scan electrodes 22 and the sustain electrodes 23.
  • a plurality of data electrodes 32 are formed on the rear substrate 31 (second substrate) so as to be parallel to each other.
  • a dielectric layer 33 is formed on the back substrate 31 so as to cover the data electrodes 32, and a lattice-like partition wall 34 is formed thereon. In the space formed by the upper surface of the dielectric layer 33 and the side surfaces of the partition walls 34, phosphor layers 35 that emit red, green, and blue light are provided.
  • the front substrate 21 and the back substrate 31 formed as described above are minute so that the display electrode pair 24 and the data electrode 32 are three-dimensionally crossed (hereinafter, may be abbreviated as “intersect”). They are arranged opposite to each other across the discharge space, and the outer periphery thereof is sealed with a sealing material such as glass frit.
  • a rare gas such as neon, argon, or xenon or a mixed gas thereof is sealed as a discharge gas, and is partitioned into a plurality of spaces by partition walls 34.
  • the PDP 10 according to the first embodiment is configured, and a discharge cell is formed at a portion where the display electrode pair 24 and the data electrode 32 intersect.
  • each phosphor is excited to emit light by ultraviolet rays generated by gas discharge to perform color display.
  • the structure of the PDP 10 is not limited to that described above, and for example, a structure having stripe-shaped partition walls 34 may be used.
  • FIG. 2 is an electrode array diagram of PDP 10 according to Embodiment 1 of the present invention.
  • scan electrodes 22 SC1 to SC2160
  • sustain electrodes 23 SU1 to SU2160
  • data electrodes 32 D1 to Dm
  • the discharge cells are formed, for example, at a portion where a pair of scan electrode SC2 and sustain electrode SU2 and one data electrode D2 intersect, and as a whole, m ⁇ 2160 cells are formed in the discharge space.
  • the number of display electrode pairs 24 is 2160. However, the number is not limited to this, and there is no particular limitation.
  • Display electrode pairs 24 (2160 pairs) composed of scan electrodes SC1 to SC2160 and sustain electrodes SU1 to SU2160 are divided into a plurality of display electrode pair groups. As shown in FIG. 2, in the first embodiment, the display electrode pair 24 (scan electrodes SC1 to SC1080 and sustain electrodes SU1 to SU1080) located in the upper half is divided into two parts by vertically dividing the PDP 10 into the first half.
  • the display electrode pair group I and the display electrode pair 24 (scan electrodes SC1081 to SC2160 and sustain electrodes SU1081 to SU2160) located in the lower half are referred to as a second display electrode pair group II. A method of determining the number N of display electrode pair groups will be described later.
  • the PDP 10 is divided into two display electrode pair groups by dividing the PDP 10 into upper and lower parts, but the two display electrode pair groups may be divided into odd and even numbers. That is, scan electrodes SC1, SC3,..., SC2159 and sustain electrodes SU1, SU3,..., SU2159 are set as the first display electrode pair group I, and scan electrodes SC2, SC4, ... SC2160 and sustain electrodes SU2, SU4 are displayed. ,... SU2160 may be used as the second display electrode pair group II (not shown). Interlaced division is preferable because the luminance difference for each display electrode pair group is relaxed and the image quality is improved.
  • FIG. 3 is a subfield configuration diagram of drive voltage waveforms when applied to scan electrodes SC1 to SC2160 of PDP 10 according to the first embodiment of the present invention.
  • the time (period) of one field is set to 16.7 ms, for example.
  • M is an integer of 2 or more subfields
  • 10 subfields SF1 to SF10 are included in one field.
  • Each subfield has an initialization period, an address period, an erase period, and a sustain period.
  • the initialization period is a period in which an initialization discharge is generated and a wall voltage (wall charge) necessary for the next address operation is formed on each electrode.
  • the address period is a period in which an address discharge is selectively generated according to an image to be displayed, and a wall voltage (wall charge) necessary for the next sustain discharge is formed on each electrode.
  • the sustain period is a period in which the sustain discharge is generated for a time corresponding to the luminance weight.
  • the erasing period is a period in which erasing discharge is generated to erase unnecessary wall voltage (wall charge).
  • a period between a sustain period of a certain subfield and an address period of the next subfield is defined as a “wall voltage adjustment period”.
  • the wall voltage (wall charge) is set in preparation for the next write operation (so that the next write operation can be performed appropriately).
  • the period for adjustment is defined as “wall voltage adjustment period”.
  • the erasing period and the subsequent initialization period correspond to the wall voltage adjustment period.
  • the subfield can be configured to omit the erase period.
  • the wall voltage adjustment period is substantially constituted only by the initialization period and is located at the head of the subfield.
  • the subfield can be configured so that the transition between the erase period and the initialization period gradually shifts so that the boundary between them is not obvious.
  • the wall voltage adjustment period is located across two subfields that are adjacent to each other.
  • the subfield is configured such that the erase period and the initialization period are performed in a time-series overlapping manner (partially or entirely), or the erase period and the initialization period are mixed and integrated. It can be configured to be carried out automatically. In these cases, the wall voltage adjustment period is located across two subfields that are adjacent to each other, or is located at the beginning of the subfield.
  • At least the sustain period and the wall voltage adjustment period are between the first display electrode pair group I and the second display electrode pair group II.
  • Such a subfield driving method is referred to as a second driving method.
  • the sustain period and the wall voltage adjustment period are set between each display electrode pair between the first display electrode pair group I and the second display electrode pair group II. It is arranged for each group. Further, in such a subfield, the address period is arranged so that the address operation is continuously performed in any one of the display electrode pair groups in the period excluding the wall voltage adjustment period.
  • a subfield driving method is referred to as a first driving method. Note that, in any of the first driving method and the second driving method, the writing operation is prohibited (restricted) while any of the display electrode pair groups is in the wall voltage adjustment period.
  • the length of the sustain period and the length of the wall voltage adjustment period between the sustain period and the write period of the next subfield are set for each subfield in one field. Compared to the above, a method that shortens the driving time is selected.
  • FIG. 4 is a diagram for explaining selection of the first drive method or the second drive method in the first embodiment of the present invention.
  • the subfield driving time by the second driving method shown in FIG. 4 can be expressed by (Equation 1), and the subfield driving time by the first driving method can be expressed by (Equation 2).
  • the driving time of this subfield is represented by the time from the start of the writing period of a certain subfield to the end of the wall voltage adjustment period between the sustaining period of the subfield and the writing period of the next subfield.
  • Driving time difference maintenance period (T1) ⁇ wall voltage adjustment period (T2)
  • the first drive method is used
  • the sustain period (T1) is shorter than the wall voltage adjustment period (T2)
  • the second drive method is used.
  • the driving time can be shortened by 425 ⁇ s by using SF7 to SF10 having 31 or less sustain pulses as the second driving method.
  • the number of sustain pulses can be reduced, so that the second drive
  • the number of subfields from which a method can be selected increases, and the driving time can be further shortened.
  • the shortened drive time can be used to improve drive margin and image quality.
  • an all-cell initialization period is provided in the first subfield (SF1) of one field, and all discharge cells are initialized and discharged at the same time.
  • the first display electrode pair group I scan pulses are sequentially applied to the scan electrodes SC1 to SC1080 to start the address period in SF1. At this time, it is desirable to apply the scan pulse as short as possible and continuously as long as possible so that the writing operation is continuously performed.
  • the second display electrode pair group II is a rest period in which discharge is not generated, as will be described in detail later, during the address period of the first display electrode pair group I.
  • the sustain period of SF1 and the wall voltage adjustment period between the sustain period and the address period of the next subfield ie, (SF1 erase period + SF2 Compare the initialization period).
  • the first drive method is selected. Accordingly, the first display electrode pair group I starts the sustain period in SF1, and the second display electrode pair group II starts the address period in SF1.
  • the process proceeds to the erase period, and an erase discharge is generated for the discharge cells discharged in the sustain period.
  • the initialization period in SF2 is started, and an initialization discharge for the next address operation is generated.
  • the write operation is stopped during the wall voltage adjustment period of the first display electrode pair group I, that is, during the erase period and the initialization period. That is, in the first embodiment, when one of the first display electrode pair group I and the second display electrode pair group II corresponds to the wall voltage adjustment period (erase period and initialization period), the write operation is performed. To stop. This is not only for erasing the wall voltage during the erase period and the initialization period, but also for adjusting the wall voltage on the data electrode in preparation for the write operation in the next write period, so the voltage of the data electrode is fixed. Because it is better to keep it.
  • the address operation in SF1 is resumed in the second display electrode pair group II. Then, after the address operation in SF1 of the second display electrode pair group II is completed, the address operation in SF2 is started in the first display electrode pair group I, and in SF2 in the second display electrode pair group II. Start the period.
  • the process proceeds to the erase period, and an erase discharge is generated for the discharge cells discharged in the sustain period.
  • the initialization period in SF2 is started, and an initialization discharge for the next address operation is generated.
  • the write operation is stopped during the wall voltage adjustment period of the second display electrode pair group II, that is, during the erase period and the initialization period. Then, after the initialization period in SF2 of the second display electrode pair group II ends, the address operation in SF2 is resumed in the first display electrode pair group I.
  • the operation in the first drive method is repeated from the all-cell initialization period to the end of the write period in SF7 of the first display electrode pair group I.
  • the sustain period of SF7 and the wall voltage adjustment period between the sustain period and the address period of the next subfield (the erase period of SF7 + the initialization period of SF8) ).
  • the second drive method is selected. Therefore, after the address period in SF7 of the second display electrode pair group II is completed, the sustain period of SF7 is synchronized between the first display electrode pair group I and the second display electrode pair group II. Let's start. Since the sustain period of SF7 to SF10 is shorter than the wall voltage adjustment period, the second drive method is selected from the sustain period of SF7 to the end of the erase period of SF10, and one field ends.
  • FIG. 5 is a waveform diagram of the drive voltage applied to each electrode of PDP 10 in the first exemplary embodiment of the present invention.
  • the all-cell initializing period in which the initializing discharge is generated in all the discharge cells is provided in the first subfield (SF1) of one field.
  • an erase period for generating an erase discharge for the discharge cells discharged in the sustain period is provided.
  • FIG. 5 shows the case where SF1 is driven by the first driving method and SF2 is driven by the second driving method, but the present invention is not limited to this.
  • 0V is applied to the data electrodes D1 to Dm and the sustain electrodes SU1 to SU2160, respectively.
  • Scan electrode SC1 to SC2160 are applied with a ramp waveform voltage that gradually increases from sustain voltage SU1 to SU2160 and data electrodes D1 to Dm to voltage V2 that is lower than or equal to the discharge start voltage toward voltage V2 that exceeds the discharge start voltage. . While this ramp waveform voltage rises, a weak initializing discharge is generated between scan electrodes SC1 to SC2160 and sustain electrodes SU1 to SU2160, and between scan electrodes SC1 to SC2160 and data electrodes D1 to Dm. .
  • negative wall voltages are accumulated on scan electrodes SC1 to SC2160, and positive wall voltages are accumulated on data electrodes D1 to Dm and sustain electrodes SU1 to SU2160.
  • the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like. During this period, the voltage Vd may be applied to the data electrodes D1 to Dm.
  • the voltage 0 (V) is applied to the data electrodes D1 to Dm
  • the positive voltage Ve1 is applied to the sustain electrodes SU1 to SU2160.
  • Scan electrodes SC1 to SC2160 are applied with ramp waveform voltage that gradually decreases from sustain voltage SU1 to SU2160 and data electrodes D1 to Dm to voltage V4 that is lower than the discharge start voltage toward voltage V4 that exceeds the discharge start voltage. To do. While this ramp waveform voltage is decreasing, a weak initializing discharge is generated between scan electrodes SC1 to SC2160 and sustain electrodes SU1 to SU2160, and between scan electrodes SC1 to SC2160 and data electrodes D1 to Dm. .
  • the negative wall voltage on scan electrodes SC1 to SC2160 and the positive wall voltage on sustain electrodes SU1 to SU2160 are weakened, and the positive wall voltage on data electrodes D1 to Dm becomes a value suitable for the write operation. Adjusted.
  • the voltage Vc is applied to the scan electrodes SC1 to SC2160, and the initialization operation for performing the initializing discharge on all the discharge cells is completed.
  • the address period in SF1 is started.
  • This writing is a single scan method, and writing is sequentially performed on 1080 lines as follows. Specifically, positive voltage Ve2 is applied to sustain electrodes SU1 to SU1080. A scan pulse having a negative voltage Va is applied to the scan electrode SC1 of the first line, and a positive voltage Vd is applied to the data electrode Dk (k is any one of 1 to m) of the discharge cell to be lit. Apply the write pulse.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC1 is the difference between the externally applied voltage (address pulse voltage Vd ⁇ scan pulse voltage Va) and the wall voltage on the data electrode Dk and the wall on the scan electrode SC1.
  • the difference from the voltage is added and exceeds the discharge start voltage.
  • a discharge is started between data electrode Dk and scan electrode SC1, and later progresses to a discharge between sustain electrode SU1 and scan electrode SC1, thereby generating an address discharge.
  • a positive wall voltage is accumulated on scan electrode SC1
  • a negative wall voltage is accumulated on sustain electrode SU1 and data electrode Dk.
  • the scan pulse voltage Va is applied to the scan electrode SC2 of the second line, and the address pulse voltage Vd is applied to the data electrode Dk of the discharge cell to be lit.
  • the discharge cells in the second line to which the scan pulse voltage Va and the address pulse voltage Vd are simultaneously applied an address discharge occurs and an address operation is performed.
  • the address operation is repeated until the discharge cell of the 1080th line belonging to the first display electrode pair group I, and an address discharge is selectively generated for the discharge cells to be lit to cause wall charges on the electrodes.
  • the voltage Vc is applied to the scan electrodes SC1081 to SC2160 belonging to the second display electrode pair group II, and the voltage Ve1 is applied to the sustain electrodes SU1081 to SU2160. Up to a rest period in which no discharge occurs.
  • the sustain period of SF1 and the wall voltage adjustment period between the sustain period and the address period of the next subfield (the erase period of SF1 + the initialization period of SF2) ).
  • the sustain pulse of SF1 is 90
  • the wall voltage adjustment period is 150 ⁇ s
  • the sustain period in SF1 of the first display electrode pair group I for example, 90 sustain pulses are alternately applied to scan electrodes SC1 to SC1080 and sustain electrodes SU1 to SU1080, and the discharge cells in which address discharge has been performed are performed. Make it emit light.
  • the specific operation during the maintenance period is as follows.
  • a sustain pulse having a positive voltage Vs is applied to scan electrodes SC1 to SC1080, and 0 V is applied to sustain electrodes SU1 to SU1080.
  • the voltage difference between the scan electrode SCi (i is any of 1 to 1080) and the sustain electrode SUi (i is any of 1 to 1080) is the sustain pulse voltage Vs.
  • the difference between the wall voltage on the scan electrode SCi and the wall voltage on the sustain electrode SUi is added and exceeds the discharge start voltage.
  • a sustain discharge is generated between scan electrode SCi and sustain electrode SUi to excite the discharge gas.
  • the phosphor layer 35 emits light by ultraviolet rays generated when the excited discharge gas transitions to a stable state. As a result, a negative wall voltage is accumulated on scan electrode SCi, and a positive wall voltage is accumulated on sustain electrode SUi.
  • sustain pulse voltage Vs is alternately applied to scan electrodes SC1 to SC1080 and sustain electrodes SU1 to SU1080, and a potential difference is applied between scan electrodes SC1 to SC1080 and sustain electrodes SU1 to SU1080, thereby writing data.
  • the sustain discharge is continuously performed in the discharge cell in which the address discharge is generated in the period.
  • erase discharge is realized by applying voltage Ve1 to sustain electrodes SU1 to SU1080 immediately after voltage Vs is applied to scan electrodes SC1 to SC1080.
  • the initialization period in SF2 is started.
  • a positive voltage Ve1 is applied to sustain electrodes SU1 to SU1080, and a ramp waveform voltage that gently falls from voltage Vs toward voltage V4 is applied to scan electrodes SC1 to SC1080. While the ramp waveform voltage is decreasing, a weak initializing discharge is generated between scan electrodes SC1 to SC1080 and sustain electrodes SU1 to SU1080, and between scan electrodes SC1 to SC1080 and data electrodes D1 to Dm. .
  • the negative wall voltage on scan electrodes SC1 to SC1080 and the positive wall voltage on sustain electrodes SU1 to SU1080 are weakened, and the positive wall voltage on data electrodes D1 to Dm is set to a value suitable for the write operation. Adjusted.
  • the positive voltage Ve2 is applied to the sustain electrodes SU1081 to SU2160.
  • a scan pulse having a negative voltage Va is applied to scan electrode SC1081, which is the first line of second display electrode pair group II, and data electrode Dk (k is any one of 1 to m) of the discharge cell to emit light. ) Is applied with an address pulse having a positive voltage Vd.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC1081 is the difference between the externally applied voltage (address pulse voltage Vd ⁇ scan pulse voltage Va) and the wall voltage on the data electrode Dk and the wall on the scan electrode SC1081. The difference from the voltage is added and exceeds the discharge start voltage.
  • a discharge is started between data electrode Dk and scan electrode SC1081, and later progresses to a discharge between sustain electrode SU1081 and scan electrode SC1081 to generate an address discharge.
  • a positive wall voltage is accumulated on scan electrode SC1081
  • a negative wall voltage is accumulated on sustain electrode SU1081 and data electrode Dk.
  • the scan pulse voltage Va is applied to the scan electrode SC1082 which is the second line of the second display electrode pair group II, and the address pulse voltage Vd is applied to the data electrode Dk of the discharge cell to be lit.
  • the discharge cell of the 1082th line second line in the second display electrode pair group II to which the scan pulse voltage Va and the address pulse voltage Vd are simultaneously applied, an address discharge occurs, and the address operation is performed. Is called.
  • the address operation is repeated until reaching the discharge cell of the 2160th line belonging to the second display electrode pair group II, and an address discharge is selectively generated for the discharge cells to emit light, so that wall charges are formed on each electrode. Form.
  • the wall voltage adjustment period (erase period and initialization period). Stops the write operation. This is because the wall voltage adjustment period (erase period and initialization period) is not only for erasing the wall voltage, but also for adjusting the wall voltage on the data electrode in preparation for the write operation in the next write period. This is because the voltage of the data electrode should be fixed. Therefore, after the initialization period in SF2 of the first display electrode pair group I ends, the address operation in SF1 is resumed in the second display electrode pair group II, and the discharge cell in the 2160th line is reached. Until the above operation is repeated.
  • the wall voltage adjustment period erase period and initialization period
  • the positive voltage Ve2 is applied to the sustain electrodes SU1 to SU1080 as in the address period of SF1.
  • Scan pulse voltage Va is sequentially applied to scan electrodes SC1 to SC1080, and address pulse voltage Vd is applied to data electrode Dk of the discharge cell to be lit.
  • the address operation is performed in the discharge cells on the 1st to 1080th lines.
  • the sustain period in SF1 is started in the second display electrode pair group II.
  • 90 sustain pulses are alternately applied to scan electrodes SC1081 to SC2160 and sustain electrodes SU1081 to SU2160 to cause the discharge cells that have performed the address discharge to emit light.
  • the erasing period is started, and after the erasing period, the initialization period in SF2 is started.
  • the first display electrode pair group I stops the address operation in SF2. After the initialization period in SF2 of the second display electrode pair group II, in the first display electrode pair group I, the address operation in SF2 is restarted and the above operation is repeated until the discharge cell on the 1080th line is reached.
  • the detailed operation of the sustain period, erase period, and initialization period of the second display electrode pair group II is the same as that of the first display electrode pair group I, and a description thereof will be omitted.
  • the sustain period is started simultaneously for all the discharge cells.
  • nine sustain pulses are alternately applied to scan electrodes SC1 to SC2160 and sustain electrodes SU1 to SU2160 to cause the discharge cells that have performed the address discharge to emit light.
  • the initialization period in SF3 is started.
  • a positive voltage Ve1 is applied to sustain electrodes SU1 to SU2160, and a ramp waveform voltage that gently decreases from voltage Vs toward voltage V4 is applied to scan electrodes SC1 to SC2160. While this ramp waveform voltage is decreasing, a weak initializing discharge is generated between scan electrodes SC1 to SC2160 and sustain electrodes SU1 to SU2160, and between scan electrodes SC1 to SC2160 and data electrodes D1 to Dm. .
  • the negative wall voltage on scan electrodes SC1 to SC2160 and the positive wall voltage on sustain electrodes SU1 to SU2160 are weakened, and the positive wall voltage on data electrodes D1 to Dm becomes a value suitable for the write operation. Adjusted.
  • the voltage Vc is applied to the scan electrodes SC1 to SC2160, and the initialization operation for performing the initializing discharge on the discharge cells sustained and discharged at SF2 is completed.
  • the address period in SF3 of the first display electrode pair group I is started, and the sustain period of SF3 and the wall voltage adjustment period (the erase period of SF3) between this sustain period and the address period of the next subfield + SF4 initialization period) and select either the first driving method or the second driving method.
  • the second driving method is selected and the period of one field is ended.
  • an initialization period may be provided between the erase period of SF10 and the all-cell initialization period of SF1 in order to further stabilize the discharge in the all-cell initialization period of the next field.
  • Ve2 since the voltage Ve2 and the voltage Ve1 are close to each other, Ve2 may be replaced with Ve1 in order to simplify the drive circuit.
  • the sustain period and the wall voltage adjustment period (erasing period + between the sustain period and the write period of the next subfield) Compared with the initialization period), it is possible to select either the first drive method or the second drive method, thereby reducing the drive time.
  • FIG. 6 is a waveform diagram of a drive voltage when a ramp-shaped erase waveform is applied in the first embodiment of the present invention.
  • a ramp waveform voltage that gently rises to voltage V5 is applied to scan electrode SCi, and a ramp waveform voltage that gently falls to voltage V4 is applied in the next initialization period.
  • the wall voltage on each electrode is controlled more accurately, the address discharge in the next subfield is miniaturized, Discharge crosstalk can be suppressed.
  • FIG. 7 is a subfield configuration diagram of another drive voltage waveform in the first exemplary embodiment of the present invention.
  • the number of sustain pulses decreases in a descending order for each of SF1 to SF10.
  • the last SF10 has the minimum number of sustain pulses and does not change, but in SF1 to SF9, the number of sustain pulses ( Maintenance period) is increasing in order of increasing for each subfield. The effects obtained by this method will be described below.
  • the longer the waiting time from initializing discharge to the next address discharge the more the wall charge accumulated by the initializing discharge disappears, and the addressing failure tends to occur. It is better to perform address discharge immediately.
  • the address discharge is immediately performed in the subfield having a large luminance weight, but in the subfield having the small luminance weight, the waiting time is long until the address discharge, and the address defect is likely to occur.
  • the numbers of sustain pulses are arranged in ascending order as shown in FIG. 7, the address discharge can be performed stably because the subfield having a small luminance weight can be addressed immediately after the initializing discharge.
  • the subfield having the lowest luminance weight and the highest possibility of lighting is arranged in the last SF 10 because (1) To shorten the drive time, (2 ) Since the minimum brightness is inconspicuous even if a lighting failure occurs, (3) means for reducing the minimum brightness by reducing the drive margin in order to improve the low gradation characteristics by providing an all-cell initialization period immediately after the SF 10 Because it can be used.
  • the luminance As described above, immediately before the all-cell initializing period (in the case of the all-cell initializing period of the first field of P (P is an integer), in the last subfield SFM in the P-1 first field), the luminance Conventionally, there has been a subfield configuration in which a subfield with the smallest weight is arranged. However, the subfield with the minimum luminance weight is arranged in the first SF1 in the past, whereas FIG. 7 is arranged in the last SF10. According to this method, the waiting time from the all-cell initializing discharge to the address discharge of the subfield with the smallest luminance weight can be shortened, and the address discharge of the subfield with the smallest luminance weight can be stably performed. it can.
  • FIG. 8 is a subfield configuration diagram of another drive voltage waveform in the first exemplary embodiment of the present invention.
  • 3 and 7 show the case where the erasing period is provided immediately after the sustaining period
  • FIG. 8 shows the case where the erasing period and the initialization period are provided immediately before the writing period. According to this method, the waiting time from the initialization discharge to the next address discharge is shortened, and the address discharge can be performed stably.
  • FIG. 9 is a subfield configuration diagram of another drive voltage waveform in the first exemplary embodiment of the present invention.
  • an erasing period and an initializing period are provided immediately before the writing period, and the second display electrode pair when the first display electrode pair group I is the erasing period and the initializing period.
  • the sustain operation is performed in the group II, and the sustain operation is performed in the first display electrode pair group I when the second display electrode pair group II is in the erase period and the initialization period.
  • the period during which the sustain operation is performed may be either the erase period or the initialization period for the other display electrode pair group. According to this method, since the number of sustain pulses can be further increased in one field, luminance and gradation can be further improved.
  • FIG. 10 is a subfield configuration diagram of another drive voltage waveform according to Embodiment 1 of the present invention.
  • PDP has a problem that address discharge after all-cell initialization discharge is strong, and discharge crosstalk is likely to occur between discharge cells. Therefore, in FIG. 10, the luminance weights of the first SF1 and the last SF10 in FIG. 7 are interchanged, and the first SF1 is the subfield with the smallest luminance weight, and the last SF10 is the subfield with the second smallest luminance weight.
  • the expression of low-luminance gradation is reduced. Discharge crosstalk between discharge cells can be suppressed while minimizing. Note that the method of FIGS. 8 and 9 can be applied to this method.
  • the sustain periods of the subfields SF1 to SF10 in one field are set in a simple ascending order or descending order, or the last SF 10 has the smallest luminance weight.
  • the ascending order is performed twice in one field (hereinafter referred to as “ascending order twice”) and the descending order is performed twice. (Hereinafter referred to as descending order twice).
  • the number of sustain pulses in each subfield is “1”, “2”, “4”, “11”, “22”, “ 44 ”,“ 5 ”,“ 7 ”,“ 20 ”,“ 42 ”.
  • SF1 which is the first of the first ascending sequence (the luminance weight is minimum in the first ascending sequence) and the first of the second ascending sequence (in the second ascending sequence) SF7 which is the luminance weight minimum) may be always lit (however, it may be implemented on a screen other than 0 gradation, that is, all black display).
  • the last SF 10 may be the subfield with the smallest luminance weight.
  • the number of sustain pulses in each subfield is “2”, “4”, “11”, “22”, “44”, “5” in order from the first SF1 to the last SF10. , “7”, “20”, “42”, “1”.
  • SF7 which is the second subfield with the lowest luminance weight in the second ascending order, may be constantly lit.
  • the number of sustain pulses in each subfield is “44”, “22”, “11”, “4”, “2”, “2” in the order from the first SF1 to the last SF10. 1 ”,“ 42 ”,“ 20 ”,“ 7 ”,“ 5 ”.
  • FIG. 11 is a circuit block diagram of plasma display device 100 in accordance with the first exemplary embodiment of the present invention.
  • the plasma display device 100 includes a PDP 10, an image signal processing circuit 41, a data electrode drive circuit 42, scan electrode drive circuits 43a and 43b, sustain electrode drive circuits 44a and 44b, timing.
  • a generation circuit 45, a drive system selection circuit 46, and a power supply circuit (not shown) for supplying power necessary for each circuit block are provided.
  • the control circuit according to the present invention is realized by the image signal processing circuit 41, the timing generation circuit 45, and the drive method selection circuit 46.
  • the image signal processing circuit 41 converts the input image signal into image data indicating light emission / non-light emission for each subfield based on the timing signal from the timing generation circuit 45.
  • the data electrode drive circuit 42 includes m switches for applying the write pulse voltage Vd or 0 V to each of the data electrodes D1 to Dm, and the image data output from the image signal processing circuit 41 is transferred to each data electrode. It converts into the address pulse corresponding to D1-Dm, and applies to each data electrode D1-Dm.
  • the driving method selection circuit 46 calculates a sustain period of each subfield based on the number of sustain pulses transmitted from the image signal processing circuit 41 and outputs the result. Compare the sustain period output by the operation unit and the wall voltage adjustment period (erase period + initialization period) between the sustain period and the write period of the next subfield in the order of a plurality of subfields included in And it has a selection part (not shown) which chooses either the 1st drive system or the 2nd drive system as a drive system for every subfield.
  • the timing generation circuit 45 includes the image signal processing circuit 41, the data electrode drive circuit 42, the scan electrode drive circuits 43a and 43b, and the sustain electrode drive circuits 44a and 44b.
  • Various timing signals for controlling the operation are generated and transmitted to each circuit.
  • the timing generation circuit 45 generates a field start signal when a predetermined time has elapsed from the vertical synchronization signal V, and the initializing period, writing period, sustain period of each subfield starting from this field start signal, A timing signal for instructing the start of the erase period is generated. Furthermore, by counting the clocks starting from the timing signal that instructs the start of each period, a timing signal that indicates the timing of pulse generation is generated for each drive circuit 41, 42, 43a, 43b, 44a, and 44b. Supply.
  • the scan electrode drive circuit 43a drives the scan electrodes SC1 to SC1080 of the first display electrode pair group I based on the timing signal transmitted from the timing generation circuit 45, and the scan electrode drive circuit 43b The scan electrodes SC1081 to SC2160 of the second display electrode pair group II are driven based on the timing signal transmitted from.
  • the sustain electrode drive circuit 44a drives the sustain electrodes SU1 to SU1080 of the first display electrode pair group I based on the timing signal supplied from the timing generation circuit 45, and the sustain electrode drive circuit 44b Based on the timing signal supplied from the circuit 45, the sustain electrodes SU1081 to SU2160 of the second display electrode pair group II are driven.
  • FIG. 12 is a circuit diagram of scan electrode drive circuit 43a of plasma display device 100 in the first exemplary embodiment of the present invention.
  • scan electrode drive circuit 43 a of plasma display device 100 in the first exemplary embodiment includes sustain pulse generation circuit 50, initialization pulse generation circuit 60, and scan pulse generation circuit 70.
  • the scan electrode drive circuit 43b has the same configuration as that of the scan electrode drive circuit 43a, and thus description thereof is omitted.
  • Sustain pulse generation circuit 50 is a circuit that applies sustain pulses to scan electrodes SC1 to SC1080, and includes a power recovery capacitor C51, switching elements Q51 and Q52, a backflow prevention diode D51 and a power recovery unit 50a. D52, a resonance inductor L51, and switching elements Q55 and Q56 constituting a voltage clamp unit.
  • the interelectrode capacitance C between the scan electrode 22 and the sustain electrode 23, which is the display electrode pair 24, and the inductor L51 are LC-resonated, and the sustain pulse rises and falls.
  • the sustain pulse rises the electric charge stored in the power recovery capacitor C51 is moved to the interelectrode capacitance C via the switching element Q51, the diode D51, and the inductor L51.
  • the sustain pulse falls the charge stored in the interelectrode capacitance C is returned to the power recovery capacitor C51 via the inductor L51, the diode D52, and the switching element Q52.
  • the power recovery unit 50a can drive the display electrode pair 24 by LC resonance without being supplied with power from the power source, the power consumption is ideally zero.
  • the power recovery capacitor C51 has a sufficiently large capacity compared to the interelectrode capacity C, and approximately half (Vs / 2) of the sustain pulse voltage Vs is charged so as to serve as a power source for the power recovery unit 50a. Yes.
  • the timing generation circuit 45 is adjusted so that the sustain pulse rise and fall times are longer than in the first drive method subfield.
  • the rise time of the second drive method may be about ⁇ N times the rise time of the first drive method.
  • the fall time may be approximately ⁇ N times that of the first drive method in the second drive method.
  • the display electrode pair 24 driven via the switching element Q55 is connected to the power source and clamped to the sustain pulse voltage Vs. Further, the display electrode pair 24 driven through the switching element Q56 is grounded and clamped to 0V. Therefore, the impedance at the time of voltage application by a voltage clamp part is small, and the big discharge current by strong sustain discharge can be sent stably.
  • sustain pulse generating circuit 50 applies sustain pulse voltage Vs to scan electrodes SC1 to SC1080 by controlling switching elements Q51, Q52, Q55, and Q56.
  • the said switching element can be comprised using elements generally known, such as MOSFET and IGBT.
  • the sustain pulse generation circuit 50 does not need to be divided into two for each display electrode pair group, and may be combined into one.
  • the initialization pulse generating circuit 60 includes a Miller integration circuit 61 for applying a slowly rising ramp waveform voltage to the scan electrodes SC1 to SC1080 and a mirror for applying a slowly falling ramp waveform voltage during the initialization period.
  • An integrating circuit 62 and switching elements Q63 and Q64 are provided.
  • the switching elements Q63 and Q64 are separation switches, and are provided to prevent a current from flowing backward through the parasitic diodes of the switching elements constituting the sustain pulse generation circuit 50 and the initialization pulse generation circuit 60.
  • Such an initialization pulse generating circuit 60 can apply a ramp waveform voltage toward the positive voltage V2 or the negative voltage V4 to the scan electrodes SC1 to SC1080 at once.
  • Scan pulse generation circuit 70 includes switching elements Q71H1 and Q71L1 to Q71H1080 and Q71L1080 for applying scan pulse voltage Va to scan electrodes SC1 to SC1080, respectively, as necessary (for example, switching for applying to scan electrode SC2).
  • the elements are Q71H2 and Q71L2.
  • scan pulse voltage Va is sequentially applied to scan electrodes SC1 to SC1080 at the timing described above.
  • FIG. 13 is a circuit diagram of sustain electrode drive circuit 44a of plasma display device 100 in accordance with the first exemplary embodiment of the present invention.
  • sustain electrode drive circuit 44 a of plasma display device 100 includes sustain pulse generation circuit 80 and constant voltage generation circuit 90. Since sustain electrode drive circuit 44b has the same configuration as sustain electrode drive circuit 44a, description thereof is omitted.
  • Sustain pulse generation circuit 80 is a circuit that applies sustain pulses to sustain electrodes SU1 to SU1080, and includes a power recovery capacitor C81, switching elements Q81 and Q82, a backflow prevention diode D81 and a power recovery unit 80a. D82, a resonance inductor L81, and switching elements Q85 and Q86 constituting a voltage clamp unit. Since sustain pulse generation circuit 80 has the same configuration as sustain pulse generation circuit 50, a detailed description of its operation is omitted.
  • the constant voltage generation circuit 90 includes switching elements Q91 and Q92 and backflow prevention diodes D91 and D92.
  • constant voltage generation circuit 90 applies positive voltage Ve1 to sustain electrodes SU1 to SU1080 via switching element Q91 and backflow prevention diode D91.
  • positive voltage Ve2 is applied to sustain electrodes SU1 to SU1080 via switching element Q92 and backflow prevention diode D92.
  • the present invention is not limited to this, and the display electrode pair is divided.
  • the number of groups is desirably determined based on the maximum number of sustain pulses applied to the display electrode pair 24 during the sustain period.
  • FIG. 14 is an electrode array diagram of PDP 10 in the second exemplary embodiment of the present invention.
  • the PDP 10 is divided into four in the vertical direction to be divided into four display electrode pair groups, and the first display electrode pair group I (scan electrodes SC1 to SC540 and sustain electrodes) in order from the top of the PDP 10.
  • the first display electrode pair group I scan electrodes SC1 to SC540 and sustain electrodes
  • second display electrode pair group II (scan electrodes SC541 to SC1080 and sustain electrodes SU541 to SU1080), third display electrode pair group III (scan electrodes SC1081 to SC1620 and sustain electrodes SU1081 to SU1620), second 4 display electrode pair group IV (scan electrodes SC1621 to SC2160 and sustain electrodes SU1621 to SU2160).
  • FIG. 15 is a subfield configuration diagram of the drive voltage waveform in the second embodiment of the present invention corresponding to FIG.
  • the number of sustain pulses applied to the display electrode pair 24 in the sustain period can be increased, and the light emission luminance of the PDP 10 can be increased.
  • the erase period and the initialization period are provided immediately before the write period of the next subfield.
  • driving is performed so that the address operation is continuously performed in any one of the plurality of display electrode pair groups in a period excluding the initialization period and the erasing period.
  • a period in which no discharge is generated is provided between the address period and the sustain period so that the sustain period ends immediately before the erase period.
  • the erasing discharge can be performed using the priming generated by the sustain discharge, and a stable erasing operation can be performed.
  • the driving method of the PDP 10 is provided with the driving method selection circuit 46 that selects between the first driving method and the second driving method. In the third embodiment of the present invention, this driving method is selected.
  • the drive system selection circuit 46 is omitted.
  • the image signal processing circuit 41 has a built-in LUT (look-up table), and each of the subfields in this LUT is either the first drive method or the second drive method.
  • the driving method is stored in advance. That is, the control circuit according to the present invention is realized by the image signal processing circuit 41 and the timing generation circuit 45.
  • the driving method of the PDP 10 is the first driving method or the second driving method is determined by the same standard as in the first and second embodiments.
  • one field period includes both a subfield driven by the first driving method and a subfield driven by the second driving method.
  • the drive control of the PDP 10 is simplified and the configuration of the peripheral circuits of the PDP 10 is simplified as compared with the first and second embodiments.
  • Embodiment 4 of the present invention exemplifies a mode in which the sustain period of each subfield is set within a specific range.
  • the number of display electrode pair groups is N
  • the time required to perform one address operation in all the discharge cells is Tw
  • the subfield of each display electrode pair group is Is set in accordance with the luminance weight of the subfield within a range of Tw ⁇ (N ⁇ 1) / N or less.
  • the sustain period is set so as to satisfy the inequality Ts (time allocated to the sustain period of the subfield with the maximum luminance weight) ⁇ Tw ⁇ (N ⁇ 1) / N.
  • Tw indicates the time required to perform one write operation by the single scan method of sequentially writing to a plurality of display electrode pairs existing in the entire panel.
  • the write periods for each of the plurality of display electrode pair groups do not overlap each other. That is, writing is not performed on two or more display electrode pair groups at the same time.
  • FIG. 16 is a diagram for explaining a driving method and a method of setting the number of display electrode pair groups in the fourth embodiment, and schematically shows a driving voltage waveform in one field period applied to scan electrodes SC1 to SC2160 of PDP 10. It is the figure shown in.
  • the vertical axis represents scan electrodes SC1 to SC2160, and the horizontal axis represents time. Further, the timing for performing the write operation is indicated by a solid line, and the timings of the sustain period and the wall voltage adjustment period are indicated by hatching.
  • the sustain period and the number of display electrode pair groups are set on the assumption that the PDP 10 is driven by the first driving method.
  • the first drive method and the second drive method are based on the comparison result between the length of the sustain period and the length of the wall voltage adjustment period. Are selected (determined in the third embodiment).
  • the number of scan electrodes is 2160, so writing is performed on all scan electrodes.
  • 1080 scan electrodes SC1 to SC1080 and 1080 sustain electrodes SU1 to SU1080 belong to the first display electrode pair group I, and 1080 scan electrodes SC1081 to SC2160 and 1080 sustain electrodes SU1081 to SU2160 are included. Belongs to the second display electrode pair group II.
  • an all-cell initializing period in which initializing discharges are simultaneously generated in the discharge cells of the entire PDP 10 is provided.
  • the time required for the all-cell initialization period is 500 ⁇ s.
  • the time Tw required to sequentially apply the scan pulses to the scan electrodes SC1 to SC2160 is estimated. At this time, it is preferable to apply the scan pulse as short as possible and continuously as long as possible so that the address operation is continuously performed.
  • a sustain period in which a sustain pulse is applied is provided after writing of the scan electrodes belonging to the two display electrode pair groups. For example, in each of the 10 subfields, maintaining “60”, “44”, “30”, “18”, “11”, “6”, “3”, “2”, “1”, “1” A pulse is applied.
  • the number N of display electrode pair groups of the PDP 10 and the time setting of subfields in each display electrode pair group can be performed.
  • the sustain period of each subfield in each display electrode pair group is set in accordance with the luminance weight of the subfield within a range of Tw ⁇ (N ⁇ 1) / N or less.
  • the scan pulse and the address pulse can be arranged so that the address operation is continuously performed in any one of the display electrode pair groups.
  • 10 subfields within one field period that is, the maximum number of subfields that can be set within one field period can be set.
  • the time Tw required to perform an address operation once for all the scan electrodes is short, so that it can be set within a range of Tw ⁇ (N ⁇ 1) / N or less in each subfield.
  • the maintenance period is shortened.
  • the time Tw required to perform the write operation once for all the scan electrodes becomes longer, and the time Tw ⁇ (N ⁇ 1) / N,
  • the maximum sustain period Ts that can be assigned to the subfield is also increased. Therefore, the driving method of this embodiment is particularly useful when driving a high-definition PDP.
  • FIG. 17 is a schematic diagram showing the subfield configuration of the drive voltage waveform, where the vertical axis shows scan electrodes SC1 to SC2160, and the horizontal axis shows time. Further, the timing for performing the write operation is indicated by a solid line, and the timings of the sustain period and the wall voltage adjustment period are indicated by hatching.
  • FIG. 17A shows a drive voltage waveform when a wall voltage adjustment period is provided immediately after the sustain period.
  • the first display electrode pair group I is in the wall voltage adjustment period
  • the second display electrode pair is shown.
  • the group II address operation is restricted, and when the second display electrode pair group II is in the wall voltage adjustment period, the address operation of the first display electrode pair group is restricted.
  • FIG. 17B shows a drive voltage waveform when the wall voltage adjustment period of the previous subfield is provided immediately before the address period, and when the first display electrode pair group I is in the wall voltage adjustment period.
  • the address operation of the second display electrode pair group II is restricted, and the address operation of the first display electrode pair group I is restricted when the second display electrode pair group II is in the wall voltage adjustment period.
  • the subfield configuration and the number N of display electrode pair groups are estimated in consideration of the time required for the wall voltage adjustment period. Should be set.
  • the initialization pulse it is preferable to apply the initialization pulse to the scan electrodes constituting the plurality of display electrode pairs at once in the above-described all-cell initialization period.
  • the wall voltage of each discharge cell can be sufficiently adjusted in the wall voltage adjustment period provided between the sustain period and the address period without providing an all-cell initialization period for each subfield.
  • the subfield having the smallest luminance weight is arranged last among a plurality of subfields included in one field period. Since the time length of the last subfield can be shortened, it contributes to increasing the number of subfields set in one field.
  • the numerical values used in the first to fourth embodiments are merely examples, and it is desirable to appropriately set the values appropriately according to the characteristics of the PDP 10 and the specifications of the plasma display device 100.
  • the driving method described in the first to fourth embodiments may be applied not to all fields but to only some fields.
  • the selection of the first driving method and the second driving method in the driving method of the PDP 10 may be performed only in a part of the subfields.
  • a sufficient number of subfields for ensuring the image quality is ensured even for a plasma display panel of ultra-large size and ultra-high definition of 2160 lines or more. Since it can be driven with sufficient luminance, it is useful for driving a high-definition plasma display device with high luminance.

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Abstract

複数の表示電極対を２個の表示電極対グループＩ、ＩＩに分割し、１フィールドを、壁電圧調整期間と、書込み期間と、維持期間と、を有したＭ個（Ｍは２以上の整数）のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）に分割し、Ｋ番目のサブフィールドＳＦＫにおける維持期間Ｔ１と、この維持期間Ｔ１とＫ＋１番目のサブフィールドの書込み期間との間の壁電圧調整期間Ｔ２とを用いて、サブフィールドＳＦＫにおいて、Ｔ１＞Ｔ２の場合には維持期間Ｔ１及び壁電圧調整期間Ｔ２を表示電極対グループＩ、ＩＩ毎に設定する第１駆動方式とし、Ｔ１＜Ｔ２の場合には維持期間Ｔ１及び壁電圧調整期間Ｔ２を表示電極対グループＩ、ＩＩ間で同期させて設定する第２駆動方式とする。

Description

プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置
　本発明は、プラズマディスプレイパネルの駆動方法及びプラズマディスプレイパネルを用いた表示装置であるプラズマディスプレイ装置に関する。
　現在、プラズマディスプレイパネル（以下、「ＰＤＰ」と略記する）を用いた表示装置において、交流面放電型プラズマディスプレイ装置が代表的存在となっている。交流面放電型のＰＤＰには、前面基板と背面基板とを対向配置することにより、多数の放電セルが形成されている。以下、交流面放電型のＰＤＰの構成について説明する。
　前面基板には、走査電極と維持電極とからなる表示電極対が、行方向に互いに平行に延びるよう複数形成されている。また、前面基板には、誘電体層及び保護層が表示電極対を覆うように積層されて形成されている。
　背面基板には、列方向にデータ電極が互いに平行に延びるよう複数形成されている。また、背面基板には、誘電体層がデータ電極を覆うように形成され、更にその上には、格子状の隔壁が形成されている。誘電体層の上面と隔壁の側面とからなる空間には、赤色、緑色、青色にそれぞれ発光する蛍光体層が形成されている。
　上記のように形成された前面基板と背面基板とは、表示電極対とデータ電極とが立体交差するように、微小な放電空間を挟んで対向配置され、その外周部は封着材により封着されている。内部の放電空間には、放電ガスが封入されている。このようにして、表示電極対とデータ電極とが交差する部分には、放電セルが形成される。各放電セル内においては、ガス放電により紫外線を発生させ、この紫外線により各蛍光体を励起発光させて、カラー表示を行う。
　ＰＤＰの駆動方法としては、１フィールドの期間を、輝度重み付けされた複数のサブフィールドに分割し、発光させるサブフィールドの組み合わせによって階調表示を行うサブフィールド法が用いられる。各サブフィールドは、初期化期間、書込み期間及び維持期間を有する。
　初期化期間では、表示電極対である走査電極及び維持電極に、所定の電圧を印加して初期化放電を発生させ、次の書込み動作に必要な壁電荷を各電極上に形成する。書込み期間では、走査電極に走査パルスを順次印加するとともに、表示する画像に応じて選択的に放電セルのデータ電極に書込みパルスを印加して書込み放電を発生させ、各電極上に壁電荷を形成する。維持期間では、走査電極と維持電極とからなる表示電極対に交互に維持パルスを印加して輝度重みに応じた時間だけ維持放電を発生させ、対応する放電セルの蛍光体層を発光させることにより画像表示を行う。
　サブフィールド法の中でも、書込み期間と維持期間とを時間的に完全分離した、書込み・維持分離方式（ＡＤＳ（Address
and Display Separation）方式）が、一般的に用いられている。ＡＤＳ方式の場合、書込み放電を発生させる放電セルと維持放電を発生させる放電セルとが共有するタイミングが存在しないので、書込み期間には書込み放電に最適な条件で、維持期間には維持放電に最適な条件で、ＰＤＰを駆動することができる。そのため、放電制御が比較的簡単であり、また、ＰＤＰの駆動マージンも大きく設定することができる。
　その反面、ＡＤＳ方式は、書込み期間を除く期間に維持期間を設定するため、ＰＤＰの高精細度化等により書込み期間に要する時間が長くなると、画質を確保するための十分な維持パルス数もしくはサブフィールド数が確保できなくなる。例えば、２１６０ラインあるいは４３２０ラインといった超高精細度のＰＤＰを駆動するには、ＡＤＳ方式の場合、維持パルス数もしくはサブフィールド数を減少しなければ、１フィールドの時間を超えてしまう。
　そこで、表示電極対を複数のブロックに分けて、複数のブロックのうち２つ以上のブロックの書込み期間が時間的に重ならないように、各ブロックでのサブフィールドの開始時間をずらして設定した駆動方法が開示されている（例えば、特許文献１参照）。
特開２００５－１５７３３８号公報
　しかしながら、特許文献１に開示されたような駆動方法の場合、駆動時間はブロック数、走査電極数、サブフィールド数、維持パルス数、書込み放電及び維持放電に要する時間等の諸条件にも依存している。このため、維持パルス数もしくはサブフィールド数を減少しなければ、１フィールドの時間を超えてしまい、十分な維持パルス数もしくはサブフィールド数を確保することができないおそれがある。
　また、さらなるＰＤＰの高精細度化が進められており、例えば２１６０ラインあるいは４３２０ラインといった超高精細度のパネルを駆動する方法が望まれているが、高精細度化に伴って書込み期間に要する時間もさらに長くなる傾向がある。特許文献１に開示されたような駆動方法の場合、２つ以上のブロックの書込み期間が時間的に重ならないようにするため、同様に、１フィールドの時間を超えてしまい、十分な輝度を確保しながら、サブフィールド数を十分に確保することが困難である。
　本発明は、このような課題に鑑みてなされたものであり、超大型・超高精細のＰＤＰであっても、十分な画質を確保するのに必要なサブフィールド数を１フィールド内に設定することができ、且つ十分な輝度を確保できるＰＤＰの駆動方法及びプラズマディスプレイ装置を提供することを目的とする。
　上記課題を解決するために、本発明に係るプラズマディスプレイパネルの駆動方法は、走査電極と維持電極とから構成された表示電極対が並んで複数配置された第１基板と、前記第１基板と対向するように配置され、かつ複数のデータ電極が並んで複数の前記表示電極対に立体交差するように配置された第２基板とを備え、前記複数の表示電極対と前記複数のデータ電極とが立体交差する位置のそれぞれに放電セルが構成されたプラズマディスプレイパネルの駆動方法であって、前記複数の表示電極対をＮ（Ｎは２以上の整数）個の表示電極対グループに分割し、１フィールドを、前記放電セルの書込み放電に備えて前記放電セルの壁電圧を調整する壁電圧調整期間と、画像信号に応じて選択される放電セルを書込み放電させる書込み期間と、書込み放電した放電セルを維持放電させる維持期間と、を有したＭ個（Ｍは２以上の整数）のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）に分割し、Ｋ番目のサブフィールドＳＦＫにおける前記維持期間をＴ１と定義し、この維持期間Ｔ１とＫ＋１番目のサブフィールドの前記書込み期間との間の前記壁電圧調整期間をＴ２と定義した場合に、Ｔ１＞（Ｎ－１）×Ｔ２の場合、前記Ｎ個の表示電極対グループの間で、前記サブフィールドＳＦＫについて前記維持期間及び前記壁電圧調整期間を各表示電極対グループ毎に設定する第１駆動方式とし、Ｔ１＜（Ｎ－１）×Ｔ２の場合、前記Ｎ個の表示電極対グループの間で、前記サブフィールドＳＦＫについて前記維持期間及び前記壁電圧調整期間を同期させて設定する第２駆動方式とする。
　また、上記課題を解決するために、本発明に係るプラズマディスプレイ装置は、走査電極と維持電極とから構成された表示電極対が並んで複数配置された第１基板と、前記第１基板と対向するように配置され、かつ複数のデータ電極が並んで複数の前記表示電極対に立体交差するように配置された第２基板とを備え、前記複数の表示電極対と前記複数のデータ電極とが立体交差する位置のそれぞれに放電セルが構成されたプラズマディスプレイパネルと、前記複数の表示電極対をＮ（Ｎは２以上の整数）分割したＮ個の表示電極対グループにそれぞれ属する走査電極を駆動するＮ個の走査電極駆動回路と、前記Ｎ個の表示電極対グループにそれぞれ属する維持電極を駆動するＮ個の維持電極駆動回路と、前記複数のデータ電極を駆動するデータ電極駆動回路と、を有し、更に、１フィールドを、前記放電セルの書込み放電に備えて前記放電セルの壁電圧を調整する壁電圧調整期間と、画像信号に応じて選択される放電セルを書込み放電させる書込み期間と、書込み放電した放電セルを維持放電させる維持期間と、を有したＭ個（Ｍは２以上の整数）のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）に分割し、Ｋ番目のサブフィールドＳＦＫにおける前記維持期間をＴ１と定義し、この維持期間Ｔ１とＫ＋１番目のサブフィールドの前記書込み期間との間の前記壁電圧調整期間をＴ２と定義した場合に、
　Ｔ１＞（Ｎ－１）×Ｔ２の場合、前記Ｎ個の表示電極対グループの間で、前記サブフィールドＳＦＫについて前記維持期間及び前記壁電圧調整期間を各表示電極対グループ毎に設定する第１駆動方式とし、Ｔ１＜（Ｎ－１）×Ｔ２の場合、前記Ｎ個の表示電極対グループの間で、前記サブフィールドＳＦＫについて前記維持期間及び前記壁電圧調整期間を同期させて設定する第２駆動方式とするよう、前記Ｎ個の走査電極駆動回路、前記Ｎ個の維持電極駆動回路及び前記データ電極駆動回路を制御する制御回路と、を有する。
　以上の構成によれば、第１駆動方式においては、１つのサブフィールドについて、前記書込み期間、前記維持期間、及び前記壁電圧調整期間を各表示電極対グループ毎に設定するので、当該サブフィールドについて、１つの表示電極対グループにおいて書込みが終了した後、引き続き他の表示電極対グループにおける書込みを行う際にこれと同時に維持放電を行うよう前記書込み期間及び維持期間を設定することにより、十分な画質を確保するのに必要なサブフィールド数を１フィールド内に設定することができ、且つ十分な輝度を確保することができる。一方、次の書込みに備えて壁電圧を調整する観点からは、いずれかの表示電極対グループが壁電圧調整期間にあるときは、残りの表示電極対グループでは書込み動作を制限することが望ましい。この望ましい構成を採用すると、いずれかの表示電極対グループが壁電圧調整期間にあるときに書込み動作を中止することとなり、その中止期間の分、駆動時間が長くなる。その結果、維持期間Ｔ１と壁電圧調整期間Ｔ２とが特定の条件を満たす場合（Ｔ１＞（Ｎ－１）×Ｔ２の場合）にのみ、第１駆動方式の方が、第２駆動方式より駆動時間が短くなる。そこで、維持期間Ｔ１と壁電圧調整期間Ｔ２とが特定の条件（Ｔ１＞（Ｎ－１）×Ｔ２）を満たすか否かに応じて、第１駆動方式又は第２駆動方式とすることにより、駆動時間を短縮することができる。
　本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
　本発明のプラズマディスプレイパネルの駆動方法、及び、その駆動方法を用いたプラズマディスプレイ装置によれば、超大型・超高精細のＰＤＰであっても、高画質を実現するための十分なサブフィールド数を確保し、十分な輝度を得ることができる。
図１は本発明の実施の形態１におけるＰＤＰの構造を示す分解斜視図である。 図２は本発明の実施の形態１におけるＰＤＰの電極配列図である。 図３は本発明の実施の形態１における駆動電圧波形のサブフィールド構成図である。 図４は本発明の実施の形態１における第２駆動方式と第１駆動方式の選択方法を説明する図である。 図５は本発明の実施の形態１におけるＰＤＰの各電極に印加する駆動電圧の波形図である。 図６は本発明の実施の形態１におけるランプ形状の消去波形を印加する場合の駆動電圧の波形図である。 図７は本発明の実施の形態１における別の駆動電圧波形のサブフィールド構成図である。 図８は本発明の実施の形態１における別の駆動電圧波形のサブフィールド構成図である。 図９は本発明の実施の形態１における別の駆動電圧波形のサブフィールド構成図である。 図１０は本発明の実施の形態１における別の駆動電圧波形のサブフィールド構成図である。 図１１は本発明の実施の形態１におけるプラズマディスプレイ装置の回路ブロック図である。 図１２は本発明の実施の形態１におけるプラズマディスプレイ装置の走査電極駆動回路の回路図である。 図１３は本発明の実施の形態１におけるプラズマディスプレイ装置の維持電極駆動回路の回路図である。 図１４は本発明の実施の形態２におけるＰＤＰの電極配列図である。 図１５は本発明の実施の形態２における駆動電圧波形のサブフィールド構成図である。 図１６は本発明の実施の形態４における駆動方法及び表示電極対の数の設定方法について説明する図である。 図１７は本発明の実施の形態４における駆動電圧波形のサブフィールド構成図である。
　以下、本発明の実施の形態を、図面を参照しながら説明する。
　（実施の形態１）
　＜ＰＤＰ１０の構成＞
　図１は、本発明の実施の形態１に係るＰＤＰ１０の構造を示す分解斜視図である。図１に示すように、ガラス製の前面基板２１（第１基板）上には、走査電極２２と維持電極２３とで構成された表示電極対２４が、複数形成されている。走査電極２２及び維持電極２３は、走査電極２２と維持電極２３との間の放電ギャップで放電を発生させて光を取り出すために、幅の広い透明電極２２ａ及び透明電極２３ａをそれぞれ有する。透明電極２２ａ及び透明電極２３ａの上には、幅の狭いバス電極２２ｂ及びバス電極２３ｂが、上記放電ギャップから遠い位置にそれぞれ積層されている。また、前面基板２１上には、走査電極２２と維持電極２３を覆うように、誘電体層２５及び保護層２６が積層されて形成されている。
　背面基板３１（第２基板）上には、データ電極３２が互いに平行になるよう複数形成されている。また、背面基板３１上には、データ電極３２を覆うように、誘電体層３３が形成され、さらにその上には、格子状の隔壁３４が形成されている。誘電体層３３の上面と隔壁３４の側面とからなる空間には、赤色、緑色、青色にそれぞれ発光する蛍光体層３５が設けられている。
　上記のようにして形成された前面基板２１と背面基板３１とは、表示電極対２４とデータ電極３２とが立体交差する（以下、「交差する」と略記する場合がある）ように、微小な放電空間を挟んで対向配置され、その外周部は、ガラスフリット等の封着材により封着されている。内部の放電空間には、例えば、ネオン、アルゴン、キセノンといった希ガスあるいはそれらの混合ガスが、放電ガスとして封入され、隔壁３４により複数の空間に区画されている。このようにして、本実施の形態１に係るＰＤＰ１０が構成され、表示電極対２４とデータ電極３２とが交差する部分に、放電セルが形成される。各放電セル内においては、ガス放電により発生させた紫外線で各蛍光体を励起発光させて、カラー表示を行う。なお、ＰＤＰ１０の構造は上述したものに限られることはなく、例えば、ストライプ状の隔壁３４を備えたものであってもよい。
　図２は、本発明の実施の形態１におけるＰＤＰ１０の電極配列図である。図２に示すように、本実施の形態１におけるＰＤＰ１０には、走査電極２２（ＳＣ１～ＳＣ２１６０）及び維持電極２３（ＳＵ１～ＳＵ２１６０）が行方向に延びるように配置され、データ電極３２（Ｄ１～Ｄｍ）が行方向に直交する列方向に延びるように配列されている。図２において、放電セルは、例えば、一対の走査電極ＳＣ２及び維持電極ＳＵ２と、１つのデータ電極Ｄ２とが交差した部分に形成されており、全体としては放電空間内にｍ×２１６０個形成されている。なお、本実施の形態１において、表示電極対２４の数を２１６０本としたが、これに限られることはなく、特に制限はない。
　走査電極ＳＣ１～ＳＣ２１６０及び維持電極ＳＵ１～ＳＵ２１６０からなる表示電極対２４（２１６０対）は、複数の表示電極対グループに分けられる。図２に示すように、本実施の形態１においては、ＰＤＰ１０を上下方向に２分割して、上半分に位置する表示電極対２４（走査電極ＳＣ１～ＳＣ１０８０及び維持電極ＳＵ１～ＳＵ１０８０）を第１の表示電極対グループＩ、下半分に位置する表示電極対２４（走査電極ＳＣ１０８１～ＳＣ２１６０及び維持電極ＳＵ１０８１～ＳＵ２１６０）を第２の表示電極対グループIIとする。なお、表示電極対グループの数Ｎの決め方については後述する。また、本実施の形態１においては、ＰＤＰ１０を上下２分割して２つの表示電極対グループに分けたが、２つの表示電極対グループを奇数番目と偶数番目でインターレス分割してもよい。すなわち、走査電極ＳＣ１、ＳＣ３、・・・ＳＣ２１５９および維持電極ＳＵ１、ＳＵ３、・・・ＳＵ２１５９を第１の表示電極対グループＩとし、走査電極ＳＣ２、ＳＣ４、・・・ＳＣ２１６０および維持電極ＳＵ２、ＳＵ４、・・・ＳＵ２１６０を第２の表示電極対グループＩＩとしてもよい（図示せず）。インターレス分割の場合、表示電極対グループ毎の輝度差が緩和されて画質が向上するので好ましい。
　＜ＰＤＰ１０の駆動方法＞
　図３は、本発明の実施の形態１におけるＰＤＰ１０の走査電極ＳＣ１～ＳＣ２１６０に印加する際の駆動電圧波形のサブフィールド構成図である。なお、本実施の形態１においては、１フィールドの時間（期間）を例えば、１６．７ｍｓとする。１フィールドの期間は、輝度重み付けされたＭ個（Ｍは２以上の整数）のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）に分割されている。図３に示す例では、１フィールドに１０個のサブフィールドＳＦ１～ＳＦ１０が含まれる場合である。
　各サブフィールドは、初期化期間、書込み期間、消去期間、及び維持期間を有する。初期化期間は、初期化放電を発生させて次の書込み動作に必要な壁電圧（壁電荷）を各電極上に形成する期間である。書込み期間は、表示する画像に応じて選択的に書込み放電を発生させて各電極上に次の維持放電に必要な壁電圧（壁電荷）を形成する期間である。維持期間は、輝度重みに応じた時間だけ維持放電を発生させる期間である。消去期間は、消去放電を発生させて不要な壁電圧（壁電荷）を消去する期間である。
　ここで、消去期間と初期化期間との機能（役割）を考察すると、これらの期間はあるサブフィールドの維持期間と次のサブフィールドの書込み期間との間において、次の書込み動作に備えて（次の書込み動作が適切に行えるように）壁電圧（壁電荷）を調整する期間であるとみなすことができる。そこで、本発明では、あるサブフィールドの維持期間と次のサブフィールドの書込み期間との間の期間を「壁電圧調整期間」と定義する。換言すると、あるサブフィールドの維持期間と次のサブフィールドの書込み期間との間に位置し、次の書込み動作に備えて（次の書込み動作が適切に行えるように）壁電圧（壁電荷）を調整する期間を「壁電圧調整期間」と定義する。図３に示す例では、消去期間とこれに続く初期化期間とが壁電圧調整期間に相当する。サブフィールドは、消去期間を省略するよう構成することができる。この場合には、壁電圧調整期間は、実質的に初期化期間のみよって構成され、かつサブフィールドの先頭に位置する。また、サブフィールドは、消去期間から初期化期間に徐々に移行し、両者の境界が判然としないように構成することができる。この場合には、壁電圧調整期間は互いに前後する２つのサブフィールドに跨って位置する。さらに、サブフィールドは、消去期間と初期化期間とが時系列的に重複して（部分的又は全部重複して）遂行されるよう構成し、あるいは消去期間と初期化期間とが混然かつ一体的に遂行されるよう構成することができる。これらの場合には、壁電圧調整期間は互いに前後する２つのサブフィールドに跨って位置し、あるいはサブフィールドの先頭に位置する。
　図３に示すように、本実施の形態１におけるＰＤＰ１０の駆動方法では、第１の表示電極対グループＩと第２の表示電極対グループIIとの間で、少なくとも維持期間と壁電圧調整期間とを同期させるサブフィールド（ＳＦ７～ＳＦ１０）が存在する。つまり、かかるサブフィールドの中で書込み期間、維持期間、及び壁電圧調整期間が時間的に完全に分離している。このようなサブフィールドの駆動方式のことを第２駆動方式と呼ぶ。
　第２駆動方式以外のサブフィールド（ＳＦ１～ＳＦ６）では、第１の表示電極対グループＩと第２の表示電極対グループIIとの間で、維持期間と壁電圧調整期間とを各表示電極対グループ毎に配置している。さらに、かかるサブフィールドでは、壁電圧調整期間を除く期間において、いずれかの表示電極対グループにおいて連続して書込み動作を行うように、書込み期間を配置している。このようなサブフィールドの駆動方式のことを第１駆動方式と呼ぶ。なお、第１駆動方式及び第２駆動方式いずれの駆動方式であっても、いずれかの表示電極対グループが壁電圧調整期間にある期間は、書込み動作を禁止（制限）している。
　第１駆動方式又は第２駆動方式の選択は、維持期間の長さと、当該維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間の長さとを、１フィールド中のサブフィールド毎に比較し、駆動時間が短縮される方式を選択する。尚、以下の実施の形態の説明では、壁電圧調整期間が消去期間と初期化期間とで構成される、すなわち、壁電圧調整期間＝消去期間＋初期化期間である例を説明する。
　図４は、本発明の実施の形態１における第１駆動方式又は第２駆動方式の選択を説明する図である。図４に示す第２駆動方式によるサブフィールドの駆動時間を（式１）で、第１駆動方式によるサブフィールドの駆動時間を（式２）で表すことができる。なお、このサブフィールドの駆動時間は、あるサブフィールドの書込み期間の開始から当該サブフィールドの維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間の終了までの時間で表す。
　（式１）第２駆動方式による駆動時間＝書込み期間＋維持期間＋壁電圧調整期間
　（式２）第１駆動方式による駆動時間＝書込み期間＋壁電圧調整期間×２
　上記より、第２駆動方式による駆動時間と第１駆動方式による駆動時間との差を（式３）で表すことができる。
　（式３）駆動時間差＝維持期間（Ｔ１）－壁電圧調整期間（Ｔ２）
　この結果、維持期間（Ｔ１）が壁電圧調整期間（Ｔ２）よりも長い場合には第１駆動方式を、維持期間（Ｔ１）が壁電圧調整期間（Ｔ２）より短い場合は第２駆動方式を選択することによって、サブフィールドの駆動時間を短縮することができる。
　なお、正確には（式１）と（式２）とが対象とする壁電圧調整期間は異なる。ただし、各壁電圧調整期間の長さは、後述する全セル初期化期間以外、ほぼ同じである。また、ここでは、壁電圧調整期間（Ｔ２）＝消去期間（Ｔ３）＋初期化期間（Ｔ４）である。
　＜第１駆動方式又は第２駆動方式を選択することによる具体的効果＞
　ランプ形状の消去放電の波形と初期化放電の波形の場合、壁電圧調整期間（消去期間＋初期化期間）が１５５μｓ必要となる。このため、維持パルス幅を５μｓとすると、維持パルスが３１発以下のサブフィールドは第２駆動方式が選択され、維持パルスが３２発以上のサブフィールドは第１駆動方式が選択される。なお、第２駆動方式も第１駆動方式も駆動時間差がない場合は、どちらを選択してもよい。
　例えば、Ｎｅ９０％、Ｘｅ１０％程度の放電ガスを用いるＰＤＰで十分な輝度を得るには、１フィールドに維持パルスが７６５発ほど必要である。このときの各サブフィールドの維持パルスの数は、ＳＦ１からＳＦ１０の順に「２４２」、「１７９」、「１３１」、「９０」、「５４」、「３３」、「１８」、「９」、「６」、「３」となる。したがって、ＳＦ１～ＳＦ１０がすべて第１駆動方式である場合と対比して、維持パルスが３１発以下であるＳＦ７～ＳＦ１０を第２駆動方式にすることで、駆動時間を４２５μｓ短縮することができる。
　なお、放電ガスとしてＸｅ分圧比が高いＰＤＰを使用する場合、又は、シネマモードや電力削減モードなど十分な輝度を必要としない場合は、維持パルスの数を減少させることができるため、第２駆動方式を選択することができるサブフィールドが増加し、駆動時間をさらに短縮することができる。この結果、短縮した駆動時間分を、駆動マージンや画質の向上に使用することができる。　
　＜ＰＤＰ１０の駆動方法の具体例＞
　図３を用いて、本実施の形態１におけるＰＤＰ１０の駆動方法を説明する。なお、図３では、１フィールドの期間をＳＦ１～ＳＦ１０に分割しているが、これに限られることはない。
　図３に示すように、まず、１フィールドの最初のサブフィールド（ＳＦ１）に、全セル初期化期間を設け、全ての放電セルを一斉に初期化放電する。
　次に、第１の表示電極対グループＩでは、走査電極ＳＣ１～ＳＣ１０８０に走査パルスを順次印加して、ＳＦ１における書込み期間を開始する。このとき、連続して書込み動作が行われるように、走査パルスを可能な限り短く、かつ、可能な限り連続して印加することが望ましい。一方、第２の表示電極対グループIIは、第１の表示電極対グループＩの書込み期間の間、詳細については後述するが、放電の発生しない休止期間となる。
　第１の表示電極対グループＩのＳＦ１における書込み期間終了後、ＳＦ１の維持期間とこの維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間、すなわち、（ＳＦ１の消去期間＋ＳＦ２の初期化期間）とを比較する。図３の場合では、ＳＦ１の維持期間の方が長いため、第１駆動方式を選択する。したがって、第１の表示電極対グループＩではＳＦ１における維持期間を開始するとともに、第２の表示電極対グループIIではＳＦ１における書込み期間を開始する。
　第１の表示電極対グループＩでは、ＳＦ１における維持期間が終了すると消去期間へと移り、維持期間で放電した放電セルに対して消去放電を発生させる。消去期間終了後には、ＳＦ２における初期化期間を開始し、次の書込み動作に向けた初期化放電を発生させる。
　一方、第２の表示電極対グループIIでは、第１の表示電極対グループＩの壁電圧調整期間、すなわち、消去期間及び初期化期間の間、書込み動作を停止する。すなわち、本実施の形態１では、第１の表示電極対グループＩと第２の表示電極対グループIIのいずれかが壁電圧調整期間（消去期間及び初期化期間）に該当するときは、書込み動作を停止する。これは、消去期間及び初期化期間は壁電圧を消去するだけでなく、次の書込み期間の書込み動作に備えて、データ電極上の壁電圧を調整する期間でもあるため、データ電極の電圧を固定しておいた方がよいからである。
　第１の表示電極対グループＩのＳＦ２における初期化期間終了後、第２の表示電極対グループIIでは、ＳＦ１における書込み動作を再開する。そして、第２の表示電極対グループIIのＳＦ１における書込み動作終了後、第１の表示電極対グループＩでは、ＳＦ２における書込み動作を開始するとともに、第２の表示電極対グループIIでは、ＳＦ１における維持期間を開始する。
　第２の表示電極対グループIIでは、ＳＦ１における維持期間が終了すると消去期間へと移り、維持期間で放電した放電セルに対して消去放電を発生させる。消去期間終了後には、ＳＦ２における初期化期間を開始し、次の書込み動作に向けた初期化放電を発生させる。
　上述したように、第１の表示電極対グループＩでは、第２の表示電極対グループIIの壁電圧調整期間、すなわち、消去期間及び初期化期間の間、書込み動作を停止する。そして、第２の表示電極対グループIIのＳＦ２における初期化期間終了後、第１の表示電極対グループＩでは、ＳＦ２における書込み動作を再開する。
　こうして、全セル初期化期間から第１の表示電極対グループＩのＳＦ７における書込み期間終了まで、上記の第１駆動方式における動作を繰り返す。
　第１の表示電極対グループＩのＳＦ７における書込み期間終了後、ＳＦ７の維持期間とこの維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間（ＳＦ７の消去期間＋ＳＦ８の初期化期間）とを比較する。図３の場合では、ＳＦ７の維持期間の方が短いため、第２駆動方式を選択する。したがって、第２の表示電極対グループIIのＳＦ７における書込み期間が終了するのを待って、第１の表示電極対グループＩ及び第２の表示電極対グループIIの間で、ＳＦ７の維持期間を同期させて開始する。そして、ＳＦ７～ＳＦ１０の維持期間は壁電圧調整期間よりも短いため、ＳＦ７の維持期間からＳＦ１０の消去期間終了まで第２駆動方式が選択されて、１フィールドが終了する。
　＜ＰＤＰ１０の駆動電圧波形の詳細とその動作＞
　図５は、本発明の実施の形態１におけるＰＤＰ１０の各電極に印加する駆動電圧の波形図である。上述したように、本実施の形態１においては、１フィールドの最初のサブフィールド（ＳＦ１）に、全ての放電セルで初期化放電を発生させる全セル初期化期間を設けている。また、第１の表示電極対グループＩ及び第２の表示電極対グループIIの各サブフィールドにおける維持期間の後に、維持期間で放電した放電セルに対して消去放電を発生させる消去期間と、次のサブフィールドで初期化放電を発生させる初期化期間を設けている。なお、図５では、ＳＦ１を第１駆動方式による駆動、ＳＦ２を第２駆動方式による駆動とした場合を示しているが、これに限られることはない。
　図５に示すように、全セル初期化期間では、まず、データ電極Ｄ１～Ｄｍ及び維持電極ＳＵ１～ＳＵ２１６０にそれぞれ０Ｖを印加する。走査電極ＳＣ１～ＳＣ２１６０には、維持電極ＳＵ１～ＳＵ２１６０とデータ電極Ｄ１～Ｄｍに対して放電開始電圧以下の電圧Ｖ１から放電開始電圧を超える電圧Ｖ２に向かって緩やかに上昇する傾斜波形電圧を印加する。この傾斜波形電圧が上昇する間、走査電極ＳＣ１～ＳＣ２１６０と維持電極ＳＵ１～ＳＵ２１６０との間、及び、走査電極ＳＣ１～ＳＣ２１６０とデータ電極Ｄ１～Ｄｍとの間で、微弱な初期化放電が発生する。これにより、走査電極ＳＣ１～ＳＣ２１６０上には、負の壁電圧が蓄積されるとともに、データ電極Ｄ１～Ｄｍ上及び維持電極ＳＵ１～ＳＵ２１６０上には、正の壁電圧が蓄積される。ここで、電極上の壁電圧とは、電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。なお、この期間はデータ電極Ｄ１～Ｄｍに電圧Ｖｄを印加してもよい。
　次に、データ電極Ｄ１～Ｄｍに電圧０（Ｖ）を印加し、維持電極ＳＵ１～ＳＵ２１６０には、正の電圧Ｖｅ１を印加する。走査電極ＳＣ１～ＳＣ２１６０には、維持電極ＳＵ１～ＳＵ２１６０とデータ電極Ｄ１～Ｄｍに対して放電開始電圧以下となる電圧Ｖ３から放電開始電圧を超える電圧Ｖ４に向かって緩やかに下降する傾斜波形電圧を印加する。この傾斜波形電圧が下降する間、走査電極ＳＣ１～ＳＣ２１６０と維持電極ＳＵ１～ＳＵ２１６０との間、及び、走査電極ＳＣ１～ＳＣ２１６０とデータ電極Ｄ１～Ｄｍとの間で、微弱な初期化放電が発生する。これにより、走査電極ＳＣ１～ＳＣ２１６０上の負の壁電圧及び維持電極ＳＵ１～ＳＵ２１６０上の正の壁電圧が弱められるとともに、データ電極Ｄ１～Ｄｍ上の正の壁電圧は書込み動作に適した値に調整される。
　その後、走査電極ＳＣ１～ＳＣ２１６０に電圧Ｖｃを印加して、全ての放電セルに対して初期化放電を行う初期化動作を終了する。
　全セル初期化期間終了後、第１の表示電極対グループＩでは、ＳＦ１における書込み期間を開始する。この書込みは、シングルスキャン方式で、以下のように１０８０ラインに順次書込みを行う。具体的には、維持電極ＳＵ１～ＳＵ１０８０には、正の電圧Ｖｅ２を印加する。１ライン目の走査電極ＳＣ１には、負の電圧Ｖａを持つ走査パルスを印加するとともに、発光させるべき放電セルのデータ電極Ｄｋ（ｋは１～ｍのいずれか）には、正の電圧Ｖｄを持つ書込みパルスを印加する。この時、データ電極Ｄｋと走査電極ＳＣ１との交差部の電圧差は、外部印加電圧の差（書込みパルス電圧Ｖｄ－走査パルス電圧Ｖａ）にデータ電極Ｄｋ上の壁電圧と走査電極ＳＣ１上の壁電圧との差を加算したものとなり、放電開始電圧を超える。これにより、データ電極Ｄｋと走査電極ＳＣ１との間で放電が開始されて、後に維持電極ＳＵ１と走査電極ＳＣ１との間の放電へと進展し、書込み放電が発生する。その結果、走査電極ＳＣ１上には、正の壁電圧が蓄積され、維持電極ＳＵ１上及びデータ電極Ｄｋ上には、負の壁電圧が蓄積される。
　一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極と走査電極ＳＣ１との交差部の電圧は、放電開始電圧を超えないので、書込み放電は発生しない。
　次に、２ライン目の走査電極ＳＣ２に走査パルス電圧Ｖａを印加するとともに、発光させるべき放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。この時、走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとが同時に印加された２ライン目の放電セルでは、書込み放電が発生し、書込み動作が行われる。
　上記書込み動作を第１の表示電極対グループＩに属する１０８０ライン目の放電セルに至るまで繰り返し、発光させるべき放電セルに対して選択的に書込み放電を発生させて、各電極上に壁電荷を形成する。
　第１の表示電極対グループＩの書込み期間の間、第２の表示電極対グループIIに属する走査電極ＳＣ１０８１～ＳＣ２１６０には電圧Ｖｃが、維持電極ＳＵ１０８１～ＳＵ２１６０には電圧Ｖｅ１が、それぞれ印加されたままで、放電の発生しない休止期間となる。
　ＳＦ１における１０８０ライン目の走査電極ＳＣ１０８０への書込み動作終了後、ＳＦ１の維持期間とこの維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間（ＳＦ１の消去期間＋ＳＦ２の初期化期間）とを比較する。例えば、ＳＦ１の維持パルスが９０発とすると、ＳＦ１の維持期間は９０×５μｓ＝４５０μｓ、壁電圧調整期間（ＳＦ１の消去期間＋ＳＦ２の初期化期間）は１５０μｓであって、ＳＦ１の維持期間の方が長い。したがって、第１駆動方式を選択して、第１の表示電極対グループＩではＳＦ１における維持期間を、第２の表示電極対グループIIではＳＦ１における書込み期間を、同時に開始する。
　第１の表示電極対グループＩのＳＦ１における維持期間では、走査電極ＳＣ１～ＳＣ１０８０及び維持電極ＳＵ１～ＳＵ１０８０に、例えば、９０発の維持パルスを交互に印加して、書込み放電を行った放電セルを発光させる。維持期間の具体的な動作は、以下の通りである。
　まず、走査電極ＳＣ１～ＳＣ１０８０に正の電圧Ｖｓを持つ維持パルスを印加するとともに、維持電極ＳＵ１～ＳＵ１０８０に０Ｖを印加する。この時、書込み放電を発生させた放電セルでは、走査電極ＳＣｉ（ｉは１～１０８０のいずれか）と維持電極ＳＵｉ（ｉは１～１０８０のいずれか）との電圧差が、維持パルス電圧Ｖｓに走査電極ＳＣｉ上の壁電圧と維持電極ＳＵｉ上の壁電圧との差を加算したものとなり、放電開始電圧を超える。これにより、走査電極ＳＣｉと維持電極ＳＵｉとの間で維持放電が発生し、放電ガスを励起する。励起された放電ガスが安定状態に遷移する時に発生した紫外線により、蛍光体層３５が発光する。その結果、走査電極ＳＣｉ上には、負の壁電圧が蓄積され、維持電極ＳＵｉ上には、正の壁電圧が蓄積される。
　一方、書込み期間において、書込み放電を発生させなかった放電セルでは、維持放電は発生せず、初期化期間の終了時における各電極上の壁電圧が保たれる。
　次に、走査電極ＳＣ１～ＳＣ１０８０に０Ｖを印加し、維持電極ＳＵ１～ＳＵ１０８０に正の維持パルス電圧Ｖｓを印加する。この時、維持放電を発生させた放電セルでは、維持電極ＳＵｉと走査電極ＳＣｉとの電圧差が放電開始電圧を超えるので、再び維持電極ＳＵｉと走査電極ＳＣｉとの間で維持放電が発生する。その結果、維持電極ＳＵｉ上には、負の壁電圧が蓄積され、走査電極ＳＣｉ上には、正の壁電圧が蓄積される。
　以降同様に、走査電極ＳＣ１～ＳＣ１０８０と維持電極ＳＵ１～ＳＵ１０８０とに交互に維持パルス電圧Ｖｓを印加して、走査電極ＳＣ１～ＳＣ１０８０と維持電極ＳＵ１～ＳＵ１０８０との間に電位差を与えることにより、書込み期間において書込み放電を発生させた放電セルで、維持放電が継続して行われる。
　維持期間終了後の消去期間では、走査電極ＳＣ１～ＳＣ１０８０と維持電極ＳＵ１～ＳＵ１０８０との間に、いわゆる細幅パルス状の電圧差を与えて、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉ上及び維持電極ＳＵｉ上の壁電圧を消去する。本実施の形態１では、走査電極ＳＣ１～ＳＣ１０８０に電圧Ｖｓを印加した後すぐに維持電極ＳＵ１～ＳＵ１０８０に電圧Ｖｅ１を印加することによって消去放電を実現している。
　消去期間終了後、第１の表示電極対グループＩでは、ＳＦ２における初期化期間を開始する。維持電極ＳＵ１～ＳＵ１０８０には、正の電圧Ｖｅ１を印加し、走査電極ＳＣ１～ＳＣ１０８０には、電圧Ｖｓから電圧Ｖ４に向かって緩やかに下降する傾斜波形電圧を印加する。この傾斜波形電圧が下降する間、走査電極ＳＣ１～ＳＣ１０８０と維持電極ＳＵ１～ＳＵ１０８０との間、及び、走査電極ＳＣ１～ＳＣ１０８０とデータ電極Ｄ１～Ｄｍとの間で、微弱な初期化放電が発生する。これにより、走査電極ＳＣ１～ＳＣ１０８０上の負の壁電圧及び維持電極ＳＵ１～ＳＵ１０８０上の正の壁電圧が弱められるとともに、データ電極Ｄ１～Ｄｍ上の正の壁電圧は書込み動作に適した値に調整される。
　その後、走査電極ＳＣ１～ＳＣ１０８０に電圧Ｖｃを印加して、ＳＦ１で維持放電した放電セルに対して初期化放電を行う初期化動作を終了する。
　第２の表示電極対グループIIのＳＦ１における書込み期間では、維持電極ＳＵ１０８１～ＳＵ２１６０に正の電圧Ｖｅ２を印加する。第２の表示電極対グループIIの１ライン目となる走査電極ＳＣ１０８１には、負の電圧Ｖａを持つ走査パルスを印加するとともに、発光させるべき放電セルのデータ電極Ｄｋ（ｋは１～ｍのいずれか）には、正の電圧Ｖｄを持つ書込みパルスを印加する。この時、データ電極Ｄｋと走査電極ＳＣ１０８１との交差部の電圧差は、外部印加電圧の差（書込みパルス電圧Ｖｄ－走査パルス電圧Ｖａ）にデータ電極Ｄｋ上の壁電圧と走査電極ＳＣ１０８１上の壁電圧との差を加算したものとなり、放電開始電圧を超える。これにより、データ電極Ｄｋと走査電極ＳＣ１０８１との間で放電が開始されて、後に維持電極ＳＵ１０８１と走査電極ＳＣ１０８１との間の放電へと進展し、書込み放電が発生する。その結果、走査電極ＳＣ１０８１上には、正の壁電圧が蓄積され、維持電極ＳＵ１０８１上及びデータ電極Ｄｋ上には、負の壁電圧が蓄積される。
　次に、第２の表示電極対グループIIの２ライン目となる走査電極ＳＣ１０８２に走査パルス電圧Ｖａを印加するとともに、発光させるべき放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。この時、走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとが同時に印加された１０８２ライン目（第２の表示電極対グループIIにおける２ライン目）の放電セルでは、書込み放電が発生し、書込み動作が行われる。
　上記書込み動作を第２の表示電極対グループIIに属する２１６０ライン目の放電セルに至るまで繰り返し、発光させるべき放電セルに対して選択的に書込み放電を発生させて、各電極上に壁電荷を形成する。
　上述したように、本実施の形態１では、第１の表示電極対グループＩと第２の表示電極対グループIIのいずれかが、壁電圧調整期間（消去期間及び初期化期間）に該当するときは、書込み動作を停止する。これは、壁電圧調整期間（消去期間及び初期化期間）は壁電圧を消去するだけでなく、次の書込み期間の書込み動作に備えて、データ電極上の壁電圧を調整する期間でもあるため、データ電極の電圧を固定しておいた方がよいからである。したがって、第１の表示電極対グループＩのＳＦ２における初期化期間が終了するのを待って、第２の表示電極対グループIIでは、ＳＦ１における書込み動作を再開し、２１６０ライン目の放電セルに至るまで、上記動作を繰り返す。
　ＳＦ２における初期化期間を終了した第１の表示電極対グループＩの書込み期間では、ＳＦ１の書込み期間と同様、維持電極ＳＵ１～ＳＵ１０８０には、正の電圧Ｖｅ２を印加する。走査電極ＳＣ１～ＳＣ１０８０には、走査パルス電圧Ｖａを順次印加するとともに、発光させるべき放電セルのデータ電極Ｄｋには、書込みパルス電圧Ｖｄを印加する。これにより、１～１０８０ライン目の放電セルで書込み動作が行われる。
　上記第１の表示電極対グループＩのＳＦ２における書込み期間と同時に、第２の表示電極対グループIIでは、ＳＦ１における維持期間を開始する。具体的には、走査電極ＳＣ１０８１～ＳＣ２１６０及び維持電極ＳＵ１０８１～ＳＵ２１６０に、例えば、９０発の維持パルスを交互に印加して、書込み放電を行った放電セルを発光させる。維持期間終了後には消去期間、消去期間終了後にはＳＦ２における初期化期間を順次開始する。
　上述したように、第２の表示電極対グループIIが壁電圧調整期間（消去期間及び初期化期間）に該当するとき、第１の表示電極対グループＩでは、ＳＦ２における書込み動作を停止する。第２の表示電極対グループIIのＳＦ２における初期化期間終了後、第１の表示電極対グループＩでは、ＳＦ２における書込み動作を再開し、１０８０ライン目の放電セルに至るまで、上記動作を繰り返す。
　なお、第２の表示電極対グループIIの維持期間、消去期間、及び、初期化期間の詳細な動作については、第１の表示電極対グループＩと同様であるので、説明を省略する。
　第１の表示電極対グループＩのＳＦ２における走査電極ＳＣ１～ＳＣ１０８０への書込み動作終了後、ＳＦ２の維持期間とこの維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間（ＳＦ２の消去期間＋ＳＦ３の初期化期間）とを比較する。例えば、ＳＦ２の維持パルスが９発とすると、ＳＦ２の維持期間は９×５μｓ＝４５μｓ、壁電圧調整期間（ＳＦ２の消去期間＋ＳＦ３の初期化期間）は１５０μｓであって、ＳＦ２の維持期間の方が短い。したがって、第２駆動方式を選択し、第２の表示電極対グループIIでは、ＳＦ２における書込み期間を続行する。
　第２の表示電極対グループIIのＳＦ２における書込み動作が２１６０ライン目の放電セルまで終了した後、全ての放電セルに対して一斉に維持期間を開始する。すなわち、走査電極ＳＣ１～ＳＣ２１６０及び維持電極ＳＵ１～ＳＵ２１６０に、９発の維持パルスを交互に印加して、書込み放電を行った放電セルを発光させる。
　維持期間終了後の消去期間では、走査電極ＳＣ１～ＳＣ２１６０と維持電極ＳＵ１～ＳＵ２１６０との間に、いわゆる細幅パルス状の電圧差を与えて、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉ上及び維持電極ＳＵｉ上の壁電圧を消去する。
　消去期間終了後、ＳＦ３における初期化期間を開始する。維持電極ＳＵ１～ＳＵ２１６０に、正の電圧Ｖｅ１を印加し、走査電極ＳＣ１～ＳＣ２１６０には、電圧Ｖｓから電圧Ｖ４に向かって緩やかに下降する傾斜波形電圧を印加する。この傾斜波形電圧が下降する間、走査電極ＳＣ１～ＳＣ２１６０と維持電極ＳＵ１～ＳＵ２１６０との間、及び、走査電極ＳＣ１～ＳＣ２１６０とデータ電極Ｄ１～Ｄｍとの間で、微弱な初期化放電が発生する。これにより、走査電極ＳＣ１～ＳＣ２１６０上の負の壁電圧及び維持電極ＳＵ１～ＳＵ２１６０上の正の壁電圧が弱められるとともに、データ電極Ｄ１～Ｄｍ上の正の壁電圧は書込み動作に適した値に調整される。
　その後、走査電極ＳＣ１～ＳＣ２１６０に電圧Ｖｃを印加して、ＳＦ２で維持放電した放電セルに対して初期化放電を行う初期化動作を終了する。
　以降同様に、第１の表示電極対グループＩのＳＦ３における書込み期間を開始し、ＳＦ３の維持期間とこの維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間（ＳＦ３の消去期間＋ＳＦ４の初期化期間）とを比較して、第１駆動方式又は第２駆動方式のいずれか一方を選択する。最後のＳＦ１０では第２駆動方式を選択して、１フィールドの期間を終了する。
　なお、図示していないが、次のフィールドの全セル初期化期間における放電をより安定化させるため、ＳＦ１０の消去期間とＳＦ１の全セル初期化期間の間に、初期化期間を設けても良い。
　また、電圧Ｖｅ２と電圧Ｖｅ１は近い電圧であるため、駆動回路の簡素化のためにＶｅ２をＶｅ１に置き換えても良い。
　このように、本実施の形態１においては、１フィールドに含まれる複数のサブフィールド毎に、維持期間とこの維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間（消去期間＋初期化期間）とを比較して、第１駆動方式又は第２駆動方式のいずれかを選択可能としたことによって、駆動時間の短縮を図ることができる。
　＜変形例＞
　図６は、本発明の実施の形態１におけるランプ形状の消去波形を印加する場合の駆動電圧の波形図である。図６に示すように、走査電極ＳＣｉに対して、消去期間で電圧Ｖ５まで緩やかに上昇する傾斜波形電圧を印加し、次の初期化期間で電圧Ｖ４まで緩やかに下降する傾斜波形電圧を印加する。この方法によれば、消去期間に要する時間は、図５よりも増加するものの、各電極上の壁電圧をさらに精度よく制御し、次のサブフィールドでの書込み放電を微小化して、放電セル間の放電クロストークを抑えることができる。
　図７は、本発明の実施の形態１における別の駆動電圧波形のサブフィールド構成図である。図３では、ＳＦ１～ＳＦ１０毎に維持パルス数が減少していく降順並びであったが、図７では、最後のＳＦ１０は維持パルス数が最小で変わらないものの、ＳＦ１～ＳＦ９では維持パルス数（維持期間）がサブフィールド毎に増加していく昇順並びとなっている。この方法によって得られる効果を以下に説明する。
　元来、プラズマディスプレイは初期化放電してから次の書込み放電まで待ち時間が長ければ長いほど、初期化放電で蓄積された壁電荷が消滅し、書込み不良が発生しやすくなるため、初期化放電してすぐに書込み放電を行う方が良い。維持パルス数が降順並びであると、輝度重みが大きいサブフィールドではすぐに書込み放電が行われるが、輝度重みが小さいサブフィールドでは書込み放電まで待ち時間が長く、書込み不良が発生しやすくなる。一方、図７のように、維持パルス数を昇順並びにすると、輝度重みが小さいサブフィールドが初期化放電してすぐに書込み放電できるため、安定して書込み放電を行うことができる。
　また、図７では、輝度重みが大きい（維持パルス数が多い）サブフィールドが点灯する際は、必ず輝度重みが小さい（維持パルス数が少ない）サブフィールドを１つ以上点灯するように、サブフィールド信号処理をする。この方法によれば、輝度重みが大きいサブフィールドも、輝度重みが小さいサブフィールドも、初期化放電してすぐに書込み放電を行うことができるため、安定して書込み放電を行うことができる。
　なお、図３及び図７に示すように、最も点灯する可能性が高い、輝度重みが最小となるサブフィールドを最後のＳＦ１０に配置したのは、（１）駆動時間を短縮するため、（２）最低輝度は点灯不良が起きても目立たないため、（３）ＳＦ１０の直後に全セル初期化期間を設けることで、低階調特性を向上するために駆動マージンを削って最低輝度を下げる手段が使用できるため、である。
　以上のように全セル初期化期間の直前に（Ｐ（Ｐは整数）番目の１フィールドの全セル初期化期間とした場合、Ｐ－１番目の１フィールドにおける最後のサブフィールドＳＦＭに）、輝度重み最小のサブフィールドを配置するサブフィールド構成は従来から存在していた。しかし、従来は最初のＳＦ１に輝度重み最小のサブフィールドを配置しているのに対し、図７は最後のＳＦ１０に配置している。この方法によれば、従来よりも全セル初期化放電してから輝度重み最小のサブフィールドの書込み放電までの待ち時間が短縮され、輝度重み最小のサブフィールドの書込み放電を安定して行うことができる。
　図８は、本発明の実施の形態１における別の駆動電圧波形のサブフィールド構成図である。図３と図７では、維持期間の直後に消去期間を設けた場合を示したが、図８では、書込み期間の直前に消去期間と初期化期間を設けた場合を示している。この方法によれば、初期化放電してから次の書込み放電までの待ち時間が短縮され、書込み放電を安定して行うことができる。
　図９は、本発明の実施の形態１における別の駆動電圧波形のサブフィールド構成図である。図９では、図８と同様、書込み期間の直前に消去期間と初期化期間を設け、かつ、第１の表示電極対グループＩが消去期間と初期化期間であるときに第２の表示電極対グループIIで維持動作を行い、第２の表示電極対グループIIが消去期間と初期化期間であるときに第１の表示電極対グループＩで維持動作を行う。なお、維持動作を行う期間は、他方の表示電極対グループが消去期間と初期化期間のどちらか一方の期間でもよい。この方法によれば、１フィールドにさらに維持パルス数を増加することができるため、輝度や階調性をさらに向上させることができる。
　図１０は、本発明の実施の形態１における別の駆動電圧波形のサブフィールド構成図である。ＰＤＰは全セル初期化放電後のアドレス放電が強く、放電セル間で放電クロストークが発生しやすいという課題を有している。そこで、図１０では、図７における最初のＳＦ１と最後のＳＦ１０の輝度重みを入れ替え、最初のＳＦ１を輝度重み最小のサブフィールド、最後のＳＦ１０を２番目に輝度重みが小さいサブフィールドとしている。このようなサブフィールド構成とし、かつ、ＳＦ２以降を点灯する際にＳＦ１を必ず点灯する（言い換えれば、０階調以外は全てＳＦ１を点灯する）ことによって、低輝度階調の表現力の低下を最小限にしながら放電セル間の放電クロストークを抑えることができる。なお、この方法に図８や図９の方法を適用することもできる。
　また、図３、図７～図９に示したように、１フィールド中の各サブフィールドＳＦ１～ＳＦ１０の維持期間を、単純な昇順や降順にするか、若しくは、最後のＳＦ１０に輝度重み最小のサブフィールドを配置してそれ以外のＳＦ１～ＳＦ９は昇順にするという配置方法の他に、１フィールド中で昇順が２回行われる場合（以下、２回昇順と呼ぶ。）や降順が２回行われる場合（以下、２回降順と呼ぶ。）であってもよい。これにより、全セル初期化放電してから各サブフィールドの書込み放電までの待ち時間が均一化され、各サブフィールドの書込み放電の安定化が期待される。
　例えば、２回昇順の例として、各サブフィールドの維持パルスの数が、最初のＳＦ１から最後のＳＦ１０の順に、「１」、「２」、「４」、「１１」、「２２」、「４４」、「５」、「７」、「２０」、「４２」となる。また、この場合、１回目の昇順の配列の最初（１回目の昇順の配列の中で輝度重み最小）となるＳＦ１と、２回目の昇順の配列の最初（２回目の昇順の配列の中で輝度重み最小）となるＳＦ７を常時点灯（但し、０階調すなわち全黒表示以外の画面で実施するようにする。）するようにしてもよい。
　また、２回昇順のその他の例として、最後のＳＦ１０を輝度重み最小のサブフィールドとしてもよい。上記の例を用いると、各サブフィールドの維持パルスの数が、最初のＳＦ１から最後のＳＦ１０の順に、「２」、「４」、「１１」、「２２」、「４４」、「５」、「７」、「２０」、「４２」、「１」となる。また、この場合、２回目の昇順の配列の中で２番目に輝度重みが小さいサブフィールドであるＳＦ７を常時点灯するようにしてもよい。
　また、２回降順の例として、各サブフィールドの維持パルスの数が、最初のＳＦ１から最後のＳＦ１０の順に、「４４」、「２２」、「１１」、「４」、「２」、「１」、「４２」、「２０」、「７」、「５」となる。
　＜プラズマディスプレイ装置１００の構成＞
　図１１は、本発明の実施の形態１におけるプラズマディスプレイ装置１００の回路ブロック図である。図１１に示すように、本実施の形態１におけるプラズマディスプレイ装置１００は、ＰＤＰ１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３ａ及び４３ｂ、維持電極駆動回路４４ａ及び４４ｂ、タイミング発生回路４５、駆動方式選択回路４６、及び、各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。尚、本発明に係る制御回路は、画像信号処理回路４１、タイミング発生回路４５、駆動方式選択回路４６により実現される。
　画像信号処理回路４１は、入力された画像信号を、タイミング発生回路４５からのタイミング信号に基づいて、サブフィールド毎の発光・非発光を示す画像データに変換する。データ電極駆動回路４２は、データ電極Ｄ１～Ｄｍのそれぞれに書込みパルス電圧Ｖｄ又は０Ｖを印加するためのｍ個のスイッチを備えており、画像信号処理回路４１から出力された画像データを各データ電極Ｄ１～Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１～Ｄｍに印加する。
　駆動方式選択回路４６は、画像信号処理回路４１から送信された各サブフィールドの維持パルス数に基づいて各サブフィールドの維持期間を演算して出力する演算部（図示せず）と、１フィールド中に含まれる複数のサブフィールドの順に、当該演算部により出力された維持期間とこの維持期間と次のサブフィールドの書込み期間との間の壁電圧調整期間（消去期間＋初期化期間）とを比較して、サブフィールド毎の駆動方式として第１駆動方式又は第２駆動方式のいずれか一方を選択する選択部（図示せず）を有する。
　タイミング発生回路４５は、水平同期信号、垂直同期信号及び駆動方式選択情報に基づいて、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３ａ及び４３ｂ、維持電極駆動回路４４ａ及び４４ｂの動作を制御する各種のタイミング信号を発生して、各回路へ送信する。具体的には、タイミング発生回路４５は、垂直同期信号Ｖから一定時間経過した時点でフィールド開始信号を生成し、このフィールド開始信号を起点に各サブフィールドの初期化期間、書込み期間、維持期間、消去期間の開始を指示するタイミング信号を生成する。さらに、各期間の開始を指示するタイミング信号を起点としてクロックをカウントすることにより、各駆動回路４１、４２、４３ａ、４３ｂ、４４ａ、４４ｂに、パルス発生のタイミングを指示するタイミング信号を生成して供給する。
　走査電極駆動回路４３ａは、タイミング発生回路４５から送信されたタイミング信号に基づいて、第１の表示電極対グループＩの走査電極ＳＣ１～ＳＣ１０８０を駆動し、走査電極駆動回路４３ｂは、タイミング発生回路４５から送信されたタイミング信号に基づいて、第２の表示電極対グループIIの走査電極ＳＣ１０８１～ＳＣ２１６０を駆動する。また、維持電極駆動回路４４ａは、タイミング発生回路４５から供給されたタイミング信号に基づいて、第１の表示電極対グループＩの維持電極ＳＵ１～ＳＵ１０８０を駆動し、維持電極駆動回路４４ｂは、タイミング発生回路４５から供給されたタイミング信号に基づいて、第２の表示電極対グループIIの維持電極ＳＵ１０８１～ＳＵ２１６０を駆動する。
　図１２は、本発明の実施の形態１におけるプラズマディスプレイ装置１００の走査電極駆動回路４３ａの回路図である。図１２に示すように、本実施の形態１におけるプラズマディスプレイ装置１００の走査電極駆動回路４３ａは、維持パルス発生回路５０、初期化パルス発生回路６０、走査パルス発生回路７０を備えている。なお、走査電極駆動回路４３ｂは、走査電極駆動回路４３ａと同様の構成であるため、説明を省略する。
　維持パルス発生回路５０は、走査電極ＳＣ１～ＳＣ１０８０に維持パルスを印加する回路であって、電力回収部５０ａを構成する電力回収用のコンデンサＣ５１、スイッチング素子Ｑ５１及びＱ５２、逆流防止用のダイオードＤ５１及びＤ５２、共振用のインダクタＬ５１、電圧クランプ部を構成するスイッチング素子Ｑ５５及びＱ５６を有する。
　電力回収部５０ａでは、表示電極対２４である走査電極２２と維持電極２３との間の電極間容量ＣとインダクタＬ５１とをＬＣ共振させて、維持パルスの立ち上がり及び立ち下がりを行う。維持パルスの立ち上がり時には、電力回収用のコンデンサＣ５１に蓄えられている電荷を、スイッチング素子Ｑ５１、ダイオードＤ５１、及び、インダクタＬ５１を介して、電極間容量Ｃに移動させる。維持パルスの立ち下がり時には、電極間容量Ｃに蓄えられた電荷を、インダクタＬ５１、ダイオードＤ５２、及び、スイッチング素子Ｑ５２を介して、電力回収用のコンデンサＣ５１に戻す。このように、電力回収部５０ａは、電源から電力を供給されることなく、ＬＣ共振によって表示電極対２４の駆動を行うことができるため、理想的には消費電力が０となる。なお、電力回収用のコンデンサＣ５１は、電極間容量Ｃと比べて十分大きい容量を持ち、電力回収部５０ａの電源として働くように、維持パルス電圧Ｖｓの約半分（Ｖｓ／２）が充電されている。
　なお、電力回収部５０ａは、表示電極対グループ毎に設ける必要はなく、１つでもよい。ただし、維持パルスの立ち上がり及び立ち下がりはＬＣ共振させて行っているため、第１駆動方式による維持期間と第２駆動方式による維持期間とでは、ＰＤＰ１０の電極間容量Ｃが異なることを考慮して、第２駆動方式のサブフィールドでは、第１駆動方式のサブフィールドに比べて維持パルスの立ち上がりと立ち下がり時間が長くなるように、タイミング発生回路４５を調整する。具体的には、表示電極対グループの数をＮとした時、第２駆動方式の立ち上がり時間は第１駆動方式の立ち上がり時間の約√Ｎ倍とすればよい。立ち下り時間も同様に、第２駆動方式は第１駆動方式の約√Ｎ倍とすればよい。
　電圧クランプ部では、スイッチング素子Ｑ５５を介して駆動する表示電極対２４を電源に接続し、維持パルス電圧Ｖｓにクランプする。また、スイッチング素子Ｑ５６を介して駆動する表示電極対２４を接地し、０Ｖにクランプする。したがって、電圧クランプ部による電圧印加時のインピーダンスは小さく、強い維持放電による大きな放電電流を安定して流すことができる。
　このように、維持パルス発生回路５０では、スイッチング素子Ｑ５１、Ｑ５２、Ｑ５５、Ｑ５６を制御することによって、走査電極ＳＣ１～ＳＣ１０８０に維持パルス電圧Ｖｓを印加する。なお、上記スイッチング素子は、ＭＯＳＦＥＴやＩＧＢＴ等の、一般に知られた素子を用いて構成することができる。また、維持パルス発生回路５０は、表示電極対グループ毎に２分割する必要はなく、１つにまとめてもよい。
　初期化パルス発生回路６０は、初期化期間において、走査電極ＳＣ１～ＳＣ１０８０に緩やかに上昇する傾斜波形電圧を印加するためのミラー積分回路６１と、緩やかに下降する傾斜波形電圧を印加するためのミラー積分回路６２と、スイッチング素子Ｑ６３及びＱ６４とを備えている。スイッチング素子Ｑ６３及びＱ６４は、分離スイッチであり、維持パルス発生回路５０及び初期化パルス発生回路６０を構成するスイッチング素子の寄生ダイオードを介して電流が逆流するのを防止するために設けられている。
　このような初期化パルス発生回路６０によって、正の電圧Ｖ２あるいは負の電圧Ｖ４に向かう傾斜波形電圧を走査電極ＳＣ１～ＳＣ１０８０に一括して印加することができる。
　走査パルス発生回路７０は、必要に応じて走査パルス電圧Ｖａを走査電極ＳＣ１～ＳＣ１０８０にそれぞれ印加するためのスイッチング素子Ｑ７１Ｈ１及びＱ７１Ｌ１～Ｑ７１Ｈ１０８０及びＱ７１Ｌ１０８０を有する（例えば、走査電極ＳＣ２に印加するためのスイッチング素子はＱ７１Ｈ２及びＱ７１Ｌ２である）。走査パルス発生回路７０では、走査電極ＳＣ１～ＳＣ１０８０に、上述したタイミングで走査パルス電圧Ｖａを順次印加する。
　図１３は、本発明の実施の形態１におけるプラズマディスプレイ装置１００の維持電極駆動回路４４ａの回路図である。図１３に示すように、本実施の形態１におけるプラズマディスプレイ装置１００の維持電極駆動回路４４ａは、維持パルス発生回路８０、一定電圧発生回路９０を備えている。なお、維持電極駆動回路４４ｂは、維持電極駆動回路４４ａと同様の構成であるため、説明を省略する。
　維持パルス発生回路８０は、維持電極ＳＵ１～ＳＵ１０８０に維持パルスを印加する回路であって、電力回収部８０ａを構成する電力回収用のコンデンサＣ８１、スイッチング素子Ｑ８１及びＱ８２、逆流防止用のダイオードＤ８１及びＤ８２、共振用のインダクタＬ８１、電圧クランプ部を構成するスイッチング素子Ｑ８５及びＱ８６を有する。なお、維持パルス発生回路８０は、維持パルス発生回路５０と同様の構成であるため、詳細な動作説明は省略する。
　一定電圧発生回路９０は、スイッチング素子Ｑ９１及びＱ９２、逆流防止用のダイオードＤ９１及びＤ９２を有する。一定電圧発生回路９０では、初期化期間において、スイッチング素子Ｑ９１と逆流防止用のダイオードＤ９１を介して、正の電圧Ｖｅ１を維持電極ＳＵ１～ＳＵ１０８０に印加する。また、書込み期間において、スイッチング素子Ｑ９２と逆流防止用のダイオードＤ９２を介して、正の電圧Ｖｅ２を維持電極ＳＵ１～ＳＵ１０８０に印加する。
　なお、本実施の形態１においては、ＰＤＰ１０を上下方向に２分割して、２つの表示電極対グループに分けた例を説明したが、本発明はこれに限定されることはなく、表示電極対グループの数は、維持期間において表示電極対２４に印加する最大の維持パルス数に基づいて決めることが望ましい。
　（実施の形態２）
　図１４は、本発明の実施の形態２におけるＰＤＰ１０の電極配列図である。本実施の形態２においては、ＰＤＰ１０を上下方向に４分割して、４つの表示電極対グループに分け、ＰＤＰ１０の上部から順に、第１の表示電極対グループＩ（走査電極ＳＣ１～ＳＣ５４０及び維持電極ＳＵ１～ＳＵ５４０）、第２の表示電極対グループII（走査電極ＳＣ５４１～ＳＣ１０８０及び維持電極ＳＵ５４１～ＳＵ１０８０）、第３の表示電極対グループIII（走査電極ＳＣ１０８１～ＳＣ１６２０及び維持電極ＳＵ１０８１～ＳＵ１６２０）、第４の表示電極対グループIV（走査電極ＳＣ１６２１～ＳＣ２１６０及び維持電極ＳＵ１６２１～ＳＵ２１６０）とする。
　図１５は、図１４に対応した本発明の実施の形態２における駆動電圧波形のサブフィールド構成図である。図１５に示すように、表示電極対グループの数を増やすことで、維持期間において表示電極対２４に印加する維持パルス数を増やすことができ、ＰＤＰ１０の発光輝度を高めることができる。
　また、本実施の形態２における駆動方法は、消去期間と初期化期間を次のサブフィールドの書込み期間の直前に設けている。また、第１駆動方式が選択されたサブフィールドにおいて、初期化期間及び消去期間を除く期間で、複数の表示電極対グループのうちいずれかで連続して書込み動作を行うように駆動する。加えて、維持期間が消去期間の直前で終了するように、書込み期間と維持期間との間に、放電を発生させない期間を設けている。さらに、本実施の形態２における駆動方法は、第１駆動方式が選択されたサブフィールドにおいて、消去期間又は初期化期間、若しくは、消去期間及び初期化期間に、複数の表示電極対グループのうちいずれかで維持動作を行うように駆動する。この方法によれば、維持放電で発生したプライミングを利用して消去放電を行うことができ、安定した消去動作を行うことができる。
　（実施の形態３）
　実施の形態１及び２では、ＰＤＰ１０の駆動方式を、第１駆動方式と第２駆動方式との間で選択する駆動方式選択回路４６と備えているが、本発明の実施の形態３では、この駆動方式選択回路４６が省略されている。そして、駆動方式選択回路４６の代わりに、画像信号処理回路４１がＬＵＴ（ルックアップテーブル）を内蔵していて、このＬＵＴに、個々のサブフィールドを第１駆動方式と第２駆動方式とのいずれの方式で駆動するかが、予め記憶されている。つまり、本発明に係る制御回路は、画像信号処理回路４１、タイミング発生回路４５により実現される。ＰＤＰ１０の駆動方式を第１駆動方式と第２駆動方式とのいずれにするかは、実施の形態１及び２と同じ基準によって決定される。また、本実施の形態３では、１フィールド期間中に、第１駆動方式で駆動するサブフィールドと第２駆動方式で駆動するサブフィールドとの双方を含んでいる。このような本実施の形態３によれば、実施の形態１及び２に比べて、ＰＤＰ１０の駆動制御が簡略化され、ＰＤＰ１０の周辺回路の構成が簡素化される。
　（実施の形態４）
　本発明の実施の形態４は、各サブフィールドの維持期間を特定の範囲に設定する形態を例示するものである。
　具体的には、本実施の形態４では、表示電極対グループの数をＮ、全ての放電セルで１回の書込み動作を行うために必要な時間をＴｗとし、各表示電極対グループのサブフィールドにおける維持期間を、Ｔｗ×（Ｎ－１）／Ｎ以下の範囲で、サブフィールドの輝度重みに応じて設定する。言い換えると、本実施の形態４では、Ｔｓ（輝度重み最大のサブフィールドの維持期間に割り当てる時間）≦Ｔｗ×（Ｎ－１）／Ｎの不等式を満たすように維持期間を設定する。
　上記のＴｗは、パネル全体に存在する複数の表示電極対に対して順次書込みを行うシングルスキャン方式によって１回の書込み動作を行うために必要な時間を指す。このシングルスキャン方式では、複数の表示電極対グループの各々に対する書込み期間は互いに重なることがない。即ち、同時に２つ以上の表示電極対グループに対して書込みが行われない。
　図１６は、本実施の形態４の駆動方法及び表示電極対グループの数の設定方法について説明する図であって、ＰＤＰ１０の走査電極ＳＣ１～ＳＣ２１６０に印加する１フィールド期間の駆動電圧波形を模式的に示した図である。
　図１６（ａ）～図１６（ｄ）において、縦軸は走査電極ＳＣ１～ＳＣ２１６０を示し、横軸は時間を示している。また、書込み動作を行うタイミングを実線で示し、維持期間及び壁電圧調整期間のタイミングはハッチングで示している。
　図１６（ａ）～図１６（ｄ）から明らかなように、本実施の形態４では、ＰＤＰ１０を第１駆動方式で駆動すると仮定して、維持期間及び表示電極対グループの数を設定する。そして、この設定された条件下で、実施の形態１乃至３に述べたように、維持期間の長さと壁電圧調整期間の長さとの比較結果に基づいて、第１駆動方式と第２駆動方式とが選択（実施の形態３では決定）される。
　具体的には、１フィールド期間を１６．７ｍｓとし、１走査電極１本あたりの書込み動作に要する時間を０．７μｓとすると、走査電極の数が２１６０本であるため、全ての走査電極で書込み動作を１回行うのに必要な時間Ｔｗは、０．７×２１６０＝１５１２μｓ（約１．５ｍｓ）である。また、表示電極対グループ数Ｎ＝２として、ＰＤＰ１０の上半分に位置する表示電極対を第１の表示電極対グループＩとし、ＰＤＰ１０の下半分に位置する表示電極対を第２の表示電極対グループＩＩとする。すなわち、１０８０本の走査電極ＳＣ１～ＳＣ１０８０及び１０８０本の維持電極ＳＵ１～ＳＵ１０８０が第１の表示電極対グループＩに属しており、１０８０本の走査電極ＳＣ１０８１～ＳＣ２１６０及び１０８０本の維持電極ＳＵ１０８１～ＳＵ２１６０が第２の表示電極対グループＩＩに属している。
　まず、図１６（ａ）に示すように、１フィールド期間の最初に、ＰＤＰ１０全体の放電セルで一斉に初期化放電を発生させる全セル初期化期間を設けている。ここでは、全セル初期化期間に要する時間を５００μｓとする。
　次に、図１６（ｂ）に示すように、走査電極ＳＣ１～ＳＣ２１６０に走査パルスを順次印加するのに要する時間Ｔｗを見積もる。このとき、連続して書込み動作を行われるように走査パルスを可能な限り短く、かつ可能な限り連続して印加することが好ましい。
　次に、１フィールド内に設けるサブフィールド数を見積もる。ここでは、壁電圧調整期間に要する時間はわずかなのでこれを無視して見積もると、１フィールド期間（１６．７ｍｓ）から全セル初期化期間（０．５ｍｓ）を引いて、全ての走査電極で書込み動作を１回行うために必要な時間（１．５ｍｓ）で割った値（１６．７－０．５）／１．５＝１０．８が、１フィールド内に設定できるサブフィールドの数に相当する。従って、図１６（ｃ）に示すように、１フィールド内で最大１０個のサブフィールド（ＳＦ１、ＳＦ２、・・・、ＳＦ１０）を設定することができる。
　次に、図１６（ｄ）に示すように、２つの表示電極対グループに属する走査電極の書込みの後に、維持パルスを印加する維持期間を設ける。例えば、１０サブフィールドの各々において、「６０」、「４４」、「３０」、「１８」、「１１」、「６」、「３」、「２」、「１」、「１」の維持パルスを印加することとする。
　維持パルス幅（周期）を１０μｓとすると、最も輝度重みの大きいサブフィールド「６０」において維持期間に割り当てられる時間は６００μｓとなる。この場合、Ｎ＝２、Ｔｗ＝１５１２μｓ、Ｔｓ＝６００μｓであるので、Ｔｗ×（Ｎ－１）／Ｎ＝７５６≧６００となり、上記のＴｗ×（Ｎ－１）／Ｎ≧Ｔｓが満たされる。
　以上のように、ＰＤＰ１０の表示電極対グループの数Ｎや、各表示電極対グループにおけるサブフィールドの時間設定等を行うことができる。
　上記駆動方法によれば、各表示電極対グループにおける各サブフィールドの維持期間を、Ｔｗ×（Ｎ－１）／Ｎ以下の範囲でサブフィールドの輝度重みに応じて設定しているので、全セル初期化期間の後に、いずれかの表示電極対グループで連続して書込み動作を行うように走査パルス及び書込みパルスを配置することができる。その結果、１フィールド期間内に１０個のサブフィールド、すなわち１フィールド期間内に設定可能な最大数のサブフィールド数を設定することができる。
　尚、ライン数の少ないＰＤＰでは、全ての走査電極で書込み動作を１回行うために必要な時間Ｔｗが短いので、各サブフィールドにおいてＴｗ×（Ｎ－１）／Ｎ以下の範囲内で設定可能な維持期間は短くなる。しかし、ライン数１０８０本以上の高精細ＰＤＰにおいては、全ての走査電極で書込み動作を１回行うために必要な時間Ｔｗが長くなり、Ｔｗ×（Ｎ－１）／Ｎの時間、ひいては、各サブフィールドに割り当て可能な維持期間の最大時間Ｔｓも長くなる。従って、本実施形態の駆動方法は、高精細ＰＤＰを駆動する場合に特に有用である。
　図１７は、駆動電圧波形のサブフィールド構成を示す模式図であり、縦軸は走査電極ＳＣ１～ＳＣ２１６０を示し、横軸は時間を示している。また、書込み動作を行うタイミングを実線で示し、維持期間及び壁電圧調整期間のタイミングはハッチングで示している。
　図１７（ａ）は維持期間の直後に壁電圧調整期間を設けた場合の駆動電圧波形を示しており、第１の表示電極対グループＩが壁電圧調整期間であるときには第２の表示電極対グループＩＩの書込み動作を制限し、第２の表示電極対グループＩＩが壁電圧調整期間であるときには第１の表示電極対グループの書込み動作を制限する。
　図１７（ｂ）は書込み期間の直前に、前のサブフィールドの壁電圧調整期間を設けた場合の駆動電圧波形を示しており、第１の表示電極対グループＩが壁電圧調整期間であるときには第２の表示電極対グループＩＩの書込み動作を制限し、第２の表示電極対グループＩＩが壁電圧調整期間であるときには第１の表示電極対グループＩの書込み動作を制限する。
　このように、いずれかの表示電極対グループが壁電圧調整期間であるときに書込み動作を制限する場合には、壁電圧調整期間に要する時間を見込んでサブフィールド構成及び表示電極対のグループ数Ｎを設定すればよい。
　また、１フィールドの最初に各放電セルで初期化放電を発生させる全セル初期化期間を設け、且つ各表示電極対グループの各サブフィールドの維持期間の後に、壁電圧を調整する壁電圧調整期間を設けることが好ましい。これにより、仮にサブフィールド毎に全セル初期化期間を設ける場合と対比すると、１フィールド内に占める全セル初期化期間を短縮することができるので、１フィールド内に設定するサブフィールド数を増やすのに寄与する。
　また、上記の全セル初期化期間において、複数の表示電極対を構成する各走査電極に対して一括して初期化パルスを印加することが好ましい。これにより、サブフィールド毎に全セル初期化期間を設けなくても、維持期間と書込み期間の間に設けた壁電圧調整期間において各放電セルの壁電圧を十分に調整することができる。
　また、１フィールド期間に含まれる複数のサブフィールドの中で、輝度重みの最も小さいサブフィールドを最後に配置することが好ましい。最後のサブフィールドの時間の長さを短縮できるので、１フィールド内に設定するサブフィールド数を増やすのに寄与する。
　上記実施の形態１乃至４において用いた各数値は、単に一例を挙げたに過ぎず、ＰＤＰ１０の特性やプラズマディスプレイ装置１００の仕様等に合わせて、適宜最適な値に設定することが望ましい。
　また、上記実施の形態１乃至４においては、２１６０ラインに順次書込みを行うシングルスキャン方式で駆動する例について説明したが、例えば、４３２０ラインを備える公知のデュアル駆動方式のＰＤＰにおいて、分割された２つの各領域に対して、上記の実施の形態で説明した駆動方法を適用することもできる。これにより、４３２０ラインの超高精細ＰＤＰを実現することができる。その場合、領域毎に駆動回路が必要となるが、比較的容易に超高精細ＰＤＰを実現することができる。
　また、上記実施の形態１乃至４で説明した駆動方法を、全てのフィールドに適用するのではなく、一部のフィールドのみに適用してもよいことは言うまでもない。
　また、上記実施の形態１及び２において、ＰＤＰ１０の駆動方式における第１駆動方式と第２駆動方式との選択を、一部のサブフィールドのみで行ってもよいことは言うまでもない。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明に係るプラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置によれば、２１６０ライン以上の超大型・超高精細のプラズマディスプレイパネルであっても、画質を確保するための十分なサブフィールド数を確保することができ、十分な輝度で駆動することができるので、高精細のプラズマディスプレイ装置を高輝度で駆動する上で有用である。
　１０　　ＰＤＰ
　２１　　前面基板
　２２　　走査電極
　２２ａ、２３ａ　　透明電極
　２２ｂ、２３ｂ　　バス電極
　２３　　維持電極
　２４　　表示電極対
　２５、３３　　誘電体層
　２６　　保護層
　３１　　背面基板
　３２　　データ電極
　３４　　隔壁
　３５　　蛍光体層
　４１　　画像信号処理回路
　４２　　データ電極駆動回路
　４３ａ、４３ｂ　　走査電極駆動回路
　４４ａ、４４ｂ　　維持電極駆動回路
　４５　　タイミング発生回路
　４６　　駆動方式選択回路
　５０、８０　　維持パルス発生回路
　５０ａ、８０ａ　　電力回収部
　６０　　初期化パルス発生回路
　６１、６２　　ミラー積分回路
　７０　　走査パルス発生回路
　９０　　一定電圧発生回路
　１００　　プラズマディスプレイ装置

Claims (29)

  1. 　走査電極と維持電極とから構成された表示電極対が並んで複数配置された第１基板と、前記第１基板と対向するように配置され、かつ複数のデータ電極が並んで複数の前記表示電極対に立体交差するように配置された第２基板とを備え、前記複数の表示電極対と前記複数のデータ電極とが立体交差する位置のそれぞれに放電セルが構成されたプラズマディスプレイパネルの駆動方法であって、
    　前記複数の表示電極対をＮ（Ｎは２以上の整数）個の表示電極対グループに分割し、
    　１フィールドを、前記放電セルの書込み放電に備えて前記放電セルの壁電圧を調整する壁電圧調整期間と、画像信号に応じて選択される放電セルを書込み放電させる書込み期間と、書込み放電した放電セルを維持放電させる維持期間と、を有したＭ個（Ｍは２以上の整数）のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）に分割し、
    　Ｋ番目のサブフィールドＳＦＫにおける前記維持期間をＴ１と定義し、この維持期間Ｔ１とＫ＋１番目のサブフィールドの前記書込み期間との間の前記壁電圧調整期間をＴ２と定義した場合に、
    　Ｔ１＞（Ｎ－１）×Ｔ２の場合、前記Ｎ個の表示電極対グループの間で、前記サブフィールドＳＦＫについて前記維持期間及び前記壁電圧調整期間を各表示電極対グループ毎に設定する第１駆動方式とし、
    　Ｔ１＜（Ｎ－１）×Ｔ２の場合、前記Ｎ個の表示電極対グループの間で、前記サブフィールドＳＦＫについて前記維持期間及び前記壁電圧調整期間を同期させて設定する第２駆動方式とする、プラズマディスプレイパネルの駆動方法。
  2. 　Ｋ番目のサブフィールドＳＦＫについて、Ｔ１とＴ２とを比較し、
    　Ｔ１＞（Ｎ－１）×Ｔ２の場合、前記第１駆動方式を選択し、
    　Ｔ１＜（Ｎ－１）×Ｔ２の場合、前記第２駆動方式を選択する、請求項１記載のプラズマディスプレイパネルの駆動方法。
  3. 　前記第１駆動方式の場合、全ての前記表示電極対グループの前記壁電圧調整期間を除く期間においては、いずれかの前記表示電極対グループにおいて連続して書込み動作を行う、請求項１記載のプラズマディスプレイパネルの駆動方法。
  4. 　前記第１駆動方式の場合、いずれかの前記表示電極対グループが前記壁電圧調整期間にある期間においては、残りの全ての前記表示電極対グループにおいて書込み動作を制限する、請求項３記載のプラズマディスプレイパネルの駆動方法。
  5. 　前記Ｎ＝２の場合、２つの前記表示電極対グループが、前記プラズマディスプレイパネルの上画面と下画面で分割されて構成される、請求項１記載のプラズマディスプレイパネルの駆動方法。
  6. 　前記Ｎ＝２の場合、２つの前記表示電極対グループが、奇数番目の前記表示電極対と偶数番目の前記表示電極対でインターレス分割されて構成される、請求項１記載のプラズマディスプレイパネルの駆動方法。
  7. 　Ｌ＝Ｋ番目のサブフィールドＳＦＫにおける前記壁電圧調整期間は、
    　サブフィールドＳＦＫの前記維持期間で維持放電した前記放電セルを、サブフィールドＳＦＫの前記維持期間の後に消去放電させる消去期間と、
    　サブフィールドＳＦＫの前記消去期間で消去放電した前記放電セルを、Ｌ＝Ｋ＋１番目のサブフィールドＳＦＫ＋１の最初から初期化放電させる初期化期間と、
    　を有し、
    　１フィールドの期間に含まれるＭ個のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）のそれぞれにおいて、
    　Ｌ＝Ｋ番目のサブフィールドＳＦＫの維持期間Ｔ１と、前記壁電圧調整期間としてのＬ＝Ｋ番目のサブフィールドＳＦＫの消去期間Ｔ３とＬ＝Ｋ＋１番目のサブフィールドＳＦＫ＋１の初期化期間Ｔ４との和と、を比較し、
    　Ｔ１＞Ｔ３＋Ｔ４の場合、前記第１駆動方式を選択し、
    　Ｔ１＜Ｔ３＋Ｔ４の場合、前記第２駆動方式を選択する、
    　請求項２記載のプラズマディスプレイパネルの駆動方法。
  8. 　１フィールドの期間に１回以上、全ての前記放電セルを一斉に初期化放電する全セル初期化期間を有する、請求項１記載のプラズマディスプレイパネルの駆動方法。
  9. 　前記全セル初期化期間の直前に配置されるサブフィールドが、１フィールドの期間に含まれるＭ個のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）の中で輝度重み最小のサブフィールドである、請求項８記載のプラズマディスプレイパネルの駆動方法。
  10. 　前記全セル初期化期間の直後に配置されるサブフィールドが、１フィールドの期間に含まれるＭ個のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）の中で輝度重み最大のサブフィールドである、請求項９記載のプラズマディスプレイパネルの駆動方法。
  11. 　前記全セル初期化期間の直後に配置されるサブフィールドが、１フィールドの期間に含まれるＭ個のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）の中で２番目に輝度重みが小さいサブフィールドである、請求項９記載のプラズマディスプレイパネルの駆動方法。
  12. 　前記全セル初期化期間の直後に配置されるサブフィールドが、１フィールドの期間に含まれるＭ個のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）の中で輝度重み最小のサブフィールドであり、前記全セル初期化期間の直前に配置されるサブフィールドが、２番目に輝度重みが小さいサブフィールドである、請求項８記載のプラズマディスプレイパネルの駆動方法。
  13. 　前記維持期間に維持放電を発生させる維持パルスの立ち上がり時間及び立ち下がり時間を、前記第２駆動方式が選択されたサブフィールドよりも、前記第１駆動方式が選択されたサブフィールドの方を短くする、請求項１記載のプラズマディスプレイパネルの駆動方法。
  14. 　１フィールドの期間に含まれる前記Ｍ個のサブフィールドは、輝度重み付けされており、
    　前記プラズマディスプレイパネル全体の放電セルで１回の書込み動作を行うために必要な時間をＴｗと定義するとき、
    　各サブフィールドにおける各表示電極対グループの維持期間が、Ｔｗ×（Ｎ－１）／Ｎ以下の範囲内で、前記Ｍ個のサブフィールドの輝度重みに応じて設定される、請求項１記載のプラズマディスプレイパネルの駆動方法。
  15. 　１フィールドの期間の最初に、全ての前記放電セルを一斉に初期化放電する全セル初期化期間を設定し、且つ各サブフィールドにおける各表示電極対グループの維持期間の後、当該維持期間で放電した放電セルに対して消去放電を発生させる消去期間を設定する、請求項１４記載のプラズマディスプレイパネルの駆動方法。
  16. 　前記全セル初期化期間において、前記複数の表示電極対を構成する各走査電極に対し一括して初期化パルスを印加する、請求項１５記載のプラズマディスプレイパネルの駆動方法。
  17. 　１フィールドの期間に含まれる前記Ｍ個のサブフィールドの中で輝度重みの最も小さいサブフィールドが、１フィールドの期間の最後のサブフィールドに配置される、請求項１４記載のプラズマディスプレイパネルの駆動方法。
  18. 　互いに前後する２つのサブフィールドにおいて、前のサブフィールドに、前記書込み期間と前記維持期間とを有し、かつ前記維持期間と後のサブフィールドの前記書込み期間との間に前記壁電圧調整期間を有する、請求項１記載のプラズマディスプレイパネルの駆動方法。
  19. 　走査電極と維持電極とから構成された表示電極対が並んで複数配置された第１基板と、前記第１基板と対向するように配置され、かつ複数のデータ電極が並んで複数の前記表示電極対に立体交差するように配置された第２基板とを備え、前記複数の表示電極対と前記複数のデータ電極とが立体交差する位置のそれぞれに放電セルが構成されたプラズマディスプレイパネルと、
    　前記複数の表示電極対をＮ（Ｎは２以上の整数）分割したＮ個の表示電極対グループにそれぞれ属する走査電極を駆動するＮ個の走査電極駆動回路と、
    　前記Ｎ個の表示電極対グループにそれぞれ属する維持電極を駆動するＮ個の維持電極駆動回路と、
    　前記複数のデータ電極を駆動するデータ電極駆動回路と、
    　を有し、更に、
    　１フィールドを、前記放電セルの書込み放電に備えて前記放電セルの壁電圧を調整する壁電圧調整期間と、画像信号に応じて選択される放電セルを書込み放電させる書込み期間と、書込み放電した放電セルを維持放電させる維持期間と、を有したＭ個（Ｍは２以上の整数）のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）に分割し、
    　Ｋ番目のサブフィールドＳＦＫにおける前記維持期間をＴ１と定義し、この維持期間Ｔ１とＫ＋１番目のサブフィールドの前記書込み期間との間の前記壁電圧調整期間をＴ２と定義した場合に、
    　Ｔ１＞（Ｎ－１）×Ｔ２の場合、前記Ｎ個の表示電極対グループの間で、前記サブフィールドＳＦＫについて前記維持期間及び前記壁電圧調整期間を各表示電極対グループ毎に設定する第１駆動方式とし、Ｔ１＜（Ｎ－１）×Ｔ２の場合、前記Ｎ個の表示電極対グループの間で、前記サブフィールドＳＦＫについて前記維持期間及び前記壁電圧調整期間を同期させて設定する第２駆動方式とするよう、前記Ｎ個の走査電極駆動回路、前記Ｎ個の維持電極駆動回路及び前記データ電極駆動回路を制御する制御回路と、
    　を有するプラズマディスプレイ装置。
  20. 　前記制御回路は、
    　１フィールドの期間に含まれるＭ個のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）毎に、前記維持期間Ｔ１と前記初期化期間Ｔ２を演算する演算部と、
    　前記Ｍ個のサブフィールドＳＦＬ（Ｌ＝１～Ｍ）毎に、前記演算部により演算される前記維持期間Ｔ１及び前記初期化期間Ｔ２に基づいて、Ｔ１＞（Ｎ－１）×Ｔ２の場合、前記第１駆動方式を選択し、Ｔ１＜（Ｎ－１）×Ｔ２の場合、前記第２駆動方式を選択する選択部と、
    　を有する、請求項１９記載のプラズマディスプレイ装置。
  21. 　前記制御回路は、１フィールドに含まれる複数のサブフィールド毎の駆動方式として前記第１駆動方式又は前記第２駆動方式を予め定めておいたルックアップテーブルを有する、請求項１９記載のプラズマディスプレイ装置。
  22. 　前記制御回路は、前記第１駆動方式の場合、全ての前記表示電極対グループの前記壁電圧調整期間を除く期間、いずれかの前記表示電極対グループにおいて連続して書込み動作を行うよう制御する、請求項１９記載のプラズマディスプレイ装置。
  23. 　前記制御回路は、前記第１駆動方式の場合、いずれかの前記表示電極対グループが前記壁電圧調整期間にある期間、残りの全ての前記表示電極対グループにおいて書込み動作を制限するよう制御する、請求項２２記載のプラズマディスプレイ装置。
  24. 　前記制御回路は、前記維持期間に維持放電を発生させる維持パルスの立ち上がり時間及び立ち下がり時間を、前記第２駆動方式のサブフィールドよりも、前記第１駆動方式のサブフィールドの方を短くする、請求項１９記載のプラズマディスプレイ装置。
  25. 　前記制御回路は、
    　前記プラズマディスプレイパネル全体の放電セルで１回の書込み動作を行うために必要な時間をＴｗと定義するとき、
    　各サブフィールドにおける各表示電極対グループの維持期間を、Ｔｗ×（Ｎ－１）／Ｎ以下の範囲内で、１フィールドの期間に含まれる前記Ｍ個のサブフィールドの輝度重みに応じて設定する、請求項１９記載のプラズマディスプレイ装置。
  26. 　前記制御回路は、１フィールドの期間の最初に、全ての前記放電セルを一斉に初期化放電する全セル初期化期間を設定し、且つ各サブフィールドにおける各表示電極対グループの維持期間の後に、当該維持期間で放電した放電セルに対して消去放電を発生させる消去期間を設定する、請求項２５記載のプラズマディスプレイ装置。
  27. 　前記走査電極駆動回路は、前記全セル初期化期間において、前記複数の表示電極対を構成する各走査電極に一括して印加する初期化パルスを生成する初期化パルス生成回路を有する、請求項２６記載のプラズマディスプレイ装置。
  28. 　前記制御回路は、１フィールドの期間に含まれる前記Ｍ個のサブフィールドの中で輝度重みの最も小さいサブフィールドが、１フィールドの期間の最後のサブフィールドに配置する、請求項２５記載のプラズマディスプレイ装置。
  29. 　互いに前後する２つのサブフィールドにおいて、前のサブフィールドに、前記書込み期間と前記維持期間とを有し、かつ前記維持期間と後のサブフィールドの前記書込み期間との間に前記壁電圧調整期間を有する、請求項１９記載のプラズマディスプレイ装置。
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