WO2009134081A9 - 극미세 결정립 폴리 실리콘 박막 증착 방법 - Google Patents

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우상호
조성길
박송환
정경수
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    • C23C16/52—Controlling or regulating the coating process

Definitions

  • the present invention relates to a method of depositing a thin film, and more particularly, to a method of depositing a thin film by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • a semiconductor manufacturing process includes a deposition process for depositing a thin film on a wafer surface, and various forms including a silicon oxide film, a polycrystalline silicon film, and a silicon nitride film on the wafer surface. A thin film of is deposited.
  • CVD chemical vapor deposition
  • a method of depositing a polycrystalline silicon film on the wafer surface during the deposition process is as follows.
  • a source gas is supplied into the chamber to deposit a thin film on the wafer.
  • the source gas supplied into the chamber includes silane (SiH 4 ), and a thin film is deposited on the wafer by the source gas supplied into the chamber.
  • a polycrystalline silicon film is deposited on the wafer through thermal decomposition of silane (SiH 4 ).
  • an amorphous silicon thin film in which crystalline is not formed using silane (SiH 4 ) or disilane (Si 2 H 6 ) at a constant process temperature (typically 550 ° C. or less) is used.
  • a constant process temperature typically 550 ° C. or less
  • the result shown in Figure 1 is obtained as a result. 1 is a photograph taken with a transmission electron microscope (TEM) of a polycrystalline silicon film according to a conventional deposition method.
  • TEM transmission electron microscope
  • the grain size of the crystallized crystal grains (black portions in FIG. 1) of the thin film is very irregular, and the size of several tens of micrometers to several hundreds of nm is large. Crystal grains are formed. Therefore, when the transistor is formed using this process, one or two grain boundaries are formed in a region where grains are large due to the movement speed of electrons in the transistor, whereas very large grains are formed. In small areas, many grain boundaries are formed. The region where the grains are formed with many grain interfaces is very small, and the lower tunneling film (Tunnel oxide) in the region where the grains meet the grains is formed as an oxide valley. At the bottom of the larger form of oxide valleys are formed.
  • Teunnel oxide tunneling film
  • An object of the present invention is to provide a method for depositing an ultrafine grain polysilicon thin film which can improve the uniformity of electrical properties and prevent the properties from being degraded.
  • the ultra-fine polysilicon thin film deposition method supplies a source gas into a chamber loaded with a substrate to deposit a polysilicon thin film on the substrate, the source gas is silicon-based (silicon-based) gas, Nitrogen-based gas and Phosphorous-based gas.
  • the mixing ratio of the nitrogen-based gas to the silicon-based gas of the source gas may be 0.03 or less (excluding 0).
  • Nitrogen in the thin film may be 11.3 atomic% or less (except zero).
  • the deposition temperature is 650 °C to 750 °C
  • the deposition pressure may be 5torr to 100torr.
  • the mixing ratio of the nitrogen-based gas to the silicon-based gas of the source gas may be 0.10 or less (excluding 0).
  • the deposition temperature is 580 °C to 650 °C
  • the deposition pressure may be 100torr to 300torr.
  • the method may further comprise a heat treatment process for the thin film.
  • the silicon-based gas may be any one of SiH 4 (silane), Si 2 H 6 (disilane), DCS (Dichlorosilane), TCS (Trichlorosilane), and HCD (Hexachlorodisilane).
  • the nitrogen-based gas may be ammonia (NH 3 ).
  • the phosphorus-based gas may be PH 3 .
  • the method can be deposited as an n + or p + based doped poly silicon thin film in the thin film deposition.
  • n + doped polysilicon thin film When depositing the n + doped polysilicon thin film, a polysilicon film having ultrafine grains may be deposited by injecting n + dopant-based impurities, such as PH 3 or As, into the in-situ.
  • n + dopant-based impurities such as PH 3 or As
  • a polysilicon film having ultrafine grains may be deposited by injecting p + dopant-based impurities, such as boron, into in-situ.
  • a source gas including a silicon-based gas, a nitrogen-based gas, and a phosphorus-based gas is supplied into a chamber loaded with the substrate.
  • the present invention uses a SiH 4 (Silane) gas as a silicon source gas, and as a process method for controlling grains, nitrogen (Oxygen) is contained, such as NH 3 , when the thin film is deposited within a certain range of process temperature and process pressure.
  • the gas is mixed with silane (SiH 4 ) and injected at a constant ratio to form ultrafine grain polycrystalline polysilicon thin film, which is uniform when used as a floating gate electrode of a flash memory in a semiconductor device.
  • Crystal grains can be formed to ensure durability and reliable device characteristics of the device, and excellent characteristics when used in dynamic random access memory (DRAM) devices, static random access memory (SRAM) and logic (LOGIC) devices Since device characteristics can be secured, there is an effect of improving device yield and device characteristics when manufacturing a semiconductor device using the same.
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • LOGIC logic
  • FIG. 1 is a photograph showing a polycrystalline silicon film having a large grain size according to a conventional deposition method.
  • FIG. 2 is a conceptual diagram of a thin film deposition apparatus to which the present invention is applied.
  • FIG 3 is a graph showing the characteristics of the silicon thin film formed by the ultra-fine polysilicon thin film deposition method of the present invention, the refractive index according to the ratio of the nitrogen source gas (Nitrogen Source Gas) and the silicon source gas (Si Source Gas) The graph shown.
  • FIG. 4 is a TEM photograph showing the crystal structure of a thin film deposited by the present invention ultrafine grain polysilicon thin film deposition method.
  • 5 and 6 show the tendency of the concentration of nitrogen in terms of atomic percent and the grain size of tendency according to the gas mixing ratio of nitrogen and silicon source. Tables and graphs.
  • FIG. 7 and 8 are graphs showing refractive indices according to a ratio of a nitrogen source gas and a silicon source gas.
  • a source gas including a silicon-based gas and a nitrogen-based gas is supplied into a chamber loaded with a substrate to deposit a thin film to deposit a microcrystalline polysilicon thin film. It would be.
  • chemical vapor deposition is a process of forming a thin film on a semiconductor substrate by supplying a gaseous source gas to induce a chemical reaction with the substrate.
  • the present invention to perform this chemical vapor deposition in a single chamber will be described with reference to FIG. 2 is a view showing a deposition apparatus to which the present invention is applied.
  • an introduction part 12 for introducing a source gas into the chamber 11 of the deposition apparatus 10 is formed.
  • the gas introduced by the inlet 12 is injected into the chamber 11 through the shower head 13.
  • the wafer 15 to be deposited is placed on the heater 14, which is supported by the heater support 16. After the deposition is performed by this apparatus, it is discharged by the vacuum port 17.
  • the substrate is transferred into the reaction chamber 11.
  • a silane (SiH 4 ) gas and an inert N 2 are introduced into the chamber 11 as a carrier gas on the substrate by a chemical vapor deposition method using a single wafer method.
  • the surface of the silicon substrate is deposited on the silicon substrate by surface movement.
  • the NH 3 gas is injected into the reaction chamber 11 at the same time as the SiH 4 gas, the silicon atoms of the thermally decomposed reaction gas are NH 3. Grain growth does not proceed due to nitrogen atoms decomposed from the substrate, and thus deposition is possible in polysilicon in an amorphous state even at a high temperature (high temperature of 650 ° C. or more).
  • the mixing ratio of the NH 3 / SiH 4 gas is maintained at a predetermined level or more, since it may be deposited with silicon nitride, the mixing ratio of the two reaction gases is the most important factor in the present invention.
  • a subsequent heat treatment process is performed at a temperature higher than a predetermined temperature using a furnace or a single wafer reaction chamber.
  • n + doped series such as PH 3 and p + doped series such as Boron are implanted together to deposit an undoped or doped thin film.
  • the deposition temperature is 650 °C to 750 °C
  • the deposition pressure is 5torr to 100torr state
  • the graph shows the refractive index according to the ratio of the nitrogen source gas (Sitrogen Source Gas) and the silicon source gas (Si Source Gas).
  • FIG. 3 is a graph showing the refractive index according to the mixing ratio of NH 3 and SiH 4.
  • the horizontal axis is a mixing ratio of N 2 O and SiH 4
  • the vertical axis shows crystal characteristics of the deposited thin film.
  • Refractive Index (RI) values are shown. Therefore, as the ratio of NH 3 mixed in SiH 4 increases, the refractive index tends to decrease, and when the value is maintained in the range of 3.8 to 4.5, deposition is formed of an amorphous or polycrystalline silicon thin film. It is deposited as a thin film having properties close to that of Si rich SiO 2 thin film instead of silicon.
  • the mixing ratio of NH 3 to SiH 4 is 3% (or 0.03) or less, and deposition is performed in the amorphous or polycrystalline silicon thin film within this range.
  • FIG. 4 is a TEM photograph showing the crystal structure of a thin film deposited by the present invention ultrafine grain polysilicon thin film deposition method.
  • the portion shown in black in FIG. 4 represents grains, and the grains shown in FIG. 4 are finer than the grains shown in FIG. 1.
  • 5 and 6 show the tendency of the concentration of nitrogen in terms of atomic percent and the grain size of the nitrogen according to the gas mixing ratio of nitrogen and silicon source. Tables and graphs.
  • nitrogen in the thin film is 11.3atomic%. It can be seen that the nitrogen is preferably about 11.3 atomic% or less. When the oxygen in the thin film is 11.3 atomic%, the grain size is about 33 angstroms.
  • FIG. 7 and 8 illustrate the refractive index according to the ratio of the nitrogen source gas and the silicon source gas in a state where the deposition temperature is 620 ° C. and the deposition pressure is 100 tortor to 300torr. It is a graph showing.
  • the deposition is formed of an amorphous or polycrystalline silicon thin film when the refractive index is maintained in the range of 3.8 to 4.5, the mixing ratio of NH 3 to SiH 4 based on the refractive index is determined. It is preferable that it is 10% (or 0.1) or less (the dotted circle part of FIG. 8), and vapor deposition is performed in an amorphous or polycrystalline silicon thin film in this range.
  • the Si gas is SiH 4 and the Oxygen Source is NH 3 gas as the source gas presented in the present invention using the spirit of the present invention, but as another Si source gas, Si 2 is used.
  • a thin film having an ultrafine grain structure is formed by injecting into a reaction chamber at a constant ratio of NH 3 / SiH 4 under a constant temperature and a constant pressure.
  • the source gas including the silicon-based gas, the nitrogen-based gas, and the phosphorus-based gas is supplied into the chamber loaded with the substrate to deposit the thin film, thereby obtaining a very fine grain poly.
  • the silicon thin film will be deposited.
  • the invention can be applied to a variety of equipment including deposition processes.

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Abstract

본 발명에 의하면, 극미세 결정립 폴리 실리콘 박막 증착 방법은 기판이 로딩된 챔버 내에 소스가스를 공급하여 상기 기판 상에 폴리실리콘 박막을 증착하되, 상기 소스가스는 실리콘 계열(silicon-based)의 가스, 질소 계열(Nitrogen-based)의 가스, 그리고 인 계열(Phosphorous-based)의 가스를 포함한다. 상기 소스가스 중 상기 실리콘 계열의 가스에 대한 상기 질소 계열의 가스의 혼합비율은 0.03 이하(단, 0은 제외)일 수 있다. 상기 박막 내의 질소는 11.3 atomic%(atomic percentage) 이하(단, 0은 제외)일 수 있다.

Description

　극미세 결정립 폴리 실리콘 박막 증착 방법
본 발명은 박막을 증착하는 방법에 관한 것으로, 특히 화학기상증착방식(Chemical Vapor Deposition, CVD)에 의한 박막 증착 방법에 관한 것이다.
일반적으로 반도체 제조 공정은 박막을 웨이퍼 표면에 증착하는 증착공정을 포함하며, 웨이퍼 표면에는 실리콘 산화막(silicon oxide) 및 다결정 실리콘막(polycrystalline silicon), 그리고 질화 실리콘막(silicon nitride)을 포함하는 다양한 형태의 박막이 증착된다.
그리고 증착공정 중 화학기상증착방식(Chemical Vapor Deposition, CVD)은 열분해 또는 기체화합물의 반응에 의해 기판의 표면에 박막을 형성하는 것을 말한다. 즉, 원하는 물질이 기체상태로부터 기판 표면에 직접 증착된다.
증착공정 중 웨이퍼 표면에 다결정 실리콘막을 증착하는 방법에 대해 설명하면 다음과 같다.
먼저, 웨이퍼를 챔버 내에 로딩한 후, 챔버 내부에 소스 가스를 공급하여 웨이퍼 상에 박막을 증착한다. 이때, 챔버 내부에 공급되는 소스 가스는 실란(SiH4)을 포함하며, 챔버 내에 공급된 소스 가스에 의해 웨이퍼 상에는 박막이 증착된다. 이때, 웨이퍼 상에는 실란(SiH4)의 열분해를 통해 다결정 실리콘막이 증착(polycrystalline deposition)된다.
그러나 이와 같은 증착공정으로는 얇은 두께(약 400Å 이하)의 실리콘 결정구조를 가지는 다결정 실리콘막을 증착하는 것이 매우 어려울 뿐만 아니라, 균일한 다결정 실리콘막을 증착하기 어려웠다. 따라서 이를 반도체 플래시 메모리 등의 플로팅 게이트 전극으로 사용할 경우, 제조된 소자의 과소거(over erase) 현상과 같은 문제점에 의해 소자의 문턱전압이동(Threshold Voltage shift) 등에 의한 균일도, 내구력, 그리고 신뢰성 측면에서 소자의 문턱전압(Threshold Voltage, Vt) 균일도 등이 매우 불균일하여 소자 특성을 저하 시키는 등의 문제점이 있었다.
이에 대해 더욱 상세히 설명하면, 먼저 일정한 공정온도(일반적으로 550℃ 이하)에서 실란(SiH4)이나 디실란(disilane)(Si2H6)을 이용하여 결정질이 형성되지 않은 비결정질(amorphous) 실리콘 박막을 성장시키는 공정과, 그 다음으로 후속의 일정한 열처리 공정(예를 들어, 650℃ 내지 900℃)에 의하여 성장된 박막을 결정화 시키는 공정을 거치게 되면, 그 결과로서 도 1에 도시한 결과를 얻는다. 도 1은 종래의 증착방법에 따른 다결정 실리콘막을 투과 전자 현미경(Transmission Electron Microscopy, TEM)으로 찍은 사진이다.
이와 같은 공정을 이용하여 플래시 메모리와 같은 소자의 게이트 전극을 형성시킬 경우, 그 박막의 결정화된 결정립(도 1의 검은 부분)의 크기(grain size)는 매우 불규칙하여 수십 Å 내지 수백 nm의 크기의 결정립이 형성된다. 그래서 이러한 공정을 이용하여 트랜지스터를 형성시킬 경우 트랜지스터에서의 전자의 이동 속도에 의해 결정립(grain)이 큰 지역에서는 결정립 계면(grain boundary)이 한 개 또는 두 개 형성되고, 반면 결정립(grain)이 매우 작은 지역에서는 결정립 계면(Grain boundary)이 많이 형성된다. 이렇게 결정립 계면이 많이 형성된 결정립이 매우 작은 지역은 결정립(Grain)과 결정립이 만나는 지역의 하부 터널링 막(Tunnel oxide)이 옥사이드 밸리(oxide valley)라는 형태의 구역으로 형성 되는데, 큰 결정립 사이의 결정계면의 하부는 더 큰 형태의 옥사이드 밸리(oxide valley)가 형성된다. 이러한 옥사이드 밸리는 후속의 포스포로스 폴리(phosphorus poly) 공정 형성 시 인(phosphorus)이 더 많이 컨센트레이션(concentration) 되어 로컬 배리어 하이트(local barrier height, LBH)를 감소시키게 된다. 이에 따라 소자 구동 시 과소거점(over erase point)으로 되거나, 또는 인(phosphorus)에 의한 전자 트랩 포메이션 사이트(electron trap formation site)가 되어 소자의 신뢰성을 크게 저하시키는 원인이 되고, 이는 곧 트랜지스터가 형성된 후 소자를 가동 시 전자의 이동 속도의 차이에 의해 소자 한 칩(chip) 내에 포함되어 있는 수 개의 트랜지스터의 구동 능력이 매우 차이가 나게 되고, 이 때문에 소자 특성이 매우 열악해 지는 문제점이 있게 된다.
본 발명의 목적은 전기적 특성의 균일도를 향상시켜 특성이 저하되는 것을 방지할 수 있는 극미세 결정립 폴리 실리콘 박막 증착 방법을 제공하는데 있다.
본 발명에 의하면, 극미세 결정립 폴리 실리콘 박막 증착 방법은 기판이 로딩된 챔버 내에 소스가스를 공급하여 상기 기판 상에 폴리실리콘 박막을 증착하되, 상기 소스가스는 실리콘 계열(silicon-based)의 가스, 질소 계열(Nitrogen-based)의 가스, 그리고 인 계열(Phosphorous-based)의 가스를 포함한다.
상기 소스가스 중 상기 실리콘 계열의 가스에 대한 상기 질소 계열의 가스의 혼합비율은 0.03 이하(단, 0은 제외)일 수 있다.
상기 박막 내의 질소는 11.3 atomic%(atomic percentage) 이하(단, 0은 제외)일 수 있다.
상기 증착이 이루어지는 온도는 650℃ 내지 750℃이며, 상기 증착이 이루어지는 압력은 5torr 내지 100torr일 수 있다.
상기 소스가스 중 상기 실리콘 계열의 가스에 대한 상기 질소 계열의 가스의 혼합비율은 0.10 이하(단, 0은 제외)일 수 있다.
상기 증착이 이루어지는 온도는 580℃ 내지 650℃이며, 상기 증착이 이루어지는 압력은 100torr 내지 300torr일 수 있다.
상기 방법은 상기 박막에 대한 열처리 공정을 더 포함할 수 있다.
상기 실리콘 계열의 가스는 SiH4(silane), Si2H6(disilane), DCS(Dichlorosilane), TCS(Trichlorosilane), HCD(Hexachlorodisilane) 중 어느 하나일 수 있다.
상기 질소 계열의 가스는 암모니아(NH3)일 수 있다.
상기 인 계열의 가스는 PH3일 수 있다.
상기 방법은 박막 증착시 n+ 또는 p+ 계열의 도핑된(doped) 폴리 실리콘 박막으로 증착할 수 있다.
상기 n+ doped 폴리 실리콘 박막으로 증착할 때, PH3 또는 As와 같이 n+ 도핑(dopant) 계열의 불순물을 인-시투(In-situ)로 주입하여 극미세 결정립을 가지는 폴리 실리콘 막을 증착할 수 있다.
상기 p+ doped 폴리 실리콘 박막으로 증착할 때, 보론(Boron)과 같이 p+ 도핑(dopant) 계열의 불순물을 인-시투(In-situ)로 주입하여 극미세 결정립을 가지는 폴리 실리콘 막을 증착할 수 있다.
본 발명에 의한 극미세 결정립 폴리 실리콘 박막 증착 방법은 화학기상증착방식에 의하여 기판 상에 박막을 증착할 때 실리콘 계열 가스 및 질소 계열 가스, 인 계열 가스를 포함한 소스 가스를 기판이 로딩된 챔버 내에 공급하여 박막을 증착하여 극미세 결정립 폴리 실리콘 박막을 증착하며, 전기적 특성의 균일도를 향상시켜 특성이 저하되는 것을 방지할 수 있는 효과가 있게 된다.
또한 본 발명은 실리콘 소스 가스로는 SiH4(Silane) 가스를 이용하고, 결정립을 제어하는 공정 방법으로서는 공정온도와 공정 압력을 일정한 범위 내에서 박막을 증착할 때 NH3와 같이 질소(Oxygen)를 함유하는 가스를 실란(SiH4)과 혼합하여 일정 비율로 주입하여 극미세 결정립 다결정 폴리실리콘 박막을 형성시킴으로서 반도체 소자에서 플래시 메모리(Flash Memory)의 플로팅 게이트(floating gate)용 전극으로 이용할 경우 균일한 형태의 결정립을 형성할 수 있어 소자의 내구성 및 신뢰성 있는 소자 특성을 확보할 수 있고, DRAM(Dynamic Random Access Memory) 소자, SRAM(Static Random Access Memory) 및 로직(LOGIC) 소자에서 그 특성을 이용할 경우 우수한 소자 특성을 확보할 수 있어, 이를 이용하는 반도체 소자 제조시 소자 수율 향상 및 소자 특성 개선 효과가 있다.
도 1은 종래의 증착방법에 따른 큰 그레인 사이즈를 가지는 다결정 실리콘막을 보인 사진이다.
도 2는 본 발명이 적용되는 박막 증착 장치의 개념도이다.
도 3은 본 발명인 극미세 결정립 폴리 실리콘 박막 증착 방법에 의하여 형성시킨 실리콘 박막에 대한 특징을 보인 그래프로서, 질소 소스 가스(Nitrogen Source Gas)와 실리콘 소스 가스(Si Source Gas)의 비율에 따른 굴절률을 나타낸 그래프이다.
도 4 는 본 발명인 극미세 결정립 폴리 실리콘 박막 증착 방법에 의하여 증착된 박막의 결정구조를 보인 TEM 사진이다.
도 5 및 도 6은 질소(Nitrogen)의 농도를 아토믹 퍼센트(atomic%)로 환산한 값과 결정립도(Grain Size)를 질소(Nitrogen)와 실리콘 소스(Si Source)의 가스 혼합 비율에 따른 경향성을 나타낸 표와 그래프이다.
도 7 및 도 8은 질소 소스 가스(Nitrogen Source Gas)와 실리콘 소스 가스(Si Source Gas)의 비율에 따른 굴절률을 나타내는 그래프이다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면들을 참고하여 더욱 상세히 설명한다. 본 발명의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 설명하는 실시예들에 한정되는 것으로 해석되어서는 안 된다. 본 실시예들은 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 상세하게 설명하기 위해서 제공되는 것이다. 따라서 도면에 나타난 각 요소의 형상은 보다 분명한 설명을 강조하기 위하여 과장될 수 있다.
먼저 본 발명은 화학기상증착방식에 의하여 기판 상에 박막을 증착할 때 실리콘 계열 가스 및 질소 계열 가스를 포함한 소스 가스를 기판이 로딩된 챔버 내에 공급하여 박막을 증착하여 극미세 결정립 폴리 실리콘 박막을 증착하고자 한 것이다.
일반적으로 화학기상증착이라고 하는 것은 기체상태의 소스 가스를 공급하여 기판과의 화학적 반응을 유도함으로써, 반도체 기판 상에 박막을 형성하는 공정이다. 이러한 화학기상증착방식을 싱글 챔버 내에서 수행하게 되는 본 발명을 도 2를 참조하여 설명하기로 한다. 도 2는 본 발명이 적용되는 증착 장치를 나타내는 도면이다.
우선 증착 장치(10)의 챔버(11) 내에 소스 가스가 도입되기 위한 도입부(12)가 형성된다. 도입부(12)에 의해 도입된 가스는 샤워헤드(13)를 통해 챔버(11) 내부로 분사되게 된다. 또한 증착의 대상이 되는 웨이퍼(15)가 히터(14)상에 놓여지게 되는데, 이러한 히터(14)는 히터지지대(16)에 의해 지지되게 된다. 이러한 장치에 의해 증착이 수행되고 나서는 진공포트(17)에 의해 배출되게 된다.
먼저, 기판은 반응 챔버(11)의 내부로 이송된다. 이후, 싱글 웨이퍼 방식의 화학기상증착방법에 의해 기판 상에 실란(SiH4) 가스 및 불활성의 N2를 캐리어(Carrier) 가스로 챔버(11) 내로 유입시켜 열 분해에 의해 분해된 반응 가스가 기판 상에 배치된 실리콘 기판 상에 표면 이동을 통하여 증착하게 되는 것으로, 이때 SiH4 가스와 동시에 반응 챔버(11) 내로 일정한 비율로 NH3 가스를 주입하게 되면 열 분해된 반응 가스의 실리콘 원자들이 NH3로부터 분해된 질소(Nitrogen) 원자에 의해 결정립 성장(Grain Growth)이 진행되지 않아, 고온(650℃ 이상의 고온)에서도 비정질 상태의 폴리 실리콘으로 증착이 가능하다.
이 때 NH3/SiH4 가스의 혼합 비율이 일정 수준 이상으로 유지될 경우 실리콘 나이트라이드(Silicon Nitride)로 증착될 수 있기 때문에, 두 반응 가스의 혼합 비율이 본 발명에서 가장 중요한 요소이다.
극미세 결정립 구조를 가지는 다결정 폴리실리콘을 형성시키기 위해, 퍼니스(Furnace) 또는 싱글 웨이퍼(Single Wafer) 방식의 반응 챔버를 이용하여 일정 온도 이상에서 후속 열처리 공정을 실시한다. 또한 PH3과 같은 n+ doped 계열, 보론(Boron)과 같은 p+ doped 계열의 불순물을 함께 주입하여 언도핑된(Undoped) 또는 도핑된(Doped) 박막을 증착하게 된다.
도 3은 본 발명인 극미세 결정립 폴리 실리콘 박막 증착 방법에 의하여 형성시킨 실리콘 박막에 대한 특징을 보인 그래프로서, 증착이 이루어지는 온도는 650℃ 내지 750℃이고, 증착이 이루어지는 압력은 5torr 내지 100torr인 상태에서, 질소 소스 가스(Nitrogen Source Gas)와 실리콘 소스 가스(Si Source Gas)의 비율에 따른 굴절률을 나타낸 그래프이다.
이러한 도 3은 NH3와 SiH4의 혼합비율에 따른 굴절률을 나타내는 그래프로서, 도 3에서 보는 바와 같이 가로 축은 N2O와 SiH4의 혼합비율이고, 세로 축은 증착된 박막의 결정 특성을 알 수 있는 굴절률(Refractive Index, R.I) 값을 도시한 것이다. 따라서 SiH4에 혼합된 NH3의 비율이 증가할수록 굴절률이 감소하는 경향을 나타내며, 그 값이 3.8 ~ 4.5의 범위를 유지할 때 비정질 또는 다결정 실리콘 박막으로 증착이 형성되며, 그 이하의 굴절률을 나타내면 폴리실리콘이 아닌 Si rich의 SiO2 박막에 가까운 특성을 가지는 박막으로 증착된다.
따라서, 굴절률을 기준으로 볼 때, SiH4에 대한 NH3의 혼합비율이 3%(또는 0.03) 이하인 것이 바람직하며, 이 범위 내에서 비정질 또는 다결정 실리콘 박막으로 증착이 이루어진다.
도 4는 본 발명인 극미세 결정립 폴리 실리콘 박막 증착 방법에 의하여 증착된 박막의 결정구조를 보인 TEM 사진이다. 도 4에 검은 색으로 나타난 부분이 결정립(grain)을 나타내며, 도 4에 나타난 결정립은 도 1에 나타난 결정립에 비해 미세한 것을 알 수 있다.
도 5 및 도 6은 질소(Nitrogen)의 농도를 아토믹 퍼센트(atomic%)로 환산한 값과 결정립도(Grain Size)를 질소(Nitrogen)와 실리콘 소스(Si Source)의 가스 혼합 비율에 따른 경향성을 나타낸 표와 그래프이다.
도 5 및 도 6을 살펴보면, 앞서 설명한 SiH4에 대한 NH3의 혼합비율이 2.2%(또는 0.022)일 때, 박막 내의 질소는 11.3atomic%인 것을 알 수 있으며, 도 5 및 도 6으로부터 박막 내의 질소는 대략 11.3 atomic% 이하인 것이 바람직하다는 것을 알 수 있다. 박막 내의 산소가 11.3 atomic%일 경우, 결정립의 크기(grain size)는 약 33 옹스트롬이다.
도 7 및 도 8은 증착이 이루어지는 온도는 620℃이고, 증착이 이루어지는 압력은 100torr 내지 300torr인 상태에서, 질소 소스 가스(Nitrogen Source Gas)와 실리콘 소스 가스(Si Source Gas)의 비율에 따른 굴절률을 나타내는 그래프이다.
도 7 및 도 8을 살펴보면, 앞서 살펴본 바와 같이, 굴절률이 3.8 ~ 4.5의 범위를 유지할 때 비정질 또는 다결정 실리콘 박막으로 증착이 형성되므로, 굴절률을 기준으로 볼 때, SiH4에 대한 NH3의 혼합비율이 10%(또는 0.1) 이하(도 8의 점선원 부분)인 것이 바람직하며, 이 범위 내에서 비정질 또는 다결정 실리콘 박막으로 증착이 이루어진다.
이상 상술한 바와 같이 본 발명에서 제시된 발명의 사상을 이용하여 본 발명에서 제시된 소스 가스(Source gas)로 Si Source는 SiH4, Oxygen Source는 NH3 가스를 이용하였지만, 또 다른 Si source 가스로서 Si2H6(disilane), DCS(Dichlorosilane), TCS(Trichlorosilane), HCD(Hexachlorodisilane) 가스 및 그 외 Si을 포함하는 가스를, Nitrogen을 포함하는 또 다른 가스를 이용하여 본 발명에서 구현하고자 하는 발명의 사상, 일정한 온도와 일정한 압력 하에서 NH3/SiH4의 일정한 비율로 반응 챔버 내에 주입시켜 극미세 결정립 구조를 가지는 박막을 형성시키는 것은 또 다른 발명의 실시 예이다
이처럼 본 발명은 화학기상증착방식에 의하여 기판 상에 박막을 증착할 때 실리콘 계열 가스 및 질소 계열 가스 및 인 계열 가스를 포함한 소스 가스를 기판이 로딩된 챔버 내에 공급하여 박막을 증착하여 극미세 결정립 폴리 실리콘 박막을 증착하게 되는 것이다.
본 발명을 바람직한 실시예들을 통하여 상세하게 설명하였으나, 이와 다른 형태의 실시예들도 가능하다. 그러므로, 이하에 기재된 청구항들의 기술적 사상과 범위는 바람직한 실시예들에 한정되지 않는다.
본 발명은 증착 공정을 포함하는 다양한 장비에 응용될 수 있다.

Claims (13)

  1. 기판이 로딩된 챔버 내에 소스가스를 공급하여 상기 기판 상에 폴리실리콘 박막을 증착하되,
    상기 소스가스는 실리콘 계열(silicon-based)의 가스, 질소 계열(Nitrogen-based)의 가스, 그리고 인 계열(Phosphorous-based)의 가스를 포함하는 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  2. 제1항에 있어서,
    상기 소스가스 중 상기 실리콘 계열의 가스에 대한 상기 질소 계열의 가스의 혼합비율은 0.03 이하(단, 0은 제외)인 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  3. 제1항에 있어서,
    상기 박막 내의 질소는 11.3 atomic%(atomic percentage) 이하(단, 0은 제외)인 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  4. 제2항에 있어서,
    상기 증착이 이루어지는 온도는 650℃ 내지 750℃이며,
    상기 증착이 이루어지는 압력은 5torr 내지 100torr인 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  5. 제1항에 있어서,
    상기 소스가스 중 상기 실리콘 계열의 가스에 대한 상기 질소 계열의 가스의 혼합비율은 0.10 이하(단, 0은 제외)인 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  6. 제5항에 있어서,
    상기 증착이 이루어지는 온도는 580℃ 내지 650℃이며,
    상기 증착이 이루어지는 압력은 100torr 내지 300torr인 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  7. 제1항에 있어서,
    상기 방법은 상기 박막에 대한 열처리 공정을 더 포함하는 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  8. 제1항에 있어서,
    상기 실리콘 계열의 가스는 SiH4(silane), Si2H6(disilane), DCS(Dichlorosilane), TCS(Trichlorosilane), HCD(Hexachlorodisilane) 중 어느 하나인 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  9. 제1항에 있어서,
    상기 질소 계열의 가스는 암모니아(NH3)인 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  10. 제1항에 있어서,
    상기 인 계열의 가스는 PH3인 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  11. 제1항에 있어서,
    상기 방법은 박막 증착시 n+ 또는 p+ 계열의 도핑된(doped) 폴리 실리콘 박막으로 증착하는 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  12. 제11항에 있어서,
    상기 n+ doped 폴리 실리콘 박막으로 증착할 때, PH3 또는 As와 같이 n+ 도핑(dopant) 계열의 불순물을 인-시투(In-situ)로 주입하여 극미세 결정립을 가지는 폴리 실리콘 막을 증착하는 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
  13. 제11항에 있어서,
    상기 p+ doped 폴리 실리콘 박막으로 증착할 때, 보론(Boron)과 같이 p+ 도핑(dopant) 계열의 불순물을 인-시투(In-situ)로 주입하여 극미세 결정립을 가지는 폴리 실리콘 막을 증착하는 것을 특징으로 하는 극미세 결정립 폴리 실리콘 박막 증착 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140246A (en) * 1997-12-18 2000-10-31 Advanced Micro Devices, Inc. In-situ P doped amorphous silicon by NH3 to form oxidation resistant and finer grain floating gates
JP2000188257A (ja) * 1998-12-22 2000-07-04 Sharp Corp 結晶性シリコン系半導体薄膜の製造方法
US6559039B2 (en) * 2001-05-15 2003-05-06 Applied Materials, Inc. Doped silicon deposition process in resistively heated single wafer chamber
US7005160B2 (en) * 2003-04-24 2006-02-28 Asm America, Inc. Methods for depositing polycrystalline films with engineered grain structures
US7022592B2 (en) * 2003-10-03 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Ammonia-treated polysilicon semiconductor device
JP4655495B2 (ja) * 2004-03-31 2011-03-23 東京エレクトロン株式会社 成膜方法

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