WO2009132573A1 - 电子雷管控制芯片 - Google Patents

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WO2009132573A1
WO2009132573A1 PCT/CN2009/071504 CN2009071504W WO2009132573A1 WO 2009132573 A1 WO2009132573 A1 WO 2009132573A1 CN 2009071504 W CN2009071504 W CN 2009071504W WO 2009132573 A1 WO2009132573 A1 WO 2009132573A1
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WO
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nmos transistor
pmos transistor
circuit
resistor
drain
Prior art date
Application number
PCT/CN2009/071504
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English (en)
French (fr)
Inventor
颜景龙
刘星
李风国
赖华平
张宪玉
Original Assignee
北京铱钵隆芯科技有限责任公司
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Publication date
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Priority claimed from CN2008102113742A external-priority patent/CN101464674B/zh
Priority claimed from CNU2008201362781U external-priority patent/CN201277839Y/zh
Priority claimed from CN2008101724109A external-priority patent/CN101404521B/zh
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    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F42—AMMUNITION; BLASTING
    • F42D—BLASTING
    • F42D1/00—Blasting methods or apparatus, e.g. loading or tamping
    • F42D1/04—Arrangements for ignition
    • F42D1/045—Arrangements for electric ignition
    • F42D1/05—Electric circuits for blasting

Definitions

  • the present invention relates to the field of pyrotechnics manufacturing technology, and in particular, to an electronic detonator control chip.
  • the general electric detonator uses the extension body to realize the deferred detonation function. This design not only has poor delay precision, but also cannot be changed during the deferred period. In addition, since the extended body contains heavy metals such as deferred drugs and lead, the use of detonators can cause the dispersal of heavy metals, and the burning of deferred drugs can also cause environmental pollution.
  • the main idea of the electronic detonator is to: connect the electronic detonator controller circuit board between the detonator foot line and the ignition device to isolate the direct connection between the detonator foot line and the ignition head, and to control the detonation process of the detonator.
  • the core component of the electronic detonator controller circuit board that controls the detonation process is the electronic detonator control chip. Therefore, the object of the present invention is to solve the defects of the above-mentioned ordinary electric detonator, and to provide a two-wire non-polar connection, capable of two-way communication with a detonating device outside the electronic detonator, and a detonator
  • the built-in identity code, the detonation process is controllable, and the electronic detonator control chip that can be programmed online during the delay is extended.
  • the electronic detonator control chip provided by the invention comprises a communication interface circuit, a rectifier bridge circuit, a charging circuit, a charging control circuit, a power management circuit, a fire control circuit, a logic control circuit, a non-volatile memory, a reset circuit, Safe discharge circuit and chopper circuit.
  • one end of the rectifier bridge circuit is connected to the communication interface circuit to form a set of pins to the outside of the chip; the other end of the rectifier bridge circuit leads to the charging circuit and the charging control circuit, and supplies power to the two ;
  • the other end of the rectifier bridge circuit is grounded.
  • one end of the charging circuit is connected to the rectifying bridge circuit, and the other end is connected to the power management circuit, and the end is also connected to the outside of the chip to form a casing leg 2.
  • one end of the charging control circuit is connected to the rectifying bridge circuit, one end is grounded, one end is connected to the logic control circuit; the charging control circuit has one end connected to the safety discharge circuit, and the end is also connected to the outside of the chip to form a set Pin three.
  • one end of the safety discharge circuit is connected to the logic control circuit, the other end is grounded, and the other end is connected to the pin 3 inside the control chip. This allows the blasting process of the electronic detonator to be interrupted, thereby improving the fault handling capability of the electronic detonator blasting network.
  • one end of the power management circuit is connected to the pin 2 inside the control chip, and one end is grounded; the other end constitutes the power output pin 4 of the control chip, and leads to the outside of the chip.
  • one end of the communication interface circuit is grounded, one end is connected to the internal one of the control chip, one end leads to the logic control circuit, and the other end is connected to the pin 4 inside the control chip.
  • the existence of the communication interface circuit realizes the information interaction between the electronic detonator and the external detonating device, so that the electronic detonator can be programmed online; the external detonating device of the electronic detonator is also controlled to control the detonation process of the detonator, and the electronic detonator is detonated. The process is safer.
  • one end of the reset circuit is grounded, one end is connected to the pin 4 inside the control chip, and the other end is connected to the logic control circuit.
  • one end of the ignition control circuit is grounded, and the other end leads to the outside of the chip to form a sleeve foot 5, which is connected to the detonator ignition device outside the chip; the other end of the ignition control circuit leads to the logic control circuit.
  • the ignition control circuit isolates the connection between the ignition head and the external detonator foot line, thereby isolating the influence of static electricity, radio frequency, stray current and the like on the safety of the ignition head, so that the electronic detonator is safer to store and use.
  • the detonator Since the ignition control circuit is controlled by the logic control circuit, even if the energy storage device for the ignition head and the chip operation is charged with energy sufficient to detonate the detonator, the detonator must be detonated under the control of the external dedicated detonation device, thereby realizing The management of the detonation energy makes the detonation process safer.
  • one end of the cuckoo clock circuit is connected to the pin 4 inside the control chip, and the other end leads to the logic control circuit.
  • the cuckoo clock circuit makes the detonator's delay time more accurate.
  • one end of the logic control circuit is connected to the cuckoo clock circuit, one end is connected to the pin 4 in the control chip, one end is grounded, one end is connected to the non-volatile memory, one end is connected to the communication interface circuit, one end is connected to the reset circuit, one end is connected to the reset circuit, one end Connect the safety discharge circuit, one end is connected to the charging control circuit, and the other end is connected to the ignition control circuit.
  • the logic control circuit and the cesium clock circuit together implement the deferred function of the detonator. This avoids the presence of delayed drugs, reduces the use of heavy metals, and alleviates environmental pollution.
  • one end of the non-volatile memory is connected to the pin 4 inside the control chip, one end is connected to the logic control circuit, and the other end is grounded.
  • the electronic code and the serial number of the electronic detonator are stored in the non-volatile memory, thereby realizing the identity/password management of the electronic detonator.
  • the steps of marking coding in the process of detonator production are avoided, and the safety of detonator production is improved.
  • the charging circuit includes a resistor 1 and a diode one connected in series.
  • the cathode of the diode 1 is connected to the power management circuit, and is connected to the outside of the chip to form the pin 2.
  • the resistance of the resistor 1 is preferably taken to be 1 to 10 k ⁇ .
  • the resistor connected in series in the charging circuit is used for limiting the charging current, preventing the impact of the charging process on the signal bus connected to the detonator, and improving the reliability of the system operation; limiting the resistance of the resistor to 1 to 10 k ⁇ , The charging current is controlled to the mA level, thereby preventing damage to the chip caused by excessive current; wherein the diode connected in series in the charging circuit can perform reverse current limiting, that is, when the external power supply is interrupted, the energy storage device The energy stored by the capacitor is reversed by the charging circuit Release to the energy, resulting in loss of energy in the energy storage device.
  • the safety discharge circuit includes a resistor 2 and an NMOS transistor 1. Wherein, the source of the NMOS transistor and the substrate are grounded, the drain is connected to the third via the resistor 2, and the gate is connected to the logic control circuit.
  • the resistance of the resistor 2 is preferably taken to be 1 to 10 k ⁇ . This improves the safety of the detonating capacitor in the energy storage device, that is, in the communication process and the data exchange process, both ends of the detonating capacitor are short-circuited, so that the detonating capacitor does not store energy, thereby ensuring detonation. The safety of the former electronic detonator operation.
  • the detonation process is interrupted due to a failure, and the electric charge in the capacitor is discharged through the safety discharge circuit. This improves the fault handling capability of the electronic detonator.
  • the ignition control circuit includes an NMOS transistor 2.
  • the source of the NMOS transistor 2 is grounded to the substrate, the drain is connected to pin 5, and the gate is connected to the logic control circuit. This isolates the direct path of the ignition and detonator pins outside the chip, preventing external factors such as static electricity, RF and stray currents from affecting system safety. In addition, the controllability of the ignition process is also achieved.
  • the charge control circuit includes a resistor 3, a resistor 4, a diode 2, a PMOS transistor 1, and an NMOS transistor 3.
  • the source of the NMOS transistor 3 is grounded to the substrate, the gate is connected to the logic control circuit, and the drain is connected to the gate of the PMOS transistor.
  • the source and the substrate of the PMOS transistor are connected to the rectifying bridge circuit, the drain thereof is connected in series to the pin 3 via the resistor 3 and the diode 2; the cathode of the diode 2 is oriented toward the pin 3; and the resistor is connected across the PMOS transistor 1 Between the substrate and the drain of the NMOS transistor 3.
  • the resistance values of the resistors 3 and 4 are preferably 1 to 10 k ⁇ , and the purpose is to control the current at the milliampere level to prevent excessive current and affect the reliability of the system.
  • Another embodiment of the above charging control circuit can include a resistor of five, a resistor of six, a diode of three, a PMO S tube of two, and an NMOS transistor of four.
  • the source of the NMOS transistor 4 and the substrate are grounded, the gate is connected to the logic control circuit, and the drain is connected to the gate of the PMOS transistor 2.
  • the source and the substrate of the PMOS transistor 2 are connected to the rectifying bridge circuit via the resistor 5.
  • the drain is connected to the pin 3 via the diode 3, the cathode of the diode 3 is directed to the pin 3, and the resistor 6 is connected across the substrate of the PMOS transistor 2.
  • the resistance values of the resistors 5 and 6 are preferably 1 to 10 k ⁇ , and the purpose is to control the current at the milliamp level to prevent excessive current and affect the reliability of the system.
  • the rectifying bridge circuit includes a PMOS transistor three, a PMOS transistor four, and a N MOS tube five, and NMOS tube six.
  • the drain of the PMOS transistor 3 and the substrate, the drain of the PMOS transistor four and the substrate are connected together, and are connected to the charging circuit and the charging control circuit together; the source and the substrate of the NMOS transistor 5, and the NMOS transistor The source of the six is connected to the substrate and grounded at the same time.
  • the source of the PMOS transistor 3, the gate of the PMOS transistor 4, the drain of the NMOS transistor 5, and the gate of the NMOS transistor 6 are connected together, and a part of the pin 1 is formed outside the chip; the source of the PMOS transistor 4
  • the gate of the PMOS transistor 3, the drain of the NMOS transistor 6, and the gate of the NMOS transistor 5 are connected together, and are connected to the outside of the chip to form another portion of the pin 1.
  • the advantages of the above technical solution are: On the one hand, the voltage drop on the MOSFET depends on the channel turn-on threshold voltage of the MOS transistor, therefore, selecting the MOS transistor with a lower turn-on threshold voltage can reduce the rectifier bridge circuit. The voltage difference between the input terminal and the output terminal increases the effective utilization of the input energy of the rectifier bridge circuit. On the other hand, MOS transistors are integrated, allowing for serial use, reducing the dependence of the chip design on the integration process.
  • the rectifying bridge circuit further includes a diode four and a diode five.
  • the anodes of the diodes 4 and 5 are respectively connected to the pins 1; the cathodes of the diodes 4 and 5 are connected to each other, and are connected to the drain and the substrate of the PMOS transistor 3, and the drain and the lining of the PMOS transistor 4 bottom.
  • the anodes of the two diodes are respectively connected to the sources of the two PMOS transistors, and the cathodes of the two diodes are connected to the drains and the substrates of the two PMOS transistors, using the forward diode Accelerating the setup process; on the other hand, limiting the maximum voltage drop between the source and the substrate of the PMOS transistor as a diode drop, so that the substrate voltage is low and the PMOS channel is low, reducing the flow through the PMOS The current in the forward PN junction between the source and the substrate protects the PMOS transistor from breakdown.
  • the charging control circuit has one end connected to the pin 4 inside the chip, that is, connected to the power management circuit, and the power supply management circuit supplies power to the charging control circuit.
  • the charging control circuit includes a PMOS transistor
  • the source and substrate of the PMOS transistor five are connected to the power management circuit; the gate of the PMOS transistor five, the gate of the NMOS transistor seven, and the gate of the NMOS transistor eight are commonly connected to the logic control circuit; Pole, N The drain of the MOS transistor seven is connected to the gate of the NMOS transistor 9.
  • the source of the PM0S transistor is connected to the substrate, the source of the P MOS transistor 7, and the substrate, and is connected to the rectifier bridge circuit; the gate of the PM0S transistor 6, the drain of the PMOS transistor 7, and the NMOS transistor The drain is commonly connected to one end of the resistor seven; the other end of the resistor seven is connected to the anode of the diode six, the cathode of the diode six is connected to the pin three inside the chip; the drain of the P MOS transistor six, the gate of the PMOS transistor seven Connected to the drain of the NMOS transistor 8.
  • the source and the substrate of the NMOS transistor seven, the source and the substrate of the NMOS transistor eight, the source of the NMOS transistor nine, and the substrate are commonly grounded
  • the first embodiment has the advantage that the high voltage charging power output from the power management circuit is controlled by the CMOS process using the low voltage signal output from the logic control circuit.
  • the design of the scheme makes one MOS of each branch have a MOSFET cut-off at any moment, which avoids the leakage current of the charging control circuit in each branch and reduces the operating current of the charging control circuit.
  • the scheme is connected with an NMOS transistor 9 at the drain of the PMOS transistor 7 as a charge control switch, thereby avoiding the anode of the reverse current limiting diode being in a potential floating state after the PMOS transistor 7 stops operating. It is equivalent to adding a safety control switch to the charging circuit of the energy storage device, further improving the safety of the electronic detonator.
  • the charging control circuit comprises a PMOS transistor five, a PMOS transistor six, a PMOS transistor seven, an NMOS transistor seven, an NMOS transistor eight, and an NMOS transistor nine, and a resistor seven and a diode six.
  • the specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor five are connected to the power management circuit; the gate of the PMOS transistor five, the gate of the NMOS transistor seven, and the gate of the NMOS transistor eight are commonly connected to the logic control circuit; The drain of the pole, N MOS transistor seven is connected to the gate of the NMOS transistor 9.
  • the source and the substrate of the PMOS transistor 6 and the substrate of the P MOS transistor 7 and one end of the resistor 7 are commonly connected to the rectifying bridge circuit; the other end of the resistor 7 is connected to the source of the PMOS transistor 7; the gate of the PMOS transistor 6
  • the drain of the PMOS transistor seven and the drain of the NMOS transistor 9 are commonly connected to the anode of the diode six; the cathode of the diode six is connected to the pin three inside the chip; the drain of the P MOS transistor six, the drain of the NMOS transistor eight, and
  • the gates of the PMOS transistors seven are connected together.
  • the source and the substrate of the NMOS transistor seven, the source and the substrate of the NMOS transistor eight, and the source and the substrate of the NMOS transistor are grounded together.
  • the second embodiment is further improved on the basis of the first embodiment, utilizing the resistance voltage drop and current
  • the proportional characteristic changes the connection mode of the resistor 7 in the first embodiment, so that the resistor 7 acts as a current limiting function, and also adjusts the gate and source of the PMOS transistor 7 as the charging control switch.
  • the charging control circuit includes a PMOS transistor 5, a PMOS transistor 6, a PMOS transistor 7, an NMOS transistor 7, an NMOS transistor VIII, and an NMOS transistor IX, and a resistor VII and Diode six.
  • the specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor five are connected to the power management circuit; the gate of the PMOS transistor five, the gate of the NMOS transistor seven, and the gate of the NMOS transistor eight are commonly connected to the logic control circuit; The drain of the NMOS transistor seven and the gate of the NMOS transistor are connected together.
  • the source and the substrate of the PMOS transistor 6 and the source and the substrate of the PMOS transistor 7 are commonly connected to one end of the resistor 7; the other end of the resistor 7 is connected to the rectifier bridge circuit; the gate of the PMOS transistor 6 and the PMOS transistor 7
  • the drain and the drain of the NMOS transistor 9 are commonly connected to the anode of the diode six; the cathode of the diode six is connected to the pin three inside the chip; the drain of the PMOS transistor six, the drain of the NMOS transistor eight, and the gate of the PMOS transistor seven connected.
  • the source of the NMOS transistor 7 and the substrate, the source of the NMOS transistor VIII and the substrate, the source of the NMOS transistor IX, and the substrate are commonly grounded.
  • the third embodiment is further improved on the basis of the first embodiment, and the current limiting resistor 7 is connected between the output of the rectifying bridge circuit and the PMOS transistor 6 and the PMOS transistor 7.
  • the current limiting resistor is used to limit the current surge generated by the two MOS tube branches at the moment of turning, thereby reducing the noise of the electronic detonator network and making the whole system more stable.
  • the charging control circuit includes a PMOS transistor five, a PM OS transistor six, a PMOS transistor seven, an NMOS transistor seven, an NMOS transistor eight, and an NMOS transistor nine, and a resistor seven, a resistor Eight, resistance nine, and diode six.
  • the specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor five are connected to the power management circuit; the gate of the PMOS transistor five, the gate of the NMOS transistor seven, and the gate of the NMOS transistor eight are commonly connected to the logic control circuit; The drain of the pole, N MOS transistor seven is connected to the gate of the NMOS transistor 9. The drain of the PMOS transistor 7 and the drain of the NMOS transistor 9 are commonly connected to one end of the resistor 7; the other end of the resistor 7 is connected to the anode of the diode 6.
  • the source of the OS tube 6 and the substrate, the source of the PMOS transistor 7 and the substrate are connected in common to the rectifying bridge circuit; the drain of the PM OS tube 6 is connected to one end of the resistor VIII; the other end of the resistor VIII is connected to the PMOS tube VII The gate is connected, the terminal is also connected to one end of the resistor 9; the other end of the resistor 9 is connected to the drain of the NMOS transistor 8; the gate of the PMOS transistor 6 is connected to the cathode of the diode 6 to be connected to the pin 3 inside the chip.
  • the source and substrate of the NMOS transistor 7 and the source and substrate of the NMOS transistor VIII, the source of the NMOS transistor IX, and the substrate are commonly grounded.
  • the fourth embodiment is further improved on the basis of the first embodiment, except that the NMOS tube 9 is used to improve the safety of the electronic detonator, since the gate of the PMOS tube 6 is connected to the anode of the capacitor in the energy storage device, The voltage between the gate and the source decreases as the capacitor voltage increases, which causes the equivalent resistance to gradually increase as the charging process progresses, eventually ending completely.
  • the same uses the resistor VIII and the resistor 9 to divide the voltage.
  • the dynamic control of the seven gate voltage of the PMOS transistor is realized, which is beneficial to maintain the stability of the charging current, thereby improving the network stability of the electronic detonator.
  • the charging control circuit includes a PMOS transistor 5, a PMOS transistor 6, a PMOS transistor 7, an NMOS transistor 7, an NMOS transistor VIII, and an NMOS transistor IX, and a resistor VII. Resistor eight, resistor nine, and diode six. The specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor five are connected to the power management circuit; the gate of the PMOS transistor five, the gate of the NMOS transistor seven, and the gate of the NMOS transistor eight are commonly connected to the logic control circuit; The drain of the pole, N MOS transistor seven is connected to the gate of the NMOS transistor 9.
  • the source of the PMOS transistor 6 and the substrate, the source of the P MOS transistor 7 and the substrate are commonly connected to one end of the resistor 7; the other end of the resistor 7 is connected to the rectifying bridge circuit; the drain of the PMOS transistor 6 is connected to one end of the resistor VIII
  • the other end of the resistor 8 is connected to the gate of the PMOS transistor 7, and the terminal is also connected to the end of the resistor 9; the other end of the resistor 9 is connected to the drain of the NMOS transistor 8; the gate of the PMOS transistor 6 and the cathode of the diode 6 Connect to pin three together.
  • the drain of the PMOS transistor seven, the drain of the NMOS transistor nine, and the anode of the diode six are connected together.
  • the source and substrate of the NMOS transistor 7 and the source and substrate of the NMOS transistor VIII, the source of the NMOS transistor IX, and the substrate are commonly grounded.
  • the fifth embodiment is further improved on the basis of the fourth embodiment, and the current limiting effect of the branch of the PMOS transistor 6 and the PMOS transistor 7 at the moment of state inversion is limited by the current limiting action of the current limiting resistor 7. , thereby reducing the noise of the electronic detonator network and improving the stability of the electronic detonator network.
  • the charging control circuit includes a PMOS transistor 5, a PMOS transistor 6, a PMOS transistor 7, an NMOS transistor 7, an NMOS transistor VIII, and an NMOS transistor IX, and a resistor VII. Resistor eight, resistor nine, and diode six. The specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor five are connected to the power management circuit; the gate of the PMOS transistor five, the gate of the NMOS transistor seven, and the gate of the NMOS transistor eight are commonly connected to the logic control circuit; The drain of the pole, N MOS transistor seven is connected to the gate of the NMOS transistor 9.
  • the source of the PMOS transistor 6 and the substrate, the substrate of the P MOS transistor 7 and the end of the resistor 7 are commonly connected to the rectifying bridge circuit; the other end of the resistor 7 is connected to the source of the PMOS transistor 7; the gate of the PMOS transistor 6 is The cathode of the diode 6 is commonly connected to the pin 3; the drain of the PMOS transistor 6 is connected to one end of the resistor 8; the other end of the resistor 8 is connected to the gate of the PMOS transistor 7, which is also connected to one end of the resistor 9; One end is connected to the drain of the NMOS transistor eight.
  • the drain of the PMOS transistor seven, the drain of the NMOS transistor nine, and the anode of the diode six are connected together.
  • the source of the NMOS transistor VII and the substrate, the source and substrate of the NMOS transistor VIII, the source of the NMOS transistor IX, and the substrate are commonly grounded.
  • the sixth embodiment is further improved on the basis of the fourth embodiment, and the negative feedback action of the current limiting resistor 7 is used to further improve the stability of the charging current, thereby improving the stability of the electronic detonator network.
  • the control chip further includes a pyrophoric driving circuit.
  • One end of the ignition drive circuit is connected to the pin three, and one end is grounded; the ignition drive circuit is connected in series between the logic control circuit and the ignition control circuit through the remaining two ends.
  • one end of the ignition drive circuit is connected to the pin three, one end is connected to the pin four, and one end is grounded; the ignition drive circuit is connected in series between the logic control circuit and the ignition control circuit through the remaining two ends.
  • This improves the driving voltage of the MO S tube or the thyristor in the ignition control circuit, thereby reducing the on-resistance of the MOS transistor and the thyristor. Therefore, on the one hand, the utilization rate of the detonation energy in the energy storage device is improved; on the other hand, the discharge time of the detonation capacitor is reduced, and the ignition inter-turn precision of the electronic detonator is improved.
  • the ignition driving circuit includes a PMOS transistor VIII, an NMOS transistor tens, and two resistors, respectively, a resistor ten and a resistor eleven .
  • the source and the substrate of the PMOS transistor eight are connected to one end of the resistor ten, and are commonly connected to the pin three; the gate of the PM0S transistor eight, the other end of the resistor ten and the drain of the NM0S transistor ten are connected together
  • the drain of P M0S transistor 8 is connected to one end of resistor XI and is commonly connected to the gate of NM0S transistor 2; the other end of resistor 11 is grounded; the source of the NM0S transistor is grounded to the substrate, and its gate
  • the pole is connected to the logic control circuit.
  • the resistance of the resistor ten and the resistor eleven is preferably taken to be not less than 100 kohms.
  • This embodiment completes the basic functions of the ignition drive circuit.
  • the PM0S tube and the NM0S tube are both turned on, so that the resistor ten, the resistor eleven and the ignition device are connected in parallel. Therefore, if the resistance values of the above two resistors are not less than 100 kohms, when the ignition driving circuit works, the same can be reduced in reducing the discharge of the detonating capacitor, and the operation of the ignition driving circuit is reduced to be stored in the detonating capacitor.
  • the loss of energy the greater the resistance of the above resistor, the smaller the energy loss.
  • the ignition drive circuit includes a PMOS transistor IX, a resistor twelve, and two NMOS transistors, respectively NMOS transistor XI and NMO S Tube twelve.
  • the source and the substrate of the PMOS transistor 9 are connected to one end of the resistor twelve, and are commonly connected to the pin three; the other end of the resistor twelve, the gate of the PMOS transistor nine, and the drain of the NMOS transistor eleven Connected to the gate of the NMOS transistor 12; the drain of the PMOS transistor 9 is connected to the drain of the NMOS transistor 12, and is commonly connected to the gate of the NMOS transistor 2; the source and the lining of the NMOS transistor eleven The bottom, the source of the NM OS tube twelve and the substrate are grounded; the gate of the NMOS transistor eleven is connected to the logic control circuit.
  • the resistance of the resistor 12 is preferably taken to be not less than 100 k ⁇ .
  • the ignition drive circuit in the present embodiment is based on the first embodiment, and the resistor XI is replaced by an NMOS transistor twelve.
  • the scheme utilizes the characteristics of small on-resistance of the NMOS transistor, so that the ignition control circuit is more reliable in the non-ignition state; meanwhile, the leakage current of the first embodiment is reduced by utilizing the large off-resistance of the NMOS transistor.
  • the area occupied by the large resistor is much larger than the area occupied by the NMOS transistor. Therefore, the NMOS tube can also reduce the area occupied by the ignition driver circuit.
  • the ignition drive circuit includes an inverter one, two PMOS transistors, and two NMOS transistors, respectively, a PMOS transistor PM OS tube eleven, NMOS tube thirteen, and NMOS tube fourteen.
  • the source of the PMOS transistor ten and the substrate, the source of the PMOS transistor eleven and the substrate are connected together, and are commonly connected to the pin three; the drain of the PMOS transistor
  • the gate of the PMOS transistor eleven and the drain of the NMOS transistor thirteen are connected together;
  • the gate of the PM0S transistor ten, the drain of the PM0S transistor eleven and the drain of the NMOS transistor fourteen are connected together and connected together Go to the gate of NMOS transistor 2.
  • the source and the substrate of the NMOS transistor thirteen, the source of the NMOS transistor 14 and the substrate are grounded; the gate of the N MOS transistor thirteen is connected to the input terminal of the inverter one, and is commonly connected to the logic control circuit The gate of the NMOS transistor 14 is connected to the output of the inverter one.
  • the power input of inverter one is connected to pin four and is powered by the power management circuit; the other end of the inverter is grounded.
  • This embodiment replaces the resistor 12 for the pull-up with the PM0S tube ten on the basis of the second embodiment of the ignition drive circuit that does not require power supply, so that the ignition drive circuit is in any state, In the branch composed of one PM0S tube and one NMOS tube, there is always one MOS tube in the off state, thereby avoiding the existence of leakage current in the ignition driving circuit. At the same time, this embodiment further reduces the area occupied by the integration of the ignition drive circuit.
  • the ignition drive circuit further includes an NMOS transistor fifteen.
  • the drain of the NMOS transistor fifteen is connected to the power input terminal of the inverter one, and is commonly connected to the pin four, and is powered by the power management circuit; the source of the NMOS transistor fifteen, the gate of the PM0S transistor ten, The drain of the PMOS transistor 11 and the drain of the NMOS transistor 14 are connected together and connected to the gate of the NMOS transistor 2; the gate of the NMOS transistor fifteen, the gate of the NMOS transistor thirteen, and the inverter one The inputs are connected together and are commonly connected to the logic control circuit; the substrate of the NMOS transistor fifteen is grounded.
  • the advantage of this embodiment is that: since the driving power of the ignition driving circuit is derived from the detonating capacitance, after the detonator is fired, when the voltage of the detonating capacitor drops to the vicinity of the opening threshold voltage of the PM0 tube eleven, the PM0S tube The equivalent impedance of eleven is sharply increased, and the ⁇ PM0S tube 11 basically loses the driving effect on the ignition control circuit, so that the energy in the detonation capacitor cannot be fully released.
  • the NMOS transistor fifteen can continue to ignite the ignition control circuit in this case, thereby fully releasing the ignition energy in the detonating capacitor, and further Increased utilization of energy stored in the detonation capacitor.
  • the communication interface circuit further includes a data modulation module and a data demodulation module, wherein the data demodulation module is composed of two data demodulation circuits.
  • Two data demodulation circuits are respectively connected to the pin one, and two data demodulation circuits are respectively connected to the logic control circuit, and two data demodulation circuits
  • the circuit is internally connected to the pin 4 inside the chip, and the two data demodulation circuits are also commonly grounded.
  • One end of the data modulation module is connected to the logic control circuit, one end is grounded, and the other two ends are respectively connected to the pin one.
  • the above communication interface circuit has the advantages of: ⁇ two identical, independent working data demodulation circuits, and the two data demodulation circuits are respectively connected to the pin one, and respectively connected to the detonator foot line Therefore, the electronic detonator can receive the unipolar and bipolar signals output from its external detonating device. This makes the electronic detonator have better adaptability and portability for different detonation system communication requirements.
  • the above data modulation module may further comprise three resistors and two NMOS transistors, namely resistor thirteen, resistor fifteen, resistor fifteen, NMOS transistor fifteen, and NMOS transistor thirteen.
  • the drain and the substrate of the NMOS transistor sixteen, the drain and the substrate of the seventeenth NMOS transistor, and one end of the resistor thirteen are grounded; the gate of the NMOS transistor sixteen, the gate of the seventeenth NMOS transistor, and the resistor thirteen The other end is connected and connected to the logic control circuit; the source of the NMOS transistor 16 is connected to a part of the pin one via the resistor 14, that is, one of the detonator pins; the source of the NMOS transistor seventeen via the resistor Fifteen is connected to the other part of the pin one, that is, the other of the detonator foot lines.
  • the implementation of the data modulation module described above enables the data to be transmitted to be output to the detonating network through the detonator pin in the form of a change in current consumption.
  • the advantages are as follows: Since the source and the drain of the NMOS transistor 16 and the NM OS tube 17 are respectively connected to the ground line and the detonator line, the individual difference of the voltage drop due to the rectifier bridge circuit is reduced. The effect of the consistency of the changes, the change in current consumption that the electronic detonator sends back to the detonating device depends only on the voltage on the signal bus in the detonating network.
  • the above data demodulation circuit may further comprise an inverter two and a resistor sixteen.
  • One end of the inverter 2 is connected to the pin 4, and one end is grounded; the input end of the inverter 2 is connected to a part of the pin one, that is, one of the detonator pins, and is grounded via the resistor sixteen; the inverter two The output is connected to a logic control circuit.
  • the structure of such a data demodulation circuit is extremely simple and easy to integrate.
  • the pull-down effect of the resistor 16 ensures that the output of the data demodulation circuit is in a certain state when the signal bus is in any state of forward voltage, negative voltage or zero voltage, thereby avoiding the inverter 2
  • the input is in an indeterminate state, and the energy stored in the energy storage module in the electronic detonator is increased, thereby improving the reliability of the electronic detonator system.
  • the resistor 16 also provides a bleed path for the residual charge on the bus, which in turn increases the communication rate.
  • the above data demodulation circuit may further include an inverter two and an NMOS transistor eighteen.
  • One end of the inverter 2 is connected to the pin 4, one end is grounded, and the other two ends are an input end and an output end respectively.
  • the source of the NM OS tube 18 and the substrate are grounded; the drain thereof is connected to the input end of the inverter 2, and is commonly connected to a part of the pin one, that is, one of the detonator leg lines;
  • the gate is coupled to the output of the inverter two and is commonly coupled to the logic control circuit.
  • the data demodulation circuit replaces the pull-down resistor 16 with the NMOS transistor of the negative feedback connection.
  • Wo 1 uses the characteristics of the NMOS tube dynamic resistance.
  • the output of the inverter 2 is high, and the NM OS tube is in the on state. Therefore, when the transmitted communication data causes the voltage on the bus to be switched from the high level to the low level, the NMOS transistor 18 can accelerate the discharge of the residual charge on the bus, thereby increasing the communication rate of the communication system.
  • the inverter 2 in the above data demodulation circuit is preferably taken as a Schmitt inverter.
  • the advantage is that regardless of whether the state of the signal input to the inverter is slow, that is, whether the level transition transition period is long, the output edge of the inverter is steep, and the level transition of the output is extremely short. This shortens the state transition of the subsequent processing circuit of the data demodulation circuit and reduces the power consumption of the electronic detonator.
  • Schmitt inverters have good noise immunity and can improve the stability of electronic detonator receiving data.
  • the logic control circuit further includes a programmable delay module, an input/output interface, a serial communication interface, a prescaler, and a central processing unit.
  • a programmable delay module is connected to the pin 4, one end is grounded, one end is connected to the programmable delay module and the prescaler, and is connected to the chop circuit; the remaining end of the central processor is connected to the programmable extension through the internal bus.
  • Module, input/output interface, serial communication interface, and prescaler One end of the programmable delay module is connected to the ignition control circuit, one end is connected to the pin four, one end is grounded, one end is connected to the internal bus, and the other end is connected to the central processor and the prescaler, and is connected to the cuckoo clock circuit.
  • One end of the input/output interface is connected to the charging control circuit, one end is connected to the safety discharge circuit, one end is connected to the pin 4, one end is grounded, and the other end is connected to the internal bus.
  • One end of the serial communication interface is connected to the communication interface circuit, and one end is connected to the pin 4, one end is grounded, one end is connected to the prescaler, and the other end is connected to the internal bus.
  • One end of the prescaler is connected to the pin four, one end is grounded, one end is connected to the serial communication interface, one end is connected to the internal bus, and the other end is connected to the central processing unit, the programmable delay mode
  • the blocks are connected and connected together to the cuckoo clock circuit.
  • [66] 1 The introduction of the programmable delay module solves the fixed delay problem of the existing detonator products, and embodies the programmable performance of the electronic detonator, which realizes the unity of the electronic detonator control chip and the electronic detonator product type. This simplifies the process control problem in the production, circulation and use of electronic detonators, which greatly reduces the management difficulty of detonator products.
  • the serial communication interface is used, and the communication interface circuit outside the logic control circuit cooperates to realize the interaction between the electronic detonator central processor and the external control device, thereby realizing the field repeatable programming performance of the electronic detonator. That is, it is possible to set the deferred time of the detonator in each hole in the blasthole by using an external detonating device and according to the specific needs of the project. This greatly simplifies the construction complexity caused by the mandatory correspondence between the detonator and the hole during the use of the detonator, and also improves the flexibility of the design of the blasting network.
  • the programmable delay module described above is preferably a preset down counter.
  • the central processing unit can directly write the deferred data to the internal preset counter through the internal bus, thereby reducing the temporary storage in the central processing unit.
  • the number of registers for data is required.
  • the counter can be preset down, when the count value of the down counter is reduced to zero, it means that the deferred arrival arrives, so the data written to the counter can be directly sent by the write deferred inter-turn instruction. Deferred daytime data without any changes.
  • the data in the write-up counter needs to be calculated according to the deferred data sent from the write-deferred inter-turn instruction: According to the count value of the counter is added to all 1 ⁇ , indicating the principle of deferred arrival, subtracting the count value from all 1 to the deferred inter-day data sent in the deferred inter-turn instruction, and obtaining the data written to the counter.
  • the use of down counters makes the design simpler.
  • the present invention also provides a control flow of the above electronic detonator control chip, comprising the following steps:
  • the programmable delay module is initialized, that is, the central processor sends a control signal to the programmable delay module, so that the programmable delay module outputs a signal, so that the ignition control circuit is disconnected, and the ignition state is prohibited.
  • the central processor reads the electronic detonator identity code stored in the non-volatile memory.
  • the third step is to initialize the prescaler, that is, the central processor writes the preset clock to the prescaler The number of clocks in the road to control the communication baud rate and the phase of the serial communication interface.
  • the central processing unit waits for an instruction from a device external to the electronic detonator:
  • the fifth step is continued; if the ignition command is received, the sixth step is continued.
  • the fifth step is to perform the postponement process. Then return to the fourth step.
  • Step 6. Perform the ignition process. Then end this control process.
  • Step one the central processor determines whether to set the deferred time for the detonator according to the identity code of the detonator in the write deferred inter-turn instruction:
  • step 2 If the extension is set for the detonator, proceed to step 2; if the extension is not set for the detonator, the end of the write delay period is ended.
  • Step 2 the central processor writes the deferred inter-day data in the deferred inter-turn instruction to the programmable deferred module.
  • Step 3 The electronic detonator sends a write deferral completion signal to its external device; and then ends the write delay process.
  • Step A the central processor sends a control signal to the programmable delay module to start the programmable delay module.
  • Step B the central processor waits for the extension to arrive:
  • step C If the deferred time is reached, proceed to step C; if not, continue to wait.
  • Step C the programmable delay module outputs a signal to the ignition control circuit, so that the ignition control circuit is closed and is in an ignition state. End this ignition process.
  • FIG. 1 is a logic block diagram of an electronic detonator control chip constructed by the present invention
  • FIG. 2 is an embodiment of a charging circuit in a chip according to the present invention
  • FIG. 5 is an embodiment of the charging control circuit in the chip of the present invention without power supply
  • 6 is another embodiment of the charging control circuit in the chip of the present invention without power supply; 7 is an implementation manner of a rectifier bridge circuit in the chip of the present invention;
  • FIG. 9 is a logic block diagram of a power supply control chip of the charging control circuit of the present invention.
  • FIG. 10 is a first embodiment of a power supply control circuit in the chip according to the present invention.
  • FIG. 11 is a second embodiment of a power supply control circuit in the chip of the present invention.
  • FIG. 13 is a fourth embodiment of a power supply control circuit in the chip according to the present invention.
  • 15 is a sixth embodiment of a power supply control circuit in the chip according to the present invention.
  • FIG. 16 is a logic block diagram of a control chip in which the ignition drive circuit does not need to be powered
  • FIG. 17 is a logic block diagram of a power supply control chip in a fire drive circuit of the present invention.
  • FIG. 21 is another embodiment of the present invention for supplying power to the ignition drive circuit
  • 22 is a logic block diagram showing the configuration of a logic control circuit in the chip of the present invention.
  • Figure 23 is a control flow chart of the chip of the present invention.
  • 24 is a flow chart of a process of writing a deferred period in a chip according to the present invention.
  • Figure 25 is a flow chart showing the ignition process in the chip of the present invention.
  • 26 is a logic block diagram showing the configuration of a communication interface circuit in the chip of the present invention.
  • 27 is an embodiment of a data modulation module in a chip according to the present invention.
  • Figure 30 is a schematic illustration of an electronic detonator detonating network constructed of electronic detonators including the chip of the present invention.
  • FIG. 1 is a logic block diagram of an electronic detonator control chip 100 constructed in accordance with the present invention.
  • the electronic detonator control chip 100 of the present invention comprises: a communication interface circuit 101.
  • the specific connection relationship and working principle are described as follows:
  • the rectifying bridge circuit 102 one end of which is connected to the communication interface circuit 101, and together constitutes a pin 1 leading to the outside of the chip 100.
  • the pin 1 is connected to the detonator pin 201 outside the chip 100, and the external detonating device 400 is connected to the detonator pin 201 via the signal bus 300, and then the energy is input to the chip 100 through the detonator pin 201; the external detonating device The 400 also communicates with the chip 100 via the signal bus 300 and the detonator pin 201. See the network diagram 30 of the electronic detonator.
  • the other end of the rectifying bridge circuit 102 leads to the charging circuit 103 and the charging control circuit 110 to supply power to both.
  • the remaining one end of the rectifier bridge circuit 102 is grounded 109.
  • the rectifying bridge circuit 102 is used to realize the two-wire non-polar connection of the electronic detonator 200, thereby facilitating blasting construction.
  • the charging circuit 103 has one end connected to the rectifying bridge circuit 102 and the other end connected to the power management circuit 104. The end also leads to the outside of the chip 100 to form a pin 2, which is connected to the outside of the chip 100.
  • the energy storage device 203 is as shown in FIG.
  • the energy storage device 203 is embodied as two or more capacitors. Among them, the capacitor for the normal operation of the chip 100 can be called a digital storage capacitor, and the capacitor for igniting the ignition device 204 can be called a detonation capacitor.
  • the pin 2 is used by the chip 100 to charge the digital storage capacitor in the energy storage device 203; and when the external energy input via the signal bus 300 and the detonator pin 201 is suspended, the digital storage capacitor is used.
  • the stored energy will also enter the chip 100 through the pin 2 and be connected to the power management circuit 104 to ensure normal operation of the digital circuit inside the chip 100 within a certain time interval.
  • the charging control circuit 110 has one end connected to the rectifying bridge circuit 102, one end grounded 109, one end connected to the logic control circuit 106; the charging control circuit 110 has one end connected to the safety discharge circuit 108, the end also It leads to the outside of the chip 100 to form a pin 3 which is connected to an energy storage device 203 outside the chip 100.
  • the pin 3 is used by the chip 100 to charge the detonating capacitor in the energy storage device 203; and, when it is necessary to suspend the detonation, the energy stored in the detonating capacitor will also enter the chip 100 through the pin 3, and via the security
  • the discharge circuit 108 effects the release of energy to return the electronic detonator to a safe state.
  • the safety discharge circuit 108 has one end connected to the logic control circuit 106 and the other end grounded 109, and the other end connected to the pin 3 inside the chip 100 and further connected to the energy storage device 203.
  • the safety discharge circuit 108 is configured to perform the release of the energy stored in the detonating capacitor under the control of the logic control circuit 106.
  • the power management circuit 104 has one end connected from the inside of the chip 100 to the pin 2, the other end being grounded 109, and the other end forming the power output pin 4 of the chip 100, leading to the outside of the chip 100.
  • the pin 4 leading to the outside of the chip 100 can be grounded via a capacitor 109 to form a decoupling circuit for filtering the noise of the working power caused by the operation of the chip 100. , thereby improving the delay accuracy of the electronic detonator 200.
  • the communication interface circuit 101 has one end grounded 109, one end connected from the inside of the chip 100 to the pin 1, and then connected to the detonator pin 201 and the signal bus 300 outside the chip 100, as shown in FIG. 1 and FIG. .
  • the communication interface circuit 101 also has one end leading to the logic control circuit 106, and the other end is connected from the inside of the chip 100 to the pin 4.
  • the communication interface circuit 101 is used to complete communication between the electronic detonator 200 and the external detonating device 400.
  • the reset circuit 111 has one end grounded 109, one end of which is connected to the pin 4 inside the chip 100, and the other end is connected to the logic control circuit 106.
  • the reset circuit 111 is used to provide an initial state for the chip 100 to avoid logic clutter inside the chip 100.
  • the ignition control circuit 105 has one end grounded 109, the other end leads to the outside of the chip 100 to form a pin 5, and the other end leads to the logic control circuit 106.
  • the pin 5 of the chip 100 is connected to the ignition device 204 outside the chip 100, and the other end of the ignition device 204 is connected to the positive electrode of the detonating capacitor in the above-mentioned energy storage device 203, as shown in FIG.
  • the ignition control circuit 105 under the control of the logic control circuit 106, causes the ignition device 204 to be grounded via the pin 5 connected to the ignition control circuit 105, thereby forming an ignition circuit, and the stored energy in the initiating capacitor will pass through the ignition device 204. Quick release, complete detonator detonation.
  • the cuckoo clock circuit 202 has one end connected to the pin 4 and the other end leading to the logic control circuit 106 for providing the chopping clock signal to the logic control circuit 106.
  • the logic control circuit 106 has one end connected to the cuckoo clock circuit 202, one end connected from the chip 100 to the pin 4, one end grounded 109, one end connected to the non-volatile memory 107, and one end connected to the communication interface circuit 101. One end is connected to the charging control circuit 110, one end is connected to the reset circuit 111, one end is connected to the safety discharge circuit 108 , and the other end is connected to the ignition control circuit 105, as shown in FIG.
  • a non-volatile memory 107 having one end connected to the pin 4, one end connected to the logic control circuit 106, and the other end being grounded 109.
  • the charging circuit 103 includes a resistor 301 and a diode 401 connected in series, and the cathode of the diode 401 is connected to the power management circuit 104 and is externally connected to the chip 100. Pin 2.
  • the resistance of the resistor 301 is preferably taken to be 1 to 10 k ⁇ .
  • the safety discharge circuit 108 includes a resistor 302 and an NMOS transistor 801.
  • the source of the NMOS transistor 801 and the substrate ground 109 are connected to the drain via a resistor 302.
  • the gate of NMOS transistor 801 is coupled to logic control circuit 106.
  • the resistance of the resistor 302 is preferably taken to be 1 to 10 k ⁇ .
  • the ignition control circuit 105 includes an NMOS transistor 80.
  • the source and substrate ground 109 of the NMOS transistor 802, the drain connection pin 5, and the gate are connected to the logic control circuit 106.
  • the charge control circuit 110 includes a resistor 303, a resistor 304, a diode 402, a PMOS transistor 701, and an NMOS transistor 803.
  • the source of the NMOS transistor 803 and the substrate are grounded 109, the gate is connected to the logic control circuit 106, and the drain thereof is connected to the gate of the PMOS transistor 701.
  • the source and substrate of the PM OS tube 701 are connected to the rectifying bridge circuit 102, the drain thereof is connected in series to the pin 3 via the resistor 303 and the diode 40 2, and the cathode of the diode 402 is directed to the pin 3.
  • a resistor 304 is connected across the substrate of the PMOS transistor 719 and the drain of the NMOS transistor 803.
  • the resistance of the resistor 303 and the resistor 304 is preferably taken to be 1 to 10 k ⁇ .
  • another implementation of the charge control circuit 110 includes a resistor 305, a resistor 306, a diode 403, a PMOS transistor 702, and an NMOS transistor 804.
  • the source of the NMOS transistor 804 and the substrate are grounded 109, the gate is connected to the logic control circuit 106, and the drain thereof is connected to the gate of the PMOS transistor 702.
  • the source and substrate of PMOS transistor 702 are coupled to rectifier bridge circuit 102 via resistor 305, the drain of which is coupled to pin 3 via diode 403, and the cathode of diode 403 is toward pin 3.
  • Resistor 306 is connected across the substrate of PMOS transistor 702 and the drain of NMOS transistor 804.
  • the resistance of the resistor 305 and the resistor 306 is preferably taken to be 1 to 10 k ⁇ .
  • the rectifying bridge circuit 102 includes a PMOS transistor 703, a PMOS transistor 704, an NMOS transistor 805, and an NMOS transistor 806.
  • the drain of the PMOS transistor 703 and the substrate, the drain of the PMOS transistor 704, and the substrate are connected together, and are commonly connected to the charging circuit 103 and the charging control circuit 110; the source and the substrate of the NMOS transistor 805, The source of the NMOS transistor 806 is connected to the substrate and is also grounded 109.
  • the source of the PMOS transistor 703, the gate of the PMOS transistor 704, and the NMOS transistor 805 The drain is connected to the gate of the NMOS transistor 806 and leads to a portion of the pin 1 outside the chip 100; the source of the PMOS transistor 704, the gate of the PMOS transistor 703, the drain of the NMOS transistor 806, and The gates of the NMOS transistors 805 are connected together and lead to the other portion of the chip 100 to form another portion of the pin 1.
  • the rectifier bridge circuit 102 may further include a diode 404 and a diode 405, as shown in FIG.
  • the anodes of the diode 404 and the diode 405 are respectively connected to the pin 1; the cathodes of the diode 404 and the diode 405 are connected to each other, and are connected to the drain and the substrate of the PMOS transistor 703, and the drain and the lining of the PMOS transistor 704. bottom.
  • one end of the charge control circuit 1101 is connected to the pin 4 inside the chip 100, that is, to the power management circuit 104, and is supplied by the power management circuit 104.
  • the charging control circuit 1101 supplies power.
  • the charging control circuit 1101 includes a PMOS transistor 705, a PMOS transistor 706, a PMOS transistor 707, an NMOS transistor 807, an NMOS transistor 808, and an NMOS transistor. Tube 809, and resistor 307 and diode 406.
  • the specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor 705 are connected to the power management circuit 104; the gate of the PMOS transistor 705, the gate of the NM OS transistor 807, and the gate of the NMOS transistor 808 are commonly connected to the logic control circuit 106; The drain of 705, the drain of NMOS transistor 807, and the gate of NMOS transistor 809 are connected together.
  • the source of the PMOS transistor 706 is connected to the substrate, the source of the PMOS transistor 707, and the substrate, and is commonly connected to the rectifier bridge circuit 102; the gate of the PMOS transistor 706, the drain of the PMOS transistor 707, and the NMOS transistor 809.
  • the drain is connected in common to one end of the resistor 307; the other end of the resistor 307 is connected to the anode of the diode 406, the cathode of the diode 406 is connected to the pin 3 inside the chip 100; the drain of the PMOS transistor 706, the gate of the PMOS transistor 707 Connected to the drain of the NMO S tube 808.
  • the source of the NMOS transistor 807 and the substrate, the source and the substrate of the NMOS transistor 808, the source of the NMOS transistor 809, and the substrate are commonly grounded 109.
  • the charging control circuit 1101 includes a PMOS transistor 705, a PMOS transistor 706, a PMOS transistor 707, an NMOS transistor 807, an NMOS transistor 808, and an NMOS transistor 809, and a resistor 307 and a diode 406.
  • the specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor 705 are connected to the power management circuit 106; the gate of the PMOS transistor 705, the gate of the NM OS transistor 807, and the gate of the NMOS transistor 808 are commonly connected to the logic control circuit 106; The drain of 705, the drain of NMOS transistor 807, and the gate of NMOS transistor 809 are connected together.
  • the source and the substrate of the PMOS transistor 706, the substrate of the PMOS transistor 707 and one end of the resistor 307 are commonly connected to the rectifying bridge circuit 102; the other end of the resistor 307 is connected to the source of the PMOS transistor 707; the gate of the PMOS transistor 706, The drain of the PMOS transistor 707 and the drain of the NMOS transistor 809 are commonly connected to the anode of the diode 406; the cathode of the diode 406 is connected to the pin 3 inside the chip 100; the drain of the PMOS transistor 706, the drain of the NMOS transistor 808, and The gates of the PMOS transistors 707 are connected together.
  • the source of the NMOS transistor 807 and the substrate, the source and the substrate of the NMOS transistor 808, the source of the NMOS transistor 809, and the substrate are commonly grounded 109.
  • the charging control circuit 1101 includes a PMOS transistor 705, a PMOS transistor 706, a PMOS transistor 707, an NMOS transistor 807, and an NMOS transistor 808. And NMOS transistor 809, and resistor 307 and diode 406.
  • the specific connection relationship is as follows:
  • the source and the substrate of the PMOS transistor 705 are connected to the power management circuit 104; the gate of the PMOS transistor 705, the gate of the NM OS transistor 807, and the gate of the NMOS transistor 808 are commonly connected to the logic control circuit 106; The drain of 705, the drain of NMOS transistor 807, and the gate of NMOS transistor 809 are connected together.
  • the source of the PMOS transistor 706 and the substrate, the source of the PMOS transistor 707 and the substrate are commonly connected to one end of the resistor 307; the other end of the resistor 307 is connected to the rectifier bridge circuit 102; the gate of the PMOS transistor 706, the PMOS transistor 707
  • the drain and the drain of the NM OS transistor 809 are commonly connected to the anode of the diode 406; the cathode of the diode 406 is connected to the pin 3 inside the chip 100; the drain of the PMOS transistor 706, the drain of the NMOS transistor 808, and the PMOS transistor 707
  • the gates are connected together.
  • the source and substrate of the NMOS transistor 807, the source and substrate of the NMOS transistor 808, the source of the NMOS transistor 80 9 and the substrate are commonly grounded 109.
  • PMOS tube 707 is used to control the charging process. Further, in the state of charge, that is, the PMOS transistor 707 is turned on and the NMOS transistor 809 is turned off, the PMOS transistor 706 is pulled up to be turned off. [144] 2. In the non-charging state, that is, the PMOS transistor 707 is turned off and the NMOS transistor 809 is turned on, the NMOS transistor 809 ensures that the output of the charging control circuit 1101 is in a certain low state, thereby ensuring the non-charging state. The safety of the lower electronic detonator 200; on the other hand, the PMOS tube 706 is provided with a pull-down drive.
  • Resistor 307 is used to limit the amount of charge current stored in the energy storage device 203, thereby avoiding the impact of charging on the electronic detonator network due to excessive current.
  • the diode 406 is used to limit the reverse discharge of the energy storage device 203 through the charge control circuit 1101, thereby improving the energy utilization efficiency of the energy storage device 203.
  • PMOS transistor 705 and NMOS transistor 807 form an inverter.
  • the power supply voltage of the inverter and the operating voltage of the logic control circuit 106 are both derived from the output of the power management circuit 104, so that a pair of control signals of the same amplitude and opposite phase are obtained through the inverter, respectively controlling the NMOS transistor.
  • the 808 and the NMOS transistor 8 09 are placed in different on or off states, thereby controlling the PMOS transistor 706 and the PMOS transistor 707 to be in different off or on states respectively, which achieves control with a lower control voltage. The technical effect of high charging voltage.
  • the charging control circuit 101 includes a PMOS transistor 705, a PMOS transistor 706, a PMOS transistor 707, an NMOS transistor 807, an NMOS transistor 808, and an NMOS transistor. Tube 809, and resistor 307, resistor 308, resistor 309, and diode 406.
  • the specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor 705 are connected to the power management circuit 104; the gate of the PMOS transistor 705, the gate of the NM OS transistor 807, and the gate of the NMOS transistor 808 are commonly connected to the logic control circuit 106; The drain of 705, the drain of NMOS transistor 807, and the gate of NMOS transistor 809 are connected together.
  • the drain of the PMOS transistor 707 and the drain of the NMOS transistor 809 are commonly connected to one end of the resistor 307; the other end of the resistor 307 is connected to the anode of the diode 406.
  • the source of the PMOS transistor 706 and the substrate, the source of the PMOS transistor 707 and the substrate are commonly connected to the rectifier bridge circuit 102; the drain of the PMOS transistor 706 is connected to one end of the resistor 308; the other end of the resistor 308 is connected to the PMOS transistor 707. a gate connection, the terminal is also connected to one end of the resistor 309; the other end of the resistor 309 is connected to the drain of the NMOS transistor 808; the gate of the PMOS transistor 706 is co-located with the cathode of the diode 406 in the chip 1 00 is internally connected to pin 3.
  • the source and substrate of the NMOS transistor 807, the source and substrate of the NMOS transistor 808, the source of the NMOS transistor 809, and the substrate are commonly grounded 109.
  • the charging control circuit 11 01 includes a PMOS transistor 705, a PMOS transistor 706, a PMOS transistor 707, an NMOS transistor 807, an NMOS transistor 808, and an NMOS transistor. Tube 809, and resistor 307, resistor 308, resistor 309, and diode 406.
  • the specific connection relationship is as follows:
  • the source and the substrate of the PMOS transistor 705 are connected to the power management circuit 104; the gate of the PMOS transistor 705, the gate of the NM OS transistor 807, and the gate of the NMOS transistor 808 are commonly connected to the logic control circuit 106; The drain of 705, the drain of NMOS transistor 807, and the gate of NMOS transistor 809 are connected together.
  • the source of the PMOS transistor 706 and the substrate, the source of the PMOS transistor 707 and the substrate are commonly connected to one end of the resistor 307; the other end of the resistor 307 is connected to the rectifying bridge circuit 102; the drain of the PMOS transistor 706 is connected to one end of the resistor 308.
  • the other end of the resistor 308 is connected to the gate of the PMOS transistor 707, which is also connected to one end of the resistor 309; the other end of the resistor 309 is connected to the drain of the NMOS transistor 808; the gate of the PMOS transistor 706 and the cathode of the diode 406 Connected together to pin 3.
  • the drain of the PMOS transistor 707, the drain of the NMOS transistor 809, and the anode of the diode 406 are connected together.
  • the source and substrate of the NMOS transistor 807, the source and substrate of the NMOS transistor 808, the source of the NMOS transistor 809, and the substrate are commonly grounded 109.
  • the charging control circuit 101 includes a PMOS transistor 705, a PMOS transistor 706, a PMOS transistor 707, an NMOS transistor 807, an NMOS transistor 808, and an NMOS transistor. Tube 809, and resistor 307, resistor 308, resistor 309, and diode 406.
  • the specific connection relationship is as follows:
  • the source and substrate of the PMOS transistor 705 are connected to the power management circuit 104; the gate of the PMOS transistor 705, the gate of the NM OS transistor 807, and the gate of the NMOS transistor 808 are commonly connected to the logic control circuit 106; The drain of 705, the drain of NMOS transistor 807, and the gate of NMOS transistor 809 are connected together.
  • the source of the PMOS transistor 706 and the substrate, the substrate of the PMOS transistor 707 and one end of the resistor 307 are commonly connected to the rectifying bridge circuit 102; the other end of the resistor 307 is connected to the source of the PMOS transistor 707; the gate of the PMOS transistor 706 is The cathode of diode 406 is commonly connected to pin 3; the drain of PMOS transistor 706 is connected to one end of resistor 308; the other end of resistor 308 is connected to the gate of PMOS transistor 707, which is also connected to one end of resistor 309; One end is connected to the drain of the NMOS transistor 808.
  • the drain of the PMOS transistor 707, the drain of the NMOS transistor 809, and the diode 406 The anodes are connected together.
  • the source and substrate of the NMOS transistor 807, the source and substrate of the NMOS transistor 808, the source of the N MOS transistor 809, and the substrate are commonly grounded 109.
  • the basic principle of the embodiment shown in FIG. 13, FIG. 14, and FIG. 15 is basically the same as that of the three embodiments shown in FIG. 10, FIG. 11, and FIG. 12, and the difference is: the gate control of the PMOS transistor 706 It is derived from the voltage across the storage capacitor in the energy storage device 203. Therefore, the equivalent resistance of the PMOS transistor 706 decreases as the voltage rises. At the same time, the voltage of the PMOS transistor 707 is adjusted by a pair of voltage dividing resistors 308 and 309. Through the above manner, the equivalent resistance of the PMOS transistor 707 is dynamically adjusted during the charging process, so that the equivalent resistance is inversely proportional to the stored voltage, thereby improving the stability of the charging current.
  • the control chip 100 further includes a pyrophoric driving circuit.
  • the ignition driving circuit 120 is connected to the grounding electrode 109; the terminal is connected to the pin 3, and is further connected to the positive pole of the external detonating capacitor of the chip 100.
  • the end of the ignition driving circuit 120 provides a high voltage driving power to the ignition driving circuit 120; the ignition driving circuit 120 passes The remaining two ends are connected in series between the logic control circuit 106 and the ignition control circuit 105, as shown in FIG. Thereby, the ignition drive circuit 120 receives the lower voltage ignition control signal output from the logic control circuit 106, and outputs the higher voltage ignition control signal to the ignition control circuit 105.
  • the ignition drive circuit 1201 - the terminal ground 109; - the terminal connection pin 3, and further connected to the positive pole of the external detonation capacitor of the chip 100, the end of the ignition drive circuit 1201 provides a high voltage drive power for the ignition drive circuit 1201 One end is connected to the pin 4, and the power management circuit 104 provides the power required for the ignition drive circuit 1201 to operate; the ignition drive circuit 1201 is connected in series between the logic control circuit 106 and the ignition control circuit 105 through the remaining two ends, as shown in FIG. Thereby, the ignition drive circuit 1201 receives the lower voltage ignition control signal output from the logic control circuit 106, and outputs the higher voltage ignition control signal to the ignition control circuit 105.
  • the ignition drive circuit 120 includes a PMOS transistor 708, an NMOS transistor 810, and two resistors. , which are resistor 310 and resistor 311, respectively.
  • the source and the substrate of the PMOS transistor 708 are connected to one end of the resistor 310 and are commonly connected to the pin 3; the gate of the PMOS transistor 708 and the other end of the resistor 310 are connected to the drain of the NMOS transistor 810.
  • the drain of the PMOS transistor 708 is connected to one end of the resistor 311 and is commonly connected to the gate of the NMOS transistor 802; the other end of the resistor 311 is grounded 109; the source of the NMOS transistor 810 and the substrate ground 109, the gate thereof Connected to logic control circuit 106.
  • Excellent resistance of resistor 310 and resistor 311 choose to be no less than 100 kohms.
  • the operation of the embodiment of the ignition drive circuit 120 shown in FIG. 18 can be described as follows: When the logic of the NMOS transistor 810 is added with a logic high level signal of a lower voltage output by the logic control circuit 106, the NMOS transistor 810 is turned on so that the gate level of PMOS transistor 708 is pulled low, thereby turning PMOS transistor 708 on. Since the on-resistance of the PM OS tube 708 is extremely low, the voltage of the control signal output from the ignition drive circuit 120 to the ignition control circuit 105 is the same as the voltage on the pin 3.
  • the ignition drive circuit 120 includes a PMOS transistor 709, a resistor 312, and two NMOS transistors. They are an NMOS transistor 811 and an NMOS transistor 812, respectively.
  • the source and the substrate of the PMOS transistor 709 are connected to one end of the resistor 312 and are commonly connected to the pin 3; the other end of the resistor 312, the gate of the PMOS transistor 709, the drain of the NM OS transistor 811, and the NMOS.
  • the gates of the transistors 812 are connected together; the drain of the PMOS transistor 709 is connected to the drain of the NMOS transistor 812 and is commonly connected to the gate of the NMOS transistor 802; the source and the substrate of the NMOS transistor 811, and the NMOS transistor 812 The source and substrate ground 109; the gate of the NMOS transistor 811 is coupled to the logic control circuit 106.
  • the resistance of the resistor 312 is preferably taken to be not less than 100 k ⁇ .
  • the logic control circuit 106 When the logic control circuit 106 outputs a high level ⁇ , the NMOS transistor 811 is turned on, and the gates of the PMOS transistor 709 and the NMOS transistor 812 are strongly pulled down by the NMOS transistor 811, so that the PMOS transistor 709 is turned on and the NMOS transistor 812 is turned off.
  • the voltage of the control signal output from the ignition drive circuit 120 to the ignition control circuit 105 is the same as the voltage on the pin 3.
  • the ignition drive circuit 1201 includes an inverter 181, two PMOS transistors, and two The NMOS transistors ' are a PMOS transistor 710, a PMOS transistor 711, an NMOS transistor 813, and an NMOS transistor 814, respectively.
  • the source of the PM OS tube 710 is connected to the substrate, the source of the PMOS transistor 711, and the substrate, and is commonly connected to the pin 3; the drain of the PMOS transistor 710, the gate of the PMOS transistor 711, and the NMOS transistor.
  • the drains of 813 are connected together; the gate of PMOS transistor 710, the drain of PMOS transistor 711, and the drain of NMOS transistor 814 are connected together and are commonly connected to the gate of NMOS transistor 802.
  • Source and substrate of NMOS transistor 813, NMOS tube 814 The source and substrate ground 109; the gate of the NMOS transistor 813 is coupled to the input of the inverter 181 and is commonly connected to the logic control circuit 106; the gate of the NMOS transistor 814 is coupled to the output of the inverter 181.
  • the power supply input of inverter 181 is coupled to pin 4 and is powered by power management circuit 104; the other end of inverter 181 is coupled to ground 109.
  • the logic control circuit 106 When the logic control circuit 106 outputs a high level ⁇ , the NMOS transistor 813 is turned on, the gate of the PMOS transistor 711 is in a low state, and the PMOS transistor 711 is turned on; meanwhile, the logic of the inverter 181 is output to the NMOS transistor 814.
  • the level is low, the NMOS transistor 814 is turned off, so that the control signal input terminal of the ignition control circuit 105, the gate of the PMOS transistor 710, and the voltage on the pin 3 are the same, and the PMOS transistor 710 is in an off state.
  • the ignition drive circuit 1201 As a second embodiment of the ignition drive circuit 1201 that is operable to be powered by the power supply shown in FIG. 17, as shown in FIG. 21, on the basis of the first embodiment shown in FIG. 20, the ignition drive circuit The 1201 also includes an NMOS transistor 815.
  • the drain of the NMOS transistor 815 is connected to the power input terminal of the inverter 181, and is commonly connected to the pin 4, and is powered by the power management circuit 104; the source of the NMOS transistor 815, the gate of the PMOS transistor 7 10, The drain of the PMOS transistor 711 is connected to the drain of the NMOS transistor 814 and is commonly connected to the gate of the NMOS transistor 802; the gate of the NMOS transistor 815, the gate of the NMOS transistor 813, and the input terminal of the inverter 181 are connected. Together, and are commonly connected to logic control circuit 106; substrate ground 109 of NMOS transistor 815
  • the ignition control circuit 105 When the logic control circuit 106 outputs a high level ⁇ , the ignition control circuit 105 is in an ignition state. At the beginning of the ignition, the voltage on the pin 3 is greater than the voltage on the pin 4, and the NMOS transistor 815 is in the off state. With the discharge of the detonation capacitor, when the voltage on the pin 3 gradually decreases to near the turn-on threshold voltage of the PMOS transistor 711, the on-resistance of the PMOS transistor 711 will become larger, and the source voltage of the NMOS transistor 815 Also falling near the turn-on threshold voltage, the NMOS transistor 815 is turned on, so that the control signal of the ignition control circuit 105 can be continued to be driven by the power management circuit 104.
  • the communication interface circuit 101 of the present invention further includes a data modulation module 210 and a data demodulation module 211, wherein the data demodulation module 211 is composed of two data demodulation circuits 212, as shown in FIG. Show.
  • the specific connection relationship is described as follows:
  • Two data demodulation circuits 212 are respectively connected to the pin 1, and the voltage change information on the signal bus 300 is sampled via the detonator pin 201.
  • Two data demodulation circuits 212 are coupled to logic control circuit 106 for transmitting information sampled from signal bus 300 to logic control circuit 106 for processing.
  • the two data demodulation circuits 212 are also commonly coupled to pin 4 for receiving the operational power provided by the power management circuit 104 such that the signal level output to the logic control circuit 106 is substantially the same as the operating voltage of the logic control circuit 106.
  • the two data demodulation circuits 212 are also commonly grounded 109.
  • the data modulation module 210 is connected to the logic control circuit 106, one end is grounded 109, and the other two ends are respectively connected to the pin 1.
  • the data modulation module 210 is configured to convert the data information expressed by the logic control circuit 106 and expressed at high and low levels into the change of the current consumption of the electronic detonator, and load the signal on the signal bus 300 through the detonator pin 201 to transmit The detonating device 400 is given.
  • the data modulation module 210 may include three resistors and two NMOS transistors, which are a resistor 313, a resistor 314, a resistor 315, an NMOS transistor 816, and an NMOS transistor 817, as shown in FIG.
  • the resistor 313 provides a pull-down drive for the gates of the NMOS transistor 816 and the NMOS transistor 817, and the resistor 314 and the resistor 315 are used to convert the voltage change information to the consumption current change information.
  • the drain and substrate of the NMOS transistor 816, the drain and substrate of the NMOS transistor 187, and one end of the resistor 313 are grounded 109.
  • the gate of the NMOS transistor 816, the gate of the NMOS transistor 817 are connected to the other end of the resistor 313, and are commonly connected to the logic control circuit 106.
  • the source of the NMOS transistor 816 is connected to a portion of the pin 1 via a resistor 314, and is further connected to one of the detonator pins 201.
  • the source of the NMOS transistor 817 is connected to another portion of the pin 1 via a resistor 315, thereby connecting Go to the other of the detonator foot line 2 01.
  • the data modulation module 210 implements loading data to be transmitted to the detonator pin 201 in the form of a change in current consumption.
  • the working principle is described as follows:
  • the logic control circuit 106 When the data T is transmitted, the logic control circuit 106 outputs a high level control signal, and the gate voltages of the NMOS transistor 816 and the NMOS transistor 817 are high, and the NMOS transistor 816 and the NMOS transistor 817 are turned on. Thereafter, the current on the signal bus 300 caused by the electronic detonator is: the bus voltage divided by the sum of the resistances of the resistors 314 and 315, which is on the order of milliamps.
  • the current is much larger than the normal operating current of the electronic detonator 200 of the order of microamperes [172] (2)
  • the logic control circuit 106 When the data is transmitted, the logic control circuit 106 outputs the low-level control signals NMOS transistor 816 and the gate voltage of the NMOS transistor 817 is low, and the NMOS transistor 816 and the NMOS transistor 817 are turned off.
  • the current on the bus 300 caused by the electronic detonator is the normal operating current of the electronic detonator 200.
  • the above data demodulation circuit 212 may include an inverter 182 and a resistor 316 as shown in FIG.
  • Inverter 182 is used to extract data information on signal bus 300 input to chip 100 via detonator pin 201.
  • One end of the inverter 182 is connected to the pin 4, and one end is grounded 109.
  • the input of inverter 182 is coupled to one of the detonator pins 201 and is grounded 109 via resistor 316.
  • Resistor 316 is used to provide pull-down drive for the input of inverter 182, on the one hand avoiding the input of inverter 182 being in an indeterminate state on signal bus 300 due to an unexpected turn-off; likewise, when data on bus 300 changes ⁇ A bleed path is provided for the charge remaining on the bus 300 to increase the communication rate.
  • the output of inverter 182 is coupled to logic control circuit 106.
  • the above data demodulation circuit 2121 may also include an inverter 182 and an NMOS transistor 818, as shown in FIG. Inverter 182—terminal is connected to pin 4, one end is grounded to 109, and the other two ends are input and output respectively.
  • the source of the NMOS transistor 818 and the substrate ground 109 provide negative feedback for the input of the inverter 182; the drain thereof is coupled to the input of the inverter 182 and is commonly connected to one of the detonator pins 201;
  • the gate of NMOS transistor 818 is coupled to the output of inverter 182 and is commonly coupled to logic control circuit 106.
  • NMOS transistor 818 When the voltage on bus 300 is high, the output of inverter 182 is low and NMOS transistor 818 is turned off. When the voltage on bus 300 changes from high to low, the output voltage of inverter 182 changes from low to high, and the gate voltage of NMOS transistor 818 also changes from low to high. Thereafter, the NMOS transistor 818 enters the saturation conduction region from the cut-off region via the variable resistance region, and gradually discharges the residual charge on the bus 300. When the bus 300 is turned off due to an accident, the input of the inverter 182 can be brought to a certain low state due to the presence of the N MOS transistor 818.
  • the inverter 182 in the embodiment shown in FIG. 28 and FIG. 29 is preferably taken as a Schmitt inverter, so that the state transition of the signal of the input inverter is slow, that is, the level transition transition period Whether it is longer or not, the output edge of the inverter is steeper, and the level transition of the output is extremely short. This shortens the state transition of the subsequent processing circuit of the data demodulation circuit 212, and reduces the power consumption of the electronic detonator.
  • Schmitt inverters have good noise immunity and can improve the stability of electronic detonator receiving data.
  • the logic control circuit 106 includes a programmable delay module 281, an input/output interface 282, a serial communication interface 283, a prescaler 284, and a central processing unit 285, as shown in FIG. Show .
  • the programmable delay module 281 is preferably taken as a preset down counter. The specific connection relationship is described as follows: [177] 1.
  • One end of the central processing unit 285 is connected to the pin 4, and the power supply management circuit 104 provides the power required for operation; one end is grounded 109; the end is connected with the programmable delay module 281, the prescaler The 284 is connected and commonly connected to the cuckoo clock circuit 202, and the cuckoo clock circuit 202 provides the clock required for operation; the remaining end of the central processing unit 285 is connected to the programmable delay module 281, the input/output interface 282, and the string via the internal bus 286.
  • the line communication interface 28 3, and the prescaler 284, the central processor 285 sets the parameters or states of the four modules through the end, and controls the working process thereof.
  • the programmable delay module 281 is connected to the ignition control circuit 105, one end is connected to the pin 4, one end is grounded 109, one end is connected to the internal bus 286, and the other end is connected to the central processing unit 285 and the prescaler 284, and Connected to the cuckoo clock circuit 202 in common.
  • the programmable delay module 281 is used to implement the deferred programmable performance of the electronic detonator to solve the single problem of the detonator product.
  • the operational power supply of the programmable delay module 281 is provided by the power management circuit 104.
  • the operational clock (i.e., the deferred clock) is provided by the cuckoo clock circuit 202, and the deferred data is written by the central processing unit 285 through the data bus in the internal bus 286. .
  • the central processor 285 also controls the programmable delay module 281 via a control bus in the internal bus 286, including control of its initial state, start, stop, and the like. When the programmable delay module 281 reaches the counting period, a signal is output to the ignition control circuit 105, so that the ignition control circuit 105 is in an ignition state, thereby achieving ignition of the detonator.
  • the input/output interface 282 is connected to the charging control circuit 110, one end is connected to the safety discharge circuit 108, one end is connected to the pin 4, one end is grounded 109, and the other end is connected to the internal bus 286.
  • the operational power of the input/output interface 282 is provided by the power management circuit 104, and the status signals output to the charge control circuit 110 and the safety discharge circuit 108 are written by the central processor 285 through the control bus in the internal bus 286, and the charge control circuit
  • the status signals input by 110 and safety discharge circuit 108 are read by central processor 285 via a control bus in internal bus 286.
  • the serial communication interface 283 is connected to the communication interface circuit 101, one end is connected to the pin 4, one end is grounded 109, one end is connected to the prescaler 284, and the other end is connected to the internal bus 286.
  • the serial communication interface 283 is for receiving data information transmitted by the detonating device 400 external to the electronic detonator, the operational power of which is provided by the power management circuit 104.
  • the serial communication interface 283 performs data interaction with the detonating device 400 external to the electronic detonator through the communication interface circuit 101, and performs data exchange with the central processing unit 285 via the internal bus 286. [181] 5.
  • the prescaler 284 is connected to the pin 4, one end is grounded 109, one end is connected to the serial communication interface 283, one end is connected to the internal bus 286, and the other end is connected to the central processing unit 285, the programmable delay module 281, and Connected to the cuckoo clock circuit 202 in common.
  • the prescaler 284 provides the serial communication interface 283 with a working clock and phase for receiving/transmitting data, and controls the communication baud rate and sample phase of the serial communication interface 283.
  • the operating power of the prescaler 284 is provided by the power management circuit 104, the operational clock is provided by the cuckoo clock circuit 202, and the communication baud rate setting data is written by the central processing unit 285 via the data bus in the internal bus 286. Controlled by the central processor 285 via a control bus in the internal bus 286.
  • the programmable delay module 281 is preferably taken as a preset decrement counter.
  • the present invention also provides a control flow of the above electronic detonator control chip 100, as shown in FIG. 23, comprising the following steps:
  • the programmable delay module 281 is initialized, that is, the central processing unit 285 sends a control signal to the programmable delay module 281 through the internal bus 286, so that the programmable delay module 281 outputs a signal, so that the ignition control circuit 105 is disconnected. , is in a fire-free state.
  • the central processing unit 285 reads the electronic detonator identity code stored in the non-volatile memory 107.
  • the prescaler 284 is initialized, that is, the central processor 285 writes the number of clocks of the preset cuckoo clock 202 to the prescaler 284 to control the communication baud of the serial communication interface 283. Rate and sample phase.
  • the central processing unit 285 waits to receive an instruction from the detonating device 400 outside the electronic detonator: if receiving the write deferral time command, proceeding to the fifth step; if receiving the ignition command, continuing the first Six steps.
  • the fifth step is to perform the write-delay period. Then return to the fourth step.
  • the sixth step is to perform the ignition process. Then end this control process.
  • Step one the central processing unit 285 determines whether to set the deferred time for the detonator according to the identity code of the detonator in the write deferred inter-turn instruction:
  • step 2 If the extension is set for the detonator, proceed to step 2; if the extension is not set for the detonator, the end of the write delay period is ended.
  • Step 2 the central processing unit 285 writes the deferred inter-day data in the write deferred inter-turn instruction to the programmable extension Module 281.
  • Step 3 the electronic detonator sends a write-deferred completion signal to its external device. Then end the write delay process.
  • Step A the central processing unit 285 sends a control signal to the programmable delay module 281 to start the programmable delay module 281.
  • Step B the central processing unit 285 waits for the deferred time: If the deferred time is reached, proceed to step C; if it does not arrive, continue to wait.
  • Step C the programmable delay module 281 outputs a signal to the ignition control circuit 105, so that the ignition control circuit 105 is closed and is in an ignition state. End this ignition process.
  • the electronic detonator detonation system uses the communication command to control the working state of the electronic detonator.
  • the electronic detonator operates under the control of the command sent from the external detonating device 400 according to the above control flow: the central processing unit 285 inside the electronic detonator control chip 100 receives the writing delay period via the communication interface circuit 101 and the serial communication interface 283.
  • the instruction that is, realizes the field programmable performance of the detonator delay; receiving the ignition command, that is, the control of the programmable delay module 281 is realized, thereby realizing the control of the electronic detonator ignition process.
  • the core component of the above-mentioned electronic detonator controller circuit board for controlling the detonation process is an electronic detonator control chip, which aims to solve many defects of the common electric detonator, and provides a non-polar connection capable of achieving two-wire connection.
  • the detonating device external to the electronic detonator performs two-way communication, the built-in identity code of the detonator, the controllable detonation process, and the electronic detonator control chip that can be programmed online during the delay.
  • the product of the invention can be industrialized in the industry, and the product can realize the object of the invention, put into practical application, and has superior technical effects.
  • the method of operation of the inventive product is safe, simple and reliable.

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Description

说明书 电子雷管控制芯片 技术领域
[1] 本发明涉及火工品制造技术领域， 尤其涉及一种电子雷管控制芯片。
背景技术
[2] 普通电雷管釆用延期体实现延期起爆功能， 这种设计不仅延期精度差， 延期的 吋间也不可改变。 另外， 由于延期体中含有延期药和铅这样的重金属， 雷管使 用后会造成重金属的散佚， 延期药的燃烧也会导致环境污染。
[3] 除此之外， 普通电雷管的社会安全性较差。 一方面， 普通电雷管的起爆过程不 可控制， 通电即进入起爆流程， 不可逆转， 遇紧急情况则不可中断。 另一方面 ， 由于点火头直接和雷管脚线连接， 因此， 静电、 射频、 杂散电流等外部干扰 都将直接影响雷管生产、 储存和使用过程的安全性。
[4] 在传统体制和技术下， 当前普通雷管的管理不便控制， 未经授权的人员是有可 能接触到雷管这类危险品的， 因此而导致的雷管流失必定会影响社会的安全， 所以目前我国釆用在雷管外壳上打标编码的方式强化对雷管的管理。 但是对雷 管外壳打标编码的物理作用过程会影响雷管的生产安全。 此外， 打标编码同样 没有解决雷管的使用管理的可控性问题。
[5] 由于上述普通电雷管的诸多方面的缺陷， 自上世纪八十年代开始， 日本、 澳大 利亚、 欧洲等发达国家开始研究基于电路技术和微电子技术的电子雷管。 电子 雷管的主要创意在于： 在雷管脚线和点火装置之间接入电子雷管控制器电路板 ， 用以隔离雷管脚线和点火头之间的直接连接， 并使得雷管的起爆过程可控。
[6] 随着电子技术、 微电子技术、 信息技术的飞速发展， 电子雷管技术取得了极大 的进步。 20世纪 90年代末， 电子雷管开始被投入应用试验和市场推广。
发明内容
[7] 上述电子雷管控制器电路板上实现对起爆过程的控制的核心部件即为电子雷管 控制芯片。 因此， 本发明的目的在于解决上述普通电雷管的诸多缺陷， 提供一 种能实现双线无极性连接、 能与电子雷管外部的起爆设备进行双向通信、 雷管 内置身份代码、 起爆过程可控、 延期吋间可在线编程的电子雷管控制芯片。
[8] 本发明提供的电子雷管控制芯片， 包含通信接口电路、 整流电桥电路、 充电电 路、 充电控制电路、 电源管理电路、 发火控制电路、 逻辑控制电路、 非易失性 存储器、 复位电路、 安全放电电路和吋钟电路。
[9] 其中， 整流电桥电路的一端连接通信接口电路， 共同构成一套通向芯片外部的 管脚一； 整流电桥电路的另一端通向充电电路和充电控制电路， 向该二者供电 ； 整流电桥电路的其余一端接地。 整流电桥电路的存在， 实现了电子雷管脚线 的无极性连接， 消除了电子雷管脚线被反接导致电子雷管控制芯片损坏的危险 ， 使得爆破工程的施工更加简便、 安全。
[10] 其中， 充电电路的一端连接整流电桥电路， 另一端连接到电源管理电路， 该端 还通向芯片外部以构成一套管脚二。 这就实现了对电子雷管控制芯片外部的储 能装置的能量存储， 从而， 在爆破施工过程中， 因飞石等意外事件造成电子雷 管外部供电中断吋， 上述储能装置中所储能量仍然能保证电子雷管控制芯片在 一定吋间内的正常工作。
[11] 其中， 充电控制电路的一端连接到整流电桥电路， 一端接地， 一端连接到逻辑 控制电路； 充电控制电路还有一端连接到安全放电电路， 该端还通向芯片外部 以构成一套管脚三。 这就控制了对所述电子雷管控制芯片外部的起爆电容的充 电过程， 通过对此过程的严格控制， 保障了在爆破准备阶段对电子雷管的操作 的安全性。
[12] 其中， 安全放电电路的一端连接到逻辑控制电路， 另一端接地， 其余一端在本 控制芯片内部连接到管脚三上。 这就使得电子雷管的爆破过程可中断， 从而提 高了电子雷管爆破网络的故障处理能力。
[13] 其中， 电源管理电路的一端在本控制芯片内部连接到管脚二， 一端接地； 其余 一端构成本控制芯片的电源输出端管脚四， 通向本芯片外部。
[14] 其中， 通信接口电路的一端接地， 一端在本控制芯片内部连接管脚一， 一端通 向逻辑控制电路， 其余的一端在本控制芯片内部连接到管脚四。 通信接口电路 的存在， 实现了电子雷管和外部起爆设备的信息交互， 使电子雷管可在线编程 ； 还实现了电子雷管的外部起爆设备对雷管起爆过程的控制， 使电子雷管起爆 过程更为安全。
[15] 其中， 复位电路的一端接地， 一端在本控制芯片内部连接到管脚四， 其余的一 端连接到逻辑控制电路。
[16] 其中， 发火控制电路的一端接地， 另一端通向芯片外以构成一套管脚五， 连接 到芯片外部的雷管点火装置； 发火控制电路其余的一端通向逻辑控制电路。 所 述发火控制电路隔离了点火头和外部雷管脚线的连接， 从而隔绝了静电、 射频 、 杂散电流等干扰对点火头安全性的影响， 使得电子雷管的储存和使用更加安 全。 由于发火控制电路受所述逻辑控制电路的控制， 即使芯片外用于点火头和 芯片工作的储能装置充上足以引爆雷管的能量， 雷管也必须在外部专用起爆设 备的控制下才能引爆， 因此实现了对起爆能量的管理， 使起爆过程更加安全。
[17] 其中， 吋钟电路的一端在本控制芯片内部连接到管脚四， 另一端通向逻辑控制 电路。 该吋钟电路， 使得雷管的延期吋间更加精确。
[18] 其中， 逻辑控制电路的一端连接到吋钟电路， 一端在本控制芯片内部连接管脚 四， 一端接地， 一端连接非易失性存储器， 一端连接通信接口电路， 一端连接 复位电路， 一端连接安全放电电路， 一端连接充电控制电路， 其余一端通向发 火控制电路。 逻辑控制电路和吋钟电路一起， 实现雷管的延期功能。 这就避免 了延期药的存在， 减少了重金属的使用， 缓解环境污染。
[19] 其中， 非易失性存储器的一端在本控制芯片内部连接管脚四， 一端连接到逻辑 控制电路， 其余一端接地。 非易失性存储器中存储了电子雷管的电子编码、 身 份序列号， 从而实现电子雷管的身份 /密码管理。 避免了雷管生产过程中的打标 编码的步骤， 提高了雷管生产的安全性。
[20] 作为本发明的第一方面， 所述充电电路， 包含串联着的电阻一和二极管一。 其 中， 二极管一的阴极连接到电源管理电路， 并通向本芯片外部构成管脚二。 电 阻一的阻值优选取为 1〜10千欧。 其中， 串联在充电电路中的电阻用于限制充电 电流， 防止充电过程对连接雷管的信号总线的冲击， 提高系统工作的可靠性； 将上述电阻的阻值限制在 1〜10千欧， 即可将充电电流控制在毫安量级， 从而可 防止电流过大对芯片的损坏； 其中， 串联在充电电路中的二极管可进行反向限 流， 亦即， 当外部供电中断吋， 储能装置中的电容所储能量通过该充电电路反 向释放， 导致储能装置能量的损失。
[21] 作为本发明的第二方面， 所述安全放电电路， 包含电阻二和 NMOS管一。 其中 ， NMOS管一的源极和衬底接地， 漏极经由电阻二连接到管脚三， 栅极连接到逻 辑控制电路。 电阻二的阻值优选取为 1〜10千欧。 这就提高了储能装置中的起爆 电容的安全性， 亦即， 保证通信过程和数据交换过程中， 上述起爆电容的两端 处于短接状态， 从而该起爆电容不储能， 进而保证了起爆前对电子雷管操作的 安全性。 此外， 起爆准备状态中， 对芯片外储能装置中的电容充电准备起爆后 ， 因故障欲中断起爆过程吋， 则通过该安全放电电路把电容中的电放掉。 这就 提高电子雷管的故障处理能力。
[22] 作为本发明的第三方面， 所述发火控制电路， 包含 NMOS管二。 该 NMOS管二 的源极和衬底接地， 漏极连接到管脚五， 栅极连接到逻辑控制电路。 这就隔离 了芯片外部的点火装置和雷管脚线的直接通路， 防止静电、 射频和杂散电流等 外部因素对系统安全的影响。 另外， 还实现了点火过程的可控性。
[23] 作为本发明的第四方面， 所述充电控制电路， 包含电阻三、 电阻四、 二极管二 、 PMOS管一、 和 NMOS管三。 其中， NMOS管三的源极和衬底接地， 栅极连接 到逻辑控制电路， 漏极连接到 PMOS管一的栅极。 PMOS管一的源极和衬底连接 到整流电桥电路， 其漏极经由电阻三和二极管二串联连接到管脚三； 二极管二 的阴极朝向管脚三； 电阻四跨接在 PMOS管一的衬底和 NMOS管三的漏极之间。 所述电阻三和电阻四的阻值优选取为 1〜10千欧， 目的在于把电流控制在毫安级 另 lj， 防止电流过大， 影响系统的可靠性。
[24] 上述充电控制电路的另一实施方案， 可包含电阻五、 电阻六、 二极管三、 PMO S管二、 和 NMOS管四。 其中， NMOS管四的源极和衬底接地， 栅极连接到逻辑 控制电路， 漏极连接到 PMOS管二的栅极。 PMOS管二的源极和衬底经由电阻五 连接到整流电桥电路， 漏极经由二极管三连接到管脚三， 二极管三的阴极朝向 管脚三； 电阻六跨接在 PMOS管二的衬底和 NMOS管四的漏极之间。 所述电阻五 和电阻六的阻值优选取为 1〜10千欧， 目的在于把电流控制在毫安级别， 防止电 流过大， 影响系统的可靠性。
[25] 作为本发明的第五方面， 所述整流电桥电路， 包含 PMOS管三、 PMOS管四、 N MOS管五、 和 NMOS管六。 其中， PMOS管三的漏极和衬底、 PMOS管四的漏极 和衬底连接在一起， 并共同同吋连接到充电电路和充电控制电路； NMOS管五的 源极和衬底、 NMOS管六的源极和衬底连接在一起， 并同吋接地。 PMOS管三的 源极、 PMOS管四的栅极、 NMOS管五的漏极、 和 NMOS管六的栅极连接在一起 ， 并通向本芯片外部构成管脚一的一部分； PMOS管四的源极、 PMOS管三的栅 极、 NMOS管六的漏极和 NMOS管五的栅极连接在一起， 并通向本芯片外部构成 管脚一的另一部分。
[26] 上述技术方案的好处在于： 一方面， M0S管上的压降取决于 M0S管的沟道开 启阈值电压， 因此， 选择具有较低开启阈值电压的 M0S管即可降低整流电桥电 路的输入端和输出端的压差， 从而提高了整流电桥电路输入能量的有效利用率 。 另一方面， MOS管在集成吋， 允许串联使用， 降低了芯片设计对集成工艺的 依赖性。
[27] 上述整流电桥电路的另一种实施方案， 所述整流电桥电路还包含二极管四和二 极管五。 其中， 二极管四和二极管五的阳极分别连接到管脚一； 二极管四和二 极管五的阴极彼此相连， 并同吋连接到 PMOS管三的漏极和衬底、 以及 PMOS管 四的漏极和衬底。 该技术方案的好处在于： 一方面， 两个二极管的阳极分别与 两个 PMOS管的源极连接， 两个二极管的阴极同吋连接到两个 PMOS管的漏极和 衬底， 利用正向二极管加速建立过程； 另一方面， 限制上述 PMOS管的源极和衬 底之间的最大压降为二极管压降， 从而在 PMOS沟道建立之初、 衬底电压为低吋 ， 减少了流过 PMOS管源极和衬底间的正向 PN结中的电流， 进而保护了 PMOS管 不被击穿。
[28] 作为本发明的第六方面， 所述充电控制电路， 还有一端在本芯片内部连接到管 脚四， 即连接到电源管理电路， 由电源管理电路向该充电控制电路供电。
[29] 作为上述充电控制电路的第一种实施方案， 该充电控制电路包含 PMOS管五、
PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、 和 NMOS管九， 以及电阻 七和二极管六。 具体连接关系如下：
[30] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管 七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PM0S管六的源极和衬底、 P MOS管七的源极和衬底连接在一起， 并共同连接到整流电桥电路； PM0S管六的 栅极、 PMOS管七的漏极和 NMOS管九的漏极共同连接到电阻七的一端； 电阻七 的另一端连接二极管六的阳极， 二极管六的阴极在本芯片内部连接到管脚三； P MOS管六的漏极、 PMOS管七的栅极和 NMOS管八的漏极连接在一起。 NMOS管 七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地
[31] 第一种实施方案的优点在于： 利用 CMOS工艺， 用逻辑控制电路输出的低压信 号实现了对电源管理电路输出的高压充电电源的控制。 该方案的设计使得各支 路的两个 MOS在任何吋刻均有一个 MOS管截止， 这就避免了充电控制电路在各 支路的漏电流， 降低了充电控制电路的工作电流。 除此之外， 该方案在作为充 电控制开关的 PMOS管七的漏极连接有一个 NMOS管九， 从而避免了在 PMOS管 七停止工作吋， 反向限流二极管的阳极处于电位浮动状态， 这就相当于在储能 装置的充电回路上增加了一个安全控制开关， 进一步提高了电子雷管的安全性
[32] 作为上述充电控制电路的第二种实施方案， 该充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、 和 NMOS管九， 以及电阻 七和二极管六。 具体连接关系如下：
[33] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管 七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PMOS管六的源极和衬底、 P MOS管七的衬底与电阻七的一端共同连接到整流电桥电路； 电阻七的另一端连 接 PMOS管七的源极； PMOS管六的栅极、 PMOS管七的漏极和 NMOS管九的漏 极共同连接到二极管六的阳极； 二极管六的阴极在本芯片内部连接到管脚三； P MOS管六的漏极、 NMOS管八的漏极和 PMOS管七的栅极连接在一起。 NMOS管 七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地
[34] 第二种实施方案在第一种实施方案的基础上进一步改进， 利用电阻压降与电流 成正比的特性， 改变电阻七在第一种实施方案中的连接方式， 使得电阻七在起 到限流作用的同吋， 还起到调节作为充电控制开关的 PMOS管七的栅极和源极间 的电压差的作用。 这就使得 PMOS管七的栅、 源极间的电压和充电电流成反比， 进而使得充电电流更加平稳， 在参数选择合适吋甚至可以实现恒流充电。 这样 就可以在一定的充电吋间长度内， 降低最大充电电流， 从而减小充电过程对电 子雷管网路的冲击， 使电子雷管网路更为稳定。
[35] 作为上述充电控制电路的第三种实施方案， 所述充电控制电路包含 PMOS管五 、 PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、 和 NMOS管九， 以及电 阻七和二极管六。 具体连接关系如下：
[36] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管 七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 所 述 NMOS管七的漏极、 和所述 NMOS管九的栅极连接在一起。 PMOS管六的源极 和衬底、 PMOS管七的源极和衬底共同连接到电阻七的一端； 电阻七的另一端连 接到整流电桥电路； PMOS管六的栅极、 PMOS管七的漏极和 NMOS管九的漏极 共同连接二极管六的阳极； 二极管六的阴极在本芯片内部连接到管脚三； PMOS 管六的漏极、 NMOS管八的漏极和 PMOS管七的栅极连接在一起。 NMOS管七的 源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地。
[37] 第三种实施方案在第一种实施方案的基础上进一步改进， 把限流电阻七连接在 整流电桥电路的输出与 PMOS管六和 PMOS管七之间。 利用限流电阻七限制这两 个 MOS管所在支路在翻转瞬间产生的电流冲击， 从而降低了电子雷管网路的噪 声， 使整个系统更为稳定。
[38] 作为上述充电控制电路的第四种实施方案， 充电控制电路包含 PMOS管五、 PM OS管六、 PMOS管七、 NMOS管七、 NMOS管八、 和 NMOS管九， 以及电阻七、 电阻八、 电阻九、 和二极管六。 具体连接关系如下：
[39] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管 七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PMOS管七的漏极与 NMOS管 九的漏极共同连接到电阻七的一端； 电阻七的另一端连接二极管六的阳极。 PM OS管六的源极和衬底、 PMOS管七的源极和衬底共同连接到整流电桥电路； PM OS管六的漏极连接到电阻八的一端； 电阻八的另一端与 PMOS管七的栅极连接 ， 该端还连接到电阻九的一端； 电阻九的另一端连接 NMOS管八的漏极； PMOS 管六的栅极与二极管六的阴极共同在本芯片内部连接到管脚三。 NMOS管七的源 极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地。
[40] 第四种实施方案在第一种实施方案的基础上进一步改进， 除利用 NMOS管九提 高电子雷管安全性外， 由于 PMOS管六的栅极连接于储能装置中电容的正极， 因 此其栅极和源极间电压随电容电压的升高而降低， 这就使得其等效电阻随充电 过程的进行而逐渐增加， 最终完全截止。 同吋利用电阻八和电阻九进行分压， 一方面实现了对 PMOS管七栅极电压的动态控制， 有利于保持充电电流的平稳性 ， 从而提高电子雷管的网路稳定性。 另一方面， 可同吋保证在充电前和充电完 成后， 各支路的两个 MOS管总有一个 MOS管处于截止状态， 从而降低本电子雷 管控制芯片的静态工作电流， 提高对电子雷管外部起爆设备提供的能量的利用 效率。
[41] 作为上述充电控制电路的第五种实施方案， 所述充电控制电路包含 PMOS管五 、 PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、 和 NMOS管九， 以及电 阻七、 电阻八、 电阻九、 和二极管六。 具体连接关系如下：
[42] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管 七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PMOS管六的源极和衬底、 P MOS管七的源极和衬底共同连接到电阻七的一端； 电阻七的另一端连接整流电 桥电路； PMOS管六的漏极连接电阻八的一端； 电阻八的另一端连接 PMOS管七 的栅极， 该端还同吋连接电阻九的一端； 电阻九的另一端连接到 NMOS管八的漏 极； PMOS管六的栅极与二极管六的阴极共同连接到管脚三。 PMOS管七的漏极 、 NMOS管九的漏极和二极管六的阳极连接在一起。 NMOS管七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地。
[43] 第五种实施方案在第四种实施方案的基础上进一步改进， 利用限流电阻七的限 流作用， 限制 PMOS管六和 PMOS管七所在支路在状态翻转瞬间产生的电流冲击 ， 从而降低电子雷管网路的噪声， 提高电子雷管网路的稳定性。
[44] 作为上述充电控制电路的第六种实施方案， 所述充电控制电路包含 PMOS管五 、 PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、 和 NMOS管九， 以及电 阻七、 电阻八、 电阻九、 和二极管六。 具体连接关系如下：
[45] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管 七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PMOS管六的源极和衬底、 P MOS管七的衬底和电阻七的一端共同连接到整流电桥电路； 电阻七的另一端连 接 PMOS管七的源极； PMOS管六的栅极与二极管六的阴极共同连接到管脚三； PMOS管六的漏极连接电阻八的一端； 电阻八的另一端连接 PMOS管七的栅极， 该端还连接到电阻九的一端； 电阻九的另一端连接到 NMOS管八的漏极。 PMOS 管七的漏极、 NMOS管九的漏极和二极管六的阳极连接在一起。 NMOS管七的源 极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地。
[46] 第六种实施方案在第四种实施方案的基础上进一步改进， 利用限流电阻七的负 反馈作用， 进一步提高充电电流的平稳性， 从而提高电子雷管网路的稳定性。
[47] 作为本发明的第七方面， 所述控制芯片还包括发火驱动电路。 该发火驱动电路 一端连接管脚三， 一端接地； 发火驱动电路通过其余两端串联在逻辑控制电路 与发火控制电路之间。 或者， 该发火驱动电路一端连接管脚三， 一端连接管脚 四， 一端接地； 发火驱动电路通过其余两端串联在逻辑控制电路与发火控制电 路之间。
[48] 在逻辑控制电路和发火控制电路之间接入发火驱动电路， 使得逻辑控制电路输 出的低电平控制信号经由发火驱动电路， 得以转换为高电平控制信号， 进而由 发火驱动电路输出给发火控制电路。 这就提高了导通所述发火控制电路中的 MO S管或者晶闸管的驱动电压， 从而减小了所述 MOS管和所述晶闸管的导通电阻。 从而， 一方面， 提高了储能装置中起爆能量的利用率； 另一方面， 减小了起爆 电容的放电吋间， 提高了电子雷管的点火吋间精度。
[49] 作为上述无需供电即可工作的发火驱动电路的第一种实施方案， 所述发火驱动 电路包含一个 PMOS管八、 NMOS管十、 和两个电阻， 分别为电阻十和电阻十一 。 其中， PMOS管八的源极和衬底与电阻十的一端连接在一起， 并共同连接到管 脚三； PM0S管八的栅极、 电阻十的另一端和 NM0S管十的漏极连接在一起； P M0S管八的漏极与电阻十一的一端连接在一起， 并共同连接到 NM0S管二的栅 极； 电阻十一的另一端接地； NM0S管十的源极和衬底接地， 其栅极连接到逻辑 控制电路。 电阻十和电阻十一的阻值优选取为不小于 100千欧。
[50] 该实施方案完成了发火驱动电路的基本功能。 另外， 由于上述发火驱动电路工 作吋， 上述 PM0S管和 NM0S管均导通， 从而电阻十、 电阻十一和点火装置并联 连接。 因此， 将上述两电阻的阻值取为不小于 100千欧， 则当发火驱动电路工作 吋， 可以在减小起爆电容放电吋间的同吋， 减少发火驱动电路的工作对起爆电 容中所储能量的损耗， 上述电阻的阻值越大， 能量损耗越小。
[51] 作为上述无需供电即可工作的发火驱动电路的第二种实施方案， 所述发火驱动 电路包含 PMOS管九、 电阻十二、 和两个 NMOS管， 分别为 NMOS管十一和 NMO S管十二。 其中， PMOS管九的源极和衬底与电阻十二的一端连接在一起， 并共 同连接到管脚三； 电阻十二的另一端、 PMOS管九的栅极、 NMOS管十一的漏极 和 NMOS管十二的栅极连接在一起； PMOS管九的漏极与 NMOS管十二的漏极连 接在一起， 并共同连接到 NMOS管二的栅极； NMOS管十一的源极和衬底、 NM OS管十二的源极和衬底接地； NMOS管十一的栅极连接到逻辑控制电路。
电阻十二的阻值优选取为不小于 100千欧。
[52] 本实施方案中的发火驱动电路在第一种实施方案的基础上， 用 NMOS管十二取 代前述电阻十一。 本方案利用 NMOS管导通电阻小的特点， 使得发火控制电路在 非点火状态下， 下拉更可靠； 同吋， 利用 NMOS管截止电阻大的特点， 降低第一 种实施方案中存在的漏电流。 同吋， 在集成电路设计中， 大电阻所占的面积远 大于 NMOS管所占面积， 因此， 釆用 NMOS管还可以减小发火驱动电路集成吋所 占面积。
[53] 作为上述需供电方可工作的发火驱动电路的第一种实施方案， 所述发火驱动电 路包含一个反相器一、 两个 PMOS管、 和两个 NMOS管， 分别为 PMOS管十、 PM OS管十一、 NMOS管十三、 和 NMOS管十四。 其中， PMOS管十的源极和衬底、 PMOS管十一的源极和衬底连接在一起， 并共同连接到管脚三； PMOS管十的漏 极、 PMOS管十一的栅极和 NMOS管十三的漏极连接在一起； PM0S管十的栅极 、 PM0S管十一的漏极和 NMOS管十四的漏极连接在一起， 并共同连接到 NMOS 管二的栅极。 NMOS管十三的源极和衬底、 NMOS管十四的源极和衬底接地； N M0S管十三的栅极与反相器一的输入端连接在一起， 并共同连接到逻辑控制电 路； NMOS管十四的栅极与反相器一的输出端相连。 反相器一的电源输入端连接 到管脚四， 由电源管理电路供电； 反相器一其余的一端接地。
[54] 本实施方案在无需供电的发火驱动电路的第二种实施方案的基础上， 用 PM0S 管十替代用于上拉的电阻十二， 使得发火驱动电路无论处于何种状态， 在其各 个由一个 PM0S管和一个 NMOS管构成的支路中， 总有一个 M0S管处于截止状态 ， 从而避免了发火驱动电路中漏电流的存在。 同吋， 本实施方案也进一步减小 了发火驱动电路集成吋所占的面积。
[55] 作为上述需供电方可工作的发火驱动电路的第二种实施方案， 在上述第一种实 施方案的基础上， 所述发火驱动电路还包含一个 NMOS管十五。 该 NMOS管十五 的漏极与反相器一的电源输入端连接在一起， 并共同连接到管脚四， 由电源管 理电路供电； NMOS管十五的源极、 PM0S管十的栅极、 PM0S管十一的漏极和 NMOS管十四的漏极连接在一起， 并共同连接到 NMOS管二的栅极； NMOS管十 五的栅极、 NMOS管十三的栅极和反相器一的输入端连接在一起， 并共同连接到 逻辑控制电路； NMOS管十五的衬底接地。
[56] 该实施方案的优点在于： 由于上述发火驱动电路的驱动电源来自于起爆电容， 因此， 在雷管点火吋， 当起爆电容的电压下降到 PM0S管十一的开启阈值电压附 近吋， PM0S管十一的等效阻抗急剧增大， 此吋 PM0S管十一基本失去了对发火 控制电路的驱动作用， 从而使起爆电容中的能量无法充分释放。 而由于 NMOS管 十五的驱动电源来自逻辑控制电路的工作电压， 因此 NMOS管十五在这种情况下 仍能继续对发火控制电路进行发火驱动， 从而可以充分释放起爆电容中的点火 能量， 进一步提高了起爆电容所储能量的利用率。
[57] 作为本发明的第八方面， 所述通信接口电路进一步包含数据调制模块和数据解 调模块， 其中， 数据解调模块由两个数据解调电路构成。 两个数据解调电路分 别连接到管脚一， 两个数据解调电路分别连接到逻辑控制电路， 两个数据解调 电路共同在本芯片内部连接到管脚四， 两个数据解调电路还共同接地。 数据调 制模块一端连接逻辑控制电路， 一端接地， 其余的两端分别连接到管脚一。
[58] 上述通信接口电路的优点在于： 釆用两个完全相同的、 独立工作的数据解调电 路， 而这两个数据解调电路分别连接到管脚一， 进而分别连接到雷管脚线， 因 此， 电子雷管可以同吋接收其外部的起爆设备输出的单极性和双极性信号。 这 就使得电子雷管针对不同的起爆系统通信要求， 都具有较好的适应性和可移植 性。
[59] 上述数据调制模块可进一步包含三个电阻和两个 NMOS管， 分别为电阻十三、 电阻十四、 电阻十五、 NMOS管十六、 和 NMOS管十七。 NMOS管十六的漏极和 衬底、 NMOS管十七的漏极和衬底、 以及电阻十三的一端接地； NMOS管十六的 栅极、 NMOS管十七的栅极与电阻十三的另一端相连， 并共同连接到逻辑控制电 路； NMOS管十六的源极经由电阻十四连接到管脚一的一部分， 即雷管脚线中的 一根； NMOS管十七的源极经由电阻十五连接到管脚一的另一部分， 即雷管脚线 中的另一根。
[60] 上述数据调制模块的实施方案， 就可实现以电流消耗的变化的形式把需发送的 数据通过雷管脚线输出到起爆网络。 其优点在于： 由于上述 NMOS管十六、 NM OS管十七的源极和漏极分别连接到地线和雷管脚线， 因此降低了由于整流电桥 电路的压降的个体差异对电流消耗变化的一致性的影响， 使得电子雷管向起爆 设备发回的电流消耗的变化仅取决于起爆网路中信号总线上的电压。
[61] 上述数据解调电路可进一步包含一个反相器二和一个电阻十六。 反相器二的一 端连接管脚四， 一端接地； 反相器二的输入端连接管脚一的一部分， 即雷管脚 线中的一根， 并经由电阻十六接地； 反相器二的输出端连接到逻辑控制电路。 这种数据解调电路的结构极为简单， 而且易于集成。 利用电阻十六的下拉作用 ， 保证了在信号总线处于正向电压、 负向电压或零电压任一状态吋， 该数据解 调电路的输出均处于确定的状态， 从而避免了反相器二的输入处于不确定状态 吋对电子雷管中储能模块所储能量的消耗， 进而提高了电子雷管系统的可靠性 。 除此之外， 当总线上数据变化吋， 电阻十六还为总线上残留的电荷提供了泄 放通路， 进而提高了通信速率。 [62] 或者， 上述数据解调电路也可进一步包含一个反相器二和一个 NMOS管十八。 反相器二的一端连接管脚四， 一端接地， 其余两端分别为输入端和输出端。 NM OS管十八的源极和衬底接地； 其漏极与反相器二的输入端连接， 并共同连接到 管脚一的一部分， 即雷管脚线中的一根； NMOS管十八的栅极与所述反相器二的 输出端连接， 并共同连接到所述逻辑控制电路。 该数据解调电路釆用负反馈连 接的 NMOS管十八取代下拉电阻十六， 其优点在于， 避免了电阻十六对能量的消 耗， 提高了外部起爆设备向电子雷管提供的能量的利用效率。 此外， 禾 1」用 NMOS 管动态电阻的特点， 在总线的输入为低电平吋， 反相器二的输出为高电平， NM OS管十八则处于导通状态。 因此， 当发送的通信数据使得总线上的电压由高电 平切换到低电平吋， NMOS管十八可以加速总线上残留电荷的泄放， 从而提高通 信系统的通信速率。
[63] 上述数据解调电路中的反相器二优选取为施密特反相器。 其好处在于， 不论输 入反相器的信号的状态切换是否缓慢， 即电平转换过渡吋间是否较长， 反相器 的输出边沿都比较陡峭， 其输出的电平转换过渡吋间极短。 这就缩短了数据解 调电路后续处理电路的状态过渡吋间， 降低了电子雷管的功耗。 此外， 施密特 反相器具有良好的抗噪声性能， 可以提高电子雷管接收数据的稳定性。
[64] 作为本发明的第九方面，
所述逻辑控制电路进一步包含可编程延期模块、 输入 /输出接口、 串行通信接口 、 预定标器、 和中央处理器。 其中， 中央处理器的一端连接到管脚四， 一端接 地， 一端与可编程延期模块和预定标器连接， 并共同连接到吋钟电路； 中央处 理器其余的一端通过内部总线连接到可编程延期模块、 输入 /输出接口、 串行通 信接口和预定标器。 可编程延期模块一端连接发火控制电路， 一端连接到管脚 四， 一端接地， 一端连接内部总线， 其余一端与中央处理器、 预定标器连接， 并共同连接到吋钟电路。 输入 /输出接口一端连接充电控制电路， 一端连接安全 放电电路， 一端连接到管脚四， 一端接地， 其余一端连接内部总线。 串行通信 接口一端连接通信接口电路， 一端连接到管脚四， 一端接地， 一端连接预定标 器， 其余一端连接内部总线。 预定标器一端连接到管脚四， 一端接地， 一端连 接串行通信接口， 一端连接内部总线， 其余一端与中央处理器、 可编程延期模 块连接， 并共同连接到吋钟电路。
[65] 上述逻辑控制电路的实施方案的好处在于：
[66] 1 . 可编程延期模块的引入， 解决了现有雷管产品的固定延期问题， 体现了电 子雷管的可编程性能， 这就实现了电子雷管控制芯片、 以及电子雷管产品种类 的单一性， 从而简化了电子雷管生产、 流通和使用中的过程控制问题， 极大降 低了雷管产品的管理难度。
[67] 2. 釆用串行通信接口， 与逻辑控制电路外部的通信接口电路配合作用， 实现 了电子雷管中央处理器与外部控制设备的交互， 从而实现了电子雷管的现场可 重复编程性能， 即， 可以在爆破孔内、 利用外部起爆设备、 根据工程的具体需 要， 现场设定每个孔内雷管的延期吋间。 这就大大简化了雷管使用过程中由雷 管和孔的强制性对应关系所带来的施工复杂度， 也提高了爆破网路设计的灵活 性。
[68] 上述可编程延期模块优选为一可预置减计数器。 中央处理器接收到写延期吋间 指令中的延期吋间数据后， 可通过内部总线把该延期吋间数据直接写入到可预 置计数器的内部， 这就降低了对中央处理器中暂存数据的寄存器的数量要求。 釆用可预置减计数器， 则当该减计数器的计数值减至零吋， 也就表示延期吋间 到达， 因此向该计数器中写入的数据可直接釆用写延期吋间指令中发送来的延 期吋间数据而无需做任何变换。 反之， 若釆用可预置加计数器， 则需要依据写 延期吋间指令中发送来的延期吋间数据， 对写入加计数器中的数据进行计算： 依据当计数器的计数值加至全 1吋， 表示延期吋间到达的原理， 将计数值全 1减 去写延期吋间指令中发送来的延期吋间数据， 得到写入加计数器的数据。 综上 所述， 釆用减计数器使得设计更为简单。
[69] 本发明还提供了上述电子雷管控制芯片的控制流程， 包含以下步骤：
[70] 第一步， 初始化可编程延期模块， 即中央处理器向可编程延期模块发送控制信 号， 使可编程延期模块输出一个信号， 使得发火控制电路断开， 处于禁止点火 状态。
[71] 第二步， 中央处理器读取非易失性存储器中存储的电子雷管身份代码。
[72] 第三步， 初始化预定标器， 即中央处理器向预定标器中写入预设的所述吋钟电 路的吋钟个数， 以控制串行通信接口的通信波特率和釆样相位。
[73] 第四步， 中央处理器等待接收电子雷管外部的设备发出的指令：
若接收到写延期吋间指令， 则继续进行第五步； 若接收到点火指令， 则继续进 行第六步。
[74] 第五步， 执行写延期吋间进程。 然后返回第四步。
[75] 第六步， 执行点火进程。 然后结束本控制流程。
[76] 其中， 写延期吋间进程按照以下步骤进行：
[77] 步骤一， 中央处理器依据写延期吋间指令中的雷管的身份代码， 判断是否对本 雷管设定延期吋间：
若对本雷管设定延期吋间， 则继续进行步骤二； 若不对本雷管设定延期吋间， 则结束本写延期吋间进程。
[78] 步骤二， 中央处理器将写延期吋间指令中的延期吋间数据写入可编程延期模块
[79] 步骤三， 电子雷管向其外部的设备发送写延期吋间完毕信号； 然后结束本写延 期吋间进程。
[80] 其中， 点火进程按照以下步骤进行：
[81] 步骤 A， 中央处理器向可编程延期模块发送控制信号， 启动可编程延期模块。
[82] 步骤 B， 中央处理器等待到达延期吋间：
若到达延期吋间， 则继续进行步骤 C; 若未到达， 则继续等待。
[83] 步骤 C， 可编程延期模块向发火控制电路输出信号， 使得发火控制电路闭合， 处于点火状态。 结束本点火进程。
附图说明
[84] 图 1为本发明所构建的电子雷管控制芯片的逻辑框图；
[85] 图 2为本发明所述芯片中充电电路的一种实施方式；
[86] 图 3为本发明所述芯片中安全放电电路的一种实施方式；
[87] 图 4为本发明所述芯片中发火控制电路的一种实施方式；
[88] 图 5为本发明所述芯片中充电控制电路无需供电的一种实施方式；
[89] 图 6为本发明所述芯片中充电控制电路无需供电的另一种实施方式； [90] 图 7为本发明所述芯片中整流电桥电路的一种实现方式；
[91] 图 8为本发明所述芯片中整流电桥电路的另一种实现方式；
[92] 图 9为本发明充电控制电路需供电吋控制芯片的逻辑框图；
[93] 图 10为本发明所述芯片中充电控制电路需供电的第一种实施例；
[94] 图 11为本发明所述芯片中充电控制电路需供电的第二种实施例；
[95] 图 12为本发明所述芯片中充电控制电路需供电的第三种实施例；
[96] 图 13为本发明所述芯片中充电控制电路需供电的第四种实施例；
[97] 图 14为本发明所述芯片中充电控制电路需供电的第五种实施例；
[98] 图 15为本发明所述芯片中充电控制电路需供电的第六种实施例；
[99] 图 16为本发明中发火驱动电路无需供电吋控制芯片的逻辑框图；
[100] 图 17为本发明中发火驱动电路需供电吋控制芯片的逻辑框图；
[101] 图 18为本发明中发火驱动电路无需供电的一种实施方式；
[102] 图 19为本发明中发火驱动电路无需供电的另一种实施方式；
[103] 图 20为本发明中发火驱动电路需供电的一种实施方式；
[104] 图 21为本发明中发火驱动电路需供电的另一种实施方式；
[105] 图 22为本发明所述芯片中逻辑控制电路的构成的逻辑框图；
[106] 图 23为本发明所述芯片的控制流程图；
[107] 图 24为本发明所述芯片中写延期吋间进程的流程图；
[108] 图 25为本发明所述芯片中点火进程的流程图；
[109] 图 26为本发明所述芯片中通信接口电路的构成的逻辑框图；
[110] 图 27为本发明所述芯片中数据调制模块的一种实施方式；
[111] 图 28为本发明所述芯片中数据解调电路的一种实施方式；
[112] 图 29为本发明所述芯片中数据解调电路的另一种实施方式；
[113] 图 30为包含本发明所述芯片的电子雷管构成的电子雷管起爆网络的示意图。
具体实施方式
[114] 下面结合附图和具体实施方式对本发明作进一步详细说明。
[115] 图 1给出了本发明所构建的电子雷管控制芯片 100的逻辑框图。
如图 1虚框中所示， 本发明所述的电子雷管控制芯片 100包含： 通信接口电路 101 、 整流电桥电路 102、 充电电路 103、 充电控制电路 110、 电源管理电路 104、 发 火控制电路 105、 逻辑控制电路 106、 非易失性存储器 107、 复位电路 111、 安全 放电电路 108、 和吋钟电路 202。 其具体连接关系和工作原理描述如下：
[116] (1) 整流电桥电路 102， 其一端连接通信接口电路 101， 并共同构成通向芯片 1 00外部的管脚 1。 该管脚 1连接到芯片 100外部的雷管脚线 201， 外部起爆设备 400 通过信号总线 300与雷管脚线 201相连， 并进而通过雷管脚线 201将能量输入到芯 片 100; 外部起爆设备 400还通过信号总线 300和雷管脚线 201与芯片 100进行通信 ， 参见电子雷管的网络构成示意图 30。 整流电桥电路 102的另一端通向充电电路 103和充电控制电路 110， 向该二者供电。 整流电桥电路 102其余的一端接地 109 。 该整流电桥电路 102用以实现电子雷管 200的双线无极性连接， 从而方便爆破 施工。
[117] (2) 充电电路 103， 其一端连接整流电桥电路 102， 另一端连接到电源管理电 路 104， 该端还通向芯片 100外部构成管脚 2， 该管脚 2连接到芯片 100外部的储能 装置 203， 如图 1。 该储能装置 203体现为两个或多个电容。 其中， 为芯片 100正 常工作供能的电容可称为数字储能电容， 为点火装置 204发火供能的电容可称为 起爆电容。 上述管脚 2用于芯片 100对储能装置 203中的数字储能电容进行充电； 并且， 当经由信号总线 300和雷管脚线 201输入的外部能量被中止吋， 上述数字 储能电容中所储存的能量还将通过该管脚 2进入芯片 100， 并连接到电源管理电 路 104， 用以保证芯片 100内部的数字电路在一定吋间内的正常工作。
[118] (3) 充电控制电路 110， 其一端连接到整流电桥电路 102， 一端接地 109， 一端 连接到逻辑控制电路 106; 充电控制电路 110还有一端连接到安全放电电路 108， 该端还通向芯片 100外部以构成管脚 3， 该管脚 3连接到芯片 100外部的储能装置 2 03。 管脚 3用于芯片 100对储能装置 203中的起爆电容进行充电； 并且， 当需要中 止该次起爆吋， 上述起爆电容中所储存的能量还将通过管脚 3进入芯片 100， 并 经由安全放电电路 108实现能量的释放， 以使电子雷管回复到安全状态。
[119] (4) 安全放电电路 108， 其一端连接到逻辑控制电路 106， 另一端接地 109， 其 余一端在芯片 100内部连接到管脚 3， 并进而与储能装置 203连接。 该安全放电电 路 108用于在逻辑控制电路 106的控制下， 完成对上述起爆电容中所储能量的释 [120] (5) 电源管理电路 104， 其一端从芯片 100内部连接到管脚 2， 另一端接地 109 ， 其余一端构成芯片 100的电源输出端管脚 4， 通向芯片 100外。 在电子雷管 200 对延期精度要求较高吋， 该通向芯片 100外部的管脚 4， 可经由一电容接地 109， 从而构成一去耦电路， 用以滤除芯片 100工作导致的工作电源的噪声， 进而提高 了电子雷管 200的延期精度。
[121] (6) 通信接口电路 101， 其一端接地 109， 一端从芯片 100内部连接到管脚 1， 进而连接到芯片 100外部的雷管脚线 201和信号总线 300， 如图 1和图 30。 通信接 口电路 101还有一端通向逻辑控制电路 106， 其余的一端从芯片 100内部连接到管 脚 4。 该通信接口电路 101用以完成电子雷管 200与外部起爆设备 400之间的通信
， 从而实现电子雷管爆破网络的双向通信。
[122] (7) 复位电路 111， 其一端接地 109， 一端在芯片 100内部连接到管脚 4， 其余 的一端连接到逻辑控制电路 106。 该复位电路 111用以为芯片 100提供初始状态， 以避免芯片 100内部的逻辑混乱。
[123] (8) 发火控制电路 105， 其一端接地 109， 另一端通向芯片 100外部构成管脚 5 ， 其余的一端通向逻辑控制电路 106。 芯片 100的管脚 5连接到芯片 100外部的点 火装置 204， 该点火装置 204的另一端连接到上述储能装置 203中起爆电容的正极 ， 如图 1所示。 该发火控制电路 105在逻辑控制电路 106的控制下， 使得点火装置 204经由与发火控制电路 105相接的管脚 5接地， 从而形成一点火回路， 上述起爆 电容中所储能量将通过点火装置 204快速释放， 完成雷管起爆。
(9) 吋钟电路 202， 其一端连接到管脚 4， 另一端通向逻辑控制电路 106， 为逻 辑控制电路 106提供吋钟信号。
[125] (10) 逻辑控制电路 106， 其一端连接到吋钟电路 202， 一端从芯片 100内部连 接到管脚 4， 一端接地 109， 一端连接非易失性存储器 107， 一端连接通信接口电 路 101， 一端连接充电控制电路 110， 一端连接复位电路 111， 一端连接安全放电 电路 108， 其余的一端通向发火控制电路 105， 如图 1。
(11) 非易失性存储器 107， 一端连接管脚 4， 一端连接到逻辑控制电路 106， 其余一端接地 109。 [127] 作为本发明的第一方面， 如图 2所述， 充电电路 103包含串联着的一个电阻 301 和一个二极管 401， 二极管 401的阴极连接到电源管理电路 104， 并通向芯片 100 外部构成管脚 2。 电阻 301的阻值优选取为 1〜 10千欧。
[128] 作为本发明的第二方面， 如图 3所示， 安全放电电路 108， 包含一个电阻 302和 一个 NMOS管 801， NMOS管 801的源极和衬底接地 109， 漏极经电阻 302连接到管 脚 3， 即与储能装置 203中的起爆电容相连， NMOS管 801的栅极连接到逻辑控制 电路 106。 电阻 302阻值优选取为 1〜10千欧。
[129] 作为本发明的第三方面， 如图 4所示， 发火控制电路 105， 包含一个 NMOS管 80
2。 该 NMOS管 802的源极和衬底接地 109， 漏极连接管脚 5， 栅极连接到逻辑控制 电路 106。
[130] 作为本发明的第四方面， 如图 5所示， 充电控制电路 110， 包含电阻 303、 电阻 3 04、 二极管 402、 PMOS管 701和 NMOS管 803。 其中， NMOS管 803的源极和衬底 接地 109， 栅极连接到逻辑控制电路 106， 其漏极连接到 PMOS管 701的栅极。 PM OS管 701的源极和衬底连接到整流电桥电路 102， 其漏极经由电阻 303和二极管 40 2串联连接到管脚 3， 并且二极管 402的阴极朝向管脚 3。 电阻 304跨接在 PMOS管 7 01的衬底和 NMOS管 803的漏极之间。 电阻 303和电阻 304的阻值优选取为 1〜 10千 欧。
[131] 如图 6所示， 充电控制电路 110的另一种实现方式为， 该电路包含电阻 305、 电 阻 306、 二极管 403、 PMOS管 702、 NMOS管 804。 NMOS管 804的源极和衬底接 地 109， 栅极连接到逻辑控制电路 106， 其漏极连接到 PMOS管 702的栅极。 PMOS 管 702的源极和衬底经由电阻 305连接到整流电桥电路 102， 其漏极经由二极管 40 3连接到管脚 3， 二极管 403的阴极朝向管脚 3。 电阻 306跨接在 PMOS管 702的衬底 和 NMOS管 804的漏极之间。 电阻 305和电阻 306的阻值优选取为 1〜10千欧。
[132] 作为本发明的第五方面， 如图 7所示， 所述整流电桥电路 102， 包含 PMOS管 703 、 PMOS管 704、 NMOS管 805、 和 NMOS管 806。 其中， PMOS管 703的漏极和衬 底、 PMOS管 704的漏极和衬底连接在一起， 并共同同吋连接到充电电路 103和充 电控制电路 110; NMOS管 805的源极和衬底、 NMOS管 806的源极和衬底连接在 一起， 并同吋接地 109。 PMOS管 703的源极、 PMOS管 704的栅极、 NMOS管 805 的漏极、 和 NMOS管 806的栅极连接在一起， 并通向本芯片 100外部构成管脚 1的 一部分； PMOS管 704的源极、 PMOS管 703的栅极、 NMOS管 806的漏极和 NMOS 管 805的栅极连接在一起， 并通向本芯片 100外部构成管脚 1的另一部分。
[133] 由于上述两个 PMOS管的栅极和源极的电压相位相反， 或者， 上述两个 NMOS 管的栅极和源极的电压相位相反， 因此， 上述两个 PMOS管和上述两个 NMOS管 中， 总有一个 PMOS管和一个 NMOS管同吋导通。 除此之外， 上述 PMOS管和 NM OS管的导通开启阈值电压相位相反， 这就保证了栅极连接到不同输入端的 PMO S管和 NMOS管同吋导通， 从而实现了整流电桥电路 102的功能。
[134] 在图 7所示整流电桥电路 102的实施方式的基础上做进一步改进， 该整流电桥电 路 102可还包含二极管 404和二极管 405， 如图 8所示。 其中， 二极管 404和二极管 405的阳极分别连接到管脚 1 ; 二极管 404和二极管 405的阴极彼此相连， 并同吋 连接到 PMOS管 703的漏极和衬底、 以及 PMOS管 704的漏极和衬底。
[135] 作为本发明的第六方面， 如图 9所示， 充电控制电路 1101还有一端在本芯片 100 内部连接到管脚 4， 即连接到电源管理电路 104， 由电源管理电路 104向该充电控 制电路 1101供电。
[136] 作为上述充电控制电路 1101的第一种实施方案， 如图 10所示， 该充电控制电路 1101包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808 、 和 NMOS管 809， 以及电阻 307和二极管 406。 具体连接关系如下：
[137] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的 源极和衬底、 PMOS管 707的源极和衬底连接在一起， 并共同连接到整流电桥电 路 102; PMOS管 706的栅极、 PMOS管 707的漏极和 NMOS管 809的漏极共同连接 到电阻 307的一端； 电阻 307的另一端连接二极管 406的阳极， 二极管 406的阴极 在本芯片 100内部连接到管脚 3; PMOS管 706的漏极、 PMOS管 707的栅极和 NMO S管 808的漏极连接在一起。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬 底、 NMOS管 809的源极和衬底共同接地 109。
[138] 作为上述充电控制电路 1101的第二种实施方案， 如图 11所示， 该充电控制电路 1101包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808 、 和 NMOS管 809， 以及电阻 307和二极管 406。 具体连接关系如下：
[139] PMOS管 705的源极和衬底连接到电源管理电路 106; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的 源极和衬底、 PMOS管 707的衬底与电阻 307的一端共同连接到整流电桥电路 102 ； 电阻 307的另一端连接 PMOS管 707的源极； PMOS管 706的栅极、 PMOS管 707 的漏极和 NMOS管 809的漏极共同连接到二极管 406的阳极； 二极管 406的阴极在 本芯片 100内部连接到管脚 3; PMOS管 706的漏极、 NMOS管 808的漏极和 PMOS 管 707的栅极连接在一起。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬 底、 NMOS管 809的源极和衬底共同接地 109。
[140] 作为上述充电控制电路 1101的第三种实施方案， 如图 12所示， 所述充电控制电 路 1101包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 80 8、 和 NMOS管 809， 以及电阻 307和二极管 406。 具体连接关系如下：
[141] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的 源极和衬底、 PMOS管 707的源极和衬底共同连接到电阻 307的一端； 电阻 307的 另一端连接到整流电桥电路 102; PMOS管 706的栅极、 PMOS管 707的漏极和 NM OS管 809的漏极共同连接二极管 406的阳极； 二极管 406的阴极在本芯片 100内部 连接到管脚 3; PMOS管 706的漏极、 NMOS管 808的漏极和 PMOS管 707的栅极连 接在一起。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬底、 NMOS管 80 9的源极和衬底共同接地 109。
[142] 上述图 10、 图 11、 图 12所示诸实施方式用 MOS管实现了较低电压的、 逻辑控制 电路 106输出的控制电平， 对较高电压的、 储能装置 203充电所需电能的控制。 具体工作原理可描述为：
[143] 1 . PMOS管 707用于控制充电过程。 并且， 在充电状态， 即 PMOS管 707导通、 NMOS管 809截止的状态下， 为 PMOS管 706提供上拉驱动， 使其处于截止状态。 [144] 2. 在非充电状态， 即 PMOS管 707截止、 NMOS管 809导通的状态下， NMOS管 809—方面保证充电控制电路 1101的输出处于确定的低电平状态， 从而保障非充 电状态下电子雷管 200的安全性； 另一方面， 为 PMOS管 706提供下拉驱动。
[145] 3. 在非充电状态下， PMOS管 706导通， NMOS管 808截止， 则为 PMOS管 707 提供强上拉驱动， 使 PMOS管 707可靠截止。 在充电状态下， PMOS管 706截止， 只要 NMOS管 808导通， 就可使得 PMOS管 707处于导通状态。
[146] 4. 电阻 307用于限制对储能装置 203充电吋电流的大小， 从而避免充电吋因电 流过大给电子雷管网路带来的冲击。
[147] 5. 二极管 406用于限制储能装置 203通过充电控制电路 1101的反向放电， 从而 提高储能装置 203的能量利用效率。
[148] 6. PMOS管 705和 NMOS管 807构成一个反相器。 该反相器的电源电压与逻辑控 制电路 106的工作电压均来源于电源管理电路 104的输出， 这样通过该反相器就 得到了一对幅值相同、 相位相反的控制信号， 分别控制 NMOS管 808和 NMOS管 8 09， 使它们处于不同的导通或截止的状态， 从而分别控制 PMOS管 706和 PMOS管 707处于不同的截止或导通状态， 这就达到了用较低的控制电压控制较高的充电 电压的技术效果。
[149] 作为上述充电控制电路 1101的第四种实施方案， 如图 13所示， 充电控制电路 11 01包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808、 和 NMOS管 809， 以及电阻 307、 电阻 308、 电阻 309、 和二极管 406。 具体连接关 系如下：
[150] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 707的 漏极与 NMOS管 809的漏极共同连接到电阻 307的一端； 电阻 307的另一端连接二 极管 406的阳极。 PMOS管 706的源极和衬底、 PMOS管 707的源极和衬底共同连接 到整流电桥电路 102; PMOS管 706的漏极连接到电阻 308的一端； 电阻 308的另一 端与 PMOS管 707的栅极连接， 该端还连接到电阻 309的一端； 电阻 309的另一端 连接 NMOS管 808的漏极； PMOS管 706的栅极与二极管 406的阴极共同在本芯片 1 00内部连接到管脚 3。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬底、 NMOS管 809的源极和衬底共同接地 109。
[151] 作为上述充电控制电路 1101的第五种实施方案， 如图 14所示， 充电控制电路 11 01包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808、 和 NMOS管 809， 以及电阻 307、 电阻 308、 电阻 309、 和二极管 406。 具体连接关 系如下：
[152] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的 源极和衬底、 PMOS管 707的源极和衬底共同连接到电阻 307的一端； 电阻 307的 另一端连接整流电桥电路 102; PMOS管 706的漏极连接电阻 308的一端； 电阻 308 的另一端连接 PMOS管 707的栅极， 该端还同吋连接电阻 309的一端； 电阻 309的 另一端连接到 NMOS管 808的漏极； PMOS管 706的栅极与二极管 406的阴极共同 连接到管脚 3。 PMOS管 707的漏极、 NMOS管 809的漏极和二极管 406的阳极连接 在一起。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬底、 NMOS管 809 的源极和衬底共同接地 109。
[153] 作为上述充电控制电路 1101的第六种实施方案， 如图 15所示， 充电控制电路 11 01包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808、 和 NMOS管 809， 以及电阻 307、 电阻 308、 电阻 309、 和二极管 406。 具体连接关 系如下：
[154] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的 源极和衬底、 PMOS管 707的衬底和电阻 307的一端共同连接到整流电桥电路 102 ； 电阻 307的另一端连接 PMOS管 707的源极； PMOS管 706的栅极与二极管 406的 阴极共同连接到管脚 3; PMOS管 706的漏极连接电阻 308的一端； 电阻 308的另一 端连接 PMOS管 707的栅极， 该端还连接到电阻 309的一端； 电阻 309的另一端连 接到 NMOS管 808的漏极。 PMOS管 707的漏极、 NMOS管 809的漏极和二极管 406 的阳极连接在一起。 NM0S管 807的源极和衬底、 NM0S管 808的源极和衬底、 N MOS管 809的源极和衬底共同接地 109。
[155] 图 13、 图 14、 图 15所示实施方式的基本原理同图 10、 图 11和图 12所示三种实施 方式的基本相同， 其不同之处在于： PMOS管 706的栅极控制来源于储能装置 203 中储能电容两端的电压。 因此， PMOS管 706等效电阻随该电压的升高而减小。 同吋， 用一对分压电阻 308和电阻 309调节 PMOS管 707的电压。 通过上述方式， 实现了在充电过程中动态调节 PMOS管 707的等效电阻， 使其等效电阻与储能电 压成反比， 从而提高了充电电流的稳定性。
[156] 作为本发明的第七方面， 所述控制芯片 100还包括发火驱动电路。 发火驱动电 路 120—端接地 109; —端连接管脚 3， 并进而连接到芯片 100外部起爆电容的正 极， 发火驱动电路 120的该端为发火驱动电路 120提供高压驱动电源； 发火驱动 电路 120通过其余两端串联在逻辑控制电路 106与发火控制电路 105之间， 如图 16 所示。 从而， 发火驱动电路 120接收逻辑控制电路 106输出的较低电压的发火控 制信号， 向发火控制电路 105输出较高电压的发火控制信号。
[157] 或者， 发火驱动电路 1201—端接地 109; —端连接管脚 3， 并进而连接到芯片 10 0外部起爆电容的正极， 发火驱动电路 1201的该端为发火驱动电路 1201提供高压 驱动电源； 一端连接管脚 4， 由电源管理电路 104提供发火驱动电路 1201工作所 需电源； 发火驱动电路 1201通过其余两端串联在逻辑控制电路 106与发火控制电 路 105之间， 如图 17所示。 从而， 发火驱动电路 1201接收逻辑控制电路 106输出 的较低电压的发火控制信号， 向发火控制电路 105输出较高电压的发火控制信号
[158] 作为图 16所示无需供电即可工作的发火驱动电路 120的第一种实施方案， 如图 1 8所示， 发火驱动电路 120包含一个 PMOS管 708、 NMOS管 810、 和两个电阻， 分 别为电阻 310和电阻 311。 其中， PMOS管 708的源极和衬底与电阻 310的一端连接 在一起， 并共同连接到管脚 3; PMOS管 708的栅极、 电阻 310的另一端和 NMOS 管 810的漏极连接在一起； PMOS管 708的漏极与电阻 311的一端连接在一起， 并 共同连接到 NMOS管 802的栅极； 电阻 311的另一端接地 109; NMOS管 810的源极 和衬底接地 109， 其栅极连接到逻辑控制电路 106。 电阻 310和电阻 311的阻值优 选取为不小于 100千欧。
[159] 图 18所示发火驱动电路 120的实施方式的工作原理可描述为： 当在 NMOS管 810 的栅极加上逻辑控制电路 106输出的较低电压的逻辑高电平信号吋， NMOS管 810 导通， 从而 PMOS管 708的栅极电平被拉低， 进而使得 PMOS管 708导通。 由于 PM OS管 708的导通电阻极低， 因此， 发火驱动电路 120向发火控制电路 105输出的控 制信号的电压与管脚 3上的电压相同。
[160] 作为图 16所示无需供电即可工作的发火驱动电路 120的第二种实施方案， 如图 1 9所示， 发火驱动电路 120包含 PMOS管 709、 电阻 312、 和两个 NMOS管， 分别为 NMOS管 811和 NMOS管 812。 其中， PMOS管 709的源极和衬底与电阻 312的一端 连接在一起， 并共同连接到管脚 3; 电阻 312的另一端、 PMOS管 709的栅极、 NM OS管 811的漏极和 NMOS管 812的栅极连接在一起； PMOS管 709的漏极与 NMOS 管 812的漏极连接在一起， 并共同连接到 NMOS管 802的栅极； NMOS管 811的源 极和衬底、 NMOS管 812的源极和衬底接地 109; NMOS管 811的栅极连接到逻辑 控制电路 106。 电阻 312的阻值优选取为不小于 100千欧。
[161] 图 19所示实施方式的工作原理可描述为： 当逻辑控制电路 106输出为低电平吋 ， NMOS管 811截止， PMOS管 709和 NMOS管 812的栅极由电阻 312弱拉高， 从而 使得 PMOS管 709截止、 NMOS管 812导通， 进而， 使得发火控制电路 105的控制 信号输入处于强下拉状态。 当逻辑控制电路 106输出为高电平吋， NMOS管 811导 通， PMOS管 709和 NMOS管 812的栅极由 NMOS管 811强下拉， 从而使得 PMOS管 709导通、 NMOS管 812截止， 进而， 使得发火驱动电路 120向发火控制电路 105输 出的控制信号的电压与管脚 3上的电压相同。
[162] 作为图 17所示需供电方可工作的发火驱动电路 1201的第一种实施方案， 如图 20 所示， 发火驱动电路 1201包含一个反相器 181、 两个 PMOS管、 和两个 NMOS管 ' 分别为 PMOS管 710、 PMOS管 711、 NMOS管 813、 和 NMOS管 814。 其中， PM OS管 710的源极和衬底、 PMOS管 711的源极和衬底连接在一起， 并共同连接到 管脚 3; PMOS管 710的漏极、 PMOS管 711的栅极和 NMOS管 813的漏极连接在一 起； PMOS管 710的栅极、 PMOS管 711的漏极和 NMOS管 814的漏极连接在一起， 并共同连接到 NMOS管 802的栅极。 NMOS管 813的源极和衬底、 NMOS管 814的 源极和衬底接地 109; NMOS管 813的栅极与反相器 181的输入端连接在一起， 并 共同连接到逻辑控制电路 106; NMOS管 814的栅极与反相器 181的输出端相连。 反相器 181的电源输入端连接到管脚 4， 由电源管理电路 104供电； 反相器 181其 余的一端接地 109。
[163] 图 20所示实施方式的工作原理可描述为： 当逻辑控制电路 106输出为低电平吋 ， NMOS管 813截止， 反相器 181输出给 NMOS管 814的逻辑电平为高电平， 则 NM OS管 814导通， 从而使得发火控制电路 105的控制信号输入端和 PMOS管 710的栅 极处于强下拉状态， ？^108管710处于导通状态， PMOS管 711的栅极和源极处于 短路状态， 则 PMOS管 711处于截止状态。 当逻辑控制电路 106输出为高电平吋， NMOS管 813导通， 则 PMOS管 711的栅极为低电平状态， PMOS管 711导通； 同吋 ， 反相器 181输出给 NMOS管 814的逻辑电平为低电平， 则 NMOS管 814截止， 从 而使得发火控制电路 105的控制信号输入端、 PMOS管 710的栅极、 以及管脚 3上 的电压相同， PMOS管 710处于截止状态。
[164] 作为图 17所示需供电方可工作的发火驱动电路 1201的第二种实施方案， 如图 21 所示， 在图 20所示第一种实施方案的基础上， 所述发火驱动电路 1201还包含一 个 NMOS管 815。 该 NMOS管 815的漏极与反相器 181的电源输入端连接在一起， 并共同连接到管脚 4， 由电源管理电路 104供电； NMOS管 815的源极、 PMOS管 7 10的栅极、 PMOS管 711的漏极和 NMOS管 814的漏极连接在一起， 并共同连接到 NMOS管 802的栅极； NMOS管 815的栅极、 NMOS管 813的栅极和反相器 181的输 入端连接在一起， 并共同连接到逻辑控制电路 106; NMOS管 815的衬底接地 109
[165] 图 21所示实施方式的工作原理可描述为：
当逻辑控制电路 106输出为高电平吋， 发火控制电路 105处于点火状态。 在点火 初期， 管脚 3上的电压大于管脚 4上的电压， NMOS管 815处于截止状态。 随着起 爆电容的放电， 当管脚 3上的电压逐渐降低到 PMOS管 711的开启阈值电压附近吋 ， PMOS管 711的导通电阻将变得较大， 同吋， NMOS管 815的源极电压也降到该 开启阈值电压附近， 则 NMOS管 815导通， 从而得以利用电源管理电路 104继续对 发火控制电路 105的控制信号进行驱动。 作为本发明的第八方面， 本发明中的通信接口电路 101进一步包含数据调制模 块 210和数据解调模块 211， 其中， 数据解调模块 211由两个数据解调电路 212构 成， 如图 26所示。 具体连接关系描述如下：
[167] (1) 两个数据解调电路 212分别连接到管脚 1， 经由雷管脚线 201取样信号总线 300上的电压变化信息。 两个数据解调电路 212分别连接到逻辑控制电路 106， 用 于把从信号总线 300上取样到的信息发送给逻辑控制电路 106进行处理。 两个数 据解调电路 212还共同连接到管脚 4， 用于接收电源管理电路 104提供的工作电源 ， 以使得输出给逻辑控制电路 106的信号电平与逻辑控制电路 106的工作电压基 本相同。 两个数据解调电路 212还共同接地 109。
[168] (2) 数据调制模块 210—端连接逻辑控制电路 106， 一端接地 109， 其余的两端 分别连接到管脚 1。 数据调制模块 210用于把逻辑控制电路 106发出的、 以高低电 平表达的数据信息， 转换为该电子雷管的消耗电流的变化， 并通过雷管脚线 201 加载到信号总线 300上， 以发送给起爆设备 400。
[169] 上述数据调制模块 210可包含三个电阻和两个 NMOS管， 分别为电阻 313、 电阻 314、 电阻 315、 NMOS管 816、 和 NMOS管 817， 如图 27所示。 其中， 电阻 313为 NMOS管 816和 NMOS管 817的栅极提供下拉驱动， 电阻 314和电阻 315用于实现电 压变化信息向消耗电流变化信息的转换。 NMOS管 816的漏极和衬底、 NMOS管 8 17的漏极和衬底、 和电阻 313的一端接地 109。 NMOS管 816的栅极、 NMOS管 817 的栅极与电阻 313的另一端相连， 并共同连接到逻辑控制电路 106。 NMOS管 816 的源极经由电阻 314连接到管脚 1的一部分， 进而连接到雷管脚线 201中的一根， NMOS管 817的源极经由电阻 315连接到管脚 1的另一部分， 进而连接到雷管脚线 2 01中的另一根。
[170] 上述数据调制模块 210实现了以消耗电流的变化的形式把需发送的数据加载到 雷管脚线 201上， 其工作原理描述为：
[171] (1) 当发送数据 T吋， 逻辑控制电路 106输出高电平控制信号， 则 NMOS管 816 和 NMOS管 817的栅极电压为高， NMOS管 816和 NMOS管 817导通。 此吋， 由该 电子雷管引起的信号总线 300上的电流为： 总线电压除以电阻 314和 315的阻值之 和， 该电流为毫安量级。 该电流远大于微安量级的电子雷管 200的正常工作电流 [172] (2) 当发送数据 Ό'吋， 逻辑控制电路 106输出低电平控制信号 NMOS管 816和 Ν MOS管 817的栅极电压为低， NMOS管 816和 NMOS管 817截止， 则此吋由该电子 雷管引起的总线 300上的电流为电子雷管 200的正常工作电流。
[173] 上述数据解调电路 212可包含反相器 182和电阻 316， 如图 28所示。 反相器 182用 于提取经由雷管脚线 201输入芯片 100的信号总线 300上的数据信息。 反相器 182 的一端连接管脚 4， 一端接地 109。 反相器 182的输入端连接雷管脚线 201中的一 根， 并经由电阻 316接地 109。 电阻 316用于为反相器 182的输入提供下拉驱动， 一方面避免了在信号总线 300由于意外断开吋， 反相器 182的输入处于不确定状 态； 同吋， 当总线 300上数据变化吋， 为总线 300上残留的电荷提供泄放通路， 以提高通信速率。 反相器 182的输出端连接到逻辑控制电路 106。
[174] 或者， 上述数据解调电路 2121也可包含反相器 182和 NMOS管 818， 如图 29所示 。 反相器 182—端连接管脚四， 一端接地 109， 其余两端分别为输入端和输出端 。 NMOS管 818的源极和衬底接地 109， 为反相器 182的输入端提供负反馈； 其漏 极与反相器 182的输入端连接， 并共同连接到雷管脚线 201的一根； NMOS管 818 的栅极与反相器 182的输出端连接， 并共同连接到逻辑控制电路 106。 当总线 300 上电压为高吋， 反相器 182输出为低， NMOS管 818截止。 当总线 300上电压由高 到低变化吋， 反相器 182的输出电压随之由低到高变化， NMOS管 818的栅极电压 也随之由低到高变化。 此吋， NMOS管 818由截止区经由可变电阻区进入饱和导 通区， 逐步泄放总线 300上的残留电荷。 而当总线 300由于意外而断开吋， 由于 N MOS管 818的存在， 可以使反相器 182的输入处于确定的低电平状态。
[175] 图 28和图 29所示实施方式中的反相器 182优选取为施密特反相器， 从而使得不 论输入反相器的信号的状态切换是否缓慢， 即电平转换过渡吋间是否较长， 反 相器的输出边沿都比较陡峭， 其输出的电平转换过渡吋间极短。 这就缩短了数 据解调电路 212后续处理电路的状态过渡吋间， 降低了电子雷管的功耗。 此外， 施密特反相器具有良好的抗噪声性能， 可以提高电子雷管接收数据的稳定性。
[176] 作为本发明的第九方面， 所述逻辑控制电路 106包含可编程延期模块 281、 输入 /输出接口 282、 串行通信接口 283、 预定标器 284和中央处理器 285， 如图 22所示 。 可编程延期模块 281优选取为一可预置减计数器。 具体连接关系描述如下： [177] 1 . 中央处理器 285的一端连接到管脚 4， 由电源管理电路 104提供工作所需电源 ； 一端接地 109; —端与可编程延期模块 281、 预定标器 284连接， 并共同连接到 吋钟电路 202， 由吋钟电路 202提供工作所需吋钟； 中央处理器 285其余的一端通 过内部总线 286连接到可编程延期模块 281、 输入 /输出接口 282、 串行通信接口 28 3、 和预定标器 284， 中央处理器 285即通过该端设定该四个模块的参数或状态， 并控制其工作过程。
[178] 2 . 可编程延期模块 281—端连接发火控制电路 105， 一端连接到管脚 4， 一端接 地 109， 一端连接内部总线 286， 其余一端与中央处理器 285、 预定标器 284连接 ， 并共同连接到吋钟电路 202。 可编程延期模块 281用于实现电子雷管的延期吋 间可编程性能， 解决雷管产品的单一性问题。 可编程延期模块 281的工作电源由 电源管理电路 104提供， 工作吋钟 （即延期吋钟） 由吋钟电路 202提供， 延期吋 间数据由中央处理器 285通过内部总线 286中的数据总线写入。 中央处理器 285还 通过内部总线 286中的控制总线对可编程延期模块 281进行控制， 包括对其初始 状态、 启动、 停止等的控制。 当可编程延期模块 281到达计数吋间后， 即向发火 控制电路 105输出信号， 使发火控制电路 105处于点火状态， 从而实现雷管的点 火。
[179] 3 . 输入 /输出接口 282—端连接充电控制电路 110， 一端连接安全放电电路 108 ， 一端连接到管脚 4， 一端接地 109， 其余一端连接内部总线 286。 输入 /输出接口 282的工作电源由电源管理电路 104提供， 输出给充电控制电路 110和安全放电电 路 108的状态信号由中央处理器 285通过内部总线 286中的控制总线写入， 而由充 电控制电路 110和安全放电电路 108输入的状态信号由中央处理器 285通过内部总 线 286中的控制总线读取。
[180] 4. 串行通信接口 283—端连接通信接口电路 101， 一端连接到管脚 4， 一端接地 109， 一端连接预定标器 284， 其余一端连接内部总线 286。 串行通信接口 283用 于接收由电子雷管外部的起爆设备 400发送来的数据信息， 其工作电源由电源管 理电路 104提供。 串行通信接口 283通过通信接口电路 101与电子雷管外部的起爆 设备 400进行数据交互， 并通过内部总线 286同中央处理器 285进行数据交换。 [181] 5 . 预定标器 284—端连接管脚 4， 一端接地 109， 一端连接串行通信接口 283， 一端连接内部总线 286， 其余一端与中央处理器 285、 可编程延期模块 281连接， 并共同连接到吋钟电路 202。 预定标器 284向串行通信接口 283提供接收 /发送数据 的工作吋钟和相位， 控制串行通信接口 283的通信波特率和釆样相位。 预定标器 284的工作电源由电源管理电路 104提供， 工作吋钟由吋钟电路 202提供， 通信波 特率设定数据由中央处理器 285通过内部总线 286中的数据总线写入， 釆样相位 由中央处理器 285通过内部总线 286中的控制总线控制。
[182] 在本发明电子雷管控制芯片 100中， 可编程延期模块 281优选取为一可预置减计 数器。
[183] 本发明还提供了上述电子雷管控制芯片 100的控制流程， 如图 23， 包含以下步 骤：
[184] 第一步， 初始化可编程延期模块 281， 即中央处理器 285通过内部总线 286向可 编程延期模块 281发送控制信号， 使可编程延期模块 281输出一个信号， 使得发 火控制电路 105断开， 处于禁止点火状态。
[185] 第二步， 中央处理器 285读取非易失性存储器 107中存储的电子雷管身份代码。
[186] 第三步， 初始化预定标器 284， 即中央处理器 285向预定标器 284中写入预设的 吋钟电路 202的吋钟个数， 以控制串行通信接口 283的通信波特率和釆样相位。
[187] 第四步， 中央处理器 285等待接收电子雷管外部的起爆设备 400发出的指令： 若接收到写延期吋间指令， 则继续进行第五步； 若接收到点火指令， 则继续进 行第六步。
[188] 第五步， 执行写延期吋间进程。 然后返回第四步。
[189] 第六步， 执行点火进程。 然后结束本控制流程。
[190] 其中， 写延期吋间进程按照以下步骤进行， 如图 24:
[191] 步骤一， 中央处理器 285依据写延期吋间指令中的雷管的身份代码， 判断是否 对本雷管设定延期吋间：
若对本雷管设定延期吋间， 则继续进行步骤二； 若不对本雷管设定延期吋间， 则结束本写延期吋间进程。
[192] 步骤二， 中央处理器 285将写延期吋间指令中的延期吋间数据写入可编程延期 模块 281。
[193] 步骤三， 电子雷管向其外部的设备发送写延期吋间完毕信号。 然后结束本写延 期吋间进程。
[194] 其中， 点火进程按照以下步骤进行， 如图 25:
[195] 步骤 A， 中央处理器 285向可编程延期模块 281发送控制信号， 启动可编程延期 模块 281。
[196] 步骤 B， 中央处理器 285等待到达延期吋间： 若到达延期吋间， 则继续进行步骤 C; 若未到达， 则继续等待。
[197] 步骤 C， 可编程延期模块 281向发火控制电路 105输出信号， 使得发火控制电路 1 05闭合， 处于点火状态。 结束本点火进程。
[198] 电子雷管起爆系统釆用通信指令的方式， 实现对电子雷管工作状态的控制。 电 子雷管按照上述控制流程， 在其外部的起爆设备 400发送来的指令的控制下工作 ： 电子雷管控制芯片 100内部的中央处理器 285经由通信接口电路 101、 串行通信 接口 283接收写延期吋间指令， 即实现了对雷管延期吋间的现场可编程性能； 接 收点火指令， 即实现了对可编程延期模块 281的控制， 从而实现对电子雷管点火 过程的控制。
工业实用性：
[199] 上述电子雷管控制器电路板上实现对起爆过程的控制的核心部件即为电子雷管 控制芯片， 目的在于解决普通电雷管的诸多缺陷， 提供一种能实现双线无极性 连接、 能与电子雷管外部的起爆设备进行双向通信、 雷管内置身份代码、 起爆 过程可控、 延期吋间可在线编程的电子雷管控制芯片。 本发明所述产品能够在 工业上实现产业化， 产品能够实现发明目的， 付诸实际应用， 具有优越的技术 效果。 发明产品的操作方法安全简便， 可靠。

Claims

权利要求书
1 . 一种电子雷管控制芯片， 其特征在于：
包含： 通信接口电路、 整流电桥电路、 充电电路、 充电控制电路、 电源管 理电路、 发火控制电路、 逻辑控制电路、 非易失性存储器、 复位电路、 安 全放电电路、 和吋钟电路；
所述整流电桥电路的一端连接所述通信接口电路， 共同构成一套通向所述 芯片外部的管脚一； 所述整流电桥电路的另一端通向所述充电电路和所述 充电控制电路， 向该二者供电； 所述整流电桥电路的其余一端接地； 所述充电电路， 其一端连接所述整流电桥电路； 另一端连接所述电源管理 电路， 该端还通向所述芯片外部以构成一套管脚二；
所述充电控制电路， 其一端连接到所述整流电桥电路， 一端接地， 一端连 接到所述逻辑控制电路； 所述充电控制电路的还有一端连接到所述安全放 电电路， 该端还通向所述芯片外部以构成一套管脚三；
所述安全放电电路， 其一端连接到所述逻辑控制电路， 另一端接地， 其余 一端在本控制芯片内部连接到所述管脚三上；
所述电源管理电路， 其一端在本控制芯片内部连接到所述管脚二， 一端接 地； 所述电源管理电路的其余一端构成所述芯片的电源输出端管脚四， 通 向所述芯片外；
所述通信接口电路， 其一端接地， 一端在本控制芯片内部连接所述管脚一 ， 一端通向所述逻辑控制电路， 其余的一端在本控制芯片内部连接到所述 管脚四；
所述复位电路， 其一端接地， 一端在本控制芯片内部连接到所述管脚四， 其余的一端连接到所述逻辑控制电路；
所述发火控制电路， 其一端接地， 另一端通向所述芯片外以构成一套管脚 五， 其余的一端通向所述逻辑控制电路；
所述吋钟电路， 其一端在本控制芯片内部连接到所述管脚四， 另一端通向 所述逻辑控制电路；
所述逻辑控制电路， 其一端连接到所述吋钟电路， 一端在本控制芯片内部 连接所述管脚四， 一端接地， 一端连接所述非易失性存储器， 一端连接所 述通信接口电路， 一端连接所述复位电路， 一端连接所述安全放电电路， 一端连接所述充电控制电路， 其余一端通向所述发火控制电路； 所述非易失性存储器， 一端在本控制芯片内部连接所述管脚四， 一端连接 到所述逻辑控制电路， 其余一端接地。
2 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述充电电路， 包含串联着的电阻一和二极管一，
所述二极管一的阴极连接到所述电源管理电路， 并通向本芯片外部构成所 述管脚二。
3 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述安全放电电路， 包含电阻二和 NMOS管一，
所述 NMOS管一的源极和衬底接地， 漏极经由所述电阻二连接到所述管脚 三， 栅极连接到所述逻辑控制电路。
4 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述发火控制电路， 包含 NMOS管二， 所述 NMOS管二的源极和衬底接地
， 漏极连接到所述管脚五， 栅极连接到所述逻辑控制电路。
5 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路， 包含电阻三、 电阻四、 二极管二、 PMOS管一、 和 NM
OS管三；
所述 NMOS管三的源极和衬底接地， 栅极连接到所述逻辑控制电路， 漏极 连接到所述 PMOS管一的栅极；
所述 PMOS管一的源极和衬底连接到所述整流电桥电路， 其漏极经由所述 电阻三和所述二极管二串联连接到所述管脚三； 所述二极管二的阴极朝向 所述管脚三； 所述电阻四跨接在所述 PMOS管一的衬底和所述 NMOS管三 的漏极之间。
6 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路， 包含电阻五、 电阻六、 二极管三、 PMOS管二、 和 NM
OS管四； 所述 NMOS管四的源极和衬底接地， 栅极连接到所述逻辑控制电路， 漏极 连接到所述 PMOS管二的栅极；
所述 PMOS管二的源极和衬底经由所述电阻五连接到所述整流电桥电路， 漏极经由所述二极管三连接到所述管脚三， 所述二极管三的阴极朝向所述 管脚三； 所述电阻六跨接在所述 PMOS管二的衬底和所述 NMOS管四的漏 极之间。
7 . 按照权利要求 2、 3、 5或 6所述的电子雷管控制芯片， 其特征在于： 所述电阻一、 电阻二、 电阻三、 电阻四、 电阻五、 和电阻六的阻值为 1〜10 千欧。
8 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述整流电桥电路包含 PMOS管三、 PMOS管四、 NMOS管五、 和 NMOS管 六；
所述 PMOS管三的漏极和衬底、 所述 PMOS管四的漏极和衬底连接在一起， 并共同同吋连接到所述充电电路和所述充电控制电路； 所述 NMOS管五的 源极和衬底、 所述 NMOS管六的源极和衬底连接在一起， 并同吋接地； 所述 PMOS管三的源极、 所述 PMOS管四的栅极、 所述 NMOS管五的漏极、 和所述 NMOS管六的栅极连接在一起， 并通向本芯片外部构成所述管脚一 的一部分； 所述 PMOS管四的源极、 所述 PMOS管三的栅极、 所述 NMOS管 六的漏极、 和所述 NMOS管五的栅极连接在一起， 并通向本芯片外部构成 所述管脚一的另一部分。
9 . 按照权利要求 8所述的电子雷管控制芯片， 其特征在于：
所述整流电桥电路还包含二极管四和二极管五，
所述二极管四和所述二极管五的阳极分别连接到所述管脚一； 所述二极管 四和所述二极管五的阴极彼此相连， 并同吋连接到所述 PMOS管三的漏极 和衬底、 以及所述 PMOS管四的漏极和衬底。
10 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路， 其还有一端在本芯片内部连接到所述管脚四， 即连接 到所述电源管理电路， 由所述电源管理电路向该充电控制电路供电。
11 . 按照权利要求 10所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七
、 NMOS管八、 和 NMOS管九， 以及电阻七和二极管六；
所述 PMOS管五的源极和衬底连接到所述电源管理电路； 所述 PMOS管五的 栅极、 所述 NMOS管七的栅极、 和所述 NMOS管八的栅极共同连接到所述 逻辑控制电路； 所述 PMOS管五的漏极、 所述 NMOS管七的漏极、 和所述 N
MOS管九的栅极连接在一起；
所述 PMOS管六的源极和衬底、 所述 PMOS管七的源极和衬底连接在一起， 并共同连接到所述整流电桥电路； 所述 PMOS管六的栅极、 所述 PMOS管七 的漏极、 和所述 NMOS管九的漏极共同连接到所述电阻七的一端； 所述电 阻七的另一端连接所述二极管六的阳极， 所述二极管六的阴极在本芯片内 部连接到所述管脚三； 所述 PMOS管六的漏极、 所述 PMOS管七的栅极、 和 所述 NMOS管八的漏极连接在一起；
所述 NMOS管七的源极和衬底、 所述 NMOS管八的源极和衬底、 所述 NMO
S管九的源极和衬底共同接地。
12 . 按照权利要求 10所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七
、 NMOS管八、 和 NMOS管九， 以及电阻七和二极管六；
所述 PMOS管五的源极和衬底连接到所述电源管理电路； 所述 PMOS管五的 栅极、 所述 NMOS管七的栅极、 和所述 NMOS管八的栅极共同连接到所述 逻辑控制电路； 所述 PMOS管五的漏极、 所述 NMOS管七的漏极、 和所述 N
MOS管九的栅极连接在一起；
所述 PMOS管六的源极和衬底、 所述 PMOS管七的衬底、 与所述电阻七的一 端共同连接到所述整流电桥电路； 所述电阻七的另一端连接所述 PMOS管 七的源极； 所述 PMOS管六的栅极、 所述 PMOS管七的漏极、 和所述 NMOS 管九的漏极共同连接到所述二极管六的阳极； 所述二极管六的阴极在本芯 片内部连接到所述管脚三； 所述 PMOS管六的漏极、 所述 NMOS管八的漏 极、 和所述 PMOS管七的栅极连接在一起； 所述 NMOS管七的源极和衬底、 所述 NMOS管八的源极和衬底、 所述 NMO
S管九的源极和衬底共同接地。
13 . 按照权利要求 10所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七
、 NMOS管八、 和 NMOS管九， 以及电阻七和二极管六；
所述 PMOS管五的源极和衬底连接到所述电源管理电路； 所述 PMOS管五的 栅极、 所述 NMOS管七的栅极、 和所述 NMOS管八的栅极共同连接到所述 逻辑控制电路； 所述 PMOS管五的漏极、 所述 NMOS管七的漏极、 和所述 N
MOS管九的栅极连接在一起；
所述 PMOS管六的源极和衬底、 所述 PMOS管七的源极和衬底共同连接到所 述电阻七的一端； 所述电阻七的另一端连接到所述整流电桥电路； 所述 PM OS管六的栅极、 所述 PMOS管七的漏极、 和所述 NMOS管九的漏极共同连 接所述二极管六的阳极； 所述二极管六的阴极在本芯片内部连接到所述管 脚三； 所述 PMOS管六的漏极、 所述 NMOS管八的漏极、 和所述 PMOS管七 的栅极连接在一起；
所述 NMOS管七的源极和衬底、 所述 NMOS管八的源极和衬底、 所述 NMO
S管九的源极和衬底共同接地。
14 . 按照权利要求 10所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七
、 NMOS管八、 和 NMOS管九， 以及电阻七、 电阻八、 电阻九、 和二极管 六；
所述 PMOS管五的源极和衬底连接到所述电源管理电路； 所述 PMOS管五的 栅极、 所述 NMOS管七的栅极、 和所述 NMOS管八的栅极共同连接到所述 逻辑控制电路； 所述 PMOS管五的漏极、 所述 NMOS管七的漏极、 和所述 N MOS管九的栅极连接在一起；
所述 PMOS管七的漏极与所述 NMOS管九的漏极共同连接到所述电阻七的 一端； 所述电阻七的另一端连接所述二极管六的阳极；
所述 PMOS管六的源极和衬底、 所述 PMOS管七的源极和衬底共同连接到所 述整流电桥电路； 所述 PMOS管六的漏极连接到所述电阻八的一端； 所述 电阻八的另一端与所述 PMOS管七的栅极连接， 该端还连接到所述电阻九 的一端； 所述电阻九的另一端连接所述 NM0S管八的漏极； 所述 PMOS管 六的栅极与所述二极管六的阴极共同在本芯片内部连接到所述管脚三； 所述 NM0S管七的源极和衬底、 所述 NMOS管八的源极和衬底、 所述 NMO
S管九的源极和衬底共同接地。
15 . 按照权利要求 10所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七
、 NMOS管八、 和 NMOS管九， 以及电阻七、 电阻八、 电阻九、 和二极管 六；
所述 PMOS管五的源极和衬底连接到所述电源管理电路； 所述 PMOS管五的 栅极、 所述 NMOS管七的栅极、 和所述 NMOS管八的栅极共同连接到所述 逻辑控制电路； 所述 PMOS管五的漏极、 所述 NMOS管七的漏极、 和所述 N MOS管九的栅极连接在一起；
所述 PMOS管六的源极和衬底、 所述 PMOS管七的源极和衬底共同连接到所 述电阻七的一端； 所述电阻七的另一端连接所述整流电桥电路； 所述 PMO S管六的漏极连接所述电阻八的一端； 所述电阻八的另一端连接所述 PMOS 管七的栅极， 该端还同吋连接所述电阻九的一端； 所述电阻九的另一端连 接到所述 NMOS管八的漏极； 所述 PMOS管六的栅极与所述二极管六的阴 极共同连接到所述管脚三；
所述 PMOS管七的漏极、 所述 NMOS管九的漏极、 和所述二极管六的阳极 连接在一起；
所述 NMOS管七的源极和衬底、 所述 NMOS管八的源极和衬底、 所述 NMO
S管九的源极和衬底共同接地。
16 . 按照权利要求 10所述的电子雷管控制芯片， 其特征在于：
所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七
、 NMOS管八、 和 NMOS管九， 以及电阻七、 电阻八、 电阻九、 和二极管 所述 PMOS管五的源极和衬底连接到所述电源管理电路； 所述 PMOS管五的 栅极、 所述 NMOS管七的栅极、 和所述 NMOS管八的栅极共同连接到所述 逻辑控制电路； 所述 PMOS管五的漏极、 所述 NMOS管七的漏极、 和所述 N MOS管九的栅极连接在一起；
所述 PMOS管六的源极和衬底、 所述 PMOS管七的衬底、 所述电阻七的一端 共同连接到所述整流电桥电路； 所述电阻七的另一端连接所述 PMOS管七 的源极； 所述 PMOS管六的栅极与所述二极管六的阴极共同连接到所述管 脚三； 所述 PMOS管六的漏极连接所述电阻八的一端； 所述电阻八的另一 端连接所述 PMOS管七的栅极， 该端还连接到所述电阻九的一端； 所述电 阻九的另一端连接到所述 NMOS管八的漏极；
所述 PMOS管七的漏极、 所述 NMOS管九的漏极、 和所述二极管六的阳极 连接在一起；
所述 NMOS管七的源极和衬底、 所述 NMOS管八的源极和衬底、 所述 NMO
S管九的源极和衬底共同接地。
17 . 按照权利要求 1或者 10所述的电子雷管控制芯片， 其特征在于： 所述芯片还包括发火驱动电路，
所述发火驱动电路一端连接所述管脚三， 一端接地； 所述发火驱动电路通 过其余两端串联在所述逻辑控制电路与所述发火控制电路之间。
18 . 按照权利要求 1或者 10所述的电子雷管控制芯片， 其特征在于： 所述芯片还包括发火驱动电路，
所述发火驱动电路一端连接所述管脚三， 一端连接所述管脚四， 一端接地 ； 所述发火驱动电路通过其余两端串联在所述逻辑控制电路与所述发火控 制电路之间。
19 . 按照权利要求 17所述的电子雷管控制芯片， 其特征在于：
所述发火驱动电路包含一个 PMOS管八、 NMOS管十、 和两个电阻， 分别 为电阻十和电阻十一，
所述 PMOS管八的源极和衬底与所述电阻十的一端连接在一起， 并共同连 接到所述管脚三； 所述 PMOS管八的栅极、 所述电阻十的另一端、 和所述 N MOS管十的漏极连接在一起； 所述 PMOS管八的漏极与所述电阻十一的一 端连接在一起， 并共同连接到所述 NM0S管二的栅极； 所述电阻十一的另 一端接地； 所述 NM0S管十的源极和衬底接地， 其栅极连接到所述逻辑控 制电路。
20 . 按照权利要求 17所述的电子雷管控制芯片， 其特征在于：
所述发火驱动电路包含 PMOS管九、 电阻十二、 和两个 NM0S管， 分别为 N
M0S管十一和 NM0S管十二，
所述 PMOS管九的源极和衬底与所述电阻十二的一端连接在一起， 并共同 连接到所述管脚三； 所述电阻十二的另一端、 所述 PMOS管九的栅极、 所 述 NM0S管十一的漏极、 和所述 NM0S管十二的栅极连接在一起； 所述 PM OS管九的漏极与所述 NM0S管十二的漏极连接在一起， 并共同连接到所述 NM0S管二的栅极； 所述 NM0S管十一的源极和衬底、 所述 NM0S管十二 的源极和衬底接地； 所述 NM0S管十一的栅极连接到所述逻辑控制电路。
21 . 按照权利要求 18所述的电子雷管控制芯片， 其特征在于：
所述发火驱动电路包含一个反相器一、 两个 PMOS管、 和两个 NM0S管， 分别为 PMOS管十、 PMOS管十一、 NM0S管十三、 和 NM0S管十四， 所述 PMOS管十的源极和衬底、 所述 PMOS管十一的源极和衬底连接在一起 ， 并共同连接到所述管脚三； 所述 PMOS管十的漏极、 所述 PMOS管十一的 栅极、 和所述 NM0S管十三的漏极连接在一起； 所述 PMOS管十的栅极、 所述 PMOS管十一的漏极、 和所述 NM0S管十四的漏极连接在一起， 并共 同连接到所述 NM0S管二的栅极；
所述 NM0S管十三的源极和衬底、 所述 NM0S管十四的源极和衬底接地； 所述 NM0S管十三的栅极与所述反相器一的输入端连接在一起， 并共同连 接到所述逻辑控制电路； 所述 NM0S管十四的栅极与所述反相器一的输出 端相连；
所述反相器一的电源输入端连接到所述管脚四， 由所述电源管理电路供电 ； 所述反相器一其余的一端接地。
22 . 按照权利要求 21所述的电子雷管控制芯片， 其特征在于： 所述发火驱动电路还包含一个 NMOS管十五，
所述 NM0S管十五的漏极与所述反相器一的电源输入端连接在一起， 并共 同连接到所述管脚四， 由所述电源管理电路供电；
所述 NMOS管十五的源极、 所述 PMOS管十的栅极、 所述 PMOS管十一的漏 极、 和所述 NMOS管十四的漏极连接在一起， 并共同连接到所述 NMOS管 二的栅极；
所述 NMOS管十五的栅极、 所述 NMOS管十三的栅极、 和所述反相器一的 输入端连接在一起， 并共同连接到所述逻辑控制电路；
所述 NMOS管十五的衬底接地。
23 . 按照权利要求 19或 20所述的电子雷管控制芯片， 其特征在于： 所述电阻十、 电阻十一、 和电阻十二的阻值不小于 100千欧。
24 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述通信接口电路包含数据调制模块和数据解调模块， 所述数据解调模块 由两个数据解调电路构成，
两个所述数据解调电路分别连接到一套所述管脚一， 两个所述数据解调电 路分别连接到所述逻辑控制电路， 两个所述数据解调电路共同在本芯片内 部连接到所述管脚四， 两个所述数据解调电路还共同接地；
所述数据调制模块一端连接所述逻辑控制电路， 一端接地， 其余的两端分 别连接到一套所述管脚一。
25 . 按照权利要求 24所述的电子雷管控制芯片， 其特征在于：
所述数据调制模块包含三个电阻和两个 NMOS管， 分别为电阻十三、 电阻 十四、 电阻十五、 NMOS管十六、 和 NMOS管十七，
所述 NMOS管十六的漏极和衬底、 所述 NMOS管十七的漏极和衬底、 以及 所述电阻十三的一端接地； 所述 NMOS管十六的栅极、 所述 NMOS管十七 的栅极与所述电阻十三的另一端相连， 并共同连接到所述逻辑控制电路； 所述 NMOS管十六的源极经由所述电阻十四连接到所述管脚一的一部分， 所述 NMOS管十七的源极经由所述电阻十五连接到所述管脚一的另一部分
26 . 按照权利要求 24所述的电子雷管控制芯片， 其特征在于：
所述数据解调电路包含一个反相器二和一个电阻十六，
所述反相器二的一端连接所述管脚四， 一端接地； 所述反相器二的输入端 连接所述管脚一的一部分， 并经由所述电阻十六接地； 所述反相器二的输 出端连接到所述逻辑控制电路。
27 . 按照权利要求 24所述的电子雷管控制芯片， 其特征在于：
所述数据解调电路包含一个反相器二和一个 NMOS管十八，
所述反相器二的一端连接所述管脚四， 一端接地， 其余两端分别为输入端 和输出端；
所述 NMOS管十八的源极和衬底接地； 其漏极与所述反相器二的所述输入 端连接， 并共同连接到所述管脚一的一部分； 所述 NMOS管十八的栅极与 所述反相器二的所述输出端连接， 并共同连接到所述逻辑控制电路。
28 . 按照权利要求 26或 27所述的电子雷管控制芯片， 其特征在于： 所述反相器二为施密特反相器。
29 . 按照权利要求 1所述的电子雷管控制芯片， 其特征在于：
所述逻辑控制电路包含可编程延期模块、 输入 /输出接口、 串行通信接口、 预定标器、 和中央处理器，
所述中央处理器的一端连接到所述管脚四， 一端接地， 一端与所述可编程 延期模块和所述预定标器连接， 并共同连接到所述吋钟电路； 所述中央处 理器其余的一端通过内部总线连接到所述可编程延期模块、 所述输入 /输出 接口、 所述串行通信接口、 和所述预定标器；
所述可编程延期模块一端连接所述发火控制电路， 一端连接到所述管脚四 ， 一端接地， 一端连接所述内部总线， 其余一端与所述中央处理器、 所述 预定标器连接， 并共同连接到所述吋钟电路；
所述输入 /输出接口一端连接所述充电控制电路， 一端连接所述安全放电电 路， 一端连接到所述管脚四， 一端接地， 其余一端连接所述内部总线； 所述串行通信接口一端连接所述通信接口电路， 一端连接到所述管脚四， 一端接地， 一端连接所述预定标器， 其余一端连接所述内部总线； 所述预定标器一端连接到所述管脚四， 一端接地， 一端连接所述串行通信 接口， 一端连接所述内部总线， 其余一端与所述中央处理器、 所述可编程 延期模块连接， 并共同连接到所述吋钟电路。
30 . 按照权利要求 29所述的电子雷管控制芯片， 其特征在于：
所述可编程延期模块为一可预置减计数器。
31 . 一种如权利要求 1、 29、 30之一
所述电子雷管控制芯片的控制流程， 其特征在于：
第一步， 初始化所述可编程延期模块， 即所述中央处理器向所述可编程延 期模块发送控制信号， 使所述可编程延期模块输出一个信号， 使得所述发 火控制电路断开， 处于禁止点火状态；
第二步， 所述中央处理器读取所述非易失性存储器中存储的电子雷管身份 代码；
第三步， 初始化所述预定标器， 即所述中央处理器向所述预定标器中写入 预设的所述吋钟电路的吋钟个数， 以控制所述串行通信接口的通信波特率 和釆样相位；
第四步， 所述中央处理器等待接收所述电子雷管外部的设备发出的指令： 若接收到写延期吋间指令， 则继续进行第五步； 若接收到点火指令， 则继 续进行第六步；
第五步， 执行写延期吋间进程； 然后返回所述第四步；
第六步， 执行点火进程； 然后结束本控制流程。
32 . 按照权利要求 31所述的控制流程， 其特征在于：
所述写延期吋间进程是按照以下步骤进行的，
步骤一， 所述中央处理器依据所述写延期吋间指令中的雷管的身份代码， 判断是否对本雷管设定延期吋间：
若对本雷管设定延期吋间， 则继续进行步骤二； 若不对本雷管设定延期吋 间， 则结束本写延期吋间进程；
步骤二， 所述中央处理器将所述写延期吋间指令中的延期吋间数据写入所 述可编程延期模块； 步骤三， 所述电子雷管向其外部的设备发送写延期吋间完毕信号； 然后综 束本写延期吋间进程。
33. 按照权利要求 31所述的控制流程， 其特征在于：
所述点火进程是按照以下步骤进行的，
步骤 A， 所述中央处理器向所述可编程延期模块发送控制信号， 启动所述 可编程延期模块；
步骤 B， 所述中央处理器等待到达延期吋间，
若到达延期吋间， 则继续进行步骤 C; 若未到达， 则继续等待； 步骤 C， 所述可编程延期模块向所述发火控制电路输出信号， 使得所述发 火控制电路闭合， 处于点火状态； 结束本点火进程。
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