CN201039123Y - 无缝级联的多通道上电控制电路 - Google Patents

Abstract

本实用新型提供一种无缝级联的多通道上电控制电路，包括多个上电控制芯片，该上电控制芯片包括时序使能管脚及多个上电控制管脚；该电路将前级上电控制芯片中最后时序的上电控制管脚，与后级上电控制芯片的时序使能管脚连接，上电控制芯片的其他上电控制管脚则与待控制的外部供电电源连接。本实用新型通过上电控制芯片间的无缝级联实现多通道电源时序控制，前后级之间的耦合性较好，并便于控制前后级上电控制芯片之间的延时。

Description

无缝级联的多通道上电控制电路

技术领域

本实用新型涉及集成电路技术领域，尤其指一种无缝级联的多通道上电控制电路。

背景技术

随着大规模集成电路的日益发展，电路中芯片需要的供电电压种类越来越多，同时各芯片对上电时序又存在不同的要求，大量的单板均需要多通道的上电时序控制。

为满足集成电路中的多通道上电时序控制需求，目前有专用的上电控制芯片可以为集成电路提供电源时序管理功能。例如图1中的ISL8702芯片110，其通过较少的外部元件即可实现四路可编程的延时时序控制，同时具有输入过欠压保护功能。如图所示，ISL8702芯片110的功能性管脚包括：SEQ_EN，用于控制上电时序的关断及使能；ENABLE_A/B/C/D，上电控制通道A/B/C/D的使能，其I/O(Input/Output，输入输出)结构为OD(Open Drain，漏极开路)门；TB/C/D，上电控制通道B/C/D的相对延时控制管脚；TIME，上电有效或SEQ_EN有效后上电通道A的延时控制管脚；及UC和VC分别为欠压保护检测管脚及过压保护检测管脚，用于在管脚电压高于或低于各自阈值时，将ENABLE_A/B/C/D管脚置低。ISL8702芯片110则结合上述管脚并通过设置电容C1及电阻R1、R2、R3实现四个通道的上电时间及时序控制。

与集成电路的多通道上电时序控制需求相比，单个上电控制芯片能实现的控制通道数量是有限的，如ISL8702芯片仅可实现四通道的上电控制。针对大于自身控制通道数量的芯片上电时序控制需求，现有技术中主要通过多个上电控制芯片的并联实现。如图1通过并联的两个ISL8702芯片110实现七通道的上电时序控制示意图所示，为满足单板Vol至Vo7的上电顺序，需要选择合适的U1、U2时间参数，同时要结合考虑U1、U2之间的时序。图2为图1中ISL8702并联应用的上电时序图，如图所示，t1为U1上电有效至U1的上电控制通道ENABLE_D打开之间的时间，t2为U2上电有效后至U2的上电控制通道ENABLE_A打开之间的时间。由上述结合图1及图2所示可知，并联的ISL8702两级之间的时间间隔由电路参数C1、R1、R2、R3及C2共同决定。

由上述现有技术的方案可知，通过多个上电控制芯片的并联实现多通道电源时序控制时，各级并联芯片之间的上电时间间隔会受到电阻、电容等多个电路参数的影响，从而不利于各芯片之间的时间延时控制，会造成较大误差；另外，并联的上电控制芯片之间耦合性较差，后级不能感知前级芯片的故障状态，从而容易造成要求供电的元件的损坏。

实用新型内容

本实用新型的目的是提供一种无缝级联的多通道上电控制电路，以解决现有技术中利用上电控制芯片并联实现多通道电源时序控制造成的芯片间延时不便控制及耦合性较差的缺陷。

为达到上述目的，本实用新型提出一种无缝级联的多通道上电控制电路，包括多个上电控制芯片，所述上电控制芯片包括时序使能管脚及多个上电控制管脚，前级所述上电控制芯片中最后时序的所述上电控制管脚，与后级所述上电控制芯片的所述时序使能管脚连接，所述上电控制芯片的其他所述上电控制管脚与待控制的外部供电电源连接。

所述上电控制芯片为ISL8702，则所述时序使能管脚为SEQ EN，所述上电控制管脚包括ENENABLE_A/B/C/D。

前级所述ISL8702芯片的ENABLE_D管脚输出连接至后级所述ISL8702芯片的SEQ_EN管脚。

所述ISL8702芯片还包括TIME管脚，所述TIME管脚与外部电容连接，控制所述SEQ_EN有效至第一上电时序控制管脚ENABLE_A输出有效的时间。

所述ISL8702芯片还包括TB/C/D管脚，所述TB/C/D管脚分别与外部电阻连接，并分别控制所述上电时序控制管脚ENABLE_B/C/D输出有效的相对延时。

所述时序使能管脚，用于控制所述上电控制芯片的上电时序有效的关断及使能。

所述上电控制管脚，输出连接至待控制的外部供电电源，用于控制所述外部供电电源的输出时序。

与现有技术相比，本实用新型通过上电控制芯片间的无缝级联实现多通道电源时序控制，前后级之间的耦合性较好，并便于控制前后级上电控制芯片之间的延时。

附图说明

图1为现有技术中利用ISL8702并联实现多通道电源时序控制示意图；

图2为图1中ISL8702并联应用的上电时序图；

图3为本实用新型无缝级联的多通道上电控制电路实施例一示意图；

图4为本实用新型无缝级联的多通道上电控制电路实施例二示意图；

图5为图4中本实用新型实施例二应用的上电时序图。

具体实施方式

下面以具体实施例结合附图对本实用新型进一步加以阐述。

本实用新型公开一种无缝级联的多通道上电控制电路，其实施例一如图3所示，多个上电控制芯片310，每个上电控制芯片310均包括时序使能管脚311及多个上电控制管脚312。其中，时序使能管脚311用于控制上电控制芯片310的上电时序有效的关断及使能；上电控制管脚312，输出连接至待控制的多个外部供电电源320，用于控制外部供电电源320的输出时序。本实用新型实施例一中，将前级上电控制芯片310中最后时序的上电控制管脚312，与后级上电控制芯片310的时序使能管脚311连接；而在所有上电控制芯片310上，除与后级上电控制芯片310中时序使能管脚311的上电控制管脚312之外，其他上电控制管脚312均连接至待控制的外部供电电源连接。

另外，本实施例多通道上电控制电路还包括电路输入电压330，其与各上电控制芯片310的电压输入管脚Vin 313及各外部供电电源320连接。为保证各外部供电电源320在无延时控制情况下的同时下电，应使各上电控制芯片310检测的是同一个输入电压的欠压，因此本实施例中各上电控制芯片310均使用同一个输入电压330。

本实用新型无缝级联的多通道上电控制电路实施例一，利用前级上电控制芯片310中最后时序的上电控制管脚312输出去控制后级上电控制芯片310的时序使能管脚311，当前级上电控制芯片310的电压输入管脚Vin 313的输入电压高于一定阈值并经过预设的一段时间后，各上电控制管脚312通道即依次打开，分别控制各自输出连接的外部供电电源320开始上电；而当前级上电控制芯片310的最后时序上电控制管脚312通道打开后，由于其输出连接至后级上电控制芯片310的时序使能管脚311，因此后级上电控制芯片310也将在经过预设的一段时间后，开始依次打开各上电控制管脚312的通道从而控制外部供电电源320依次上电。

上述本实用新型实施例，采用前级上电控制芯片中最后时序的上电控制管脚输出控制后级上电控制芯片的时序使能管脚，通过前后级联的方法实现多通道的电源时序控制，可以有效解决现有技术中采用并联产生各上电控制芯片之间的时间缝隙问题，并且能够保证在前级上电控制芯片上电出现故障的情况下，后级上电控制芯片不能启动上电控制，同时利用时序使能管脚关断后级上电控制芯片的所有上电控制管脚，从而保护单板芯片。

图4为本实用新型无缝级联的多通道上电控制电路实施例二示意图，其为利用两个四通道的上电控制芯片ISL8702 411、412实现七通道电源时序控制的电路图，ISL8702芯片为现有技术中广泛应用的一种低成本上电控制电路，其利用SEQ EN、ENABLE A/B/C/D、TB/C/D、TIME、UC及VC等功能性管脚并配合少量的外部电阻、电容器件即可完成四通道的电源时序控制，具体在背景技术中已有说明，此处不加以赘述。如图所示，本实施例中，通过将前级ISL8702芯片411中最后时序的上电控制管脚ENABLE_D与后级ISL8702芯片412的时序使能管脚SEQ_EN连接，实现前后级ISL8702芯片的无缝连接。此处需要说明的是，本实施例中上电控制管脚ENABLE_D与时序使能管脚SEQ_EN为直联，其首先是由于ISL8702芯片中上电控制管脚ENABLE_D为OD门输出结构，而时序使能管脚SEQ_EN内部有上拉电阻，并且上拉到输入电压Vin，且最大允许输入电压Vin+0.7V，因此两个管脚的输入输出特性保证其可以直接互联；其次，上电控制管脚ENABLE_D输出低电平时表示时序控制不使能，而时序使能管脚SEQ_EN输入低电平时也为不使能，同样保证可以直接互联。而如果应用本发明的上电控制芯片在I/O管脚特性和定义上与ISL8702芯片不同，则前级芯片的上电控制管脚与后级芯片的时序使能管脚可能无法直接进行互联，而需要增加额外电路实现连接，例如增加一级MOS(Metal Oxide Semiconductor，金属氧化物半导体)管等，其具体实现为现有技术，也应落入本发明的保护范围，此处不加以赘述。

另外，本实施中电路还包括电路输入电压420，分别输出至ISL8702芯片410、412的电压输入管脚Vin，并与待控制的外部供电电源431～437相连，而外部供电电源431～437则同时与前级ISL8702芯片411中上电控制管脚ENABLE_A/B/C及后级ISL8702芯片412中上电控制管脚ENABLE_A/B/C/D的输出相连。

如图4所示的本实用新型实施例二电路图中，由于ISL8702芯片411、412中所有的上电控制通道在Vin>1V以后，各通道的OD门结构会被拉低，从而前级ISL8702芯片411的上电控制管脚ENABLE_D将后级ISL8702芯片412的时序使能管脚SEQ_EN管脚拉低，因此保持后级ISL8702芯片412的所有上电控制通道输出为低。同时，前级ISL8702芯片411的各上电控制管脚ENABLE_A/B/C/D将按照外部电阻R1、R2、R3及电容C1设置的时间参数依次打开，从而控制与ENABLE_A/B/C相连的外部供电电源431～433依次上电；而当前级ISL8702芯片411的上电控制管脚ENABLE_D通道打开后，后级ISL8702芯片412的时序使能管脚SEQ_EN将内部上拉至Vin，从而使定时电容C2开始充电，并在C2充电至2V左右后，使后级ISL8702芯片412的上电控制管脚ENABLE_A通道打开，其余通道则依次按照外部电阻R4、R5、R6设置的时间打开，从而控制外部供电电源434～437依次上电。

图5为上述本实用新型实施例二应用的上电时序图，如图所示，在t1时间，ISL芯片411、412实现了无缝的上电顺序控制，在ISL芯片411中最后时序的上电控制管脚ENABLE_D通道打开后，ISL芯片412的定时电容C2开始充电，并在C2充到2V左右后，ISL芯片412中第一时序的上电控制管脚ENABLE_A通道打开，其余通道则依次打开。

上述本实用新型实施例二采用前级ISL8702芯片中最后时序的上电控制管脚ENABLE_D输出控制后级ISL8702芯片的时序使能管脚SEQ_EN，实现通过前后级级联的方法可以有效地解决现有技术中并联方案产生的ISL8702芯片之间的时间缝隙问题，并且能够保证前级ISL8702芯片上电出现故障时，后级ISL8702芯片不能启动上电控制，同时关断后级ISL8702芯片的所有上电控制通道，保护单板芯片。另外，本实施例为描述方便仅以两个ISL8702芯片举例说明，更多的ISL8702芯片之间仍可按本实施例的方法实现前后级联，其应落入本实用新型的保护范围内，此处不加以赘述。

以上公开的仅为本实用新型的几个具体实施例，但是，本实用新型并非局限于此，任何本领域的技术人员能思之的变化都应落入本实用新型的保护范围。

Claims (7)

1.一种无缝级联的多通道上电控制电路，包括多个上电控制芯片，所述上电控制芯片包括时序使能管脚及多个上电控制管脚，其特征在于，前级所述上电控制芯片中最后时序的所述上电控制管脚，与后级所述上电控制芯片的所述时序使能管脚连接，所述上电控制芯片的其他所述上电控制管脚与待控制的外部供电电源连接。

2.如权利要求1所述无缝级联的多通道上电控制电路，其特征在于，所述上电控制芯片为ISL8702，则所述时序使能管脚为SEQ_EN，所述上电控制管脚包括ENABLE_A/B/C/D。

3.如权利要求2所述无缝级联的多通道上电控制电路，其特征在于，前级所述ISL8702芯片的ENABLE_D管脚输出连接至后级所述ISL8702芯片的SEQ_EN管脚。

4.如权利要求2所述无缝级联的多通道上电控制电路，其特征在于，所述ISL8702芯片还包括TIME管脚，所述TIME管脚与外部电容连接，控制所述SEQ_EN有效至第一上电时序控制管脚ENABLE_A输出有效的时间。

5.如权利要求2所述无缝级联的多通道上电控制电路，其特征在于，所述ISL8702芯片还包括TB/C/D管脚，所述TB/C/D管脚分别与外部电阻连接，并分别控制所述上电时序控制管脚ENABLE_B/C/D输出有效的相对延时。

6.如权利要求1至5任一项所述无缝级联的多通道上电控制电路，其特征在于，所述时序使能管脚，用于控制所述上电控制芯片的上电时序有效的关断及使能。

7.如权利要求1至5任一项所述无缝级联的多通道上电控制电路，其特征在于，所述上电控制管脚，输出连接至待控制的外部供电电源，用于控制所述外部供电电源的输出时序。

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