CN111220037A - 一种防止电子雷管起爆器意外起爆电雷管的方法及电路 - Google Patents

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Abstract

本发明涉及电子雷管领域，尤其涉及一种可以防止电子雷管起爆器意外起爆电雷管的方法及电路，本发明根据现有电子雷管起爆器存在的可以起爆电雷管的缺陷，因此在设计电子雷管起爆器时，增加了检测方法，以确定电子雷管起爆器组网系统中是否接入电雷管或是接入的电子雷管是否短路。基于检测方法，设计了可以防止电子雷管起爆器意外起爆电雷管的电路，当检测电路检测发现短路或接入电子雷管时，控制通断控制电路断开，升压电路电源输入切断，驱动电路失电，防止电雷管起爆，并输出报警信号，有效防止电雷管起爆，确保爆破现场安全。

Description

一种防止电子雷管起爆器意外起爆电雷管的方法及电路
技术领域
本发明涉及电子雷管领域，尤其涉及一种可以防止电子雷管起爆器意外起爆电雷管的方法及电路。
背景技术
电子雷管技术的不断发展与完善，其技术优越性在全球爆破界得到了越来越广泛的认识，特别是新型电子雷管生产成本的不断下降，其生产应用已从早期的稀有、贵重矿物开采领域扩大到普通矿山和采石场。现有的电子雷管通常包括雷管管塞、电子控制模块以及雷管管壳，雷管脚线穿过雷管管塞与电子控制模块电连接。电子雷管用户目前普遍关心的仍然是安全问题。电子雷管本身的安全性，主要决定于它的发火延时电路。充电晶体管和放电晶体管组成系统主发火电路，电容在微控制器控制下通过点火晶体管放电，引燃引火头。
电子雷管在爆破现场起爆时需要实用电子雷管起爆器与电子雷管进行通讯。在爆破员在爆破现场会误将电雷管接入到组网中，爆破人员在爆破前很难察觉。由于电雷管电阻很小，容易爆破，造成危险。因此在爆破前需借助电子雷管起爆器对电子雷管组网系统进行检测。
发明内容
本发明提供一种可以防止电子雷管起爆器意外起爆电雷管的方法及电路，当有电雷管接入电子雷管组网爆破系统或者接入的电子雷管短路时，可以快速的检测组网系统是否短路，避免电雷管意外爆破。
具体通过以下技术方案实现的：防止电子雷管起爆器意外起爆电雷管的方法，包括以下步骤：
1)数字逻辑处理芯片执行初始化；
2)起爆器进入起爆状态，首先向升压电路发送8.5V–9.5V升压命令，并开通升压开关，升压电路正常输出9V电压后，开电完成。然后数字逻辑处理芯片进行短路检测，每循环一次进行一次短路检测，每检测一次间隔固定时间再进行下一次的检测，每一次检测都短路才确定为短路，数字逻辑处理芯片切断输出电源并进行报警提示。
进一步的，所述的步骤2)中执行短路检测时，数字逻辑处理芯片首先把起爆器的输出口设置为高阻状态，然后监测检测电路的反馈电流值；当检测电路的检测到的反馈电流值数次大于默认值，说明输出发生了短路，数字逻辑处理芯片切断输出电源并进行报警提示。
进一步的，所述的默认值为45-50mA。
防止电子雷管起爆器意外起爆电雷管的电路，包括电源模块、降压电路、升压电路、通断控制电路、数字逻辑处理电路、驱动电路、检测电路，其中，电源模块的一端与通断控制电路相连，电源模块的另一端与降压电路连接，降压电路的另一端分别连接数字逻辑处理电路及检测电路；升压电路的一端与通断控制电路相连，升压电路的另一端与驱动电路连接，驱动电路连接与检测电路连接。
数字逻辑处理电路对检测电路节点电压采样、计算流过检测电路电流，通过与预设的默认值电流比较，判断电子雷管是否短路，输出通断控制电路、驱动电路及检测电路控制信号。
进一步的，还包括晶振电路，晶振电路分别与数字逻辑处理电路的时钟输入端及相连降压电路，为数字逻辑处理电路提供时钟源。
进一步的，还包括电复位电路，所述的电复位电路分别与数字逻辑处理电路的复位端相及降压电路相连，使数字逻辑处理电路上电后保持一段时间复位状态，避免其发出错误指令、执行错误操作。
进一步的，还包括基准电压电路，基准电压电路分别与数字逻辑处理电路的采样端ADC1及及降压电路相连，为数字逻辑处理电路的 AD转换提供2.5V高精度参考电压。
进一步的，所述的驱动电路包括电机驱动芯片及外围辅助元件，电机驱动芯片输出状态能在正向模式、反向模式和高阻态之间进行切换，电机驱动芯片的输出状态控制端与数字逻辑处理芯片的I/O控制端相连，电机驱动芯片的输出端与检测电路相连。
通过数字逻辑处理芯片的I/O控制端输出的高电平信号和低电平信号控制驱动电路的输出状态；实现电子雷管短路检测与其他工作状态分时复用，即在数字逻辑处理电路与电子雷管通信的间隙对电子雷管进行短路检测。
进一步的，所述的通断控制电路的组成包括NMOS管、PMOS 管，第一电阻及第二电阻，其中：NMOS管的漏极与PMOS管栅极连接、NMOS管的栅极与数字逻辑处理芯片I/O控制端连接、NMOS 管的源极与接地端连接；PMOS管的源极与电源模块输出端连接、 PMOS管的漏极与升压电路的电源输入端连接；第一电阻跨接于 PMOS管的栅极和源极之间；第二电阻跨接于NMOS管的栅极和源极之间。
进一步的，所述的检测电路包括了第二NMOS管、第三NMOS 管、第二PMOS管、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第一半导体放电管、第二半导体放电管、第三半导体放电管、二极管，其中：
第二NMOS管的栅极与第三NMOS管的栅极并联，第二NMOS 管的源极与接地端连接，第二NMOS管的漏极与驱动电路的输出端 OUTB相连、第二NMOS管的漏极通过第三电阻与第一半导体放电管的阳极相连；第三NMOS管的栅极与数字逻辑处理电路的I/O-1 控制端相连，第三NMOS管的源极与接地端连接，第三NMOS管的漏极与第二PMOS管的栅极相连；第二PMOS管的源极与降压电路的输出端相连、第二PMOS管的漏极通过第五电阻与二极管的阳极相连；二极管的阳极通过第六电阻与数字逻辑处理电路的采样端 ADC9相连、二极管的阴极与驱动电路的输出端OUTB相连，二极管的阴极通过第四电阻与第一半导体放电管的阴极相连；第二半导体放电管及第三半导体放电管的阴极分别与第一半导体放电管的阳极和阴极相连、第二半导体放电管及第三半导体放电管的阳极均与接地端连接；第七电阻连接在第二NMOS管及第三NMOS管的源极与栅极之间。
有益效果：本发明当电流达到电雷管起爆所需电流时，电雷管立即起爆，而在爆破作业现场误将电雷管接到电子雷管起爆器上，或是不法分子故意用电雷管管起爆器起爆电雷管，因此造成很多意外事故。本发明根据现有电子雷管起爆器存在的可以起爆电雷管的缺陷，增加了操作人员现场爆破作业的危险性，且电雷管本身电阻很小，当在电子雷管起爆器中接入电雷管时，相当于整个回路短路。因此在设计电子雷管起爆器时，增加了检测方法，以确定电子雷管起爆器组网系统中是否接入电雷管或是接入的电子雷管是否短路。基于检测方法，设计了可以防止电子雷管起爆器意外起爆电雷管的电路，其中的数字逻辑处理电路的I/O-1控制端输出高电平控制信号，第二NMOS 开关Q3和第三NMOS开关Q5、第二PMOS开关Q4导通，第五电阻R5、二极管D1、第四电阻R4、电子雷管RLG、第三电阻R3组成串联回路。数字逻辑处理电路启动AD采样，采样端ADC9对二极管D1阳极的电压进行采样，获取采样电压值V1。数字逻辑处理电路计算流过第五电阻R5、二极管D1、第四电阻R4、电子雷管RLG、第三电阻R3组成的串联回路的电流值I与默认的电流值进行比较，当I大于默认值时，即可断定组网系统短路或是接入了电雷管。此时，数字逻辑处理电路I/O-3控制端输出一个低电平短路反馈信号，控制通断控制电路断开，升压电路电源输入切断，驱动电路失电，防止电雷管起爆，并输出报警信号。
附图说明
附图1防止电子雷管起爆器意外起爆电雷管电路原理框图；
附图2通断控制电路控制升压电路输入与电源模块输出之间通断原理图；
附图3检测电路原理图；
附图4检测电路检测流程图。
具体实施方式
下面结合附图对本发明的具体实施作进一步说明：
防止电子雷管起爆器意外起爆电雷管的方法，包括以下步骤：
1)数字逻辑处理芯片执行初始化；
2)起爆器进入起爆状态，首先向升压电路发送9V升压命令，并开通升压开关，升压电路正常输出9V电压后，开电完成。然后数字逻辑处理芯片进行短路检测，每循环一次进行一次短路检测，每检测一次间隔固定时间再进行下一次的检测，每一次检测都短路才确定为短路，数字逻辑处理芯片切断输出电源并进行报警提示。
进一步的，所述的步骤2)中执行短路检测时，数字逻辑处理芯片首先把起爆器的输出口设置为高阻状态，然后监测检测电路的反馈电流值；当检测电路的检测到的反馈电流值数次大于默认值，说明输出发生了短路，数字逻辑处理芯片切断输出电源并进行报警提示。
进一步的，所述的默认值为50mA。
防止电子雷管起爆器意外起爆电雷管的电路，包括电源模块 (100)、降压电路(101)、升压电路(103)、通断控制电路(102)、数字逻辑处理电路(107)、驱动电路(108)、检测电路(109)，其中，电源模块(100)的一端与通断控制电路(102)相连，电源模块(100)的另一端与降压电路(101)连接，降压电路(101)的另一端分别连接数字逻辑处理电路(107)及检测电路(109)；升压电路(103)的一端与通断控制电路(102)相连，升压电路的另一端与驱动电路(108)连接，驱动电路(108)连接与检测电路(109)连接。
数字逻辑处理电路对检测电路节点电压采样、计算流过检测电路电流，通过与预设的默认值电流比较，判断电子雷管是否短路，输出通断控制电路、驱动电路及检测电路控制信号。
进一步的，还包括晶振电路(104)，晶振电路(104)分别与数字逻辑处理电路(107)的时钟输入端及相连降压电路(101)，为数字逻辑处理电路(107)提供时钟源。
进一步的，还包括电复位电路(105)，所述的电复位电路(105) 分别与数字逻辑处理电路(107)的复位端相及降压电路(101)相连，使数字逻辑处理电路(107)上电后保持一段时间复位状态，避免其发出错误指令、执行错误操作。
进一步的，还包括基准电压电路(106)，基准电压电路(106) 分别与数字逻辑处理电路(107)的采样端ADC1及及降压电路(101) 相连，为数字逻辑处理电路(107)的AD转换提供2.5V高精度参考电压。
进一步的，所述的驱动电路(108)包括电机驱动芯片及外围辅助元件，电机驱动芯片输出状态能在正向模式、反向模式和高阻态之间进行切换，电机驱动芯片的输出状态控制端与数字逻辑处理芯片 (107)的I/O控制端相连，电机驱动芯片的输出端与检测电路(109) 相连。
通过数字逻辑处理芯片(107)的I/O控制端输出的高电平信号和低电平信号控制驱动电路的输出状态；实现电子雷管短路检测与其他工作状态分时复用，即在数字逻辑处理电路与电子雷管通信的间隙对电子雷管进行短路检测。
进一步的，所述的通断控制电路(102)的组成包括NMOS管 (Q1)、PMOS管(Q2)，第一电阻(R1)及第二电阻(R2)，其中：NMOS管(Q1)的漏极与PMOS管(Q2)栅极连接、NMOS管 (Q1)的栅极与数字逻辑处理芯(107)片I/O控制端连接、NMOS 管(Q1)的源极与接地端(GND)连接；PMOS管(Q2)的源极与电源模块输出端连接、PMOS管(Q2)的漏极与升压电路(103)的电源输入端连接；第一电阻(R1)跨接于PMOS管(Q2)的栅极和源极之间；第二电阻(R2)跨接于NMOS管(Q1)的栅极和源极之间。
进一步的，所述的检测电路(109)包括了第二NMOS管(Q3)、第三NMOS管(Q5)、第二PMOS管(Q4)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第八电阻(R8)、第一半导体放电管(Z1)、第二半导体放电管(Z2)、第三半导体放电管(Z3)、二极管(D1)，其中：
第二NMOS管(Q3)的栅极与第三NMOS管(Q5)的栅极并联，第二NMOS管(Q3)的源极与接地端(GND)连接，第二NMOS 管(Q3)的漏极与驱动电路(108)的输出端OUTB相连、第二NMOS管(Q3)的漏极通过第三电阻(R3)与第一半导体放电管(Z1)的阳极相连；第三NMOS管(Q5)的栅极与数字逻辑处理电路(107) 的I/O-1控制端相连，第三NMOS管(Q5)的源极与接地端(GND) 连接，第三NMOS管(Q5)的漏极与第二PMOS管(Q4)的栅极相连；第二PMOS管(Q4)的源极与降压电路(101)的输出端相连、第二PMOS管(Q4)的漏极通过第五电阻(R5)与二极管(D1)的阳极相连；二极管(D1)的阳极通过第六电阻(R6)与数字逻辑处理电路(107)的采样端ADC9相连、二极管(D1)的阴极与驱动电路(108)的输出端OUTB相连，二极管(D1)的阴极通过第四电阻 (R4)与第一半导体放电管(Z1)的阴极相连；第二半导体放电管 (Z2)及第三半导体放电管(Z3)的阴极分别与第一半导体放电管 (Z1)的阳极和阴极相连、第二半导体放电管(Z2)及第三半导体放电管(Z3)的阳极均与接地端(GND)连接；第七电阻(R7)连接在第二NMOS管(Q3)及第三NMOS管(Q5)的源极与栅极之间。
使用如上所述的所述的可以防止电子雷管起爆器意外起爆电雷管的电路，其检测步骤如下：
1)初始化。
2)设置数字逻辑处理电路107端口初值，I/O-1为低电平、I/O-2 为低电平、I/O-3为高电平，其中：
I/O-1为低电平表示断开检测电路109控制端，第二NMOS开关 Q3、第三NMOS开关Q5，第二PMOS开关Q4断开，禁止电子雷管短路检测功能；I/O-2为低电平表示驱动电路输出OUTA和OUTB置为高阻态；I/O-3为高电平表示通断控制电路导通，升压电路输入与电源模块连接正常，驱动电路108得电工作。
3)数字逻辑处理电路107的I/O-1控制端输出高电平控制信号，第二NMOS开关Q3和第三NMOS开关Q5、第二PMOS开关Q4导通，第五电阻R5、二极管D1、第四电阻R4、电子雷管RLG、第三电阻R3组成串联回路。
4)数字逻辑处理电路107启动AD采样，采样端ADC9对二极管D1阳极的电压进行采样，获取采样电压值V1。
5)数字逻辑处理电路107计算流过第五电阻R5、二极管D1、第四电阻R4、电子雷管RLG、第三电阻R3组成的串联回路的电流值I，该电流值即是流过第五电阻R5的电流值，可通过公式(1)进行计算，其中VCC表示降压电路输出电压。
I＝(VCC-V1)/R5 (1)
6)将第5步中的电流值I与设定的默认电流进行比较，如果电流值I大于默认电流，说明电子雷管短路或是接入电雷管，反之则电子雷管正常。重复步骤第2步到第6步，对组网系统进行连续检测，当连续检测到短路次数大于10次时，判定组网短路，数字逻辑处理电路107的I/O-3控制端输出一个低电平短路反馈信号，控制通断控制电路102断开，升压电路103电源输入切断，驱动电路108失电，防止电雷管起爆，并输出报警信号；如果连续10次检测正常，数字逻辑处理电路107执行后续任务。
本发明所述并不限于具体实施方式中所述的实施例，本领域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技术创新范围。显然本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术范围内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种防止电子雷管起爆器意外起爆电雷管的方法，其特征在于，包括以下步骤：
1)数字逻辑处理芯片执行初始化；
2)起爆器进入起爆状态，首先向升压电路发送升压命令，并开通升压开关，升压电路正常输出到升压电压后，开电完成。然后数字逻辑处理芯片进行短路检测，每循环一次进行一次短路检测，每检测一次间隔固定时间再进行下一次的检测，每一次检测都短路才确定为短路，数字逻辑处理芯片切断输出电源并进行报警提示，所述升压电压为8.5V-9.5V。
2.根据权利要求1所述的防止电子雷管起爆器意外起爆电雷管的方法，其特征在于：所述的步骤2)中执行短路检测时，数字逻辑处理芯片首先把起爆器的输出口设置为高阻状态，然后监测检测电路的反馈电流值；当检测电路的检测到的反馈电流值数次大于默认值，说明输出发生了短路，数字逻辑处理芯片切断输出电源并进行报警提示。
3.根据权利要求2所述的防止电子雷管起爆器意外起爆电雷管的方法，其特征在于：所述的默认值为45-50mA。
4.一种实现如权利要求1所述的方法的电路，其特征在于，包括电源模块(100)、降压电路(101)、升压电路(103)、通断控制电路(102)、数字逻辑处理电路(107)、驱动电路(108)、检测电路(109)，其中，电源模块(100)的一端与通断控制电路(102)相连，电源模块(100)的另一端与降压电路(101)连接，降压电路(101)的另一端分别连接数字逻辑处理电路(107)及检测电路(109)；升压电路(103)的一端与通断控制电路(102)相连，升压电路的另一端与驱动电路(108)连接，驱动电路(108)连接与检测电路(109)连接。
5.如权利要求1所述的电路，其特征在于，还包括晶振电路(104)，晶振电路(104)分别与数字逻辑处理电路(107)的时钟输入端及相连降压电路(101)，为数字逻辑处理电路(107)提供时钟源。
6.如权利要求2或3所述的电路，其特征在于，还包括电复位电路(105)，所述的电复位电路(105)分别与数字逻辑处理电路(107)的复位端相及降压电路(101)相连，使数字逻辑处理电路(107)上电后保持一段时间复位状态，避免其发出错误指令、执行错误操作。
7.如权利要求2所述的电路，其特征在于，还包括基准电压电路(106)，基准电压电路(106)分别与数字逻辑处理电路(107)的采样端ADC1及及降压电路(101)相连，为数字逻辑处理电路(107)的AD转换提供2.5V高精度参考电压。
8.如权利要求2所述的电路，其特征在于，所述的驱动电路(108)包括电机驱动芯片及外围辅助元件，电机驱动芯片输出状态能在正向模式、反向模式和高阻态之间进行切换，电机驱动芯片的输出状态控制端与数字逻辑处理芯片(107)的I/O控制端相连，电机驱动芯片的输出端与检测电路(109)相连。
9.如权利要求2所述的电路，其特征在于，所述的通断控制电路(102)的组成包括NMOS管(Q1)、PMOS管(Q2)，第一电阻(R1)及第二电阻(R2)，其中：NMOS管(Q1)的漏极与PMOS管(Q2)栅极连接、NMOS管(Q1)的栅极与数字逻辑处理芯(107) 片I/O控制端连接、NMOS管(Q1)的源极与接地端(GND)连接；PMOS管(Q2)的源极与电源模块输出端连接、PMOS管(Q2)的漏极与升压电路(103)的电源输入端连接；第一电阻(R1)跨接于PMOS管(Q2)的栅极和源极之间；第二电阻(R2)跨接于NMOS管(Q1)的栅极和源极之间。
10.如权利要求2所述的可以防止电子雷管起爆器意外起爆电雷管的电路，其特征在于，所述的检测电路(109)包括了第二NMOS管(Q3)、第三NMOS管(Q5)、第二PMOS管(Q4)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第八电阻(R8)、第一半导体放电管(Z1)、第二半导体放电管(Z2)、第三半导体放电管(Z3)、二极管(D1)，其中：
第二NMOS管(Q3)的栅极与第三NMOS管(Q5)的栅极并联，第二NMOS管(Q3)的源极与接地端(GND)连接，第二NMOS管(Q3)的漏极与驱动电路(108)的输出端OUTB相连、第二NMOS管(Q3)的漏极通过第三电阻(R3)与第一半导体放电管(Z1)的阳极相连；第三NMOS管(Q5)的栅极与数字逻辑处理电路(107)的I/O-1控制端相连，第三NMOS管(Q5)的源极与接地端(GND)连接，第三NMOS管(Q5)的漏极与第二PMOS管(Q4)的栅极相连；第二PMOS管(Q4)的源极与降压电路(101)的输出端相连、第二PMOS管(Q4)的漏极通过第五电阻(R5)与二极管(D1)的阳极相连；二极管(D1)的阳极通过第六电阻(R6)与数字逻辑处理电路(107)的采样端ADC9相连、二极管(D1)的阴极与驱动电路(108)的输出端OUTB相连，二极管(D1)的阴极通过第四电阻(R4)与第一半导体放电管(Z1)的阴极相连；第二半导体放电管(Z2)及第三半导体放电管(Z3) 的阴极分别与第一半导体放电管(Z1)的阳极和阴极相连、第二半导体放电管(Z2)及第三半导体放电管(Z3)的阳极均与接地端(GND)连接；第七电阻(R7)连接在第二NMOS管(Q3)及第三NMOS管(Q5)的源极与栅极之间。
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