WO2009130058A1 - Verfahren zur herstellung eines halbleiterbauelements mit in-situ aufgebrachter isolationsschicht - Google Patents

Verfahren zur herstellung eines halbleiterbauelements mit in-situ aufgebrachter isolationsschicht Download PDF

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WO2009130058A1
WO2009130058A1 PCT/EP2009/003350 EP2009003350W WO2009130058A1 WO 2009130058 A1 WO2009130058 A1 WO 2009130058A1 EP 2009003350 W EP2009003350 W EP 2009003350W WO 2009130058 A1 WO2009130058 A1 WO 2009130058A1
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Markus Weyers
Joachim Würfl
Frank Brunner
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Forschungsverbund Berlin E.V.
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    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Definitions

  • the present invention relates to a method for producing a semiconductor component, in which a layer of insulation is applied to the semiconductor structure in situ before lithography steps carried out ex-situ.
  • the term "in-situ” used in this specification means that process steps within a process enclosed in a reactor space are carried out without contact with the atmosphere and under advanced purity conditions, while the term “ex situ” on the contrary means that In the meantime, a precursor has been taken from the above enclosed process and has been exposed to the influence of the atmosphere or other contaminating influences.
  • the lithographic process steps in this specification mean all the process steps necessary to form a device structure on a semiconductor precursor, such as the application of masking layers, exposure and development steps, and etching steps, including the steps of depositing insulator, respectively. Metal structures at the places provided by the masking.
  • the GaN-based field effect transistors are significantly degraded by leakage currents along the surface or in the semiconductor volume in their device parameters.
  • gate leakage currents are very disadvantageous because they no longer allow powerless control of the electrode.
  • gate currents flow in the switched-on state because of the Schottky diode which opens, which reduces the maximum possible control range of the components and thus leads to a compromise with regard to current carrying capacity and efficiency.
  • the leakage currents are directly correlated with failure mechanisms of the GaN transistors and lead back, for example, to a local relaxation of the strain in the AIGaN barrier layer. This relaxation results from piezoelectrically induced deformation of the layers in transistor regions with high static and dynamic electric fields.
  • the barrier layer in GaN MODFETs modulation doped field effect transistor
  • HFETs heterostructure FET
  • HEMTs high electron mobility transistor
  • a foreign substrate eg, sapphire, SiC, Si
  • the leakage current from the gate to the channel is determined by the height of the AIGaN barrier and thus by the Al content.
  • a high AI content leads to a high barrier, but also to high tension.
  • These high stresses lead to high carrier densities in the channel, at the same time they are usually also associated with higher gate leakage currents and, as a consequence, lower breakdown strength and faster degradation.
  • the gate electrode may also be applied to a subsequently applied insulator layer, which is usually amorphous. The insulation is better, the higher the energy band gap of the insulator.
  • Al 2 O 3 as a barrier material, which is applied, for example, by so-called reactive sputtering or atomic layer epitaxy (ALE).
  • ALE atomic layer epitaxy
  • DE 698 23 450 T2 discloses a semiconductor component with MOS structures such as diode, thyristor or FET transistor etc. based on GaN (gallium nitride), on whose substantial main substrate surface an oxide layer of GaGdO in-situ, i. without leaving the surrounding atmosphere, is applied.
  • MOS structures such as diode, thyristor or FET transistor etc. based on GaN (gallium nitride), on whose substantial main substrate surface an oxide layer of GaGdO in-situ, i. without leaving the surrounding atmosphere, is applied.
  • GaN substrate gallium nitride
  • This oxide layer is intended to reduce leakage currents in the forward and reverse direction in MOS structures and is also formed continuously under the metal contacts.
  • a production method for this oxide layer is the molecular beam epitaxy or sputtering methods, which are irrelevant in the production of GaN-based layer structures for device.
  • This process is not compatible with the GaN-based devices commonly used in metal-organic vapor phase epitaxy (MOVPE). In situ deposition of this GaGdO layer (and other oxide layers) on a nitride heterostructure to complete an MOVPE process in the same reactor is thus not possible.
  • MOVPE metal-organic vapor phase epitaxy
  • US 5,550,089 and 5,451,548 disclose the growth of an oxide layer on GaAs substrates.
  • the different chemical properties of AIGaAs and AIGaN and the absence of piezoelectric effects in GaAs-based structures do not readily allow for transfer from one material to another.
  • the technological background to the present invention may also be taken from the following print media: [1] J. Joh and J.A. Alamo: "Mechanisms for Electrical Degradation of GaN High Electron Mobility Transistors", IEDM 2006, San Francisco, Conference Digest, pp. 415-418;
  • the object of the invention is to eliminate or significantly reduce the leakage currents or leakage currents directed in semiconductor components based on GaN between the contact electrodes along the surface of the semiconductor component or to significantly reduce them, in order thereby to control the modulation range of the semiconductor components expand and reduce the energy required to drive the semiconductor devices. Furthermore, it is the object of the invention to minimize the advent of additional mechanical stresses due to the inverse piezoelectric effect.
  • the present invention relates to a semiconductor device unit for forming at least one semiconductor device, such as a field effect transistor (FET), a diode or an optoelectronic semiconductor device based on GaN semiconductors.
  • a semiconductor device unit has a carrier substrate, at least one, but usually a plurality of applied on the carrier substrate functional layers of p- and / or n-type or semi-insulating semiconductor material, each having a crystalline or polycrystalline lattice structure wherein the outer functional layer has a monocrystalline lattice structure.
  • the semiconductor device unit has at least one contact electrode.
  • At least one first additional thin insulating layer which does not have a monocrystalline structure is applied to the outer functional layer in situ at least in areas between the contact electrodes, the object of the invention is achieved.
  • This additional insulating layer has physical properties that allow significantly lower surface currents than they can occur on the surface of the outer functional layer.
  • the at least one first additional thin insulating layer has an amorphous or polycrystalline lattice structure. This ensures that the piezoelectric effects occurring at the randomly positioned individual crystals compensate each other as far as possible so that no additional mechanical stresses arise due to the insulating layer according to the invention. Furthermore, this additional layer according to the invention also passivates the underlying crystalline functional layer by preventing the formation of a free monocrystalline surface.
  • the additional first thin insulating layer of aluminum nitride AIN or aluminum gallium nitride AIGaN is formed.
  • the additional first insulating layer has a layer thickness between 1 nm and 30 nm, more preferably between 2 nm and 10 nm.
  • At least one second additional thin insulating layer is disposed below the first additional thin insulating layer and formed in-situ from silicon nitride SiN.
  • This layer is made amorphous or polycrystalline and thereby ensures that the first additional insulating layer of GaN or AIGaN to be applied thereto is likewise formed as an amorphous or polycrystalline layer and can not become monocrystalline, whereby the additional mechanical stresses in the device Layer structure that could arise in a crystalline layer can be avoided.
  • the additional second insulating layer has a layer thickness between 1 nm and 10 nm, more preferably between 1 nm and 5 nm.
  • the at least one contact electrode is a source electrode, gate electrode and / or a drain electrode of a field-effect transistor.
  • the additional first thin insulating layer is also arranged below the gate electrode.
  • the layer according to the invention can replace the insulation layer provided for this purpose in the prior art.
  • the optionally interposed second additional thin insulating layer of SiN is then also arranged below the gate electrode.
  • the semiconductor device unit according to the invention has a multiplicity of semiconductor components. As a result, larger semiconductor chips and integrated circuits are realized.
  • the semiconductor device is implemented as a field effect transistor according to HFET or MISFET technology.
  • the invention engulg of a method for producing a semiconductor device unit with steps for forming at least one semiconductor device, such as field effect transistor (FET) 1 of a diode or an optoelectronic semiconductor device based on of GaN semiconductors.
  • a semiconductor device such as field effect transistor (FET) 1 of a diode or an optoelectronic semiconductor device based on of GaN semiconductors.
  • FET field effect transistor
  • Such a method has, for example, the provision of a carrier substrate, the growth of a multiplicity, but at least one functional layers of p- and / or n-conducting or semi-insulating semiconductor material applied to the carrier substrate, each having a crystalline or polycrystalline structure in situ in a sealed controlled atmosphere reactor.
  • at least the outer functional layer has a crystalline structure.
  • this first additional layer being formed from AIN or AIGaN solved the object of the invention procedurally.
  • lithographic steps to form a Halbleiterbauelement- and contact structure are performed ex-situ.
  • a step of forming a second insulating layer of an amorphous or polycrystalline silicon nitride SiN across the surface is carried out prior to attaching the first additional thin insulating layer.
  • technological parameters such as pressure / vacuum, temperature and the like are configured such that this first additional thin insulating layer has an unrelated amorphous or polycrystalline layer structure is deposited for crystallographic orientation of the functional layers.
  • the at least one first additional thin insulating layer has an amorphous or polycrystalline structure.
  • the outer functional layer of a single crystal structure may preferably be prepared as a binary (e.g., GaN) or ternary single crystal (e.g., AIGaN).
  • the functional layers preferably form at least one field effect transistor according to HFET or MISFET technology.
  • the first additional thin insulating layer is removed from the area sections provided at least for the one type of contact electrodes to the underlying functional layer with the lithographic steps carried out in situ to form a semiconductor device and contact structure and applied over these open areas, the respective contact electrodes and possibly other structures.
  • the second additional thin insulating layer can optionally also be removed.
  • the contact electrodes can preferably be formed in each case as a source electrode, a drain electrode and a gate electrode of a field-effect transistor.
  • At least one contact electrode provided as a gate electrode can be applied above the first additional thin insulating layer over a predefined area section, so that the additional insulating layer according to the invention uses the gate electrode instead the conventional ex-situ insulation layer isolated from the underlying barrier layer.
  • the proposed in-situ deposited additional layers reduce the mechanical stress effects due to piezo effects by reducing the strains in the AIGaN barrier and allow highly leakage current transistors by efficient isolation of the gate electrode from the underlying semiconductor function layers.
  • the at least one insulating layer according to the invention applied in situ in the same process flow without interruption, or the combination of several such layers, ensures that the crystalline and high-quality barrier layer produced under pure conditions at the same time obtains a protective cover layer without contact with the oxygen of the atmosphere, before the thus prepared semiconductor precursor is subjected to further ex-situ lithographic process steps.
  • the area sections exposed by the lithographic process steps for the contact electrodes have a small contact area and may only be exposed to the influence of the atmosphere for a very short time before, for example, metallic contact electrodes are applied in these area sections.
  • Figure 1 shows a schematic cross section through an HFET structure with coating according to the invention
  • Figure 2 shows a schematic cross section through a MISFET structure with inventive coating.
  • FIG. 1 shows a schematic cross section through a preferred embodiment of an HFET structure (heterostructure FET) with a coating according to the invention.
  • the semiconductor structure is formed on a carrier substrate 7, on which first a so-called nucleation layer 6 has been applied as an amorphous or polycrystalline semiconductor layer.
  • This nucleation layer serves as a preparatory layer that provides crystals as nucleators in individual regions.
  • nucleating agents are required in order to be able to produce a higher-quality crystalline semiconductor structure in the subsequent step or steps, which here forms, for example, the semi-insulating (Al) GaN buffer 5.
  • the layer of the semi-insulating (Al) GaN buffer 5 On the layer of the semi-insulating (Al) GaN buffer 5, another high-quality monocrystalline barrier layer 3 is grown in-situ, which in the present example is formed from AIGaN.
  • the actual conductive GaN channel 4 is formed in the present only by way of example HFET structure in the interface between the layer of the semi-insulating (Al) GaN buffer 5 and the barrier layer 3 and the gate electrode 9 is in direct contact with the barrier layer 3 and separated therefrom by the conductive channel 4.
  • the functional layers 3, 4, 5, 6 produced in situ in accordance with the state of the art are then followed by the application according to the invention of at least the first additional thin insulating layer 1 made of an amorphous or polycrystalline aluminum gallium nitride AIGaN or aluminum nitride AIN exists and is grown in-situ (without process interruption).
  • this first additional thin insulating layer 1 In order to be able to deposit this first additional thin insulating layer 1 according to the invention amorphous or polycrystalline, it is advantageous (but not absolutely necessary) to take additional measures because the crystalline surface of the outer functional layer 3 would promote the formation of an ordered crystalline layer due to its crystalline structure ,
  • Such an advantageous measure is according to an embodiment of the invention by the previously asked applying a second additional thin insulating layer 2 of, for example, SiN, which promotes the inventively required amorphous or polycrystalline formation of the layer 1.
  • the second additional thin insulating layer 2 of SiN itself does not have a sufficiently high barrier, i. Band gap between the energy bands, but is known that it can be easily deposited polycrystalline on the underlying crystalline semiconductor structure of GaN.
  • the intermediate second additional thin insulating layer 2 may be dispense with the formation of the intermediate second additional thin insulating layer 2 and instead to create conditions by suitably setting the process parameters such as temperature, pressure / negative pressure and the like, under which the first additional additional layer according to the invention thin insulating layer 1 is not directionally monocrystalline, but amorphous or polycrystalline deposited.
  • the in-situ manufacturing process with a semiconductor precursor according to the invention.
  • the semiconductor precursor is then removed from the in-situ environment and subjected ex-situ to other known prior art lithographic fabrication steps that effect the formation of the semiconductor and contact electrode structures with the contact electrodes 8, 9, 10 ,
  • FIG. 2 shows a schematic cross-section through a MISFET structure (also known as IGFET, isolated gate field-effect transistor) with a coating according to the invention.
  • MISFET also known as IGFET, isolated gate field-effect transistor
  • a nucleation layer 6 is formed, on which a layer 5 forming the semi-insulating (Al) GaN buffer is applied.
  • a barrier layer 3 as in FIG. 1, but rather the conductive GaN channel 4 is formed in the region near the surface.
  • the layer 5 forming the semi-insulating AIGaN or GaN buffer is a high-quality monocrystalline semiconductor layer.
  • the present MISFET technology would now have to be followed by an insulating, barrier-forming layer, which has the task of insulating the gate electrode 9 against the conductive channel 4 and against the substrate 7.
  • this known layer insulating the gate electrode 9 is replaced by the first additional thin insulating layer 1 according to the invention and optionally a second additional thin insulating layer 2.
  • the previously described under Figure 1 applies in full.
  • first additional thin insulating layer 1 according to the invention and optionally the second additional thin insulating layer 2 alone forms the barrier between the gate electrode and the channel 4 and points to the monocrystalline barrier made of AIGaN, how it distinguishes the HFET is waived.
  • first additional thin insulating layer 1 according to the invention and optionally the second additional thin insulating layer 2 alone forms the barrier between the gate electrode and the channel 4 and points to the monocrystalline barrier made of AIGaN, how it distinguishes the HFET is waived.
  • the foregoing embodiments of the present invention are merely exemplary in nature and are not to be construed as limiting the present invention. The present invention can easily be applied to other applications.
  • the description of the embodiment is provided for illustration and not to limit the scope of the claims. Many alternatives, modifications and variations will be apparent to one of ordinary skill in the art without departing from the scope of the present invention as defined in the following claims.

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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterbauelement-Einheit mit Schritten zum Ausbilden wenigstens eines Halbleiterbauelementes, eines solchen wie Feldeffekt-Transistors (FET), einer Diode oder eines optoelektronischen Halbleiterbauelementes, auf Basis von GaN-Halbleitem, aufweisend das Bereitstellen eines Träger-Substrates, das Aufwachsen mindestens einer, in der Regel jedoch einer Vielzahl von auf dem Träger-Substrat aufgebrachten Funktionsschichten aus p- und/oder n-leitendem oder semiisolierendem Halbleitermaterial, in-situ unter kontrollierter Atmosphäre, wobei wenigstens die äußere Funktionsschichten (3, 4) einkristalline Struktur aufweisen, und mit anschließend ex-situ ausgeführten lithografischen Schritten zum Ausbilden einer Halbleiterelement- und Kontaktstruktur. Es ist vorgesehen, dass auf die in vorherigen Schritten fertiggestellten Funktionsschichten in-situ unter kontrollierter Atmosphäre wenigstens eine erste dünne isolierende Schicht (1) flächendeckend aufgebracht wird. Die erste isolierende Schicht kann aus AIN oder AIGaN ausgebildet werden.

Description

Verfahren zur Herstellung eines Halbleiterbauelements mit in-situ aufgebrachter Isolationsschicht
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, bei dem vor ex-situ vorgenommenen Lithografieschritten in-situ eine Isolationsschicht auf die Halbleiterstruktur aufgebracht wird.
Es ist bekannt, dass die herkömmliche siliziumbasierende Halbleitertechnologie bereits bis an ihre technischen Grenzen heran entwickelt worden ist, sodass weitere Verbesserungspotenziale in Bezug auf beispielsweise Schaltgeschwindigkeit , Ausgangsleistung und Wirkungsgrad inzwischen ausgeschöpft sind und deswegen in der Entwicklungsrichtung mit anderen Halbleitern gesehen werden. Eine dieser Entwicklungsrichtungen basiert neben den Siliziumcarbiden auf dem Verbindungs-Halbleiter Gallium-Nitrid (GaN).
Die in dieser Spezifikation verwendeten Kurzbezeichnungen chemischer Verbindungen wie beispielsweise AIGaN (AlxGai.χN) und SiN (SixNy) sind derart zu verstehen, dass ihre jeweilige chemische Zusammensetzung immer den gesamten realisierbaren Zusammensetzungs- bereich umfasst, wenn sie nicht genauer angegeben ist. Dies ist auch dann zutreffend, wenn an einigen Stellen in der Spezifikation die Wertigkeit dennoch als Indexzahl oder als Platzhalter angegeben ist.
Ferner bedeutet der in dieser Spezifikation verwendete Begriff „in-situ", dass Verfahrens- schritte innerhalb eines in einem Reaktorraum eingeschlossenen Prozesses ohne Kontakt mit der Atmosphäre und unter fortgeschrittenen Reinheitsbedingungen ausgeführt werden, während der Begriff „ex-situ" im Gegenteil bedeutet, dass ein Vorprodukt zwischenzeitlich aus dem obigen eingeschlossenen Prozess entnommen und dem Einfluss der Atmosphäre bzw. anderen verunreinigenden Einflüssen ausgesetzt worden ist. Mit den lithografischen Verfahrensschritten sind in dieser Spezifikation alle Verfahrensschritte gemeint, die zum Ausbilden einer Bauelementestruktur auf einem Halbleiter-Vorprodukt nötig sind, wie das Aufbringen von Maskierungsschichten, Belichtung- und Entwicklungsschritte, sowie Ätzschritte, einschließlich der Schritte zur Abscheidung von Isolator-, bzw. Metallstrukturen an den durch die Maskierung vorgesehenen Stellen. Die GaN-basierten Feldeffekt-Transistoren werden durch Leckströme entlang der Oberfläche oder in das Halbleitervolumen deutlich in ihren Bauelementparametern verschlechtert. Insbesondere sind Gate-Leckströme sehr nachteilig, da sie keine leistungslose Steuerung der Elektrode mehr ermöglichen. Bei selbstsperrenden GaN-Transistoren mit metallischen Gate- Elektroden fließen im eingeschalteten Zustand aufgrund der sich aufsteuernden Schottky- Diode Gate-Ströme, die den maximal möglichen Aussteuerbereich der Bauelemente reduzieren und damit zu einem Kompromiss hinsichtlich der Stromtragfähigkeit und Effizienz führen. Die Leckströme sind unmittelbar mit Ausfallmechanismen der GaN-Transistoren korreliert und beispielsweise auf eine lokale Relaxation der Verspannung in der AIGaN- Barrierenschicht zurückzu-führen. Diese Relaxation rührt von piezoelektrisch induzierter Verformung der Schichten in Transistorbereichen mit hohen statischen und dynamischen elektrischen Feldern. Die Barrierenschicht in GaN MODFETs (modulation doped field effect tran- sistor) oder HFETs (heterostructure FET) oder HEMTs (high electron mobility transistor) besteht üblicherweise aus epitaktisch gewachsenem, einkristallinem AlxGa1-xN mit AI-Gehalt x üblicherweise zwischen x=0,1 und x=0,3 von 1 ,0. Abhängig von Aluminium-Gehalt und Schichtdicke können solche Schichten aufgrund der Gitterfehlanpassung bereits während des Abscheidungsprozesses reißen. Die Schichtstrukturen werden üblicherweise auf einem Fremdsubstrat (beispielsweise Saphir, SiC, Si) so aufgewachsen, dass die Wachstumsrichtung die polare c-Richtung ist. In Bauelementen mit angelegten elektrischen Feldern wird folglich über den piezoelektrischen Effekt in diesem polaren Materialsystem Verspannung induziert, die im Betrieb ebenfalls zu Rissen in den einkristallinen Schichten und damit zum Ausfall der Bauelemente führen kann. Der Leckstrom vom Gate zum Kanal wird über die Höhe der AIGaN-Barriere und damit über den AI-Gehalt mitbestimmt. Ein hoher AI-Gehalt führt zu einer hohen Barriere, aber auch zu hohen Verspannungen. Diese hohen Verspan- nungen führen zwar zu hohen Ladungsträgerdichten im Kanal, gleichzeitig sind sie aber auch üblicherweise verbunden mit höheren Gate-Leckströmen und in Folge geringerer Durchbruchfestigkeit und schnellerer Degradation. Die Gate-Elektrode kann auch auf eine nachträglich aufgebrachte Isolatorschicht, die üblicherweise amorph ist, aufgebracht sein. Dabei ist die Isolation umso besser, je höher die Energie-Bandlücke des Isolators ist. Gute Ergebnisse werden z.B. mit AI2O3 als Barrierenmaterial erzielt, welches z.B. durch sogenanntes reaktives Sputtern oder Atomic Layer Epitaxie (ALE) aufgebracht wird. Bei oder vor der Herstellung solcher Schichten kommt die Oberfläche der GaN-Schichtstruktur mit Luft (insbesondere Feuchte und Sauerstoff) und ggf. auch mit anderen Chemikalien in Berührung, welche die Oberfläche verändern können und damit zu Leckströmen entlang der Oberfläche führen können. Dieser Effekt kann durch eine in-situ aufgebrachte SiN-Schicht vermindert werden, welche selbst jedoch keine ausreichende Barrierenhöhe aufweist.
DE 698 23 450 T2 offenbart ein Halbleiterbauelement mit MOS-Strukturen wie Diode, Thy- ristor oder FET-Transistor etc. auf Basis von GaN (Gallium-Nitrid), auf dessen wesentlicher Hauptsubstratfläche eine Oxidschicht aus GaGdO in-situ, d.h. ohne Verlassen der umgebenden Atmosphäre, aufgebracht ist. Bei dem vorgeschlagenen Verfahren geht es darum, die angegebene Oxidschicht auf GaN-Substrat aufbringen zu können, wobei hierzu das GaN-Substrat einkristallin ausgebildet ist. Diese Oxidschicht soll in MOS-Strukturen Leck- ströme in Durchlass- und in Sperrrichtung verringern und sie ist auch unter den Metallkontakten durchgehend ausgebildet. Ein Herstellungsverfahren für diese Oxidschicht ist die Molekularstrahlepitaxie oder auch Sputterverfahren, die in der Herstellung von GaN-basierenden Schichtstrukturen für Bauelement keine Rolle spielen. Dieser Prozess ist nicht kompatibel mit dem für GaN-basierende Bauelemente allgemein eingesetztem Verfahren der metallorgani- sehen Gasphasenepitaxie (MOVPE). Eine in-situ-Abscheidung dieser GaGdO-Schicht (und auch anderer oxidischer Schichten) auf einer Nitrid-Heterostruktur zum Abschluss eines MOVPE-Prozesses im gleichen Reaktor ist damit nicht möglich.
Die US 5.550.089 und 5.451.548 offenbaren das Aufwachsen einer Oxidschicht auf GaAs- Substraten. Die unterschiedlichen chemischen Eigenschaften von AIGaAs und AIGaN und die in GaAs-basierten Strukturen nicht vorhandenen piezoelektrischen Effekte lassen jedoch eine Übertragung von einem Material auf das andere nicht ohne weiteres zu.
Der technologische Hintergrund zur vorliegenden Erfindung kann außerdem folgenden Druckmedien entnommen werden: [1] J. Joh and J. A. del Alamo: "Mechanisms for Electrical Degradation of GaN HighElectron Mobility Transistors", IEDM 2006, San Francisco, Conference Digest, pp. 415-418;
[2] Narihiko Maeda, Takashi Makimura, Takashi Maruyama, Chengxin Wang, Masanobu Hiroki, Haruki Yokoyama, Toshiki Makimoto, Takashi Kobayashi, Takatomo Enoki: „RF and DC characteristics in AI2O3ZSi3N4 insulated-gate AIGaN/GaN heterostrueture field-effect tran- sistors with regrown ohmic strueture", phys. stat. solidi (a) 203 (2006) 1861-1865. [3] J. Derluyn, S. Boeykens, K. Cheng, R. Vandersmissen, J. Das, W. Ruythooren, S. De- groote, M. R. Leys, M. Germain, and G. Borghs: „Improvement of AIGaN/GaN high electron mobility transistor structures by in-situ deposition of a Si3N4 layer ", J. Appl. Phys. 98 (2005) 54501
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Der Erfindung liegt die Aufgabe zugrunde, die bei Halbleiterbauelementen auf GaN-Basis zwischen den Kontaktelektroden entlang der Oberfläche des Halbleiterbauelementes vor- kommenden Leckströme, bzw. Kriechströme oder in das Halbleitervolumen gerichtete Fehlströme zu eliminieren bzw. deutlich zu reduzieren, um dadurch den Aussteuerungsbereich der Halbleiterbauelemente auszuweiten und den Energiebedarf zur Ansteuerung der Halbleiterbauelemente zu senken. Ferner ist es die Aufgabe der Erfindung, das Aufkommen zusätzlicher mechanischer Spannungen infolge des inversen Piezo-Effektes zu minimieren.
Die vorliegende Erfindung geht aus von einer Halbleiterbauelement-Einheit zur Ausbildung wenigstens eines Halbleiterbauelementes, wie beispielsweise eines Feldeffekt-Transistors (FET), einer Diode oder eines optoelektronischen Halbleiterbauelementes auf Basis von GaN-Halbleitern. Eine solche Halbleiterbauelement-Einheit weist ein Träger-Substrat, min- destens eine, in der Regel jedoch eine Vielzahl auf dem Träger-Substrat aufgebrachte Funktionsschichten aus p- und/oder n-leitendem oder semiisolierendem Halbleitermaterial, die jeweils eine kristalline oder polykristalline Gitterstruktur aufweisen, wobei die äußere Funktionsschicht eine einkristalline Gitterstruktur aufweist, auf. Weiterhin weist die Halbleiterbauelement-Einheit wenigstens eine Kontaktelektrode auf. Dadurch, dass auf die äußere Funkti- onsschicht wenigstens eine erste zusätzliche dünne isolierende Schicht, die keine einkristalline Struktur aufweist, wenigstens in Flächenbereichen zwischen den Kontaktelektroden in- situ aufgebracht ist, ist die Aufgabe der Erfindung gelöst. Diese zusätzliche isolierende Schicht weist physikalische Eigenschaften auf, die deutlich geringere Oberflächenströme zulassen als sie auf der Oberfläche der äußeren Funktionsschicht auftreten können.
Weitere bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den übrigen, in den Unteransprüchen genannten Merkmalen. Gemäß einer bevorzugten Ausgestaltung der vorliegenden Erfindung weist die wenigstens eine erste zusätzliche dünne isolierende Schicht eine amorphe oder polykristalline Gitterstruktur auf. Hierdurch ist gewährleistet, dass die an den ungeordnet positionierten Einzelkristallen vorkommenden Piezo-Effekte sich gegenseitig weitestgehend kompensieren, so dass keine zusätzlichen mechanischen Spannungen durch die erfindungsgemäße isolierende Schicht aufkommen. Ferner passiviert diese erfindungsgemäße zusätzliche Schicht auch die darunter liegende kristalline Funktionsschicht indem sie die Ausbildung einer freien einkristallinen Oberfläche verhindert. An einer solchen freien Oberfläche können sich bedingt durch die dort geänderte Bandstruktur und insbesondere die Anlagerung von Fremdatomen aus der Umgebung (z.B. teilweise Oxidation durch Sauerstoff), insbesondere während der Bauelementherstellung, Störstellenzustände ausbilden, die zu einer Oberflächenleitfähigkeit und damit zu Leckströmen führen.
Ferner ist in einer besonders bevorzugten Ausgestaltung der Erfindung die zusätzliche erste dünne isolierende Schicht aus Aluminiumnitrid AIN oder Aluminium-Gallium-Nitrid AIGaN ausgebildet. Die zusätzliche erste isolierende Schicht weist in einer weiteren bevorzugten Ausgestaltung der vorliegenden Erfindung eine Schichtdicke zwischen 1 nm und 30 nm, bevorzugter zwischen 2 nm und 10 nm, auf.
Vorzugsweise ist wenigstens eine zweite zusätzliche dünne isolierende Schicht unterhalb der ersten zusätzlichen dünnen isolierenden Schicht angeordnet und in-situ aus Silizium-Nitrid SiN ausgebildet. Diese Schicht ist amorph oder polykristallin ausgeführt und gewährleistet dadurch, dass die auf sie aufzubringende erste zusätzliche isolierende Schicht aus GaN oder AIGaN ebenso als eine amorphe oder polykristalline Schicht ausgebildet wird und nicht ein- kristallin werden kann, wodurch die zusätzlichen mechanischen Verspannungen in der Bauelement-Schichtstruktur, die bei einer kristallinen Schicht aufkommen könnten, vermieden werden.
Die zusätzliche zweite isolierende Schicht weist gemäß einer bevorzugten weiteren Ausges- taltung der vorliegenden Erfindung eine Schichtdicke zwischen 1 nm und 10 nm, bevorzugter zwischen 1 nm und 5 nm, auf. Gemäß einer bevorzugten Ausgestaltung vorliegender Erfindung ist die wenigstens eine Kontaktelektrode eine Source-Elektrode, Gate-Elektrode und/oder eine Drain-Elektrode eines Feldeffekttransistors.
Vorzugsweise ist bei der erfindungsgemäßen Anwendung im Falle einer HFET-Struktur (he- terostructure FET) die zusätzliche erste dünne isolierende Schicht auch unterhalb der Gate- Elektrode angeordnet. Die erfindungsgemäße Schicht kann in diesem Fall die dafür im Stand der Technik vorgesehene Isolationsschicht ersetzen. In diesem Fall ist dann auch die gegebenenfalls zwischengelagerte zweite zusätzliche dünne isolierende Schicht aus SiN auch unterhalb der Gate-Elektrode angeordnet.
In einer besonders bevorzugten Ausgestaltung der vorliegenden Erfindung weist die erfindungsgemäße Halbleiterbauelement-Einheit eine Vielzahl von Halbleiterbauelementen- auf. Hierdurch werden größere Halbleiter-Chips und integrierte Schaltungen verwirklicht.
Vorzugsweise ist das Halbleiterbauelement als ein Feldeffekttransistor nach HFET- oder MISFET-Technologie ausgeführt.
Nach noch einem besonders vorteilhaften Aspekt der vorliegenden Erfindung geht die Erfin- düng von einem Verfahren zur Herstellung einer Halbleiterbauelement-Einheit mit Schritten zur Ausbildung wenigstens eines Halbleiterbauelementes, eines solchen wie Feldeffekt- Transistor (FET)1 einer Diode oder eines optoelektronischen Halbleiterbauelementes, auf Basis von GaN-Halbleitern aus. Ein solches Verfahren weist beispielsweise auf: das Bereitstellen eines Träger-Substrates, das Aufwachsen einer Vielzahl, mindestens jedoch einer auf dem Träger-Substrat aufgebrachten Funktionsschichten aus p- und/oder n-leitendem oder semiisolierendem Halbleitermaterial, die jeweils eine kristalline oder polykristalline Struktur aufweisen in-situ in einem abgeschlossenen Reaktor mit kontrollierter Atmosphäre. Hierbei weist wenigstens die äußere Funktionsschicht eine kristalline Struktur auf. Dadurch, dass auf die in vorherigen Schritten fertiggestellten Funktionsschichten in-situ unter kontrollierter (ins- besondere frei von Sauerstoff und Feuchte) Atmosphäre wenigstens eine erste zusätzliche dünne isolierende Schicht flächendeckend aufgebracht wird, wobei diese erste zusätzliche Schicht aus AIN oder AIGaN ausgebildet wird, ist die Aufgabe der Erfindung verfahrenstechnisch gelöst. Anschließend werden lithografische Schritte zur Ausbildung einer Halbleiterbauelement- und Kontaktstruktur ex-situ ausgeführt. Vorzugsweise wird in einer bevorzugten Ausgestaltung der vorliegenden Erfindung vor dem Anbringen der ersten zusätzlichen dünnen isolierenden Schicht ein Schritt zur flächendeckenden Ausbildung einer zweiten isolierenden Schicht aus einem amorphen oder polykristallinen Silizium-Nitrid SiN ausgeführt.
Gemäß einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens werden vor dem Aufbringen der ersten zusätzlichen dünnen isolierenden Schicht auf die Funktionsschichten technologische Parameter wie Druck/Unterdruck, Temperatur und dergleichen so konfiguriert, dass diese erste zusätzliche dünne isolierende Schicht als eine amorphe oder polykri- stalline Schichtstruktur ohne Beziehung zur kristallographischen Orientierung der Funktionsschichten abgeschieden wird.
In einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens weist die wenigstens eine erste zusätzliche dünne isolierende Schicht eine amorphe oder polykristalline Struktur auf.
Die äußere Funktionsschicht von einer einkristallinen Struktur kann bevorzugt als binärer (z.B. GaN) oder ternärer Einkristall (z.B. AIGaN) hergestellt werden.
Vorzugsweise bilden die Funktionsschichten wenigstens einen Feldeffekttransistor nach HFET- oder MISFET-Technologie aus.
Gemäß einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens wird mit den ex- situ ausgeführten lithografischen Schritten zum Ausbilden einer Halbleiterbauelement- und Kontaktstruktur die erste zusätzliche dünne isolierende Schicht an den wenigstens für die eine Art von Kontaktelektroden vorgesehenen Bereichsabschnitten bis zur darunter liegenden Funktionsschicht entfernt und anschließend werden in und über diesen geöffneten Bereichen die jeweiligen Kontaktelektroden und evtl. weitere Strukturen aufgebracht. Soweit vorhanden kann auch optional die zweite zusätzliche dünne isolierende Schicht entfernt wer- den. Abhängig vom darauffolgenden Prozess kann es aber auch vorteilhaft sein, diese zu belassen und nicht zu entfernen. Mit dem erfindungsgemäßen Verfahren können vorzugsweise die Kontaktelektroden als jeweils eine Source-Elektrode, eine Drain-Elektrode und eine Gate-Elektrode eines Feldeffekttransistors ausgebildet werden.
Beim Herstellen beispielsweise einer HFET-Struktur kann in einer bevorzugten Ausgestaltung der vorliegenden Erfindung wenigstens eine als Gate-Elektrode vorgesehene Kontaktelektrode oberhalb der ersten zusätzlichen dünnen isolierenden Schicht über einem dafür vordefinierten Bereichsabschnitt aufgebracht werden, sodass die zusätzliche, erfindungsgemäße isolierende Schicht die Gate-Elektrode anstelle der herkömmlichen ex-situ aufgebrach- ten Isolationsschicht von der darunter liegenden Barriere-Schicht isoliert.
Durch die erfindungsgemäße Schichtstruktur mit in-situ aufgebrachter zusätzlicher isolierender Schicht oder Deckschicht aus amorphem oder polykristallinem AIN oder Al- GaN, gegebenenfalls mit einer dünnen Zwischenschicht aus SiN, wird eine hohe Barrie- re erzeugt, wobei die Barrierenhöhe von der Ladungsträgerdichte im Kanal teilweise entkoppelt ist. Durch den ungerichteten Charakter der Barriere können piezoelektrisch induzierte Verformungen nicht mehr im gleichen Maße wie bei orientierten einkristallinen Barriereschichten auftreten. Da die kristalline Halbleiteroberfläche insbesondere zwischen dem Gate-Kontakt und den ohmschen Kontakten durch die in-situ aufge- brachte erfindungsgemäße Deckschicht mit erheblich größerer Bandlücke abgedeckt wird, werden vertikale, durch die Gate-Struktur fließende Leckströme praktisch unterbunden sowie Oberflächenleckströme stark reduziert. Aufgrund der mechanisch span- nungsreduzierenden Wirkung des Schichtsystems kann bei konstantem Aluminium- Gehalt die Relaxationsschwelle der AIGaN Barriere erhöht und damit ein zuverlässige- res Bauelement erreicht werden.
Die vorgeschlagenen, in-situ abgeschiedenen Zusatzschichten verringern die auf Piezo- Effekte zurückzuführenden mechanischen Verspannungseffekte durch eine Reduktion der Verspannungen in der AIGaN-Barriere und ermöglichen durch effiziente Isolation der Gate- Elektrode von den darunterliegenden Halbleiterfunktionsschichten höchst leckstromarme Transistoren. Die ohne Unterbrechung im gleichen Prozessablauf in-situ aufgebrachte erfindungsgemäße mindestens eine isolierende Schicht, bzw. die Kombination mehrerer solcher Schichten stellen sicher, dass die kristallin und qualitativ hochwertig, unter Reinstbedingungen hergestellte Barriereschicht ohne Kontakt mit dem Sauerstoff der Atmosphäre zugleich eine schützende Deckschicht erhält, bevor das so hergestellte Halbleiter-Vorprodukt weiteren ex-situ auszuführenden lithografischen Verfahrensschritten unterworfen wird. Die durch die lithografischen Verfahrensschritte für die Kontaktelektroden freigelegten Bereichsabschnitte haben eine kleine Kontaktfläche und sind gegebenenfalls nur sehr kurz dem Einfluss der Atmosphäre ausgesetzt, bevor in diesen Bereichsabschnitte beispielsweise metallische Kontaktelektro- den aufgebracht werden.
Die Erfindung wird nachfolgend in Ausführungsbeispielen anhand der zugehörigen Zeichnungen erläutert. Es zeigen:
Figur 1 einen schematischen Querschnitt durch eine HFET-Struktur mit erfindungsgemäßer Beschichtung, und
Figur 2 einen schematischen Querschnitt durch eine MISFET-Struktur mit erfindungsgemäßer Beschichtung.
Figur 1 zeigt einen schematischen Querschnitt durch eine bevorzugte Ausgestaltung einer HFET-Struktur (heterostructure FET) mit einer erfindungsgemäßen Beschichtung.
In dieser Beispielausführung ist die Halbleiterstruktur auf einem Träger-Substrat 7 ausgebil- det, auf welchem zunächst eine sogenannte Nukleationsschicht 6 als eine amorphe bzw. polykristalline Halbleiterschicht aufgebracht worden ist. Diese Nukleationsschicht dient als eine vorbereitende Schicht, die in einzelnen Bereichen Kristalle als Keimbildner bereitstellt.
Diese Keimbildner werden benötigt, um in dem darauf folgenden Schritt oder Schritten eine hochwertigere kristalline Halbleiterstruktur erzeugen zu können, die hierbei beispielsweise den semi-isolierenden (AI)GaN-Puffer 5 ausbildet.
Auf der Schicht des semi-isolierenden (AI)GaN-Puffers 5 ist eine weitere hochwertige einkristalline Barriereschicht 3 in-situ aufgewachsen, die in dem vorliegenden Beispiel aus AIGaN gebildet ist. Der eigentliche leitfähige GaN-Kanal 4 ist bei der hier nur beispielhaft vorliegenden HFET- Struktur in der Grenzfläche zwischen der Schicht des semi-isolierenden (AI)GaN-Puffers 5 und der Barriereschicht 3 ausgebildet und die Gate-Elektrode 9 ist in direktem Kontakt mit der Barriereschicht 3 und durch sie von dem leitfähigen Kanal 4 getrennt.
Auf die so in-situ nach dem Stand der Technik hergestellten Funktionsschichten 3, 4, 5, 6 folgt nun das erfindungsgemäße Aufbringen wenigstens der ersten zusätzlichen dünnen isolierenden Schicht 1 , die aus einem amorphen oder polykristallinen Aluminium-Gallium-Nitrid AIGaN oder Aluminium-Nitrid AIN besteht und in-situ (ohne Prozessunterbrechung) aufge- wachsen wird.
Um diese erste zusätzliche dünne isolierende Schicht 1 erfindungsgemäß amorph oder polykristallin abscheiden zu können, ist es vorteilhaft (aber nicht zwingend nötig) zusätzliche Maßnahmen zu treffen, weil die kristalline Oberfläche der äußeren Funktionsschicht 3 durch ihre kristalline Struktur das Entstehen einer geordneten kristallinen Schicht befördern würde.
Eine solche vorteilhafte Maßnahme ist nach einer Ausgestaltung der Erfindung durch das davor gestellte Aufbringen einer zweiten zusätzlichen dünnen isolierenden Schicht 2 aus beispielsweise SiN, die die erfindungsgemäß geforderte amorphe oder polykristalline Ausbildung der Schicht 1 befördert. Die zweite zusätzliche dünne isolierende Schicht 2 aus SiN weist selbst keine ausreichend hohe Barriere, d.h. Bandlücke zwischen den Energiebändern auf, ist aber bekannt dafür, dass sie problemlos polykristallin auf die darunter liegende kristalline Halbleiterstruktur aus GaN abgeschieden werden kann.
Als eine Alternative zu dieser Maßnahme kann auf das Ausbilden der zwischenliegenden zweiten zusätzlichen dünnen isolierenden Schicht 2 verzichtet sein und statt dessen durch ein geeignetes Einstellen der Prozessparameter wie Temperatur, Druck/Unterdruck und dergleichen, Bedingungen geschaffen werden, unter welchen die erfindungsgemäße erste zu- sätzliche dünne isolierende Schicht 1 nicht gerichtet einkristallin, sondern amorph bzw. polykristallin abgeschieden wird.
Mit dem im Wesentlichen flächendeckenden Aufbringen der ersten zusätzlichen dünnen isolierenden Schicht 1 und gegebenenfalls der zweiten zusätzlichen dünnen isolierenden Schicht 2 ist zunächst der in-situ ausgeführte Herstellungsprozess mit einem erfindungsgemäßen Halbleiter-Vorprodukt abgeschlossen. Das Halbleiter-Vorprodukt wird dann aus der in-situ Umgebung entnommen und ex-situ weiteren bekannten, lithografischen Herstellungsschritten nach dem Stand der Technik unterworfen, die das Ausbilden der Halbleiter- und Kontaktelektroden-Strukturen mit den Kontakt-Elektroden 8, 9, 10 bewirken.
Figur 2 zeigt einen schematischen Querschnitt durch eine MISFET-Struktur (auch IGFET engl, isolated gate field-effect transistor) mit erfindungsgemäßer Beschichtung.
Es ist eine der in Figur 1 gezeigten ähnliche Halbleiterstruktur erkennbar. Auf einem Träger- Substrat 7 ist beispielsweise eine Nukleationsschicht 6 ausgebildet, auf der eine den semiisolierenden (AI)GaN-Puffer bildende Schicht 5 aufgebracht ist. Darauf folgt jedoch keine Barriereschicht 3 wie in Figur 1 , sondern der leitfähige GaN-Kanal 4 ist in dem oberflächennahen Bereich ausgebildet. Die den semi-isolierenden AIGaN- oder GaN-Puffer bildende Schicht 5 ist eine hochwertig erstellte, einkristallin ausgebildete Halbleiterschicht.
Nach dem Stand der Technik müsste für die vorliegende MISFET-Technologie nun eine isolierende, die Barriere bildende Schicht folgen, welche die Aufgabe hat, die Gate-Elektrode 9 gegen den leitenden Kanal 4 und gegen das Substrat 7 zu isolieren. Diese bekannte, die Gate-Elektrode 9 isolierende Schicht ist jedoch erfindungsgemäß durch die erfindungsgemäße erste zusätzliche dünne isolierende Schicht 1 und gegebenenfalls eine zweite zusätzliche dünne isolierende Schicht 2 ersetzt. Für diese beiden erfindungsgemäßen zusätzlichen dünnen isolierenden Schichten 1 und 2 gilt das vorher unter Figur 1 Beschriebene in vollem Umfang.
Ebenso gilt das vorher unter Figur 1 Beschriebene in Bezug auf das nach diesen Herstellschritten fertig gestellte Halbleiter-Vorprodukt und die anschließend zum Fertigstellen der Halbleiterbauelemente benötigten lithografischen Verfahrensschritte, weshalb auf eine erneute wiederholende Beschreibung dieser gleichen Beschreibungsabschnitte verzichtet wird.
Der einzige Unterschied zu der Ausgestaltung in Figur 1 ist der, dass die erfindungsgemäße erste zusätzliche dünne isolierende Schicht 1 und gegebenenfalls zweite zusätzliche dünne isolierende Schicht 2 allein die Barriere zwischen der Gate-Elektrode und dem Kanal 4 bildet und auf die einkristalline Barriere aus AIGaN, wie sie den HFET auszeichnet, verzichtet wird. Die vorangehenden Ausführungen der vorliegenden Erfindung sind lediglich beispielhaft und nicht als die vorliegende Erfindung einschränkend auszulegen. Die vorliegende Erfindungslehre kann leicht auf andere Anwendungen übertragen werden. Die Beschreibung des Ausführungsbeispiels ist zur Veranschaulichung vorgesehen und nicht, um den Schutzbereich der Patentansprüche einzuschränken. Viele Alternativen, Modifikationen und Varianten sind für einen durchschnittlichen Fachmann offensichtlich, ohne dass er hierfür den Schutzumfang der vorliegenden Erfindung verlassen müsste, der in den nachfolgenden Ansprüchen definiert ist.
Bezugszeichenliste
1 erste zusätzliche dünne isolierende amorphe oder polykristalline Schicht
2 zweite zusätzliche dünne isolierende Schicht
3 einkristalline AIGaN Barriereschicht
4 einkristalliner leitfähiger GaN-Kanal
5 einkrisalliner semi-isolierender (AI)GaN-Puffer 6 Nukleationsschicht
7 Substrat, Träger-Substrat
8 Source-Elektrode, Kontaktelektrode
9 Gate-Elektrode, Kontaktelektrode
10 Drain-Elektrode, Kontaktelektrode 11 Halbleiterbauelement-Einheit, Feldeffekttransistor

Claims

Patentansprüche
1. Verfahren zum Herstellen eines Halbleiterbauelements (11), aufweisend die folgenden Schritte:
Bereitstellen eines Träger-Substrates (7),
In-situ Aufwachsen mindestens einer auf dem Träger-Substrat aufgebrachten Funktionsschicht (3, 4, 5, 6) aus Halbleitermaterial unter kontrollierter Atmosphäre, und anschließende, ex-situ ausgeführte lithografische Schritte zum Ausbilden einer Halbleiterbauelement- und Kontaktstruktur, dadurch gekennzeichnet, dass vor den ex-situ-Schritten, in-situ unter kontrollierter Atmosphäre auf die in den vorherigen Schritten fertiggestellte mindestens eine Funktionsschicht (3, 4, 5, 6) wenigstens eine erste dünne isolierende Schicht (1) flächendeckend aufgebracht wird.
2. Verfahren nach Anspruch 1 , wobei vor dem Anbringen der ersten dünnen isolierenden Schicht (1) ein zusätzlicher Schritt zum flächendeckenden Ausbilden einer zweiten isolierenden Schicht (2) ausgeführt wird.
3 . Verfahren nach Anspruch 1 oder 2, wobei die erste dünne isolierende Schicht (1) in-situ amorph oder polykristallin aufgewachsen wird.
4. Verfahren nach Anspruch 3, wobei die erste dünne isolierende Schicht (1) aus AIGaN oder AIN aufgewachsen wird.
5. Verfahren nach Anspruch 2, wobei die zweite isolierende Schicht (2) aus amorphem oder polykristallinem Silizium-Nitrid ausgebildet wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei auf dem Trägersubstrat (7) eine semi-isolierende Halbleiterpufferschicht (5) aufgebracht wird.
7. Verfahren nach Anspruch 6, wobei die Halbleiterpufferschicht (5) eine AIGaN- Pufferschicht ist. 8 Verfahren nach einem der vorhergehenden Ansprüche 6 oder 7, wobei auf dem Tragersubstrat (7) vor der semi-isoherenden Halbleiterpufferschicht (5) zunächst eine Nukleati- onsschicht (6) als eine amorphe oder polykristalline Halbleiterschicht aufgebracht wird
9 Verfahren nach einem der Ansprüche 6 bis 8, wobei auf der Halbleiterpufferschicht (5) eine einkristalline Barrierenschicht (3) aufgebracht wird
10 Verfahren nach Anspruch 9, wobei zwischen Barrierenschicht (3) und Halbleiterpufferschicht (5) ein leitfahiger Kanal (4) ausgebildet wird
1 1 Verfahren nach Anspruch 6, ein leitfahiger Kanal (4) im Oberflachenbereich des Halblei- terpuffers (5) ausgebildet wird
12 Verfahren nach einem der vorhergehenden Ansprüche, wobei vor dem Aufbringen der ersten dünnen isolierenden Schicht (1) auf die mindestens eine Funktionsschicht (3, 4,
5, 6), technologische Wachstumsparameter so konfiguriert werden, dass die erste dünne isolierende Schicht (1) als eine amorphe oder polykristalline Schichtstruktur abgeschieden wird
13 Verfahren nach Anspruch 12, wobei die Wachstumsparameter Druck, und Temperatur sind
14 Verfahren nach einem der vorhergehenden Ansprüche, wobei die äußere Funktionsschicht (3, 4) von kristalliner Struktur als binarer oder ternarer Einkristall hergestellt wird
15 Verfahren nach einem der vorhergehenden Ansprüche, wobei die Funktionsschichten (3, 4, 5, 6) wenigstens einen Feldeffekttransistor nach HFET- oder MISFET-Technologie ausbilden
16 Verfahren nach einem der vorhergehenden Ansprüche, wobei in den ex-sιtu ausgeführten lithografischen Schritten zum Ausbilden einer Halbleiterbauelement- und Kontaktstruktur die erste dünne isolierende Schicht (1) an den wenigstens für eine Art von Kontaktelektroden vorgesehenen Bereichsabschnitten bis zur darunter hegenden äußeren
ERSATZBLATT (REGEL 26) Funktionsschicht (3, 4) entfernt wird und anschließend in und über diesen Offnungen die jeweiligen Kontaktelektroden (8, 9, 10) aufgebracht werden
Verfahren nach einem der vorhergehenden Ansprüche 1 bis 15, wobei mit den ex-sιtu ausgeführten hthografischen Schritten zum Ausbilden einer Halbleiterbauelement- und
Kontaktstruktur die erste dünne isolierende Schicht (1) und die zweite dünne isolierende Schicht (2) an den wenigstens für eine Art von Kontaktelektroden vorgesehenen Be- reichsabschnitten bis zur darunter liegenden äußeren Funktionsschicht (3, 4) entfernt wird und anschließend in und über diesen Offnungen die jeweiligen Kontaktelektroden (8, 9, 10) aufgebracht werden
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Kontaktelektroden (8, 9, 10) jeweils eine Source-Elektrode (8), eine Drain-Elektrode (10) und eine Gate- Elektrode (9) ausbilden
Verfahren nach Anspruch 18, wobei wenigstens eine als Gate-Elektrode (9) vorgesehene Kontaktelektrode oberhalb der ersten dünnen isolierenden Schicht (1) aufgebracht wird
Verfahren nach Anspruch 19, wobei wenigstens eine als Gate-Elektrode (9) vorgesehene Kontaktelektrode oberhalb der zweiten dünnen isolierenden Schicht (2) aufgebracht ist
Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste isolierende Schicht (1) eine Schichtdicke zwischen 1nm und 30nm aufweist
Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite isolierende Schicht (2) eine Schichtdicke zwischen 1 nm und 10nm oder zwischen 1 nm und 5nm aufweist
ERSATZBLATT (REGEL 26)
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