WO2009129724A1 - 一种确定上行通道的延迟的方法和装置 - Google Patents

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determining
sampling
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苏健
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华为技术有限公司
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W24/00—Supervisory, monitoring or testing arrangements
    • H04W24/08—Testing, supervising or monitoring using real traffic

Definitions

  • Embodiments of the present invention relate to the field of wireless communication technologies, and in particular, to a method and apparatus for determining a delay of an uplink channel. Background technique
  • the base station system of the WCDMA (Broadband Code Division Multiple Access) is mainly composed of a BBU (Base Band Unit) and an RRU (Radio Remote Unit).
  • CPRI Common Public Radio Interface
  • the BBU and the RRU are connected by a CPRI (Common Public Radio Interface).
  • CPRI is a full-duplex high-speed interface that can transmit baseband signals in real time in both directions.
  • the direction from the BBU to the RRU is called the downlink direction; the direction from the RRU to the BBU is called the uplink direction.
  • the IF processing chip is mainly divided into two parts, including an uplink IF channel and a downlink IF channel.
  • the uplink IF channel implements functions such as extraction filtering
  • the downlink IF channel implements interpolation and filtering functions.
  • the IF signal sampled by the ADC is sent to the DDC (Digital Down Converter) module for digital down conversion.
  • DDC Digital Down Converter
  • a set of sampling filters including CIC (Cascaded Integrator Comb) sampling filter, half-band sampling filter, matched filter, and the like.
  • Functional modules such as noise cancellation, interference detection and cancellation, and DAGC (Delayed Automatic Gain Control) are also included.
  • 3.84Mbps / 7.68Mbps baseband signal sent out from the CPRI interface.
  • the chip rate is 3.84 Mbps, which is called lx (1x speed signal).
  • the half-band sampling filter to the matched filter, the data rate is reduced from the clock rate (for example: 32x) to the 2x rate, and finally the automatic gain control is performed by the DAGC to adjust the output signal to the specified power. Send to the CPRI interface.
  • the inventors have found that the prior art has at least the following problems: After each RRU is powered up, since the CIC sampling filter may be performed on a certain phase that is not fixed (CIC has 4 sampling phases) sampling. Therefore, each time the system is started, or the upstream channel is re-switched, there may be four possibilities for the decimation phase of the RRU uplink signal, and finally the delay error of the baseband signal is one chip, thereby affecting the stability of the delay of the uplink channel. The accuracy of the uplink signal delay measurement is reduced. Summary of the invention
  • Embodiments of the present invention provide a method and apparatus for determining a delay of an uplink channel, so as to clearly determine an uplink channel delay, and further improve the accuracy of a WCDMA system delay measurement.
  • An embodiment of the present invention provides a method for determining a delay of an uplink channel, including: determining a sampling phase of a first-stage sampling filter after an analog/digital converter ADC; and sampling a sampling phase of the first-stage sampling filter
  • the downlink frame synchronization signal of the wireless interface CPRI is synchronously bound;
  • An embodiment of the present invention further provides an apparatus for determining a delay of an uplink channel, including: a phase determining module, configured to determine a sampling phase of a first-stage sampling filter after the analog/digital converter ADC;
  • a synchronization binding module configured to synchronously bind a sampling phase of the first-stage sampling filter determined by the phase determining module to a downlink frame synchronization signal of a common public wireless interface CPRI;
  • a frame synchronization binding module configured to: use the CPRI uplink frame synchronization signal to The CPRI downlink frame synchronization signal is synchronously bound.
  • Embodiments of the present invention also provide a machine readable memory having stored therein a computer program comprising at least one code segment for processing a signal, the code segment being executed by a machine, such that the machine performs the following steps:
  • the embodiments of the present invention have the following advantages:
  • the embodiment of the present invention synchronously binds the sampling phase of the first-stage sampling filter after the ADC and the downlink frame synchronization signal of the CPRI, and synchronizes the uplink frame synchronization signal of the CPRI with the downlink frame of the CPRI.
  • the signals are synchronously bound, so that the sampling phase of the first-stage sampling filter is fixed, thereby further determining the delay of the uplink channel and increasing the accuracy of the delay measurement of the WCDMA system.
  • FIG. 1 is a schematic structural diagram of a sampling and filtering system according to an embodiment of the present invention.
  • FIG. 2 is a flowchart of a method for determining a delay of an uplink channel according to an embodiment of the present invention
  • FIG. 3 is a schematic diagram of sampling and data filling of a CIC sampling filter according to an embodiment of the present invention
  • FIG. 4 is a schematic diagram of a device for determining delay of an uplink channel according to an embodiment of the present invention
  • Embodiments of the present invention provide a method for determining a delay of an uplink channel.
  • the phase of the sampling channel of the first stage sampling filter after the ADC is fixed by the downlink frame synchronization signal of the CPRI, and the delay of the uplink channel can be clearly determined for the CPRI, and the WCDMA system is added. Delay the accuracy of the measurement.
  • FIG. 1 is a schematic structural diagram of a sampling and filtering system according to an embodiment of the present invention.
  • the signal output by the ADC enters the upstream IF channel via the DDC, and then The output data of the line IF channel is filled into the upstream frame of the CPRI.
  • the uplink IF channel is composed of a series of sampling filters, and the sampling coefficients of each sampling filter may be different, and are used for sampling high rate data to low rate data, for example: sampling 32x rate data of the ADC output to lx Rate data.
  • the first stage sampling filter after the ADC is a CIC sampling filter.
  • the sampling phase of the CIC sampling filter is synchronously bound with the downlink frame synchronization signal of the CPRI, and the uplink frame synchronization signal of the CPRI is synchronously bound with the downlink frame synchronization signal of the CPRI, as shown by the dotted arrow in FIG. As shown, the sampling phase of the CIC sampling filter is fixed.
  • a flowchart of a method for determining a delay of an uplink channel according to an embodiment of the present invention includes the following steps:
  • Step S201 determining a sampling phase of the first-stage sampling filter after the ADC.
  • the first stage sampling filter after the ADC may be an arbitrary sampling filter, but in the embodiment of the present invention, the first stage sampling filter after the ADC is a CIC sampling filter, as shown in Fig. 1.
  • Step S202 synchronously binding the sampling phase of the first-stage sampling filter with the downlink frame synchronization signal of the CPRI, so that the sampling phase of the first-stage sampling filter is synchronized with the downlink frame synchronization signal of the CPRI.
  • the counter of the first stage sampling filter is cleared when the downlink frame synchronization signal of the CPRI is detected.
  • Step S203 synchronously binding the uplink frame synchronization signal of the CPRI and the downlink frame synchronization signal of the CPRI.
  • the CPRI uplink frame synchronization signal is synchronously bound with the CPRI downlink frame synchronization signal, so that the CPRI is The uplink frame synchronization signal is synchronized with the downlink frame synchronization signal of the CPRI.
  • FIG. 3 it is a schematic diagram of sample sampling and data filling of a CIC sampling filter according to an embodiment of the present invention.
  • the synchronization of the uplink frame synchronization signal of the CPRI and the downlink frame synchronization signal of the CPRI may be: setting a counter at the CPRI, and after detecting the downlink frame synchronization signal of the CPRI, clearing the counter of the CPRI uplink frame synchronization signal zero.
  • the sampling phase of the first-stage sampling filter is synchronized with the downlink frame synchronization signal of the CPRI
  • the uplink frame synchronization signal of the CPRI is synchronized with the downlink frame synchronization signal of the CPRI, so the sampling phase of the first-stage sampling filter must be Uplink frame synchronization signal synchronization of CPRI. Therefore, the position of the data sampled by the sampling filter after the ADC is filled in the upstream frame of the CPRI is fixed, so that the delay of the uplink channel can be clearly determined.
  • the downlink frame synchronization signal fixes the sampling phase of the first-stage sampling filter after the ADC is fixed, and synchronizes the uplink frame synchronization signal of the CPRI with the downlink frame synchronization signal of the CPRI, so that the sampling phase of the first-stage sampling filter and the upstream frame of the CPRI Synchronization signal synchronization.
  • the delay of the uplink channel can be clearly determined, and the accuracy of the delay measurement of the WCDMA system is increased.
  • a structural diagram of an apparatus for determining a delay of an uplink channel includes:
  • the phase determining module 41 is configured to determine a sampling phase of the first stage sampling filter after the ADC.
  • the synchronization binding module 42 is configured to synchronously bind the sampling phase of the first sampling filter determined by the phase determining module 41 to the downlink frame synchronization signal of the CPRI.
  • the frame synchronization binding module 43 is configured to synchronously bind the uplink frame synchronization signal of the CPRI and the downlink frame synchronization signal of the CPRI.
  • the synchronization binding module 42 can include:
  • the clear sub-module 421 is configured to clear the counter of the first-stage sampling filter after detecting the downlink frame synchronization signal of the CPRI.
  • the frame synchronization binding module 43 can include:
  • the counter setting sub-module 431 is used to set a counter at the CPRI.
  • the frame counter clearing sub-module 432 is configured to detect a downlink frame synchronization signal of the CPRI. After the number, the counter of the CPRI upstream frame synchronization signal set by the counter setting sub-module 431 is cleared.
  • the means for determining the delay of the uplink channel may further include: a filling module 44, configured to fill data sampled by the sampling filters of the stages after the ADC into the uplink frame of the CPRI.
  • the above modules may be distributed in one device or distributed in multiple devices.
  • the above modules can be combined into one module, or can be further split into multiple sub-modules.
  • the synchronization binding module 42 synchronously binds the sampling phase of the first-stage sampling filter after the ADC determined by the phase determining module 41 and the downlink frame synchronization signal of the CPRI, the frame
  • the synchronization binding module 43 synchronously binds the CPRI uplink frame synchronization signal and the CPRI downlink frame synchronization signal, so that the sampling phase of the first-stage sampling filter is synchronized with the CPRI uplink frame synchronization signal.
  • the delay of the upstream channel can be clearly determined, which increases the accuracy of the delay measurement of the WCDMA system.
  • the present invention can be implemented by hardware or by software plus a necessary general hardware platform.
  • the technical solution of the present invention may be embodied in the form of a software product, which may be stored in a non-volatile storage medium (which may be a CD-ROM, a USB flash drive, a mobile hard disk, etc.), including several The instructions are for causing a computer device (which may be a personal computer, server, or network device, etc.) to perform the methods described in various embodiments of the present invention.
  • modules in the apparatus in the embodiments may be distributed in the apparatus of the embodiment according to the description of the embodiments, or may be correspondingly changed in one or more apparatuses different from the embodiment.
  • the modules of the above embodiments may be combined into one module, or may be further split into a plurality of sub-modules.

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

一种确定上行通道的延迟的方法和装置 本申请要求于 2008 年 4 月 23 日提交中国专利局、 申请号为 200810094245.X,发明名称为 "一种确定上行通道的延迟的方法和装 置"的中国专利申请的优先权，其全部内容通过引用结合在本申请中。 技术领域
本发明实施例涉及无线通信技术领域，特别涉及一种确定上行通 道的延迟的方法和装置。 背景技术
WCDMA ( Wideband Code Division Multiple Access , 宽带码分多 址 )的基站系统主要由 BBU ( Base Band Unit,基站基带单元 )和 RRU ( Radio Remote Unit, 射频拉远单元） 两部分组成。
BBU 和 RRU 之间通过一个 CPRI ( Common Public Radio Interface, 通用公共无线接口 )连接起来。 其中， CPRI是一种全双工 的高速接口， 可以在收发两个方向实时传送基带信号。 习惯上， 从 BBU流向 RRU的方向， 称为下行方向； 从 RRU流向 BBU的方向， 称为上行方向。
因此， 中频处理芯片主要划分为两个部分， 包括上行中频通道和 下行中频通道。 其中， 上行中频通道实现抽值滤波等功能， 下行中频 通道实现插值滤波等功能。
ADC ( Analog-to-Digital Converter, 模拟 /数字转换器）采样后的 中频信号， 送入 DDC ( Digital Down Converter, 数字下变频 )模块做 数字下变频。然后， 由一组抽样滤波器进行滤波， 包括 CIC ( Cascaded Integrator Comb, 级联积分梳状）抽样滤波器、 半带抽样滤波器、 匹 配滤波器等。 中间也包括了加噪、 干扰检测和消除以及 DAGC ( Delayed Automatic Gain Control, 延迟自动增益控制）等功能模块。 最后转换为 3.84Mbps/7.68Mbps的基带信号，从 CPRI接口发送出去。 在 WCDMA系统中， 码片速率为 3.84Mbps, 称为 lx ( 1倍速信 号）。 从 CIC抽样滤波器、 半带抽样滤波器到匹配滤波器， 将数据速 率从时钟速率（例如： 32x ) 降到 2x速率， 最后通过 DAGC进行自 动增益控制， 将输出信号调整到指定功率上后， 发送到 CPRI接口。
在实现本发明的过程中， 发明人发现现有技术至少存在以下问 题： 每次 RRU上电后， 由于 CIC抽样滤波器可能会在不固定的某个 相位（CIC有 4个抽样相位）上进行抽样。 因此在每次系统启动， 或 者重新开关上行通道以后， 可能造成该 RRU上行信号的抽取相位有 4种可能， 最终造成基带信号的延迟误差为 1个 chip, 从而影响上行 通道的延迟的稳定性， 降低了上行信号延迟测量的准确性。 发明内容
本发明实施例提供一种确定上行通道的延迟的方法和装置，以实 现明确确定上行通道的延迟， 进一步提高了 WCDMA系统延迟测量 的准确性。
本发明实施例提供一种确定上行通道的延迟的方法， 包括： 确定模拟 /数字转换器 ADC后第一级抽样滤波器的抽样相位； 将所述第一级抽样滤波器的抽样相位与通用公共无线接口 CPRI 的下行帧同步信号进行同步绑定；
将所述 CPRI的上行帧同步信号与所述 CPRI的下行帧同步信号 进行同步绑定。
本发明实施例还提供一种确定上行通道的延迟的装置， 包括： 相位确定模块， 用于确定模拟 /数字转换器 ADC后第一级抽样滤 波器的抽样相位；
同步绑定模块，用于将所述相位确定模块确定的第一级抽样滤波 器的抽样相位与通用公共无线接口 CPRI的下行帧同步信号进行同步 绑定；
帧同步绑定模块， 用于将所述 CPRI 的上行帧同步信号与所述 CPRI的下行帧同步信号进行同步绑定。
本发明实施例还提供一种机器可读存储器，其内存储的计算机程 序包括至少一个用于处理信号的代码段， 所述代码段由机器执行， 使 得该机器执行如下步骤：
确定模拟 /数字转换器 ADC后第一级抽样滤波器的抽样相位； 将所述第一级抽样滤波器的抽样相位与通用公共无线接口 CPRI 的下行帧同步信号进行同步绑定；
将所述 CPRI的上行帧同步信号与所述 CPRI的下行帧同步信号 进行同步绑定。
本发明实施例具有以下优点： 本发明实施例将 ADC后第一级抽 样滤波器的抽样相位与 CPRI的下行帧同步信号进行同步绑定， 并将 CPRI的上行帧同步信号与 CPRI的下行帧同步信号进行同步绑定， 从而使该第一级抽样滤波器的抽样相位固定，进而可以明确确定上行 通道的延迟， 增加了 WCDMA系统延迟测量的准确性。 附图说明
图 1为本发明实施例抽样滤波系统结构示意图；
图 2为本发明实施例确定上行通道的延迟的方法的流程图； 图 3为本发明实施例 CIC抽样滤波器抽样和数据填充示意图； 图 4为本发明实施例确定上行通道的延迟的装置的结构图。 具体实施方式
本发明实施例提供一种确定上行通道的延迟的方法， 通过 CPRI 的下行帧同步信号固定 ADC后第一级抽样滤波器的抽样相位， 对于 CPRI, 可以明确确定上行通道的延迟，增加了 WCDMA系统延迟测量 的准确性。
如图 1所示， 为本发明实施例抽样滤波系统结构示意图。 由图 1 可以看出， ADC输出的信号经 DDC进入上行中频通道， 然后再将上 行中频通道的输出数据填充到 CPRI的上行帧中。 其中， 上行中频通 道由一系列抽样滤波器级联组成，每级抽样滤波器的抽样系数可能不 同， 用于将高速率数据抽样到低速率数据， 例如： 将 ADC输出的 32x 速率数据抽样到 lx速率数据。本发明实施例中， ADC后第一级抽样滤 波器为 CIC抽样滤波器。
本发明实施例将 CIC抽样滤波器的抽样相位与 CPRI的下行帧同 步信号进行同步绑定， 同时将 CPRI的上行帧同步信号与 CPRI的下行 帧同步信号进行同步绑定，如图 1中虚线箭头所示，从而使 CIC抽样滤 波器的抽样相位固定。 如图 2所示， 为本发明实施例确定上行通道的 延迟的方法的流程图， 包括以下步骤：
步骤 S201 , 确定 ADC后第一级抽样滤波器的抽样相位。
ADC后第一级抽样滤波器可以为任意抽样滤波器，但在本发明实 施例中， ADC后第一级抽样滤波器为 CIC抽样滤波器， 如图 1所示。
步骤 S202, 将第一级抽样滤波器的抽样相位与 CPRI的下行帧同 步信号进行同步绑定， 使第一级抽样滤波器的抽样相位与 CPRI的下 行帧同步信号同步。
具体可以为： 在检测到 CPRI的下行帧同步信号时， 将第一级抽 样滤波器的计数器清零。
步骤 S203, 将 CPRI的上行帧同步信号与所述 CPRI的下行帧同步 信号进行同步绑定。
在将第一级抽样滤波器的抽样相位与 CPRI的下行帧同步信号进 行同步绑定的同时或之后， 将 CPRI的上行帧同步信号与该 CPRI的下 行帧同步信号进行同步绑定， 使 CPRI的上行帧同步信号与该 CPRI的 下行帧同步信号同步。如图 3所示， 为本发明实施例 CIC抽样滤波器抽 样和数据填充示意图。
其中， 将 CPRI的上行帧同步信号与 CPRI的下行帧同步信号进行 同步绑定具体可以为： 在 CPRI处设置计数器， 在检测到 CPRI的下行 帧同步信号之后， 将 CPRI上行帧同步信号的计数器清零。 在将第一级抽样滤波器的抽样相位与 CPRI的下行帧同步信号进 行同步绑定之后，将经过 ADC后各级抽样滤波器抽样后的数据填充到 CPRI的上行帧中， 通过本发明实施例， 在 CIC抽样位置 1处抽取的数 据， 最终填充到 CPRI的上行帧中的位置如图 3所示。 这时由于第一级 抽样滤波器的抽样相位与 CPRI的下行帧同步信号同步， CPRI的上行 帧同步信号与该 CPRI的下行帧同步信号同步， 因此第一级抽样滤波 器的抽样相位就一定与 CPRI的上行帧同步信号同步。因此，经过 ADC 后各级抽样滤波器抽样后的数据填充到 CPRI的上行帧中的位置是固 定的， 从而可以明确确定上行通道的延迟。 下行帧同步信号固定 ADC后第一级抽样滤波器的抽样相位， 并使 CPRI的上行帧同步信号与 CPRI的下行帧同步信号同步， 从而使第一 级抽样滤波器的抽样相位与 CPRI的上行帧同步信号同步。对于 CPRI, 可以明确确定上行通道的延迟，增加了 WCDMA系统延迟测量的准确 性。
如图 4所示， 为本发明实施例确定上行通道的延迟的装置的结构 图， 包括：
相位确定模块 41 , 用于确定 ADC后第一级抽样滤波器的抽样相 位。
同步绑定模块 42,用于将相位确定模块 41确定的第一级抽样滤波 器的抽样相位与 CPRI的下行帧同步信号进行同步绑定。
帧同步绑定模块 43 , 用于将 CPRI的上行帧同步信号与 CPRI的下 行帧同步信号进行同步绑定。
其中， 同步绑定模块 42, 可以包括：
清零子模块 421 , 用于在检测到 CPRI的下行帧同步信号之后， 将第一级抽样滤波器的计数器清零。
其中， 帧同步绑定模块 43可以包括：
计数器设置子模块 431 , 用于在 CPRI处设置计数器。
帧计数器清零子模块 432, 用于在检测到 CPRI的下行帧同步信 号之后， 将计数器设置子模块 431设置的 CPRI上行帧同步信号的计 数器清零。
该确定上行通道的延迟的装置还可以包括： 填充模块 44, 用于 将经过 ADC后各级抽样滤波器抽样后的数据填充到所述 CPRI的上 行帧中。
上述模块可以分布于一个装置， 也可以分布于多个装置。 上述模 块可以合并为一个模块， 也可以进一步拆分成多个子模块。
本发明实施例提供的确定上行通道的延迟的装置，同步绑定模块 42将相位确定模块 41确定的 ADC后第一级抽样滤波器的抽样相位与 CPRI的下行帧同步信号进行同步绑定， 帧同步绑定模块 43将 CPRI的 上行帧同步信号与 CPRI的下行帧同步信号进行同步绑定， 从而使第 一级抽样滤波器的抽样相位与 CPRI的上行帧同步信号同步。 对于 CPRI,可以明确确定上行通道的延迟，增加了 WCDMA系统延迟测量 的准确性。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解 到本发明， 可以通过硬件实现， 也可以借助软件加必要的通用硬件平 台的方式来实现。基于这样的理解， 本发明的技术方案可以以软件产 品的形式体现出来， 该软件产品可以存储在一个非易失性存储介质 (可以是 CD-ROM, U盘， 移动硬盘等） 中， 包括若干指令用以使 得一台计算机设备（可以是个人计算机， 服务器， 或者网络设备等） 执行本发明各个实施例所述的方法。
本领域技术人员可以理解附图只是一个优选实施例的示意图，附 图中的模块或流程并不一定是实施本发明所必须的。
本领域技术人员可以理解实施例中的装置中的模块可以按照实 施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同 于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个 模块， 也可以进一步拆分成多个子模块。
总之， 以上公开的仅为本发明的几个具体实施例而已， 并非用于 限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修 改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利要求
1、 一种确定上行通道的延迟的方法， 其特征在于， 包括： 确定模拟 /数字转换器 ADC后第一级抽样滤波器的抽样相位； 将所述第一级抽样滤波器的抽样相位与通用公共无线接口 CPRI 的下行帧同步信号进行同步绑定；
将所述 CPRI的上行帧同步信号与所述 CPRI的下行帧同步信号 进行同步绑定。
2、如权利要求 1所述确定上行通道的延迟的方法， 其特征在于， 所述将第一级抽样滤波器的抽样相位与 CPRI的下行帧同步信号进行 同步绑定， 具体包括：
在检测到所述 CPRI的下行帧同步信号之后， 将所述第一级抽样 滤波器的相位计数器清零。
3、 如权利要求 1所述确定上行通道的延迟的方法， 其特征在于， 所述将 CPRI的上行帧同步信号与所述 CPRI的下行帧同步信号进行 同步绑定， 具体包括：
在所述 CPRI处设置计数器， 在检测到所述 CPRI的下行帧同步 信号之后， 将所述 CPRI上行帧同步信号的计数器清零。
4、如权利要求 1所述确定上行通道的延迟的方法， 其特征在于， 还包括：
将经过所述 ADC 后各级抽样滤波器抽样后的数据填充到所述 CPRI的上行帧中。
5、 一种确定上行通道的延迟的装置， 其特征在于， 包括： 相位确定模块， 用于确定模拟 /数字转换器 ADC后第一级抽样滤 波器的抽样相位；
同步绑定模块，用于将所述相位确定模块确定的第一级抽样滤波 器的抽样相位与通用公共无线接口 CPRI的下行帧同步信号进行同步 绑定；
帧同步绑定模块， 用于将所述 CPRI 的上行帧同步信号与所述 CPRI的下行帧同步信号进行同步绑定。
6、 如权利要求 5所述确定上行通道的延迟的装置， 其特征在于， 所述同步绑定模块， 包括：
清零子模块， 用于在检测到所述 CPRI的下行帧同步信号之后， 将所述第一级抽样滤波器的计数器清零。
7、 如权利要求 5所述确定上行通道的延迟的装置， 其特征在于， 所述帧同步绑定模块， 包括：
计数器设置子模块， 用于在所述 CPRI处设置计数器；
帧计数器清零子模块， 用于在检测到所述 CPRI的下行帧同步信 号之后， 将所述计数器设置子模块设置的 CPRI上行帧同步信号的计 数器清零。
8、 如权利要求 5所述确定上行通道的延迟的装置， 其特征在于， 还包括： 据填充到所述 CPRI的上行帧中。
9、 一种机器可读存储器， 其特征在于， 其内存储的计算机程序 包括至少一个用于处理信号的代码段， 所述代码段由机器执行， 使得 该机器执行如下步骤：
确定模拟 /数字转换器 ADC后第一级抽样滤波器的抽样相位； 将所述第一级抽样滤波器的抽样相位与通用公共无线接口 CPRI 的下行帧同步信号进行同步绑定；
将所述 CPRI的上行帧同步信号与所述 CPRI的下行帧同步信号 进行同步绑定。
10、 如权利要求 9所述的机器可读存储器， 其特征在于， 所述代 码段由机器执行， 使得该机器还执行如下步骤：
将经过所述 ADC 后各级抽样滤波器抽样后的数据填充到所述 CPRI的上行帧中。
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