WO2012151827A1 - 一种测试rru上行链路时延的方法及装置 - Google Patents

一种测试rru上行链路时延的方法及装置 Download PDF

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WO2012151827A1
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delay
module
data
ddc
detection
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Inventor
杨培营
王崇剑
Original Assignee
中兴通讯股份有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W24/00—Supervisory, monitoring or testing arrangements
    • H04W24/06—Testing, supervising or monitoring using simulated traffic

Definitions

  • the present invention relates to the field of communications, and in particular, to a method and apparatus for testing an uplink delay of an RRU (Radio Frequency Remote Unit). Background technique
  • FIG. 1 it is a base station uplink delay link diagram, which includes a base station processing unit BBU (also referred to as a radio equipment controller REC) defined by a common public radio interface (CPRI) standardization organization protocol, RRU. (also known as wireless device RE) and RA (radio transceiver), the uplink delay includes fiber delays T34 and Ta3 (antenna port to RRU optical port delay).
  • BBU base station processing unit
  • CPRI common public radio interface
  • RRU also known as wireless device RE
  • RA radio transceiver
  • the uplink delay includes fiber delays T34 and Ta3 (antenna port to RRU optical port delay).
  • the delay between the RRU and the baseband resource pool includes the air interface to the RRU optical port and the RRU optical port to the BBU.
  • the latter can be obtained by baseband fiber ranging, which is easy to measure accurately and online.
  • the accuracy of the delay (Ta3) measurement between the air interface and the RRU optical port often directly affects the accuracy of the entire uplink delay report.
  • the current method is not high in automation and accuracy.
  • PRACH Physical Random Access Channel
  • Single-subframe test The connection diagram is shown in Figure 2.
  • the PRACH measurement method is to send a PRACH test trigger signal on the air interface, and then perform a correlation peak search on the BBU side. Find the delay difference, and subtract the T34 value calculated by the fiber ranging to be the RRU uplink delay value Ta3.
  • the specific test method is: (1) drawing a high pulse signal with a period of 10 ms on the BBU, using the high pulse signal as a test trigger signal of the signal source; (2) when the signal source receives the high pulse
  • the PRACH signal is sent when the signal is rushed.
  • the FPGA Field-Programmable Gate Array
  • the frame rate and peak relative are triggered by manual calculation.
  • the position is obtained as the uplink delay value.
  • the error value of the delay value measured by PRACH is in the range of 16 TSs (1 TS time is l/30.72 MHz), and the maximum error is about 521 ns, which is relatively rough. The value is being used.
  • Single sub-frame (1ms length) data measurement method means:
  • the signal source sends a single sub-frame test trigger signal, and calculates a delay by using a logic monitoring tool to capture the waveform on the CPRI optical port of the RRU;
  • the signal source is connected to the row input of the RRU board, and the RRU board sends the frame rate trigger signal to the signal source;
  • the JTAG Joint Test Action Group
  • the signal source receives the trigger.
  • a single sub-frame pulse signal is sent;
  • the FPGA monitoring tool is used to capture the data header and frame rate comparison to read the delay value.
  • the PRACH signal test is insensitive to the delay jitter caused by the instability of the RRU uplink logic due to the large error range of the test, and the link delay instability problem cannot be found.
  • the accuracy of the single-frame LTE signal can be improved during the test, there is still a large shape distortion due to the signal filtering through the link, which appears as a jitter in the timing of the data envelope, the rising edge becomes slower, and the instability is lengthened.
  • the length of time in the area leads to a large error. Coupled with human observation errors, there are typically 20-30 observation CLK (clock) cycles. Summary of the invention
  • the technical problem to be solved by the present invention is to provide a method for testing an RRU uplink delay to solve the problem of large test error in the prior art.
  • the present invention also provides a device for testing an RRU uplink delay. .
  • the method for testing the RRU uplink delay includes: After receiving the test signal, the radio remote unit RRU is connected to the analog to digital converter ADC. After sampling the data to the digital down conversion filter DDC, after reconfiguring the filter coefficients of the DDC, filtering and outputting the required delay data;
  • the peak detection module detects the data and calculates an uplink delay after the detection.
  • test signal is a square wave pulse signal.
  • the CPU interface module reconfigures the filter coefficients of the DDC by using a board support packet BSP command.
  • the peak detecting module detects the data by a state machine, and the state machine performs switching in an idle state, a counting state, and a holding state.
  • the peak detecting module detects the data by using a state machine:
  • the peak detection module receives the trigger of the frame frequency signal to the detection counter, and the detection counter starts counting; the detection threshold configured by the CPU is compared with the data received by the CRPI interface module, and if the data exceeds the detection threshold, the signal is considered to be reached and counted; After entering the hold state, the foregoing method, where the uplink delay is calculated after the detection is specifically:
  • the CPU interface module reads the uplink delay register value, subtracts the signal source trigger delay and determines the arrival delay value to obtain the uplink delay value.
  • the present invention also provides a device for testing an RRU uplink delay, including an analog digital converter ADC interface, a digital down conversion filter DDC, and a general public wireless interface CPRI module, and further includes:
  • a CPU interface module configured to reconfigure the filter coefficients of the DDC into a test delay mode, and calculate an uplink delay after detecting by the peak detection module;
  • a peak detection module for detecting data entering the CPRI module.
  • the CPU interface module reconfigures the filter coefficients of the DDC into the test.
  • the delay mode is specifically:
  • the CPU interface module reconfigures the filter coefficients of the DDC by using a board support packet BSP command, and retains only one non-zero value of the original filter coefficients. If the filter coefficient quantization bit width is n, then Leave the non-zero coefficient modified to 2 n .
  • the peak detection module is configured to detect data entering the CPRI module as follows:
  • the peak detecting module is configured to: after receiving the trigger of the frame frequency signal to the detection counter, detecting that the counter starts counting; comparing the detection threshold configured by the CPU with the data received by the CRPI interface module, and considering the signal if the data exceeds the detection threshold It is reached and counted; after entering the hold state, the count result is output.
  • the CPU interface module obtains an uplink delay according to the detection by the peak detection module, specifically:
  • the CPU interface module is configured to read the uplink delay register value after detecting the entering the hold state, subtract the signal source trigger delay, and determine the arrival delay value, to obtain an uplink delay value.
  • the technical solution of the present invention has two advantages: First, the test does not require separate logic version support and manual observation, and can be applied to the RRU in any formal BBU+RRU test environment.
  • the antenna uses the signal source to input the test data for testing.
  • the CPU directly reads the uplink delay register to automatically report the delay to the BBU for delay adjustment calculation.
  • the second is to apply the square wave pulse for the signal source to modify the reception through the BSP.
  • the filter coefficient is such that the filter only performs the delay function and does not destroy the time domain shape of the signal.
  • 1 is a base station uplink delay link diagram
  • 2 is a schematic diagram of a PRACH and a single subframe test connection
  • FIG. 3 is a diagram of a test apparatus applied to an embodiment of the present invention.
  • Figure 4 is a square wave data source of a single sub-frame length transmitted by a signal source
  • Figure 5 is a flow chart of the first embodiment of the present invention.
  • Figure 6 is a state machine switching relationship diagram
  • Figure 8 is a structural view of a second embodiment of the present invention. detailed description
  • FIG. 3 it is a test device diagram applied in the embodiment of the present invention.
  • the test device is an official test environment of the BBU+RRU.
  • the signal source is connected to the RF input port and simultaneously from the RRU. I exit the TRIG line to the source.
  • the test method uses a signal source to transmit a 1 ms high pulse signal modulated to the radio frequency band of the antenna port, and the period is 10 ms, and the square wave data source of the single sub-frame length sent by the signal source is shown in FIG. 4 .
  • FIG. 5 it is a flowchart of a first embodiment of the present invention, which provides a method for testing an RRU uplink delay, including:
  • Step S501 the RRU trigger signal source sends a test signal to the RRU radio frequency interface, samples data through an ADC (Analog-to-Digital Converter) interface, and then passes through a digital down conversion filter DDC;
  • the CPU interface module uses a BSP ( The board support package) command rewrites the filter coefficients of the DDC to determine whether the DDC data down conversion filter is a test delay mode coefficient or a normal operating mode coefficient;
  • BSP The board support package
  • the filter coefficients are operated as follows: The uplink DDC filter coefficients are configured online, leaving only one non-zero value of the original coefficients. If the filter coefficient quantization bits are n, the reserved non-zero coefficients are modified to 2 n .
  • Step S502 after the data enters the CPRI interface module, the peak detection module monitors the detection state by detecting the state machine when the peak detection module is working; the peak detection module receives the frame frequency signal to trigger the detection counter, and the detection counter starts counting; the threshold set by the CPU and the The received data is compared; the state machine converts in three states, idle state (IDLE), count state (CNT), and hold state (CHECKED); after entering the hold state, the current counter value is output to the upstream delay register. Based on the detected test delay value, the uplink delay value Ta3 is calculated.
  • IDLE idle state
  • CNT count state
  • CHECKED hold state
  • the state machine switches the relationship diagram.
  • the state machine enters the IDLE state.
  • the detection state machine enters the CNT state from the IDLE state, and starts according to the detection threshold configured by the CPU and the data received by the CRPI interface module. For comparison, the data over-limit threshold of 10 CLK (adjustable) cycles is continuously detected, and the signal is considered to arrive.
  • the status register enters the CHECKED state, and the count result (CNTED) is output, and the CPU interface module reads the uplink delay register. After the value, the signal delay delay and the determined 10 CLK delay values are subtracted to obtain the link delay value.
  • the IDLE state is re-entered and the next round of detection is performed, as shown in Figure 7. Shown as an uplink delay detection flow chart.
  • FIG. 8 is a structural diagram of a second embodiment of the present invention, and provides a device for testing an RRU uplink delay, including an analog-to-digital converter ADC interface, a digital down conversion filter DDC, and a general public wireless interface CPRI. Module, adding CPU interface module for reconfiguration of DDC filter coefficients, adding peak detection module to detect data received by CPRI module, specifically,
  • a CPU interface module configured to reconfigure the filter coefficients of the DDC into a test delay mode, and calculate an uplink delay after detecting by the peak detection module;
  • a peak detection module for detecting data entering the CPRI module.
  • the CPU interface module reconfigures the filter coefficients of the DDC into the test delay mode, specifically,
  • the CPU interface module reconfigures the filter coefficients of the DDC by using a board support packet BSP command, and retains only one non-zero value of the original filter coefficients. If the filter coefficient quantization bit width is n, then The reserved non-zero coefficient is modified to 2n.
  • the peak detection module is configured to detect data entering the CPRI module. Specifically, the peak detection module is configured to: after receiving the trigger of the frame frequency signal to the detection counter, the detection counter starts counting; the detection threshold configured by the CPU and the CRPI The data received by the interface module is compared. If the data exceeds the detection threshold, the signal is considered to be up and counted; after entering the hold state, the counting result is output.
  • the CPU interface module obtains an uplink delay according to the detection of the peak detection module, specifically, The CPU interface module is configured to read the relevant register value after detecting the entering the hold state, subtract the signal source trigger delay, and determine the arrival delay value, to obtain an uplink delay value.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Monitoring And Testing Of Transmission In General (AREA)

Description

一种测试 RRU上行链路时延的方法及装置 技术领域
本发明涉及通信领域， 特别涉及一种测试 RRU (射频拉远单元）上行 链路时延的方法及装置。 背景技术
在基站对多用户设备（UE ) 的系统中， 需要基站发送空口帧频和接收 空口帧频同步对齐收发， 因此要求基站要能准确获得 RRU空口到光口的上 报延迟时间， 调整上行无线解帧位置。 如图 1 所示， 是基站上行时延链路 图， 包括目前通用公共无线接口 （ Common Public Radio Interface, CPRI ) 标准化组织协议规定的基站处理单元 BBU (也称为无线设备控制器 REC ), RRU (也称无线设备 RE )和 RA (无线收发设备）， 上行链路时延包括光纤 时延 T34和 Ta3 (天线口到 RRU光口延时）。
射频拉远单元 RRU到基带资源池之间的时延包括空口到 RRU光口和 RRU光口到 BBU两部分，后者可通过基带光纤测距获得， 易于精确测量和 在线动态测试。 而空口到 RRU光口之间的时延（Ta3 )测量精度往往直接 影响整个上行时延上报的准确性， 这部分的测试目前的方法自动化程度和 精度都不高， 通常有如下两种测试方法， PRACH ( Physical Random Access Channel, 物理随机接入信道）和单子帧测试， 连接示意图见图 2。
其中， PRACH测量方法是指在空口发送 PRACH测试触发信号， 然后 在 BBU侧进行相关峰值搜索。 找出时延差， 减去光纤测距算出的 T34值即 为 RRU上行时延值 Ta3。
具体测试方法是， （ 1 )在 BBU上引出一个周期为 10ms的高脉沖信号， 用该高脉沖信号作为信号源的测试触发信号； （2 ) 当信号源接收到该高脉 沖信号时则发出 PRACH信号； 同时在 BBU侧用 PC机的 FPGA ( Field - Programmable Gate Array, 现场可编程门阵列 )逻辑监控工具进行观测求相 关后的峰值， 通过手工计算触发帧频和峰值相对位置得出上行链路时延值， PRACH 测出的时延值误差范围在 16 个 TS 范围 （ 1 个 TS 时间为 l/30.72MHz ), 最大误差约 521ns, 比较粗略， 靠接入时修正测试值正才能 使用。
单子帧 （1ms长度）数据测量方法是指：
信号源发送单子帧测试触发信号， 通过在 RRU的 CPRI光口用逻辑监 测工具抓取波形计算时延；
具体地，信号源连接 RRU单板上行输入， RRU单板引出帧频触发信号 给信号源； RRU和 PC间连接 JTAG ( Joint Test Action Group, 联合测试行 动小组）采集线缆； 信号源接收到触发信号后， 发出单子帧脉沖信号； 用 FPGA的监控工具来抓取数据头和帧频对比来读出时延值。
PRACH信号测试由于测试的误差范围较大， 对于 RRU上行逻辑的不 稳定造成的时延抖动不敏感， 导致不能发现链路延时不稳定问题。 用单子 帧 LTE信号虽然能在测试时精度有所提高， 但依然存在由于信号经过链路 滤波出现形状较大失真， 表现为数据包络出现时序上的抖动， 上升沿变緩， 加长了不稳定区域的时间长度， 导致误差也比较大。 再加上人为观测误差， 一般有 20-30个观测 CLK (时钟）周期。 发明内容
本发明解决的技术问题在于提供了一种测试 RRU上行链路时延的方 法，以解决现有技术中测试误差较大的问题；本发明还提供了一种测试 RRU 上行链路时延的装置。
为解决上述问题， 本发明提供的测试 RRU上行链路时延的方法包括： 射频拉远单元 RRU接收到测试信号后， 经过模拟数字转换器 ADC接 口采样数据后至数字下变频滤波器 DDC, 对 DDC的滤波器系数进行重新 配置后， 滤波输出所需的延时数据；
所述数据至通用公共无线接口 CPRI模块后，峰值检测模块对所述数据 进行检测， 在检测后计算得出上行链路时延。
上述的方法， 其中， 所述测试信号为方波脉沖信号。
上述的方法， 其中， CPU接口模块使用板级支持包 BSP命令对 DDC 的滤波器系数进行重新配置。
上述的方法， 其中， 所述峰值检测模块通过状态机对所述数据进行检 测， 所述状态机在空闲状态， 计数状态和保持状态进行转换。
上述的方法， 其中， 所述峰值检测模块通过状态机对所述数据进行检 测具体为：
峰值检测模块接收到帧频信号对检测计数器的触发， 检测计数器开始 计数； 通过 CPU配置的检测门限和 CRPI接口模块接收的数据进行对比， 若数据超过所述检测门限则认为信号达到并进行计数； 进入保持状态后， 上述的方法， 其中， 在检测后计算得出上行链路时延具体为：
CPU接口模块读取上行时延寄存器值， 减去信号源触发延时和判定到 达延时值， 得到上行链路时延值。
本发明还提供了一种测试 RRU上行链路时延的装置， 包括模拟数字转 换器 ADC接口、 数字下变频滤波器 DDC、 通用公共无线接口 CPRI模块， 还包括：
CPU接口模块，用于对 DDC的滤波器系数进行重新配置进入测试时延 模式， 并在峰值检测模块检测后计算得出上行链路时延；
峰值检测模块， 用于对进入 CPRI模块的数据进行检测。
进一步地， CPU接口模块对 DDC的滤波器系数进行重新配置进入测试 时延模式具体为：
所述 CPU接口模块使用板级支持包 BSP命令对 DDC的滤波器系数进 行重新配置， 将原有的滤波器系数只保留一个非零值， 若该滤波器系数量 化 bits位宽为 n, 则将保留非零系数修改为 2n。
进一步地， 峰值检测模块用于对进入 CPRI模块的数据进行检测具体 为：
所述峰值检测模块用于接收到帧频信号对检测计数器的触发后， 检测 计数器开始计数； 通过 CPU配置的检测门限和 CRPI接口模块接收的数据 进行对比， 若数据超过所述检测门限则认为信号达到并进行计数； 进入保 持^ 态后， 输出计数结果。
进一步地， 所述 CPU接口模块根据峰值检测模块的检测得到上行链路 时延具体为：
所述 CPU接口模块， 用于在检测进入保持状态后读取上行时延寄存器 值， 减去信号源触发延时和判定到达延时值， 得到上行链路时延值。
采用本发明的技术方案， 与现有技术相比具有突出了两个优点： 一是 测试不需要单独的逻辑采数版本支持和人工观测， 可以在任何正式 BBU+RRU测试环境上采用给 RRU上行天线用信号源输入测试数据进行测 试， 直接用 CPU读取上行时延寄存器即可自动将延时上报 BBU用于延时 调整计算； 二是针对信号源发送的方波脉沖， 通过 BSP在线修改接收滤波 器系数， 达到滤波器只做延时功能， 不破坏信号的时域形状目的。 这样就 可以精确地测算出信号的跳变点， 测试误差从 20个 CLK有效缩小到个位 数 CLK的误差量级， 这样对于任何链路的时延微变都是可感知的， 保证了 上报给 BBU的时延的准确性， 同时自动化测试方式大大提高了效率。 附图说明
图 1是基站上行时延链路图； 图 2是 PRACH和单子帧测试连接示意图；
图 3是本发明实施例应用的测试装置图；
图 4是信号源发送的单子帧长度的方波数据源；
图 5是本发明第一实施例流程图；
图 6是状态机切换关系图；
图 7是上行链路时延检测流程图；
图 8是本发明第二实施例结构图。 具体实施方式
为了使本发明所要解决的技术问题、 技术方案及有益效果更加清楚、 明白， 以下结合附图和实施例， 对本发明进行进一步详细说明。 应当理解， 此处所描述的具体实施例仅仅用以解释本发明， 并不用于限定本发明。
如图 3 所示， 是本发明实施例应用的测试装置图， 该测试装置为 BBU+RRU的正式测试环境 , 将信号源接入射频输入口， 同时从 RRU？ I出 TRIG (触发）线到信号源。
本测试方法采用信号源发送调制到天线口射频频段的 1ms 高脉沖信 号， 周期为 10ms发送一次， 如图 4所示为信号源发送的单子帧长度的方波 数据源。
如图 5所示， 是本发明第一实施例流程图， 提供了一种测试 RRU上行 链路时延的方法， 包括：
步驟 S501 , RRU触发信号源发送测试信号给 RRU射频接口，经过 ADC ( Analog-to-Digital Converter, 模拟 /数字转换器）接口采样数据， 然后经过 数字下变频滤波器 DDC; CPU接口模块用 BSP (板级支持包 )命令对 DDC 的滤波器系数进行重写， 以确定所述 DDC数据下变频滤波器是测试时延模 式系数还是正常工作模式系数；
将所述滤波器系数按下述步驟进行操作： 上行链路的 DDC滤波器系数经过在线配置，将原有的系数只保留一个 非零值， 如果该滤波器系数量化 bits位宽为 n, 则将保留非零系数修改为 2n。
例如， 分别针对一组 15bits量化位宽偶数阶和奇数阶滤波器做出如下 配置：
( 1 )对于偶数阶滤波器系数设置， 将中间非对称滤波器系数设为 215 =32768, 其余设为 0。
原始滤波器值 重配测试时延滤波器值
X X X X X X X 16384 x x x x x x x 0 0 0 0 0 0 0 32768 0 0 0 0 0 0 0 ( 2 )对于奇数阶滤波器系数设置， 将中间一对滤波器系数设为， 214 =16384, 其余设为 0。
原始滤波器值 重配测试时延滤波器值
X X X X X X X 19226 19226 x x x x x x x 0 0 0 0 0 0 0 16384 16384 0 0 0 0 0 0 0
这样保证了数据经过滤波器的原来时延要求， 且不对数据进行任何的 加权处理， 完整保留信号在时域的形状， 使测试上升沿近似方波形状， 保 证后序判决的正确性。
步驟 S502, 数据在进入 CPRI接口模块后， 峰值检测模块工作时通过 检测状态机监控检测状态； 峰值检测模块接收到帧频信号对检测计数器的 触发， 检测计数器开始计数； 通过 CPU设置的门限和已接收的数据进行对 比； 状态机在三个状态下进行转换， 空闲状态 （IDLE ), 计数状态 （CNT ) 和保持状态 （ CHECKED ); 在进入保持状态后， 输出当前计数器值到上行 时延寄存器。根据检测到的测试延时值，通过计算得出上行链路时延值 Ta3。
具体地， 如图 6所示， 为状态机切换关系图。 RRU上电时， 状态机进 入 IDLE状态， 当接收帧频信号时工作开始， 检测状态机从 IDLE状态进入 CNT状态， 根据 CPU配置的检测门限开始和 CRPI接口模块接收到的数据 进行比较， 连续检测到 10个 CLK (可以调整）周期的数据超门限值则认为 信号到达， 这时状态寄存器进入 CHECKED 状态， 同时输出计数结果 ( CNTED ), CPU接口模块读取上行时延寄存器值后， 减去信号源触发延 时和判定的 10个 CLK延时值即可得到链路时延值， 当下一个帧频到来时 重新进入 IDLE状态， 进入下一轮检测， 具体如图 7所示， 为上行链路时延 检测流程图。
如图 8 所示， 是本发明第二实施例结构图， 提供了一种测试 RRU上 行链路时延的装置， 包括模拟数字转换器 ADC接口、 数字下变频滤波器 DDC、通用公共无线接口 CPRI模块，增加 CPU接口模块对于 DDC滤波器 系数的重配置， 增加峰值检测模块检测 CPRI模块接收的数据， 具体地，
CPU接口模块，用于对 DDC的滤波器系数进行重新配置进入测试时延 模式， 并在峰值检测模块检测后计算得出上行链路时延；
峰值检测模块， 用于对进入 CPRI模块的数据进行检测。
上述 CPU接口模块对 DDC的滤波器系数进行重新配置进入测试时延 模式具体为，
所述 CPU接口模块使用板级支持包 BSP命令对 DDC的滤波器系数进 行重新配置， 将原有的滤波器系数只保留一个非零值， 若该滤波器系数量 化 bits位宽为 n, 则将保留非零系数修改为 2n。
上述峰值检测模块用于对进入 CPRI模块的数据进行检测， 具体为， 所述峰值检测模块用于接收到帧频信号对检测计数器的触发后， 检测 计数器开始计数； 通过 CPU配置的检测门限和 CRPI接口模块接收的数据 进行对比， 若数据超过所述检测门限则认为信号达到并进行计数； 进入保 持^ 态后， 输出计数结果。
上述 CPU接口模块根据峰值检测模块的检测得到上行链路时延， 具体 为， 所述 CPU接口模块， 用于在检测进入保持状态后读取相关寄存器值， 减去信号源触发延时和判定到达延时值 , 得到上行链路时延值。
上述说明示出并描述了本发明的一个优选实施例， 但如前所述， 应当 理解本发明并非局限于本文所披露的形式， 不应看作是对其他实施例的排 除， 而可用于各种其他组合、 修改和环境， 并能够在本文所述发明构想范 围内， 通过上述教导或相关领域的技术或知识进行改动。 而本领域人员所 进行的改动和变化不脱离本发明的精神和范围， 则都应在本发明所附权利 要求的保护范围内。

Claims

权利要求书
1、 一种测试 RRU上行链路时延的方法， 其特征在于， 包括： 射频拉远单元 RRU接收到测试信号后， 经过模拟数字转换器 ADC接 口采样数据后至数字下变频滤波器 DDC, 对 DDC的滤波器系数进行重新 配置后， 滤波输出所需的延时数据；
所述数据至通用公共无线接口 CPRI模块后，峰值检测模块对所述数据 进行检测， 在检测后计算得出上行链路时延。
2、 根据权利要求 1所述的方法， 其特征在于， 所述测试信号为方波脉 沖信号。
3、 根据权利要求 2所述的方法， 其特征在于， CPU接口模块使用板级 支持包 BSP命令对 DDC的滤波器系数进行重新配置。
4、 根据权利要求 3所述的方法， 其特征在于， 所述对 DDC的滤波器 系数进行重新配置具体为：
将原有的滤波器系数只保留一个非零值， 若该滤波器系数量化 bits位 宽为 n, 则将保留非零系数修改为 2n。
5、 根据权利要求 1至 4任一项所述的方法， 其特征在于， 所述峰值检 测模块通过状态机对所述数据进行检测。
6、 根据权利要求 5所述的方法， 其特征在于， 所述峰值检测模块通过 状态机对所述数据进行检测具体为：
峰值检测模块接收到帧频信号对检测计数器的触发， 检测计数器开始 计数； 通过 CPU配置的检测门限和 CRPI接口模块接收的数据进行对比， 若数据超过所述检测门限则认为信号达到并进行计数； 进入保持状态后， 输出计数结果。
7、 根据权利要求 6所述的方法， 其特征在于， 在检测后计算得出上行 链路时延具体为： CPU接口模块读取上行时延寄存器值， 减去信号源触发延时和判定到 达延时值， 得到上行链路时延值。
8、一种测试 RRU上行链路时延的装置， 包括模拟数字转换器 ADC接 口、 数字下变频滤波器 DDC、 通用公共无线接口 CPRI模块， 其特征在于， 还包括：
CPU接口模块，用于对 DDC的滤波器系数进行重新配置进入测试时延 模式， 并在峰值检测模块检测后计算得出上行链路时延；
峰值检测模块， 用于对进入 CPRI模块的数据进行检测。
9、 根据权利要求 8所述的装置， 其特征在于， CPU接口模块对 DDC 的滤波器系数进行重新配置进入测试时延模式具体为：
所述 CPU接口模块使用板级支持包 BSP命令对 DDC的滤波器系数进 行重新配置， 将原有的滤波器系数只保留一个非零值， 若该滤波器系数量 化 bits位宽为 n, 则将保留非零系数修改为 2n。
10、 根据权利要求 8或 9所述的装置， 其特征在于， 所述峰值检测模 块用于对进入 CPRI模块的数据进行检测具体为：
所述峰值检测模块用于接收到帧频信号对检测计数器的触发后， 检测 计数器开始计数； 通过 CPU配置的检测门限和 CRPI接口模块接收的数据 进行对比， 若数据超过所述检测门限则认为信号达到并进行计数； 进入保 持^ 态后， 输出计数结果。
11、 根据权利要求 10所述的装置， 其特征在于， 所述 CPU接口模块 根据峰值检测模块的检测得到上行链路时延具体为：
所述 CPU接口模块， 用于在检测进入保持状态后读取上行时延寄存器 值， 减去信号源触发延时和判定到达延时值， 得到上行链路时延值。
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