CN101931455A - 一种射频远端单元中基带与中频数据接口实现的装置和方法 - Google Patents

一种射频远端单元中基带与中频数据接口实现的装置和方法 Download PDF

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本发明涉及一种在射频远端单元(RRU)系统内基带与中频数据接口实现的方法和装置。该方法和装置主要由激光器、FPGA、CPU、数模转换器和模数转换器组成，方法利用现场可编程门阵列(FPGA)实现完成基带数据与中频数据之间进行传输，其中通过CPU控制模块将光纤载波选择和上下行时延调整信息下发给FPGA，由FPGA负责并行同时对上下行数据链路单元进行处理，经过基带与中频数据接口实现方法来完成与中频数据的接口，该方法和装置能够适用于不同制式的RRU并能方便的移植，其并行同时处理提高了实时性和其架构实现简单也大大节省了FPGA资源，有助于RRU降低成本和小型化。本发明具有架构实现简单、资源少、成本低、可移植性、适用性强和有利于系统稳定性的特点。

Description

一种射频远端单元中基带与中频数据接口实现的装置和方法
技术领域
本发明涉及一种射频远端单元中基带与中频数据接口实现的装置和方法。
背景技术
射频远端单元(RRU)是3G通信系统中重要的组成部分，是附属于基站(NODE B)的一个通信模块。射频远端单元主要功能是完成盲区覆盖，减少基站数量，该模块可以将数据通过光纤送到所依附的上级基站的基带单元(BBU)，该模块与基站的关系如附图1所示。
根据光接口标准协议，BBU需要将天线载波数据(AxC)和控制管理数据(C&M)同时发送给RRU，由RRU完成AxC和C&M数据的分离、提取，并根据C&M信息接收属于该RRU的AxC数据，通过时延调整、逻辑映射等处理后再将基带AxC数据发送给中频处理模块，由其完成数字上变频(DUC)、削峰运算(CFR)、数字预失真(DPD)、数模转换(ADC)等处理，最后由射频模块实现从中频到射频的转换，再经过功放模块通过天线发射出去。同理在上行链路方向，RRU需要从天线接收AxC数据，通过低噪声放大后由射频变为中频，再送到中频处理模块，由其完成模数转换(DAC)和数字下变频(DDC)处理，提取出基带AxC数据，通过逻辑解映射、时延调整后再与上行C&M数据按照光接口标准协议组帧，最后发送给BBU。在上述处理中，基带与中频数据接口的实现是一个比较关键的技术点，需要完成AxC的调度、链路时延调整、逻辑映射等处理，在非对称上下行链路如WCDMA和LTE天线分集系统中，还需要实现上下行链路的数据速率匹配，因此基带与中频数据接口直接影响着RRU系统的稳定性和可靠性。传统的实现方法是利用大量的寄存器和随机存储器(RAM)资源分别实现上述功能，不仅结构复杂、通用性差，而且还会增加系统的不稳定性，出现问题后也不利于问题的定位。
发明内容
本发明的目的是为了克服传统方法存在的缺陷，提供一种通用性强，架构实现简单，资源少、成本低、有利于系统稳定性的射频远端单元中基带与中频上下行数据链路接口的实现装置和方法，本发明可以适用于各种制式的RRU系统内上下行链路的基带与中频数据接口。本发明的装置是以现场可编程门阵列(FPGA)为核心，相对于中央处理器CPU和数字信号处理器DSP这些软件控制手段，FPGA是完全并行的硬件架构，处理速度快并且其设计的灵活性高，基于此并行硬件架构就可以同时独立的处理上下行链路的数据。
射频远端单元中基带与中频数据接口实现的装置，如图2所示，主要由以下几个部分构成：激光器、FPGA、CPU、数模转换器(DAC)和模数转换器(ADC)，FPGA分别与激光器、CPU、DAC和ADC相连，并行同时完成上下行链路的数据传输。该装置各个模块的功能如下：激光器负责同时完成光电信号和电光信号的转换；CPU负责提供载波选择和数据延时调整，并通过数据总线通知FPGA，以便FPGA根据CPU的配置信息能够正确地工作；FPGA负责实时处理激光器的电信号，并将电信号数据进行串并转换，基带的数据处理是根据接口协议来解析完成的，然后通过上下行数据链路基带与中频数据接口处理后，再分别与数字上变频(DUC)和数字下变频(DDC)接口相连，由DUC和DDC完成数字中频数据的处理；数模转换器和模数转换器是完成数字信号与模拟信号之间的转换。
射频远端单元中基带与中频数据接口实现的方法，包括上下行两条独立的数据链路，按以下步骤进行：
(1)激光器负责完成光信号和电信号之间的相互转换，并且同时发送和接收两条链路数据；
(2)FPGA的基带数据的处理是通过接口协议的解析来完成的，基带数据速率是光接口协议中最小物理载波数据速率的整数倍数，其中光接口协议中基带数据的最小物理载波数据速率为1.28Mbps；
(3)CPU通过配置FPGA的寄存器提供载波选择和数据延时信息，FPGA根据CPU下发的配置信息，对上下行链路同时进行载波选择和时延调整；
(4)FPGA并行硬件架构使独立的上下行链路同时工作，通过载波选择信号把基带中光纤上物理载波映射到相应的上下行链路的逻辑载波上，其中根据不同的制式的RRU来确定逻辑载波数P和其相应的基带与中频数据接口速率的整数倍数N；
(5)FPGA的基带与中频数据接口处理由载波数据选择通过CPU配置载波映射表，选取载波数据AxC，根据时延测量的结果经CPU完成时延配置，再由CPU配置载波交换表来完成载波交换，其中数据信号都是由上层配置下发并通过FPGA的双端口DPRAM来完成；
(6)下行链路中逻辑载波的数据通过FPGA的数字上变频内插得到数字中频信号，然后通过数模转换器变换为模拟中频信号；同时上行链路通过模数转换器将模拟中频信号变为数字中频信号，再由FPGA的数字下变频抽取到基带载波数据后由上行链路单元处理；
上述步骤(2)到步骤(6)重复执行，就实时完成RRU系统内基带与中频数据接口的实现。
本发明具有架构实现简单、资源少、成本低、可移植性、适用性强和有利于系统稳定性的特点。
附图说明
图1为3G系统中RRU与基站的位置示意图。
图2为本发明方法所采用的RRU系统基带与中频数据接口实现框图。
图3为本发明方法所采用的主要步骤流程图。
图4为本发明方法中上行数据链路与DDC接口的时序图。
图5为本发明方法中下行数据链路与DUC接口的时序图。
图6为3G系统中光接口速率为2.4576Gbps时10ms无线帧结构示意图。
具体实施方式
下面结合附图对本发明进行详细的说明：
本发明的装置，如附图2所示，主要由以下几个部分构成：激光器、FPGA、CPU、数模转换器(DAC)和模数转换器(ADC)，FPGA分别与激光器、CPU、DAC和ADC相连，并行同时完成上下行链路的数据传输。该装置各个模块的功能如下：激光器负责同时完成光电信号和电光信号的转换；CPU负责提供载波选择和数据延时调整，并通过数据总线通知FPGA，以便FPGA根据CPU的配置信息能够正确地工作；FPGA负责实时处理激光器的电信号，并将电信号数据进行串并转换，基带的数据处理是根据接口协议来解析完成的，然后通过上下行数据链路基带与中频数据接口处理后，再分别与数字上变频(DUC)和数字下变频(DDC)接口相连，由DUC和DDC完成数字中频数据的处理；数模转换器和模数转换器是完成数字信号与模拟信号之间的转换。
射频远端单元中基带与中频数据接口实现的方法，包括上下行两条独立的数据链路，按以下步骤进行：
(1)激光器负责完成光信号和电信号之间的相互转换，并且同时发送和接收两条链路数据；
(2)FPGA的基带数据的处理是通过接口协议的解析来完成的，基带数据速率是光接口协议中最小物理载波数据速率的整数倍数，其中光接口协议中基带数据的最小物理载波数据速率为1.28Mbps；
(3)CPU通过配置FPGA的寄存器提供载波选择和数据延时信息，FPGA根据CPU下发的配置信息，对上下行链路同时进行载波选择和时延调整；
(4)FPGA并行硬件架构使独立的上下行链路同时工作，通过载波选择信号把基带中光纤上物理载波映射到相应的上下行链路的逻辑载波上，其中根据不同的制式的RRU来确定逻辑载波数P和其相应的基带与中频数据接口速率的整数倍数N；
(5)FPGA的基带与中频数据接口处理由载波数据选择通过CPU配置载波映射表，选取载波数据AxC，根据时延测量的结果经CPU完成时延配置，再由CPU配置载波交换表来完成载波交换，其中数据信号都是由上层配置下发并通过FPGA的双端口DPRAM来完成；
(6)下行链路中逻辑载波的数据通过FPGA的数字上变频内插得到数字中频信号，然后通过数模转换器变换为模拟中频信号；同时上行链路通过模数转换器将模拟中频信号变为数字中频信号，再由FPGA的数字下变频抽取到基带载波数据后由上行链路单元处理；
上述步骤(2)到步骤(6)重复执行，就实时完成RRU系统内基带与中频数据接口的实现。
如图3所示的流程图中，在对下行链路基带与中频数据接口处理时，下行链路处理的数据是由接口协议解析出的IQ串行基带载波数据(baseIQ)，还包括相应的帧同步信号(syn)和使能信号(enb)。载波配置信号是来自CPU的配置数据，载波选择信号是通过CPU来配置载波映射表，选取载波数据AxC，根据上层时延测量的结果经CPU配置来完成时延处理，再由CPU配置载波交换表来完成对应的载波交换。对于逻辑载波上的I/Q两路数据速率都是最小物理载波数据速率的N倍的情况下，那么就对应每N个一组最小物理载波数据代表其中一个逻辑载波的数据，再通过载波选择分离出相应的逻辑载波P，以串行IQ的数据输出(DUCIQ)并相应给出每个码片同步标识信号(syn’)与数字上变频接口来实现如图5中所示的接口时序图。
如在3G中接口协议的数据速率为2.4576Gbps时，其10ms无线帧结构如图6所示，基带数据中包括48个数据速率为1.28Mbps的物理载波。对于在WCDMA RRU系统内下行链路中最大可支持4*5M，即P＝4，下行链路中基带与中频数据接口速率为3.84Mbps，相当于光接口中最小的物理载波数据速率的3倍，N＝3，通过载波映射选择后对应的48个光纤载波其中相应有P*N＝12个物理载波有效，并对应的每3个物理载波一组数据代表其中一个逻辑载波数据，将相应分离出的4个逻辑载波给出每个码片同步标识信号再与数字上变频接口。对于在TD-LTE RRU系统内下行链路中可支持5M/10M/15M/20M四种不同的带宽，在5M带宽的情况下，下行链路中基带与中频数据接口速率为7.68Mbps，相当于光接口中最小的物理载波数据速率的6倍，N＝6，此时对应的每6个物理载波数据代表其中一个逻辑载波数据，10M带宽时基带与中频数据接口速率为15.36Mbps，此时N＝12，对应的每12个物理载波数据代表其中一个逻辑载波数据。以此类推，20M带宽时基带与中频数据接口速率为30.72Mbps，此时N＝24，对应的每24个物理载波数据代表其中一个逻辑载波数据，并且TD-LTE RRU系统中数据处理为双通道，此时逻辑载波P＝2，将分离出的逻辑载波，以串行IQ的数据输出并相应给出每个码片同步标识信号再与数字上变频接口来实现。对于在TD-SCDMA RRU系统内A频段最大可支持12载波P＝12，B频段最大可支持9载波P＝9，下行链路中基带与中频数据接口速率为1.28Mbps，与光接口中最小的物理载波数据速率相同，此时N＝1，对应的每一组物理载波数据就代表其中一个逻辑载波数据，将分离出的逻辑载波给出每个码片同步标识信号再与数字上变频接口。
如图4中所示的接口时序图，在对上行链路基带与中频数据接口处理时，上行链路处理的数据是数字下变频并行送来的逻辑载波上的数据(ddcI/ddcQ)，通过相应给出的使能信号(valid)来采集P组逻辑载波上的数据，对于每个逻辑载波的I/Q两路数据率都为N倍的最小物理载波数据率，则需要连续采集N个时钟周期的数据，即每个逻辑载波的数据要相当于N个光纤物理载波的数据，进行并串转换后将I/Q载波数据依次写入到双口DPRAM中，连续写入N个时钟周期，P个载波上的I/Q数据，相应映射到光纤物理载波上，对应的如第一个逻辑载波上N个时钟周期的数据为第1、2、3、...N的光纤物理载波的数据；第二个逻辑载波上N个时钟周期的数据为第N+1、N+2、N+3、...2N的光纤物理载波的数据；第三个逻辑载波上N个时钟周期的数据为第2N+1、2N+2、2N+3、...3N的光纤物理载波的数据，以此类推，最后一个逻辑载波第P载波上N个时钟周期的数据为第(P-1)N+1、(P-1)N+2、(P-1)N+3、...PN的光纤物理载波的数据。其中利用乒乓操作实现方法来重组逻辑载波的I/Q数据为48个数据速率为1.28Mbps的光纤物理载波数据。
如在3G中接口协议的数据速率为2.4576Gbps时，基带数据包括48个数据速率为1.28Mbps的物理载波数据。对于在WCDMA RRU系统内上行链路的数据是数字下变频并行送来的双天线8载波的数据，其每个逻辑载波的I/Q两路数据速率都为7.68Mbps，即N＝6，P＝8，重组后的数据相当于48个数据速率为1.28Mbps的光纤物理载波数据。对于在TD-LTE RRU系统内上行链路中可支持5M/10M/15M/20M四种，在5M带宽时基带与中频数据接口速率为7.68Mbps，N＝6，10M带宽时基带与中频数据接口速率为15.36Mbps，此时N＝12，以此类推，20M带宽时基带与中频数据接口速率为30.72Mbps，此时N＝24，其中由于当基带与中频数据接口速率达到30.72Mbps时，需要使用FIFO或者是双口DPRAM来进行数据跨时钟域的方法来采集DDC送来的逻辑载波上的数据。TD-LTE RRU系统中数据处理为双通道，此时逻辑载波P＝2。对于在TD-SCDMA RRU系统内A频段最大可支持12载波P＝12，B频段最大可支持9载波P＝9，上行链路中基带与中频数据接口速率为1.28Mbps时，即与光接口中最小的物理载波数据速率相同，此时N＝1，对应的每一组物理载波数据代表其中一个逻辑载波。
对于接口协议中数据速率为4915.2Mbps或者9830.4Mbps及以上情况下也适合用此装置和方法来处理，只是N和P的倍数关系不同而已。
本发明的上述实例仅仅为说明本发明的方法实现，任何熟悉该技术的人在本发明所揭露的技术范围内，都可轻易想到其变化和替换，因此本发明保护范围都应涵盖在由权利要求书所限定的保护范围之内。

Claims (2)

1.射频远端单元中基带与中频数据接口实现的装置，主要由以下几个部分构成：激光器、FPGA、CPU、数模转换器(DAC)和模数转换器(ADC)，FPGA分别与激光器、CPU、DAC和ADC相连，并行同时完成上下行链路的数据传输；该装置各个模块的功能如下：激光器负责同时完成光电信号和电光信号的转换；CPU负责提供载波选择和数据延时调整，并通过数据总线通知FPGA，以便FPGA根据CPU的配置信息能够正确地工作；FPGA负责实时处理激光器的电信号，并将电信号数据进行串并转换，基带的数据处理是根据接口协议来解析完成的，然后通过上下行数据链路基带与中频数据接口处理后，再分别与数字上变频(DUC)和数字下变频(DDC)接口相连，由DUC和DDC完成数字中频数据的处理；数模转换器和模数转换器是完成数字信号与模拟信号之间的转换。
2.射频远端单元中基带与中频数据接口实现的方法，包括上下行两条独立的数据链路，按以下步骤进行：
(1)激光器负责完成光信号和电信号之间的相互转换，并且同时发送和接收两条链路数据；
(2)FPGA的基带数据的处理是通过接口协议的解析来完成的，基带数据速率是光接口协议中最小物理载波数据速率的整数倍数，其中光接口协议中基带数据的最小物理载波数据速率为1.28Mbps；
(3)CPU通过配置FPGA的寄存器提供载波选择和数据延时信息，FPGA根据CPU下发的配置信息，对上下行链路同时进行载波选择和时延调整；
(4)FPGA并行硬件架构使独立的上下行链路同时工作，通过载波选择信号把基带中光纤上物理载波映射到相应的上下行链路的逻辑载波上，其中根据不同的制式的RRU来确定逻辑载波数P和其相应的基带与中频数据接口速率的整数倍数N；
(5)FPGA的基带与中频数据接口处理由载波数据选择通过CPU配置载波映射表，选取载波数据AxC，根据时延测量的结果经CPU完成时延配置，再由CPU配置载波交换表来完成载波交换，其中数据信号都是由上层配置下发并通过FPGA的双端口DPRAM来完成；
(6)下行链路中逻辑载波的数据通过FPGA的数字上变频内插得到数字中频信号，然后通过数模转换器变换为模拟中频信号；同时上行链路通过模数转换器将模拟中频信号变为数字中频信号，再由FPGA的数字下变频抽取到基带载波数据后由上行链路单元处理；
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