WO2009089715A1 - Procédé et dispositif pour un acheminement optimisé de tranches - Google Patents

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WO2009089715A1
WO2009089715A1 PCT/CN2008/073457 CN2008073457W WO2009089715A1 WO 2009089715 A1 WO2009089715 A1 WO 2009089715A1 CN 2008073457 W CN2008073457 W CN 2008073457W WO 2009089715 A1 WO2009089715 A1 WO 2009089715A1
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wafer
path
time
module
efficiency
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PCT/CN2008/073457
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Baolin Ma
Baoquan Wang
Lin Cui
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Beijing Nmc Co., Ltd.
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Definitions

  • the present invention relates to the field of process data processing technologies, and in particular, to a method and apparatus for wafer optimization scheduling in the semiconductor manufacturing industry. Background technique
  • Production planning and scheduling systems can help semiconductor manufacturers achieve these factors to some extent.
  • the dispatching system is an important part of realizing the optimization of production management in semiconductor manufacturing enterprises, and is an indispensable part of realizing enterprise informationization.
  • SUMMARY OF THE INVENTION The present invention has been made in view of how wafer scheduling can be optimally implemented in a wafer processing process in the semiconductor manufacturing industry.
  • etching process of the wafer For example, in the production of wafers, an important part is the etching process of the wafer.
  • N wafers are placed in a Cassette, there may be M Cassettes at each moment, M is generally 1 ⁇ 3, and the wafers to be processed by the etch machine have N*M slices)
  • Allocating a routing information ie, the order of modules accessed by the processing process of the wafer, performing different processing processes
  • the etching machine analyzes according to the routing information of the wafer, and distributes the access path of the wafer according to the processing capability of each component of the etching machine.
  • the etching machine equipment is the equipment used to handle the etching process of the wafer, and may involve the following different process modules (a process module and various auxiliary modules):
  • Cassette A container for loading wafers that contains multiple slots, each of which can hold a single wafer.
  • Atmospheric manipulator responsible for the atmosphere from Cassette, Aligner (positioner) and
  • Load Block A sealable container that acts as a buffer between the atmosphere and the vacuum unit.
  • the Load Block can also hold multiple wafers.
  • Aligner is the calibration device for the wafer.
  • Vacuum manipulator Transfer the wafer between the Load Block and the Process Module.
  • the vacuum manipulator can be a two-arm manipulator that can hold two wafers at the same time, but in general, only one can be processed at a time. Transfer of wafers.
  • the Process Module is responsible for the etching process of the wafer.
  • an etch machine may contain three Cassettes—an atmospheric manipulator, two Load Blocks, a vacuum manipulator, multiple Process Modules, and an Aligner.
  • the etch machine Before a wafer is etched, the etch machine is first removed from the Cassette by an atmospheric manipulator and placed in a sealed Load Block module (which is responsible for pumping and aerating the wafer during atmospheric and vacuum chamber transfer).
  • the vacuum robot removes the wafer from the Load Block and places it into the Process Module for processing according to the needs of the process (a wafer may access different process modules to complete all processes).
  • the vacuum robot will It is taken out and placed in the Load Block.
  • the Load Block is then inflated and placed in the Cassette by an atmospheric manipulator. The processing of one wafer is completed.
  • the etching machine needs to consider how to distribute the modules/mechanisms during the processing of the wafer. The wafer, thereby maximizing the throughput of the etch machine.
  • the technical problem to be solved by the present invention is to provide a method and system for optimal wafer scheduling, which can obtain an optimal wafer transmission path from the viewpoint of process time efficiency, and reduce the work as much as possible.
  • the idle time of the art module increases the capacity and efficiency of the system.
  • the present invention discloses a method for optimizing wafer scheduling, including the following steps: obtaining the number of wafers required to run the system and the process sequence of each wafer; and calculating the number of wafers according to the number of wafers and the process sequence of each wafer a running path of the wafers; the path is a set of moving sequences of the respective wafers in time; evaluating the plurality of wafer running paths according to the process time efficiency of the system, and storing the path with the highest system process time efficiency as the optimal path to the scheduling queue; Each wafer is scheduled according to a path in the dispatch queue.
  • the system process time efficiency of a path can be calculated by: calculating the time of processing in each process module in the system and calculating the overall running time of the system; using the process time and overall operation The ratio of time, describing the system process time efficiency of the path; the overall run time includes process time and idle time.
  • the system process time efficiency of a path can also be calculated by: calculating the time for performing process processing in each process module in the system; calculating the idle time of each process module of the system; and using the process time described And the ratio of idle time to the system process time efficiency of the path.
  • the wafer running path includes all process steps required for each wafer to be processed; or the wafer running path includes only a set of process step sequences within a certain number of steps.
  • an apparatus for optimizing wafer scheduling including: an interface module, configured to acquire a number of wafers required to run the system, and a process sequence of each wafer;
  • a path simulation module configured to calculate, according to the number of wafers and the process sequence of each wafer, a plurality of wafer running paths; the path is a set of moving sequences of respective wafers in time;
  • a path evaluation module configured to evaluate the plurality of wafer running paths according to a process time efficiency of the system, and save the path with the highest system process time efficiency as an optimal path to the scheduling queue;
  • a scheduling module is configured to schedule each wafer according to a path in the scheduling queue.
  • the path evaluation module further comprises the following modules for calculating system process time efficiency:
  • a first calculation module configured to calculate a time period for performing processing in each process module in the system
  • a second calculation module configured to calculate an overall running time of the system
  • An efficiency calculation module is configured to describe a system process time efficiency of the path by using the process time and the overall operation time; the overall operation time includes a process time and an idle time.
  • the path evaluation module may further comprise the following modules for calculating system process time efficiency:
  • a first calculation module configured to calculate a time period for performing processing in each process module in the system
  • a second calculation module configured to calculate idle time of each process module of the system
  • the efficiency calculation module is configured to describe the system process time efficiency of the path by using the process time and the ratio of idle time.
  • the wafer running path includes all process steps required for each wafer to be processed; or the wafer running path includes only a set of process step sequences within a certain number of steps.
  • an apparatus for optimizing wafer scheduling including: an interface manager, configured to complete interaction management between the device and other devices; and the interaction management includes acquiring a chip required to run the system The number and process sequence of each wafer, as well as the output scheduling team ⁇
  • a master controller configured to be responsible for thread management of the path calculator, and save the obtained optimal path to the scheduling queue
  • An object manager configured to store and maintain attribute data of each object related to the device; the object includes a wafer and a process module;
  • Path calculator for the number of wafers and the process sequence of each wafer, and object management Relevant attribute data in the device, simulating the wafer running path and evaluating the output optimal path according to the process time efficiency of the system; the path is a set of moving sequences of each wafer in time.
  • the wafer running path includes all process steps required for each wafer to be processed; or the wafer running path includes only a set of process step sequences within a certain number of steps.
  • the present invention has the following advantages:
  • the invention constructs a system process time efficiency function, performs n-step simulation on all possible scheduling sequences of the system, and obtains an optimal path of output through further analysis. Therefore, the solution of the invention can increase the productivity of the system and reduce the production cost, thereby bringing higher benefits to the production enterprise.
  • the scheme of the invention uses a segmentation simulation strategy, and seeks to improve the system productivity while searching for an algorithm that reduces computational consumption, thereby realizing rapid response of the system.
  • FIG. 1 is a flow chart showing the steps of an embodiment of a method for optimizing wafer scheduling according to the present invention
  • FIG. 2 is a schematic diagram showing the steps of an N-step segmentation scheduling strategy according to the present invention.
  • FIG. 3 is a structural block diagram of an apparatus embodiment for optimizing wafer scheduling according to the present invention.
  • FIG. 4 is a schematic structural diagram of another apparatus for optimizing wafer scheduling according to the present invention. detailed description
  • the scheduling process flow of the present invention can operate in a variety of general purpose or dedicated computing system environments or configurations.
  • the invention may be described in the general context of computer-executable instructions executed by a computer.
  • a program module include routines, programs, objects, components, data structures, and the like that perform particular tasks or implement particular abstract data types.
  • the invention may also be practiced in distributed computing environments where tasks are performed by remote processing devices that are connected through a communication network.
  • program modules can be located in both local and remote computer storage media including storage devices. Referring to FIG. 1, an embodiment of a method for optimizing wafer scheduling according to the present invention is shown, which may specifically include:
  • Step 101 Obtain a number of wafers required to run the system and a process sequence of each wafer;
  • Step 102 Simulate calculation of a plurality of wafer running paths according to the number of wafers and the process sequence of each wafer; the path is time for each wafer Moving sequence set;
  • Step 103 Evaluate the plurality of wafer running paths according to the process time efficiency of the system, and save the path with the highest system process time efficiency as the optimal path to the scheduling queue;
  • Step 104 Schedule each wafer according to a path in the scheduling queue.
  • the system of the present invention is a process device or a plurality of process equipment combinations pointed to by the scheduling process.
  • the foregoing etching machine device is a system in the present invention, which includes a plurality of process modules and auxiliary modules. .
  • one of the core ideas of the present invention is to obtain an optimal path by performing simulation comparison on various feasible path branches, and scheduling the wafer according to the optimal path can improve production efficiency.
  • the optimal path is essentially a combination of multiple process steps of each wafer to minimize the idle time of the process module and maximize the role of the auxiliary module.
  • the time at which the wafer accesses the process modules in the system may include: time during which the process is performed, idle time.
  • time during which the process is performed the time at which the process is performed, idle time.
  • the efficiency of the wafer process can be described by the ratio of the sum of the process time of the wafer to the actual time. As formula (2)
  • Equation (2) shows the ratio of the time during which the wafer (k) is processed in all modules (i.e., the time when the equation (1) is equal to 1) to t in t time.
  • Equation (3) shows the ratio of the time and t of all wafers processed in each process module.
  • the system starts from the initial state and simulates each next possible state according to the process routing information of the wafer to establish a branch.
  • Each branch corresponds to a process of a certain chip, and simulates all possible systems for each branch. status.
  • a search tree is constructed.
  • the search tree is similar to a tree.
  • Each branch of the tree is the branch of the scheduling algorithm simulation.
  • the node of the tree is a system state. Then, sort each path according to the process time efficiency of the system, and select the best output.
  • this job contains 1 casette, there are 2 wafers in the cassette (the other is waferl, wafer2), and the route recipe of the wafer (routing information or process sequence information) defines the access order of the wafer.
  • Yes LA->PM1->LA
  • LA loader A
  • PM1 process module 1 (Process Module 1).
  • the present invention first simulates the placement of waferl through the TM (transport module) into the LA (this step is a branch), while calculating the time of waferl movement, and the idle time of LA and TM after processing this action.
  • the system enters a new state; then the algorithm calculates the state in which waferl is placed in PM1 or wafer2 after LA is placed in a new state (selecting waferl or wafer2 will produce different branches).
  • waferl is placed in this branch of PM1 for analysis.
  • the system After the waferl is simulated and placed in PM1, the system is in a new state. At this point, the simulation is continued according to the new state (selecting waferl to move to LA or wafer2 to LA), and so on, until all of waferl and wafer2
  • the access sequence ( LA->PM1->LA ) is simulated once. At this time, the system reaches the final state, and it can be compared according to the processing time required by different branches, and the optimal branch path is selected as the processing sequence.
  • the wafer 1 is processed (10 seconds); at this time, the system time efficiency is 10/(18+10);
  • LA is inflated for 10 seconds
  • wafer 2 is placed in LA (4 seconds;); LA is pumped for 10 seconds;
  • the wafer 2 is placed in the PM (4 seconds), the process is executed for 10 seconds; at this time, the system efficiency (10+10) / (18 + 10 + 10 + 4 + 10 + 4 + 10), ie 20/66 .
  • the calculation process is as follows:
  • PM processes the wafer 1 (10 seconds), and puts the wafer 2 on the robot (2 arms) (ie, takes 2 seconds), which is a parallel processing process; therefore, the PM processes the wafer.
  • the system efficiency at 1 o'clock is 10/( 22+10).
  • the wafer 2 is already on the robot, and is optimized with respect to the path 1, because the wafer 2 in the path 1 is still not moved in the original position.
  • the efficiency of path 2 is significantly higher than that of path 1, that is, the efficiency of path 2 is higher than that of path 1 (which is the optimal path).
  • the above process calculation time and the ratio of the whole process running time are used to describe the system process time efficiency. That is, in an embodiment of the present invention, the system process time efficiency of a path can be calculated by: calculating the time for performing process processing in each process module in the system; and calculating the overall running time of the system; The process time and the overall run time ratio are used to describe the system process time efficiency of the path; the overall run time includes process time and idle time.
  • those skilled in the art can also calculate the system process time efficiency of a path by: calculating the time of processing in each process module of the system and calculating the idle time of each process module of the system; The process time and the ratio of idle time to the system process time efficiency of the path.
  • the above calculation method also fully satisfies the definition and requirement of the system process time efficiency of the present invention.
  • the process time in path 1 and path 2 is the same).
  • an N-step segmentation scheduling strategy is illustrated, that is, given a search range N, only the results of the system simulation path within the N-step are simulated, and the path of the N-step is evaluated to determine the optimal
  • the path acts as a sequence of schedules. That is, in an embodiment of the present invention, the wafer running path may include all process steps required for each wafer to be processed; in another embodiment of the present invention, the wafer running path may also include only A collection of sequence of process steps within a certain number of steps.
  • the path simulation and evaluation process shown in Figure 2 can include the following steps:
  • Step 201 system initialization
  • Step 202 Determine whether the number of path steps n that have been simulated is less than the threshold value N. If it is not smaller, the simulation does not need to be continued, and the paths that have been simulated are directly evaluated, that is, proceed to step 206; if less, then Go to step 203;
  • Step 203 Obtain various process steps in the system that can be simulated
  • Step 204 Simulate various possible next process executions of each wafer; Step 205, after the simulation is completed, add step value n to 1; return to step 202;
  • Step 206 Evaluate an optimal path in each path according to a process time efficiency of the system.
  • Step 207 Save the optimal path to a scheduling queue, and end the path simulation and evaluation process.
  • the simulation is divided into segments, that is, a threshold N is set, indicating that if the algorithm When the depth of the simulation reaches N, it will not continue to count down, but simulate other branches. Small n represents the depth of the current algorithm simulation.
  • the method may include: an interface module 301, configured to acquire a number of wafers required to run the system and a process sequence of each wafer;
  • the path simulation module 302 is configured to simulate a plurality of wafer running paths according to the number of wafers and the process sequence of each wafer; the path is a set of moving sequences of each wafer in time; and the path evaluating module 303 is configured according to the system.
  • the processing time efficiency evaluates the plurality of wafer running paths, and the path with the highest system process time efficiency is saved as an optimal path to the scheduling queue; and the scheduling module 304 is configured to schedule each wafer according to the path in the scheduling queue.
  • the path evaluation module may further include the following modules for calculating system process time efficiency:
  • a first calculation module configured to calculate a time to obtain a process in each process module in the system
  • a second calculation module configured to calculate an overall running time of the system
  • An efficiency calculation module is configured to describe a system process time efficiency of the path by using the process time and the overall operation time; the overall operation time includes a process time and an idle time.
  • the path evaluation module may further include the following modules for calculating system process time efficiency: a first calculation module, configured to calculate a time to obtain a process in each process module in the system;
  • a second calculation module configured to calculate idle time of each process module of the system
  • the efficiency calculation module is configured to describe the system process time efficiency of the path by using the process time and the ratio of idle time.
  • the wafer running path may include all process steps required for each wafer to be processed; or the wafer running path may include only a set of process step sequences within a certain number of steps.
  • an apparatus for wafer optimization scheduling is illustrated, which includes:
  • the interface manager 401 is configured to complete interaction management between the device and other devices.
  • the interaction management includes an output scheduling queue 405.
  • the interaction management may further include: starting, stopping, and etching machine state information of the path calculator Synchronization and so on.
  • the main controller 402 is configured to be responsible for thread management of the path calculator, and save the obtained optimal path to the scheduling queue 405.
  • An object manager 403 configured to store and maintain attribute data of each object related to the device; the object includes a wafer and a process module; the attribute data includes a number of wafers required to run the system and a process sequence of each wafer; object management
  • the 403 is a database inside the device.
  • the object manager 403 can store all relevant object information in the current etch machine system, including wafer, route recipe, process recipe, TM, PM, Load Blok ⁇ Cassette, Job, and the like.
  • the object calculated by the scheduling algorithm is the moving sequence of the wafer in the job.
  • the wafer belongs to a Cassette, and the Job may contain one or more Cassettes.
  • Each wafer has a route recipe that specifies the order in which the wafer needs to move.
  • These modules include TM, PM, Load Block, Cassette, and so on. Where PM is the process module, and the rocess recipe (which can be included in the route recipe) specifies the process parameters required for processing.
  • Path calculator 404 for simulating the chip according to the number of wafers and the process sequence of each wafer The path is run and the output optimal path is evaluated according to the process time efficiency of the system; the path is a set of moving sequences of individual wafers in time.
  • the scheduling algorithm of the path calculator 404 is to simulate according to the route recipe of each wafer, and calculate the optimal path of the wafer accessing each module sequence.
  • the wafer running path may include all process steps required for each wafer to be processed; or the wafer running path may include only a set of process step sequences within a certain number of steps.
  • the wafer process scheduling queue 405 in the apparatus of Figure 4 can be used to store the wafer process queues calculated by the path calculator 404 and to be responsible for scheduling queue maintenance.
  • the efficiency of the scheduling algorithm and the division of responsibilities of the scheduling algorithm can be improved. It should be noted that, in the calculation, it is judged whether the wafer capacity is full according to the definition of each module; if it is not full, another wafer can be placed in this module (of course, it is necessary to see whether there is a wafer to be placed at this time) In this module, according to the movement sequence of the wafer, etc.), if it is full, the wafer cannot be placed into the module.

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Description

一种晶片优化调度的方法和装置 技术领域
本发明涉及工艺数据处理技术领域， 特别是涉及一种半导体制造产业中 晶片优化调度的方法和装置。 背景技术
最好的质量、 最低的制造成本、 快速响应以及灵活性的特点， 这些因素 是左右半导体制造企业发展的关键因素。
生产计划与调度系统能够在一定程度上帮助半导体制造企业实现这些 因素。 调度系统是实现半导体制造企业生产管理优化的重要环节， 是实现企 业信息化不可或缺的重要组成部分。 本发明即是针对半导体制造产业中晶片 加工工艺过程中的如何能够最优化地实现晶片调度而提出的。
例如， 在晶片 （wafer )的生产过程中， 一个重要的环节就是晶片的刻蚀 工艺。 在刻蚀任务开始， 为每一个晶片 （N个晶片放到一个 Cassette中， 每 个时刻可以存在 M个 Cassette, M—般为 1~3 , 刻蚀机需要处理的晶片共有 N*M片 )分配一个路由信息（即晶片的加工工艺访问的模块的顺序， 进行不 同的工艺处理流程），刻蚀机根据晶片的路由信息进行分析，根据刻蚀机各个 机件的处理能力分配晶片的访问路径。
具体举例而言， 刻蚀机设备是用来负责晶片的刻蚀处理流程的设备， 可 能涉及以下不同的工艺过程模块 (一种工艺模块和多种辅助模块 ):
1、 Cassette (盒子）： 装载晶片的容器， 包含多个槽， 每个槽都可以容 纳一片晶片。
2、 大气机械手： 负责在大气状态下从 Cassette , Aligner (定位器）和
Load Block (装载器）之间传送晶片。 3、 Load Block (装载器）： 是一个可以密封的容器， 用以在大气和真空 机件之间传输晶片起到緩冲作用。 Load Block (装载器）也可以容纳多片晶 片。
4、 Aligner (定位器）是晶片的校准设备。
5、真空机械手： 在 Load Block (装载器 )和 Process Module (工艺模块 ) 之间传送晶片， 真空机械手可以是双臂机械手， 可以同时容纳 2片晶片， 但 一般的， 某一时刻只能处理一个晶片的传输。
6、 Process Module (工艺模块）用于负责晶片的刻蚀工艺。
一般的，一个刻蚀机可能包含 3个 Cassette,—个大气机械手， 2个 Load Block, 一个真空机械手， 多个 Process Module和一个 Aligner。
一个晶片进行刻蚀前， 刻蚀机首先通过大气机械手将其从 Cassette中取 出， 放到密封的 Load Block模块（负责晶片在大气和真空的腔室传输时进行 抽气、 充气的作用） 中， 真空机械手从 Load Block中取出晶片， 并根据工艺 的需要放到工艺模块（Process Module )中进行加工（一个晶片可能访问不同 工艺模块以完成所有的工艺 ), 当所有的工艺处理完毕，真空机械手将其取出 放到 Load Block中 , Load Block随后进行充气，并由大气机械手放到 Cassette 中， 一个晶片的加工处理完毕。
在实际的刻蚀过程中， 由于每个晶片的工艺流程不同、模块 /机件的处理 能力不同， 因此， 刻蚀机在进行晶片的加工过程中， 就需要考虑如何分配这 些模块 /机件给晶片， 从而使刻蚀机的产能达到最大。
总之， 目前需要本领域技术人员迫切解决的一个技术问题就是： 如何使 晶片传输路径最优化， 从而提高产能。 发明内容
本发明所要解决的技术问题是提供一种晶片优化调度的方法和系统， 能 够很好的从工艺时间效率的角度获得最优的晶片传输路径， 尽可能的减少工 艺模块空闲的时间， 提高系统的产能和效率。 为了解决上述问题， 本发明公开了一种晶片优化调度的方法， 包括以下 步骤： 获取系统所需运行的晶片数量以及各个晶片的工艺顺序； 依据晶片数 量及各个晶片的工艺顺序， 模拟计算得到多条晶片运行路径； 所述路径为各 个晶片在时间上的移动序列集合； 根据系统的工艺时间效率评价上述多条晶 片运行路径，将系统工艺时间效率最大的路径作为最优路径保存至调度队列； 依据调度队列中的路径对各个晶片进行调度。
优选的， 可以通过以下方式计算一路径的系统工艺时间效率： 计算得到 系统中各个工艺模块中进行工艺处理的时间和； 计算系统的整体运行时间； 釆用所述的工艺处理时间和 与 整体运行时间 的比，描述该路径的系统工艺 时间效率； 所述整体运行时间包括工艺处理时间和空闲时间。
优选的， 也可以通过以下方式计算一路径的系统工艺时间效率： 计算得 到系统中各个工艺模块中进行工艺处理的时间和； 计算系统的各个工艺模块 的空闲时间；釆用所述的工艺处理时间和 与 空闲时间 的比，描述该路径的 系统工艺时间效率。
优选的， 所述晶片运行路径包括各晶片加工完毕所需的所有工艺步骤； 或者， 所述晶片运行路径仅包括一定步数范围内的工艺步骤序列集合。
依据本发明的另一实施例， 还公开了一种晶片优化调度的装置， 包括： 接口模块， 用于获取系统所需运行的晶片数量以及各个晶片的工艺顺 序；
路径模拟模块， 用于依据晶片数量及各个晶片的工艺顺序， 模拟计算得 到多条晶片运行路径； 所述路径为各个晶片在时间上的移动序列集合；
路径评价模块， 用于根据系统的工艺时间效率评价上述多条晶片运行路 径， 将系统工艺时间效率最大的路径作为最优路径保存至调度队列；
调度模块， 用于依据调度队列中的路径对各个晶片进行调度。 优选的， 所述路径评价模块进一步包括用于计算系统工艺时间效率的以 下模块：
第一计算模块， 用于计算得到系统中各个工艺模块中进行工艺处理的时 间和；
第二计算模块， 用于计算系统的整体运行时间；
效率计算模块， 用于釆用所述的工艺处理时间和 与 整体运行时间 的 比， 描述该路径的系统工艺时间效率； 所述整体运行时间包括工艺处理时间 和空闲时间。
优选的， 所述路径评价模块也可以进一步包括用于计算系统工艺时间效 率的以下模块：
第一计算模块， 用于计算得到系统中各个工艺模块中进行工艺处理的时 间和；
第二计算模块， 用于计算系统的各个工艺模块的空闲时间；
效率计算模块， 用于釆用所述的工艺处理时间和 与 空闲时间 的比， 描述该路径的系统工艺时间效率。
优选的， 所述晶片运行路径包括各晶片加工完毕所需的所有工艺步骤； 或者， 所述晶片运行路径仅包括一定步数范围内的工艺步骤序列集合。
依据本发明的另一实施例， 还公开了一种晶片优化调度的装置， 包括： 接口管理器， 用于完成本装置与其他装置的交互管理； 所述交互管理包 括获取系统所需运行的晶片数量以及各个晶片的工艺顺序， 以及输出调度队 歹 |J ;
主控器， 用于负责路径计算器的线程管理， 以及将所获得的最优路径保 存至调度队列；
对象管理器， 用于存储和维护本装置相关的各个对象的属性数据； 所述 对象包括晶片和工艺模块；
路径计算器， 用于依据晶片数量及各个晶片的工艺顺序， 以及对象管理 器中的相关属性数据， 模拟晶片运行路径并根据系统的工艺时间效率评价输 出最优路径； 所述路径为各个晶片在时间上的移动序列集合。
优选的， 所述晶片运行路径包括各晶片加工完毕所需的所有工艺步骤； 或者， 所述晶片运行路径仅包括一定步数范围内的工艺步骤序列集合。 与现有技术相比， 本发明具有以下优点：
本发明通过构造系统工艺时间效率函数， 对系统所有的可能调度序列进 行 n步模拟， 并通过进一步的分析可以获得输出最优的路径。 因此， 本发明 方案可以提高系统的产能，降低生产成本，从而为生产企业带来更高的利益。
本发明方案在进行调度模拟的过程中， 釆用分段模拟策略， 在追求提高 系统产能的同时，寻找降低计算消耗的算法，从而可以实现系统的快速响应。 附图说明
图 1是本发明一种晶片优化调度的方法实施例的步骤流程图；
图 2是本发明一种 N步分段调度策略的步骤示意图；
图 3是本发明一种晶片优化调度的装置实施例的结构框图；
图 4是本发明另一种晶片优化调度的装置实施例的结构示意图。 具体实施方式
为使本发明的上述目的、 特征和优点能够更加明显易懂， 下面结合附图 和具体实施方式对本发明作进一步详细的说明。
本发明的调度处理流程可以在众多通用或专用的计算系统环境或配置 中运行。 例如： 个人计算机、 服务器计算机、 手持设备或便携式设备、 平板 型设备、 多处理器系统、 基于微处理器的系统、 网络 PC 包括以上任何系统 或设备的分布式计算环境等等。
本发明可以在由计算机执行的计算机可执行指令的一般上下文中描述， 例如程序模块。 一般地， 程序模块包括执行特定任务或实现特定抽象数据类 型的例程、 程序、 对象、 组件、 数据结构等等。 也可以在分布式计算环境中 实践本发明， 在这些分布式计算环境中， 由通过通信网络而被连接的远程处 理设备来执行任务。 在分布式计算环境中， 程序模块可以位于包括存储设备 在内的本地和远程计算机存储介质中。 参照图 1 , 示出了本发明一种晶片优化调度的方法实施例， 具体可以包 括：
步骤 101、 获取系统所需运行的晶片数量以及各个晶片的工艺顺序； 步骤 102、 依据晶片数量及各个晶片的工艺顺序， 模拟计算得到多条晶 片运行路径； 所述路径为各个晶片在时间上的移动序列集合；
步骤 103、 根据系统的工艺时间效率评价上述多条晶片运行路径， 将系 统工艺时间效率最大的路径作为最优路径保存至调度队列；
步骤 104、 依据调度队列中的路径对各个晶片进行调度。
本发明所述的系统就是调度过程所指向的一个工艺设备或者多个工艺 设备组合， 例如， 前述的刻蚀机设备就是本发明中所说的一个系统， 其包括 有多个工艺模块和辅助模块。
通过上述的步骤流程可以看出本发明的核心思想之一就是通过对各种 可行的路径分支进行模拟比较， 从而获得其中最优的路径， 按照该最优路径 调度晶片， 即可提高生产效率。 最优路径实质上就是各个晶片的多个工艺步 骤的统筹排序组合， 以最大程度的避免工艺模块的空闲时间， 最大化的发挥 辅助模块的作用。
下面从原理层面对本发明的路径模拟和评价过程加以描述。
首先， 在工艺期间， 晶片访问系统中的工艺模块的时间可以包括： 执行 工艺的时间、 空闲时间。 在某一时刻， 晶片是否正在进行工艺可以用下面的 函数表示： 其中， 1表示在时刻 t时， 晶片 k在工艺模块 i中执行工艺； 0表示晶片 k在工艺模块 i中处于空闲状态。 公式（1 ) 可以用于表示任何一个时刻晶片 k位于模块 i中的情况， i可能为 1-M (共 M个模块）。 也就是说， 当 i=l , 2, 3... ... M时， 分别表示晶片 k位于模块 1 , 2, 3 , ... ... M中。 如果公式（1 ) 的值等于 1 , 表示晶片 k在 i中， 并且正在进行工艺操作。 如果公式（1 ) 的 值等于 0时， 表示晶片 k在模块 i中没有任何处理， 也就是空闲状态。
其次， 可以釆用晶片的工艺处理时间之和与整个实际时间的比描述晶片 工艺的效率。 如公式（2 )
Figure imgf000009_0001
公式（2 )表示在 t时间内， 晶片 （k )在所有模块中进行工艺处理的时 间 （也就是公式（ 1 )等于 1的时间）与 t的比值。
最后， 系统工艺的时间效率可以表示为如下函数：
Figure imgf000009_0002
其中， n为系统中晶片的数量， 其中各模块中的晶片数量应当不超过模 块的容量。公式（ 3 )表示的是所有的晶片在各工艺模块中的进行工艺处理的 时间和 t的比率。根据上述分析，可以知悉本发明的目的就是找到使公式（3 ) 达到最大值的调度队列。 本发明可以为系统构造一个系统状态， 用于描述当前时刻系统中各个晶 片的所处状态， 并可以依据这些状态信息计算得到系统工艺时间效率。
系统从初始状态开始， 并根据晶片的工艺路由信息模拟计算每个下次可 能的状态以建立分支， 每个分支对应某个晶片的一个工艺过程， 针对每个分 支进行模拟计算出所有可能的系统状态。 当所有的晶片的所有工艺过程被模 拟后， 一个搜索树就被构造出来。 搜索树类似于一颗树， 树的每个分支就是 调度算法模拟的分支， 树的节点就是一个系统状态。 然后， 根据系统的工艺 时间效率对每个路径进行排序， 选择最好的进行输出即可。 具体举例说明如 下：
如当前有 1个 job (任务）， 这个 job包含 1个 cassette, cassette里有 2 个 wafer (分另 ll为 waferl , wafer2 ), wafer的 route recipe (路由信息或者工艺 顺序信息）定义 wafer的访问顺序是 (LA->PM1->LA)。 其中， LA是指装载器 A ( Load Block A ), PM1是指工艺模块 1 ( Process Module 1 )。
本发明首先模拟把 waferl通过 TM (传输模块， transport module )放到 LA中（这步就算做一个分支 ), 同时计算 waferl移动的时间，以及 LA和 TM 的处理这个动作后的空闲时间等。 当这些计算完成后， 系统进入一个新的状 态； 然后算法在新的状态下， 计算 waferl放到 PM1 或 wafer2放到 LA后的 状态 （选择 waferl或 wafer2就会产生不同的分支）。
此处以 waferl放到 PM1的这个分支进行分析。
当 waferl放到 PM1后， PM1需要根据 waferl的 Process recipe进行工艺， 当 waferl—放到 PM1中， 以及 waferl离开 PM1的这段时间就是 Plk ( t ), 如果 PM1在进行工艺则 Plk ( t )就等于 1 , 否则 =0。 （因此， 系统处理能力和 Plk(t) 相关， 本发明的目的就是希望 Plk(t)等于 1的时间与等于 0的时间之间的比率 越大越好， 也就是说 PM进行工艺的时间越是大于空闲时间就越好）。
waferl被模拟放到 PM1后， 系统又到了一个新的状态， 此时根据这个 新的状态再继续进行模拟（选择 waferl移动到 LA或 wafer2移动到 LA ) , 依 次类推， 直到 waferl和 wafer2的所有的访问顺序 （ LA->PM1->LA )都模拟 一遍。 这时系统达到了最终状态， 就可以根据不同分支所需要的处理时间进 行比较， 并选择最优的分支路径作为加工顺序。 下面对具体的路径评价过程进行描述： 假设调度算法的搜索树如下：
路径 1 :
wafer 1.LA -〉 wafer 1.PMl->waferl .LA->wafer2.LA->wafer2.PM->wafer2.L
A
路径 2:
Wafer 1.LA->wafer2.LA -〉 wafer 1.PMl->waferl .LA->wafer2.PMl->wafer2.
LA
假定 LA的处理时间 （抽气、 冲气）为 10秒， PM1的处理时间 （执行 Process recipe的时间为 10秒）。其它时间如 TM取片、放片等时间均为 2秒。 针对路径 1 , 计算过程如下：
假定晶片 1和 2经过 LA->PM时：
( 1 )、 晶片 1移动到 LA中， 移动时间为 4秒（包括取片和放片 ), 此时 t=4; 此时公式 3的效率为 0 (工艺时间 0 / 1 = 0/4 =0 );
( 2 )、LA进行抽气（10秒），然后把晶片 1放到 PM中（移动时间为 4 ), 此时 t=4+10+4=18; 而仍没进行工艺处理， 因此公式 3的系统时间效率仍为 0;
( 3 )、 本步骤中， 对晶片 1进行工艺处理（ 10秒）； 此时系统时间效率 为 10/ ( 18+10 );
( 4 )、 工艺执行完成后， LA充气 10秒， 晶片 2放到 LA中 （ 4秒；)； LA 抽气 10秒；
( 5 )、晶片 2放到 PM中（ 4秒 ),执行工艺 10秒；此时系统效率 （ 10+10 ) / ( 18 + 10 + 10 + 4 + 10 + 4 + 10 ), 即 20/66。 针对路径 2, 计算过程如下：
( 1 )、 晶片 1移动到 LA中， 然后把晶片 2移动到 LA中， 此时 t=8; ( 2 )、 LA抽气 10秒， 把晶片 1放到 PM中 （移动时间为 4 ); 此时系统 时间效率仍未 0 , t=8 + 10 + 4;
( 3 )、 PM对晶片 1进行工艺 ( 10秒 ), 同时把晶片 2放到机械手 ( 2个 手臂）上（即取片时间 2秒）， 这是一个并行处理的过程； 因此 PM处理完晶 片 1时的系统效率为 10/( 22+10)。 并且， 此时晶片 2已经在机械手上了， 相 对于路径 1更优化， 因为路径 1中的晶片 2仍然在原位置没动。
( 4 )、 PM对晶片 1进行工艺处理后， 机械手把晶片 2放到 PM中完成 处理工艺， 放片的时间为 2 秒， 处理工艺 10 秒； 则此时系统时间效率为 ( 10+10 ) I ( 22+10+2+10 ), 即 20/44。
从上面的详细计算过程可以明显看出， 路径 2的效率明显高于路径 1 , 即路径 2的效率高于路径 1 (为最优路径）。 需要说明的是， 上面的计算过程中都釆用所述的工艺处理时间和 与 整 体运行时间 的比， 来描述系统工艺时间效率。 即在本发明的一实施例中， 可 以通过以下方式计算一路径的系统工艺时间效率： 计算得到系统中各个工艺 模块中进行工艺处理的时间和； 计算系统的整体运行时间； 釆用所述的工艺 处理时间和 与 整体运行时间 的比，描述该路径的系统工艺时间效率； 所述 整体运行时间包括工艺处理时间和空闲时间。
但是实际应用中， 本领域技术人员也可以通过以下方式计算一路径的系 统工艺时间效率： 计算得到系统中各个工艺模块中进行工艺处理的时间和； 计算系统的各个工艺模块的空闲时间； 釆用所述的工艺处理时间和 与 空闲 时间 的比 ,描述该路径的系统工艺时间效率。上述计算方式也完全满足本发 明对系统工艺时间效率的定义和需求。
当然， 对于将晶片在当前系统中的所有工艺步骤都模拟完成的情况而 言， 其在各个工艺模块中进行工艺处理的时间和基本接近， 或者说在比较优 化的几条路径中基本接近。 因此， 在简单处理的情况下， 可以直接釆用系统 的整体运行时间作为描述该路径的系统工艺时间效率（可以参见前述对路径
1和路径 2的评价过程， 路径 1和路径 2中的工艺处理时间和是一样的）。 在复杂的实际应用中， 由于系统中的晶片数量较多， 产生的分支也会很 多， 构造出一棵搜索树的时间消耗 4艮大。 因此， 参照图 2, 示出了一种 N步 分段调度策略， 即给定一个搜索范围 N, 仅仅模拟 N步之内系统模拟路径的 结果，对 N步的路径进行评价，确定最优的路径作为调度的序列。也就是说， 在本发明的一实施例中， 所述晶片运行路径可以包括各晶片加工完毕所需的 所有工艺步骤； 在本发明的另一实施例中， 所述晶片运行路径也可以仅包括 一定步数范围内的工艺步骤序列集合。
图 2所示的路径模拟和评价过程可以包括以下步骤：
步骤 201、 系统初始化；
步骤 202、 判断已经模拟的路径步数 n是否小于阔值 N, 如果不小于， 则不需要继续模拟， 而直接对已经模拟好的各个路径进行评价即可， 即进入 步骤 206; 如果小于， 则进入步骤 203;
步骤 203、 获取系统中可以进行模拟的各个工艺步骤；
步骤 204、 对每个晶片的各种可能的下一个工艺执行情况进行模拟； 步骤 205、 模拟完成后， 将步数值 n加 1 ; 返回步骤 202;
步骤 206、 依据系统的工艺时间效率， 评价各个路径中的最优路径； 步骤 207、 将最优路径保存至调度队列， 并结束路径模拟和评价过程。 总的来说， 由于搜索树可能非常大， 因此，在本发明的一优选实施例中， 不模拟整棵树， 而是分成段进行模拟， 也就是说设定一个阔值 N, 表示如果 算法模拟的深度到达 N就不再继续往下算了， 而是模拟其它的分支。 小 n表 示当前算法模拟的深度。
还是以分支 1 , 2 为例。 如果定义阔值 N为 4, 那么算法模拟的结果就是：
分支 1 :
wafer 1.LA->waferl .PMl->waferl .LA->wafer2.LA (只有 4个节点） 分支 2:
Waferl .LA->wafer2.LA->wafer 1.PMl->waferl .La (只有 4个节点） n就是模拟过程中每个节点的深度标量， 如果该深度标量 n达到了阔值 N (即， n=N=4 )就不需要再往下模拟了。 参照图 3 , 示出了一种晶片优化调度的装置实施例， 具体可以包括： 接口模块 301 , 用于获取系统所需运行的晶片数量以及各个晶片的工艺 顺序；
路径模拟模块 302 , 用于依据晶片数量及各个晶片的工艺顺序， 模拟计 算得到多条晶片运行路径； 所述路径为各个晶片在时间上的移动序列集合； 路径评价模块 303 , 用于根据系统的工艺时间效率评价上述多条晶片运 行路径， 将系统工艺时间效率最大的路径作为最优路径保存至调度队列； 调度模块 304, 用于依据调度队列中的路径对各个晶片进行调度。
在本发明的一个装置实施例中， 所述路径评价模块可以进一步包括用于 计算系统工艺时间效率的以下模块：
第一计算模块， 用于计算以得到系统中各个工艺模块中进行工艺处理的 时间和；
第二计算模块， 用于计算系统的整体运行时间；
效率计算模块， 用于釆用所述的工艺处理时间和 与 整体运行时间 的 比， 描述该路径的系统工艺时间效率； 所述整体运行时间包括工艺处理时间 和空闲时间。
在本发明的另一装置实施例中， 所述路径评价模块可以进一步包括用于 计算系统工艺时间效率的以下模块： 第一计算模块， 用于计算以得到系统中各个工艺模块中进行工艺处理的 时间和；
第二计算模块， 用于计算系统的各个工艺模块的空闲时间；
效率计算模块， 用于釆用所述的工艺处理时间和 与 空闲时间 的比， 描述该路径的系统工艺时间效率。
如前述方法实施例， 所述晶片运行路径可以包括各晶片加工完毕所需的 所有工艺步骤； 或者， 所述晶片运行路径也可以仅包括一定步数范围内的工 艺步骤序列集合。 参照图 4, 示出了一种晶片优化调度的装置， 其包括：
接口管理器 401 , 用于完成本装置与其他装置的交互管理； 所述交互管 理包括输出调度队列 405; 所述交互管理还可以包括： 路径计算器的启动、 停止、 刻蚀机机件状态信息的同步等等。
主控器 402, 用于负责路径计算器的线程管理， 以及将所获得的最优路 径保存至调度队列 405。
对象管理器 403 , 用于存储和维护本装置相关的各个对象的属性数据； 所述对象包括晶片和工艺模块； 所述属性数据包括系统所需运行的晶片数量 以及各个晶片的工艺顺序； 对象管理器 403即本装置内部的一个数据库。
例如， 对象管理器 403可以存储当前刻蚀机系统中所有的相关的对象信 息, 包括 wafer、 route recipe、 process recipe、 TM、 PM、 Load Blok^ Cassette、 Job等对象。 调度算法计算的对象是 Job中的 wafer的移动序列， wafer属于 某个 Cassette, Job可能包含一个或多个 Cassette。 每个 wafer都有一个 route recipe指定 wafer所需移动的模块的顺序，这些模块包括 TM, PM, Load Block, Cassette等等。 其中 PM是工艺处理模块, 由 rocess recipe (该 rocess recipe 可以包含在 route recipe中）指定处理所需的工艺参数。
路径计算器 404, 用于依据晶片数量及各个晶片的工艺顺序， 模拟晶片 运行路径并根据系统的工艺时间效率评价输出最优路径； 所述路径为各个晶 片在时间上的移动序列集合。路径计算器 404的调度算法就是根据每个 wafer 的 route recipe进行模拟， 计算 wafer访问各个模块序列的最优路径。
如前述方法实施例， 所述晶片运行路径可以包括各晶片加工完毕所需的 所有工艺步骤； 或者， 所述晶片运行路径也可以仅包括一定步数范围内的工 艺步骤序列集合。
图 4所示装置中的晶片工艺调度队列 405可以用于存储路径计算器 404 计算的晶片工艺队列， 并负责调度队列的维护。 釆用上述分模块的结构实现 本发明， 可以提高调度算法的效率和责任的分工明确。 需要说明的是， 在计算的时候， 根据各模块的定义判断其晶片容量是否 已满； 如果不满， 则可以把另一个晶片放到这个模块中 （当然， 此时还要看 是否有晶片要放到这个模块中，根据晶片的移动序列判断等）， 如果已满， 则 不能放晶片到模块中。 任何一个系统状态时， 可能有多个晶片要放到同一个 模块中， 这时算法模拟把每个晶片都放到这个模块中， 这时就产生不同的模 拟分支。 最后根据每个分支的时间效率最大的原则选择最佳的分支即可。 本说明书中的各个实施例均釆用递进的方式描述， 每个实施例重点说明 的都是与其他实施例的不同之处， 各个实施例之间相同相似的部分互相参见 即可。 对于装置实施例而言， 由于其与方法实施例基本相似， 所以描述的比 较简单， 相关之处参见方法实施例的部分说明即可。
以上对本发明所提供的一种晶片优选调度的方法和装置， 进行了详细介 施例的说明只是用于帮助理解本发明的方法及其核心思想； 同时， 对于本领 域的一般技术人员， 依据本发明的思想， 在具体实施方式及应用范围上均会 有改变之处， 综上所述， 本说明书内容不应理解为对本发明的限制。

Claims

利 要 求 书
1、 一种晶片优化调度的方法， 其特征在于， 包括：
获取系统所需运行的晶片数量以及各个晶片的工艺顺序；
依据晶片数量及各个晶片的工艺顺序， 模拟计算得到多条晶片运行路 径； 所述路径为各个晶片在时间上的移动序列集合；
根据系统的工艺时间效率评价上述多条晶片运行路径， 将系统工艺时间 效率最大的路径作为最优路径保存至调度队列；
依据调度队列中的路径对各个晶片进行调度。
2、 如权利要求 1 所述的方法， 其特征在于， 通过以下方式计算一路径 的系统工艺时间效率：
计算得到系统中各个工艺模块中进行工艺处理的时间和；
计算系统的整体运行时间；
釆用所述的工艺处理时间和 与 整体运行时间 的比， 描述该路径的系 统工艺时间效率； 所述整体运行时间包括工艺处理时间和空闲时间。
3、 如权利要求 1 所述的方法， 其特征在于， 通过以下方式计算一路径 的系统工艺时间效率：
计算得到系统中各个工艺模块中进行工艺处理的时间和；
计算系统的各个工艺模块的空闲时间；
釆用所述的工艺处理时间和 与 空闲时间 的比， 描述该路径的系统工 艺时间效率。
4、 如权利要求 1所述的方法， 其特征在于，
所述晶片运行路径包括各晶片加工完毕所需的所有工艺步骤； 或者， 所述晶片运行路径仅包括一定步数范围内的工艺步骤序列集合。
5、 一种晶片优化调度的装置， 其特征在于， 包括：
接口模块， 用于获取系统所需运行的晶片数量以及各个晶片的工艺顺 序；
路径模拟模块， 用于依据晶片数量及各个晶片的工艺顺序， 模拟计算得 到多条晶片运行路径； 所述路径为各个晶片在时间上的移动序列集合；
路径评价模块， 用于根据系统的工艺时间效率评价上述多条晶片运行路 径， 将系统工艺时间效率最大的路径作为最优路径保存至调度队列；
调度模块， 用于依据调度队列中的路径对各个晶片进行调度。
6、 如权利要求 5所述的装置， 其特征在于， 所述路径评价模块进一步 包括用于计算系统工艺时间效率的以下模块：
第一计算模块， 用于计算得到系统中各个工艺模块中进行工艺处理的时 间和；
第二计算模块， 用于计算系统的整体运行时间；
效率计算模块， 用于釆用所述的工艺处理时间和 与 整体运行时间 的 比， 描述该路径的系统工艺时间效率； 所述整体运行时间包括工艺处理时间 和空闲时间。
7、 如权利要求 5所述的装置， 其特征在于， 所述路径评价模块进一步 包括用于计算系统工艺时间效率的以下模块：
第一计算模块， 用于计算得到系统中各个工艺模块中进行工艺处理的时 间和；
第二计算模块， 用于计算系统的各个工艺模块的空闲时间；
效率计算模块， 用于釆用所述的工艺处理时间和 与 空闲时间 的比， 描述该路径的系统工艺时间效率。
8、 如权利要求 5所述的装置， 其特征在于，
所述晶片运行路径包括各晶片加工完毕所需的所有工艺步骤； 或者， 所述晶片运行路径仅包括一定步数范围内的工艺步骤序列集合。
9、 一种晶片优化调度的装置， 其特征在于， 包括：
接口管理器， 用于完成本装置与其他装置的交互管理； 所述交互管理包 括获取系统所需运行的晶片数量以及各个晶片的工艺顺序， 以及输出调度队 歹' J ;
主控器， 用于负责路径计算器的线程管理， 以及将所获得的最优路径保 存至调度队列；
对象管理器， 用于存储和维护本装置相关的各个对象的属性数据； 所述 对象包括晶片和工艺模块；
路径计算器， 用于依据晶片数量及各个晶片的工艺顺序， 以及对象管理 器中的相关属性数据， 模拟晶片运行路径并根据系统的工艺时间效率评价输 出最优路径； 所述路径为各个晶片在时间上的移动序列集合。
10、 如权利要求 9所述的装置， 其特征在于，
所述晶片运行路径包括各晶片加工完毕所需的所有工艺步骤； 或者， 所述晶片运行路径仅包括一定步数范围内的工艺步骤序列集合。
PCT/CN2008/073457 2007-12-14 2008-12-11 Procédé et dispositif pour un acheminement optimisé de tranches WO2009089715A1 (fr)

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