WO2008007716A1

WO2008007716A1 - Material detection device

Info

Publication number: WO2008007716A1
Application number: PCT/JP2007/063847
Authority: WO
Inventors: Kazuo Nakazato
Original assignee: National University Corporation Nagoya University
Priority date: 2006-07-13
Filing date: 2007-07-11
Publication date: 2008-01-17
Also published as: US8129978B2; JP4883812B2; US20100007326A1; JPWO2008007716A1

Description

明細書

物質検出装置

技術分野

[0001] 本発明は、 DNA、生物細胞群、生体分子、生体物質、その他、電荷を有する物質、電荷分布、電荷の変化、容量変化をもたらす現象を検出する物質検出装置に関する。特に、電荷検出用トランジスタを行列状に配置し、制御回路と共に同一チップ上に集積した CMOSのバイオチップに関する。特に、 DNAの塩基配列を電気的に同定する物質検出装置の DNAチップに関する。

背景技術

[0002] 溶液中のイオン電荷を検出する方法として図 1に示す電荷検出トランジスタ ISFET ( Ion Sensitive Field Effect Transistor)が使われている。このトランジスタは基本的に金属-酸化膜-半導体電界効果型トランジスタ MOSFET (Metal-Oxide-Semiconducto r Field Effect Transistor)においてゲート電極が無ぐゲート絶縁膜に直接溶液が接しているものである。 ISFETについては例えば、下記非特許文献 1に詳しい記述があ

[0003] P型シリコン基板 1の中に高濃度 N型拡散層によりソース領域 2およびドレイン領域 3 を形成し、基板表面にゲート絶縁膜 4を設ける。このゲート絶縁膜 4の上には溶液 5が接し、溶液 5の中に参照電極 6を設ける。ソース 2およびドレイン 3の間の Si表面に反転層 7が形成されるようにバイアスを設定し、反転層を流れる電流から溶液中のイオン電荷を検出する。通常、 ISFETは定電流で動作させ、この場合には参照電極 6とソース 2 の間の電位差を検出することになる。特定のイオンの存在を検出するには、イオンが存在しなレ、溶液と調べたレ、溶液とでの電位差を測定する力イオン電荷により生じる電位差は数 10mVと小さぐその検出法には特別な注意が必要である。

[0004] 従来の ISFET制御回路の例を図 2に示す。 ISFETの閾値は製造ばらつきがあり、検出精度はその製造ばらつきよりも小さなものが要求されるため、ゲート電位差を逐次記憶し、測定の前後でその測定値を比較する方法が用いられる。この方法では、製造ばらつきを小さく抑えることよりも、製造後のトランジスタの特性変動やゲート絶縁膜の劣化を最小限に抑えることが求められる。

[0005] 図 2において、参照電極は常にグランドに接地されている。直流電源 Uref¾、らの電流は、ノード N1を通る抵抗 R01と R02との直列接続経路と、ノード N2を通る抵抗 R03と I SFETとの直列接続経路からなる。オペアンプにより、ノード N1とノード N2力 S同一電位となるように調整される。これにより、 ISFETには一定のドレイン電流 ROlUref / R03 (R 01 + R02)が流れ、ドレイン 'ソース間の電圧が一定値 R02 Uref / (R01 + R02)に保たれ、これらのトランジスタ動作点を満たすように Uoutが決まる。 ISFETをソース.フォロヮ一として用いることにより、検出範囲を大きくしている。また、 ISFETは常に ON状態に保たれ、溶液中に特異な電荷が発生しても反転層でのキヤリャ移動により補償されるようになっており、ゲート絶縁膜の劣化が起こりにくいように保たれる。更にドレイン' ソース間電圧は常に比較的低い電圧（例えば 0.5V)に保たれ、ホットエレクトロンの発生を防ぐことにより、ゲート絶縁膜の劣化や表面準位が発生しないように保っている。また、 Uoutにはダイオード Dl， D2が並列接続され、 ISFETのソース電圧が常に- 1.3V 〜3Vに保たれるように保護して!/、る。

[0006] また、下記特許文献 1には、電荷検出用トランジスタと参照用トランジスタとで差動増幅回路を構成して、物質がゲート上に存在する場合と存在しな!/、場合との差信号を出力することで、検出精度を向上させる技術が開示されている。

[0007] また、下記特許文献 2には、電荷検出用トランジスタと参照用トランジスタとをカレント 'ミラー回路のドレイン側に挿入して、それらのドレイン出力を差動増幅する回路が開示されている。これも、特許文献 1と同様に、物質がゲート上に存在する場合と存在しな!/、場合との差信号を出力することで、検出精度を向上させてレ、る。

[0008] また、特許文献 3には、電荷検出用トランジスタのゲート電極に接続される試料測定用電極を充電して、容量分圧により、測定用電極上の物質を検出する回路が開示されている。また、この文献には、電荷検出用トランジスタのゲート電極を充電した後、遮断して、ゲート電圧が低下する減衰特性を測定して、その減衰定数から物質を検出することが開示されて!/、る。

[0009] また、特許文献 5には、ゲートに一定電圧を印加して、ドレイン電流を一定とて、圧力を印加した時に変化するドレイン電圧で、圧力を測定する技術が開示されて!/、る。また、特許文献 6には、検出用の FETと非検出の FETとの差動出力で、検出用 FE Tで化学物質を検出するセンサが開示されて!/、る。

また、特許文献 7には、各種の大きさの検出面積を有した素子を用いて核酸を定量する装置が開示されている。これらの何れの文献においても、基本的には差動増幅を用いるものである。

[0010] 非特許文献 1： P. Bergveld, "Thirty years of ISFETOLOGY What happened in the p ast 30 years and what may happen in the next 30 years," Sensors and Actuators B 8 8 (2003) pp. 1-20

特許文献 1：特公平 7-74793号

特許文献 2：特開 2005-207797

特許文献 3：特開 2003-4697

特許文献 4：特表 2006-503279

特許文献 5：特開平 2-184728

特許文献 6：特開昭 61-118652

特許文献 7：特開 2004-309462

発明の開示

発明が解決しょうとする課題

[0011] 図 2は 1個の ISFET、 1個のオペアンプ、 3個の抵抗、 2個のダイオード、 1個の電池の個別部品を結線することにより装置を構成した場合に有効な回路であるが、 ISFETを例えば 16x16のマトリックス ·アレイ状に配置し、制御回路を含めたすべての回路を 1 チップ上に集積した装置の場合にはあまり有効な回路ではなレ、。制御回路は ISFET を保護するためにあり、 1個の ISFETにっき 1つの制御回路が必要である力 S、ォペアンプは大きな占有面積を占めるため、 16x16個のセルそれぞれに入れるのは現実的ではない。また、オペアンプのような増幅率の高い回路は発振やノイズの発生要因となるのでセル内に入れるのはできるだけ避けたい。更に、直流電源 Ure Sグランド '·レベルから浮いており、この電源の実現も困難である。

[0012] 電荷検出トランジスタをマトリックス.アレイ状に配置するデバイスは DNAチップ等の多くの応用が見込める。電荷検出トランジスタ 'アレイにより、超並列高スループット D NAシーケンシング、小型で可搬型の医療検査装置が実現可能である。ベッドサイドや在宅医療に十分適応できる診断技術の開発は先端医療の最重要課題である。また、近年では食品などの流通の迅速化と領域の拡大により、感染症の発生は、従来のように一部領域に留まらず、爆発的な勢いで拡散し、大量の患者を発生する原因になっている。このような感染予防では迅速な対応が必要で、その 1つに大規模な感染者を瞬時に同定する診断技術が必要である。このような診断技術を実現するデバイスとして、ここでは DNAチップを例に述べる。 DNAチップでは塩基配列の判っている複数のプローブ DNAをマトリックス 'アレイ上に固定しておく。次に調べたいターゲット DNAの溶液を浸ける。 DNAはそれと相補的な塩基配列を持つ DNAと 2重螺旋を作ること力、ら、 2重螺旋形成の有無からターゲット DNAの塩基配列を同定することができ

[0013] 一般的な方法としては、ターゲット DNAに蛍光体をつけ、プローブ DNAと反応させた後、洗浄し、蛍光体の有無を検出することにより判定を行う。この方法ではターゲット DNAに蛍光体をつける、蛍光体の有無を検出する、等の手続きに時間がかかり、光学系のため装置が大型になる欠点がある。

[0014] 一方、電荷検出トランジスタによる方法では、操作が自動化され装置も小型化されるメリットがある。し力もながら検出電位は微弱であるため各セル内に制御回路を組み込む必要があるが、その回路は通常の半導体集積素子を用い、面積が小さなものにしなければならない。ターゲット DNAの塩基配列同定には考えられるあらゆる塩基配列をもったプローブ DNAと反応させることが望まれ、反応を 1度に行うためには 100〜 1000万個のセルを 1チップ上に配置することが求められる。半導体チップのコストはチップ面積で決まり、チップ面積を小さくすることがコストダウンに直結するため、セルの面積を小さくすることが求められる。

[0015] 上記の文献は、基本的には、差動増幅を用いるものであり、上記した欠点を有している。

本発明は、上記の課題を解決するために成されたものであり、その目的は、小型で多種類又は平面的な分布を有する物質を検出する装置を実現することである。また、発明の他の目的は、検出精度を向上させることである。さらに、発明の他の目的は、一度で、未知の DNA構造を特定できる検出装置を実現することである。

また、他の目的は、小型化を実現した CMOSのバイオチップを実現することである

〇

課題を解決するための手段

[0016] 上記課題を解決するための第 1の発明は、以下の通りである。

第 1の発明は、電荷検出用電界効果トランジスタのゲートに付着する物質の電荷量を測定することで、この物質を特定する物質検出装置において、電荷検出用電界効果トランジスタと、電荷検出用電界効果トランジスタを流れる電流と端子間電圧を一定に制御する CMOSから成るカレント 'ミラー回路からなる制御回路と、を 1セルとして、該セルを行列配置させたことを特徴とする物質検出装置である。

[0017] 本件発明は、 CMOS回路で構成し、電荷検出用電界効果トランジスタに対して、端子間電圧とトランジスタを流れる電流を一定とする制御回路とを、各セルに配置して、セルを行列配列させたことを特徴とする。電荷検出用トランジスタは、いわゆるィオン感応電界効果トランジスタ（ISFET)として知られているトランジスタを用いることができる力 S、ゲート上に付着する物質の電荷によるゲート電位の変化によりチャネルの抵抗が変化するトランジスタであれば、なんでも良い。 MOSFET, MISFET, HE MT、 MESFETなどの電界効果トランジスタを用いることができる。また、ゲート電極は存在しても、存在しなくとも良い。後述するようにゲート電極を有する電荷検出用電界効果トランジスタを用いた場合には、各セルのトランジスタの初期動作点を同一に制御し、また、感度や線形性の高い動作点を任意に選択することができ、精度の高い検出が可能となる。本発明は、特に、 CMOSのバイオチップとして、有効である。

[0018] 第 2の発明は、第 1の発明において、制御回路は、電荷検出用電界効果トランジスタが一方の電流路に揷入され、第 1抵抗、第 1トランジスタ、又は、第 1ダイオードが他方の電流路に電荷検出用電界効果トランジスタと対称位置に揷入され、 PMOSFE Tによる第 1カレント 'ミラー回路と NMOSFETによる第 2カレント 'ミラー回路との直列接続と、その直列接続のカレント 'ミラー回路に対して一定の電流を供給する電流源とから構成されることを特徴とする。 [0019] 本件発明は、電荷検出用トランジスタと第 1抵抗、第 1トランジスタ、又は、第 1ダイォ一ドとを対称位置に、 2つの電流路に揷入した PMOSFETと NMOSFETとのカレント 'ミラー回路で構成したことが特徴である。 PMOSFETと NMOSFETとの直列接続力 SCMOS回路を構成している。回路の負荷抵抗として機能する第 1抵抗は、抵抗の他、トランジスタ、ダイオードにより抵抗を実現しても良い。トランジスタやダイオードで負荷抵抗を実現することで、セルの寸法を小さくすることができる。特に、 100万個のようにセルを大規模に集積する場合に、トランジスタやダイオードを用いるとセルの大きさを小さくできるので有効である。

[0020] 第 3の発明は、第 2の発明において、第 1カレント 'ミラー回路は、 PMOSFETによるカスコード接続回路から成り、第 2カレント 'ミラー回路は、 NMOSFETによるカスコード接続回路から成ることを特徴とする。

ここで、カスコード接続回路は、各電流路において、共通の電流が流れるようにトランジスタのソースとドレインを接続することである。各電流路の対称位置にあるトランジスタのゲートは同一電位に接続されている。電荷検出用トランジスタは、通常は、ソース側に挿入される。使用される電源電圧の極性により、 PMOSFETと NMOSFETは最適に配置される。

[0021] 第 4の発明は、第 3の発明において、第 1カレント 'ミラー回路と第 2カレント 'ミラー回路とは、それぞれの電流路に揷入された第 2抵抗、第 2トランジスタ、又は、第 2ダイォードと、第 3抵抗、第 3トランジスタ、又は、第 3ダイオードを介して、それぞれ、直列接続されてレ、ることを特徴とする。

第 2抵抗又は第 3抵抗、又は、第 2トランジスタ又は第 3トランジスタ、又は、第 2ダイオード又は第 3ダイオードの電位の低い側の端子をカスコード接続された PMOSFE Tのゲートに接続し、第 3抵抗又は第 2抵抗、又は、第 3トランジスタ又は第 2トランジスタ、又は、第 3ダイオード又は第 2ダイオードの電位の高い側の端子を NMOSFET のゲートに接続する。これらの抵抗又はトランジスタ又はダイオードにより、カスコード接続されたトランジスタにバイアスを与えることができる。

[0022] 第 5の発明は、第 1乃至第 4の発明の何れ力、 1の発明において、電流源は、負荷である第 4抵抗、第 4トランジスタ、又は、第 4ダイオードを有したカレント 'ミラー回路により、定電流が供給される回路であることを特徴とする。

[0023] 第 6の発明は、第 5の発明において、第 1抵抗、第 2抵抗、第 3抵抗、第 4抵抗又は、第 1トランジスタ、第 2トランジスタ、第 3トランジスタ、第 4トランジスタ、又は、第 1ダイオード、第 2ダイオード、第 3ダイオード、第 4ダイオードは、同じ材料で形成されることを特徴とする。これにより、各抵抗、各トランジスタ、各ダイオードの温度係数を一定とすること力 Sでき、特性の温度変動を抑制することができる。

[0024] 第 7の発明は、第 1乃至第 6の発明の何れ力、 1つの発明において、各セルは、電荷検出用電界効果トランジスタと同一構成の参照用電界効果トランジスタと、電荷検出用電界効果トランジスタを制御する制御回路と同一構成で、参照用電界効果トランジスタに電流を供給する参照用制御回路を有し、各セルは、電荷検出用電界効果トランジスタの動作状態に依存する出力信号と、参照用電界効果トランジスタの動作状態に依存する出力信号とを入力して差動増幅する第 1差動増幅器を有することを特徴とする。

電荷検出用電界効果トランジスタと参照用電界効果トランジスタとは、同一特性を有するように構成されるのが望ましレ、。通常は同一特性を有するようにするため同一サイズのものを用いる力同一特性を有するように構成されれば、大きさの差異はあつても良い。上記の出力信号は、電荷検出用電界効果トランジスタ、参照用電界効果トランジスタの、それぞれの動作状態、すなわち、ゲート電圧に応じて変化する出力信号であればどの点からの出力信号であっても良い。例えば、出力信号をソースホロワとして出力する場合には、電荷検出用電界効果トランジスタ、参照用電界効果トランジスタのソース端子の電位を出力信号とする。逆に、ドレインホロワとして出力する場合には、電荷検出用電界効果トランジスタ、参照用電界効果トランジスタのドレイン端子の電位を出力信号とすることも可能である。しかし、これらのトランジスタのグート電圧に応じた電位を出力できれば良いので、トランジスタのソース端子であっても、ドレイン端子であっても良いし、電荷検出用電界効果トランジスタや参照用電界効果トランジスタと、対称位置に存在する第 1抵抗、第 1トランジスタ、又は第 1ダイオードの端子電位を出力信号としても良い。

[0025] 第 8の発明は、第 1乃至第 6の発明の何れ力、 1つの発明において、セルの行列配列の領域の周辺部において、各行毎に、電荷検出用電界効果トランジスタと同一構成の参照用電界効果トランジスタと、電荷検出用電界効果トランジスタを制御する制御回路と同一構成で、参照用電界効果トランジスタに電流を供給する参照用制御回路を有し、各行毎に、電荷検出用電界効果トランジスタの動作状態に依存する出力信号と、参照用電界効果トランジスタの動作状態に依存する出力信号とを入力して差動増幅する第 2差動増幅器を有することを特徴とする。

参照用電界効果トランジスタと参照用制御回路は、全てのセルにおいて共通に 1つ設けることでも良いが、セルの行列配置が矩形となることを考えれば、行単位で、これらの回路を設けるの力設計上望ましいと言える。また、ここで、行とは、セルの X軸、 y 軸に沿った行列配置のうちの、一方の軸方向の配列の意味である。出力信号の意味は、第 7の発明と同一である。

[0026] 第 9の発明は、第 1乃至第 6の発明の何れ力、 1つの発明において、各セルは、電荷検出用電界効果トランジスタのソースにゲートが接続された出力トランジスタと、その出力トランジスタのソース側に接続され、出力トランジスタの出力を外部の選択信号に応じて通過 '遮断して、出力信号をセルの外部に出力するパスゲート'トランジスタと、パスゲート.トランジスタの出力信号をセルの行列配置領域の周辺部に伝送する信号線路とを有することを特徴とする。

選択信号は、行単位、列単位での選択の他、行と列の両者が選択されたところの 1つのセルを特定する信号であっても良い。

[0027] 第 10の発明は、第 9の発明において、セルの行列配置領域の周辺部に設けられ、信号線路からの出力信号を一方の入力端に入力する第 3差動増幅器と、第 3差動増幅器の 2入力端間を接続する抵抗又はトランジスタと、第 3差動増幅器の他の入力端と、各セルとを接続する帰還線路と、各セルにおいて設けられ、外部の選択信号に応じて、信号を通過 '遮断し、帰還線路を介して、帰還した出力信号を共通電位に帰還させる還流トランジスタとを有することを特徴とする。

選択信号の意味は、第 9の発明と同一である。よって、第 3差動増幅器は、選択信号が行選択であれば、列単位で設けられ、その数は列の数となる。逆に、第 3差動増幅器は、選択信号が列選択であれば、行単位で設けられ、その数は行の数となる。また、選択信号がセル単位であれば、第 3差動増幅器はセルの数に等しくなる。第 3 差動増幅器はオペアンプを含む概念である。上記の第 2差動増幅器の配置に関しても、第 3差動増幅器の配置と同様である。

[0028] 第 11の発明は、第 1乃至第 10の発明の何れ力、 1つの発明において、電荷検出用電界効果トランジスタは、絶縁膜上にゲート電極を有することを特徴とする。

[0029] 第 12の発明は、第 11の発明において、このゲート電極に対して充電又は遮断する充電用トランジスタを有することを特徴とする。電荷検出用電界効果トランジスタの初期動作点を設定するために、充電用トランジスタが設けられる。測定時には、充電用トランジスタはオフ状態となる。測定に影響を与えないためには、この充電用トランジスタの漏れ電流はできるだけ小さい方が望ましいが、測定時間における漏れ電流が無視できれば良い。また、漏れ電流を小さくするには、充電用トランジスタがオフの間であっても、充電用電源の電圧は、そのトランジスタに印加されている方が良い。

[0030] 第 13の発明は、第 7の発明において、各セルの参照用電界効果トランジスタは絶縁膜上にゲート電極を有し、各セルは、外部の充電制御信号により、このゲート電極に対して通電又は遮電する第 1充電用トランジスタを有し、各セルの電荷検出用電界効果トランジスタは絶縁膜上にゲート電極を有し、各セルは、電荷検出用電界効果トランジスタの動作状態に依存する出力信号と、参照用電界効果トランジスタの動作状態に依存する出力信号とを入力して差動増幅する第 4差動増幅器と、充電制御信号により通電又は遮電するトランジスタであって、この差動増幅器の出力を、電荷検出用電界効果トランジスタのゲート電極に印加する第 2充電用トランジスタを有することを特徴とする。

出力信号の意味は、第 7の発明と同一である。ゲート電極を有する参照用電界効果トランジスタと参照用制御回路とを各セルに設けたことが特徴である。差信号により、物質を検出するので、精度の高い検出が実行できる。

[0031] 第 14の発明は、第 8の発明において、参照用電界効果トランジスタは絶縁膜上にゲート電極を有し、外部の充電制御信号により、このゲート電極に対して通電又は遮電する第 1充電用トランジスタを有し、各セルの電荷検出用電界効果トランジスタは絶縁膜上にゲート電極を有し、電荷検出用電界効果トランジスタの動作状態に依存する出力信号と、参照用電界効果トランジスタの動作状態に依存する出力信号との差動増幅電圧を、電荷検出用電界効果トランジスタのゲート電極に印加し、充電制御信号により通電又は遮電する第 2充電用トランジスタを有することを特徴とする。出力信号の意味は、第 7の発明と同一である。参照用電界効果トランジスタと参照用制御回路とを行単位で設けることで、装置全体を小型化でき、構造を簡単化できる

〇

[0032] 第 15の発明は、第 11乃至第 14の何れかの発明において、電荷検出用電界効果トランジスタのゲート電極は、電荷検出用電界効果トランジスタ及び前記制御回路の直上に拡張された拡張ゲート電極であることを特徴とする。

ゲート電極を制御回路の直上にまで形成して、小型化したことが特徴である。

[0033] 第 16の発明は、第 15の発明のゲート電極の拡張を、参照用電界効果トランジスタにも、用いたことが特徴である。

[0034] 第 17の発明は、第 1乃至第 16の発明の何れ力、 1つの発明において、各セルに供給する電源電圧が 3Vから- 1. 3Vの間にあることを特長とする。

[0035] 第 18の発明は、第 1乃至第 17の発明の何れ力、 1つの発明において、セルの行列配置の 1つの行を選択するワード線と各列のセルからの信号を伝達するビット線を有することを特徴とする。

[0036] 第 19の発明は、第 13、第 14の発明において、第 1充電用トランジスタ、第 2充電用トランジスタに対して、それぞれ、それらのトランジスタがオフ状態の時に、ソース、ドレイン間端子電圧を零とするように、参照用電界効果トランジスタのゲート電極、電荷検出用電界効果トランジスタのゲート電極に接続されていない側の端子に、ゲート電極の電位に相当する電位を印加する第 5トランジスタ、第 6トランジスタを有することを特徴とする物質検出装置である。

[0037] 第 20の発明は、第 13、 14、 19の発明において、参照用電界効果トランジスタのゲート電極と第 5トランジスタとの間に配設され、第 1充電用トランジスタのオフ時にそのチャネルの電荷を吸収する第 7トランジスタと、電荷検出用電界効果トランジスタのゲート電極との間に配設され、第 2充電用トランジスタのオフ時のそのチャネルの電荷を吸収する第 8トランジスタを有することを特徴とする物質検出装置である。 [0038] 第 21の発明は、第 1乃至第 20の何れか 1の発明において、電荷検出用電界効果トランジスタのゲート電位を出力信号として出力する第 2出力回路を有する物質検出装置である。

第 22の発明は、第 7、第 8、第 13乃至第 21の何れかの発明において、参照用電界効果トランジスタのゲート電位を出力信号として出力する第 1出力回路を有する物質検出装置である。

[0039] 第 23の発明は、第 21の発明において、電荷検出用電界効果トランジスタのゲート電位が低下した時に、第 2出力回路の出力インピーダンスの上昇を抑制する第 2スタートアップ回路を有することを特徴とする物質検出装置である。

[0040] 第 24の発明は、第 22の発明において、参照用電界効果トランジスタのゲート電位が低下した時に、第 1出力回路の出力インピーダンスの上昇を抑制する第 1スタートアップ回路を有することを特徴とする物質検出装置である。

[0041] 第 25の発明は、第 1乃至第 24の何れか 1の発明において、各セルのトランジスタに対するバイアス電圧を付与する回路であって、隣接するセル間における少なくとも電荷検出用トランジスタを流れる基準電流を同一とするカレントミラー回路と、参照電流を入力して、基準電流をこの参照電流と同一とするカレントミラー回路とから成るバイァス回路を有することを特徴とする物質検出装置である。

[0042] 第 26の発明は、第 25の発明において、参照電流は、測定中にセルに対しては大きな値に、測定中ではないセルに対しては小さな値に制御されることを特徴とする物質検出装置である。

[0043] 第 27の発明は、第 1乃至第 16の発明の何れ力、 1つの発明において、物質検出装置は、 DNA、生体分子、生物細胞群、生体物質のうち、何れか一つを検出する装置であることを特徴とする。

発明の効果

[0044] 第 1、第 2の発明では、 CMOSから成るカレント 'ミラー回路で各セルの制御回路を構成したことにより、セル内に小さな面積で制御回路を入れることができ、それぞれのセル内の電荷検出用電界効果トランジスタを保護することができる。

また、セルを行列配置とすることで、多数の物質を一度に検出することができる。また、平面的に電荷分布を生じている物質であれば、その物質の平面的分布を検出すること力 Sできる。また、 NMOSFETと PMOSFETを組み合わせることにより部品点数が少なく低消費電力の回路を構成することができる。

[0045] 第 3の発明では、第 1及び第 2カレント 'ミラー回路を MOSFETのカスコード接続したので、チャンネル長が短!/、MOSFETで生じるチャンネル長変調効果を低減すること力できる。したがって、チャンネル長の短い MOSFETを用いて小型化を図っても精度を確保することができる。

[0046] 第 4の発明では、カレント 'ミラー制御に関与するトランジスタに対して、抵抗、トランジスタ、又は、ダイオードによりセルフバイアスを与えることができ、バイアス回路を必要とせず、回路構成を簡単にすることができる。

[0047] 第 5の発明により、カレント 'ミラー回路に定電流を与えることができ、第 6の発明では、各抵抗、各トランジスタ、又は、各ダイオードを同一材料で構成したので、抵抗やトランジスタやダイオードの温度変動による影響を排除することができる。

[0048] 第 7の発明では、各セルに検出すべき物質がゲートに付着しない参照用電界効果トランジスタを設けたので、検出信号を背景の参照信号と比較して出力するので、精度の高い検出が可能となる。また、第 8の発明では、参照用電界効果トランジスタとその制御回路は、セルの行列配列の行単位で設けたことから、回路を小型化することができる。

[0049] 第 9の発明により、各セルでの検出された信号を出力することができ、第 10の発明では、セルの行列配置の行単位で出力した信号を各セルに帰還させているので、同相ノイズによる影響を排除することができ、検出精度を向上させることができる。

[0050] 第 11の発明では、電荷検出用電界効果トランジスタのゲートにゲート電極を設けたので、ゲートを保護し自己組織化単分子膜により DNAや生体分子の固定化がしゃすくなる。また、第 12の発明では、各セルの電荷検出用電界効果トランジスタの初期の動作点を最適な領域に設定することができる。また、第 13の発明では、参照用電界効果トランジスタにおいてもゲート電極を有し、電荷検出用電界効果トランジスタの出力端子電位と参照用電界効果トランジスタの出力端子電位とが等しい状態になるように、電荷検出用電界効果トランジスタのゲート電極に電圧が印加される。よって、回路が簡単となるとともに、電荷検出用及び参照用のトランジスタにおいて、初期動作を同一動作点で動作開始させることができる。

また、第 14の発明では、参照用電界効果トランジスタ及びその制御回路をセルの行列配置の行毎に設けたことで、回路を小型化、簡略化できる。

[0051] 第 15の発明、第 16の発明では、ゲート電極を制御回路の直上にまで形成している。このため、ゲート部とトランジスタ部を分離することができ、反応を行わせるゲート部のみをデイスポーザブルとし、トランジスタ部は繰り返し使用することにより、経済性にも優れた計測技術を開発できるとともに回路の高集積化を図ることができる。

[0052] 第 17の発明では、電極の電圧範囲を制限することにより、電極と溶液との電解反応を防ぐことができ、安定な動作を得ること力できる。また、第 18の発明では、行列配置の各セルの信号を行単位で出力させることができ、回路構成が簡単となる。

[0053] 第 19の発明では、電荷検出用トランジスタ、参照用トランジスタのゲート電極に電荷の充電が完了した後に、充電用トランジスタがオフしても、その端子間電圧差がないように電圧が印加されるので、ゲート電極からの電流の漏れを防止できる。したがって、測定精度が向上する。

[0054] 第 20の発明では、ゲート電極への蓄積キャリアの量を精度良く制御できるので、測定精度が向上する。

[0055] 第 21、 22の発明では、電荷検出用トランジスタ、参照用トランジスタのゲート電位を出力信号とすることができ、測定精度を向上させることができる。

[0056] 第 23、第 24の発明では、電荷検出用トランジスタ、参照用トランジスタのゲート電位が低下して、トランジスタがオフ状態になろうとした時に、スタートアップ回路により、出力回路のトランジスタが動作状態を維持するので、出力インピーダンスの低下が防止できる。また、次の測定時のトランジスタの立ち上がりを速くすることができる。

[0057] 第 25の発明では、各セルのトランジスタのバイアス電圧が参照電流により、同一値に制御できるので、各セル間の測定精度のばらつきを小さくすることができる。したがつて、測定精度が向上する。

[0058] 第 26の発明では、測定中（走査中）のセルには、大きなドレイン電流を流して、測定精度を向上させ、休止中（走査されていない）のセルに対しては、小さなドレイン電流を流すことができる。これにより、測定精度を向上させた状態で、省電力化を図ることができる。

[0059] 第 27の発明により、各種の電荷を有した生体物体などの物質を検出するバイオセンサとして用いることが可能となる。

図面の簡単な説明

[0060] [図 1]従来の電荷検出トランジスタ ISFETの断面図。

[図 2]電荷検出トランジスタを制御する従来の回路図。

[図 3]本発明の第 1の実施例に係る検出装置の基本回路図。

[図 4A]本発明の第 1の実施例に係る検出装置の他の例を示した回路図。

[図 4B]本発明の第 1の実施例に係る検出装置の他の例を示した回路図。

[図 5]図 4Aの回路の動作波形を示した特性図。

[図 6]本発明の第 1の実施例に係る検出装置の他の例を示した回路図。

[図 7]図 6の回路の動作波形を示した特性図。

[図 8]本発明の第 1の実施例に係る検出装置の他の例を示した回路図。

[図 9]図 6の回路をマトリックス状に配置した実施例の検出装置を示した回路図。

[図 10]図 9の 1つのセルを示した配置図。

[図 11]従来のゲート電極付き電荷検出トランジスタ ISFETの断面図。

[図 12]本発明の第 2の実施例に係る検出装置の基本回路図。

[図 13]本発明の第 2の実施例に係る検出装置の他の例を示した基本回路図。

[図 14]図 13の回路による DNA検出の原理を示す図。（a)はプローブのシングル 'ストランド DNA9を付けた状態、（b)はターゲットの DNA10とハイブリダィゼーシヨンした状態を示した図。

[図 15]図 12と図 13の回路を組み合わせた本発明の第 2実施例に係る検出装置の他の例を示した基本回路図。

[図 16]本発明の第 2の実施例に係る検出装置の他の例を示した回路図。

[図 17]図 16の回路の動作波形を示した特性図。

[図 18]本発明の第 2実施例に係る検出装置の図 16の回路をマトリックス状に配置した検出装置の回路図。 [図 19]本発明の第 2の実施例に係る検出装置の他の例を示した回路図。

[図 20]図 19の回路をマトリックス状に配置した検出装置の回路図。

[図 21]本発明の第 3実施例に係る検出装置の回路図。

[図 22]本発明の第 3実施例に係る検出装置の他の構成を示した回路図。

[図 23A]第 3実施例に力、かる図 21の検出装置の入出力特性の測定結果を示す特性図。

[図 23B]第 3実施例に力、かる図 21の検出装置の入力電圧対全ドレイン電流特性の測定結果を示す特性図。

[図 24]第 3実施例に力、かる図 21の検出装置の出力と入力の差の全ドレイン電流に対する特性の測定結果を示す特性図。

[図 25]第 3実施例に力、かる図 21の検出装置において、純水とリン酸バッファ液を交互にチップ上に供給した時の出力の時間変化特性の測定結果を示す特性図。

[図 26]第 3実施例にかかる図 21の検出装置の周波数応答特性の測定結果を示す特性図。

[図 27]第 3実施例に力、かる図 22の検出装置を改良した検出装置の構成を示した回路図。

[図 28]図 27の検出装置のバイアス回路の構成を示した回路図。

[図 29]第 3実施例に力、かる図 22の検出装置における各セルの読み込みの回路を示した回路図。

[図 30]図 29の回路の実際の集積回路のパターンを示した図。

符号の説明

1 : P基板

2 :ソース

3：ドレイン

4 :ゲート絶縁膜

5 :溶液

6 :参照電極

7 :反転層 8:ゲート電極

9:プローブ DNA

10:ターゲット DNA

R01, R02, R03, Rl， R2， R3， R4， R5， R6， RL1, RL2，RLn:抵抗

Dl， D2:ダイオード

MN1, MN2, MN3, MN4, MN7, MN8, MN10, MN11, MN20, MN21, MN22,MN23, MN24, MN25, MN26, MN27, MN28, MN30, MN31, MN32, MN33, MN40, MN41, M N42, MN43, MN50, MN51, MN52, MN53, MN54, MN55,MN101, MN102, MN103, MN104, MN110, MN111，MN112:N型 MOSFET

MP1, MP2, MP3, MP4, MP50, MP51, MP101, MP102, MP103, MP104,MP110, MP111:P型 MOSFET

DAI, DA2， DAn, Damp, Dl， D2， Dll, D12， Dln，D21， D22， D2n:差動増幅器

SW， SW1, SW2, SWn:スィッチ

Wl， W2， Wm:ワード線

Bl， B2， Bn:信号ビット線

Gl， G2， Gn:グランド 'ビット線

Rl， R2， Rn:レファレンス泉

CI, C2， Cn:キャリブレーション線

発明を実施するための最良の形態

[0062] 以下、本発明を望ましい実施の形態に基づいて説明する。本件発明は、以下の実施例に限定されるものではない。

実施例 1

[0063] 図 3に本発明の基本回路を示す。 PMOSFETである MP1， MP2, NMOSFETである ΜΝΙ, MN2は常に飽和領域で動作するようにバイアスが設定されている。 MP1と MP 2、 MN1と MN2は、それぞれ同一サイズのトランジスタを用い、近接して設けることにより、特性が揃うようにする。 MP1および MP2は第 1カレント 'ミラー回路を構成し、 MN1及び MN2は、第 2カレントミラー回路を構成する。これらのカレントミラー回路により、 MP1 ， MN1, ISFETを流れる電流と MP2， MN2,第 1抵抗である抵抗 R1を流れる電流を同一の電流 1/2にする。 ISFETが検出用電界効果トランジスタである。以下、本明細書において、 PMOSFETは、単に、記号 MPとその後の番号で表す。 NMOSFETは、単に、記号 MNとその後の番号で表す。

[0064] 更に MN1と MN2を流れる電流が同一の場合にはノード N3と N4の電圧は N5の電圧から MNl, MN2の閾値とオーバードライブ電圧を引いた電圧となり、 MNl, MN2の特性が同一であれば N3と N4が同電位となる。これにより、 ISFETには一定のドレイン電流 1/2、一定のドレイン-ソース間電圧 R1 ' 1/2が印加される。参照電極はグランド '·レべルに固定され、 ISFETの動作点に対応して出力電圧 Voutが決まる。 VDD=3V， VSS= - 1.3Vとすることにより、 ISFETのソース電圧は- 1.3〜3Vの範囲に制限される。以上から、図 2と同一の機能を図 3の回路で実現することができる。図 3の回路は、 CMOS集積回路を用いることにより小さな面積で実現でき、更に、オペアンプを用いた場合に比べ発振等の動作上の不安定要因が無い利点を持っている。なお、抵抗 R1に代えて、トランジスタやダイオードを用いることも可能である。トランジスタやダイオードを用いることで、素子寸法を小さくでき、セルの集積度を向上させることができる。

[0065] 〔チャネル長変調効果の改善回路〕

図 3の回路において、 MOSFETである MP1， MP2, MNl, MN2のチャンネル長変調効果により、両経路の電流およびノード N3と N4の電位に差が生じ、所望の特性を得ることは困難である。この欠点を改良した回路を図 4Aに示す。ここで新たに付加された MP3， MP4は PMOSFET、 MN3, MN4は NMOSFETである。 MP1， MP2, MNl, M N2にそれぞれカスコード接続のトランジスタ MP3， MP4, MN3, MN4を付加している。

MP1, MP2、 MP3, MP4が第 1カレントミラー回路であり、 MNl, MN2、 MN3, MN4が第 2カレントミラー回路である。カスコード接続することによりチャンネル長変調効果を 1/( gm'ro)に小さくすることができる。ここに gm， roは MN3， MN4, MP3, MP4の相互コンダクタンス、出力抵抗であり、 gm'roはおおよそ 30の値を持つ。 MN10は電流 Iを生成する電流源である。 MP1， MP2, MP3, MP4, MNl, MN2, MN3, MN4, MN10の動作領域は常に飽和領域にある。

[0066] 以下、 0.35 H mの標準 CMOSプロセスを用いて設計試作した結果を示す。電源電圧 VDD=3V， VSS=_1.3V、 ISFETのドレイン-ソース間電圧 0.45V、ドレイン電流 15〃 A を設計値とした。これにより抵抗 R1は 30kQとなる。トランジスタはドレイン飽和電圧が 0.2V以下となるようにゲート幅を決め、チャンネル長変調効果が小さくなるようにチヤンネル長を 1 μ mに定めた。この結果、 MP1, MP2, MP3, MP4はチャンネル長 1 μ m、ゲート幅 10 μ mの PMOSFET、 MN1, MN2, MN3, MN4はチャンネル長 1 μ m、ゲート幅 4 μ mの NMOSFET、 MN10はチャンネル長 1 μ m、ゲート幅 10 μ mの NMOSFET を用いた。 MN10に流れる電流が 30 Aとなるように Vbを調整し、 Vb=_0.63Vとした。飽和動作する条件から Vbl=1.8V， Vb2=3Vに設定した。図 5に動作波形を示す。 VG は ISFETのゲート絶縁膜直上の電位である。 VGが- 0.5Vから 2.2Vの範囲で ISFETのソース電圧 VSは VGに比例し、ドレイン電圧 VDと VSの差は設計値の 0.45Vにほぼ保たれている。

[0067] また、この領域で ISFETのドレイン電流 IDは約 15 Aに保たれている。 VSの VGに対する傾きは、基板バイアス効果により、 1よりも小さく（約 0.85に）なっている。この基板電圧依存性を除く方法としては、 N型基板あるいはトリプル'ゥエル構造にし、 Pゥエル層を ISFETのソースに接続することが有効である。

また、図 4Aの回路においても、抵抗 R1に代えて、トランジスタやダイオードを用いても良い。

[0068] 図 4Aの回路の数を表 1に示す。

[0069] [表 1]

設計項目設計値

電源 VDD 3V

VSS -1.3V

Vb -0.63V

Vb1 1.8V

Vb2 3V

ISFET ID 15μΑ

VDS 0.45V

抵抗 R1 30kQ

PMOSFET MP1 , MP2，し =1μηι

MP3， MP4

NMOSFET MN1， MN2, し =1 μΓΠ

MN3, MN4 \Λ =4μηΐ

MN10 Ι_=1μπΐ

図 4Αの回路において抵抗 R1に代えて、ダイオード接続した第 1トランジスタを用いた例を図 4Βに示す。図 4Βでは、 ΜΝ1、 ΜΝ2のゲート電圧を入力とし、 ΜΝ40、 Μ Ν41、 ΜΝ42で構成されるカスコード接続のソースフォロワ一により出力電圧 Voutを得ている。この MN40、 MN41、 MN42で構成される回路が第 2出力回路である。また、後述するように、参照用の回路を用いる場合には、参照用電界効果トランジスタに対する同一の回路が第 1出力回路である。 MN5と MN6の特性が同じであれば M N5のゲート電圧はノード N6の電圧に等しくなり、 MN1、 MN2、 MN41の特性が同じであれば、 Voutはノード N6の電圧に等しくなる。従って、 Voutは ISFETのゲート電圧にほぼ近い値となる。 MN5と MN6、 MN1と MN2と MN41はセル内の近接した場所に形成され特性が揃うので、閾値ばらつきや基板バイアス効果に対し、改善された出力を得ることができる。

[0071] 〔カスケード接続トランジスタのノィァス〕

図 4Aの回路は電源電圧 VDD， VSSの他に 3つのバイアス Vb， Vbl, Vb2が必要である。これらの電圧を自動的に発生させた回路を図 6に示す。電流源は、第 4抵抗を構成する抵抗 R2と、 MN11と MN10とで構成されるカレントミラーで構成されている。 MN1 0を流れる電流はカレント ·ミラーにより NMOSFETである MN 11に流れる電流から移される。 MN11を流れる電流は抵抗 R2とダイオード接続されたトランジスタ MN11から決まる。 MN11のダイオード電圧を無視すれば電流は I = ( VDD - VSS ) /R2で与えられる。第 2抵抗である R3はその両端に MP1の飽和ドレイン電圧 D以上が発生するように設定する： R3〉2D/I。同様に第 3抵抗である R4はその両端に MN2の飽和ドレイン電圧 D以上が発生するように設定する： R4〉2D/I。

[0072] R3による降下電圧を MP1，MP2のソースとドレイン間に印加し、 R4による降下電圧を MN1、 MN2のドレインとソース間に印加するようにしている。これにより、カレントミラーのトランジスタが飽和動作するようにバイアスを与えている。 ISFETには、一定のドレイン電流 1/2、一定のドレイン 'ソース間電圧 VDS=I R1/2が印加される。 R3， R4の両端に発生する電圧， ISFETドレイン 'ソース間電圧はおおよそ抵抗比 R3/R2, R4/R2, R1 /R2で決まるため、これらの抵抗を同一材料で形成することにより、抵抗 'MOSFET特性の温度による変動の影響を受けに《なる。

[0073] しかし、 ISFETに流れる電流は抵抗 R2の温度による変動の影響を受ける。設計は図

4Aと同一とし、 R2は 120k Q， R3， R4は 15k Qとした。 R1が 30kQであることから、これを基本抵抗とし、 R2は 4個直列、 R3，R4は 2個並列で形成した。このようにすることにより、シート抵抗'コンタクト抵抗の成分を含めて、 Rl， R2, R3， R4の比はすべての温度で一定に保たれる。 MN11は MN10と同じチャンネル長 l ^ m、ゲート幅 10 ^ mの NMO SFETを用いた。 MN10, MN11を流れる電流を 30 Aとしているため、電源電圧 VDD =3V， VSS=_1.3Vで、 16x16個のマトリックス.アレイを用いた場合、アレイ全体の消費電力は 16 16 2 30 八 4.3¥=6601\¥である。図 7に回路動作波形を示す。新たに抵抗 R3, R4を加えたことにより、図 5に比べ、動作範囲の上限が 2.2Vから 1.8Vに減少している。し力もながら、外部からバイアスを供給する場合に比べ、回路に加わるノィズが低減する。

[0074] 図 6に示す回路の回路定数を表 2に示す。

[0075] [表 2]

図 6の回路において、抵抗 R3、 R4に代えて、トランジスタやダイオードを用いることも可能である。この場合にも、素子の寸法を小さくでき、同一面積当たりのセルの集積度を向上させることが可能となる。 [0077] 図 6の回路において線形な出力電圧の範囲は 1.2V(VDD-VT-4D-VDS)〜 -1.1V (VSS+D)であり、電圧の高い部分で動作の制限が大きい。電圧の高いところでの検出を重視するには PMOSFETと NMOSFETを交換した図 8の回路を適用する。図 8 の回路において線形な出力電圧の範囲は 2.8V(VDD-D)〜 0.5V (VSS+VT+4D+VD S)となる。図 8の回路における抵抗 R3、 R4もトランジスタやダイオードに代えることが可能である。

[0078] [検出装置の全体構成回路]

図 6の回路をセルとしてマトリックス 'アレイ状に配置した回路を図 9に示す。ワード泉 W1，W2， · · ·, Wmの電圧は通常、トランジスタ MNl l l, MN112のオフ 'ゲート電圧（例えば VSS)に設定している力 S、 1つの列を選択するときに、対応するワード線の 1本をォン 'ゲート電圧（例えば VDD)に設定する。ここでは第 1列を選択した場合を例にとり、 W1の電圧は VDD， W2, には VSSの電圧が印加されているとする。このとき、ノスゲートトランジスタ MN111，MN112が ON状態になり、その列のセル信号がビット線対 (Bl， Gl)，（B2， G2),…，（Bn， Gn)に出力される。各 ISFETの出力電圧を出カトランジスタであるソース.フォロワ一 MN110で受け、電流モードで周辺回路の差動アンプ DA l〜DAnに信号を伝達し、電流をセルに戻しグランドに接地している。 MN112が還流トランジスタであり、ビット線 B 1〜Bnが信号線路であり、ビット線 G；!〜 Gnが帰還線路である。これによりコモン 'ノード'ノイズの影響を低減している。電流パスのビット線対の間に抵抗 RL1， RL2,…， RLnを揷入し、抵抗間の電圧差を差動アンプ DAI, DA2, …， DAnで増幅する。この差動アンプが第 3差動増幅器に該当する。

[0079] 図 10に図 9の回路の 1セル部分の配置図を示す。 ISFETの大きさは 100 mxlOO m、制御回路を含むセルのサイズは 160 mxl40 mである。温度による特性変動を小さくするため、抵抗 R2は抵抗 R1の 4個直歹 IJ、抵抗 R3， R4は抵抗 R1の 2個並列を用いている。抵抗の加工寸法ばらつきを低減するため、抵抗の両端にダミー抵抗を設けている。

実施例 2

[0080] 図 1はゲート絶縁膜 4に直接溶液 5が接している場合の電荷検出トランジスタである力図 11に示すようにゲート絶縁膜 4上にゲート電極 8を設けた電荷検出トランジスタを用いても良い。ゲート電極を設けた電荷検出トランジスタによる DNA検出については、 ί列えは P. Estrtela, P. Migliorato, H. Takiguchi, H. Fukusnima, S. Nebashi, 'Ele ctrical detection of biomolecular interactions with metal-insulator-semiconductor di odes," Biosensors and Bioelectronics 20 (2005) pp. 1580—1586に記述されている。

[0081] この場合、ゲート電極 8はフローティング状態で用いることになる力初期に電荷を与えることにより、閾値や初期電荷ばらつきの補正を行い、更にトランジスタの動作点を最適なところに設定することができる。

[0082] 図 12はゲート電極付 ISFETを用いた場合の本発明の基本回路である。この ISFET 1S ゲート電極を有した電荷検出用電界効果トランジスタである。ゲート電極には MO SFETである MN20を通してバイアス Vgに接続されて!/、る。 MN20が充電用トランジスタ、又は、第 2充電用トランジスタである。最初に Vcにオン'ゲート電圧（例えば VDD)を印加し MN20のトランジスタを導通状態にし、ゲート電極の電位を Vgに設定する。この後、 Vcにオフ.ゲート電圧（例えば VSS)を印加して MN20のトランジスタを非導通状態にする。このとき、トランジスタ MN20のオフ'ドレイン電流を小さくすることにより ISFET ゲート電極の電荷量を一定の時間保持することができる。例えば、 lOO ^ mxlOO ^ m の ISFETゲート電極を用いた場合、溶液によるキャパシタンスはおおよそ InFである。トランジスタのオフ電流は、良く設計されたトランジスタの場合、ばらつきを含めて 10fA 以下に抑えることができる。これにより、 ISFETゲート電極の電荷を 1日以上保持すること力 Sできる。更に電荷保持時間を延ばすには、トランジスタ MN20をオフ状態にした後、 Vgを ISFETゲート電極の電圧に近い値に設定しておくことが有効である。

[0083] [参照用電界効果トランジスタを用いた例]

図 13にゲート付 ISFETを 2つ用いた場合の構成を示す。 ISFETaがゲート電極を有した参照用電界効果トランジスタであり、 ISFETbがゲート電極を有した電荷検出用電界効果トランジスタである。最初に Vcにオン 'ゲート電圧を印加し、トランジスタ MN20, M N21をオン状態にする。 MN20が第 1充電トランジスタ用トランジスタ、 MN21が第 2充電用トランジスタである。 2つの回路からの出力 a，bを差動アンプ Dampに入力し、その出力を MN21を通して、 ISFETbのゲート電極にフィードバックする。このようにして、 ISFE Ta， ISFETbの閾値差を自動的に補正し、 a, bの電圧が同一になる。この後、 Vcにォフ'ゲート電圧を印加して MN20, MN21をオフ状態にする。 ISFETaをレファレンス、 ISF ETbを電荷変化の検出に用い、その出力電圧差を差動アンプ Dampで増幅した信号を出力する。差動アンプ Dampが第 4差動増幅器、又は、第 1差動増幅器である。これにより高精度な電荷検出が可能になる。なお、本例では補正と出力を同一の差動ァンプ Dampで行っている力 S、補正の精度と検出入力電圧の範囲を別途最適化するために、異なるゲインを持った 2個の差動アンプを用いる、あるいは差動アンプ Dampの出力とトランジスタ MN21の間に増幅回路を揷入する、ことが有効である。なお、出力信号としては、 ISFETaのソース端子、 ISFETbのソース端子の電位を出力信号としているが、これらのトランジスタのゲート電圧により変化する電位であれば、出力信号となり得る。

[0084] [DNAの検出装置の例〕

ここで DNAの検出法について図 14を用いてより具体的に説明する。 DNAは通常 2 重螺旋を形成しているが、解離温度 (20°C〜90°C：塩基配列に依る)以上で 2つの一本鎖に分かれる。解離温度以下では塩基配列が相補的な場合に 2重螺旋を形成する。また、一本鎖は長さ 0.34nmあたり- e (eは素電荷量）の電荷を持っている。

[0085] 最初に図 14(a)のように、塩基配列の判っている一本鎖 9 (プローブ DNA)を電極 8 に固定する。例えば電極 8の表面を金で形成し、 DNA9の末端をチオール化し、ィォゥ原子を通して金と結合させる。この後、バッファ液に浸し、図 13の Vcにオン'ゲート電圧を加え、 2つの ISFETの出力電圧 a, bを揃える。これにより、 ISFETの閾値ばらつきだけでなぐ DNAの付着の差による電荷のばらつきも補正することができる。この後、 Vcにオフ 'ゲート電圧を加え、ゲート電極 8をフローティング状態にする。この状態で ISFETa, ISFETbの状態が変わらなければ、 aと bの電圧は同一の値に保たれる。

[0086] 次に、 ISFETbのゲート電極上の溶液にのみ、調べたい DNA (ターゲット DNA)の一本鎖 10を添加する。ターゲット DNAの添加された溶液が ISFETbの電極上を流れる時、解離温度以下に保ち、 2重螺旋の形成を促進する。その後、 DNAの添加を止め、更にバッファ液を供給し、結合しな力たターゲット DNA10を洗い流す。もし、ターゲット DNA10の塩基配列がプローブ DNA9の塩基配列と相補的であれば、 2重螺旋が形成され、ターゲット DNA10が固定されることになる。 [0087] 図 14の (a)と (b)の状態では DNAの電荷量が約 2倍に増加している。一方、図 13の IS FETaのゲート電極上には常にターゲット DNAを含まないバッファ液のみを供給する。これにより、図 13の信号 a, bには図 14(a)(b)の信号が現われ、この信号の差を差動ァンプで増幅することにより、 DNAの 2重螺旋形成の有無を精度良く検出することが可能となる。

[0088] この差動アンプ方式では、温度等の環境が変化して ISFETの閾値が変化しても、 IS FETa, ISFETbの両閾値が同一量だけずれるため、環境変化によらない出力が得られる利点を持っている。バイオチップのように温度を室温から 100°Cまで変えたり、成分の異なる溶液に接したりする場合においても、溶液中の電荷変化部分のみを検出すること力 Sでさ、高精度ィ匕を図ること力 Sでさる。

[0089] 図 1 5に図 12と図 13の回路を組み合わせた構成を示す。 ISFETのソース'ドレイン電圧は比較的低い (例えば 0.5V)電圧に保たれ、高電界によるゲート絶縁膜へのキャリャ注入や表面準位が生じな!/、ようにし、安定な動作が保たれる。

[0090] 図 16に本実施例の回路を示す。図 6と共通するトランジスタ、抵抗は同一のものを用いている。トランジスタ MN20, MN21はオフ'ドレイン電流が小さくなるように最小のゲート幅のものを用い、ショート 'チャンネル効果を減らすためチャンネル長を最小寸法より大きくしている。 MN20が第 1充電用トランジスタ、 MN21が第 2充電用トランジスタである。ここではチャンネル長 0.8 ^ 01、ゲート幅 0.5 ^ 01の NMOSFETを用い、更にゲート酸化膜を比較的厚く (5nm)し、基板の不純物濃度を最適化してトランジスタ内の電界が大きくならないようにすることにより、オフ'ドレイン電流がばらつきの最大でも 1 OfA以下になるようにしている。差動アンプの入力範囲を拡げるため、 NMOSFET M N22, MN23のゲート幅：チャンネル長の比を大きくしている。 MN22, MN23，MN24が第 1差動増幅器、又は、第 4差動増幅器に該当する。ここではゲート幅を 4(^ 01、チャンネル長を l〃mとした。 MN24のゲート幅は MN 1 1の 4倍とし、電流が 4倍の 120〃 Aとなるよつにした。

[0091] この結果、 MN24はゲート幅 40 m、チャンネル長 1 μ mとした。 R5， R6の抵抗の両端にはおおよそ VDD-VSS=4.2Vが発生するように設計し、電流 120 Aに対応して R5， R 6の抵抗は 30k Ωとした。 MN25, MN26, MN27, MN28はゲート幅 10 m、チャンネル長 l mとした。図 17に出力波形を示す。横軸は ISFETbの電極上の溶液中の電荷変化 DQと電荷と参照電極の間のキャパシタンス Cの比 DQ/Cである。図 17に示されたように溶液中の電荷による電位変化が約 10倍に増幅されている。また DQ/Cが +0.2V〜 -0.2Vの範囲で電荷変化 DQの検出が可能である。本例では DNAの 2重螺旋形成の有無による電荷の変化 DQ/Cがおおよそ 0.15Vであることから設計を行った力検出電荷の範囲は MN22, MN23のゲート幅：チャンネル長および電流により調整することができる。

[0092] 〔検出装置の全体回路〕

図 18に図 16の回路をマトリックス状に配置したデバイスを示す。相補的な出力を周辺の差動アンプ DAI , DA2,…， DAnで増幅して外部に出力している。図 18は 1つのセルに 2つの ISFETを入れている力レファレンス用の ISFETをセルアレイ周辺部に持つてくることによりセルの面積を約 1/2に小さくすることができる。そのためには、図 19 のように、図 15の回路をセル部と周辺参照信号部に別け、出力トランジスタに該当するソース'フォロワ一 MN32a， MN33a, MN32b, MN33bを追加し、ビット線に対する駆動能力を高める。セル部と周辺参照信号部は同一の回路を用い、ビット線 B，レフアレンス線 Rへの接続のみが異なる。第 4差動増幅器である差動アンプは周辺部に配置する。ここでは補正用の差動アンプ D 1と出力用の差動アンプ D2に別け、それぞれのゲインを最適化している。差動アンプ D 1，D2ともに、第 4差動増幅器に該当する。

[0093] 図 19の動作方法について詳しく述べる。初期状態で Wr， Wi， Vcr, Vcにはオフ.ゲート電圧（例えば VSS)が印加され、トランジスタ MN30a， MN30b, MN31a, MN31bは非導通状態にある。 M難 a, MN30bは、パスゲートトランジスタに該当し、 MN31a， MN31 bは、それぞれ、第 1充電用トランジスタ、第 2充電用トランジスタに該当する。最初に周辺参照信号部の参照用電界効果トランジスタ ISFETaゲート電極の補正電荷 Qaの設定を行う。このためには、スィッチ SWを S2側に切り替えキャリブレーション線 Cの電圧を Vbに設定した後、 Vcrにオン.ゲート電圧（例えば VDD)を加え、 ISFETaのゲート電極に Vbを印加する。この後、 Vcrにオフ.ゲート電圧を加える。次にセル部の電荷検出用電界効果トランジスタ ISFETbゲート電極の補正電荷 Qbの設定を行う。スィッチ SWを S1側に切り替えた後、 Wr， Wi， Vcにオン ·ゲート電圧を印加することにより、ビット線 Bの電圧がレファレンス線 Rの電圧に等しくなるようにセル部の ISFETbのゲート電極の電荷 Qbが定まる。 Vcにオフ'ゲート電圧を加えて、補正過程を終了し、その後の検出過程を行う。検出過程ではスィッチ SWを S2側に切り替え、 Vbに固定することにより、キャリブレーション線 Cからのノイズを低減し、更に MN31a， MN31bのドレイン'ソース間電圧を小さくしてオフ電流を低減することにより Qa， Qbの保持時間を延ばす。なお、差動アンプ D1，D2は、一つにして共通化することも可能である。

[0094] 溶液中の電荷物質（例えば DNA)を金属電極に引き付けたり離したりするのに、 ISF ETのゲート電極に電圧を加えるのが有効である。それには Wr， Wiにオフ.ゲート電圧を印加した後、 Vbに適当な電圧を加え、スィッチ SWを S2側に切り替える。 Vcr, Vcにオン ·ゲート電圧を印加すると、 ISFETa，bのゲート電極に Vbの電圧を印加することができる。これは特に、プローブ DNAのゲート電極への固定や 2重螺旋を形成しなかつたターゲット DNAの除去に有効である。

[0095] 図 20に図 19の回路をマトリックス状に配置したデバイスを示す。レファレンス信号を各列で共有している。これにより 1つのセルの面積は図 10に示したものに近いものとなる。

実施例 3

[0096] 本実施例は、上記実施例の抵抗 (R1〜R4)の代りに、それらを全てトランジスタで実現した例である。

高レ、スループットでゲノム解析する DNAチップでは、電荷検出トランジスタと制御部からなるセルを 100万個以上、チップに集積する必要がある。このためには、セルを小さくし、セル当たりの消費電力を小さくすることが必要である。セル面積を小さくするには、抵抗 (R1〜R4)の代わりにトランジスタやダイオードを用いることが有効で、また、バイオ分子と接するゲートは拡張ゲート構造とし電荷検出トランジスタおよび制御回路の直上に設ける。このような方式の実施例を図 21に示す。

[0097] MP1~MP4, MN1〜MN4は図 4Bと同一である。 MN1，MN2のゲート電圧をカスコード接続のソース'フォロワ一回路 MN40, MN41, MN42で受け、その出力信号をパスゲートトランジスタ MN43を通して選択的にビット線 Bに伝える。 MN40, MN41, MN42の直列接続回路が第 2出力回路である。参照信号発生部における参照用電界効果トランジスタに対して、上記の MN40, MN41, MN42と同一の接続関係にある直列接続回路が第 1出力回路である。 MN5と MN6、 MN1と MN2と MN41、 MN3と MN4と MN40、を同一レイアウト '同一向きのトランジスタでセル内の近接した場所に設けることにより、電荷検出用トランジスタ MN5の拡張ゲート電圧がそのままビット線に現れ、トランジスタのセル間閾値ばらつき ·基板バイアス効果 ·電源電圧変動 ·温度変化にほとんど依存しない出力が得られる。本構成では、トランジスタのセル間閾値ばらつき、基板バイアス効果、電源電圧変動、温度変動の影響が無視できるようになるので、ゲート電極の電荷の初期化を行わなくても、検出信号と参照信号とは十分近い値をとり、差信号を极うこと力 Sできる。従って、ゲート電極に充電用トランジスタをつけずに、最初から完全にフローティング状態で用いることができる。これはゲート電極の電荷を保持する上で有利である。一方、ゲート電極の初期電荷量のばらつきが依然残されている力これを低減する方法として紫外線照射による初期化が有効である。

[0098] 電源部は MP50, MN50により Vblを MP51, MN51により Vb2を発生し、 MN52, MN53, MN54, MN55により Vbを与えている。 MP50のゲート幅/チャンネル長は MP3，MP4 の 1/4にとり、ゲート'オーバードライブ電圧を 2倍にしている。 MN53は n個のトランジスタの直列接続、 MN54は m個のトランジスタの直列接続からなり、列の選択時 (Wが H igh)には (VDD-VSS)/(n+l)の電圧力非選択時（Wが Low)には (VDD_VSS)/(m+n+l) の電圧が Vbに引加される。これにより待機時の消費電力を減らし、読み出し時に安定な信号電圧の出力とビット線に対する高い駆動能力を確保している。この電源バイァス回路は 8個のセルの中央に 1つ設け、配線による電圧の変動やノイズの影響を小さくし、低消費電力化と小型化を図っている。

[0099] 本実施例では VDD=3V， VSS=0Vとし、 MP1， MP2, MP3, MP4, MP51はゲート幅 4 m、チャンネル長 1 μ m、 MP50はゲート幅 1 μ m、チャンネル長 1 μ m、 NMOSFETはすベてゲート幅 2 m、チャンネル長 1 μ mを用い、 MN53は 4個直列 (n=4)、 MN54は 4個直列 (m=4)とした。セルサィズは30 0«30 01、非選択時の消費電力はセル当たり 0· 07〃Wであり、 100万個のセルを並べた場合、チップサイズは 4mmx4mm、チップ全体の消費電力は lOOmWである。

[0100] 電荷検出トランジスタ MN5の拡張ゲートにトランジスタ MN31bを接続し、拡張ゲート上の電荷量を制御した実施例を図 22に示す。全体の構成は図 20と同一である。

[0101] 図 21の検出装置の特性を測定した。図 23A、 23Bに示す。図 23Aは、検出装置の入出力特性を示す。横軸の V は、 ISFETである MN5の拡張ゲートに印加する電圧

IN

、縦軸の V は、ビット/線 B上の出力電圧である。ノラメータ V は、 MN7、 MN8など

OUT b

のゲートに印加される電圧であり、 0.4〜1.2Vの範囲で 0.05Vステップで変化させている。また、印加電源に関しては、 VDDが 5V，VSS力 Vである。 V力 .4Vの場合には

b

、入力電圧 V 力 .4V〜3.2Vの範囲で、入力電圧に比例した出力電圧 V が得られ

IN OUT

ていることが理解される。この実施例では、入力電圧 V に等しい出力電圧 V が得

IN OUT

られていることが理解される。また、 V力 S1.2Vの場合には、入力電圧 V 力 .4V〜2V b IN

の範囲で、入力電圧に比例した出力電圧 V が得られていることが理解される。

OUT

[0102] 図 23Bは、 MN5のゲート電圧 V と電荷検出セルの全ドレイン電流 I (MN7、 MN

IN DD

8、 MN42、 MN50、 MN51を流れる電流の和）との関係を示す。全ドレイン電流 I

DD

が 100pA〜 100〃 Aの範囲で、動作していること力 S理解される。また、消費電力は、 5 00pW〜500 a Wである。

[0103] 図 24に入力電圧 V に対する出力電圧 V の差 (誤差）と全ドレイン電流 I との関

IN OUT DD

係を示す。全ドレイン電流 I が ΙΟηΑ以下の場合には、出力 V は履歴特性を示し

DD OUT

た。しかし、全ドレイン電流 I が 10nA、消費電力が 50nWよりも大きい場合には、誤差

DD

範囲は、 0.0080〜- 0.0040Vであった。

[0104] 次に、図 21の検出装置を用いて、純水とリン酸バッファ液を交互にチップ上に供給して、イオン濃度に対する感度を測定した。その結果を図 25に示す。行列状に配列したセルからの信号の形状はほぼ同一になっている。

[0105] 次に、図 21の検出装置の周波数応答特性を測定した。縦軸は、 log(V /V )で

OUT IN

ある。ノラメータ (ま肖費電力であり、 10nW、 lOOnW, 1〃 W、 10〃Wの場合につき測定した。この図から、消費電力が大きい程、応答速度が速くなることが理解できる。セルの信号を数 secの高速で読み込むために、検出装置を消費電力 1 Wで動作させて、待機時には、 ISFETの動作点を固定できる最低の消費電力である 10nW にすることで、装置全体の消費電力を低減することができる。

[0106] 次に、図 22の検出装置を改良した例を図 27に示す。 MN5のドレインにダイオード接続の MN200が揷入され、ダイオード接続の MN6のドレインに MN201が揷入されている。ただし、 MN6のゲートと、 MN201のゲートは接続されている。また、 MN41のソースには、それぞれのゲートが、 MN201と MN6のそれぞれのゲートに接続された、 MN202と MN203とのカスコード接続が揷入されている。 MN200、 MN201 、 MN202 は、同一サイズで MN5に対して、ゲート幅/ゲート長を小さくしてオーバードライブ電圧を大きくしたトランジスタである。 MN5のオーバドライブ電圧と、 MN200、 MN201、 MN202のオーバードライブ電圧の差が、 MN5のソースドレイン間電圧となる。 MN203 は、 MN202のソース電圧を MN201のソース電圧と同一にしてチャネル長変調効果による誤差を抑え、出力電圧をより正確にするためのトランジスタである。このように、 MN200、 MN201、 MN202を設けて、 ISFETである MN5のソースドレイン間電圧を小さくして、より安定な動作が得られるようにしている。 M画、 MN4 NM202、 MN203 力、ら成る直列接続回路により、 MN202のドレイン電位は、 ISFETのゲート電位に等しくなり、この MN202のドレイン電位が検出装置の出力信号となる。 M画、 MN4 醒 202、 MN203から成る直列接続回路が第 2出力回路である。同様に、参照信号発生部において、参照用電界効果トランジスタに対して ISFETに対する第 2出力回路と同一関係にある MN40、 MN41、 NM202、 MN203と同一の構成から成る直列接続回路が第 1出力回路を構成して!/、る。

MN5の拡張ゲートには、そのゲートに給電するための回路が設けられている。このゲートに給電する部分は、図 19の回路の給電系統に対応し、参照信号部の ISFET のゲートにも同電荷が供給されるように、図 19と同様に構成されている。この給電回路において、 MN210、 MP211は MN5のゲートにキャリブレーション線 Cから電圧を印加するためのトランジスタで、図 19の MN31bに相当する。 MN210、 MP211は第 2 充電用トランジスタに該当する。また、 MN210と並歹 IJに、ソースが MN202のドレインに接続された MP212が配設されている。この MP212は、 MP211がオフの場合に、そのソースドレイン間電圧をほぼ 0Vとすることで、 MP211によるリーク電流を減少させるものである。また、 MP210力 MN5のゲートと MP211のソース間に接続されている。

MP210、 MP211は、 MP211がオンからオフへ遷移する時に、 MP211のチャネルからの拡張ゲートへの電荷注入をキャンセルしたスィッチであり、 MP211は、 MP210と同一サイズのトランジスタを 2個並列接続して!/、る。

[0108] 更に図 21の Vb2を与えるバイアス回路では入力電圧範囲が小さいことがわかった。これを改良するため、図 21における MP51, M N51の代わりに、図 27に示すようなバイアス回路が設けられている。そのバイアス回路は、 MN220, MN220のソースにドレインが接続された MN221、 MN221のソースにドレインが接続された MN222から成る直列接続回路と、 MN223とそのソースにドレインが接続された MN224、 MN 223のドレインにドレインが接続された MP220から成る直列接続回路との並列回路で構成されている。ここで、 MN222と MN224のドレインは相互に接続されており、 NM223のゲートとソースとは接続されている。また、 MN220と MN223のゲートは、 MN40のゲートに接続されており、 MN221のゲートは MN41のゲートに接続されている。 MN220は MN40と同一サイズのトランジスタ、 MN223は MN40よりもゲート幅/ゲート長を小さくしてゲート'オーバードライブ電圧を大きくしたトランジスタ、 MN 221は MN41と同一サイズのトランジスタ、 MN222, MN224は MN50と同一サイズのトランジスタ、 MP220は MP50と同一サイズのトランジスタである。このバイアス回路を用いることにより、入力電圧範囲が 2Vから 3. 5Vに増加し、誤差が 10 mVから lmVに改善することカでさる。

[0109] また、拡張ゲートの電圧が低くなるとすべてのトランジスタがオフ状態となり、その状態から復帰するのに時間がかかる。また、出力ノードがハイインピーダンス状態になるため、ビット線に大きな負荷キャパシタがっくと出力電圧が任意の電圧に固定されるという問題がおこることがわかった。これを改良するため、 MN221のゲートにソースが接続された MN230と、 MN230のゲートにドレインが接続された MP230、 MP23 0のドレイン及び MN230のゲートにドレインの接続された MN231 , MN231のソースにドレインが接続された MN232とを有する直列接続回路とから成る第 2スタートァップ回路が設けられている。なお、 MN231のゲートとドレインとが接続され、 MN23 2のゲートとドレインとが接続されており、 MP230のゲートと MP220のゲートと MP50 のゲートとが接続されて!/、る。このスタートアップ回路は入力電圧が下がってすべてのトランジスタがオフになったときにのみ働き、 MN41、 MN221のゲート電圧がトランジスタの閾値より下がるのを防ぎ常に電流が流れるようにするとともに、出力ノードがハイインピーダンス状態になるのを回避する。なお、参照信号発生部において、上記の第 2スタートアップ回路と同一構成の直列接続回路が第 1スタートアップ回路を構成している。

[0110] また、図 21の回路においては、 Vbを与える MN52, MN53, MN54、 MN55のバィァス回路は温度特性があまりよくないことがわ力た。これを改良するため、図 28に示す回路構成を採用した。まず、電流参照回路 50、 51をセルアレイ 52の外部に設けた。そして、あるセルに配置した MP310と MP311との第 1直列接続回路と、そのセルの隣接したセルに配置した MP312と MP313との第 2直列接続回路とにより第 1 カレントミラー回路を構成した。また、あるセルにおいては、第 1直列接続回路に直列に接続された MN302と MN303との第 3直列接続回路を設け、その第 3直列接続回路を流れる電流に対してカレントミラーを構成するように MN300と MN301との第 4 直列接続回路を設けた。この第 3直列接続回路と第 4直列接続回路とから第 2カレントミラー回路を構成した。なお、 MN300と MN301は、それぞれ、ゲートとドレインとが接続されており、 MP310と MP311とは、それぞれ、ゲートとドレインとが接続されている。参照電流 IIは、 MN300のドレインに供給され、 MP313のドレイン電流 12は、次の隣接セルの MN300のドレインに供給される。このようにして、各行の最左端のセルに対して、高電流参照回路 50と低電流参照回路 51とから、切換スィッチ Wl〜 W4を介して、参照電流 IIが供給される。勿論、カレントミラー回路の作用により、 II =12が成立するので、全てのセルには、参照回路 50、 51から供給される同一の電流が流れることになる。これにより、各セルの MN7、 MN8、 MN42などには、 MN301 のドレイン電圧がバイアス電圧 Vbとして供給されることになる。このようにして、セル間をカレントミラーで連結して温度に依存しない電流 Iを高電流参照回路 50又は低電流参照回路 51から供給することにより、広範囲の温度で安定な動作を得ることができる。高電流参照回路 50は 1 Aの高電流を供給し、低電流参照回路 51は InAの低電流を供給する。検出信号を読むときには高電流に切り替え高速で検出信号を読み、待機時には低電流に切り替え ISFETを保護しながら消費電力を下げて!/、る。

[0111] また、図 27の検出装置の各セルに対するアクセスのための回路を図 29に示す。ァドレス線 40には、行アドレスと列アドレスとを時分割で入力される。行アドレスデータは RAS信号に同期してアドレスバッファ 20に記憶され、列アドレスデータは CAS信号に同期してアドレスバファ 30に記憶される。行アドレスデータは Yデコーダ 21によりセルアレイ 10の Y座標に変換され、列アドレスデータは Xデコーダ 22により X座標に変換される。 Y座標が与えれらるとセルアレイ 10からは、図 20で示されているように、その Y座標に相当する行に存在する全セルからのデータが出力される。この 1行分のデータは、 Xデコーダ 22の値に応じて、マルチプレクサ 12によって選択された X座標に対応するデータが出力バッファ 14に出力される。このようにして、マトリックス構造のセルアレイ 10の各セルに対する検出信号の読み取りが行われる。

[0112] 図 29の回路構成を実現した集積回路を図 30に示す。

[0113] 本実施例において、 DNAの検出を例としてとりあげた力たんぱく質や細胞等のバィォ分子の検出に本チップを用いることができる。更に電荷検出はゲート付近、溶液の Guoy-Chapmanのデバイ遮蔽長内に限られるため、例えば FINFETや SGT(Surroun ding Gate Transistor)のように垂直なゲートを設け、 DNA等の分子を側面近く垂直に固定することにより、長い分子の検出を行うこともできる。あるいは、拡張ゲート電極を 2層構造、例えばアルミニウムと金の 2層構造とし、金を微細加工して、金の側面にチオール化 DNAを固定しても良い。

[0114] また、セル内に熱源と温度計を設け、各セルの温度を個々に制御することも有効である。これにより、解離温度付近での完全結合'不完全結合を検出することにより、更に高精度化が図られる。この際に、セル間の断熱材としてポーラス'シリコンを用いる方法と本発明を組み合わせて用いることができる。

[0115] 本発明の第 1の実施例では、面積 100 mxlOO mの ISFETに制御回路を組み込んだセルの面積は 160 0«140 mであり、 16x16のセル'アレイで周辺回路および入出力パッドを含めたチップサイズは 4mmx4mm、電源電圧 3V，_1.3Vでチップ全体の消費電力は 150mWである。セルサイズの縮小によりチップサイズを減少することができ、低コストで高精度の電荷検出センサーが実現できる。また、第 2の実施例ではゲート電極付きの電荷検出トランジスタを用い、閾値や初期電荷のばらつきを補正し、差動で検出電圧を増幅することにより、更に高精度の電荷検出センサーが実現できる。

[0116] また他の実施例では、 100万個のセルを用いて 100万個の異なる電荷を同時に検出するチップを、チップサイズ 4mmx4mmチップ全体の消費電力 lOOmWで提供する。なお、本実施例での NMOSFETと PMOSFETを入れ替えても良いことは明らかである。

産業上の利用可能性

本発明は、 DNAの特定や、その他の生体分子や生体物質の検出に用いることができる。また、広くは、電荷分布自身、または、電荷分布に応じた物質の分布を検出する検出装置に用いることができる。

Claims

請求の範囲

[1] 電荷検出用電界効果トランジスタのゲートに付着する物質の電荷量を測定することで、この物質を特定する物質検出装置において、

前記電荷検出用電界効果トランジスタと、

前記電荷検出用電界効果トランジスタを流れる電流と端子間電圧を一定に制御する CMOSから成るカレント 'ミラー回路からなる制御回路と、

を 1セルとして、該セルを行列配置させたことを特徴とする物質検出装置。

[2] 前記制御回路は、前記電荷検出用電界効果トランジスタが一方の電流路に揷入され、第 1抵抗、第 1トランジスタ、又は、第 1ダイオードが他方の電流路に前記電荷検出用電界効果トランジスタと対称位置に揷入され、 PMOSFETによる第 1カレント'ミラー回路と NMOSFETによる第 2カレント 'ミラー回路との直列接続と、その直列接続のカレント 'ミラー回路に対して一定の電流を供給する電流源とから構成されることを特徴とする請求項 1に記載の物質検出装置。

[3] 前記第 1カレント 'ミラー回路は、 PMOSFETによるカスコード接続回路から成り、前記第 2カレント 'ミラー回路は、 NMOSFETによるカスコード接続回路から成ることを特徴とする請求項 2に記載の物質検出装置。

[4] 前記第 1カレント 'ミラー回路と前記第 2カレント 'ミラー回路とは、それぞれの電流路に揷入された第 2抵抗、第 2トランジスタ、又は、第 2ダイオード、第 3抵抗、第 3トランジスタ、又は、第 3ダイオードを介して直列接続されていることを特徴とする請求項 3 に記載の物質検出装置。

[5] 前記電流源は、負荷である第 4抵抗、第 4トランジスタ、又は第 4ダイオードを有したカレント 'ミラー回路により、定電流が供給される回路であることを特徴とする請求 1乃至請求項 4の何れか項に記載の物質検出装置。

[6] 前記第 1抵抗、前記第 2抵抗、前記第 3抵抗、前記第 4抵抗、又は、前記第 1トランジスタ、前記第 2トランジスタ、前記第 3トランジスタ、前記第 4トランジスタ、又は、前記第 1ダイオード、第 2ダイオード、第 3ダイオード、第 4ダイオードは、同じ材料で形成されることを特徴とする請求項 5に記載の物質検出装置。

[7] 前記各セルは、前記電荷検出用電界効果トランジスタと同一構成の参照用電界効果トランジスタと、前記電荷検出用電界効果トランジスタを制御する制御回路と同一構成で、前記参照用電界効果トランジスタに電流を供給する参照用制御回路を有し前記各セルは、前記電荷検出用電界効果トランジスタの動作状態に依存する出力信号と、前記参照用電界効果トランジスタの動作状態に依存する出力信号とを入力して差動増幅する第 1差動増幅器を

有することを特徴とする請求項 1乃至請求項 6の何れか 1項に記載の物質検出装置

[8] 前記セルの前記行列配列の領域の周辺部にお!/、て、各行毎に、前記電荷検出用電界効果トランジスタと同一構成の参照用電界効果トランジスタと、前記電荷検出用電界効果トランジスタを制御する制御回路と同一構成で、前記参照用電界効果トランジスタに電流を供給する参照用制御回路を有し、

各行毎に、前記電荷検出用電界効果トランジスタの動作状態に依存する出力信号と、前記参照用電界効果トランジスタの動作状態に依存する出力信号とを入力して差動増幅する第 2差動増幅器を

[9] 前記各セルは、前記電荷検出用電界効果トランジスタのソースにゲートが接続された出力トランジスタと、その出力トランジスタのソース側に接続され、前記出カトランジスタの出力を外部の選択信号に応じて通過 '遮断して、前記出力信号をセルの外部に出力するパスゲート'トランジスタと、

前記パスゲート'トランジスタの出力信号を前記セルの行列配置領域の周辺部に伝送する信号線路とを、

[10] 前記セルの行列配置領域の周辺部に設けられ、前記信号線路からの出力信号を一方の入力端に入力する第 3差動増幅器と、

前記第 3差動増幅器の 2入力端間を接続する抵抗又はトランジスタと、前記第 3差動増幅器の他の入力端と、各セルとを接続する帰還線路と、各セルにおいて設けられ、外部の前記選択信号に応じて、信号を通過'遮断し、前記帰還線路を介して、帰還した前記出力信号を共通電位に帰還させる還流トランジスタとを、を有することを特徴とする請求項 9に記載の物質検出装置。

[11] 前記電荷検出用電界効果トランジスタは、絶縁膜上にゲート電極を有することを特徴とする請求項 1乃至請求項 10の何れか 1項に記載の物質検出装置。

[12] 前記ゲート電極に対して通電又は遮断する充電用トランジスタを有することを特徴とする請求項 11に記載の物質検出装置。

[13] 前記各セルの前記参照用電界効果トランジスタは絶縁膜上にゲート電極を有し、前記各セルは、外部の充電制御信号により、このゲート電極に対して通電又は遮電する第 1充電用トランジスタを有し、

前記各セルの前記電荷検出用電界効果トランジスタは絶縁膜上にゲート電極を有し、

前記各セルは、前記電荷検出用電界効果トランジスタの動作状態に依存する出力信号と、前記参照用電界効果トランジスタの動作状態に依存する出力信号とを入力して差動増幅する第 4差動増幅器と、前記充電制御信号により通電又は遮電するトランジスタであって、この差動増幅器の出力を、前記電荷検出用電界効果トランジスタの前記ゲート電極に印加する第 2充電用トランジスタを有する

ことを特徴とする請求項 7に記載の物質検出装置。

[14] 前記参照用電界効果トランジスタは絶縁膜上にゲート電極を有し、外部の充電制御信号により、このゲート電極に対して通電又は遮電する第 1充電用トランジスタを有し、

前記各セルの電荷検出用電界効果トランジスタは絶縁膜上にゲート電極を有し、前記電荷検出用電界効果トランジスタの動作状態に依存する出力信号と、前記参照用電界効果トランジスタの動作状態に依存する出力信号との差動増幅電圧を、前記電荷検出用電界効果トランジスタの前記ゲート電極に印加し、前記充電制御信号により通電又は遮電する第 2充電用トランジスタを有する

ことを特徴とする請求項 8に記載の物質検出装置。

[15] 前記電荷検出用電界効果トランジスタの前記ゲート電極は、電荷検出用電界効果トランジスタ及び前記制御回路の直上に拡張された拡張ゲート電極であることを特徴とする請求項 11乃至請求項 14の何れか 1項に記載の物質検出装置。

[16] 前記参照用電界効果トランジスタの前記ゲート電極は、参照用電界効果トランジスタ及び前記制御回路の直上に拡張された拡張ゲート電極であことを特徴とする請求項 13又は請求項 15の何れか 1項に記載の物質検出装置。

[17] 前記各セルに供給する電源電圧が 3Vから- 1. 3Vの間にあることを特長とする請求項 1乃至請求項 16の何れか 1項に記載の物質検出装置。

[18] 前記セルの行列配置の 1つの行を選択するワード線と各列のセルからの信号を伝達するビット線を有することを特徴とする請求項 1乃至請求項 17の何れ力、 1項に記載の物質検出装置。

[19] 前記第 1充電用トランジスタ、前記第 2充電用トランジスタに対して、それぞれ、それらのトランジスタがオフ状態の時に、ソース、ドレイン間端子電圧を零とするように、前記参照用電界効果トランジスタの前記ゲート電極、前記電荷検出用電界効果トランジスタの前記ゲート電極に接続されていない側の端子に、前記ゲート電極の電位に相当する電位を印加する第 5トランジスタ、第 6トランジスタを有することを特徴とする請求項 13又は請求項 14に記載の物質検出装置。

[20] 前記参照用電界効果トランジスタの前記ゲート電極と前記第 5トランジスタとの間に配設され、前記第 1充電用トランジスタのオフ時にそのチャネルの電荷を吸収する第 7トランジスタと、前記電荷検出用電界効果トランジスタの前記ゲート電極との間に配設され、前記第 2充電用トランジスタのオフ時のそのチャネルの電荷を吸収する第 8トランジスタを有することを特徴とする請求項 13、請求項 14又は請求項 19に記載の物質検出装置。

[21] 前記電荷検出用電界効果トランジスタのゲート電位を出力信号として出力する第 2 出力回路を有する請求項 1乃至請求項 20の何れか 1項に記載の物質検出装置。

[22] 前記参照用電界効果トランジスタのゲート電位を出力信号として出力する第 1出力回路を有する請求項 7、請求項 8、請求項 13乃至請求項 21の何れか 1項に記載の物質検出装置。

[23] 前記電荷検出用電界効果トランジスタのゲート電位が低下した時に、前記第 2出力回路の出力インピーダンスの上昇を抑制する第 2スタートアップ回路を有することを特徴とする請求項 21に記載の物質検出装置。

[24] 前記参照用電界効果トランジスタのゲート電位が低下した時に、前記第 1出力回路の出力インピーダンスの上昇を抑制する第 1スタートアップ回路を有することを特徴とする請求項 22に記載の物質検出装置。

[25] 前記各セルのトランジスタに対するバイアス電圧を付与する回路であって、隣接するセル間における少なくとも前記電荷検出用トランジスタを流れる基準電流を同一とするカレントミラー回路と、参照電流を入力して、前記基準電流をこの参照電流と同一とするカレントミラー回路とから成るバイアス回路を有することを特徴とする請求項 1 乃至請求項 24の何れか 1項に記載の物質検出装置。

[26] 前記参照電流は、測定中にセルに対しては大きな値に、測定中ではないセルに対しては小さな値に制御されることを特徴とする請求項 25に記載の物質検出装置。

[27] 前記物質検出装置は、 DNA、生体分子、生物細胞群、生体物質のうち、何れか一つを検出する装置であることを特徴とする請求項 1乃至請求項 26の何れ力、 1項に記載の物質検出装置。