WO2007110521A1 - Procede et dispositif d'emission d'un signal code representatif d'un signal source, signal code, procede et dispositif de reception et programmes d'ordinateur correspondants - Google Patents

Procede et dispositif d'emission d'un signal code representatif d'un signal source, signal code, procede et dispositif de reception et programmes d'ordinateur correspondants Download PDF

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WO2007110521A1
WO2007110521A1 PCT/FR2007/050903 FR2007050903W WO2007110521A1 WO 2007110521 A1 WO2007110521 A1 WO 2007110521A1 FR 2007050903 W FR2007050903 W FR 2007050903W WO 2007110521 A1 WO2007110521 A1 WO 2007110521A1
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WO
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bits
symbols
block
blocks
coded
Prior art date
Application number
PCT/FR2007/050903
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English (en)
Inventor
Laurent Boher
Maryline Helard
Rodrigue Rabineau
Original Assignee
France Telecom
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    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H—ELECTRICITY
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    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
    • H04L1/06—Arrangements for detecting or preventing errors in the information received by diversity reception using space diversity
    • H04L1/0618—Space-time coding

Definitions

  • Method and device for transmitting a coded signal representative of a source signal, coded signal, method and reception device and corresponding computer programs are described.
  • the field of the invention is that of digital communications. More specifically, the invention relates to the transmission of coded signals, composed during the transmission of symbol blocks each formed of a set of bits.
  • the invention more particularly relates to a transmission technique, implementing a bit distribution mechanism (hereinafter also called "acer") in a frame.
  • acer bit distribution mechanism
  • the invention applies in particular, but not exclusively, to radio communication systems (radio transmission), having one or more antennas on transmission and / or on reception, such as SIMO systems ("Single Input Multiple Outputs "), SISO (" Single Input Single Output "), MIMO (Multiple Inputs Multiple Outputs), MISO (" Multiple Inputs Single Output "), ..,
  • MIMO-OFDM multi-antenna communication systems implementing orthogonal subcarrier modulations.
  • OFDM Orthogonal Frequency Division Multiplexing
  • the MIMO-OFDM systems can in particular implement iterative reception techniques, allowing, over the iterations, to improve the quality of the estimation of the transmitted signal as a function of the received signal.
  • the conventional functional chain of a transmission device 100 (commonly called transmitter) of a source signal 10 composed of bits is described with reference to a transmission context of the type MIMO-OFDM.
  • the source signal (binary) 10 to be transmitted undergoes a CC channel coding 11, then an II interleaving 12. It then passes through a mapping module M 13, intended to convert bits into complex symbols: such a module thus associates a group of bits to a complex symbol belonging to a constellation (of type QPSK, 16QAM, etc.).
  • the sequence of symbols delivered at the output of the mapping module M 13 is commonly called the M-ary signal.
  • Space-time coding in block 14 of each group of Q symbols is then carried out, which are then modulated into blocks IS 1 , 15 2 to IS 1 using an OFDM type multicarrier modulation technique and then transmitted on N 1 antennas. resignation
  • the conventional functional chain of a reception device 200 (commonly called a receiver) of a signal emitted by the aforementioned transmission device 100 comprises two stages, namely a "space-time decoder" 24 (ie a binary symbol converter) (hereinafter referred to as an equalization stage) and a channel decoder 26, which exchange extrinsic or a posteriori information in an iterative loop, until the receiver converges.
  • a "space-time decoder” 24 ie a binary symbol converter
  • channel decoder 26 which exchange extrinsic or a posteriori information in an iterative loop, until the receiver converges.
  • These stages are separated by an interleaver 22 1 , used to decorrelate the outputs, before providing them to the next decoding stage, in other words, the exchanged information is decorrelated from one stage to another.
  • a signal r is received on N R reception antennas referenced 25 1 to 25 v , and then demodulated in blocks 271, 27 2 to 27 NR according to a demodulation technique, the inverse of the multicarrier modulation technique implemented in FIG. program.
  • Each receiving antenna 2S 1 to 25 ⁇ receives a linear combination of the symbols transmitted on each of the N t transmit antennas.
  • the first decoding stage 24 comprises a first space-time linear decoding block 20 (hereinafter also referred to as a global equalization block) according to a criterion, for example, of the MMSE or "Zero Forcing"("ZF" for " forcing to zero ").
  • the equalized signal s (p) delivered at the output of the space-time decoding block 20 then feeds a "demapping" module M " 231, before undergoing an operation of deinterleaving FI "1 22] then DC channel decoding " 1 21.
  • an estimated soft bit signal d is obtained on the coded bits (it is recalled that the data on the bits used in FIG. the iterative process are said to be flexible because their value depends on the probability of the bits).
  • this estimated flexible binary signal is subjected to a new IF interleaving 22 2 and a new "mapping" M 23 2 , in order to obtain an estimated M-ary signal s ip) that can be reinjecting into the space-time decoding block 20 for a next iteration of improvement of the estimation of the received signal.
  • the receiver performs a conventional equalization of the received signal because no estimated symbol is available. In subsequent iterations, however, the previously estimated symbols are used by the equalizer to cancel interference (s) affecting the received signal.
  • receivers based on linear filters implement interference cancellation mechanisms that rely on the use of symbol blocks.
  • the module "demapping" M "1 of 23 I which works symbol by symbol, receives a block 201 of symbols equalized compound of Q symbols equalized (corresponding to the equalized signal s ⁇ p ⁇ ) and delivers packets 202 of nb bits converted.
  • the module consistencyentreîacement FI "1221 treats all converted nb bits, bit block by block of bits (the bit block being of size equal to the size of deinterleaving the 22j modulus ), and delivers blocks 203 of deinterleaved bits.
  • the DC channel decoding module "1 21 receives the blocks 203 of deinterleaved bits and delivers, after a certain latency, blocks 204 of decoded bits, composed of one or more bits.
  • the interleaving module II 22 2 processes all the blocks 204 of decoded bits, block of bits per block of bits (the block of bits being of size equal to the interleaving size of the module 22 2 ), and delivers blocks 205 intertwined bits.
  • the "mapping" module M 23 2 which works in packets of nb bits, receives the blocks 205 of interleaved bits and delivers estimated symbols 206.
  • the global equalization block expects to have Q estimated input symbols to determine an equalized block of symbols enhanced by interference cancellation.
  • interleaving techniques are thus known, in particular for multi-antenna systems for transmitting and / or receiving.
  • various known types of interleaver there is a so-called random or pseudo-random category.
  • a disadvantage of this first known technique lies in the fact that the random structure of the interleaver does not allow, for a current iteration of channel decoding, to guarantee that the spacing between two bits of a block will be sufficiently large for the updated bit when canceling interference is used at the current iteration, and not at the next channel decoding iteration. This is especially true for random interleavers of small sizes.
  • block interleaving methods are also known, allowing the bits of a block to be distributed in a frame in a uniform manner.
  • the invention proposes a solution which does not have these disadvantages of the prior art, in the form of a method for transmitting a coded signal representative of a source signal, said coded signal being organized in blocks of symbols comprising each a set of coded bits.
  • a transmission method comprises the following steps: channel coding of said source signal, delivering coded bits;
  • the invention is based on an entirely new and inventive approach to the transmission of a coded signal in a digital communications system.
  • the invention proposes a transmission technique that is much more efficient than the techniques of the prior art since it does not implement random interleaving or block interleaving, but relies on an interleaving which distributes the coded bits uniformly. in groups of different bits and ensures that two bits consecutively associated with the same block of symbols will be transmitted on two different symbols.
  • nbbi oc consecutive bits are transmitted in nbfri oc blocks of different bits, where nb ⁇ , ⁇ oc is the number of blocks of bits contained in a frame.
  • the number nh] j i oc is chosen such that the length of the frame is equal to the multiplication of the modulation order (ie number of bits per symbol), the number of symbols per block and the number of blocks.
  • the transmission technique of the invention is therefore better adapted to digital communication systems implementing channel equalization and decoding on reception, possibly iterative, because it maximizes the independence of the information exchanged between the stage. equalization and channel decoding stage.
  • the spacing between two consecutive interleaved bits in the frame may, after deinterleaving, be greater than the length of the bit sequence necessary to provide channel decoding from one bit to the reception.
  • said interleaving step comprises a pre-interleaving step distributing said bits encoded by a set of bits corresponding to nb ⁇ , ⁇ oc bit blocks, where "è /, / oc corresponds to the number blocks of symbols.
  • said interleaving step acts on:
  • said given bit occupies, after interleaving, a final position defined by: ⁇ Eb (b) * Q * nb bi , + ⁇ Es (s, b) * nb bll + n Ep ⁇ p, s, b)
  • Q is the number of symbols forming one of said blocks; nbfy ft is the number of bits forming one of said symbols.
  • Tl Lb (b) designates the law allowing the distribution of said blocks;
  • Another aspect of the invention also relates to a coded signal representative of a source signal, organized in blocks of symbols each comprising a set of coded bits, said coded bits being interleaved so as to distribute said coded bits uniformly in said symbol blocks. and to ensure that two bits consecutively associated with a symbol block will be transmitted in two distinct symbols.
  • Such a signal can in particular represent a source signal coded according to the transmission method described above.
  • This signal may of course include the various characteristics relating to the transmission method according to the invention.
  • the invention relates to a computer program product downloadable from a communication network and / or recorded on a computer-readable and / or executable medium by a processor including program code instructions for the program. performing the steps of the transmission method described above, when the program is run on a computer.
  • Another aspect of the invention also relates to a device for transmitting a coded signal representative of a source signal, said coded signal being organized in blocks of symbols each comprising a set of coded bits, the transmission device comprises:
  • channel coding means of said source signal delivering coded bits; interleaving means, distributing said coded bits uniformly in said symbol blocks and ensuring that two bits consecutively associated with a symbol block will be transmitted in two distinct symbols; means for transmitting said symbol blocks on at least one antenna.
  • Such an emission device is particularly suitable for implementing the transmission method described above.
  • the invention relates to a method for receiving a coded signal representative of a source signal, said coded signal being organized in blocks of symbols each comprising a set of coded bits, the reception method comprises the following steps :
  • Such a reception method is in particular adapted to receive a coded signal transmitted according to the transmission method as described above.
  • the reception method implements an initialization phase comprising a step block block equalization of said coded signal, delivering for each block of symbols a block of equalized symbols each formed of a set of bits, and at least one iteration of improvement of an estimate of said coded signal comprising the following steps, for a current block of equalized symbols: obtaining at least one decoded bit, by bitwise decoding of a subset a current set of at least one bit belonging to said current equalized symbol block; updating at least one symbol estimated during said initialization phase or updated during a previous improvement iteration, as a function of the decoded bit or bits, delivering an updated estimated block of symbols constituted by the decoded bit or bits and at least one decoded bit during at least one preceding improvement iteration or during said initialization phase; determining an improved equalized symbol block by canceling interference, taking into account said updated estimated symbol block, said improved equalized symbol block becoming the current equalized symbol block of a possible next iteration.
  • the invention in another embodiment, relates to a device for receiving a coded signal representative of a source signal, said coded signal being organized in blocks of symbols each comprising a set of coded bits
  • the reception device comprises channel decoding means and deinterleaving means, restoring in an original order said interleaved transmit coded bits distributing said bits uniformly in said symbol blocks and ensuring that two bits consecutively associated with a symbol block will be transmitted in two distinct symbols, said channel decoding means decode deinterleaved bits.
  • Such a reception device is particularly adapted to implement the reception method described above.
  • Another aspect of the invention also relates to a computer program product downloadable from a communication network and / or recorded on a computer readable medium and / or executable by a processor comprising program code instructions for executing the programs. steps of the reception method described above, when the program is run on a computer.
  • FIG. 1 already commented on in relation to the prior art, presents a block diagram of the emission diagram of a technique of the prior art
  • FIG. 2 also commented on in relation with the prior art, illustrates the receiver of the signal transmitted according to the diagram of FIG. 1
  • FIG. 3 illustrates the structure of a particular embodiment of a transmitter according to the invention
  • FIG. 4 presents a flowchart of a particular embodiment of the transmission method of the invention
  • FIG. 5 illustrates the structure of a particular embodiment of a receiver according to the invention
  • FIG. 6 presents a flowchart of a particular embodiment of the reception method of the invention
  • Figure 7 shows the performance of an iterative receiver of the invention
  • Figure 8 shows a simplified block diagram of a receiver of the invention
  • Figure 9 shows a simplified block diagram of a transmitter of the invention
  • FIG. 10 schematically illustrates the pre-interleaving step of the transmission method of the invention
  • FIG. 11 schematically illustrates the interleaving step of the transmission method of the invention
  • Figure 12 schematically illustrates the interleaving of the position of the symbols in each block and the position of the bits in each symbol.
  • the general principle of the invention is based on the implementation of an interleaving, distributing the coded bits so as to ensure that two bits of a block of symbols are distant from each other, before interleaving, of a length greater than the length of the bit sequence needed to decode a bit being decoded channel on reception.
  • the interleaver is defined such that two bits of a block of the transmitted signal are spaced from each other by a length greater than the truncation length Lt of the DC channel decoding module. '! (implemented in the receiver).
  • the interleaver of the invention accelerates the convergence of the iterative process at reception.
  • the transmission device 300 comprises: conventional DC channel coding means 11 of a source signal, the operation of which has already been described above in relation with FIG. 1; interlace means 32 specific to the invention; and conventional transmission means 15j, 15 2 to 15Nt and 16i, 1 ⁇ 2 to 16 ⁇ t, the operation of which has also been described above in relation to FIG.
  • an interleaver 32 of size T nb block * Q * nb bit is used , where: - nb h i oc corresponds to the number of space-time blocks (ie blocks of symbols) ;
  • Q is the number of symbols forming a space-time block
  • nbjji t is the number of bits forming a symbol.
  • coded bits are interleaved so that one bit occupies, before interleaving, an initial position defined by:
  • FI Eb (b) designates the law allowing the distribution of space-time blocks
  • ⁇ E $ (s, b) ⁇ (s + b) moâ (Q) denotes the law allowing the distribution of symbols within each space-time block
  • FIG. 4 shows a flowchart illustrating in a general manner a method for transmitting a coded signal according to a particular embodiment of the invention.
  • a channel coding of a source signal is performed, so as to obtain coded bits.
  • pre-interleaving of the coded bits is performed by a set of nb ⁇ oc blocks of bits, so as to guarantee better independence of the data.
  • the timeentrelacement consists in segmenting the 30-bit frame nbbu Tl * Q groups (or 6 groups) of nbu oc bits (5 bits), called primary groups (GPI referenced to GP 6) then to interleave the bits (referenced Bl n to B5 n ) of each primary group (according to the same pre-interleaving scheme), so as to obtain nb b u * Q new groups (ie 6 groups) of bits (ie 5 bits), called secondary groups (referenced GS1 to GS6). More precisely, in the illustrated embodiment, the pre-interlacing is such that 2 bits positioned consecutively in a given primary group are no longer in the corresponding secondary group.
  • the second bit B2j is positioned consecutively to the first bit B1, but in the first corresponding secondary group GS1, the first bit BI i and the second bit B2i are no longer consecutive, but separated by the third B3i and fifth B5i bits.
  • an interleaving is performed so as to obtain blocks of symbols within which the coded bits are distributed in a uniform manner.
  • the interleaving of the invention makes it possible to guarantee that two bits associated consecutively with a block of symbols will be transmitted in two distinct symbols.
  • FIG. 11 schematically illustrates step E30 of interleaving for the aforementioned case.
  • the interleaving consists first of all in uniformly distributing the bits of the secondary groups in nbbhc new groups (ie 5 groups) of nbbn * Q bits (ie 6 bits), called tertiary groups (referenced GT1 to GT5).
  • the first tertiary GTL group consists of the first bit (Bl t, Bl 2, Bl 3 ,, ..) of each subgroup (GSL, GS2, GS3, ...)
  • the second group is tertiary GT2 the second bit (B2 B2 b 2, B 2 3, ...) of each subgroup (GSL, GS2, GS3, ...), and so on.
  • a block of symbols (referenced BS1 to BS5) is constructed consisting of Q symbols (ie 3 symbols, referenced Sl n to S3 n ) each formed of nbut bits (ie 2 bits).
  • the distribution of the bits in the symbols is such that 2 bits associated consecutively with a block of symbols are distributed in two distinct symbols.
  • the first three bits consecutive ls Bl and Bl 2 BI3 are divided into the first SI i, second and third S2i 1 SS symbols, respectively.
  • the first symbol Sh is thus constituted by the first bit B 1 s and the fourth bit B 1 .
  • the interleaving of the invention also acts on the position of the symbols within each block of symbols, as a function of the position of the blocks, and on the position of the bits at the inside each symbol, depending on the position of the symbols and the position of the blocks.
  • the interleaving of the invention allows the reception that two Successive deinterleaved bits belong to different symbol positions in a block and / or different bit positions in a symbol.
  • step E40 the blocks of symbols obtained in step E30 are transmitted over a transmission channel, for example a radio communication channel.
  • the receiving device 400 comprises: block equalizing means 41 of a received signal, acting as the space-time decoding block 20 described in relation with FIG. ; and means 42 for improving an estimate of the received signal specific to the invention.
  • the means 42 for improving an estimate of the received signal comprise a bit-to-bit channel decoding module CC " 1421 (also called means for obtaining a decoded bit) and means 43 for determining an equalized block of symbols improved by canceling interference.
  • the block-to-block equalization means 41 receive a received signal r (composed of received symbol blocks), via N R receive antennas referenced 2S 1 to 25 ; V , and output a block of symbols equalized (of at least one symbol).
  • a "demapping" module M "1 423 1 which works symbol by symbol, receives the block of equalized symbols and delivers one or more converted bits.
  • a deinterleaving module II " 422 i implements deinterlacing, inverse to an interleaving implemented on transmission, of a subset of converted bits (of at least one bit). , so as to output, one by one, (one or) de-interleaved bits.
  • the deinterleave in an original order, renders interleaved transmission bits in an interleaving pattern that distributes the bits uniformly in the symbol blocks and ensures that two bits consecutively associated with a symbol block will be transmitted in two distinct symbols.
  • n p (p, S , ⁇ b ⁇ )) (p - ⁇ il (b) - ⁇ * (n h (b) / Q) + U 3 (s, n b (b))) mod (nb bi ! ) designates the law allowing the distribution of the bits (ie dispersion of the position of the bits) inside each symbol, with:
  • the deinterleaving is such that two consecutive deinterleaved bits originate from two distinct bit positions within two separate equalized symbol blocks.
  • a channel decoding module CC "1421 implements a decoding bit by bit to a subset of deinterleaved bits (at least one bit), so as to deliver one by one , (one or) new decoded bits.
  • an IF interleaving module 4222 implements an interleaving of a subset of bits (of at least one new decoded bit), so as to deliver, one by one, (one or) new interleaved bits.
  • an M 423 2 mapping module As soon as a new interleaved bit is available at the input of an M 423 2 mapping module, the latter outputs a new estimated symbol (also called updated estimated symbol).
  • the determining means 43 updates the cancellation of interference on one of the symbols of the received signal r, from the new estimated symbol and the preceding estimated symbol or symbols, so as to obtain an improved equalized symbol block.
  • FIG. 6 shows a flowchart generally illustrating a method of receiving a received data signal according to a particular embodiment of the invention.
  • An initialization phase, referenced I comprises a first step E1, during which a block-to-block equalization of a received signal composed of received symbol blocks is performed, so as to obtain for each block of symbols received a block of equalized symbols each formed of a set of bits.
  • the following steps relate to an iteration of improvement of an estimation of the received signal, referenced II, for a given block of equalized symbols, called current block of equalized symbols.
  • bit-to-bit decoding of a current subset of bits belonging to the current block of equalized symbols is performed, so as to obtain one or more decoded bits.
  • step E2 comprises: a step E21, during which one or more bits of one of the equalized symbols (of the current block of equalized symbols) are extracted; a step E22, during which the current subset of bits is updated from the extracted bit or bits in step E21; a step E23, during which the subset of bits updated in step E22 is decoded so as to generate the aforementioned decoded bit or bits. Then, during a step E3, one or more symbols estimated during the initialization phase I are updated or updated during a previous improvement iteration, as a function of the decoded bit (s) obtained at the first stage. step E2, so as to obtain a block of estimated symbols updated.
  • step E4 the cancellation of interference on one of the symbols of the received signal is updated, as a function of the block of estimated updated symbols obtained in step E3, so as to obtain a block of updated equalized symbols (also later referred to as an improved symbol block).
  • a block of updated equalized symbols also later referred to as an improved symbol block.
  • FIG. 7 presents five curves referenced 711 to 715 illustrating the bit error rate (BER) as a function of the ratio Eb / NO (corresponding to the ratio between the energy spent per bit transmitted and the spectral density of the white noise) expressed in decibels (dB) for the first five iterations of a conventional MMSE-IC type receiver, and five curves referenced 721 to 725 illustrating the bit error rate as a function of the Eb / NO ratio for the first five iterations of the receiver of the invention.
  • the curve referenced 711 corresponds to the first iteration
  • the curve referenced 712 corresponds to the second iteration and so on until the curve referenced 715 which corresponds to the fifth iteration of the conventional receiver.
  • the curve referenced 721 corresponds to the first iteration
  • the curve referenced 722 corresponds to the second iteration and so on until the curve referenced 725 which corresponds to the fifth iteration of the iterative receiver of the invention.
  • the curve referenced 730 in FIG. 7 corresponds for its part to the optimal theoretical performance curve for a system for receiving an ST-BICM signal ("Space-Time Bit-Interleaved Coded Modulation" in English, “coded modulations"). space-time "in French).
  • ST-BICM signal Space-Time Bit-Interleaved Coded Modulation
  • space-time in French
  • FIG. 8 presents a simplified block diagram of the iterative receiver of the invention, which comprises a memory M 81, a processing unit P 80, equipped for example with a microprocessor, and driven by the computer program Pg 82.
  • initialization the code instructions of the computer program 82 are for example loaded into a RAM 81 before being executed by the processor of the processing unit 80.
  • the processing unit 80 receives as input the signal of received data r.
  • the microprocessor ⁇ P of the processing unit 80 performs the iterative equalization and estimation of the signal, described in detail in connection with FIGS. 5 and 6, according to the instructions of the program Pg 82.
  • the processing unit 80 delivers, output an estimated (binary) signal d and an estimated M-area signal x.
  • FIG. 9 finally presents a simplified block diagram of the transmitter of the invention, which comprises a memory M 91, a processing unit P 90, equipped for example with a microprocessor, and driven by the computer program Pg 92.
  • the code instructions of the computer program 92 are for example loaded into a RAM 91 before being executed by the processor of the processing unit 90.
  • the processing unit 90 receives as input the source signal s.
  • the microprocessor ⁇ P of the processing unit 90 notably performs the step of interleaving the bits of the source signal, described in detail in relation to FIGS. 3 and 4, according to the instructions of the program Pg 92.
  • the processing unit 90 outputs a coded signal r, organized into blocks of symbols each comprising a set of coded bits.
  • the invention is not limited to a purely material implantation but that it can also be implemented in the form of a sequence of instructions of a computer program or any form mixing a material part and a part software.
  • the corresponding instruction sequence can be stored in a removable storage means (such as for example a floppy disk, a CD-ROM or a DVD-ROM) or no, this storage means being partially or completely readable by a computer or a microprocessor.

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  • Engineering & Computer Science (AREA)
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  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

L'invention concerne un procédé d'émission d'un signal codé représentatif d'un signal source. Le signal codé est organisé en blocs de symboles comprenant chacun un ensemble de bits codés. Selon l'invention, un tel procédé d'émission comprend des étapes de : codage canal (E10) du signal source, délivrant des bits codés ; entrelacement (E30), distribuant les bits codés uniformément dans les blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts ; émission (E40) des blocs de symboles sur un canal.

Description

Procédé et dispositif d'émission d'un signal codé représentatif d'un signai source, signal codé, procédé et dispositif de réception et programmes d'ordinateur correspondants.
1. Domaine de l'invention Le domaine de l'invention est celui des communications numériques. Plus précisément, l'invention concerne la transmission de signaux codés, composés lors de l'émission de blocs de symboles formés chacun d'un ensemble de bits.
L'invention concerne plus particulièrement une technique d'émission, mettant en œuvre un mécanisme de distribution de bits (aussi appelé par la suite entre! aceur) dans une trame.
Par trame, on entend ici, et dans tout le document, l'ensemble des bits traités simultanément par Fentrelaceur.
L'invention s'applique notamment, mais non exclusivement, aux systèmes de communications par voie hertzienne (transmission radio), présentant une ou plusieurs antennes à l'émission et/ou à la réception, tels que des systèmes SIMO (« Single Input Multiple Outputs » en anglais), SISO (« Single Input Single Output » en anglais), MIMO (« Multiple Inputs Multiple Outputs » en anglais), MISO (« Multiple Inputs Single Output » en anglais),.. ,
2. Art antérieur On discute ci-après les techniques de l'art antérieur à travers le cas particulier des systèmes MIMO-OFDM, c'est-à-dire des systèmes de communication multi-antennes mettant en oeuvre des modulations à sous porteuses orthogonales (« OFDM » pour « Orthogonal Frequency Division Multiplexing » en anglais). Les systèmes MIMO-OFDM peuvent notamment mettre en œuvre des techniques de réception itérative, permettant, au fil des itérations, d'améliorer la qualité de l'estimation du signal émis en fonction du signal reçu.
On décrit en référence à la figure 1, la chaîne fonctionnelle classique d'un dispositif d'émission 100 (couramment appelé émetteur) d'un signal source 10 composé d'éléments binaires, dans le cas d'un contexte de transmission de type MIMO-OFDM.
Le signal source (binaire) 10 à émettre subit un codage canal CC 11, puis un entrelacement II 12. Il traverse ensuite un module de « mapping » M 13, destiné à convertir des éléments binaires en symboles complexes : un tel module associe ainsi un groupe de bits à un symbole complexe appartenant à une constellation (de type QPSK, 16QAM, etc.). La suite de symboles délivrée en sortie du module de mapping M 13 est couramment appelée signal M-aire. On procède ensuite à un codage espace-temps en bloc 14 de chaque groupe de Q symboles, qui sont ensuite modulés en blocs I S1, 152 à I S^1 selon une technique de modulation multiporteuse de type OFDM, puis émis sur N1 antennes d'émission
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Comme illustré sur la figure 2, la chaîne fonctionnelle classique d'un dispositif de réception 200 (couramment appelé récepteur) d'un signal émis par le dispositif d'émission 100 précité comprend deux étages, à savoir un « décodeur espace-temps » 24 (i.e. un convertisseur de symboles en éléments binaires) (aussi appelé par la suite étage d'égalisation) et un décodeur de canal 26, qui échangent des informations extrinsèques ou a posteriori dans une boucle itérative, jusqu'à ce que le récepteur converge. Ces étages sont séparés par un entrelaceur 221, utilisé pour décorréler les sorties, avant de les fournir à l'étage de décodage suivant, en d'autres termes, les informations échangées sont décorrélées d'un étage à l'autre.
Ainsi, un signal r est reçu sur NR antennes de réception référencées 251 à 25 v , puis démodulé en blocs 271, 272 à 27NR selon une technique de démodulation, inverse de la technique de modulation multiporteuse mise en œuvre à l'émission. Chaque antenne de réception 2S1 à 25^ reçoit une combinaison linéaire des symboles émis sur chacune des Nt antennes d'émission. Le premier étage de décodage 24 comprend un premier bloc 20 de décodage linéaire espace- temps (aussi appelé par la suite bloc d'égalisation globale) suivant un critère, par exemple, de type MMSE ou « Zéro Forcing » (« ZF » pour « forçage à zéro »). Le signal égalisé s(p) délivré en sortie du bloc de décodage espace-temps 20 alimente ensuite un module de « demapping » M" 231, avant de subir une opération de désentrelacement FI"1 22] puis un décodage de canal CC"1 21. En sortie du deuxième étage 26 de décodage de canal, on obtient un signal binaire souple estimé d sur les bits codés (on rappelle que les données sur les bits utilisés dans le processus itératif sont dites souples car leur valeur dépend de la probabilité des bits).
Le procédé étant itératif, on fait subir à ce signal binaire souple estimé d un nouvel entrelacement FI 222 et un nouveau « mapping » M 232, afin d'obtenir un signal M-aire estimé sip) , que l'on peut réinjecter dans le bloc 20 de décodage espace- temps pour une itération suivante d'amélioration de l'estimation du signal reçu.
Lors de la première itération, le récepteur procède à une égalisation classique du signal reçu car aucun symbole estimé n'est disponible. Lors des itérations suivantes en revanche, les symboles estimés précédemment sont utilisés par l'égaliseur pour annuler une (des) interférence(s) affectant le signal reçu. De façon classique, les récepteurs à base de filtres linéaires mettent en œuvre des mécanismes d'annulation d'interférences qui reposent sur l'utilisation de blocs de symboles.
Selon cette technique de réception itérative, il est nécessaire que tous les bits qui composent les symboles d'un bloc espace-temps soient décodés pour soustraire les interférences affectant les symboles qui composent le signal reçu.
Plus précisément (en référence à la figure 2), le module de « demapping » M"1 23 Î, qui travaille symbole par symbole, reçoit un bloc 201 de symboles égalisés composé de Q symboles égalisés (correspondant au signal égalisé s{p}) et délivre des paquets 202 de nb bits convertis. Le module de désentreîacement FI"1 221 traite tous les nb bits convertis, bloc de bits par bloc de bits (le bloc de bits étant de taille égale à la taille de désentrelacement du module 22j), et délivre des blocs 203 de bits désentrelacés.
Le module de décodage canal CC"1 21 reçoit les blocs 203 de bits désentrelacés et délivre, après une certaine latence, des blocs 204 de bits décodés, composés d'un ou plusieurs bits. Le module d'entrelacement II 222 traite tous les blocs 204 de bits décodés, bloc de bits par bloc de bits (le bloc de bits étant de taille égale à la taille d'entrelacement du module 222), et délivre des blocs 205 de bits entrelacés.
Ensuite, le module de « mapping » M 232, qui travaille par paquet de nb bits, reçoit les blocs 205 de bits entrelacés et délivre des symboles estimés 206.
Enfin, le bloc 20 d'égalisation globale attend d'avoir Q symboles estimés en entrée pour déterminer un bloc de symboles égalisés amélioré par annulation des interférences.
Dans un système de réception multi-antennes, on cherche classiquement à maximiser l'indépendance des informations échangées entre l'étage d'égalisation et l'étage de décodage en optimisant l'entrelacement, mis en œuvre en émission et/ou en réception.
On connaît ainsi de très nombreuses techniques d'entrelacement notamment pour les systèmes à antennes multiples en émission et/ou en réception. Parmi les différents types d'entrelaceur connus, il existe une catégorie dite aléatoire ou pseudo aléatoire.
Un inconvénient de cette première technique connue réside dans le fait que la structure aléatoire de l'entrelaceur ne permet pas, pour une itération courante de décodage canal, de garantir que l'espacement entre deux bits d'un bloc sera suffisamment large pour que le bit mis à jour lors de l'annulation d'interférence soit utilisé à l'itération courante, et non pas à la prochaine itération de décodage canal. Ceci est notamment vérifié pour des entrelaceurs aléatoires de petites tailles.
On connaît également les méthodes dites « d'entrelacement bloc », permettant de répartir dans une trame les bits d'un bloc de manière uniforme.
Cependant, cette deuxième technique connue présente l'inconvénient de dégrader légèrement l'indépendance des informations échangées entre l'étage d'égalisation et l'étage de décodage, du fait que l'alternance entre bits de symboles différents n'est pas garantie. Par ailleurs, il existe des entrelacements de type RP (pour « Relative Prime » en anglais) ou DRP (pour « Dithered Relative Prime » en anglais), dont l'inconvénient majeur réside dans le fait que leur structure (entrelacement bloc) ne permet pas d'obtenir un espacement identique entre les bits d'un bloc, et ce pour tous les blocs. 3. Exposé de l'invention
L'invention propose une solution qui ne présente pas ces inconvénients de l'art antérieur, sous la forme d'un procédé d'émission d'un signal codé représentatif d'un signal source, ledit signal codé étant organisé en blocs de symboles comprenant chacun un ensemble de bits codés. Selon l'invention, un tel procédé d'émission comprend les étapes suivantes : codage canal dudit signal source, délivrant des bits codés ;
- entrelacement, distribuant lesdits bits codés uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts ;
- émission desdits blocs de symboles sur au moins un canal.
Ainsi, l'invention repose sur une approche tout à fait nouvelle et inventive de la transmission d'un signal codé, dans un système de communications numériques. En effet, l'invention propose une technique d'émission beaucoup plus efficace que les techniques de l'art antérieur puisqu'elle ne met pas en œuvre un entrelacement aléatoire ou un entrelacement bloc, mais repose sur un entrelacement qui répartit uniformément les bits codés dans des groupes de bits différents et garantit que deux bits associés consécutivement à un même bloc de symboles seront transmis sur deux symboles différents.
Par uniformément, on entend que nbbioc bits consécutifs sont transmis dans nbfrioc blocs de bits différents, où nbι,ιoc est le nombre de blocs de bits contenus dans une trame. Notamment, le nombre nh]jioc est choisi tel que la longueur de la trame est égale à la multiplication de l'ordre de modulation (i.e nombre de bits par symbole), du nombre de symboles par bloc et du nombre de blocs.
La technique d'émission de l'invention est donc mieux adaptée aux systèmes de communications numériques mettant en œuvre une égalisation et un décodage canal à la réception, éventuellement itératifs, du fait qu'elle maximise l'indépendance des informations échangées entre l'étage d'égalisation et l'étage de décodage canal.
On peut également noter que, avantageusement, selon l'invention, l'espacement entre deux bits entrelacés consécutifs dans la trame peut être, après désentrelacement, supérieur à la longueur de la séquence de bits nécessaire pour assurer le décodage canal d'un bit à la réception.
Selon une caractéristique particulière de l'invention, ladite étape d'entrelacement comprend une étape de pré-entrelacement distribuant lesdits bits codés par ensemble de bits correspondant à nb},ιoc blocs de bits, où «è/,/oc correspond au nombre de blocs de symboles. Selon un mode de réalisation particulier, ladite étape d'entrelacement agit sur :
- la position des symboles à l'intérieur de chaque bloc de symboles, en fonction de la position des blocs ; la position des bits codés à l'intérieur de chaque symbole, en fonction de la position des symboles et de la position des blocs.
Selon un aspect particulier de l'invention, ladite étape d'entrelacement met en œuvre, pour un entrelaceur de taille T = nb^ιoc * Q * nb^it , un entrelacement tel que, pour un bit donné occupant, avant entrelacement, une position initiale définie par : P*Q * nbbhe + s * nbbb)C + b
ledit bit donné occupe, après entrelacement, une position finale définie par : πEb(b) *Q * nbbi, + πEs (s,b) * nbbll + nEp{p,s,b)
où :
Q correspond au nombre de symboles formant un desdits blocs ; nbfyft correspond au nombre de bits formant un desdits symboles.
Tl Lb (b) désigne la loi permettant la distribution desdits blocs ; ïlEi (s,b) = (s + b)moâ(Q) désigne la loi permettant la distribution des symboles à l'intérieur de chaque bloc ; Tïtp (p,s,b) = (p + b + ε* (b /Q) — s))mod(nbhu) désigne la loi permettant la distribution des bits à l'intérieur de chaque symbole, avec :
0
Figure imgf000008_0001
a
Un autre aspect de l'invention concerne également un signal codé représentatif d'un signal source, organisé en blocs de symboles comprenant chacun un ensemble de bits codés, lesdits bits codés étant entrelacés de façon à distribuer lesdits bits codés uniformément dans lesdits blocs de symboles et à garantir que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts.
Un tel signal peut notamment représenté un signal source codé selon le procédé d'émission décrit ci-dessus. Ce signal pourra bien sûr comporter les différentes caractéristiques relatives au procédé d'émission selon l'invention.
Dans un autre mode de réalisation, l'invention concerne un produit programme d'ordinateur téléchargeable depuis un réseau de communication et/ou enregistré sur un support lisible par ordinateur et/ou exécutable par un processeur comprenant des instructions de code de programme pour l'exécution des étapes du procédé d'émission décrit précédemment, lorsque le programme est exécuté sur un ordinateur.
Un autre aspect de l'invention concerne aussi un dispositif d'émission d'un signal codé représentatif d'un signal source, ledit signal codé étant organisé en blocs de symboles comprenant chacun un ensemble de bits codés, le dispositif d'émission comprend :
- des moyens de codage canal dudit signal source, délivrant des bits codés ; des moyens d'entrelacement, distribuant lesdits bits codés uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts ; - des moyens d'émission desdits blocs de symboles sur au moins une antenne.
Un tel dispositif d'émission est notamment adapté à mettre en œuvre le procédé d'émission décrit précédemment.
Dans un autre mode de réalisation, l'invention concerne un procédé de réception d'un signal codé représentatif d'un signal source, ledit signal codé étant organisé en blocs de symboles comprenant chacun un ensemble de bits codés, Ie procédé de réception comprend les étapes suivantes :
- désentrelacement, restituant dans un ordre d'origine lesdits bits codés à l'émission selon un entrelacement distribuant lesdits bits uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts ; décodage canal des bits désentrelacés, à l'aide desdits moyens de décodage canal Un tel procédé de réception est notamment adapté à recevoir un signal codé émis selon le procédé d'émission tel que décrit ci-dessus.
Selon un aspect particulier de l'invention, le procédé de réception met en œuvre une phase d'initialisation comprenant une étape d'égalisation bloc à bloc dudit signal codé, délivrant pour chaque bloc de symboles un bloc de symboles égalisés formés chacun d'un ensemble de bits, et au moins une itération d'amélioration d'une estimation dudit signal codé comprenant les étapes suivantes, pour un bloc de symboles égalisés courant : obtention d'au moins un bit décodé, par décodage bit à bit d'un sous- ensemble courant d'au moins un bit appartenant audit bloc de symboles égalisés courant ; mise à jour d'au moins un symbole estimé lors de ladite phase d'initialisation ou mis à jour lors d'une itération d'amélioration précédente, en fonction du ou des bits décodés, délivrant un bloc de symboles estimés mis à jour, constitué du ou des bits décodés et d'au moins un bit décodé lors d'au moins une itération d'amélioration précédente ou lors de ladite phase d'initialisation ; détermination d'un bloc de symboles égalisés amélioré par annulation des interférences, tenant compte dudit bloc de symboles estimés mis à jour, ledit bloc de symboles égalisés amélioré devenant le bloc de symboles égalisés courant d'une éventuelle itération suivante.
Dans un autre mode de réalisation, l'invention concerne un dispositif de réception d'un signal codé représentatif d'un signal source, ledit signal codé étant organisé en blocs de symboles comprenant chacun un ensemble de bits codés, le dispositif de réception comprend des moyens de décodage canal et des moyens de désentrelacement, restituant dans un ordre d'origine lesdits bits codés à l'émission selon un entrelacement distribuant lesdits bits uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts, lesdits moyens de décodage canal décodent des bits désentrelacés. Un tel dispositif de réception est notamment adapté à mettre en œuvre le procédé de réception décrit précédemment.
Un autre aspect de l'invention concerne également un produit programme d'ordinateur téléchargeable depuis un réseau de communication et/ou enregistré sur un support lisible par ordinateur et/ou exécutable par un processeur comprenant des instructions de code de programme pour l'exécution des étapes du procédé de réception décrit précédemment, lorsque le programme est exécuté sur un ordinateur.
4. Liste des figures
D'autres caractéristiques et avantages de l'invention apparaîtront plus clairement à la lecture de la description suivante d'un mode de réalisation particulier, donné à titre de simple exemple illustratif et non limitatif, et des dessins annexés, parmi lesquels : la figure 1 , déjà commentée en relation avec l'art antérieur, présente un synoptique du schéma d'émission d'une technique de l'art antérieur ; la figure 2, également commentée en relation avec l'art antérieur, illustre le récepteur du signal émis selon le schéma de la figure 1 ; la figure 3 illustre la structure d'un mode de réalisation particulier d'un émetteur selon l'invention ; la figure 4 présente un organigramme d'un mode de réalisation particulier du procédé d'émission de l'invention ; la figure 5 illustre la structure d'un mode de réalisation particulier d'un récepteur selon l'invention ; la figure 6 présente un organigramme d'un mode de réalisation particulier du procédé de réception de l'invention ; la figure 7 présente les performances d'un récepteur itératif de l'invention ; la figure 8 présente un schéma synoptique simplifié d'un récepteur de l'invention ; la figure 9 présente un schéma synoptique simplifié d'un émetteur de l'invention ; - la figure 10 illustre schématiquement l'étape de pré-entrelacement du procédé d'émission de l'invention ; la figure 11 illustre schématiquement l'étape d'entrelacement du procédé d'émission de l'invention ; et la figure 12 illustre schématiquement l'entrelacement sur la position des symboles dans chaque bloc et sur la position des bits dans chaque symbole.
5. Description d'un mode de réalisation de l'invention
Le principe général de l'invention repose sur la mise en œuvre d'un entrelacement, distribuant les bits codés de façon à garantir que deux bits d'un bloc de symboles sont distants l'un de l'autre, avant entrelacement, d'une longueur supérieure à la longueur de la séquence de bits nécessaire pour décoder un bit en cours de décodage canal à la réception. En d'autres termes, l'entrelaceur est défini de telle sorte que deux bits d'un bloc du signal émis sont distants l'un de l'autre d'une longueur supérieure à la longueur de troncature Lt du module de décodage canal CC" ! (implémenté dans le récepteur). Comme on le verra par la suite, l'entrelaceur de l'invention permet d'accélérer la convergence du processus itératif à la réception.
5.1 Schéma d 'émission
On présente, en relation avec la figure 3, la chaîne fonctionnelle d'un dispositif d'émission 300 selon un mode de réalisation de l'invention. Dans ce mode de réalisation, le dispositif d'émission 300 selon l'invention comprend : des moyens classiques de codage canal CC 11 d'un signal source, dont le fonctionnement a déjà été décrit ci-dessus en relation avec la figure 1 ; des moyens d'entrelacement 32 spécifiques à l'invention ; et - des moyens classiques d'émission 15j, 152 à 15Nt et 16i, lό2 à 16χt, dont le fonctionnement a également été décrit ci-dessus en relation avec la figure
1.
Plus précisément, dans le présent mode de réalisation, on met en oeuvre un entrelaceur 32 de taille T = nbbloc * Q * nbbit , où : - nbhioc correspond au nombre de blocs espace- temps (i.e blocs de symboles) ;
Q correspond au nombre de symboles formant un bloc espace-temps ; nbjjit correspond au nombre de bits formant un symboles.
Plus précisément encore, on procède à un entrelacement de bits codés de sorte qu'un bit occupant, avant entrelacement, une position initiale définie par :
P* Q* nbbhc + s * nbbl∞ + b
occupe, après entrelacement, une position finale définie par : na{b)* Q * nbba + nEl (sfb) * nbba + uEi>(p,s1b) , ovi :
FI Eb (b) désigne la loi permettant la distribution des blocs espace-temps ; Ω E$ (s,b) ~ (s + b)moâ(Q) désigne la loi permettant la distribution des symboles à l'intérieur de chaque bloc espace- temps ; Uεp(p,s,b) = (p + b + ε* (b / Q) - s))mod(nbhlt) désigne la loi permettant la distribution des bits (i.e dispersion de la position des bits) à l'intérieur de chaque symbole, avec :
f l si Qmod(nbbh) = Q [0 si Qmod(nbhιl) > 0
On présente désormais, en relation avec la figure 4, un organigramme illustrant de manière globale un procédé d'émission d'un signal codé selon un mode de réalisation particulier de l'invention.
Lors d'une première étape ElO, on effectue un codage canal d'un signal source, de façon à obtenir des bits codés.
Lors d'une étape E20, on effectue un pré-entrelacement des bits codés (obtenus à l'étape ElO) par ensemble de nb^oc blocs de bits, de façon à garantir une meilleur indépendance des données.
La figure 10 illustre de façon schématique l'étape E20 de pré- entrelacement, pour le cas d'un entrelaceur de taille T = nbbιoc * Q * nbbi{ , avec 7=30 bits ; nbbirQ- ', Q^ et «èwoc=5. Comme l'illustre la figure 10, le préentrelacement consiste à segmenter la trame Tl de 30 bits en nbbu*Q groupes (soit 6 groupes) de nbuoc bits (soit 5 bits), dits groupes primaires (référencés GPl à GP 6), puis à entrelacer les bits (référencés Bln à B5n) de chaque groupe primaire (suivant le même schéma de pré-entrelacement), de façon à obtenir nbbu*Q nouveaux groupes (soit 6 groupes) de
Figure imgf000013_0001
bits (soit 5 bits), dits groupes secondaires (référencés GSl à GS6). Plus précisément, dans le mode de réalisation illustré, le pré-entrelacement est tel que 2 bits positionnés consécutivement dans un groupe primaire donné ne le sont plus dans le groupe secondaire correspondant. A titre d'exemple, dans le premier groupe primaire GPl, le deuxième bit B2j est positionné consécutivement au premier bit Bl i, en revanche, dans le premier groupe secondaire GSl correspondant, le premier bit BI i et le deuxième bit B2i ne sont plus consécutifs, mais séparés par les troisième B3i et cinquième B5i bits.
Ensuite, lors d'une étape E30, on effectue un entrelacement de façon à obtenir des blocs de symboles à l'intérieur desquels les bits codés sont distribués de manière uniforme. En outre, l'entrelacement de l'invention permet de garantir que deux bits associés consécutivement à un bloc de symboles seront transmis dans deux symboles distincts.
La figure 11 illustre de façon schématique l'étape E30 d'entrelacement pour le cas précité. Comme l'illustre la figure 11, l'entrelacement consiste dans un premier temps à distribuer uniformément les bits des groupes secondaires dans nbbhc nouveaux groupes (soit 5 groupes) de nbbn*Q bits (soit 6 bits), dits groupes tertiaires (référencés GTl à GT5). Ainsi, le premier groupe tertiaire GTl est constitué par le premier bit (Bl t, Bl2, Bl 3,, ..) de chaque groupe secondaire (GSl, GS2, GS3,...), le deuxième groupe tertiaire GT2 est constitué par le deuxième bit (B2b B22, B23,...) de chaque groupe secondaire (GSl, GS2, GS3,...), et ainsi de suite. Dans un deuxième temps, pour chaque groupe tertiaire, on construit un bloc de symboles (référencés BSl à BS5) composé de Q symboles (soit 3 symboles, référencés Sln à S3n) formés chacun de nbut bits (soit 2 bits). La répartition des bits dans les symboles est telle que 2 bits associés consécutivement à un bloc de symboles sont répartis dans deux symboles distincts. A titre d'exemple, pour le cas du premier groupe tertiaire GTl, les trois premiers bits consécutifs Bl ls Bl2 et BI3 sont répartis dans les premier SI i, deuxième S2i et troisième SS1 symboles, respectivement. Le premier symbole Sh est donc constitué par le premier bit Bl s et le quatrième bit Bl4. Enfin, comme illustré par la figure 12, l'entrelacement de l'invention agit en outre sur la position des symboles à l'intérieur de chaque bloc de symboles, en fonction de la position des blocs, et sur la position des bits à l'intérieur de chaque symbole, en fonction de la position des symboles et de la position des blocs. Ainsi, on maximise l'alternance des positions des symboles dans chaque bloc et des positions des bits dans chaque symbole. Comme on le verra par la suite, l'entrelacement de l'invention permet à la réception que deux bits désentrelacés successifs appartiennent à des positions différentes de symboles dans un bloc et/ou des positions différentes de bits dans un symbole.
Enfin, lors d'une étape E40, on procède à la transmission des blocs de symboles obtenus à l'étape E30 sur un canal de transmission, par exemple, un canal de communication radio.
5.1 Schéma de réception
On va décrire maintenant, en relation avec la figure 5, Ia chaîne fonctionnelle d'un dispositif de réception 400 selon un mode de réalisation de l'invention. Dans ce mode de réalisation, le dispositif de réception 400 selon l'invention comprend : des moyens d'égalisation 41 bloc à bloc d'un signal reçu, jouant le rôle du bloc de décodage espace- temps 20 décrit en relation avec la figure 2 ; et des moyens d'amélioration 42 d'une estimation du signal reçu spécifiques à l'invention.
Comme on le verra dans la suite de la description, les moyens d'amélioration 42 d'une estimation du signal reçu comprennent un module de décodage canal bit à bit CC"1 421 (aussi appelé moyens d'obtention de bit décodé) et des moyens de détermination 43 d'un bloc de symboles égalisés amélioré par annulation d'interférences.
De façon plus détaillée, les moyens d'égalisation 41 bloc à bloc reçoivent un signal reçu r (composé de blocs de symboles reçus), via NR antennes de réception référencées 2S1 à 25;V , et délivrent en sortie un bloc de symboles égalisés (d'au moins un symbole). Un module de « demapping » M"1 4231, qui travaille symbole par symbole, reçoit le bloc de symboles égalisés et délivre un ou plusieurs bits convertis.
Après une certaine latence, un module de désentrelacement II"' 422 i met en œuvre un désentrelacement, inverse d'un entrelacement mis en œuvre à l'émission, d'un sous-ensemble de bits convertis (d'au moins un bit), de façon à délivrer, un par un, (un ou) des bits désentrelacés. Dans le présent mode de réalisation, le désentrelacement restitue, dans un ordre d'origine, des bits entrelacés à l'émission selon un entrelacement distribuant les bits uniformément dans les blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts.
Plus précisément, on procède à un désentrelacement de bits entrelacés, de sorte qu'un bit occupant, avant désentrelacement, une position initiale définie par : b* Q * nbMt + s * nbblt + p occupe, après désentrelacement, une position finale définie par : np(p,sMbΨ)) * Q * nbbtaL + ns(S,πhφ)y nbhhc + nb{b) , on : nbbioc est le nombre de blocs espace-temps (i.e blocs de symboles) ; Q est le nombre de symboles distincts transmis à travers un bloc espace- temps ; - Tïb(b) désigne la loi inverse de la loi TlEh(b) permettant la distribution des blocs espace-temps ; πs (s,Ylb(b)) = (s -π.b(b))moά(Q) désigne la loi permettant la distribution des symboles à l'intérieur de chaque bloc espace-temps ; np(p,S,Ωbφ)) = (p - πil (b) - ε * (nh(b) /Q) + U3 (s,nb(b)))mod(nbbi!) désigne la loi permettant la distribution des bits (i.e dispersion de la position des bits) à l'intérieur de chaque symbole, avec : Q
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Ainsi, dans ce mode de réalisation, le désentrelacement est tel que deux bits désentrelacés consécutifs proviennent de deux positions de bits distinctes au sein de deux blocs de symboles égalisés distincts. Comme illustré sur la figure 5, un module de décodage canal CC"1 421 met en œuvre un décodage bit à bit d'un sous-ensemble de bits désentrelacés (d'au moins un bit), de façon à délivrer, un par un, (un ou) des nouveaux bits décodés. Après une certaine latence, un module d'entrelacement FI 4222 met en œuvre un entrelacement d'un sous-ensemble de bits (d'au moins un nouveau bit décodé), de façon à délivrer, un par un, (un ou) des nouveaux bits entrelacés.
Dès qu'un nouveau bit entrelacé est disponible en entrée d'un module de « mapping » M 4232, ce dernier délivre en sortie un nouveau symbole estimé (aussi appelé symbole estimé mis à jour).
Enfin, les moyens de détermination 43 mettent à jour l'annulation d'interférences sur un des symboles du signal reçu r, à partir du nouveau symbole estimé et du ou des symboles estimés précédents, de façon à obtenir un bloc de symboles égalisés amélioré.
On présente, en relation avec la figure 6, un organigramme illustrant de manière globale un procédé de réception d'un signal de données reçu selon un mode de réalisation particulier de l'invention.
Une phase d'initialisation, référencée I, comprend une première étape El, au cours de laquelle on effectue une égalisation bloc à bloc d'un signal reçu composé de blocs de symboles reçu, de façon à obtenir pour chaque bloc de symboles reçu un bloc de symboles égalisés formés chacun d'un ensemble de bits.
Les étapes suivantes sont relatives à une itération d'amélioration d'une estimation du signal reçu, référencée II, pour un bloc de symboles égalisés donné, dit bloc de symboles égalisés courant.
Lors d'une étape E2, on met en œuvre un décodage bit à bit d'un sous- ensemble courant de bits appartenant au bloc de symboles égalisés courant, de façon à obtenir un ou plusieurs bits décodés.
Plus précisément, l'étape E2 comprend : - une étape E21, au cours de laquelle on extrait un ou plusieurs bits d'un des symboles égalisés (du bloc de symboles égalisés courant) ; une étape E22, au cours de laquelle on met à jour le sous-ensemble courant de bits, à partir du ou des bits extraits à l'étape E21 ; une étape E23, au cours de laquelle on décode le sous-ensemble de bits mis à jour à l'étape E22, de façon à générer le ou les bits décodés précités. Ensuite, lors d'une étape E3, on met à jour un ou plusieurs symboles estimés lors de la phase d'initialisation I ou mis à jour lors d'une itération d'amélioration précédente, en fonction du ou des bits décodés obtenus à l'étape E2, de façon à obtenir un bloc de symboles estimés mis à jour. Enfin, lors d'une étape E4, on met à jour l'annulation d'interférences sur un des symboles du signal reçu, en fonction du bloc de symboles estimés mis à jour obtenu à l'étape E3, de façon à obtenir un bloc de symboles égalisés mis à jour (aussi appelé par la suite bloc de symboles égalisés amélioré). Le procédé de réception étant itératif, on retourne à l'étape E2 à la fin de l'étape E4. On note que le bloc de symboles égalisés amélioré devient le bloc de symboles égalisés courant de l'itération suivante.
On présente en relation avec la figure 7, les performances du procédé de réception de l'invention obtenues par simulation d'un système MIMO 2x2 avec un code à dispersion linéaire transmettant 4 symboles par blocs. Ce système met en oeuvre une modulation de type 16QAM avec « mapping » de Gray, un entrelacement de 2400bits et un codage convolutif de rendement 1/2.
Plus précisément, la figure 7 présente cinq courbes référencées 711 à 715 illustrant le taux d'erreur binaire (BER pour "Bit Error Rate") en fonction du rapport Eb/NO (correspondant au rapport entre l'énergie dépensée par bit transmis et la densité spectrale du bruit blanc) exprimé en décibels (dB) pour les cinq premières itérations d'un récepteur classique de type MMSE-IC, et cinq courbes référencées 721 à 725 illustrant le taux d'erreur binaire en fonction du rapport Eb/NO pour les cinq premières itérations du récepteur de l'invention. Ainsi, la courbe référencée 711 correspond à la première itération, la courbe référencée 712 correspond à la deuxième itération et ainsi de suite jusqu'à la courbe référencée 715 qui correspond à la cinquième itération du récepteur classique. De la même façon, la courbe référencée 721 correspond à la première itération, la courbe référencée 722 correspond à la deuxième itération et ainsi de suite jusqu'à la courbe référencée 725 qui correspond à la cinquième itération du récepteur itératif de l'invention. La courbe référencée 730 sur la figure 7 correspond quant à elle à la courbe de performance théorique optimale pour un système de réception d'un signal de type ST-BICM {« Space-Time Bit-Interleaved Coded Modulation » en anglais, « modulations codées espace-temps » en français). Comme l'illustre la figure 7, le récepteur de l'invention présente des performances satisfaisantes puisqu'il converge au bout de trois itérations environ. La convergence est par ailleurs relativement rapide. En effet, les performances obtenues au bout de trois itérations avec le récepteur de l'invention sont équivalentes à celles obtenues au bout de cinq itérations environ avec le récepteur classique.
La figure 8 présente un synoptique simplifié du récepteur itératif de l'invention, qui comprend une mémoire M 81, une unité de traitement P 80, équipée par exemple d'un microprocesseur, et pilotée par le programme d'ordinateur Pg 82. A l'initialisation, les instructions de code du programme d'ordinateur 82 sont par exemple chargées dans une mémoire RAM 81 avant d'être exécutées par le processeur de l'unité de traitement 80. L'unité de traitement 80 reçoit en entrée le signal de données reçu r. Le microprocesseur μP de l'unité de traitement 80 réalise l'égalisation et l'estimation itératives du signal, décrites en détail en relation avec les figures 5 et 6, selon les instructions du programme Pg 82. L'unité de traitement 80 délivre en sortie un signal (binaire) estimé d et un signal M-aire estimé x.
La figure 9 présente enfin un synoptique simplifié de l'émetteur de l'invention, qui comprend une mémoire M 91, une unité de traitement P 90, équipée par exemple d'un microprocesseur, et pilotée par le programme d'ordinateur Pg 92. A l'initialisation, les instructions de code du programme d'ordinateur 92 sont par exemple chargées dans une mémoire RAM 91 avant d'être exécutées par le processeur de l'unité de traitement 90. L'unité de traitement 90 reçoit en entrée le signal source s. Le microprocesseur μP de l'unité de traitement 90 réalise notamment l'étape d'entrelacement des bits du signal source, décrit en détail en relation avec les figures 3 et 4, selon les instructions du programme Pg 92. L'unité de traitement 90 délivre en sortie un signal codé r, organisé en blocs de symboles comprenant chacun un ensemble de bits codés.
On notera que l'invention ne se limite pas à une implantation purement matérielle mais qu'elle peut aussi être mise en œuvre sous la forme d'une séquence d'instructions d'un programme informatique ou toute forme mixant une partie matérielle et une partie logicielle. Dans le cas où l'invention est implantée partiellement ou totalement sous forme logicielle, la séquence d'instructions correspondante pourra être stockée dans un moyen de stockage amovible (tel que par exemple une disquette, un CD-ROM ou un DVD-ROM) ou non, ce moyen de stockage étant lisible partiellement ou totalement par un ordinateur ou un microprocesseur.

Claims

REVENDICATIONS
1. Procédé d'émission d'un signal codé (r) représentatif d'un signal source (s), ledit signal codé étant organisé en blocs de symboles comprenant chacun un ensemble de bits codés, caractérisé en ce qu'il comprend les étapes suivantes :
- codage canal (ElO) dudit signal source, délivrant des bits codés ;
- entrelacement (E30), distribuant lesdits bits codés uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts ;
- émission (E40) desdits blocs de symboles sur au moins un canal
2. Procédé d'émission selon la revendication 1, caractérisé en ce que ladite étape d'entrelacement comprend une étape de pré-entrelacement (E20) distribuant lesdits bits codés par ensemble de bits correspondant à nbι,joc blocs de bits, où nbbloc correspond au nombre de blocs de symboles.
3. Procédé d'émission selon l'une quelconque des revendications 1 et 2, caractérisé en ce que ladite étape d'entrelacement agit sur : la position des symboles à l'intérieur de chaque bloc de symboles, en fonction de la position des blocs ; la position des bits codés à l'intérieur de chaque symbole, en fonction de la position des symboles et de la position des blocs.
4. Procédé d'émission selon l'une quelconque des revendications 1 à 3, caractérisé en ce que ladite étape d'entrelacement met en œuvre, pour un entrelaceur de taille T = nbhïoc *Q * nbbit , un entrelacement tel que, pour un bit donné occupant, avant entrelacement, une position initiale définie par :
P *Q*nbbk,c + s * nbb!oc +b
ledit bit donné occupe, après entrelacement, une position finale définie par : UEb(b) * Q *nhbn + πa (5,è) * ιrf.w + ΩEp (p,s,b) ou :
Q correspond au nombre de symboles formant un desdits blocs ; nbfct correspond au nombre de bits formant un desdits symboles. π Eb (b) désigne la loi permettant la distribution desdits blocs ; π & (s, b) = (s + b) mod(<2) désigne la loi permettant la distribution des symboles à l'intérieur de chaque bloc ; πEp(p,s,b) = (β + b + ε* (b /Q)- s))mod(nbblι ) désigne la loi permettant la distribution des bits à l'intérieur de chaque symbole, avec :
Figure imgf000022_0001
0
5. Signal codé (r) représentatif d'un signal source (s), organisé en blocs de symboles comprenant chacun un ensemble de bits codés, caractérisé en ce que lesdits bits codés sont entrelacés de façon à distribuer lesdits bits codés uniformément dans lesdits blocs de symboles et à garantir que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts.
6. Produit programme d'ordinateur téléchargeable depuis un réseau de communication et/ou enregistré sur un support lisible par ordinateur et/ou exécutable par un processeur (90) caractérisé en ce qu'il comprend des instructions de code de programme (92) pour l'exécution des étapes du procédé d'émission d'au moins une des revendications 1 à 4, lorsque ledit programme est exécuté sur un ordinateur.
7. Dispositif d'émission (300) d'un signal codé représentatif d'un signal source, ledit signal codé étant organisé en blocs de symboles comprenant chacun un ensemble de bits codés, caractérisé en ce qu'il comprend :
- des moyens de codage canal (11) dudit signal source, délivrant des bits codés ;
- des moyens d'entrelacement (32), distribuant lesdits bits codés uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts ; des moyens d'émission (loi à 16NO desdits blocs de symboles sur au moins une antenne.
8. Procédé de réception d'un signal codé représentatif d'un signal source, ledit signal codé étant organisé en blocs de symboles comprenant chacun un ensemble de bits codés, caractérisé en ce qu'il comprend les étapes suivantes :
- désentrelacement, restituant dans un ordre d'origine lesdits bits codés à l'émission selon un entrelacement distribuant lesdits bits uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts ; décodage canal des bits désentrelacés, à l'aide desdits moyens de décodage canal.
9. Procédé de réception selon la revendication 8, caractérisé en ce qu'il met en œuvre une phase d'initialisation comprenant une étape d'égalisation bloc à bloc dudit signal codé, délivrant pour chaque bloc de symboles un bloc de symboles égalisés formés chacun d'un ensemble de bits, et au moins une itération d'amélioration d'une estimation dudit signal codé comprenant les étapes suivantes, pour un bloc de symboles égalisés courant : - obtention (E2) d'au moins un bit décodé, par décodage bit à bit d'un sous-ensemble courant d'au moins un bit appartenant audit bloc de symboles égalisés courant ; mise à jour (E3) d'au moins un symbole estimé lors de ladite phase d'initialisation ou mis à jour lors d'une itération d'amélioration précédente, en fonction du ou des bits décodés, délivrant un bloc de symboles estimés mis à jour, constitué du ou des bits décodés et d'au moins un bit décodé lors d'au moins une itération d'amélioration précédente ou lors de ladite phase d'initialisation ; détermination (E4) d'un bloc de symboles égalisés amélioré par annulation des interférences, tenant compte dudit bloc de symboles estimés mis à jour, ledit bloc de symboles égalisés amélioré devenant le bloc de symboles égalisés courant d'une éventuelle itération suivante.
10. Dispositif de réception (400) d'un signal codé représentatif d'un signal source, ledit signal codé étant organisé en blocs de symboles comprenant chacun un ensemble de bits codés, caractérisé en ce qu'il comprend des moyens de décodage canal (421) et des moyens de désentrelacement (4221), restituant dans un ordre d'origine lesdits bits codés à l'émission selon un entrelacement distribuant lesdits bits uniformément dans lesdits blocs de symboles et garantissant que deux bits associés consécutivement à un bloc de symbole seront transmis dans deux symboles distincts, lesdits moyens de décodage canal décodant des bits désentrelacés.
11. Produit programme d'ordinateur téléchargeable depuis un réseau de communication et/ou enregistré sur un support lisible par ordinateur et/ou exécutable par un processeur (80) caractérisé en ce qu'il comprend des instructions de code de programme (82) pour l'exécution des étapes du procédé de réception d'au moins une des revendications 8 et 9, lorsque ledit programme est exécuté sur un ordinateur.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103078715A (zh) * 2013-01-25 2013-05-01 合肥寰景信息技术有限公司 一种基于组合设计的语音冗余交织方法
CN105391523A (zh) * 2015-12-18 2016-03-09 福建星海通信科技有限公司 一种语音优化传输方法及装置
CN105610544A (zh) * 2015-12-18 2016-05-25 福建星海通信科技有限公司 一种语音数据传输方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1511212A1 (fr) * 2003-08-29 2005-03-02 Mitsubishi Electric Information Technology Centre Europe B.V. Procédé de transmission de données entrelacées optimales dans un système de télécommunication MIMO
EP1608075A2 (fr) * 2004-06-18 2005-12-21 Kabushiki Kaisha Toshiba Entrelaceur de bit pour un système mimo

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1511212A1 (fr) * 2003-08-29 2005-03-02 Mitsubishi Electric Information Technology Centre Europe B.V. Procédé de transmission de données entrelacées optimales dans un système de télécommunication MIMO
EP1608075A2 (fr) * 2004-06-18 2005-12-21 Kabushiki Kaisha Toshiba Entrelaceur de bit pour un système mimo

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TONELLO A M ED - INSTITUTE OF ELECTRICAL AND ELECTRONICS ENGINEERS: "SPACE-TIME BIT-INTERLEAVED CODED MODULATION OVER FREQUENCY SELECTIVE FADING CHANNELS WITH ITERATIVE DECODING", GLOBECOM'00. 2000 IEEE GLOBAL TELECOMMUNICATIONS CONFERENCE. SAN FRANCICO, CA, NOV. 27 - DEC. 1, 2000, IEEE GLOBAL TELECOMMUNICATIONS CONFERENCE, NEW YORK, NY : IEEE, US, vol. VOL. 3 OF 3, 27 November 2000 (2000-11-27), pages 1616 - 1620, XP001195704, ISBN: 0-7803-6452-X *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103078715A (zh) * 2013-01-25 2013-05-01 合肥寰景信息技术有限公司 一种基于组合设计的语音冗余交织方法
CN105391523A (zh) * 2015-12-18 2016-03-09 福建星海通信科技有限公司 一种语音优化传输方法及装置
CN105610544A (zh) * 2015-12-18 2016-05-25 福建星海通信科技有限公司 一种语音数据传输方法及装置
CN105391523B (zh) * 2015-12-18 2018-06-08 福建星海通信科技有限公司 一种语音优化传输方法及装置
CN105610544B (zh) * 2015-12-18 2018-07-20 福建星海通信科技有限公司 一种语音数据传输方法及装置

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