WO2007105263A1 - アナログ回路のレイアウト方法及びデータ処理システム - Google Patents

アナログ回路のレイアウト方法及びデータ処理システム Download PDF

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Takao Sato
Hiroaki Sugimoto
Toshiyuki Usui
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

Definitions

  • the present invention relates to a layout method for an analog circuit of an analog LSI or an analog / digital mixed LSI, and a data processing system for realizing the layout method.
  • the present invention is effective when applied to automatic layout of a large-scale analog circuit.
  • the analog layout pattern design is a layout pattern design in spite of the small percentage of the circuit of the analog part in the whole. Automation is not progressing, and it occupies a lot of layout design man-hours.
  • a technique for designating an approximate arrangement of element patterns expected by a designer on a layout.
  • the cell plan virtually divides the analog layout area virtually on the display by the bisection method (binary tree method), and the designer determines which area all the elements in the analog circuit diagram are placed in. Is a method specified in advance, and is positioned as an auxiliary editing function in the layout method.
  • a group of elements subordinate to each region is delivered to the automatic layout and wiring process of the analog layout pattern as a kind of layout constraint information called group constraint.
  • the group constraint means that the upper and lower left and right arrangements between regions divided on the two-dimensional plane, and that the circuit elements are connected or adjacent so as to satisfy the minimum dimensions of the layout rule at the adjacent boundary portions of the regions. Content.
  • Patent Document 1 the circuit diagram data of an analog circuit designed by a designer is used to identify the connection relationship of elements in the circuit (hereinafter referred to as circuit topology), and the circuit uses the analog layout constraint as an attribute. A method of collectively specifying each element in the figure is described.
  • Patent Document l WO 2004Z042622 Country Reopened Nonfret
  • the cell plan bisection method is an algorithm that creates an area (hereinafter referred to as a room) by dividing it vertically or horizontally on a one-layer layout drawing. It is not possible to control the positional relationship (hereinafter referred to as layout topology) of each element in a group of elements placed in one room.
  • the automatically arranged layout pattern is not necessarily the same.
  • the layout quality of the differential amplifier is not good.
  • Each room includes circuits or circuit elements other than differential amplifiers.
  • the designer becomes more complicated when editing the cell plan, which requires a lot of man-hours and has the advantage of using automation technology. It becomes impossible.
  • the power of taking the differential amplifier as an example In the analog part, there are many other parts in the layout pattern that require attention to the layout topology, such as the current mirror. Eventually, it will be necessary to individually modify the results of the automatic layout using another tool such as a pattern editor.
  • An object of the present invention is to provide an analog circuit layout method that makes it possible to easily obtain a layout topology for obtaining required analog characteristics.
  • Another object of the present invention is to provide a data processing system that makes it possible to obtain a layout topology for obtaining required analog characteristics in a relatively short time.
  • a method for laying out an analog circuit in a semiconductor integrated circuit includes: a process of inputting circuit diagram data of the analog circuit (first process); and a plurality of layout areas of the analog circuit based on operation instructions.
  • a second group layout constraint generation process having a relative position that determines the upstream and downstream order, and a layout pattern of the analog circuit that satisfies the first and second group layout constraints. Generating.
  • the above method can be regarded as an improvement of the room editing function in the cell plan technology.
  • the first to fourth processes correspond to the room editing function.
  • a lower room by specifying a differential amplifier, for example, by assigning to a room created by dividing it at one level.
  • Each room holds the first group layout constraint for the set of subordinate elements.
  • a group constraint is given as a differential amplifier.
  • a lower room is generated, such as a lower room of a differential input pair and a lower room of a differential load.
  • the first and second double group layout constraints can be defined.
  • Cutting out lower rooms is not a division method based on subdivision in the same hierarchy as in the case of bisection, which can be achieved by arbitrarily considering the viewpoint of analog layout constraints. Therefore, processing time can be shortened.
  • the second group layout constraint on the lower room is that the relative position of the circuit elements contained in the lower room is the relative position of the layout, and the adjacent lower room Since the relative arrangement is a relative position that determines the upstream and downstream order in which the current flows, it is possible to reliably specify the layout topology required to obtain the analog characteristics for the required circuit section.
  • the relative position of the layout in the first group layout constraint means the front / rear / left / right layout positions on the two-dimensional plane.
  • the layout boundary in the first group layout constraint means that each circuit element is connected or adjacent at a minimum distance in accordance with the layout rule. .
  • the order is determined with the upper side in the relative arrangement of the adjacent partial regions as the power supply side and the lower side as the ground side.
  • a data processing system is capable of supporting layout design of an analog circuit formed as a semiconductor integrated circuit, and includes a processor unit.
  • the processor section is divided into an operation of inputting circuit diagram data of the analog circuit (first operation) and an operation of dividing the layout area of the analog circuit into a plurality of (second operation) based on an operation instruction.
  • the operation of assigning circuit elements of the analog circuit to a plurality of regions (rooms) (third operation), and the relative position of the divided regions as the relative position of the layout, and the adjacent boundaries of the divided regions are laid out
  • An operation for generating a first group layout constraint as a boundary (fourth operation), an operation for cutting out a part of the divided area as a partial region (circuit room) based on an operation instruction (fifth operation)
  • the relative position of the circuit elements included in the cut out partial area is the relative position of the layout
  • the relative arrangement of the adjacent partial areas is the relative position that determines the upstream and downstream order in which the current flows.
  • Group layout constraint operation that generates the (sixth operation), the first and to satisfy the second group layout constraints to control the operation of generating a layout pattern of the analog circuit.
  • FIG. 1 is an explanatory diagram schematically showing room generation processing and lower-level room generation processing by group layout constraint generation processing.
  • FIG. 2 illustrates a flowchart of group layout constraint generation processing.
  • FIG. 3 illustrates a data processing system according to the present invention.
  • FIG. 4 shows a processing flow by the processor 1.
  • FIG. 5 shows an example of circuit diagram data.
  • Storage unit for storing 2C layout rules
  • Storage unit for storing 2D element layout data
  • FIG. 3 illustrates a data processing system according to the present invention.
  • the data processing system shown in the figure is a system that can support the layout design of an analog circuit that constitutes an analog integrated circuit or an analog 'digital mixed integrated circuit.
  • an engineering work layout and its control program can be used. It comprises a processor unit 1, storage units 2A to 2F, an input unit 3 such as a keyboard and a mouse, and a display 4.
  • the storage units 2A to 2F store netlists, circuit diagram data, layout rules, element layout data, group layout constraints, and layout patterns.
  • the processor unit 1 executes a cell plan tool and a layout tool as programs for supporting layout design.
  • FIG. 4 shows a processing flow by the processor unit 1.
  • Schematic data is input (Sl)
  • group layout constraint generation processing is performed for the circuit specified by the input schematic data (S2)
  • analog layout is performed based on the generated group layout constraint.
  • the layout tool is executed using the circuit diagram data, the net list, the layout rule, the element layout data, and the like.
  • the cell plan tool is executed using circuit diagram data or the like.
  • FIG. 5 shows an example of circuit diagram data input in the circuit diagram data input process.
  • MOS transistors M10 to M13 constitute a first differential amplifier
  • MOS transistors M20 to M23 constitute a second differential amplifier.
  • MOS transistors M10 and Ml are differential input pairs
  • MOS transistors M12 and M13 are current mirror loads of the differential input pair.
  • MOS transistors M20 and M21 are differential input pairs
  • MOS transistors M22 and M23 are current mirror loads of the differential input pair.
  • the MOS transistors M30 and M40 constitute a constant current source circuit
  • the MOS transistors M31 and M32 are power switches of the differential amplifier in which the current of the MOS transistor M30 is reflected with a predetermined mirror ratio.
  • CI and C2 circuits are appropriate circuits that form the input signal of a differential input MOS transistor.
  • the pair characteristics of the differential input MOS transistors M10 and M1 the pair characteristics of the current mirror load transistors M12 and M13, the differential input MOS Assume that the pairing characteristics of transistors M20 and M21, the pairing characteristics of current mirror load transistors M22 and M23, and the size ratio of MOS transistors M31 and M32 to MOS transistor M30 are important.
  • FIG. 2 illustrates a flowchart of the group layout constraint generation process.
  • Figure 1 schematically shows the room generation process and the lower-level room generation process by the bisection method in the group layout constraint generation process.
  • room creation processing for dividing the layout area of the analog circuit into a plurality of parts is performed on the input circuit diagram data of the analog circuit based on an operation instruction from the input unit 3 (SlO).
  • the room creation process is an area division on the layout surface virtually displayed on the display 4.
  • the input circuit diagram is shown in Fig. 5.
  • Region segmentation is performed in a bisection method. As shown in Fig. 1, the layout area of the analog circuit is initially set to R1. Divided into R1 and R2 by bisection. After this, R1 is split into R1 and R3. Due to the nature of segmentation by the bisection method, the actual layout area is not specified.
  • the circuit elements of the analog circuit are assigned to the divided rooms Rl, R2, R3 (Sl l).
  • the circuit elements of the analog circuit are subordinate to the rooms Rl, R2, and R3.
  • the processing of S10 and S11 is editing work.
  • the pair of differential amplifiers on the left and right and the pair of current mirror power switches are taken into consideration in room R1.
  • Room R3 includes a second differential amplifier
  • room R2 includes a power switch, including one differential amplifier.
  • a first group layout constraint is generated for the rooms Rl, R2, and R3 to which the elements are assigned (S12).
  • the first group layout constraint is such that the relative positions of the rooms Rl, R2, and R3 are the relative positions of the layout, and the adjacent boundaries of the rooms Rl, R2, and R3 are the layout boundaries.
  • the layout relative position in the first group layout constraint means the front / rear / left / right layout positions on the two-dimensional plane.
  • the layout boundary in the first group layout constraint is a layout rule This means that each circuit element is connected or adjacent to each other with a minimum distance.
  • a lower room is formed according to an instruction from the input unit 3 (S13).
  • a process of cutting out a part of the room by the bisection method as a partial area (lower room) based on the operation instruction from the input unit 3 is performed.
  • the second group layout constraint is generated with the relative position of the circuit elements included in the layout as the relative position of the layout and the relative position of the adjacent partial areas as the relative positions that determine the upstream and downstream order of current flow ( S14).
  • the lower room is extracted as an arbitrary area that is not formed by further dividing the room by the bisection method in the same hierarchy in the same hierarchy, and the circuit element that pays attention to it is subordinated.
  • the lower room R1-1 and R1-2 are formed with respect to the room R1 by the bisection method.
  • the room R1 by the bisection method only the MOS transistors M12 and M13, which should be paired with each other, are allocated to the lower room R1-1, and the pair with the lower room R1-2. Only MOS transistors M10 and Mil to be subordinated.
  • the room R2 by the bisection method only the MOS transistors M22 and M23 should be subordinated to the lower room R2-1, and the lower room R2-2 is mutually paired. Only MOS transistors M20 and M21 to be subordinated are subordinate.
  • the order is determined with the upper side in the relative arrangement of the adjacent lower rooms as the power supply side and the lower side as the ground side.
  • the lower room R1-1 is arranged on the power supply side and the lower room R1-2 is arranged on the ground side.
  • the layout of the differential input pair and its load is not reversed in the layout.
  • the analog circuit layout pattern is generated while satisfying the first and second group layout constraints.
  • the number of circuit parts to be paired is large among the circuit elements of analog circuits in the same hierarchy, so the increase in processing time when all of them are performed by the bisection method is the first processing time for manual layout It is long enough to be comparable to
  • the second group layout constraint on the lower room is that the relative position of the circuit elements contained in the lower room is the relative position of the layout, and the relative position of the adjacent lower room determines the upstream and downstream order in which current flows. Therefore, it is possible to reliably specify the layout topology necessary for obtaining the analog characteristics for the necessary circuit portion.
  • the room editing function in the conventional cell brand technology based on the bisection method is used to cut out an arbitrary area as a lower room, and the relative position of the circuit elements included in the lower room is relative to the cut out lower room.
  • the layout topology for obtaining the required analog characteristics can be easily achieved. Or it can be obtained in a relatively short time. As a result, the man-hours for the designer can be reduced, and the expected analog layout pattern can be easily obtained.
  • a layout pattern that requires attention to the layout topology is not limited to a differential amplifier, and may be an appropriate circuit portion such as a constant voltage circuit, a mirror circuit, or another amplifier.
  • the circuit scale of the analog circuit to be laid out can be determined as appropriate.
  • the area division for generating the first grape layout constraint is not necessarily limited to the division by the bisection method, but it must be the entire layout area in the same hierarchy.
  • the present invention can be widely applied to the layout design of analog / digital mixed LSIs and analog LSIs.

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Abstract

　アナログ回路の回路図データを入力し、操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割し、分割された複数の領域（ルーム）に前記アナログ回路の回路素子を割り当て、前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割された領域の隣接境界をレイアウト境界とする第1のグループレイアウト制約を生成する処理と、操作指示に基づいて前記分割された領域の一部を部分領域（下位ルーム）として切り出し、切り出した部分領域に含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第２のグループレイアウト制約を生成する処理とを有し、第１及び第２のグループレイアウト制約を満足させて前記アナログ回路のレイアウトパターンを生成する。

Description

明 細 書
アナログ回路のレイアウト方法及びデータ処理システム
技術分野
[0001] 本発明はアナログ LSI又はアナログ ·ディジタル混載 LSIのアナログ回路に対する レイアウト方法、及びそのレイアウト方法を実現するためのデータ処理システムに関し 、例えば大規模なアナログ回路の自動レイアウトに適用して有効な技術に関する。 背景技術
[0002] 近年、アナログ 'ディジタル混載の半導体集積回路 (以下、 LSIとも称する）の設計 において、アナログレイアウトパターン設計は、全体に占めるアナログ部の回路の割 合が小さいにも関わらずレイアウトパターン設計の自動化が進んでおらず、レイアウト 設計工数の多くを占めている。
[0003] アナログ回路が、その他のデジタル回路と異なる大きな点は、信号の連続した電圧 値自体に意味 (以下、線形性と称する）があることであり、一方で LSI製造では、ある 素子のパターンを LSIチップ上へ配置する位置によって、得られる特性が完全に一 致しない（以下、面内バラツキと称する）、と言うことである。
[0004] 従って、アナログレイアウトパターン設計においては、アナログ部の回路図から回路 シミュレーションなどで期待される回路特性、線形性を忠実に再現するために、例え ば差動対のような特性に影響を及ぼす素子については、素子のレイアウトパターンを 極力近くに、かつ同じ向きに配置し、また素子をつなぐ配線の長さも合わせて面内バ ラツキの影響を極力回避するといつた、レイアウト制約が多く存在する。これらの制約 はアナログ回路の機能によって異なる力 アナログ回路の機能を構成する 100素子 程度のごく小規模な回路であっても一般に 30から 50か所程度のレイアウト制約の検 討が必要になる。
[0005] アナログ回路の回路図情報に基づいてそのレイアウトパターンを生成する手法とし て、回路図内の素子シンボルの置かれているイメージを相対的にレイアウトパターン 上に配置する方法がある。しかし、回路図の素子シンボルと、実際の素子のレイアウト パターンの大きさに一定の相関は無い。例えば、 MOSトランジスタと容量素子では 回路図上では同じ大きさのシンボルで書いても、レイアウトパターン上は容量素子の 方が桁違いで大きいことが多い。このため、上記方法ではレイアウト品質は不十分で ある。さらに、前者のレイアウト制約 (例えば差動対)を遵守したとしても、それらの上 下関係を考慮した配置、例えば、電源からグランドへの電流の流れる向き等を考慮し た配置順序にっ 、ては保証することができな 、。
[0006] それらを解消しょうとすれば、アナログ回路の回路設計やレイアウト設計の段階で 多くのレイアウト制約を事前に付加する作業が設計者に課されることになる。この作 業工数に力かる工数を考えると、設計者が自らレイアウトパターンを人手で書くのと同 程度の工数を要することになり、自動レイアウトと言う点で現実的ではない。
[0007] 更に別の技術として、レイアウト上において設計者が期待する素子パターンの大凡 の配置を指定する技術 (以下、セルプランと称する）がある。セルプランは、ディスプレ ィ上で仮想的にアナログレイアウト領域を 2分法 (二分木の手法)で順次領域分割し、 アナログ回路図内にある全ての素子がどの領域に置かれるかを、設計者が事前に指 定する法方であり、レイアウト法方においける補助編集機能として位置付けられる。各 領域に従属する素子の集まりは、グループ制約というレイアウト制約情報の一種とし て、アナログレイアウトパターンの自動配置配線処理に引き渡される。グループ制約 とは、 2次元平面上において分割された領域相互間の上下左右の配置、領域の隣接 境界部分ではレイアウトルールの最小寸法を満足するように回路素子が接続又は隣 接される、と言う内容である。
[0008] 特許文献 1には、設計者が設計したアナログ回路の回路図データから、その回路 内の素子の接続関係（以下、回路トポロジと称する）を識別し、アナログレイアウト制 約を属性として回路図の各素子に一括指定する方法が記載される。
[0009] 特許文献 l :WO 2004Z042622国再公開ノ ンフレット
発明の開示
発明が解決しょうとする課題
[0010] し力しながら、特許文献 1に記載の方法を適用しても、アナログ回路の回路トポロジ 力も全てのレイアウト制約を自動で識別することは不可能である。そのため、一部のレ ィアウト制約の情報付力卩には前記セルプラン技術による編集作業を要していた。要 するに、アナログ回路の回路トポロジから自動で識別できな力つたレイアウト制約を絞 り込める程度まで 2分法による分割を多数回行なって、特定の回路素子にペア性等 のレイアウト制約を付するようにする。し力しながら 2分法であるが故に、その対象を細 カゝく指定したり、対象が多数に及ぶ場合は、分割数が極端に増え、各分割領域への 素子割り当ても煩雑になり、多大の処理時間を要する。これでは前述と同様に、設計 者が自らレイアウトパターンを人手で書くのと同程度の工数を要することになる。逆に ペア性等のレイアウト制約を付すべき回路素子を含む領域を大きく分割すれば、そ の編集作業時間は短くなるが、電流の向き等の順序に関するレイアウト制約が不十 分になることが予想される。即ち、セルプランの二分法による分割手法は、 1階層のレ ィアウト図面上で上下、または左右に分割して領域 (以下分割された領域をルームと 称する）を作成していくアルゴリズムであるから、ひとつのルーム内に入れた素子の集 まりの中の各素子の位置関係（以下、レイアウトトポロジと称する）については制御で きない。このため、例えば、あるアナログ回路で同じ回路トポロジの差動アンプが複数 個存在する場合、各差動アンプ毎にルームを作成し素子を集めたとしても、 自動配 置されたレイアウトパターンは必ずしも同様なレイアウトトポロジとはならず、差動アン プのレイアウト品質は良くない。各ルームに差動アンプ以外の回路若しくは回路素子 も含まれる力らである。レイアウト品質を高めるために、ルームを細力べ分割し素子を 絞り込むことは可能であるが、設計者はセルプラン編集時の作業が複雑になり、工数 が大きく発生し自動化技術を使うメリットが得られなくなる。差動アンプを例に採った 力 アナログ部では他にカレントミラーなど、レイアウトトポロジに注意を払う必要のあ る部分はレイアウトパターン内に多数存在する。結局、自動レイアウトの結果に対して パターンエディタ等の別のツールを用いて個別にパターン修正を行なうことが必要に なってしまう。
[0011] 本発明の目的は所要のアナログ特性を得るためのレイアウトトポロジを容易に得るこ とを可能にするアナログ回路のレイアウト法方を提供することにある。
[0012] 本発明の別の目的は所要のアナログ特性を得るためのレイアウトトポロジを比較的 短時間の得ることを可能にするデータ処理システムを提供することにある。
[0013] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 力 明らかになるであろう。
課題を解決するための手段
[0014] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記 の通りである。
[0015] 〔1〕半導体集積回路におけるアナログ回路のレイアウト方法は、前記アナログ回路 の回路図データを入力する処理 (第 1処理)と、操作指示に基づいて前記アナログ回 路のレイアウト領域を複数に分割する処理 (第 2処理)と、分割された複数の領域 (ル ーム）に前記アナログ回路の回路素子を割り当てる処理 (第 3処理)と、前記分割され た領域の相対位置をレイアウトの相対位置とし、前記分割された領域の隣接境界を レイアウト境界とする第 1のグループレイアウト制約を生成する処理 (第 4処理）と、操 作指示に基づ 、て前記分割された領域の一部を部分領域 (下位ルーム）として切り 出す処理 (第 5処理)と、切り出した部分領域に含まれる回路素子の相対位置をレイ アウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の 順序を決める相対位置とする第 2のグループレイアウト制約を生成する処理 (第 6処 理)と、前記第 1及び第 2のグループレイアウト制約を満足させて前記アナログ回路の レイアウトパターンを生成する処理と、を含む。
[0016] 上記法方はセルプラン技術におけるルーム編集機能を改善したものとして位置付 けることができる。上記第 1乃至第 4処理はルーム編集機能に相当する。前記第 5及 び第 6処理は 1階層での分割を行って分割作成したルームにぉ ヽて、例えば差動ァ ンプを指定した 、ルームにつ!、ては下位ルームの指定が可能になる。各ルームには これに従属する素子の集合に対する第 1のグループレイアウト制約が保持される。当 該ルーム中にお 、て例えば差動アンプとしてグループ制約を与えた 、素子の集合に 対しては、差動入力対の下位ルーム、差動負荷の下位ルームといように、下位ルー ムを生成し、第 1及び第 2の 2重のグループレイアウト制約を定義可能になる。
[0017] 下位ルームの切り出しはアナログレイアウト制約の観点力も任意に行なえば良ぐ 2 分法のように同一階層内の細分ィ匕による分割手法ではないから、処理時間を短縮す ることができる。下位ルームに関する第 2のグループレイアウト制約は、下位ルームに 含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する下位ルームの 相対配置を電流が流れる上流と下流の順序を決める相対位置とするから、必要な回 路部に対してアナログ特性を得るために必要なレイアウトトポロジを確実に特定するこ とがでさる。
[0018] 本発明の一つの具体的な形態として、前記第 1のグループレイアウト制約における レイアウトの相対位置とは、 2次元平面上における前後左右のレイアウト位置を意味 する。
[0019] 本発明の別の具体的な形態として、前記第 1のグループレイアウト制約におけるレ ィアウト境界とは、レイアウトルールを守って最小距離で各々の回路素子が接続又は 隣接されることを意味する。
[0020] 本発明の更に別の具体的な形態として、前記隣接する部分領域の相対配置にお ける上側を電源側、下側をグランド側として前記順序を決める。
[0021] 〔2〕本発明に係るデータ処理システムは、半導体集積回路化されるアナログ回路の レイアウト設計を支援可能とするものであり、プロセッサ部を備える。前記プロセッサ 部は、前記アナログ回路の回路図データを入力する動作 (第 1動作)と、操作指示に 基づいて前記アナログ回路のレイアウト領域を複数に分割する動作 (第 2動作)と、分 割された複数の領域 (ルーム）に前記アナログ回路の回路素子を割り当てる動作 (第 3動作)と、前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割さ れた領域の隣接境界をレイアウト境界とする第 1のグループレイアウト制約を生成する 動作 (第 4動作)と、操作指示に基づいて前記分割された領域の一部を部分領域 (回 路ルーム）として切り出す動作 (第 5動作)と、切り出した部分領域に含まれる回路素 子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が 流れる上流と下流の順序を決める相対位置とする第 2のグループレイアウト制約を生 成する動作 (第 6動作)と、前記第 1及び第 2のグループレイアウト制約を満足させて 前記アナログ回路のレイアウトパターンを生成する動作とを制御する。このデータ処 理システムにより、上記アナログ回路のレイアウト方法を実現することができる。
発明の効果
[0022] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。 [0023] すなわち、所要のアナログ特性を得るためのレイアウトトポロジを容易に若しくは比 較的短時間に得ることができる。換言すれば、設計者の作業工数を軽減し、期待す るアナログレイアウトパターンを得ることが容易になる。 図面の簡単な説明
[0024] [図 1]図 1にはグループレイアウト制約生成処理によるルームの生成処理と下位ルー ムの生成処理を模式的に示す説明図である。
[図 2]図 2にはグループレイアウト制約生成処理のフローチャートが例示される。
[図 3]図 3には本発明に係るデータ処理システムが例示される。
[図 4]図 4にはプロセッサ 1による処理フローが示される。
[図 5]図 5には回路図データの一例が示される。
符号の説明
[0025] 1 プロセッサ部
2A ネットリストを格納する記憶部
2B 回路図データを格納する記憶部
2C レイアウトルールを格納する記憶部
2D 素子レイアウトデータを格納する記憶部
2E グループレイアウト制約を格納する記憶部
2F レイアウトパターン格納する記憶部
3 入力部
4 ディスプレイ
S1 回路図データ処理
S2 グループレイアウト制約生成処理
S3 アナログレオアウトパターンの自動配置配線処理
S10 2分法によるルーム作成処理
S11 2分法によるルームへの回路素子割り当て処理
S12 第 1のグループレイアウト制約生成処理
S13 下位ルーム形成の有無判定処理
S14 第 2のグループレイアウト制約の生成処理 R1、R2、R2 2分法によるルーム
Rl - 1, Rl - 2, R2- 1, R2- 2 下位ノレーム
発明を実施するための最良の形態
[0026] 図 3には本発明に係るデータ処理システムが例示される。同図に示されるデータ処 理システムは、アナログ集積回路又はアナログ 'ディジタル混載集積回路を構成する アナログ回路のレイアウト設計を支援可能なシステムであって、例えばエンジニアリン グワークスレーシヨンとその制御プログラムによって構成され、プロセッサ部 1、記憶部 2A〜2F、キーボードやマウス等の入力部 3、及びディスプレイ 4から成る。記憶部 2A 〜2Fは、ネットリスト、回路図データ、レイアウトルール、素子レイアウトデータ、グル 一プレイアウト制約、レイアウトパターンを格納する。プロセッサ部 1はレイアウト設計 を支援するためのプログラムとしてセルプランツールとレイアウトツールを実行する。
[0027] 図 4にはプロセッサ部 1による処理フローが示される。回路図データを入力し (Sl)、 入力した回路図データで特定される回路に対してグループレイアウト制約生成処理 を行な ヽ（S2)、生成されたグループレイアウト制約に基づ 、てアナログレオアウトパ ターンの自動配置配線処理を行なう (S3)。アナログレイアウトパターンの自動配置配 線処理では回路図データ、ネットリスト、レイアウトルール及び素子レイアウトデータ等 を用いて、レイアウトツールを実行する。グループレイアウト制約生成処理では回路 図データ等を用いてセルプランツールを実行する。
[0028] 図 5には回路図データ入力処理で入力された回路図データの一例が示される。 M OSトランジスタ M10〜M13は第 1の差動アンプを構成し、 MOSトランジスタ M20〜 M23は第 2の差動アンプを構成する。第 1の差動アンプにおいて MOSトランジスタ M10, Mi lは差動入力対、 MOSトランジスタ M12, M13は差動入力対のカレントミ ラー負荷である。第 2の差動アンプにおいて MOSトランジスタ M20, M21は差動入 力対、 MOSトランジスタ M22, M23は差動入力対のカレントミラー負荷である。 MO Sトランジスタ M30、 M40は定電流源回路を構成し、 MOSトランジスタ M31、 M32 は前記 MOSトランジスタ M30の電流が所定のミラー比で鏡映される前記差動アンプ のパワースィッチである。 CI, C2の回路は差動入力 MOSトランジスタの入力信号等 を形成する適宜の回路を意味する。 [0029] ここで、図 5の回路において初期のアナログ特性を得るためには、例えば差動入力 MOSトランジスタ M10と Mi lのペア性、カレントミラー負荷トランジスタ M12と M13 のペア性、差動入力 MOSトランジスタ M20と M21のペア性、カレントミラー負荷トラ ンジスタ M22と M23のペア性、 MOSトランジスタ M30に対する MOSトランジスタ M 31と M32のサイズ比が重要であるとする。
[0030] 図 2にはグループレイアウト制約生成処理のフローチャートが例示される。図 1には グループレイアウト制約生成処理における 2分法によるルームの生成処理と下位ル ームの生成処理が模式的に示される。
[0031] 図 2において先ず、入力されたアナログ回路の回路図データに対し、入力部 3から の操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割するルーム 作成処理が行なわれる (SlO) o前記ルーム作成処理はディスプレイ 4に仮想的に表 示したレイアウト面上での領域分割とされる。入力された回路図は図 5の回路図とす る。領域分割は 2分法で行なわれる。図 1に示されるように、前記アナログ回路のレイ アウト領域は当初全体で R1とされる。 2分法により R1と R2に分割される。この後、 R1 は R1と R3に分割される。領域分割は 2分法により行なわれる性質上、実際のレイァ ゥト面積を規定するものではない。分割されたルーム Rl、 R2, R3にアナログ回路の 回路素子を割り当てる（Sl l)。即ち、ルーム Rl、 R2, R3にアナログ回路の回路素 子が従属される。 S10, S 11の処理は編集作業とされる。図 1の例では、初期のアナ ログ回路特性を得られるようなレイアウトとするために、左右各々における差アンプの ペア性と、カレントミラーパワースィッチのペア性を考慮して、ルーム R1には第 1の差 動アンプを含め、ルーム R3には第 2の差動アンプを含め、ルーム R2にはパワースィ ツチを含めている。
[0032] 素子割り当てを行なったルーム Rl, R2, R3に対して第 1のグループレイアウト制約 を生成する（S12)。第 1のグループレイアウト制約は、前記ルーム Rl, R2, R3の相 対位置をレイアウトの相対位置とし、前記ルーム Rl, R2, R3の隣接境界をレイアウト 境界とするという内容を持つ。例えば、前記第 1のグループレイアウト制約におけるレ ィアウトの相対位置とは、 2次元平面上における前後左右のレイアウト位置を意味す る。前記第 1のグループレイアウト制約におけるレイアウト境界とは、レイアウトルール を守って最小距離で各々の回路素子が接続又は隣接されることを意味する。
[0033] 次に、入力部 3からの指示に従って下位ルーム形成の有無を判定する（S13)。下 位ルームを形成する場合には、入力部 3からの操作指示に基づいて前記 2分法によ るルームの一部を部分領域（下位ルーム）として切り出す処理を行な ヽ、切り出した 下位ルームに含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する 部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第 2 のグループレイアウト制約を生成する処理を行なう（S14)。下位ルームは前記 2分法 によるルームを同一階層で更に 2分法により細力べ分割して形成されるものではなぐ 任意領域として抜き出され、そこに着目する回路素子が従属されている。図 1の例で は 2分法によるルーム R1に対して下位ルームは R1— 1, R1— 2が形成される。 2分 法によるルーム R1にお 、て、下位ルーム R1— 1には相互にペア性を確保すべき M OSトランジスタ M12と M13だけが割り当てられ、下位ルーム R1— 2には相互にペア 性を確保すべき MOSトランジスタ M10と Mi lだけが従属されている。同様に、 2分 法によるルーム R2において、下位ルーム R2— 1には相互にペア性を確保すべき M OSトランジスタ M22と M23だけが従属され、下位ルーム R2— 2には相互にペア性 を確保すべき MOSトランジスタ M20と M21だけが従属されている。第 2のグループ レイアウト制約にぉ 、て、前記隣接する下位ルームの相対配置における上側を電源 側、下側をグランド側として前記順序を決める。例えば図 1の例では第 1の差動アン プにお 、て下位ルーム R1— 1が電源側、下位ルーム R1— 2がグランド側に配置され る。これにより、差動入力対とその負荷の配置がレイアウトにおいて逆にはならない。
[0034] 前記アナログレオアウトパターンの自動配置配線処理 (S3)では前記第 1及び第 2 のグループレイアウト制約を満足させて前記アナログ回路のレイアウトパターンが生 成される。
[0035] 以上説明したレイアウト処理では、下位ルームの切り出しはアナログレイアウト制約 の観点から任意に行なえば良ぐ 2分法のように同一階層内の細分ィ匕による分割手 法ではないから、処理時間を短縮することができる。例えば図 1において更に 2分法 による同一階層内の領域分割を繰り返して Rl— 1, Rl - 2, R2- 1, R2— 2と同様 の素子だけを従属させることができるまでルームを形成して 、く場合には、ルーム作 成（S 11)とルームへの回路素子の従属処理 (S 11)の処理時間が長くなる。実際の レイアウトにおいて同一階層のアナログ回路の回路素子のうちペア性を採るべき回路 部分の数が多 、ので、全て 2分法で行った場合の処理時間の増大は最初力 人手 でレイアウトする処理時間に匹敵するほど長くなる。また、下位ルームに関する第 2の グループレイアウト制約は、下位ルームに含まれる回路素子の相対位置をレイアウト の相対位置とし、隣接する下位ルームの相対配置を電流が流れる上流と下流の順序 を決める相対位置とするから、必要な回路部に対してアナログ特性を得るために必 要なレイアウトトポロジを確実に特定することができる。従って、従来の 2分法によるセ ルブラン技術におけるルーム編集機能を、任意の領域を下位ルームとして切り出し、 切り出した下位ルームに対して、下位ルームに含まれる回路素子の相対位置をレイ アウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の 順序を決める相対位置とする第 2のグループレイアウト制約を更に付加することにより 、所要のアナログ特性を得るためのレイアウトトポロジを容易に若しくは比較的短時間 に得ることができる。これにより、設計者の作業工数を軽減でき、期待するアナログレ ィアウトパターンを容易に得ることが可能になる。
[0036] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもな 、。
[0037] 例えばアナログ回路においてレイアウトトポロジに注意を払う必要のあるレイアウトパ ターンは差動アンプに限らず、定電圧回路、ミラー回路、その他のアンプなど、適宜 の回路部分であってよい。レイアウト対象とされるアナログ回路の回路規模も適宜決 定可能である。第 1のグレープレイアウト制約を生成するための領域分割は必ずしも 2分法による分割に限定されないが、同一階層におけるレイアウト領域全体での分割 でなければならない。
産業上の利用可能性
[0038] 本発明はアナログ 'ディジタル混載 LSIやアナログ LSIのレイアウト設計に広く適用 することができる。

Claims

請求の範囲
[1] 半導体集積回路におけるアナログ回路のレイアウト方法であって、
前記アナログ回路の回路図データを入力する処理と、
操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割し、分割され た複数の領域に前記アナログ回路の回路素子を割り当てる処理と、
前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割された領域 の隣接境界をレイアウト境界とする第 1のグループレイアウト制約を生成する処理と、 操作指示に基づ！/ヽて前記分割された領域の一部を部分領域として切り出す処理と 切り出した部分領域に含まれる回路素子の相対位置をレイアウトの相対位置とし、 隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置 とする第 2のグループレイアウト制約を生成する処理と、
前記第 1及び第 2のグループレイアウト制約を満足させて前記アナログ回路のレイ アウトパターンを生成する処理と、を含むアナログ回路のレイアウト方法。
[2] 前記第 1のグループレイアウト制約におけるレイアウトの相対位置とは、 2次元平面 上における上下左右のレイアウト位置を意味する請求項 1記載のアナログ回路のレイ アウト方法。
[3] 前記第 1のグループレイアウト制約におけるレイアウト境界とは、レイアウトルールを 守って最小距離で各々の回路素子が接続又は隣接されることを意味する請求項 2記 載のアナログ回路のレイアウト方法。
[4] 前記隣接する部分領域の相対配置における上側を電源側、下側をグランド側とし て前記順序を決める請求項 3記載のアナログ回路のレイアウト方法。
[5] 半導体集積回路化されるアナログ回路のレイアウト設計を支援可能なデータ処理 システムであって、
前記アナログ回路の回路図データを入力する動作と、
操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割し、分割され た複数の領域に前記アナログ回路の回路素子を割り当てる動作と、
前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割された領域 の隣接境界をレイアウト境界とする第 1のグループレイアウト制約を生成する動作と、 操作指示に基づ!/ヽて前記分割された領域の一部を部分領域として切り出す動作と 切り出した部分領域に含まれる回路素子の相対位置をレイアウトの相対位置とし、 隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置 とする第 2のグループレイアウト制約を生成する動作と、
前記第 1及び第 2のグループレイアウト制約を満足させて前記アナログ回路のレイ アウトパターンを生成する動作と、を制御するためのプロセッサ部を有するデータ処 理システム。
[6] 前記第 1のグループレイアウト制約におけるレイアウトの相対位置とは、 2次元平面 上における上下左右のレイアウト位置を意味する請求項 5記載のデータ処理システ ム。
[7] 前記第 1のグループレイアウト制約におけるレイアウト境界とは、レイアウトルールを 守って最小距離で各々の回路素子が接続又は隣接されることを意味する請求項 6記 載のデータ処理システム。
[8] 前記隣接する部分領域の相対配置における上側を電源側、下側をグランド側とし て前記順序を決める請求項 7記載のデータ処理システム。
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