WO2007097001A1

WO2007097001A1 - Ｒａｍ診断装置およびｒａｍ診断方法

Info

Publication number: WO2007097001A1
Application number: PCT/JP2006/303485
Authority: WO
Inventors: Naohiro Kiyota
Original assignee: Fujitsu Limited
Priority date: 2006-02-24
Filing date: 2006-02-24
Publication date: 2007-08-30
Also published as: EP1988468A4; US20090055687A1; JPWO2007097001A1; EP1988468A1

Abstract

　搭載されるメインメモリのサイズに関わらず、ＲＡＭの全ビットをより容易かつ高速に診断すること。ビット生成部（１１０）は、タグＲＡＭ（２００ａ）のアドレスを示すアドレスビットの上位に状態ビットを付加したビット列を生成する。インクリメント部（１４０）は、ビット生成部（１１０）のビット列を１ずつインクリメントさせる。状態選択部（１５０）は、状態ビットを参照して複数の処理のいずれかを選択し、書込制御部（１６０）または読出制御部（１７０）へ状態に応じた動作を指示する。書込制御部（１６０）は、アドレスビットに対応するタグＲＡＭ（２００ａ）のラインに書込処理を行う。読出制御部（１７０）は、アドレスビットに対応するタグＲＡＭ（２００ａ）のラインから読み出し処理を行い、このラインの情報をエラー検出部（１８０）へ出力させる。エラー検出部（１８０）は、タグＲＡＭ（２００ａ）の各ラインのエラーチェックを行う。

Description

明細書

RAM診断装置および RAM診断方法

技術分野

[0001] 本発明は、 RAMに故障があるか否かを診断する RAM診断装置および RAM診断方法に関し、特に、搭載されるメインメモリのサイズに関わらず、 RAMの全ビットをより容易かつ高速に診断することができる RAM診断装置および RAM診断方法に関する。

背景技術

[0002] 一般に、情報処理装置におけるプロセッサの電源投入時などにおいては、 RAMの故障が診断されることがある。 RAMの診断の際には、まず、プログラムの命令により、プロセッサによって所定の診断用データが診断対象の RAMに書き込まれる。次いで、再度プログラムの命令により、 RAMに書き込まれた診断用データが読み出され、ハードウェアのエラーチェック回路により、読み出された診断用データに誤りがあるか否かが判定され、 RAMの故障の有無が判定される。すなわち、 RAM力読み出された診断用データが誤っていれば、この RAMは故障していると判定される。そして、診断用データの書き込みおよび読み出しの手順を RAMのすベてのラインに対して行うことにより、 RAMの故障の有無を確認することができる。

[0003] このような RAMの故障の診断に用いられる診断用データカ¾OMに記憶されている場合、 RAM診断時には、プロセッサが一度 ROMカゝら診断用データを読み出した後、診断対象の RAMに書き込むことになる。しかし、診断対象の RAMのサイズが大きくなれば、これに伴って診断用データのサイズも大きくなるため、プロセッサによつて ROMカゝら診断用データが読み出され、 RAMに書き込まれるまでの時間が長くなる。そこで、例えば特許文献 1においては、 ROM力もプロセッサを経由せずに、直接 RAMへ診断用データを書き込む技術が開示されている。これにより、 RAMの故障診断に要する時間を短縮することができる。

[0004] 特許文献 1 :特開平 5— 61780号公報

発明の開示発明が解決しょうとする課題

[0005] ところで、 RAMには、例えばデータ RAM、タグ RAM (TAG -RAM)、および TL B (Translation Look-aside Buffer)—RAMなどのように、メインメモリのデータを一時的に記憶するプロセッサ内のキャッシュにおいて用いられるものがある。キャッシュ内のタグ RAMや TLB— RAMには、データのメインメモリにおけるアドレスを示す物理アドレスが登録されている。具体的には、タグ RAMには、キャッシュされたデータのメインメモリ上の物理アドレスが登録されており、 TLB— RAMには、プログラムによつて用いられる仮想アドレスと物理アドレスとの対応関係が登録されている。

[0006] これらのキャッシュ内の RAMの故障診断は、メインメモリ力の診断用データがデータ RAMに書き込まれてキャッシュされた後、キャッシュされた診断用データが読み出され、読み出された診断用データに誤りがある力否力判定されるとともに、この診断用データのキャッシュに伴ってタグ RAMおよび TLB— RAMに登録された内容が読み出され、読み出された登録内容が診断用データに対応しているか否力判定されることにより行われる。

[0007] ここで、タグ RAMおよび TLB— RAMに登録される物理アドレスのビット数は、キヤッシュに接続されるメインメモリのすべてのアドレスを表現可能であれば良いため、メインメモリのサイズに依存している。したがって、情報処理装置に搭載可能な最大サィズよりも小さいメインメモリが搭載されている場合には、タグ RAMおよび TLB— RA Mが登録可能な物理アドレスよりも常にビット数が少ない物理アドレスのみが登録されることになり、物理アドレスの上位ビットが常に 0となることがある。

[0008] 具体的に例を挙げると、情報処理装置が例えば 4GB (ギガバイト）のメインメモリを搭載可能な場合、このメインメモリのメモリ空間は 32ビットで表現可能であるため、タグ RAMおよび TLB— RAMには 32ビットまでの物理アドレスを登録することが可能である。しかし、この情報処理装置に例えば 256MB (メガバイト）のメインメモリが搭載された場合、このメインメモリのメモリ空間は 28ビットで表現可能であるため、タグ RA Mおよび TLB— RAMに登録される物理アドレスの上位 4ビットは常に 0となる。

[0009] このような状況下で、上述した手順によるタグ RAMおよび TLB— RAMの故障診断を行う場合、いかなる診断用データがメインメモリからキャッシュされても、その診断用データに関する物理アドレスの上位ビットは常に 0であるため、タグ RAMおよび TL B— RAMに登録される物理アドレスの上位ビットについては、故障診断が不可能であるという問題がある。すなわち、上記の例では、診断用データの物理アドレスは、 2 8ビットで表現可能であるため、タグ RAMおよび TLB— RAMに登録される物理アドレスの上位 4ビットの故障診断が不可能である。

[0010] また、キャッシュ内の RAMに診断用データを書き込む際には、プログラムの命令により、メインメモリから診断用データが書き込まれることになるため、メインメモリにァクセスする時間が力かるという問題がある。さらに、故障診断のプログラムは、キャッシュの構成や状態を考慮して作成する必要があり、非常に煩雑なものになる傾向がある。

[0011] 本発明はカゝかる点に鑑みてなされたものであり、搭載されるメインメモリのサイズに関わらず、 RAMの全ビットをより容易かつ高速に診断することができる RAM診断装置および RAM診断方法を提供することを目的とする。

課題を解決するための手段

[0012] 上記課題を解決するために、本発明は、 RAMに故障があるカゝ否かを診断する RA M診断装置であって、複数の処理の状態の!/ヽずれかを示す状態ビットを順次発生させる発生手段と、前記発生手段によって発生した状態ビットを参照して処理を選択する選択手段と、前記選択手段によって書込処理が選択されると、 RAMの全領域に 2 値の第 1データパターンを書き込み、次に前記選択手段によって書込処理が選択されると、 RAMの全領域に前記第 1データパターンを反転した第 2データパターンを書き込む書込手段と、前記書込手段による書込処理それぞれの後に前記選択手段によってエラーチェック処理が選択されると、前記第 1データパターンまたは前記第 2 データパターンを RAMの全領域力読み出してエラーを検出する検出手段とを有することを特徴とする。

[0013] また、本発明は、上記発明において、前記発生手段は、状態ビットの下位に RAM の開始アドレスを示すアドレスビットが付加されたビット列を生成する生成手段と、前記生成手段によって生成されたビット列を 1ずつインクリメントするインクリメント手段とを含むことを特徴とする。

[0014] また、本発明は、上記発明において、前記インクリメント手段によって得られたビット列が所定のビット列と等しくなつた場合に、状態ビットが示すすべての処理が完了したと判定する判定手段をさらに有することを特徴とする。

[0015] また、本発明は、上記発明において、前記選択手段は、前記インクリメント手段によつて得られたビット列のうち状態ビット部分力処理を選択し、前記書込手段は、前記インクリメント手段によって得られたビット列のうちアドレスビット部分が示す RAMの領域に第 1データパターンまたは第 2データパターンを書き込むことを特徴とする。

[0016] また、本発明は、上記発明において、前記選択手段は、前記インクリメント手段によつて得られたビット列のうち状態ビット部分力処理を選択し、前記検出手段は、前記インクリメント手段によって得られたビット列のうちアドレスビット部分が示す RAMの領域の第 1データパターンまたは第 2データパターンを読み出してエラーを検出することを特徴とする。

[0017] また、本発明は、上記発明において、前記発生手段は、 RAMの全領域に 0のみからなる第 1データパターンを書き込む 0書込処理の状態を示す状態ビット、 0書込処理後のエラーチェックを行う 0エラーチェック処理の状態を示す状態ビット、 RAMの全領域に 1のみ力もなる第 2データパターンを書き込む 1書込処理の状態を示す状態ビット、および 1書込処理後のエラーチェックを行う 1エラーチェック処理の状態を示す状態ビットを順次発生させることを特徴とする。

[0018] また、本発明は、上記発明において、前記発生手段は、前記 1エラーチェック処理後に RAMの全領域を無効化する初期化処理の状態を示す状態ビットをさらに発生させ、前記書込手段は、前記選択手段によって初期化処理が選択されると、 RAMの全領域を無効化することを特徴とする。

[0019] また、本発明は、上記発明において、前記発生手段は、前記 1書込処理、前記 1ェラーチェック処理、前記 0書込処理、および前記 0エラーチェック処理の順に状態ビットを発生させることを特徴とする。

[0020] また、本発明は、上記発明において、前記検出手段は、 RAMに登録されるノリティビットを用いて前記第 1データパターンおよび前記第 2データパターンのエラーを検出することを特徴とする。

[0021] また、本発明は、上記発明において、前記選択手段は、状態ビットが前記第 1データパターンの書込処理を示しているときに 1を出力する第 1論理積回路と、状態ビットが前記第 2データパターンの書込処理を示しているときに 1を出力する第 2論理積回路と、状態ビットが前記第 1データパターンのエラーチェック処理を示しているときに 1 を出力する第 3論理積回路と、状態ビットが前記第 2データパターンのエラーチェック処理を示しているときに 1を出力する第 4論理積回路と、前記第 1論理積回路および前記第 2論理積回路のいずれか 1つから 1が出力された場合に RAMへの書き込みを指示する信号を出力する第 1論理和回路と、前記第 3論理積回路および前記第 4 論理積回路のいずれか 1つから 1が出力された場合に RAMからの読み出しを指示する信号を出力する第 2論理和回路とを含むことを特徴とする。

[0022] また、本発明は、 RAMに故障があるか否かを診断する RAM診断方法であって、複数の処理の状態の!/ヽずれかを示す状態ビットを順次発生させる発生工程と、前記発生工程にて発生した状態ビットを参照して処理を選択する選択工程と、前記選択工程にて書込処理が選択されると、 RAMの全領域に 2値の第 1データパターンを書き込む第 1書込工程と、前記第 1書込工程にて書き込まれた前記第 1データパターンを RAMの全領域力読み出してエラーを検出する第 1検出工程と、前記第 1検出ェ程の後に RAMの全領域に前記第 1データパターンを反転した第 2データパターンを書き込む第 2書込工程と、前記第 2書込工程にて書き込まれた前記第 2データパターンを RAMの全領域力読み出してエラーを検出する第 2検出工程とを有することを特徴とする。

発明の効果

[0023] 本発明によれば、複数の処理の状態の!/ヽずれかを示す状態ビットを順次発生させ、発生した状態ビットを参照して処理を選択し、書込処理が選択されると、 RAMの全領域に 2値の第 1データパターンを書き込み、次に書込処理が選択されると、 RAM の全領域に前記第 1データパターンを反転した第 2データパターンを書き込み、書込処理それぞれの後にエラーチェック処理が選択されると、第 1データパターンまたは第 2データパターンを RAMの全領域力も読み出してエラーを検出する。このため、メインメモリからデータを読み出したり複雑なプログラムを使用したりすることなぐハードウエア主導で RAMの全領域のビットを 0および 1とした上でエラーチェックすることができ、搭載されるメインメモリのサイズに関わらず、 RAMの全ビットをより容易かつ高速に診断することができる。

[0024] また、本発明によれば、状態ビットの下位に RAMの開始アドレスを示すアドレスビットが付加されたビット列を生成し、生成されたビット列を 1ずつインクリメントするため、インクリメントされるごとにビット列を状態ビット部分とアドレスビット部分に分ければ、 1 種類の状態ビットについて RAMの全領域のアドレスに対応するアドレスビットが得られることになり、処理の指定と処理対象となる RAMの領域の指定とを容易に行うことができる。

[0025] また、本発明によれば、得られたビット列が所定のビット列と等しくなつた場合に、状態ビットが示すすべての処理が完了したと判定するため、処理の指定および処理対象となる RAMの領域の指定に用いられるビット列を、そのまま完了判定にも用いることがでさる。

[0026] また、本発明によれば、得られたビット列のうち状態ビット部分力も処理を選択し、得られたビット列のうちアドレスビット部分が示す RAMの領域に第 1データパターンまたは第 2データパターンを書き込む。このため、状態ビットが書込処理を示している間に、確実に RAMの開始アドレス力最終アドレスまでの全領域に第 1データパターンまたは第 2データパターンを書き込むことができる。

[0027] また、本発明によれば、得られたビット列のうち状態ビット部分力も処理を選択し、得られたビット列のうちアドレスビット部分が示す RAMの領域の第 1データパターンまたは第 2データパターンを読み出してエラーを検出する。このため、状態ビットがエラーチェック処理を示している間に、確実に RAMの開始アドレス力最終アドレスまでの全領域の第 1データパターンまたは第 2データパターンのエラーチェックを行うことができる。

[0028] また、本発明によれば、 RAMの全領域に 0のみ力なる第 1データパターンを書き込む 0書込処理の状態を示す状態ビット、 0書込処理後のエラーチェックを行う 0エラ一チェック処理の状態を示す状態ビット、 RAMの全領域に 1のみ力なる第 2データパターンを書き込む 1書込処理の状態を示す状態ビット、および 1書込処理後のエラ一チェックを行う 1エラーチェック処理の状態を示す状態ビットを順次発生させる。このため、 RAMの全領域における 0の書き込みおよび読み出しが正常である力診断するとともに、 RAMの全領域における 1の書き込みおよび読み出しが正常であるか診断することができる。

[0029] また、本発明によれば、 1エラーチェック処理後に RAMの全領域を無効化する初期化処理の状態を示す状態ビットをさらに発生させ、初期化処理が選択されると、 R AMの全領域を無効化する。このため、 RAMの全領域の診断の後、 RAMを初期化することができ、キャッシュ内に備えられる RAMなどの起動時における初期化と同時に診断することができる。

[0030] また、本発明によれば、 1書込処理、 1エラーチェック処理、 0書込処理、および 0ェラーチェック処理の順に状態ビットを発生させるため、エラーが検出されなければ、最終的に RAMの全領域に 0が書き込まれた状態となり、 RAMの初期化を省略することができる。

[0031] また、本発明によれば、 RAMに登録されるパリティビットを用いて第 1データパターンおよび第 2データパターンのエラーを検出するため、正確なエラーチェックを行うことがでさる。

[0032] また、本発明によれば、状態ビットが第 1データパターンの書込処理を示しているときに 1を出力する第 1論理積回路と、状態ビットが第 2データパターンの書込処理を示しているときに 1を出力する第 2論理積回路と、状態ビットが第 1データパターンのエラ一チェック処理を示しているときに 1を出力する第 3論理積回路と、状態ビットが第 2 データパターンのエラーチェック処理を示しているときに iを出力する第 ₄論理積回路と、第 1論理積回路および第 2論理積回路のいずれ力 1つから 1が出力された場合に RAMへの書き込みを指示する信号を出力する第 1論理和回路と、第 3論理積回路および第 4論理積回路のいずれか 1つから 1が出力された場合に RAM力の読み出しを指示する信号を出力する第 2論理和回路とを含む。このため、簡易な論理演算回路のみで状態ビットから処理を選択することができ、より高速に RAMの正確な診断を行うことができる。

図面の簡単な説明

[0033] [図 1]図 1は、本発明の一実施の形態に係る情報処理装置の要部構成を示すブロック図である。

[図 2]図 2は、タグ RAMに登録される情報の一例を示す図である。

[図 3]図 3は、一実施の形態に係る RAM診断装置の内部構成を示すブロック図である。

[図 4]図 4は、一実施の形態に係る RAM診断動作を示すフロー図である。

[図 5]図 5は、一実施の形態に係る 0書込処理を示すフロー図である。

[図 6]図 6は、一実施の形態に係る 0エラーチェック処理を示すフロー図である。

[図 7]図 7は、一実施の形態に係る 1書込処理を示すフロー図である。

[図 8]図 8は、一実施の形態に係る 1エラーチェック処理を示すフロー図である。

[図 9]図 9は、一実施の形態に係る初期化処理を示すフロー図である。

符号の説明

[0034] 110 ビット生成部

120 状態ビット出力部

130 アドレスビット出力部

140 インクリメント咅

150 状態選択部

151 インノータ

152、 153、 154、 155、 156 ANDゲート

157、 158 ORゲート

160 書込制御部

170 読出制御部

180 エラー検出部

190 完了判定部

発明を実施するための最良の形態

[0035] 以下、本発明の一実施の形態について、図面を参照して詳細に説明する。なお、以下の説明においては、キャッシュ内のタグ RAM (TAG—RAM)を診断することとするが、本発明は、例えばデータ RAMや TLB— RAMなど他の RAMの診断にも適用することができる。 [0036] 図 1は、本発明の一実施の形態に係る RAM診断装置を備えた情報処理装置の要部構成を示すブロック図である。図 1に示す情報処理装置は、 CPU内にキャッシュ 2 00を備えており、このキャッシュ内にはタグ RAM200a、 TLB— RAM200b、およびデータ RAM200cを有している。そして、タグ RAM200a〖こは、 RAM診断装置 100 が接続されており、 RAM診断装置 100には、 CPUとは別のサービスプロセッサ（Ser Vice Processor：以下「SVP」と略記する） 300力接続されて!ヽる。

[0037] キャッシュ 200は、メインメモリ 400に記憶されているデータを一時的に記憶（キヤッシュ）し、このデータが CPUで使用される際に、処理の高速化を図る。このとき、データ自体はデータ RAM200cに記憶され、このデータのメインメモリ 400における物理アドレスがタグ RAM200aに記憶される。

[0038] 具体的には、タグ RAM200aには、例えば図 2に示すような情報が各ラインに登録されている。すなわち、データの有効 Z無効を示すバリッドビット (Valid bit)、バリッドビットのエラーチェック用のパリティビット（Valid bit parity)、データのタイプを示すタィプビット（Type bit)、タイプビットのエラーチェック用のパリティビット（Type bit pari ty)、データの物理アドレスを示す物理アドレスビット（Physical address bits)、および物理アドレスビットのエラーチェック用のパリティビット（Physical address parity)がタグ RAM200aのそれぞれのラインに登録されて、る。 CPUが所望のデータを読み出して処理を行う場合、タグ RAM200aにアクセスして所望のデータの物理アドレスを検索し、所望のデータがデータ RAM200cにキャッシュされて!/、るか否かを把握することができる。また、プログラムで使用される仮想アドレスと物理アドレスとの対応関係が TLB—RAM200bに記憶される。

[0039] RAM診断装置 100は、キャッシュ 200内のタグ RAM200aに故障があるか否かを診断する。すなわち、 RAM診断装置 100は、タグ RAM200aの物理アドレスを記憶する全ビットに 0および 1を順次書き込み、各々の書込処理後にエラーチェックを行つて、全ビットの故障の有無を診断する。 RAM診断装置 100の詳細な構成については、後に詳述する。

[0040] SVP300は、 CPUとは独立して設けられたプロセッサであり、 CPUの故障診断などを管理している。また、 SVP300は、情報処理装置の起動時などに、 RAM診断装置 100へキャッシュ 200の初期化の開始を指示する。この初期化の際、 SVP300は、 RAMの診断を行うか否かを判定し、 RAMの診断を行う場合は、初期化と同時に R AM診断を行うように RAM診断装置 100へ指示する。

[0041] 図 3は、本実施の形態に係る RAM診断装置 100の内部構成を示すブロック図である。図 3に示す RAM診断装置 100は、ビット生成部 110、状態ビット出力部 120、ァドレスビット出力部 130、インクリメント部 140、状態選択部 150、書込制御部 160、読出制御部 170、エラー検出部 180、および完了判定部 190を有している。

[0042] ビット生成部 110は、タグ RAM200aの全ラインを表現可能なビット数のアドレスビットの上位に、診断や初期化などの状態を示す状態ビットを付加したビット数のビット列を生成する。具体的には、ビット生成部 110は、 SVP300力らタグ RAM200aの初期化または診断が指示された場合、すべてのビットが 0からなるアドレスビットの上位に 3ビットの状態ビットを付加したビット列を生成する。また、ビット生成部 110は、インクリメント部 140からの指示に従い、ビット列を 1ずつインクリメントする。

[0043] ここで、状態ビットとは、 RAM診断装置 100が実行する処理を 5つの状態に分類し、それぞれの状態に対応する 3ビットのビット列である。具体的には、タグ RAM200a の各ラインに 0を書き込む処理（0書込処理）を「011」で表し、タグ RAM200aに 0力 S 書き込まれた後のエラーチェック処理 (0エラーチェック処理）を「100」で表し、タグ R AM200aの各ラインに 1を書き込む処理（ 1書込処理）を「 101」で表し、タグ RAM20 Oaに 1が書き込まれた後のエラーチェック処理（ 1エラーチェック処理）を「 110」で表し、タグ RAM200aの初期化処理を「111」で表す。なお、本実施の形態においては、 RAM診断装置 100が実行する処理が 5つの状態に分類されるため、状態ビットは 3ビットとなる力例えば 4つの状態で処理を分類できる場合は、状態ビットは 2ビットで良い。

[0044] 状態ビットが上記のように定義されるため、 SVP300からタグ RAM200aの初期化が指示された場合は、ビット生成部 110は、状態ビット「111」に続けてすべてのビット力 SOからなるアドレスビットが付加されたビット列を生成する。また、 SVP300力タグ RAM200aの診断が指示された場合は、ビット生成部 110は、状態ビット「011」に続けてすべてのビットが 0からなるアドレスビットが付加されたビット列を生成する。 [0045] 状態ビット出力部 120は、ビット生成部 110によってビット列が生成されるたびに、このビット列の上位 3ビットからなる状態ビットを状態選択部 150へ出力する。アドレスビット出力部 130は、ビット生成部 110によってビット列が生成されるたびに、このビット列の上位 3ビットを除いたアドレスビットを書込制御部 160および読出制御部 170へ出力する。インクリメント部 140は、所定の周期でビット生成部 110にビット列を 1インクリメン卜するよう旨示する。

[0046] 状態選択部 150は、状態ビット出力部 120から出力される状態ビットを参照して、 0 書込処理、 0エラーチェック処理、 1書込処理、 1エラーチェック処理、および初期化処理のどの状態にあるかを選択し、書込制御部 160または読出制御部 170へそれぞれの状態に応じた動作を指示する。具体的には、状態選択部 150は、インバータ 15 1、 ANDゲート 152〜156、および ORゲート 157、 158を有している。

[0047] インバータ 151は、状態ビット出力部 120から出力される 3ビットを反転する。すなわち、インバータ 151は、状態ビットを構成する 0を 1に変換し、 1を 0に変換する。

[0048] ANDゲート 152〜156は、それぞれ 0書込処理、 1書込処理、初期化処理、 0エラ一チェック処理、および 1エラーチェック処理に対応しており、状態ビット出力部 120 から出力される状態ビットが示す状態に対応する ANDゲート 152〜 156から 1が出力される。なお、図 3中、 ANDゲート 152〜156の入力側に示される 1〜3の数字は、状態ビットの最上位ビット、 2番目のビット、および 3番目のビットをそれぞれ示している。したがって、例えば状態ビット出力部 120から 0書込処理を示す状態ビット「011」が出力されると、 ANDゲート 152には、状態ビットの最上位ビットのみがインバータ 1 51によって反転された「111」が入力されることになる。このとき他の ANDゲート 153 〜156には、「111」が入力されることはない。このため、 ANDゲート 152のみから 1 が出力され、現在の状態が 0書込処理であるとわかる。

[0049] 他の状態のときも同様で、 1書込処理を示す状態ビット「101」の場合は ANDゲート 153のみから 1が出力され、初期化処理を示す状態ビット「111」の場合は ANDゲート 154のみから 1が出力され、 0エラーチェック処理を示す状態ビット「100」の場合は ANDゲート 155のみから 1が出力され、 1エラーチェック処理を示す状態ビット「110」の場合は ANDゲート 156のみから 1が出力される。 [0050] ORゲート 157は、 0書込処理に対応する ANDゲート 152、 1書込処理に対応する ANDゲート 153、および初期化処理に対応する ANDゲート 154のいずれかから 1 が出力された場合に、書込制御部 160にタグ RAM200aへの書き込みを指示する。

[0051] ORゲート 158は、 0エラーチェック処理に対応する ANDゲート 155および 1エラーチェック処理に対応する ANDゲート 156のいずれかから 1が出力された場合に、読出制御部 170にタグ RAM200aからの読み出しを指示する。

[0052] 書込制御部 160は、 ORゲート 157からタグ RAM200aへの書き込みが指示されると、アドレスビット出力部 130から出力されたアドレスビットに対応するタグ RAM200a のラインに書込処理を行う。このとき、書込制御部 160は、 ANDゲート 153から 1が出力されれば 1を書き込み、 ANDゲート 153から 0が出力されれば 0を書き込む。

[0053] より具体的には、 0書込処理時および初期化処理時は、書込制御部 160は、図 2に示したノリツドビット、タイプビット、および物理アドレスビットのすべてのビットに 0を書き込むとともに、すべてのノリティビットにはエラーチェックされる各ビットにエラーを発生させない値 (ここでは 1)を書き込む。また、 1書込処理時は、書込制御部 160は、ノリツドビット、タイプビット、および物理アドレスビットのすべてのビットに 1を書き込むとともに、すべてのパリティビットにはエラーチェックされる各ビットにエラーを発生させな、値 (ここでは 0)を書き込む。

[0054] なお、ここでは 0書込処理と初期化処理を区別せず、すべてのビットに 0を書き込むものとしたが、 ANDゲート 154から書込制御部 160へ 1が出力された場合 (すなわち、初期化処理が行われる場合）は、ノリツドビットのみに 0を書き込むとともに、ノリツドビットのパリティビットに 1を書き込み、ラインを無効化する処理のみを行うようにしても良い。

[0055] 読出制御部 170は、 ORゲート 158からタグ RAM200aからの読み出しが指示されると、アドレスビット出力部 130から出力されたアドレスビットに対応するタグ RAM20 Oaのライン力も読み出し処理を行い、このラインの情報をエラー検出部 180へ出力させる。すなわち、読出制御部 170は、状態ビットが 0エラーチェック処理または 1エラ一チェック処理を示して、る場合に、タグ RAM200aのラインの情報を順次エラー検出部 180へ出力させる。 [0056] エラー検出部 180は、タグ RAM200aから各ラインの情報が出力されると、各ラインのパリティビットを用いてバリッドビット、タイプビット、および物理アドレスビットのエラ一チェックを行い、結果を完了判定部 190へ通知する。エラー検出部 180によるエラ一チェックは、 0書込処理の後と 1書込処理の後とに行われる。したがって、 0書込処理後のエラーチェック時には、各ラインのすべてのビットが 0であればタグ RAM200a への 0の書き込み Z読み出しにエラーがないことになり、 1書込処理後のエラーチエツク時には、各ラインのすべてのビットが 1であればタグ RAM200aへの 1の書き込み Z読み出しにエラーがないことになる。

[0057] 完了判定部 190は、ビット生成部 110によって生成されるビット列の全ビットが 1となり、エラー検出部 180からエラーなしが通知されると、 SVP300へタグ RAM200aの初期化が完了した旨を通知する。すなわち、完了判定部 190は、ビット生成部 110によって生成されるビット列が 1ずつインクリメントされ、最終的に状態ビットが「111」となり、アドレスビットもすベて 1となると、タグ RAM200aのすベてのラインが初期化されたと判定し、エラーが検出されな力つたことを確認して初期化完了を SVP300へ通知する。

[0058] 次いで、上記のように構成された RAM診断装置 100によるタグ RAM200aの診断動作について、図 4〜9に示すフロー図を参照しながら説明する。

[0059] まず、情報処理装置の起動時などに、 SVP300によってタグ RAM200aの診断を行うか否かが判定される (ステップ S100)。この判定は、例えばユーザが診断を行わない診断抑止モードを選択した力否かに基づいて行われる。この判定の結果、タグ R AM200aの診断を行う場合は（ステップ SlOOYes)、ビット生成部 110へその旨が通知され、ビット生成部 110によって状態ビットである上位 3ビットが「011」とされ、状態ビットより下位のアドレスビットがすべて 0とされたビット列が生成される（ステップ S 200 ) oそして、 RAM診断装置 100により、 0書込処理 (ステップ S400)、 0エラーチェック処理 (ステップ S500)、 1書込処理 (ステップ S600)、 1エラーチェック処理 (ステップ S700)、および初期化処理 (ステップ S800)が順次実行されることになる。

[0060] 一方、ステップ S 100の判定の結果、タグ RAM200aの診断を行わな!/、場合は（ステツプ SlOONo)、ビット生成部 110へその旨が通知され、ビット生成部 110によって状態ビットである上位 3ビットが「111」とされ、状態ビットより下位のアドレスビットがすベて 0とされたビット列が生成される（ステップ S300)。そして、 RAM診断装置 100により、初期化処理 (ステップ S800)のみが実行されることになる。ここでは、タグ RAM 200aの診断が行われるものとして、 0書込処理 (ステップ S400)、 0エラーチェック処理 (ステップ S500)、 1書込処理 (ステップ S600)、 1エラーチェック処理 (ステップ S7 00)、および初期化処理 (ステップ S800)について順に説明する。

[0061] まず、図 5を参照して、 0書込処理 (ステップ S400)につ、て説明する。 0書込処理の開始時には、ビット生成部 110によって、上位 3ビットが「011」かっこれより下位ビットがすべて 0のビット列が生成される。このビット列は、状態ビット出力部 120、ァドレスビット出力部 130、および完了判定部 190へ出力される。ここでは、ビット列のすべてのビットが 1ではないので、完了判定部 190によって初期化完了と判定されることはない。

[0062] ビット列が状態ビット出力部 120へ出力されると、上位 3ビット「011」が状態ビット出力部 120から状態選択部 150へ出力され、それぞれのビットまたはインバータ 151によって反転されたビットが ANDゲート 152〜156へ入力される。ここでは状態ビット「0 11」のうち最上位ビットのみがインバータ 151によって反転されることにより、 ANDゲートへの入力がすべて 1となるため、 ANDゲート 152のみから 1が出力され、 ANDゲート 153〜156から 0が出力される。したがって、 ORゲート 157から書込制御部 160 へタグ RAM200aへの書き込みが指示されるとともに、 ANDゲート 153から書込制御部 160へ 0が出力されることから、タグ RAM200aへ 0が書き込まれることになる。

[0063] また、ビット列がアドレスビット出力部 130へ出力されると、上位 3ビットを除いたビット列（ここでは、全ビットが 0のビット列）がアドレスビット出力部 130から書込制御部 16 0および読出制御部 170へ出力される。そして、 ORゲート 157から書き込みを指示された書込制御部 160によって、アドレスビット出力部 130から出力されたビット列（アドレスビット）が示すタグ RAM200aのラインに 0が書き込まれる（ステップ S401)。すなわち、ここでは、全ビットが 0のアドレスで示されるラインのバリッドビット、タイプビット、および物理アドレスビットのすべてのビットに 0が書き込まれる。

[0064] 一方で、インクリメント部 140からは生成するビットを 1インクリメントするよう指示が出され、ビット生成部 110によって、上位 3ビットが「011」かつ最下位ビットが 1で残りのビットがすべて 0のビット列が生成される（ステップ S402)。そして、上述したのと同様に、状態ビットが状態選択部 150へ出力され、アドレスビットが書込制御部 160および読出制御部 170へ出力される。このとき、状態選択部 150によって、状態ビットが「 100」となったことが検知され (ステップ S403)、状態ビットが「100」となると 0書込処理が終了するが、ここでは、状態ビットが「011」であるため（ステップ S403No)、引き続き 0書込処理が実行される。

[0065] すなわち、最下位ビットが 1で残りのビットがすべて 0のアドレスビットがアドレスビット出力部 130から書込制御部 160へ出力され、書込制御部 160によって、タグ RAM2 OOaのアドレスビットに対応するラインに 0が書き込まれる。

[0066] 以降、ビット生成部 110によって生成されるビット列が 1ずつインクリメントされながら、上位 3ビットが「011」である間は、 1ずつ大きくなるアドレスビットが示すラインに 0が書き込まれる。そして、上位 3ビットが「011」かっこれより下位ビットがすべて 1のビット列がビット生成部 110によって生成され、全ビットが 1のアドレスビットに対応するラインに 0が書き込まれたときに、タグ RAM200aのすベてのラインに 0が書き込まれたことになる。

[0067] タグ RAM200aの全ビットが 1のアドレスビットに対応するラインに 0が書き込まれた後、ビット生成部 110によって生成されるビット列が 1インクリメントされると、上位 3ビットが「100」かっこれより下位ビットがすべて 0のビット列が生成されることになる。このため、状態選択部 150によって状態ビットが「100」であることが検知され (ステップ S4 03Yes)、 0書込処理が完了する。

[0068] 次に、図 6を参照して、 0エラーチェック処理 (ステップ S500)について説明する。上述した 0書込処理完了時には、ビット生成部 110によって、上位 3ビットが「100」かつこれより下位ビットがすべて 0のビット列が生成される。このビット列は、状態ビット出力部 120、アドレスビット出力部 130、および完了判定部 190へ出力される。ここでは、ビット列のすべてのビットが 1ではないので、完了判定部 190によって初期化完了と判定されることはない。

[0069] ビット列が状態ビット出力部 120へ出力されると、上位 3ビット「100」が状態ビット出力部 120から状態選択部 150へ出力され、それぞれのビットまたはインバータ 151によって反転されたビットが ANDゲート 152〜 156へ入力される。ここでは状態ビット「 1 00」のうち 2番目および 3番目のビットがインバータ 151によって反転されることにより、 ANDゲートへの入力がすべて 1となるため、 ANDゲート 155のみから 1が出力され、 ANDゲート 152〜154、 156力ら 0力 S出力される。した力 Sつて、 ORゲート 158力ら読出制御部 170へタグ RAM200aからの読み出しが指示される。

[0070] また、ビット列がアドレスビット出力部 130へ出力されると、上位 3ビットを除いたビット列（ここでは、全ビットが 0のビット列）がアドレスビット出力部 130から書込制御部 16 0および読出制御部 170へ出力される。そして、 ORゲート 158から読み出しを指示された読出制御部 170によって、アドレスビット出力部 130から出力されたアドレスビットが示すタグ RAM200aのライン力もエラー検出部 180への情報の読み出しが実行される。すなわち、ここでは、全ビットが 0のアドレスで示されるラインの情報がエラー検出部 180へ出力される。

[0071] エラー検出部 180へ情報が出力されると、エラー検出部 180によってパリティビットが用いられることにより、ノリツドビット、タイプビット、および物理アドレスビットのエラ一チェックが行われる（ステップ S501)。そして、タグ RAM200aから出力されたラインの情報にエラーがある力否かが判定され (ステップ S502)、エラーがあれば完了判定部 190へその旨が通知される（ステップ S 503)。

[0072] 一方で、インクリメント部 140からは生成するビットを 1インクリメントするよう指示が出され、ビット生成部 110によって、上位 3ビットが「100」かつ最下位ビットが 1で残りのビットがすべて 0のビット列が生成される（ステップ S504)。そして、上述したのと同様に、状態ビットが状態選択部 150へ出力され、アドレスビットが書込制御部 160および読出制御部 170へ出力される。このとき、状態選択部 150によって、状態ビットが「 101」となったことが検知され (ステップ S505)、状態ビットが「101」となると 0エラーチエック処理が終了するが、ここでは、状態ビットが「100」であるため（ステップ S505N o)、引き続き 0エラーチェック処理が実行される。

[0073] すなわち、最下位ビットが 1で残りのビットがすべて 0のアドレスビットがアドレスビット出力部 130から読出制御部 170へ出力され、読出制御部 170によって、タグ RAM2 00aのアドレスビットに対応するライン力もエラー検出部 180への情報の読み出しが実行される。そして、エラー検出部 180によって、読み出されたラインの情報のエラーチェックが行われる。

[0074] 以降、ビット生成部 110によって生成されるビット列が 1ずつインクリメントされながら、上位 3ビットが「100」である間は、 1ずつ大きくなるアドレスビットが示すラインのエラ一チェックが行われる。そして、上位 3ビットが「100」かっこれより下位ビットがすべて 1のビット列がビット生成部 110によって生成され、全ビットが 1のアドレスビットに対応するラインのエラーチェックが行われたときに、タグ RAM200aのすベてのラインに 0 が書き込まれた場合のエラーチェックが行われたことになる。

[0075] タグ RAM200aの全ビットが 1のアドレスビットに対応するラインのエラーチェックが行われた後、ビット生成部 110によって生成されるビット列が 1インクリメントされると、上位 3ビットが「101」かっこれより下位ビットがすべて 0のビット列が生成されることになる。このため、状態選択部 150によって状態ビットが「101」であることが検知され（ステップ S505Yes)、 0エラーチェック処理が完了する。

[0076] 次に、図 7を参照して、 1書込処理 (ステップ S600)について説明する。上述した 0 エラーチェック処理完了時には、ビット生成部 110によって、上位 3ビットが「101」かつこれより下位ビットがすべて 0のビット列が生成される。このビット列は、状態ビット出力部 120、アドレスビット出力部 130、および完了判定部 190へ出力される。ここでは、ビット列のすべてのビットが 1ではないので、完了判定部 190によって初期化完了と判定されることはない。

[0077] ビット列が状態ビット出力部 120へ出力されると、上位 3ビット「101」が状態ビット出力部 120から状態選択部 150へ出力され、それぞれのビットまたはインバータ 151によって反転されたビットが ANDゲート 152〜 156へ入力される。ここでは状態ビット「 1 01」のうち 2番目のビットのみがインバータ 151によって反転されることにより、 AND ゲートへの入力がすべて 1となるため、 ANDゲート 153のみから 1が出力され、 AND ゲート 152、 154〜156から 0が出力される。したがって、 ORゲート 157から書込制御部 160へタグ RAM200aへの書き込みが指示されるとともに、 ANDゲート 153から書込制御部 160へ 1が出力されることから、タグ RAM200aへ 1が書き込まれることになる。

[0078] 一方で、インクリメント部 140からは生成するビットを 1インクリメントするよう指示が出され、ビット生成部 110によって、上位 3ビットが「101」かつ最下位ビットが 1で残りのビットがすべて 0のビット列が生成される（ステップ S602)。そして、上述したのと同様に、状態ビットが状態選択部 150へ出力され、アドレスビットが書込制御部 160および読出制御部 170へ出力される。このとき、状態選択部 150によって、状態ビットが「 110」となったことが検知され (ステップ S603)、状態ビットが「110」となると 1書込処理が終了するが、ここでは、状態ビットが「101」であるため（ステップ S603No)、引き続き 1書込処理が実行される。

[0079] すなわち、最下位ビットが 1で残りのビットがすべて 0のアドレスビットがアドレスビット出力部 130から書込制御部 160へ出力され、書込制御部 160によって、タグ RAM2 00aのアドレスビットに対応するラインに 1が書き込まれる。

[0080] 以降、ビット生成部 110によって生成されるビット列が 1ずつインクリメントされながら、上位 3ビットが「101」である間は、 1ずつ大きくなるアドレスビットが示すラインに 1が書き込まれる。そして、上位 3ビットが「101」かっこれより下位ビットがすべて 1のビット列がビット生成部 110によって生成され、全ビットが 1のアドレスビットに対応するラインに 1が書き込まれたときに、タグ RAM200aのすベてのラインに 1が書き込まれたことになる。

[0081] タグ RAM200aの全ビットが 1のアドレスビットに対応するラインに 1が書き込まれた後、ビット生成部 110によって生成されるビット列が 1インクリメントされると、上位 3ビットが「110」かっこれより下位ビットがすべて 0のビット列が生成されることになる。このため、状態選択部 150によって状態ビットが「110」であることが検知され (ステップ S6 03Yes)、 1書込処理が完了する。

[0082] 次に、図 8を参照して、 1エラーチェック処理 (ステップ S 700)について説明する。上述した 1書込処理完了時には、ビット生成部 110によって、上位 3ビットが「110」かつこれより下位ビットがすべて 0のビット列が生成される。このビット列は、状態ビット出力部 120、アドレスビット出力部 130、および完了判定部 190へ出力される。ここでは、ビット列のすべてのビットが 1ではないので、完了判定部 190によって初期化完了と判定されることはない。

[0083] ビット列が状態ビット出力部 120へ出力されると、上位 3ビット「110」が状態ビット出力部 120から状態選択部 150へ出力され、それぞれのビットまたはインバータ 151によって反転されたビットが ANDゲート 152〜 156へ入力される。ここでは状態ビット「 1 10」のうち 3番目のビットのみがインバータ 151によって反転されることにより、 AND ゲートへの入力がすべて 1となるため、 ANDゲート 156のみから 1が出力され、 AND ゲート 152〜155から 0が出力される。したがって、 ORゲート 158から読出制御部 17 0へタグ RAM200aからの読み出しが指示される。

[0084] また、ビット列がアドレスビット出力部 130へ出力されると、上位 3ビットを除いたビット列（ここでは、全ビットが 0のビット列）がアドレスビット出力部 130から書込制御部 16 0および読出制御部 170へ出力される。そして、 ORゲート 158から読み出しを指示された読出制御部 170によって、アドレスビット出力部 130から出力されたアドレスビットが示すタグ RAM200aのライン力もエラー検出部 180への情報の読み出しが実行される。すなわち、ここでは、全ビットが 0のアドレスで示されるラインの情報がエラー検出部 180へ出力される。

[0085] エラー検出部 180へ情報が出力されると、エラー検出部 180によってパリティビットが用いられることにより、ノリツドビット、タイプビット、および物理アドレスビットのエラ一チェックが行われる（ステップ S701)。そして、タグ RAM200aから出力されたラインの情報にエラーがある力否かが判定され (ステップ S 702)、エラーがあれば完了判定部 190へその旨が通知される（ステップ S 703)。

[0086] 一方で、インクリメント部 140からは生成するビットを 1インクリメントするよう指示が出され、ビット生成部 110によって、上位 3ビットが「110」かつ最下位ビットが 1で残りのビットがすべて 0のビット列が生成される（ステップ S704)。そして、上述したのと同様に、状態ビットが状態選択部 150へ出力され、アドレスビットが書込制御部 160および読出制御部 170へ出力される。このとき、状態選択部 150によって、状態ビットが「 111」となったことが検知され (ステップ S705)、状態ビットが「111」となると 1エラーチエック処理が終了するが、ここでは、状態ビットが「110」であるため（ステップ S705N o)、引き続き 1エラーチェック処理が実行される。 [0087] すなわち、最下位ビットが 1で残りのビットがすべて 0のアドレスビットがアドレスビット出力部 130から読出制御部 170へ出力され、読出制御部 170によって、タグ RAM2 OOaのアドレスビットに対応するライン力もエラー検出部 180への情報の読み出しが実行される。そして、エラー検出部 180によって、読み出されたラインの情報のエラーチェックが行われる。

[0088] 以降、ビット生成部 110によって生成されるビット列が 1ずつインクリメントされながら、上位 3ビットが「110」である間は、 1ずつ大きくなるアドレスビットが示すラインのエラ一チェックが行われる。そして、上位 3ビットが「110」かっこれより下位ビットがすべて 1のビット列がビット生成部 110によって生成され、全ビットが 1のアドレスビットに対応するラインのエラーチェックが行われたときに、タグ RAM200aのすベてのラインに 1 が書き込まれた場合のエラーチェックが行われたことになる。

[0089] タグ RAM200aの全ビットが 1のアドレスビットに対応するラインのエラーチェックが行われた後、ビット生成部 110によって生成されるビット列が 1インクリメントされると、上位 3ビットが「111」かっこれより下位ビットがすべて 0のビット列が生成されることになる。このため、状態選択部 150によって状態ビットが「111」であることが検知され（ステップ S705Yes)、 1エラーチェック処理が完了する。

[0090] 次に、図 9を参照して、初期化処理 (ステップ S800)について説明する。上述した 1 エラーチェック処理完了時には、ビット生成部 110によって、上位 3ビットが「111」かつこれより下位ビットがすべて 0のビット列が生成される。このビット列は、状態ビット出力部 120、アドレスビット出力部 130、および完了判定部 190へ出力される。ここでは、ビット列のすべてのビットが 1ではないので、完了判定部 190によって初期化完了と判定されることはない。

[0091] ビット列が状態ビット出力部 120へ出力されると、上位 3ビット「111」が状態ビット出力部 120から状態選択部 150へ出力され、それぞれのビットまたはインバータ 151によって反転されたビットが ANDゲート 152〜 156へ入力される。ここでは状態ビット「 1 11」のすベてのビットが反転されずにそのまま入力されることにより、 ANDゲートへの入力がすべて 1となるため、 ANDゲート 154のみから 1が出力され、 ANDゲート 152 、 153、 155、 156から 0が出力される。したがって、 ORゲート 157から書込制御部 1 60へタグ RAM200aへの書き込みが指示されるとともに、 ANDゲート 153から書込制御部 160へ 0が出力されることから、タグ RAM200aへ 0が書き込まれることになる。このとき、上述したように、 ANDゲート 154から書込制御部 160へ直接 1が出力されるようにしておき、 0書込処理と初期化処理を区別した書き込みを行うようにしても良い。

[0092] また、ビット列がアドレスビット出力部 130へ出力されると、上位 3ビットを除いたビット列（ここでは、全ビットが 0のビット列）がアドレスビット出力部 130から書込制御部 16 0および読出制御部 170へ出力される。そして、 ORゲート 157から書き込みを指示された書込制御部 160によって、アドレスビット出力部 130から出力されたアドレスビットが示すタグ RAM200aのラインが無効化される（ステップ S801)。すなわち、ここでは、全ビットが 0のアドレスで示されるラインのバリッドビットに 0が書き込まれる。なお、ノリツドビット以外のタイプビットおよび物理アドレスビットにも 0が書き込まれるようにしても良い。

[0093] この初期化処理の過程においては、完了判定部 190によって、状態ビットがビット生成部 110によって生成されるビット列の全ビットが 1となったことが検知され (ステツプ S802)、ビット列の全ビットが 1となると最終的な故障の有無が判断されるが、ここでは、状態ビットは「111」であるがアドレスビットの全ビットが 1ではな、ため（ステップ S802No)、引き続きラインの無効化が行われる。

[0094] すなわち、インクリメント部 140からは生成するビットを 1インクリメントするよう指示が出され、ビット生成部 110によって、上位 3ビットが「111」かつ最下位ビットが 1で残りのビットがすべて 0のビット列が生成される（ステップ S803)。そして、上述したのと同様に、状態ビットが状態選択部 150へ出力され、アドレスビットが書込制御部 160および読出制御部 170へ出力される。そして、書込制御部 160によって、タグ RAM20 0aのアドレスビットに対応するラインが無効化される。

[0095] 以降、ビット生成部 110によって生成されるビット列が 1ずつインクリメントされながら、上位 3ビットが「111」である間は、 1ずつ大きくなるアドレスビットが示すラインに 1が書き込まれる。そして、上位 3ビットが「111」かっこれより下位ビットがすべて 1のビット列がビット生成部 110によって生成され、全ビットが 1のアドレスビットに対応するラインが無効化されたときに、タグ RAM200aのすベてのラインが無効化され初期化されたことになる。

[0096] さらに、この時点で、ビット生成部 110によって生成されたビット列の全ビットが 1となるため、完了判定部 190によってタグ RAM200aの初期化が完了したか否かが判定される。すなわち、上述の 0エラーチェック処理 (ステップ S500)および 1エラーチエツク処理 (ステップ S700)において、エラー検出部 180からエラーがあった旨が通知されたか否かが判断され (ステップ S804)、エラーの通知がなければ (ステップ S804N o)、タグ RAM200aの初期化が完了したと判定され (ステップ S805)、完了判定部 1 90から SVP300へ初期化完了が通知される。また、エラーの通知があれば (ステップ S804Yes)、タグ RAM200aに故障があると判定され (ステップ S806)、完了判定部 190から SVP300へタグ RAM200aに故障がある旨が通知される。そして、タグ RA M200aに故障がある場合は、 SVP300によって、故障がある旨のメッセージがユーザへ通知されるなどの処理が行われる。

[0097] 以上のように、本実施の形態によれば、プログラムによる診断やメインメモリへのァクセスを行うことなぐハードウェアによって、タグ RAMの全ラインへの 0の書き込みと全ラインの読み出しおよびエラーチェックとを行い、その後、タグ RAMの全ラインへの 1 の書き込みと全ラインの読み出しおよびエラーチェックとを行う。このため、搭載されるメインメモリのサイズに関わらず、キャッシュ内の RAMの全ビットをより容易かつ高速に診断することができる。

[0098] なお、上記実施の形態にお!、て、パイプライン制御が行われて、る場合は、 0書込処理、 0エラーチェック処理、 1書込処理、 1エラーチェック処理、および初期化処理のそれぞれの処理に先立って、例えば図示しな、パイプライン制御部へ従来の RA M初期化時と同様の無効化要求を行い、この無効化要求がパイプラインのプライオリティを獲得した際に処理を実行するようにすれば良、。

[0099] また、上記実施の形態においては、 1書込処理よりも 0書込処理を先に実行するものとしたが、 1書込処理を先に実行するようにしても良い。この場合、 0書込処理が後に実行されることから、初期化処理が不要となり、処理の状態が 4つとなって状態ビットを 2ビットにすることもできる。なお、上記実施の形態における 1書込処理および 0書込処理は、従来 RAMの初期化のみに使用されていた初期化回路を流用して実行が可能な処理であるため、 RAMの診断を行うために追加される回路の規模は小さくて済む。このため、本発明の RAM診断装置による回路規模の増大は最低限に抑制される。

[0100] さらに、上記実施の形態においては、 0書込処理および 1書込処理として、タグ RA Mのすベてのラインに 0または 1を一斉に書き込むものとした力タグ RAMのすベてのラインのすべてのビットを診断するためには、診断動作全体の間に全ビットのそれぞれにつ、て 0と 1の両方が書き込まれれば良、ため、 1回目の書込処理と 2回目の書込処理で反転した任意のデータパターンを書き込み、それぞれの書込処理後にエラーチェック処理を行うようにしても良、。

[0101] また、タグ RAMのみの診断を行うのではなぐ TLB— RAMおよびデータ RAMにも同様の診断を行い、 RAMによってエラーを通知する信号を変えることにより、どの RAMが故障して、る力特定することができる。

産業上の利用可能性

[0102] 本発明は、搭載されるメインメモリのサイズに関わらず、 RAMの全ビットをより容易かつ高速に診断する場合に適用できる。

Claims

請求の範囲

[1] RAMに故障があるカゝ否かを診断する RAM診断装置であって、

複数の処理の状態のいずれかを示す状態ビットを順次発生させる発生手段と、前記発生手段によって発生した状態ビットを参照して処理を選択する選択手段と、前記選択手段によって書込処理が選択されると、 RAMの全領域に 2値の第 1データパターンを書き込み、次に前記選択手段によって書込処理が選択されると、 RAM の全領域に前記第 1データパターンを反転した第 2データパターンを書き込む書込手段と、

前記書込手段による書込処理それぞれの後に前記選択手段によってエラーチエツク処理が選択されると、前記第 1データパターンまたは前記第 2データパターンを RA Mの全領域力読み出してエラーを検出する検出手段と

を有することを特徴とする RAM診断装置。

[2] 前記発生手段は、

状態ビットの下位に RAMの開始アドレスを示すアドレスビットが付加されたビット列を生成する生成手段と、

前記生成手段によって生成されたビット列を 1ずつインクリメントするインクリメント手段と

を含むことを特徴とする請求項 1記載の RAM診断装置。

[3] 前記インクリメント手段によって得られたビット列が所定のビット列と等しくなつた場合に、状態ビットが示すすべての処理が完了したと判定する判定手段をさらに有することを特徴とする請求項 2記載の RAM診断装置。

[4] 前記選択手段は、

前記インクリメント手段によって得られたビット列のうち状態ビット部分力処理を選択し、

前記書込手段は、

前記インクリメント手段によって得られたビット列のうちアドレスビット部分が示す RA Mの領域に第 1データパターンまたは第 2データパターンを書き込むことを特徴とする請求項 2記載の RAM診断装置。

[5] 前記選択手段は、

前記検出手段は、

前記インクリメント手段によって得られたビット列のうちアドレスビット部分が示す RA Mの領域の第 1データパターンまたは第 2データパターンを読み出してエラーを検出することを特徴とする請求項 2記載の RAM診断装置。

[6] 前記発生手段は、

RAMの全領域に 0のみ力なる第 1データパターンを書き込む 0書込処理の状態を示す状態ビット、 0書込処理後のエラーチェックを行う 0エラーチェック処理の状態を示す状態ビット、 RAMの全領域に 1のみ力なる第 2データパターンを書き込む 1 書込処理の状態を示す状態ビット、および 1書込処理後のエラーチェックを行う 1エラ一チェック処理の状態を示す状態ビットを順次発生させることを特徴とする請求項 1 記載の RAM診断装置。

[7] 前記発生手段は、

前記 1エラーチェック処理後に RAMの全領域を無効化する初期化処理の状態を示す状態ビットをさらに発生させ、

前記書込手段は、

前記選択手段によって初期化処理が選択されると、 RAMの全領域を無効化することを特徴とする請求項 6記載の RAM診断装置。

[8] 前記発生手段は、

前記 1書込処理、前記 1エラーチェック処理、前記 0書込処理、および前記 0エラーチェック処理の順に状態ビットを発生させることを特徴とする請求項 6記載の RAM診断装置。

[9] 前記検出手段は、

RAMに登録されるパリティビットを用いて前記第 1データパターンおよび前記第 2 データパターンのエラーを検出することを特徴とする請求項 1記載の RAM診断装置

[10] 前記選択手段は、

状態ビットが前記第 1データパターンの書込処理を示しているときに 1を出力する第 1論理積回路と、

状態ビットが前記第 2データパターンの書込処理を示しているときに 1を出力する第 2論理積回路と、

状態ビットが前記第 1データパターンのエラーチェック処理を示しているときに 1を出力する第 3論理積回路と、

状態ビットが前記第 2データパターンのエラーチェック処理を示しているときに 1を出力する第 4論理積回路と、

前記第 1論理積回路および前記第 2論理積回路のいずれか 1つから 1が出力された場合に RAMへの書き込みを指示する信号を出力する第 1論理和回路と、前記第 3論理積回路および前記第 4論理積回路のいずれか 1つから 1が出力された場合に RAM力の読み出しを指示する信号を出力する第 2論理和回路とを含むことを特徴とする請求項 1記載の RAM診断装置。

[11] RAMに故障があるカゝ否かを診断する RAM診断方法であって、

複数の処理の状態のいずれかを示す状態ビットを順次発生させる発生工程と、前記発生工程にて発生した状態ビットを参照して処理を選択する選択工程と、前記選択工程にて書込処理が選択されると、 RAMの全領域に 2値の第 1データパターンを書き込む第 1書込工程と、

前記第 1書込工程にて書き込まれた前記第 1データパターンを RAMの全領域から読み出してエラーを検出する第 1検出工程と、

前記第 1検出工程の後に RAMの全領域に前記第 1データパターンを反転した第 2 データパターンを書き込む第 2書込工程と、

前記第 2書込工程にて書き込まれた前記第 2データパターンを RAMの全領域から読み出してエラーを検出する第 2検出工程と

を有することを特徴とする RAM診断方法。