WO2007034613A1 - 単線双方向通信装置及びシステム - Google Patents

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WO2007034613A1
WO2007034613A1 PCT/JP2006/314049 JP2006314049W WO2007034613A1 WO 2007034613 A1 WO2007034613 A1 WO 2007034613A1 JP 2006314049 W JP2006314049 W JP 2006314049W WO 2007034613 A1 WO2007034613 A1 WO 2007034613A1
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signal
transmission
reception
circuit
state
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PCT/JP2006/314049
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French (fr)
Inventor
Akihiro Suzuki
Makoto Hirano
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/12—Protocol engines

Definitions

  • the present invention relates to an apparatus and a system for realizing bidirectional communication performed on a single line.
  • a video data signal can be transmitted along with a control signal through a single serial signal line in a computer system (see Patent Document 1).
  • the timer function counts the time determined by the standard, and uses the port output function to output "High” and “Low” ports according to the timer interrupt. Also, when realizing reception, an external interrupt is generated at the edge of the AV.Link signal input by the external interrupt function, and the timer function is used according to the external interrupt, and is determined by the standard. Check for waveform and sample received data. Also, AV. Link communication is bidirectional communication. Therefore, in LSI, two terminals, a port output terminal for transmission and an external interrupt input terminal for reception, are used for bidirectional communication outside the LSI. A separate circuit is required.
  • Patent Document 1 US Patent No. 6151334
  • AV AV
  • An object of the present invention is to reduce the processing load of a controller in a single-wire bidirectional communication device used by being connected to a controller for software processing and in a system including the single-wire bidirectional communication device and the controller. There is to do.
  • software processing that does not realize everything by software processing is only transmission request, transmission data setting, and reception data decoding (command interpretation and execution) processing.
  • Communication processing such as waveform generation, data sampling during reception, and decoding of reception addresses are all hardware processing.
  • the bidirectional communication device includes an input synchronization circuit that synchronizes an input signal from a single-wire bidirectional signal line with a synchronized input signal based on a drive clock, and a controller.
  • a trigger pulse generation circuit that generates a transmission request trigger pulse signal based on a transmission request from the mobile station, a state determination circuit that determines an operation state of the bidirectional communication device and supplies a state signal, and a transmission request trigger pulse signal.
  • a transmission control circuit that supplies a transmission data output edge generation pulse signal so as to control transmission waveform generation by receiving transmission data setting from a controller based on a state signal that has been received and changed to represent a transmission state;
  • a data output circuit that generates the waveform of the output signal to the single line bidirectional signal line according to the output edge generation pulse signal, and the single line bidirectional signal line during transmission
  • arbitration monitoring circuit for performing a tone stop monitoring of the signal that, vinegar when it recognizes the reception start on the basis of the synchronization input signal
  • a reception start detection circuit that supplies a start detection signal, a reception sampling pulse signal in response to a state signal that has changed in response to the start detection signal, and a timing in the reception waveform of the synchronization input signal
  • a waveform timing determination circuit that checks the reception, a reception control circuit that controls data sampling in the synchronized input signal according to the received sampling pulse signal and manages decoding of the received address, and a synchronization input signal at the time of reception When a timing violation occurs, a forced
  • the performance degradation of the controller can be greatly reduced as compared with the realization of the bidirectional communication by the conventional software processing.
  • FIG. 1A is a diagram showing a CEC communication format.
  • FIG. 1B is a timing diagram showing CEC start bit waveform timing.
  • FIG. 1C is a timing diagram showing CEC data bit waveform timing.
  • FIG. 1D is a diagram showing an AV. Link communication format.
  • FIG. 2 is a block diagram showing a configuration of a CEC communication apparatus according to Embodiment 1 of the present invention.
  • FIG. 3 is a state transition diagram showing state transition of the CEC communication apparatus according to Embodiment 1 of the present invention.
  • FIG. 4A is a timing diagram for explaining the operation of the CEC communication apparatus according to Embodiment 1 of the present invention, and shows the operation in the transmission state.
  • FIG. 4B is a diagram following FIG. 4A.
  • FIG. 5A is a timing diagram for explaining the operation of the CEC communication apparatus according to Embodiment 1 of the present invention, and shows the operation of transition to the transmission start wait state power reception state.
  • FIG. 5B is a diagram following FIG. 5A.
  • FIG. 5C is a timing diagram of the same period as FIG. 5A.
  • FIG. 5D is a diagram following FIG. 5C.
  • FIG. 6 is a timing diagram for explaining the operation of the CEC communication apparatus according to Embodiment 1 of the present invention, showing the operation of recognizing the bus lost from the transmission state and transitioning to the reception state.
  • FIG. 7 is a timing diagram for explaining the operation of the CEC communication apparatus according to Embodiment 1 of the present invention, and shows the operation for transition to the reception state force forced LOW transmission state.
  • FIG. 8 is a timing diagram for explaining the operation of the CEC communication apparatus according to Embodiment 1 of the present invention. This shows the transition to the state.
  • FIG. 9 is a timing diagram for explaining the operation of the CEC communication apparatus according to Embodiment 1 of the present invention. Recognizing forced LOW transmission from another party from the reception state, transition to the IDLE state is performed. The operation is shown.
  • FIG. 10 is a block diagram showing a configuration of a CEC communication apparatus according to Embodiment 2 of the present invention.
  • FIG. 11 is a block diagram showing a configuration of a CECZAV. Link communication apparatus according to Embodiment 3 of the present invention.
  • FIG. 12 is a timing diagram for explaining the operation of the CECZAV.
  • Link communication apparatus according to Embodiment 3 of the present invention, and shows the operation in the transmission state.
  • FIG. 13A is a timing diagram for explaining the operation of the CECZAV.Link communication apparatus according to Embodiment 3 of the present invention, and shows the operation for transitioning to the transmission start wait state power reception state.
  • FIG. 13B is a timing diagram of the same period as FIG. 13A.
  • FIG. 14 is a block diagram showing a configuration of a CECZAV. Link communication apparatus according to Embodiment 4 of the present invention.
  • FIG. 15 is a block diagram showing a configuration of a CECZAV. Link communication apparatus according to Embodiment 5 of the present invention.
  • FIG. 16 is a block diagram showing a configuration of a CECZAV. Link communication apparatus according to Embodiment 6 of the present invention.
  • FIG. 17 is a block diagram showing a configuration of a CECZAV. Link communication system according to Embodiment 7 of the present invention.
  • Trigger pulse generator (TRIG)
  • CEC communication will be described.
  • a waveform called a start bit is transmitted, then 9-bit data called a header block is sent, and then data called ACK (attenuation) from the receiving side.
  • the format excluding the ACK of the header block is a 4-bit initiator address that is the sender's address first, then a 4-bit destination address that is the recipient's address, and finally Consists of 1-bit EOM (End Of Message) data that indicates whether the next block transmission will continue or end.
  • EOM End Of Message
  • 9-bit data is transmitted for this data block, and then data called ACK from the transmission side is transmitted.
  • the format excluding ACK of the data block consists of 8-bit data and EOM data.
  • the destination address is transmitted (hereinafter referred to as direct address transmission), and in the case of transmission to all communication partners, the destination address is preliminarily transmitted.
  • the determined address is transmitted (hereinafter referred to as broadcast transmission).
  • broadcast transmission the meaning of ACK transmission on the receiving side changes. First, for direct address transmission, if the receiving side has successfully received the transmission data, ACK will send "0", otherwise ACK will send "1". Next, for broadcast transmission, if the receiving side has received transmission data normally, ACK transmits “1”; otherwise, ACK transmits “0”.
  • the waveform timing of the start bit is determined by the standard.
  • the CEC signal is changed from “High”.
  • the CEC signal is changed from "Low” to "High” at the timing of T3.
  • the timing of T3 indicates the reference timing determined by the standard.
  • the timing of CEC signal indicates the MIN value of the rising edge of the CEC signal
  • the timing of T4 indicates the MAX value of the rising edge of the CEC signal
  • the rising edge of the CEC signal must exist within the range from T2 to T4.
  • the CEC signal is changed from “High” to “Low” at the timing of T6, where the timing of T6 indicates the reference timing determined by the standard.
  • the timing of T5 indicates the MIN value of the falling edge of the CEC signal
  • the timing of T7 indicates the MAX value of the falling edge of the CEC signal
  • the falling edge of the CEC signal must exist within the range from T5 to T7. It is decided that it must be done.
  • the waveform timing as shown in FIG. 1C is determined by the standard.
  • the data bit waveform timing indicates 1-bit data.
  • the upper side shows the waveform timing when "0" is output
  • the lower side shows the waveform timing when "1" is output.
  • the waveform timing at the time of “0” output will be described.
  • the CEC signal is changed from “High” to “Low” at the timing of T8.
  • change the CEC signal from "Low” to "High” at the timing of T14.
  • the timing of T14 indicates the reference timing determined by the standard.
  • the timing of T13 indicates the MIN value of the rising edge of the CEC signal
  • the timing of T15 indicates the MAX value of the rising edge of the CEC signal. It is determined that the rising edge of the CEC signal must exist within the range from T13 to T15! /.
  • the CEC signal is changed from "High” to "Low” at the timing of T17.
  • the T17 timing indicates the reference timing determined by the standard.
  • the T16 timing is the CEC signal falling MIN value
  • the T18 timing is the CEC signal falling MAX value. It is determined that the CEC signal must fall within the range from T16 to T18.
  • the receiving side samples data "0" at the timing of T12.
  • the timing of T10 indicates the reference timing determined by the standard.
  • the timing of T9 indicates the MIN value of the rising edge of the CEC signal
  • the timing of T11 indicates the MAX value of the rising edge of the CEC signal. It is determined that there must be a rising edge of the CEC signal within the range from T9 to T11!
  • the CEC signal is changed from "High” to "Low” at the timing of T17.
  • the T17 timing indicates the reference timing determined by the standard.
  • the T16 timing indicates the CEC signal falling MIN value
  • the T18 timing indicates the CEC signal falling MAX value. It is determined that the fall of the CEC signal must exist within the range from T16 to T18.
  • the receiving side samples data "1" at the timing of T12.
  • the waveform timing of the data bit as described above is not satisfied, it is regarded as a data timing violation, and the T16 force, which is the standard range of the CEC waveform fall, is also at T18.
  • T16 which is a value
  • special transmission means that the receiving side forcibly transmits “Low” for the period determined by the standard (hereinafter referred to as forced LOW transmission). If the sending side recognizes the forced LOW transmission, it must end the current transmission and retransmit it for the first time.
  • the AV. Link communication format first transmits a sequence called a start sequence.
  • a start bit similar to the CEC communication format is transmitted first, followed by 3-bit fixed data “110”. This is followed by 3-bit data called application identification data.
  • the header block and data block are transmitted until EOM data in the data block indicates the end.
  • the number of bits of application identification data is arbitrary.
  • FIG. 2 is a block diagram showing a configuration of the single-wire bidirectional communication apparatus according to Embodiment 1 of the present invention, and assumes CEC communication as specific communication.
  • N-channel MOS transistor 'Open drain terminal (TR) 113 inputs and outputs the CEC signal S113a connected to the other party that performs communication.
  • the CEC signal S113a is a single-line signal with a pull-up resistor. It is a line.
  • the N-channel MOS transistor open drain terminal 113 outputs the high and low states of the CEC signal S 113a as the CEC input signal S113b, and is input to the input synchronization circuit (SYNC) 102 described later.
  • CEC output signal SI 11 output from the data output circuit (OUT) 111 to be input.
  • the CEC output signal S111 is Low, the input / output terminal force CEC signal S113a is output "Low”.
  • the state of CEC signal SI 13a is set to “High”.
  • a drive clock generation circuit (CLK) 101 receives a reference clock SlOla, generates a drive clock SlOlb based on the reference clock SlOla, and supplies the drive clock SlOlb to each circuit in the CEC communication circuit 100.
  • the input synchronization circuit (SYNC) 102 receives the CEC input signal S113b, performs synchronization based on the drive clock SlOlb, and outputs a synchronized CEC input signal S102.
  • the trigger pulse generation circuit (TRIG) 103 generates and outputs a transmission request trigger pulse signal S103b based on the transmission request signal S103a that is one of the control data S114a from the controller (CONT) 114.
  • the arbitration monitoring circuit (ARB) 104 receives the CEC output signal S111 and the synchronized CEC input signal S102 and adjusts the timing of these two signals to the same timing. Make a comparison. The period for this comparison is determined by the input arbitration period gate pulse signal S 109c, and further, the transmission data output edge generation pulse signal S10 9a and the received sampling pulse signal S 107d are used as sampling points to reflect the comparison result. When the comparison result of the two signals is not equal at this sampling point, it is recognized as a bus lost, and a bus lost detection signal S104 is output.
  • the state determination circuit (ST) 105 is a circuit that determines the operation state of the CEC communication circuit 100.
  • the state determination circuit (ST) 105 determines the operation state based on inputs from the circuits described above and later. Is output.
  • the state determination circuit 105 will be described later with reference to FIG.
  • the reception start detection circuit (RSD) 106 receives the synchronized CEC input signal S102 and the state signal S105, and uses the edge of the synchronized CEC input signal S102 according to the state of the state signal S105. Then, reset the internal counter and load the data, determine whether the load value satisfies the start bit timing condition determined by the standard, and output the start detection signal S106 if satisfied.
  • the waveform timing determination circuit (TMG) 107 receives the synchronized CEC input signal S102 and the state signal S105, and uses the edge of the synchronized CEC input signal S102 according to the state of the state signal S105. Then, reset the internal counter and load the data, determine whether the loaded value is waveform data that satisfies the timing conditions determined by the standard, and output the waveform timing determination signal S107a. Furthermore, in the synchronized CEC input signal S102, when the forced LOW transmission is recognized in the transmission or reception state, the other party forced LOW transmission condition detection signal S107f is output.
  • the forced LOW transmission condition detection signal S107g is output when an abnormal waveform transmission on the transmission side is recognized in the reception state.
  • the next data is not received during the period determined in advance in the reception state, it is regarded as the end of reception regardless of normal or abnormal reception, and the reception data waiting time end signal S107e is output.
  • an internal counter is used to output a received byte count signal S107b and a received bit count signal S107c, and a received sampling pulse signal S107d generated at the timing of sampling received data. .
  • Forced LOW transmission control circuit (LOW) 108 is the input forced LOW transmission condition detection signal.
  • the forced LOW transmission start pulse signal S108 is output based on the signal S107g and the address decode signal S110a.
  • the transmission control circuit (TC) 109 controls the operation at the time of transmission!
  • transmission data setting which is one of the control data S 114a from the controller 114 is set.
  • the transmission data output edge generation pulse signal S109a is output so as to form the sequence and waveform determined by the standard based on the data set by the signal S109d.
  • ACK data is received using the synchronized CEC input signal S102 and the reception sampling pulse signal S107d for the ACK of the receiving side, and from the transmission address data set by the transmission data setting signal S109d, Judge whether the transmission is direct address transmission or broadcast transmission, and the received ACK data is determined accordingly.
  • the transmission continuation or termination is determined based on the transmission EOM data set by the transmission data setting signal S109d. Based on these two determination results, when the transmission is terminated, a transmission end noise signal S109b is output.
  • CEC communication is a two-way communication, and there are cases where multiple senders transmit at the same time.
  • bus arbitration must be performed for the period determined by the standard. Instead, an arbitration period gate pulse signal S 109c indicating the arbitration period is output.
  • the reception control circuit (RC) 110 controls the operation at the time of reception, and according to the state of the input state signal S105, the synchronization CEC input signal S102, the reception byte count signal S107b, the reception bit count signal S107c, and Data is sampled by the received sampling pulse signal S107d, and received address data SI 10c, received data S110d, received EOM data SlOe are output in the sequence determined by the standard, and observation data input to the controller 114 Part of S 114b.
  • the received address data S 110c is used to decode whether the address is a preset address or an address indicating all CEC communication circuits connected to the CEC signal S113a, and the address decode signal SI 10a Is output.
  • an ACK output edge generation pulse signal S 110b is output according to the received address data SI 10c and the input waveform timing determination signal S 107a.
  • the data output circuit (OUT) 111 In transmission of address data, data and EOM data during transmission, CEC output signal S111 is output according to the state change edge of input transmission data output edge generation pulse signal S 109a and state signal S 105, and ACK at reception In transmission, the CEC output signal S111 is output according to the state change edge of the input ACK output edge generation pulse signal S 110b and state signal S 105.
  • the input forced LOW transmission start pulse signal S 108 CEC output signal SI 11 is output according to the state change edge of 108 and state signal S 105.
  • the interrupt signal generation circuit (INT) 112 generates, as an interrupt generation edge signal S 112a, a pulse signal generated by each circuit in the CEC communication circuit 100 and used as a trigger for software processing (not shown).
  • the interrupt identification data S 112c that is input and identifies the interrupt generation edge signal S 112a for each circuit force is generated and output.
  • This interrupt identification data SI 12c is input to the controller 114 as one of the observation data S 114b. Further, an interrupt signal S 112b to be used as a trigger for software processing to the controller 114 is generated and output from the interrupt generation edge signal S112a from each circuit.
  • the controller (CONT) 114 outputs the control data S114a, and the observation data S114b is input.
  • the control data SI 14a is data for controlling or setting the circuit in the CEC communication circuit 100 by software processing
  • the observation data S114b is data generated by the circuit in the CEC communication circuit 100. Data for observation by software processing.
  • the “IDLE (idle)” state C200, the “transmission start waiting” state C2 01, the “transmission” state C202, the “reception” state C203, and the “forced LOW transmission” state C204 are operated.
  • the state signal S105 indicating this operation state is input as one of the observation data S114b to the controller 114, and can be observed by software.
  • the riDLEj state C200 represents a state in which the CEC communication circuit 100 does nothing! /, Na! /.
  • the transmission request trigger pulse signal S 103b is generated in this “ID LE” state C200
  • the transmission start wait start signal S103b ′ is generated inside the state determination circuit 105, and the circuit state is “transmission state”. Transition to “Waiting to start communication” state C201.
  • transmission request trigger pulse signal S1031 ⁇ "IDLE" state occurs in a state other than C200, transmission start wait start signal S103b 'is not generated, and the circuit state is not changed.
  • the “transmission start waiting” state C201 represents a state in which it is confirmed that no communication is performed in the CEC signal S11 3a for a predetermined time before starting transmission.
  • a predetermined time is counted by an internal counter, and if the CEC signal S113a changes before the predetermined time elapses, CEC input signal S 102 causes the CEC input falling edge signal generated inside the state decision circuit 105 to change the circuit state to the “IDLE” state C200, and the CEC signal S113a does not change. In this case, the circuit state transits to the “transmission” state by the state signal S105.
  • Transmission state C202 represents a state in which the CEC communication circuit 100 is performing transmission.
  • this “transmission” state C202 in the CEC communication format, the bus arbitration of the CEC signal S 113a is performed until the cystor address in the header block is transmitted, during which the bus lost detection signal S104 When this occurs, the circuit state transitions to the “reception state” C2 03.
  • the transmission end pulse signal S 109b and the other party forced LOW transmission condition detection signal S107f are generated, the circuit state transits to the “IDLE” state C200.
  • “Reception” state C203 represents a state in which the CEC communication circuit 100 is performing reception.
  • this “Reception” state C203 when the forced LOW transmission start pulse signal S108 is generated, the circuit state transitions to the “Forced LOW transmission” state C204, and the reception data waiting time end signal S107e or other party forced
  • the circuit state transitions to the “ID LE” state C200.
  • the start detection signal S106 is generated in the “IDLE” state C200, the circuit state transits to the “reception” state C203.
  • “Forced LOW transmission” state C204 represents a state in which the CEC communication circuit 100 is forcibly transmitting LOW. This state is changed only from the “reception” state C203.
  • “LOW” is output to the CEC signal S113a for a predetermined time by an internal counter, and after the predetermined time has elapsed, the CEC signal S113a Is finished, and the internal state is the state signal S10. Transitions to the “IDLE” state by 5.
  • (a) is the waveform of the CEC output signal S111 that is the output of the CEC communication circuit 100
  • (b) is the waveform of the communication partner side output
  • (c) is the N-channel MOS transistor 'open drain terminal 1
  • the waveform of the CEC input signal S113b input to the CEC communication circuit 100 via 13 is shown.
  • the wired AND of the CEC output signal S111 shown in (a) and the communication partner side output shown in (b) becomes the CEC input signal S113b shown in (c).
  • the state signal S105 shown in (c) is in a "waiting for transmission start” state by the transmission start wait start signal S103b 'generated at time T1.
  • the state signal S105 shown in (d) transitions to the "transmission" state at time T3, so that the transmission data (falling) output edge generation pulse signal S109a shown in (g) is changed. Is generated, and “Low” forming a falling edge indicating the start of the start bit is output from the CEC output signal SI 11 shown in (a). Also, the transmission bit count signal (internal signal of the transmission control circuit 109) shown in (j) is reset to zero.
  • a transmission data (falling) output edge generation pulse signal S109a shown in (g) is generated, and a falling edge indicating the end of the start bit is generated from the CEC output signal SI11 shown in (a). "Low” is output to form a falling edge indicating the start of the first data bit of the initiator address. Further, the transmission bit count signal shown in (j) is counted up.
  • the transmission data (rising) output edge generation pulse signal S 109a shown in (h) is generated, and the rising edge of the data bit is generated from the CEC output signal SI 11 shown in (a) "High” Is output.
  • the rise timing shown in FIG. 4A shows the case where the data bit is “0” output.
  • a transmission data (falling) output edge generation pulse signal S109a shown in (g) is generated, and from the CEC output signal SI11 shown in (a), falling and next "Low” is output which forms a falling edge indicating the start of the data bit. Also, the transmission bit count signal shown in (j) is counted up.
  • the CEC input signal S 113b shown in (c) is sampled by the reception sampling pulse signal S107d shown in (i), and stored as reception ACK data shown in (k).
  • transmission bit count signal shown in (j) is set to 1 because the transmission of the next data block is started.
  • FIG. 5A to FIG. 5C show operations for transition from the “waiting for transmission start” state to the “reception” state. This will be described using a 5D timing diagram.
  • a transmission start wait start signal S 103b ′ shown in (e) is generated.
  • the state signal S105 shown in (d) is in a “waiting for transmission start” state by the transmission start wait start signal S 103b ′ generated at time T1.
  • a start bit is transmitted from the communication partner side output shown in (b), and when the start bit is recognized, a start detection signal S106 shown in (g) is generated.
  • state signal S105 shown in (d) is in a “reception” state by start detection signal S106 generated at time T5.
  • the received bit count signal S107c shown in (k) is counted up, the received byte count signal S107b shown in (1) is reset to 0,
  • the address decode signal SI 10a shown in (o) and (p) is also reset to 0.
  • the CEC input signal SI 13b shown in (c) is sampled by the received sampling pulse signal S 107d shown in (i) and stored in the received data after parallel conversion shown in (j) like a shift register. And then.
  • reception bit count signal S107c shown in (k) is counted up by the falling edge of the CEC input signal S113b shown in (c).
  • the received sampling pulse signal S107d shown in (i), the received bit count signal S107c shown in (k), and the received byte count signal S107b shown in (1) are stored in (j).
  • the parallel-converted received data shown is stored in the received address (yuchta) data S 110c shown in (m).
  • the parallel sampling shown in (j) is performed by the received sampling pulse signal S107d shown in (i), the received bit count signal S 107c shown in (k), and the received Neut count signal S 107b shown in (1).
  • Received address (destination) data shown in (n) after converted data Store to Sl lOc.
  • the received data after parallel conversion shown in (j) is shown in (r) by the received sampling pulse signal S 107d shown in (i) and the received bit count signal S107c shown in (k). Stores in received EOM data S 110e.
  • the ACK value to be transmitted is determined by the address decode signal SI 10a shown in (o) and (p).
  • the ACK output (falling) edge generation pulse signal S 110b shown in (s) is generated, and “Low” that generates the falling edge of ACK is output from the CEC output signal S 111 shown in (a).
  • ACK shown in FIG. 5A indicates the case of “0” output.
  • the ACK output (rising) edge generation pulse signal S110b shown in (t) is generated, and "High” that generates the rising edge of ACK is output from the CEC output signal Sill shown in (a). It is powered.
  • reception of the next data block is started by the falling edge of the CEC input signal S 113b shown in (c), so that the received bit count signal S 107c shown in (k) is 1
  • the received byte count signal S107b shown in (1) is counted up.
  • the parallel sampling shown in (j) is performed by the received sampling pulse signal S107d shown in (i), the received bit count signal S 107c shown in (k), and the received Neut count signal S 107b shown in (1).
  • the state signal S105 shown in (d) is in the “transmission” state, and is shown in (i).
  • the transmission data (falling) output edge generation noise signal S109a is generated, and “Low” that forms the falling edge indicating the start of the start bit is output from the CEC output signal Sill shown in (a).
  • “Low” that forms the falling edge indicating the start of the start bit is output at the same timing for the communication partner side output shown in (b).
  • the arbitration period gate pulse signal S109c shown in (h) becomes valid, and the arbitration monitoring operation is started.
  • the CEC output signal S111 shown in (a) becomes “High” based on the transmission data (rising) output edge generation noise signal S109a shown in (j), and the communication shown in (b) is performed similarly.
  • the other side output is also “High”.
  • the arbitration result in the arbitration monitoring circuit 104 is determined using the transmission data (rising) output edge generation pulse signal S109a shown in (j).
  • both the CEC output signal shown in (a) and the communication partner side output shown in (b) are both “Low” (both are “to compare the values just before the CEC output signal shown in (a) changes” ”Low”) and the same signal is output, so the bass lost is not recognized!
  • the CEC output signal S111 shown in (a) becomes “Low”, and similarly the communication shown in (b) The other side output is also "Low”.
  • the arbitration result in the arbitration monitoring circuit 104 is determined using the transmission data (falling) output edge generation pulse signal S109a shown in (i).
  • both the CEC output signal shown in (a) and the communication partner's output shown in (b) are “High” (both “in order to compare the values immediately before the CEC output signal shown in (a) changes” Since it is “High”) and the same signal is output, the bass lost is not recognized.
  • the arbitration result in the arbitration monitoring circuit 104 is determined using the received sampling pulse signal S107d shown in (k).
  • both the CEC output signal S111 shown in (a) and the communication partner side output shown in (b) output “0”, and they are “Low” and output exactly the same signal. It is not recognized.
  • the arbitration result in the arbitration monitoring circuit 104 is determined using the received sampling pulse signal S107d shown in (k).
  • the CEC output signal S111 shown in (a) is "1" output
  • the communication partner side output shown in (b) is “0” output
  • the CEC input signal S113b shown in (c) is " Therefore, the arbitration monitoring circuit 104 generates the bus lost detection signal S104 shown in (f), and at time T6, the state signal S105 shown in (d) transitions to the “reception” state. The operation is the same as in the later reception.
  • the waveform shown in (b) does not satisfy the timing determined by the data bit period (time from falling to falling) force standard from time T1 in a direction less than the MIN value. It is assumed that it was sent from the other party's output.
  • a forced LOW transmission condition detection signal S107g (not shown in FIG. 7) is generated, and the forced LOW transmission control circuit 108 generates a forced LOW transmission start pulse signal S108 shown in (f).
  • the state signal S105 shown in (d) is in the "transmission” state, and "Low” that forms the falling edge of forced LOW transmission is output at the communication partner side output shown in (b). It shall be assumed.
  • “Low” that forms a falling edge is also input in the CEC input signal SI 13b shown in (c), the internal counter of the waveform timing determination circuit 107 is reset, and count-up is started.
  • the communication partner side output (No. 2) shown in (c) shows the output of the partner side that performs CEC communication, similar to the communication partner side output shown in (b).
  • the wired AND of the three signals including the CEC output signal SI 11 is the CEC input signal SI 13b shown in (d).
  • data is transmitted from the CEC communication circuit that generates the communication partner side output shown in (b) to the CEC communication circuit that generates the communication partner side output (part 2) shown in (c).
  • the CEC communication circuit 100 that is focused on assumes the case of irrelevant data transmission.
  • an ACK is transmitted from the CEC communication circuit that generates the communication partner side output (part 2) shown in (c) to the CEC communication circuit that generates the communication partner side output shown in (b). Since the CEC communication circuit 100 of interest is data transmission unrelated to the CEC communication circuit 100, no ACK transmission is performed and no operation is performed.
  • an abnormal waveform that is a forced LOW transmission condition is transmitted from the communication partner side output shown in (b), and the communication partner side output (Part 2) shown in (c) Outputs "Low” to be formed.
  • the CEC input signal S113b shown in (d) “Low” that forms a falling edge is input, the internal counter of the waveform timing determination circuit 107 is reset, and count-up is started.
  • the communication partner side output (part 2) shown in (c) outputs "High” after outputting "Low” for a specified period.
  • the CEC communication circuit that generates the communication partner side output shown in (b) performs the same data retransmission.
  • controller 114 in the case of software processing power transmission triggered by interrupt signal SI 12b for realizing CEC communication, controller 114 is used.
  • Only the observation of the interrupt identification data S 112c is received, and in the case of reception, the received address data S110c, the received data S110d, the received EOM data Sl lOe, and the interrupt identification data S 112c are given as the observed data 114b to the controller 114. Since only the observation and the decoding and execution of the commands sent by the received data Sl lOd are possible, the software processing required so far can be greatly reduced.
  • CEC communication can be realized with a small amount of software processing, CPU performance degradation can be minimized, and CPU resources are effectively allocated to application processing after CEC communication command interpretation. Can handle more commands.
  • the N-channel MOS transistor 'open drain terminal 113 is provided, a circuit for converting to a bidirectional signal is not required outside the LSI, and the number of parts on the printed circuit board can be reduced. is there.
  • FIG. 10 is a block diagram showing a configuration of the single-line bidirectional communication apparatus according to Embodiment 2 of the present invention.
  • the same reference numerals as those in FIG. 2 denote the same or corresponding parts.
  • CEC communication as specific communication.
  • the controller 214 outputs control data S214a for controlling the CEC communication circuit 200.
  • a hardware / software processing selection signal S201 is output.
  • This hardware / software processing selection signal S201 is used in a part of the processing performed by hardware in the first embodiment.
  • the second embodiment is configured and is a signal for selecting one of the hardware processing and the software processing.
  • a forced LOW transmission start / end request signal S203a, a transmission continuation / end setting signal S209a, and an ACK output setting signal S210a at reception are used in addition to the control data S214a, which are used when software processing is selected.
  • Observation data S214b for observing the processing result in the CEC communication circuit 200 is input to the controller 214.
  • reception ACK data S209b and waveform timing determination result signal S107a are input in addition to reception address data S110c, reception data S110d, and reception EOM data SlOe used in the first embodiment.
  • the trigger pulse generation circuit 203 receives the transmission request signal S103a and the forced LOW transmission start / end request signal S203a.
  • This forced LOW transmission start and end request signal S2 03a is the state signal S 105 that represents the operating state of the CEC communication circuit 200, and transitions to the “forced OW transmission” state and the “forced LOW transmission” state to the “IDLE” state. Required when the transition to is controlled by software processing.
  • a forced LOW transmission start and end request trigger pulse signal S203b is generated based on this forced LOW transmission start and end request signal S203a, and a trigger pulse for requesting the forced LOW transmission start is a forced LOW transmission control circuit described later.
  • the trigger pulse that is input to 208 and requests the end of forced LOW transmission is input to a state determination circuit 205 described later.
  • the state determination circuit 205 includes, in addition to the same inputs as the state determination circuit 105 in the first embodiment, the hardware / software processing selection signal S201 and the forced LOW transmission start / end request trigger pulse signal S203b.
  • the state signal S105 is input as a forced LOW transmission start / end request. Transition from "forced LOW transmission" state to "IDLE" state according to trigger pulse signal S 203b
  • the forced LOW transmission control circuit 208 is added to the input of the forced LOW transmission condition detection signal S107g, and the forced LOW transmission of the hardware software processing selection signal S201 and the forced LOW transmission start / end request trigger pulse signal S203b.
  • a trigger pulse requesting start is input and software processing is selected by the hardware software processing selection signal S201
  • the forced LOW transmission start pulse signal S108 is generated and output based on the input forced LOW transmission start and end request trigger pulse signal S203b.
  • Transmission control circuit 209 receives hardware software selection signal S201 and transmission continuation / end setting signal S209a in addition to the same inputs as transmission control circuit 109 in the first embodiment. Further, reception ACK data S209b is output and input as one of observation data S214b of controller 214.
  • the software 214 by the controller 214 performs the next transmission based on the transmission data setting signal S109d and the reception ACK data S209b.
  • the continuation or termination is determined, and transmission and circuit state transition are controlled by the transmission continuation and termination setting signal S209a, which is one of the control data S214a, thereby controlling the generation of the transmission termination pulse signal S109b.
  • Reception control circuit 210 receives hardware software processing selection signal S201 and reception ACK output setting signal S210a in addition to the same inputs as reception control circuit 110 in the first embodiment, and selects hardware software processing.
  • the controller 214 performs soft processing based on the received address data S110c, received data S 110d, received EOM data SlOe, and waveform timing determination result signal S107a.
  • the ACK value to be transmitted is set by the ACK output setting signal S210a, and transmission and circuit state transition are controlled, thereby controlling the generation of the ACK output edge generation pulse signal S110b.
  • the interrupt signal generation circuit 212 receives an interrupt generation edge signal S1 12a generated when hardware processing is selected and an interrupt generation edge signal S212a generated when software processing is selected (when software processing is selected). The two signals are used to generate and output the interrupt signal S112b and the interrupt identification data S112c in accordance with the hardware / software processing selection signal S201, and the interrupt signal S112b is input to the controller 214 to start the software processing.
  • the interrupt identification signal S112c is input to the controller 214 as one of the observation data S214b and used as the identification data of the interrupt signal.
  • the selection of hardware processing or software processing can be freely switched in units of blocks such as header blocks and data blocks for data communication.
  • the forced LOW transmission start / end, the ACK determination at the time of transmission, and the ACK output processing at the time of reception are processed by hardware processing and software processing. Since two processes can be selected, for example, abnormal communication occurs, and one of the two processes must be processed normally. If this is the case, the other process can be performed. By switching to, it is possible to communicate without hardware modification
  • ACK determination during transmission and ACK output during reception for example, when a new communication protocol (for example, an additional standard related to ACK determination, etc.) is added in the future, Since the processing conforms to the current standard, the new communication protocol is determined to be abnormal communication, but in the software processing, a program based on the new communication protocol is created, and ACK determination and software are performed. Since output is possible, it is possible to support new communications without hardware modifications.
  • a new communication protocol for example, an additional standard related to ACK determination, etc.
  • the ACK output at the time of reception is interpreted by software processing for the data that is the processing command sent in the data block, and ACK transmission is determined by the interpretation result (for example, In the case where the interpreted command cannot be processed on the system at present, the hardware processing only extracts the data, and the ACK output is determined by the result of the transmitted waveform timing. ACK is returned without considering such factors, and communication continues.
  • software processing since ACK output can be set by software processing, data command interpretation and processing load on the system are also affected. It can be reflected in the ACK output in consideration.
  • FIG. 11 is a block diagram showing the configuration of the single-wire bidirectional communication apparatus according to Embodiment 3 of the present invention.
  • this Embodiment 3 constitutes a single-wire bidirectional communication device that can also support AV. Link communication in addition to the realization of CEC communication.
  • the N-channel MOS transistor and open drain terminal shown so far
  • the 113 input / output signals are CECZAV.Link signal S313a and CEC / AV.Link human power signal S313b, and the output signal of human power synchronization circuit 102 is the output of synchronized CECZAV.Link input signal S302 and data output circuit 111.
  • the force signal is the CEC / AV. Link output signal S311, and the function is the same, only the signal name is changed to support two communications.
  • the controller 314 outputs control data S314a for controlling the CECZAV. Link communication circuit 300.
  • a CECZAV.Link communication selection signal S301 is output, and this CECZAV.Link communication selection signal S301 can be used for both CEC communication and AV.Link communication.
  • Embodiment 3 is configured, and is a signal for selecting either CEC communication or AV. Link communication.
  • the received application identification data S315b is added to the controller 314 as one of the observation data S314b for observing the processing result in the CECZAV.Link communication circuit 300.
  • Link communication selection signal S301 is input to drive clock generation circuit 301 and AV.
  • Link communication is selected, the cycle is twice as long as drive clock S 101b generated when CEC communication is selected.
  • the drive clock SlOlb is generated.
  • Link communication is specified as a double cycle, so the drive clock of CECZAV.
  • Link communication circuit 300 should be doubled. Thus, in the circuit that processes the parts that form the same communication format, it is possible to share two communications, CEC communication and AV. Link communication, in a single circuit.
  • the CECZAV.Link communication selection signal S301 is input to the reception start detection circuit 306 and CEC communication is selected, the same processing as in the first embodiment is performed, and AV.Link communication is selected.
  • the start bit detection signal S306a is generated and output and input to an additional sequence detection circuit (SQ) 315 described later.
  • the additional sequence detection signal S315a generated after the detection of 3-bit data “110” in the start sequence added in the AV.Link communication format by the additional sequence detection circuit 31 5 is input, and this additional sequence detection is performed.
  • a start detection signal S106 is generated and output based on the signal S315a.
  • the additional sequence detection circuit 315 includes a start bit detection signal S306a, an additional sequence timing pulse signal S307a, a reception sampling pulse signal S107d, a reception bit count signal S107c, a reception byte count signal S107b, and parallel conversion reception data S310a. Is added to the AV. Link communication format after the additional sequence detection signal S3 15a described above is generated and output based on these input signals, and is output. The received 3-bit application identification data is received and the received application identification data S315b is output and input as one of the observation data S3 14b that is the input of the controller 314.
  • the CECZAV.Link communication selection signal S301 is input to the waveform timing determination circuit 307 and CEC communication is selected, the same processing as in the first embodiment is performed and AV.Link communication is selected.
  • the additional sequence timing pulse signal S307a indicating the timing of the 3-bit data '110' in the start sequence added in the AV. Link communication format and the 3-bit application identification data is output, and the additional sequence is detected.
  • the received byte count signal S107b and the received bit count signal S107c that are input to the circuit 315 are also generated in consideration of these additional sequences using the input start bit detection signal S306a. Is output.
  • Link communication selection signal S301 is input to the transmission control circuit 309 and CEC communication is selected, the same processing as in Embodiment 2 is performed, and AV. Link communication is selected. If selected, the 3-bit data “110” in the 3-bit start sequence added in the AV. Link communication format is added and transmitted, and added to the transmission data setting signal S309d and input. According to the transmission application identification data, 3-bit application identification data added to the AV. Link communication format is transmitted. Subsequent transmission is performed in the order of the header block and the data block in the same manner as the CEC communication shown in the second embodiment.
  • the reception control circuit 310 is a parallel-converted sampled reception data input for use in reception of application identification data in the additional sequence detection circuit 315. Processing to output the received data S310a after conversion is performed.
  • Link communication circuit 300 configured as described above will be described with reference to the timing chart of FIG. However, the timing for performing the same operation as that described in Embodiment 1 is described. Is omitted.
  • the transmission data (falling) output edge generation pulse signal S109a shown in (g) is generated, indicating the end of the start bit from the CECZAV.
  • Link output signal S311 shown in (a). “Low” is output to form the falling edge indicating the start of the first bit data (“1”) of the fixed data '110 ”of 3 bits in the falling and start sequence, as shown in (j).
  • the transmission bit count signal is counted up.
  • a start bit in the start sequence of the communication partner side force shown in (b) is transmitted, and when the start bit is recognized, a start bit detection signal S306a shown in (g) is generated. Is done. Also, the additional sequence timing signal S307a shown in (h) and (i) is reset to zero.
  • the received byte count signal S107b shown in (p) is reset to 0 by the start bit detection signal S306a generated at time T1.
  • the start signal S105 shown in (d) is in the “reception” state by the start detection signal S106 generated at time T3.
  • the received bit count signal S107c shown in (o) is set to 1 for receiving application identification data as an additional sequence, and the address decode signal S110a shown in (s) and (t) is also set to 0. Reset to.
  • the parallel-converted received data S310a shown in (n) is stored in the received application identification data S315b shown in (k).
  • the received bit count signal S107c shown in (o) is set to 1 to receive the initiator address.
  • the subsequent reception processing operations are the same as those in the first embodiment.
  • Link communication circuit 300 in the function of measuring time such as a counter in the C EC / AV. Link communication circuit 300, two communication functions are used.
  • CEC can be shared for the processing of the common format part of the CEC, and only a small amount of circuit change and circuit addition corresponding to the additional sequence of AV. It is possible to support two communication formats, communication and AV.Link communication.
  • FIG. 14 is a block diagram showing the configuration of the single-wire bidirectional communication apparatus according to Embodiment 4 of the present invention.
  • the same reference numerals as those in FIGS. 2, 10, and 11 denote the same or corresponding parts. Show. As specific communication, CEC communication and AV. Link communication are assumed.
  • the controller 414 is control data for controlling the CEC / AV. Link communication circuit 400. Outputs S414a. As one of the control data S414a, a waveform timing setting signal S401 is output. This waveform timing setting signal S401 is the rising edge (T3 in Fig. 1B) and falling edge (T6 in Fig. 1B) and the rising MIN value of the start bit waveform timing during reception (T2 in Fig. 1B). ), Rising MAX value (T4 in Fig. 1B), falling Ml N value (T5 in Fig. IB), falling MAX value ( ⁇ 7 in Fig. IB), and "0" output of data bit waveform timing during transmission Rising edge ( ⁇ 14 in Fig.
  • the state determination circuit 405 receives a waveform timing setting signal S401 that is one of the control data S414a from the controller 414.
  • the waveform timing setting signal S401 input to this state determination circuit 405 is input with the waveform timing setting signal S401 that sets the time for forced LOW transmission as shown above, which causes a transition to the ⁇ forced LOW transmission '' state. It is possible to arbitrarily set the time from the transition to the “IDLE” state.
  • the reception start detection circuit 406 receives a waveform timing setting signal S 401 that is one of the control data S 414 a from the controller 414.
  • the waveform timing setting signal S401 input to the reception start detection circuit 406 includes the start bit waveform timing rising MIN value (T2 in FIG. 1B), rising MAX value (T4 in FIG. 1B), Four waveform timing setting signals S401 are set to set the timing of the falling MIN value ( ⁇ 5 in Fig. IB) and the falling MAX value ( ⁇ 7 in Fig. IB).
  • the start bit reception recognition condition can be set arbitrarily. It is possible.
  • the waveform timing determination circuit 407 receives the waveform timing setting signal S401, which is one of the control data S414a from the controller 414, in addition to the input / output signals shown in the third embodiment. Is done.
  • the waveform timing setting signal S401 input to this waveform timing judgment circuit 407 is the rising MIN value (T13 in FIG. 1C) and rising MAX value (shown in the figure) of the data bit waveform timing “0” output shown above. 1C T15), rising MIN value when receiving "1" output ( ⁇ 9 in Fig. 1C) and rising MAX value (Tl 1 in Fig. 1C), falling MIN value when receiving "0" and "1" output (Fig.
  • the transmission control circuit 409 receives a waveform timing setting signal S401 that is one of the control data S414a of the controller 414.
  • the waveform timing setting signal S401 input to the transmission control circuit 409 is the rising edge (T3 in FIG. 1B) and falling edge (T6 in FIG. 1B) of the start bit waveform timing during transmission shown above.
  • the reception control circuit 410 receives a waveform timing setting signal S401, which is one of the control data S414a of the controller 414.
  • the waveform timing setting signal S401 input to the reception control circuit 410 is a waveform timing for setting the timing of the rising edge (T14 in FIG. 1C) of the data bit waveform timing “0” during ACK transmission shown above. It is possible to arbitrarily set the rising timing when the setting signal S401 is input and “0” is output in the ACK transmission.
  • FIG. 15 is a block diagram showing the configuration of the single-wire bidirectional communication apparatus according to Embodiment 5 of the present invention.
  • the same reference numerals as those in FIGS. 2, 10, 11, and 14 are the same or equivalent. Shows the part.
  • CEC communication and AV. Link communication are assumed.
  • the controller 514 outputs control data S514a for controlling the CECZAV.
  • Link communication circuit 500 The controller 514 outputs control data S514a for controlling the CECZAV.
  • an arbitration period setting signal S501 is output.
  • the arbitration period setting signal S501 is a signal for setting a period during which no arbitration monitoring process is performed from the falling edge and a period during which no arbitration monitoring process is performed from the rising edge.
  • the arbitration period adjustment circuit (PER) 516 receives the arbitration period setting signal S501, the synchronization CEC / AV. Link input signal S302, and the arbitration period gate pulse signal S109c, and the synchronization C EC / AV. Link input signal.
  • the internal counter starts counting up from the falling edge of S302, and the arbitration period is not valid until the set value by the arbitration period setting signal S501, and the internal counter starts counting up from the rising edge, and the arbitration period setting signal S501 Until the set value is reached, adjustment is performed based on the arbitration period gate pulse signal S109c so that the arbitration period is not valid, and an adjusted arbitration period gate pulse signal S516 is generated and output.
  • the arbitration monitoring circuit 504 includes the CECZAV.
  • Link input signal S302 is input, the timing of these two signals is adjusted and set to the same timing, then these two signals are compared, and the adjusted arbitration period gate pulse signal S516 that is input is set as the effective period.
  • the comparison result of the two signals is reflected for each pulse of the drive clock SlOlb. If the comparison results of these two signals are not the same, it is recognized as a bus lost and a bus lost detection signal S104 is output.
  • the allowable range of waveform rounding at the rise and fall of the signal is determined by the standard.
  • a fixed sampling point is used regardless of the allowable range. Because of the arbitration monitoring performed by CECZAV, it is impossible to perform bus lost processing for waveform rounding that exceeds the allowable range, and if the timing exceeds the allowable range, CECZAV. If the comparison between the Link output signal S311 and the CECZA V. Link input signal S313b is different, it is considered that the transmission is being performed by another person.
  • arbitration monitoring processing is performed only within an allowable range. Without In the timing that exceeds the volume range, it is possible to arbitrate monitoring process for each drive clock SlOlb, it is possible to not cause abnormal communication shown above
  • FIG. 16 is a block diagram showing the configuration of the single-wire bidirectional communication apparatus according to Embodiment 6 of the present invention.
  • the same reference numerals as those in FIGS. 2, 10, 11, 14, and 15 are the same. Or the corresponding part is shown.
  • CEC communication and AV. Link communication are assumed.
  • the waveform rounding detection circuit (DEG) 617 receives the CECZAV. Link output signal S311 and the synchronized CECZAV. Link input signal S302 according to the state of the input state signal S105, and adjusts the timing of these two signals. Then, after the same timing, the difference between the falling and rising of these two signals is detected, and the waveform rounding value detection signal S617 is output.
  • DEG waveform rounding detection circuit
  • Transmission timing set value adjustment circuit (SET) 618 includes waveform rounding value detection signal S617 and Only the signal that sets the transmission timing is input from the waveform timing setting signal S401. Specifically, the start bit waveform timing rise (T3 in Fig. 1B) and fall (T6 in Fig. 1B) during transmission, and transmission The rising edge of the data bit waveform timing at "0" output (T14 in Figure 1C), the rising edge at "1" output (T10 in Figure 1C), and the falling edge at "0" and “1” outputs ( Figure 1C This is a timing setting signal that sets the time for forced LOW transmission.
  • the falling waveform rounding value is subtracted from the waveform timing setting value that forms the falling edge in the input waveform rounding value detection signal S617, and the rising waveform rounding value is input in the input waveform rounding value detection signal S617.
  • the adjusted transmission waveform timing setting signal S618 is generated and output.
  • the state determination circuit 405 has a waveform timing setting signal input in the fourth embodiment.
  • An adjusted transmission waveform timing setting signal S618 is input instead of S401.
  • the transmission control circuit 409 includes the waveform timing setting signal S40 input in the fourth embodiment.
  • the reception control circuit 410 has the waveform timing setting signal S40 input in the fourth embodiment.
  • FIG. 17 is a block diagram showing a system configuration using the single-line bidirectional communication device according to any of Embodiments 3 to 6 of the present invention.
  • Specific communications include CEC communication and A
  • a reference clock S700a is input from a reference clock input terminal 704, and a controller 703 and a drive clock generation circuit 7 to be described later.
  • Controller 703 acts as a set of system controllers to be incorporated.
  • Link communication input terminal 705 receives a C EC / AV.
  • Link input signal S700b from the CEC communication or AV.
  • Link communication bus and enters the system, and the CECZA V.
  • Link communication input terminal 705 is actually a bidirectional terminal as shown in Embodiments 3 to 6, but is merely used as an input terminal for convenience.
  • the drive clock generation circuit 702 receives the control data S703 from the controller 703 as the CECZAV.
  • Link communication selection signal S301 described in Embodiment 3 outputs the drive clock S702, and outputs CEC / AV. Input to Link communication circuit 701.
  • the CEC / AV. Link communication circuit 701 receives a drive clock S702, a CEC / AV. Link input signal S700b, and control data S703. This CECZAV.Link communication circuit 701 outputs observation data S701a and interrupt signal S701b, which are input to the controller 703.
  • the controller 703 internally generates a clock for driving the controller 703 based on the input reference clock S700a.
  • the controller 703 has a plurality of operation modes, and also includes a normal mode, a low-speed mode, and a stop mode for realizing low power consumption. It also has a function to return from the stop mode to the normal mode or the low speed mode by the interrupt signal S701b input from the CECZAV.Link communication circuit 701.
  • the single-line bidirectional communication apparatus and system according to the present invention are particularly useful for realizing CEC communication and AV link communication, and can be widely applied to communication having a communication format similar to these.

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Abstract

　２つの双方向通信プロトコルに対応できる通信装置（４００）を単線双方向信号線とコントローラ（４１４）とに接続する。コントローラ（４１４）のソフトウェア処理は送信要求、送信データ設定、受信データのデコード処理のみとし、送信時の波形生成、受信時のデータサンプリング、受信アドレスのデコードなどの通信処理は全て通信装置（４００）のハードウェア処理とする。ステート決定回路（４０５）による制御を受けて、送信時の波形生成は送信制御回路（４０９）及びデータ出力回路（１１１）が、受信時のデータサンプリング及び受信アドレスのデコードは波形タイミング判定回路（４０７）及び受信制御回路（４１０）がそれぞれ司る。コントローラ（４１４）から送信波形を任意に設定でき、送受信タイミング及び強制ＬＯＷ送信制御回路（２０８）の動作はハード／ソフトの処理選択ができる。

Description

明 細 書
単線双方向通信装置及びシステム
技術分野
[0001] 本発明は、単線で行う双方向通信を実現する装置及びシステムに関するものであ る。
背景技術
[0002] あるデジタル通信技術によれば、コンピュータシステムにてビデオデータ信号を制 御信号とともに 1本のシリアル信号線で伝送することができる (特許文献 1参照)。
[0003] 現在では、マルチメディアデータの双方向通信を単線で実現するプロトコルが知ら れている。例えば、デジタルインターフェイス規格 HDMI (High- Definition Multimedi a Interface)中のオプション規格として位置付けられる CEC (Consumer Electronics C ontrol)の通信プロトコルや、欧州巿場にて VCRを TVから制御（SCART端子間での 接続）する AV. Link (又は、 Q— Linkなど、以下 AV. Linkと総称する）と呼ばれる 通信プロトコルが挙げられる。
[0004] 従来、例えば AV. Link通信プロトコルでの双方向通信を実現する場合、一般的に LSI内部に搭載される周辺機能であるタイマ機能、外部割込機能、ポート機能を用い 、これら機能を CPUによるソフトウェア処理にて制御して通信を実現して 、る。
[0005] 送信を実現する場合は、タイマ機能にて規格で決められた時間をカウントさせ、そ のタイマ割込に従って、ポート出力機能を用い、 "High"及び "Low"をポート出力す る。また受信を実現する場合は、外部割込機能にて入力される AV. Link信号のエツ ジにて外部割込を発生させ、その外部割込に従って、タイマ機能を用いて規格で決 められた波形であるかのチェック及び受信データのサンプリングを行う。また、 AV. Li nk通信は双方向の通信であるため、 LSIにおいて送信用のポート出力端子と受信用 の外部割込入力端子との 2つの端子より LSI外部にて双方向通信にするための回路 が別途必要となる。また、送信時の調停監視においては、 LSIにおける送信用のポ ート出力端子と受信用の外部割込入力端子とをタイマ機能の割込を使用してある周 期にてモニタし、両端子の状態が異なった場合は、送信から受信に切替える。 特許文献 1 :米国特許第 6151334号明細書
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、従来技術では、一般的に LSI内部に搭載される周辺機能であるタイ マ機能、外部割込機能、ポート機能を CPUによるソフトウェア処理で制御することに より、 AV. Link通信プロトコルでの双方向通信を実現しているため、送信時の波形 生成や受信時のデータサンプリングなどの処理はもとより、送受信データのデコード 処理など、 AV. Link通信を実現する殆どの処理をソフトウェアで実現しなければなら ない。そのため、 CPUの処理負担が多くなり、 CPUパフォーマンス低下の原因となつ てしまう。
[0007] 本発明の目的は、ソフトウェア処理のためのコントローラに接続されて使用される単 線双方向通信装置において、また当該単線双方向通信装置及びコントローラを含む システムにおいて、コントローラの処理負担を軽減することにある。
課題を解決するための手段
[0008] 本発明によれば、全てをソフトウエア処理にて実現するのではなぐソフトウエア処理 は送信要求、送信データ設定、受信データのデコード (コマンドの解釈及び実行)処 理のみとし、送信時の波形生成、受信時のデータサンプリング、受信アドレスのデコ ードなどの通信処理については全てハードウェア処理とする。
[0009] 具体的に説明すると、本発明に係る双方向通信装置は、駆動クロックをもとに単線 双方向信号線からの入力信号を同期化入力信号に同期化する入力同期化回路と、 コントローラからの送信要求をもとに送信要求トリガパルス信号を生成するトリガパル ス生成回路と、当該双方向通信装置の動作状態を決定してステート信号を供給する ステート決定回路と、送信要求トリガパルス信号を受けて送信状態を表すように変化 したステート信号をもとにコントローラからの送信データ設定を受けて送信波形生成 を制御するように送信データ出力エッジ生成パルス信号を供給する送信制御回路と 、送信データ出力エッジ生成パルス信号に従い単線双方向信号線への出力信号の 波形を生成するデータ出力回路と、送信時に単線双方向信号線における信号の調 停監視を行う調停監視回路と、同期化入力信号をもとに受信開始を認識したときにス タート検出信号を供給する受信スタート検出回路と、スタート検出信号を受けて受信 状態を表すように変化したステート信号に応答して受信サンプリングパルス信号を供 給するとともに同期化入力信号の受信波形におけるタイミングをチ ックする波形タイ ミング判定回路と、受信サンプリングパルス信号に応じて同期化入力信号におけるデ ータサンプリングを制御しかつ受信アドレスのデコードを司る受信制御回路と、受信 時に同期化入力信号にタイミング違反が生じた場合に単線双方向信号線へ強制的 に LOWレベルを送信するための制御を行う強制 LOW送信制御回路と、各回路から の割込生成エッジ信号を受けてコントローラへの割込信号を生成する割込信号発生 回路とを備え、コントローラは観測データとして受信制御回路力 受信データと受信 アドレスのデコード結果とを受け取るように構成したものである。
発明の効果
[0010] 本発明に係る双方向通信装置によれば、従来のソフトウェア処理での双方向通信 の実現に比べ、コントローラ（CPU)のパフォーマンス低下を大幅に軽減することがで きる。
図面の簡単な説明
[0011] [図 1A]図 1Aは、 CEC通信フォーマットを示す図である。
[図 1B]図 1Bは、 CECスタートビット波形タイミングを示すタイミング図である。
[図 1C]図 1Cは、 CECデータビット波形タイミングを示すタイミング図である。
[図 1D]図 1Dは、 AV. Link通信フォーマットを示す図である。
[図 2]図 2は、本発明の実施の形態 1に係る CEC通信装置の構成を示すブロック図で ある。
[図 3]図 3は、本発明の実施の形態 1に係る CEC通信装置の状態遷移を示す状態遷 移図である。
[図 4A]図 4Aは、本発明の実施の形態 1に係る CEC通信装置の動作を説明するタイ ミング図であり、送信状態の動作を示している。
[図 4B]図 4Bは、図 4Aに続く図である。
[図 5A]図 5Aは、本発明の実施の形態 1に係る CEC通信装置の動作を説明するタイ ミング図であり、送信開始待ち状態力 受信状態へ遷移する動作を示している。 [図 5B]図 5Bは、図 5Aに続く図である。
[図 5C]図 5Cは、図 5Aと同一期間のタイミング図である。
[図 5D]図 5Dは、図 5Cに続く図である。
[図 6]図 6は、本発明の実施の形態 1に係る CEC通信装置の動作を説明するタイミン グ図であり、送信状態からバスロストを認識し、受信状態へ遷移する動作を示してい る。
[図 7]図 7は、本発明の実施の形態 1に係る CEC通信装置の動作を説明するタイミン グ図であり、受信状態力 強制 LOW送信状態に遷移する動作を示している。
[図 8]図 8は、本発明の実施の形態 1に係る CEC通信装置の動作を説明するタイミン グ図であり、送信状態カゝら受信相手力ゝらの強制 LOW送信を認識し、 IDLE状態へ遷 移する動作を示している。
[図 9]図 9は、本発明の実施の形態 1に係る CEC通信装置の動作を説明するタイミン グ図であり、受信状態から他者からの強制 LOW送信を認識し、 IDLE状態へ遷移す る動作を示している。
[図 10]図 10は、本発明の実施の形態 2に係る CEC通信装置の構成を示すブロック 図である。
[図 11]図 11は、本発明の実施の形態 3に係る CECZAV. Link通信装置の構成を 示すブロック図である。
[図 12]図 12は、本発明の実施の形態 3に係る CECZAV. Link通信装置の動作を 説明するタイミング図であり、送信状態の動作を示している。
[図 13A]図 13Aは、本発明の実施の形態 3に係る CECZAV. Link通信装置の動作 を説明するタイミング図であり、送信開始待ち状態力 受信状態へ遷移する動作を示 している。
[図 13B]図 13Bは、図 13Aと同一期間のタイミング図である。
[図 14]図 14は、本発明の実施の形態 4に係る CECZAV. Link通信装置の構成を 示すブロック図である。
[図 15]図 15は、本発明の実施の形態 5に係る CECZAV. Link通信装置の構成を 示すブロック図である。 [図 16]図 16は、本発明の実施の形態 6に係る CECZAV. Link通信装置の構成を 示すブロック図である。
[図 17]図 17は、本発明の実施の形態 7に係る CECZAV. Link通信システムの構成 を示すブロック図である。
符号の説明
100, 200 CEC通信回路
101, 301, 702 馬区動クロック生成回路（CLK)
102 入力同期化回路（SYNC)
103 トリガパルス生成回路 (TRIG)
104, 504 調停監視回路 (ARB)
105, 205, 405 ステート決定回路（ST)
106, 306, 406 受信スター卜検出回路（RSD)
107, 307, 407 波形タイミング判定回路（TMG)
108, 208 強制 LOW送信制御回路（LOW)
109, 209, 309, 409 送信制御回路（TC)
110, 210, 310, 410 受信制御回路（RC)
111 データ出力回路 (OUT)
112, 212 割込信号発生回路 (INT)
113 Nチャネル MOSトランジスタ ·オープンドレイン端子（TR)
114, 214, 314, 414, 514, 703 コン卜ローラ（CONT)
300, 400, 500, 600, 701 CEC/AV. Link通信回路
315 追加シーケンス検出回路（SQ)
516 調停期間調整回路 (PER)
617 波形なまり検出回路 (DEG)
618 送信タイミング設定値調整回路 (SET)
700 CEC/AV. Link通信システム
704 基準クロック入力端子
705 CEC/AV. Link通信入力端子 C200 IDLE状態
C201 送信開始待ち状態
C202 送信状態
C203 受信状態
C204 強制 LOW送信状態
SlOla, S700a 基準クロック
S lOlb, S702 馬区動クロック
S102 同期化 CEC入力信号
S103a 送信要求信号
S103b 送信要求トリガパルス信号
S103b' 送信開始待ち開始信号
S104 バスロスト検出信号
S105 ステート信号
S106 スタート検出信号
S107a 波形タイミング判定信号
S107b 受信バイトカウント信号
S107c 受信ビットカウント信号
S107d 受信サンプリングパノレス信号
S107e 受信データ待ち時間終了信号
S107f 他者強制 LOW送信条件検出信号
S107g 強制 LOW送信条件検出信号
S108 強制 LOW送信開始パルス信号
S109a 送信データ出力エッジ生成パルス信号
S109b 送信終了パルス信号
S109c 調停期間ゲートパルス信号
S109d, S309d 送信データ設定信号
Sl lOa アドレスデコード信号
Sl lOb ACK出力エッジ生成パルス信号 Sl lOc 受信アドレスデータ
Sl lOd 受信データ
Sl lOe 受信 EOMデータ
Si l l CEC出力信号
SI 12a 割込生成エッジ信号
S112b， S701b 割込信号
S113a CEC信号
SI 13b CEC入力信号
S114a, S214a, S314a, S414a, S514a, S703 制御データ
S114b, S214b, S314b, S701a 観測データ
S201 ハードソフト処理選択信号
S203a 強制 LOW送信開始及び終了要求信号
S203b 強制 LOW送信開始及び終了要求トリガパルス信号
S209a 送信継続及び終了設定信号
S209b 受信 ACKデータ
S210a 受信時 ACK出力設定信号
S212a 割込生成エッジ信号 (ソフト処理選択時）
S301 CEC/AV. Link通信選択信号
S302 同期化 CECZAV. Link入力信号
S306a スタートビット検出信号
S307a 追加シーケンスタイミングパルス信号
S310a パラレル変換後受信データ
S313a CECZAV. Link信号
S313b, S700b CECZAV. Link入力信号
S311 CECZAV. Link出力信号
S315a 追加シーケンス検出信号
S315b 受信アプリケーション識別データ
S401 波形タイミング設定信号 S501 調停期間設定信号
S516 調整後調停期間ゲートパルス信号
S617 波形なまり値検出信号
S618 調整後送信波形タイミング設定信号
発明を実施するための最良の形態
[0013] 実施の形態を示す前に、まず CEC通信及び AV. Link通信のフォーマット及び波 形タイミングについて、図 1A〜図 1Dを用いて説明する。
[0014] まず、 CEC通信について説明する。 CEC通信フォーマットは、図 1Aに示すように、 まずスタートビットと呼ばれる波形が送信され、次にヘッダーブロックと呼ばれる 9ビッ トのデータが送信され、その後、受信側からの ACK (ァタノリッジ）と呼ばれるデータ が送信される。ここでヘッダーブロックの ACKを除くフォーマットは、まずはじめに送 信側のアドレスである 4ビットのイニシエータ（initiator)アドレス、次に受信側のァドレ スである 4ビットのデスティネーション（destination)アドレス、最後に次のブロック送信 が継続するか終了するかの情報を示す 1ビットの EOM (End Of Message)データで 構成される。ヘッダーブロックの送信後、 EOMデータが終了を示すまでデータブロッ クが転送される。このデータブロックについても同様に 9ビットのデータが送信され、そ の後、送信側からの ACKと呼ばれるデータが送信される。ここでデータブロックの A CKを除くフォーマットは、 8ビットのデータと EOMデータで構成される。また、前記デ スティネーシヨンアドレスにおいては、特定の通信相手への送信の場合は、受信相手 のアドレスを送信し (以後ダイレクトアドレス送信と呼ぶ）、全ての通信相手への送信 の場合は、予め決められたアドレスを送信（以後ブロードキャスト送信と呼ぶ)する。こ れら 2つの送信においては、受信側の ACK送信の意味合いが変わる。まず、ダイレ タトアドレス送信については、受信側が正常に送信データを受信した場合は、 ACK は" 0"を送信し、そうでなければ、 ACKは" 1"を送信する。次に、ブロードキャスト送 信については、受信側が正常に送信データを受信した場合は、 ACKは" 1"を送信し 、そうでなければ、 ACKは" 0"を送信する。
[0015] 次に前記スタートビットの波形タイミングについては、図 1Bに示すような、波形タイミ ングが規格により決められており、まず T1のタイミングにて CEC信号を" High"から" Low"へ変化させる。次に T3のタイミングにて CEC信号を" Low"から" High"へ変化 させる。ここで T3のタイミングは、規格で決められた基準となるタイミングを示し、規格 において、 T2のタイミングが CEC信号の立上りの MIN値を、 T4のタイミングが CEC 信号の立上りの MAX値を示しており、前記 T2から前記 T4の範囲内に CEC信号の 立上りが存在しなければならな 、ことが決められて 、る。更に T6のタイミングにて CE C信号を" High"から" Low"へ変化させる。ここで T6のタイミングは、規格で決められ た基準となるタイミングを示し、規格において、 T5のタイミングが CEC信号の立下りの MIN値を、 T7のタイミングが CEC信号の立下りの MAX値を示しており、前記 T5か ら前記 T7の範囲内に CEC信号の立下りが存在しなければならないことが決められて いる。
[0016] 次に、前記データビットの波形タイミングについては、図 1Cに示すような、波形タイ ミングが規格により決められている。データビットの波形タイミングは、 1ビットのデータ を示している。ここで、上側は" 0"出力時の波形タイミングを示しており、下側は" 1"出 力時の波形タイミングを示して 、る。
[0017] はじめに" 0"出力時の波形タイミングについて説明する。まず T8のタイミングにて C EC信号を" High"から" Low"へ変化させる。次に T14のタイミングにて CEC信号を" Low"から" High"へ変化させる。ここで T14のタイミングは、規格で決められた基準と なるタイミングを示し、規格において、 T13のタイミングが CEC信号の立上りの MIN 値を、 T15のタイミングが CEC信号の立上りの MAX値を示しており、前記 T13から 前記 T15の範囲内に CEC信号の立上りが存在しなければならな!/、ことが決められて いる。更に T17のタイミングにて CEC信号を" High"から" Low"へ変化させる。ここで T17のタイミングは、規格で決められた基準となるタイミングを示し、規格において、 T 16のタイミングが CEC信号の立下りの MIN値を、 T18のタイミングが CEC信号の立 下りの MAX値を示しており、前記 T16から前記 T18の範囲内に CEC信号の立下り が存在しなければならないことが決められている。また上記に示すような" 0"出力時 の CEC波形において、受信側は T12のタイミングにてデータ" 0"をサンプリングする
[0018] 次に" 1"出力時の波形タイミングについて説明する。まず T8のタイミングにて CEC 信号を" High"から" Low"へ変化させる。次に T10のタイミングにて CEC信号を" Lo w"から" High"へ変化させる。ここで T10のタイミングは、規格で決められた基準とな るタイミングを示し、規格において、 T9のタイミングが CEC信号の立上りの MIN値を 、 T11のタイミングが CEC信号の立上りの MAX値を示しており、前記 T9から前記 T 11の範囲内に CEC信号の立上りが存在しなければならな!/、ことが決められて 、る。 更に T17のタイミングにて CEC信号を" High"から" Low"へ変化させる。ここで T17 のタイミングは、規格で決められた基準となるタイミングを示し、規格において、 T16 のタイミングが CEC信号の立下りの MIN値を、 T18のタイミングが CEC信号の立下り の MAX値を示しており、前記 T16から前記 T18の範囲内に CEC信号の立下りが存 在しなければならないことが決められている。また上記に示すような" 1"出力時の CE C波形において、受信側は T12のタイミングにてデータ" 1"をサンプリングする。
[0019] 上記に示すようなデータビットの波形タイミングを満足しない場合は、データタイミン グ違反とみなし、更に CEC波形の立下りの規格範囲である前記 T16力も T18におい て、 CEC信号の立下り MIN値である前記 T16より短い方向にてタイミング違反が発 生した場合は、受信側から送信側へ特殊な送信が行われる条件となる。ここで特殊 な送信とは、受信側が規格で決められた期間だけ強制的に" Low"を送信することで ある（以下強制 LOW送信と呼ぶ)。前記強制 LOW送信を送信側が認識した場合は 、現在の送信を終了し、最初力 再度送信をしなければならない。
[0020] 次に、 AV. Link通信フォーマットについて説明する。 AV. Link通信フォーマット は、図 1Dに示すように、まずスタートシーケンスと呼ばれるシーケンスが送信される。 このスタートシーケンスは、前記 CEC通信フォーマット同様のスタートビットがまず送 信され、この次に 3ビットの固定データ" 110"が送信される。この次にアプリケーション 識別データと呼ばれる 3ビットのデータが送信される。その後は、前記 CEC通信フォ 一マットと同様にヘッダーブロック、データブロックと続いてデータブロック内の EOM データが終了を示すまで送信される。また前記 CEC通信でのダイレクトアドレス送信 、ブロードキャスト送信における ACKの振る舞い方も同様となる。なお、アプリケーシ ヨン識別データのビット数は任意である。
[0021] 次に、 AV. Link通信におけるスタートビット及びデータビットの波形タイミングにつ 、ては、前記 CEC通信の前記各種タイミングの実時間が 2倍となる以外は同様であ る。ただし、 CEC通信の強制 LOW送信については、 AV. Link通信には存在しない
[0022] 《実施の形態 1》
図 2は、本発明の実施の形態 1に係る単線双方向通信装置の構成を示すブロック 図であり、具体的な通信として CEC通信を想定して 、る。
[0023] Nチャネル MOSトランジスタ 'オープンドレイン端子（TR) 113は、通信を行う相手 側と接続される CEC信号 S113aが入出力され、 CEC信号 S113aは、プルアップ抵 抗が設けられた単線の信号線となっている。更に Nチャネル MOSトランジスタ'ォー プンドレイン端子 113は、 CEC信号 S 113aの High及び Lowの状態を CEC入力信 号 S113bとして出力し、後述する入力同期化回路 (SYNC) 102へ入力され、また後 述するデータ出力回路 (OUT) 111から出力される CEC出力信号 SI 11が入力され る。ここで、 CEC出力信号 S111が Lowの場合は、入出力端子力 CEC信号 S113a へ" Low"を出力し、 Highの場合は、入出力端子からは HighZ (ノヽィインピーダンス） が出力され、プルアップ抵抗により、 CEC信号 SI 13aの状態は" High"となるように なっている。
[0024] 駆動クロック生成回路（CLK) 101は、基準クロック SlOlaが入力され、この基準ク ロック SlOlaをもとに駆動クロック SlOlbを生成し、 CEC通信回路 100内の各回路 へ供給される。
[0025] 入力同期化回路（SYNC) 102は、 CEC入力信号 S113bが入力され、駆動クロック SlOlbをもとに同期化を行い、同期化 CEC入力信号 S102を出力する。
[0026] トリガパルス生成回路（TRIG) 103は、コントローラ（CONT) 114からの制御データ S114aの 1つである送信要求信号 S103aをもとに送信要求トリガパルス信号 S103b を生成し出力する。
[0027] 調停監視回路 (ARB) 104は、 CEC出力信号 S111及び同期化 CEC入力信号 S1 02が入力され、これら 2つの信号のタイミングを調整し、同一タイミングにした後、これ ら 2つの信号の比較を行う。この比較を行う期間としては、入力される調停期間ゲート パルス信号 S 109cにより決定され、更に送信データ出力エッジ生成パルス信号 S10 9a及び受信サンプリングパルス信号 S 107dを使用し前記比較した結果を反映する サンプリングポイントとして使用する。このサンプリングポイントにて前記 2つの信号の 比較結果が等しくない場合にバスロストとして認識し、バスロスト検出信号 S104を出 力する。
[0028] ステート決定回路（ST) 105は、 CEC通信回路 100の動作状態を決定する回路で あり、前記及び後述する各回路からの入力をもとに、動作状態を決定し、ステート信 号 S105を出力する。このステート決定回路 105については、図 3を用いて後ほど説 明する。
[0029] 受信スタート検出回路 (RSD) 106は、同期化 CEC入力信号 S 102及びステート信 号 S105が入力され、ステート信号 S 105の状態に応じて、同期化 CEC入力信号 S1 02のエッジを用い、内部カウンタのリセット及びデータロードを行い、そのロード値が 規格で決められたスタートビットのタイミング条件を満足するか判定を行 、、満足すれ ばスタート検出信号 S 106を出力する。
[0030] 波形タイミング判定回路 (TMG) 107は、同期化 CEC入力信号 S 102及びステート 信号 S 105が入力され、ステート信号 S 105の状態に応じて、同期化 CEC入力信号 S 102のエッジを用い、内部カウンタのリセット及びデータロードを行い、そのロード値 が規格で決められたタイミング条件を満足する波形データであるかの判定を行い、波 形タイミング判定信号 S 107aを出力する。更に同期化 CEC入力信号 S102において 、送信又は受信状態時に、強制 LOW送信を認識した場合に他者強制 LOW送信条 件検出信号 S107fを出力する。また同期化 CEC入力信号 S102において、受信状 態時に、前記送信側の異常な波形送信を認識した場合に強制 LOW送信条件検出 信号 S107gを出力する。また受信状態にて予め決定した期間において、次のデータ を受信しな力 た場合に、正常及び異常受信に関わらず受信終了とみなし、受信デ ータ待ち時間終了信号 S107eを出力する。また同期化 CEC入力信号 S102をもとに 内部カウンタを用い受信バイトカウント信号 S107b及び受信ビットカウント信号 S107 c、更には受信データをサンプリングするタイミングにて生成される受信サンプリング パルス信号 S 107dを出力する。
[0031] 強制 LOW送信制御回路 (LOW) 108は、入力される強制 LOW送信条件検出信 号 S 107g及びアドレスデコード信号 S 110aをもとに強制 LOW送信開始パルス信号 S108を出力する。
[0032] 送信制御回路 (TC) 109は、送信時の動作の制御を行!ヽ、入力されるステート信号 S 105の状態に従って、コントローラ 114からの制御データ S 114aの 1つである送信 データ設定信号 S 109dにて設定されるデータをもとに規格で決められたシーケンス 及び波形を形成するように、送信データ出力エッジ生成パルス信号 S109aを出力す る。更に受信側力もの ACKについても、同期化 CEC入力信号 S 102及び受信サン プリングパルス信号 S 107dを用いて ACKデータの受信を行 、、送信データ設定信 号 S109dで設定される送信アドレスデータより、ダイレクトアドレス送信又はブロード キャスト送信のどちらの送信かを判断し、それに従って受信 ACKデータの判定を行う 。また送信データ設定信号 S109dで設定される送信 EOMデータより、送信の継続 又は終了の判定を行う。これら 2つの判定結果により、送信を終了する場合において 、送信終了ノ ルス信号 S109bを出力する。また CEC通信は、双方向通信であり、複 数の送信者が一度に送信をしてしまう場合が存在し、送信時においては、規格で決 められた期間の間、バス調停をしなければならず、その調停期間を示す調停期間ゲ ートパルス信号 S 109cを出力する。
[0033] 受信制御回路 (RC) 110は、受信時の動作の制御を行い、入力されるステート信号 S105の状態に従って、同期化 CEC入力信号 S102、受信バイトカウント信号 S107b 、受信ビットカウント信号 S107c及び受信サンプリングパルス信号 S107dにより、デ ータをサンプリングし、規格で決められたシーケンスにて、受信アドレスデータ SI 10c 、受信データ S110d、受信 EOMデータ Sl lOeを出力し、コントローラ 114へ入力さ れる観測データ S 114bの一部となる。また、受信アドレスデータ S 110cにて、予め設 定される自身のアドレス、又は CEC信号 S113aに接続される全ての CEC通信回路 を示すアドレスのいずれかであるかをデコードし、アドレスデコード信号 SI 10aを出 力する。更に ACK送信において、受信アドレスデータ SI 10cと、入力される波形タイ ミング判定信号 S 107aとに従って、 ACK出力エッジ生成パルス信号 S 110bを出力 する。
[0034] データ出力回路 (OUT) 111は、入力されるステート信号 S 105の状態に従って、 送信時のアドレスデータ、データ及び EOMデータ送信においては、入力される送信 データ出力エッジ生成パルス信号 S 109a及びステート信号 S 105の状態変化のエツ ジに従って CEC出力信号 S111を出力し、受信時の ACK送信においては、入力さ れる ACK出力エッジ生成パルス信号 S 110b及びステート信号 S 105の状態変化の エッジに従って CEC出力信号 S111を出力し、強制 LOW送信においては、入力さ れる強制 LOW送信開始パルス信号 S 108及びステート信号 S 105の状態変化のェ ッジに従って CEC出力信号 SI 11を出力する。
[0035] 割込信号発生回路 (INT) 112は、 CEC通信回路 100内の各回路にて生成される 図示しないソフト処理のトリガとして使用するためのパルス信号を割込生成エッジ信 号 S 112aとして入力され、各回路力 の割込生成エッジ信号 S 112aを識別する割込 識別データ S 112cを生成し、出力する。この割込識別データ SI 12cは観測データ S 114bの 1つとしてコントローラ 114へ入力される。また各回路からの割込生成エッジ 信号 S112aよりコントローラ 114へのソフト処理のトリガとして使用するための割込信 号 S 112bを生成し、出力する。
[0036] コントローラ（CONT) 114は、制御データ S114aを出力し、観測データ S114bが 入力される。ここで制御データ SI 14aは、 CEC通信回路 100内の回路をソフト処理 にて制御又は設定するためのデータであり、観測データ S114bは、 CEC通信回路 1 00内の回路にて生成されるデータをソフト処理にて観測するためのデータである。
[0037] 次にステート決定回路 105での状態遷移について、図 3の状態遷移図を用いて説 明する。
[0038] CEC通信回路 100では、「IDLE (アイドル）」状態 C200、「送信開始待ち」状態 C2 01、「送信」状態 C202、「受信」状態 C203、「強制 LOW送信」状態 C204の 5つの 動作状態が存在する。また、この動作状態を示すステート信号 S105は、コントローラ 114への観測データ S114bの 1つとして入力され、ソフトウェアにて観測することがで きる。
[0039] riDLEj状態 C200は、 CEC通信回路 100が何もして!/、な!/、状態を表す。この「ID LE」状態 C200時に、送信要求トリガパルス信号 S 103bが発生した場合、送信開始 待ち開始信号 S103b'がステート決定回路 105の内部で発生し、回路状態は、「送 信開始待ち」状態 C201へと遷移する。ここで、送信要求トリガパルス信号 S1031^「 IDLE」状態 C200以外の状態で発生した場合においては、送信開始待ち開始信号 S 103b'は発生せず、回路状態の遷移は行われない。
[0040] 「送信開始待ち」状態 C201は、送信開始する前に所定時間の間、 CEC信号 S11 3aにおいて、何らの通信も行われないことを確認している状態を表す。この「送信開 始待ち」状態 C201では、内部に設けられたカウンタにより予め決められた時間をカウ ントし、予め決められた時間が経過するまでに CEC信号 S113aに変化が生じた場合 は、同期化 CEC入力信号 S 102にてステート決定回路 105の内部で生成される CE C入力立下りエッジ信号により、回路状態は、「IDLE」状態 C200へと遷移し、 CEC 信号 S113aに変化が生じな力つた場合は、ステート信号 S105により「送信」状態へと 回路状態が遷移する。
[0041] 「送信」状態 C202は、 CEC通信回路 100が送信を行っている状態を表す。この「 送信」状態 C202では、 CEC通信フォーマットにおいて、ヘッダーブロック中のィ-シ エータアドレスが送信されるまでの間、 CEC信号 S 113aのバス調停を行っており、そ の間においてバスロスト検出信号 S104が発生すると、回路状態は、「受信状態」 C2 03へと遷移する。また送信終了パルス信号 S 109b及び他者強制 LOW送信条件検 出信号 S107fが発生すると、回路状態は、「IDLE」状態 C200へと遷移する。
[0042] 「受信」状態 C203は、 CEC通信回路 100が受信を行っている状態を表す。この「 受信」状態 C203では、強制 LOW送信開始パルス信号 S108が発生すると、回路状 態は、「強制 LOW送信」状態 C204へと遷移し、受信データ待ち時間終了信号 S 10 7e、又は他者強制 LOW送信条件検出信号 S107fが発生すると、回路状態は、「ID LE」状態 C200へと遷移する。「IDLE」状態 C200にてスタート検出信号 S106が発 生すると、回路状態は「受信」状態 C203へと遷移する。
[0043] 「強制 LOW送信」状態 C204は、 CEC通信回路 100が強制的に LOWを送信して いる状態を表す。この状態は、「受信」状態 C203からのみ状態遷移される。この「強 制 LOW送信」状態 C204では、内部に設けられたカウンタにより予め決められた時間 の間、 CEC信号 S113aへ" LOW"を出力し、予め決められた時間が経過した後に、 CEC信号 S113aへの" LOW"出力を終了すると共に、内部状態はステート信号 S10 5により「IDLE」状態へと遷移する。
[0044] 次に、上記に示すように構成される CEC通信回路 100の「送信」時における動作に っ ヽて、図 4A及び図 4Bのタイミング図を用いて説明する。
[0045] (a)は、 CEC通信回路 100の出力である CEC出力信号 S111の波形、（b)は、通 信相手側出力の波形、（c)は、 Nチャネル MOSトランジスタ 'オープンドレイン端子 1 13を介して CEC通信回路 100に入力される CEC入力信号 S113bの波形を示して いる。ここで、（a)に示す CEC出力信号 S111と (b)に示す通信相手側出力とのワイ ヤード ANDが（c)に示す CEC入力信号 S 113bとなって!/ヽる。
[0046] まず時刻 T1では、コントローラ 114からの制御データ SI 14aの 1つである送信要求 信号 S103aによりトリガパルス生成回路 103から出力される送信要求トリガパルス信 号 S 103bが生成される時に、（d)に示すステート信号 S105が「IDLE」であった場合 に、 (e)に示す送信開始待ち開始信号 S103b'がステート決定回路 105の内部で生 成される。
[0047] 時刻 T2では、時刻 T1で生成された送信開始待ち開始信号 S 103b'により（c)に示 すステート信号 S105は、「送信開始待ち」状態となる。
[0048] 時刻 T3では、時刻 T2より（c)に示す CEC入力信号 SI 13bにお!/、て信号変化がな いことを確認し続け、予め決められた時間が経過したことにより、（d)に示すステート 信号 S 105が「送信」状態となる。
[0049] 時刻 T4では、時刻 T3により（d)に示すステート信号 S 105が「送信」状態へ遷移す ることで、（g)に示す送信データ（立下り）出力エッジ生成パルス信号 S 109aが生成さ れ、 (a)に示す CEC出力信号 SI 11からスタートビットの開始を示す立下りを形成す る" Low"が出力される。また、（j)に示す送信ビットカウント信号 (送信制御回路 109 の内部信号）が 0にリセットされる。
[0050] 時刻 T5では、 (h)に示す送信データ（立上り）出力エッジ生成パルス信号 S 109aが 生成され、 (a)に示す CEC出力信号 SI 11からスタートビットの立上りを形成する" Hi gh"が出力される。
[0051] 時刻 T6では、（g)に示す送信データ（立下り）出力エッジ生成パルス信号 S 109aが 生成され、 (a)に示す CEC出力信号 SI 11からスタートビットの終了を示す立下り及 びイニシエータアドレスの 1ビット目のデータビットの開始を示す立下りを形成する" L ow"が出力される。また、（j)に示す送信ビットカウント信号がカウントアップされる。
[0052] 時刻 T7では、 (h)に示す送信データ（立上り）出力エッジ生成パルス信号 S 109aが 生成され、 (a)に示す CEC出力信号 SI 11からデータビットの立上りを生成する" Hig h"が出力される。ここで、図 4Aに示す立上りタイミングは、データビットが" 0"出力時 の場合を示している。
[0053] 時刻 T8では、（g)に示す送信データ（立下り）出力エッジ生成パルス信号 S 109aが 生成され、 (a)に示す CEC出力信号 SI 11からデータビットの終了を示す立下り及び 次のデータビットの開始を示す立下りを形成する "Low"が出力される。また、（j)に示 す送信ビットカウント信号がカウントアップされる。
[0054] 時刻 T9では、イニシエータアドレスの送信が終了し、次にデスティネーションァドレ スの送信が開始する。また、送信開始である時刻 T4力 この時刻 T9までの間におい て CEC信号のバス調停が行われ、送信側が一意に決定される。
[0055] 時刻 T10では、 EOMデータまでのヘッダーブロックを構成するデータの送信が終 了し、次に受信側からの ACKが送信される。また (b)に示す通信相手側出力におい て ACK送信の開始を示す立下りを形成する" Low"が出力される。
[0056] 時刻 T11では、 (i)に示す受信サンプリングパルス信号 S107dにより（c)に示す CE C入力信号 S 113bをサンプリングし、 (k)に示す受信 ACKデータとして格納する。
[0057] 時刻 T12では、ヘッダーブロックの送受信が終了し、（g)に示す送信データ（立下り )出力エッジ生成パルス信号 S 109aが生成され、（a)に示す CEC出力信号 SI 11か ら次に送信されるデータブロックの 1ビット目のデータビットの開始を示す立下りを形 成する "Low"が出力される。また、（j)に示す送信ビットカウント信号は、次のデータ ブロックの送信開始が行われるため、 1にセットされる。
[0058] 時刻 T13では、データブロックの送受信が終了し、そのデータブロック内の EOMデ ータが" 1"となっており、送信終了を意味するため、（f)に示す送信終了パルス信号 S109bが生成され、時刻 T14にて（d)に示すステート信号 S105が「IDLE」状態へ 遷移し、送信が終了する。
[0059] 次に、「送信開始待ち」状態から「受信」状態へ遷移する動作について、図 5A〜図 5Dのタイミング図を用いて説明する。
[0060] まず時刻 T1では、（e)に示す送信開始待ち開始信号 S 103b'が生成される。
[0061] 時刻 T2では、時刻 T1で生成された送信開始待ち開始信号 S 103b'により（d)に示 すステート信号 S105は、「送信開始待ち」状態となる。
[0062] 時刻 T3では、（d)に示すステート信号 S 105が「送信開始待ち」状態である時に、 ( c)に示す CEC入力信号 S 113bにお 、て信号変化が発生したために、 (f)に示す C
EC入力立下りエッジ信号が発生する。
[0063] 時刻 T4では、時刻 T3で生成された CEC入力立下りエッジ信号により（d)に示すス テート信号 S105は、「IDLE」状態となる。また、（k)に示す受信ビットカウント信号 S1
07cは、 0にリセットされる。
[0064] 時刻 T5では、 (b)に示す通信相手側出力からスタートビットが送信され、そのスタ ートビットを認識した時に、（g)に示すスタート検出信号 S 106が生成される。
[0065] 時刻 T6では、時刻 T5にて生成されたスタート検出信号 S106により（d)に示すステ ート信号 S105は、「受信」状態となる。また、（k)に示す受信ビットカウント信号 S 107 cは、カウントアップされ、（1)に示す受信バイトカウント信号 S107bは 0にリセットされ、
(o)及び (p)に示すアドレスデコード信号 SI 10aについても、 0にリセットされる。
[0066] 時刻 T7では、 (i)に示す受信サンプリングパルス信号 S 107dにより（c)に示す CEC 入力信号 SI 13bをサンプリングし、 (j)に示すパラレル変換後受信データへシフトレ ジスタのように格納して 、く。
[0067] 時刻 T8では、（c)に示す CEC入力信号 S113bの立下りエッジにより、（k)に示す 受信ビットカウント信号 S107cは、カウントアップされる。
[0068] 時刻 T9では、（i)に示す受信サンプリングパルス信号 S107d、（k)に示す受信ビッ トカウント信号 S107c及び (1)に示す受信バイトカウント信号 S107bにより、これまで 格納した (j)に示すパラレル変換後受信データを (m)に示す受信アドレス (ィユシェ ータ）データ S 110cへ格納する。
[0069] 時刻 T10では、（i)に示す受信サンプリングパルス信号 S107d、（k)に示す受信ビ ットカウント信号 S 107c及び (1)に示す受信ノイトカウント信号 S 107bにより、 (j)に示 すパラレル変換後受信データを (n)に示す受信アドレス (デスティネーション)データ Sl lOcへ格納する。また、格納したアドレス（デスティネーション）データ SI 10cにより
、ダイレクトアドレス送信又はブロードキャスト送信であるかをデコードし、（o)及び (p) に示すアドレスデコード信号 S 110aを生成する。
[0070] 時刻 Tl 1では、（i)に示す受信サンプリングパルス信号 S 107d及び (k)に示す受 信ビットカウント信号 S107cにより、 (j)に示すパラレル変換後受信データを (r)に示 す受信 EOMデータ S 110eへ格納する。
[0071] 時刻 T12では、図 5A〜図 5Dには図示しない波形タイミング判定信号 S107a及び
(o)及び (p)に示すアドレスデコード信号 SI 10aにより、送信する ACKの値を決定し
、（s)に示す ACK出力（立下り）エッジ生成パルス信号 S 110bが生成され、（a)に示 す CEC出力信号 S 111から ACKの立下りを生成する "Low"が出力される。ここで、 図 5Aに示す ACKは" 0"出力時の場合を示している。
[0072] 時刻 T13では、（t)に示す ACK出力（立上り）エッジ生成パルス信号 S 110bが生 成され、（a)に示す CEC出力信号 Si l lから ACKの立上りを生成する" High"が出 力される。
[0073] 時刻 T14では、（c)に示す CEC入力信号 S 113bの立下りエッジにより、次のデー タブロックの受信開始が行われるため、（k)に示す受信ビットカウント信号 S 107cは、 1にセットされ、（1)に示す受信バイトカウント信号 S107bは、カウントアップされる。
[0074] 時刻 T15では、（i)に示す受信サンプリングパルス信号 S107d、（k)に示す受信ビ ットカウント信号 S 107c及び (1)に示す受信ノイトカウント信号 S 107bにより、 (j)に示 すパラレル変換後受信データを (q)に示す受信データ SI 10dへ格納する。
[0075] 時刻 T17では、（c)に示す CEC入力信号 S113bの次の立下りが時刻 T16より予め 決められた時間の間に認識されな力つたことから、送信が完了したとみなし、（h)に示 す受信データ待ち時間終了信号 S107eが生成され、時刻 T18にて (d)に示すステ ート信号 S105が「IDLE」状態へ遷移し、受信が終了する。
[0076] 次に、「送信」状態からバスロストを認識し「受信」状態へ遷移する動作について、図 6のタイミング図を用いて説明する。ただし、これまで説明した動作と同様な動作をす るタイミングについては説明を省略する。
[0077] 時刻 T1では、（d)に示すステート信号 S105は「送信」状態となっており、（i)に示す 送信データ（立下り）出力エッジ生成ノ ルス信号 S109aが生成され、（a)に示す CEC 出力信号 Si l lからスタートビットの開始を示す立下りを形成する" Low"が出力され る。ここで、（b)に示す通信相手側出力についても同タイミングにてスタートビットの開 始を示す立下りを形成する" Low"が出力されたものとする。また、（h)に示す調停期 間ゲートパルス信号 S109cが有効となり、調停監視動作が開始される。
[0078] 時刻 T2では、 (j)に示す送信データ（立上り）出力エッジ生成ノ ルス信号 S109aに 基づき、（a)に示す CEC出力信号 S111は" High"となり、同様に (b)に示す通信相 手側出力についても" High"となる。また (j)に示す送信データ（立上り）出力エッジ生 成パルス信号 S 109aを用い、調停監視回路 104内の調停結果の判定を行う。ここで は、（a)に示す CEC出力信号及び (b)に示す通信相手側出力は両方とも" Low" ( (a )に示す CEC出力信号が変化する直前の値を比較するため両方とも" Low"となる） となり全く同様な信号を出力して ヽるため、バスロストの認識はされな!、。
[0079] 時刻 T3では、 (i)に示す送信データ（立下り）出力エッジ生成パルス信号 S109aに 基づき、（a)に示す CEC出力信号 S111は "Low"となり、同様に (b)に示す通信相 手側出力についても "Low"となる。また (i)に示す送信データ（立下り）出力エッジ生 成パルス信号 S 109aを用い、調停監視回路 104内の調停結果の判定を行う。ここで は、（a)に示す CEC出力信号及び (b)に示す通信相手側出力は両方とも" High" ( ( a)に示す CEC出力信号が変化する直前の値を比較するため両方とも" High"となる )となり全く同様な信号を出力しているため、バスロストの認識はされない。
[0080] 時刻 T4では、（k)に示す受信サンプリングパルス信号 S107dを用い、調停監視回 路 104内の調停結果の判定を行う。ここでは、（a)に示す CEC出力信号 S111及び（ b)に示す通信相手側出力は両方とも" 0"出力しており、 "Low"となり全く同様な信号 を出力しているため、バスロストの認識はされない。
[0081] 時刻 T5では、 (k)に示す受信サンプリングパルス信号 S107dを用い、調停監視回 路 104内の調停結果の判定を行う。ここで、 （a)に示す CEC出力信号 S111は、 "1" 出力、（b)に示す通信相手側出力は、" 0"出力しており、（c)に示す CEC入力信号 S 113bは" 0"となるため、調停監視回路 104にて (f)に示すバスロスト検出信号 S104 が生成され、時刻 T6にて（d)に示すステート信号 S 105が「受信」状態へ遷移し、以 後受信時の動作と同様となる。
[0082] 次に、「受信」状態から「強制 LOW送信」状態へ遷移する動作について、図 7のタイ ミング図を用いて説明する。ただし、これまで説明した動作と同様な動作をするタイミ ングについては説明を省略する。
[0083] 時刻 T2では、時刻 T1よりデータビットの周期（立下りから立下りまでの時間）力 規 格により決められたタイミングを MIN値より少ない方向に満足しない波形が（b)に示 す通信相手側出力より送信されたものとする。ここで、図 7では図示しない強制 LOW 送信条件検出信号 S107gが生成され、更に強制 LOW送信制御回路 108により、 (f )に示す強制 LOW送信開始パルス信号 S108が生成される。
[0084] 時刻 T3では、時刻 T2にて生成された (f)に示す強制 LOW送信開始パルス信号 S 108をもとに（a)に示す CEC出力信号 S111より" Low"が出力されると同時に、 (d) に示すステート信号 S105は「強制 LOW送信」状態へ遷移する。
[0085] 時刻 T4では、時刻 T3より予め決められた時間が経過した後、（a)に示す CEC出力 信号 S111を" High"にすると同時に、（d)に示すステート信号 S105は、「IDLE」状 態へ遷移して強制 LOW送信を終了する。
[0086] 次に、「送信」状態力 受信相手力もの強制 LOW送信を認識し「IDLE」状態へ遷 移する動作について、図 8のタイミング図を用いて説明する。ただし、これまで説明し た動作と同様な動作をするタイミングについては説明を省略する。
[0087] 時刻 T1では、（d)に示すステート信号 S105は「送信」状態となっており、（b)に示 す通信相手側出力において強制 LOW送信の立下りを形成する" Low"が出力され たものとする。ここで、 （c)に示す CEC入力信号 SI 13bにおいても立下りを形成する "Low"が入力され、波形タイミング判定回路 107の内部カウンタがリセットされ、カウ ントアップを開始する。
[0088] 時刻 T2では、波形タイミング判定回路 107の内部カウンタが予め決められた時間 に到達することにより、強制 LOW送信と認識し、（f)に示す他者強制 LOW送信条件 検出信号 S107fを生成し、時刻 T3にて、（d)に示すステート信号 S105を「IDLE」状 態へ遷移し、時刻 T4にて (a)に示す CEC出力信号 SI 11から" High"を出力（ここで 、既に" High"出力している場合は、変化無しとなる）する。また、 (b)に示す通信相 手側出力においては、規定の期間" Low"を出力した後、 "High"出力を行う。ここで 、この通信処理が行われた後、送信側である CEC通信回路 100は、同様のデータの 再送信を行うこととなる。
[0089] 次に、「受信」状態から他者からの強制 LOW送信を認識し「IDLE」状態へ遷移す る動作について、図 9のタイミング図を用いて説明する。ただし、これまで説明した動 作と同様な動作をするタイミングについては説明を省略する。
[0090] まず、（c)に示す通信相手側出力（その 2)は、（b)に示す通信相手側出力と同様、 CEC通信を行う相手側の出力を示しており、 (a)に示す CEC出力信号 SI 11を含め 、 3つの信号のワイヤード ANDが（d)に示す CEC入力信号 SI 13bとなっている。ま た、図 9に示す通信例は、（b)に示す通信相手側出力を生成する CEC通信回路から (c)に示す通信相手側出力（その 2)を生成する CEC通信回路へデータ送信を行つ ているものとし、着目している CEC通信回路 100においては、無関係のデータ送信と した場合を想定している。
[0091] 期間 T1では、（c)に示す通信相手側出力（その 2)を生成する CEC通信回路から（ b)に示す通信相手側出力を生成する CEC通信回路へ ACKを送信しており、着目し ている CEC通信回路 100には無関係のデータ送信であるため、 ACK送信は行わず 、何も動作しない。
[0092] 時刻 T2では、 (b)に示す通信相手側出力から強制 LOW送信条件となる異常波形 が送信され、（c)に示す通信相手側出力（その 2)は強制 LOW送信の立下りを形成 する" Low"を出力する。ここで、（d)に示す CEC入力信号 S113bにおいても立下り エッジを形成する" Low"が入力され、波形タイミング判定回路 107の内部カウンタが リセットされ、カウントアップを開始する。
[0093] 時刻 T3では、波形タイミング判定回路 107の内部カウンタが予め決められた時間 に到達することにより、強制 LOW送信と認識し、（g)に示す他者強制 LOW送信条件 検出信号 S107fを生成し、時刻 T4にて、（e)に示すステート信号 S105を「IDLE」状 態へ遷移する。
[0094] 時刻 T5では、（c)に示す通信相手側出力（その 2)にお 、ては、規定の期間" Low "を出力した後、 "High"出力を行う。ここで、この通信処理が行われた後、送信側で ある (b)に示す通信相手側出力を生成する CEC通信回路は、同様のデータの再送 信を行うこととなる。
[0095] 以上のように、本実施の形態 1による CEC通信回路 100によれば、 CEC通信を実 現するための割込信号 SI 12bをトリガとするソフトウェア処理力 送信の場合は、コン トローラ 114からの制御データ SI 14aとして、送信を開始するためのトリガとなる送信 要求信号 S 103aの生成及び送信データ設定信号 S 109dの設定と、観測データ S 1 14bとして、割込信号 S 112bの識別情報である割込識別データ S 112cの観測のみ となり、受信の場合は、コントローラ 114への観測データ 114bとして与えられる、受信 アドレスデータ S110c、受信データ S110d、受信 EOMデータ Sl lOe及び割込識別 データ S 112cの観測並びに受信データ Sl lOdにより送られるコマンドの解読及び実 行のみとなるため、これまで必要としていたソフトウェア処理を大幅に削減することが できる。
[0096] し力も、 CEC通信を少量のソフトウェア処理にて実現できるため、 CPUパフォーマ ンス低下を最小限に抑えることができ、また CEC通信のコマンド解釈後のアプリケー シヨン処理に CPU資源を有効に割当てることができるため、より多くのコマンドについ て対応することができる。
[0097] また、 Nチャネル MOSトランジスタ 'オープンドレイン端子 113を備えるようにしたの で、 LSI外部に双方向信号へ変換するための回路が不要となり、プリント基板上の部 品点数を削減する効果がある。
[0098] 《実施の形態 2》
図 10は、本発明の実施の形態 2に係る単線双方向通信装置の構成を示すブロック 図であり、図 10において、図 2と同一符号は同一又は相当する部分を示している。具 体的な通信として CEC通信を想定して ヽる。
[0099] コントローラ 214は、 CEC通信回路 200を制御するための制御データ S214aを出 力する。
[0100] この制御データ S214aの 1つとして、ハードソフト処理選択信号 S201が出力され、 このハードソフト処理選択信号 S 201は、実施の形態 1においてハードウェアにて行 つていた一部の処理において、ソフトウェアによる制御でも処理を可能とするように実 施の形態 2は構成されており、そのハード処理及びソフト処理のどちらかを選択する ための信号である。更にソフト処理選択時に使用する、強制 LOW送信開始及び終 了要求信号 S203a、送信継続及び終了設定信号 S209a、受信時 ACK出力設定信 号 S210aが制御データ S214aより加えて出力される。
[0101] また、 CEC通信回路 200での処理結果を観測するための観測データ S214bがコ ントローラ 214に入力される。この観測データ S214bでは、実施の形態 1で使用した 受信アドレスデータ S110c、受信データ S110d、受信 EOMデータ Sl lOeに加え、 受信 ACKデータ S209b、波形タイミング判定結果信号 S107aが入力される。
[0102] トリガパルス生成回路 203は、送信要求信号 S 103a及び強制 LOW送信開始及び 終了要求信号 S203aが入力される。この強制 LOW送信開始及び終了要求信号 S2 03aは、 CEC通信回路 200の動作状態を表すステート信号 S 105において、「強制し OW送信」状態への遷移及び「強制 LOW送信」状態から「IDLE」状態への遷移をソ フト処理にて制御する場合に要求される。また、この強制 LOW送信開始及び終了要 求信号 S203aをもとに強制 LOW送信開始及び終了要求トリガパルス信号 S203bが 生成され、強制 LOW送信開始を要求するトリガパルスは、後述する強制 LOW送信 制御回路 208へ入力され、強制 LOW送信終了を要求するトリガパルスは、後述する ステート決定回路 205へ入力される。
[0103] ステート決定回路 205は、実施の形態 1でのステート決定回路 105と同様の入力に 追加して、ハードソフト処理選択信号 S201と、強制 LOW送信開始及び終了要求トリ ガパルス信号 S203bのうちの強制 LOW送信終了を要求するトリガパルスとが入力さ れ、ハードソフト処理選択信号 S 201によりソフト処理が選択されて ヽる場合において 、ステート信号 S 105は、入力される強制 LOW送信開始及び終了要求トリガパルス 信号 S 203bに従って、「強制 LOW送信」状態から「IDLE」状態への遷移が行われる
[0104] 強制 LOW送信制御回路 208は、強制 LOW送信条件検出信号 S107gの入力に 追加して、ハードソフト処理選択信号 S201と、強制 LOW送信開始及び終了要求トリ ガパルス信号 S203bのうちの強制 LOW送信開始を要求するトリガパルスとが入力さ れ、ハードソフト処理選択信号 S 201によりソフト処理が選択されて ヽる場合において 、強制 LOW送信開始パルス信号 S108は、入力される強制 LOW送信開始及び終 了要求トリガパルス信号 S203bをもとに生成され、出力される。
[0105] 送信制御回路 209は、実施の形態 1での送信制御回路 109と同様の入力に追加し て、ハードソフト処理選択信号 S201と、送信継続及び終了設定信号 S209aとが入 力される。更に受信 ACKデータ S209bが出力され、コントローラ 214の観測データ S 214bの 1つとして入力される。ここで、ハードソフト処理選択信号 S201によりソフト処 理が選択されている場合において、コントローラ 214によるソフト処理にて、送信デー タ設定信号 S109d及び受信 ACKデータ S209bをもとにして、次の送信の継続又は 終了を決定し、制御データ S214aの 1つである送信継続及び終了設定信号 S209a にて送信及び回路状態遷移の制御を行い、これにより送信終了パルス信号 S109b の生成が制御される。
[0106] 受信制御回路 210は、実施の形態 1での受信制御回路 110と同様の入力に追加し て、ハードソフト処理選択信号 S201及び受信時 ACK出力設定信号 S210aが入力 され、ハードソフト処理選択信号 S201によりソフト処理が選択されている場合におい て、コントローラ 214によるソフト処理にて、受信アドレスデータ S110c、受信データ S 110d、受信 EOMデータ Sl lOe及び波形タイミング判定結果信号 S107aをもとにし て、受信時 ACK出力設定信号 S210aにて送信する ACKの値を設定し、送信及び 回路状態遷移の制御を行い、これにより ACK出力エッジ生成パルス信号 S 110bの 生成が制御される。
[0107] 割込信号発生回路 212は、ハード処理選択時に生成する割込生成エッジ信号 S1 12aと、ソフト処理選択時に生成する割込生成エッジ信号 (ソフト処理選択時) S212a とが入力され、これら 2つの信号を用いて、ハードソフト処理選択信号 S 201に従って 、割込信号 S112b及び割込識別データ S112cを生成及び出力し、割込信号 S112 bは、コントローラ 214に入力され、ソフト処理の開始トリガとして用いられ、割込識別 信号 S112cは、観測データ S214bの 1つとしてコントローラ 214に入力され、割込信 号の識別データとして用いられる。
[0108] また、ここでハード処理又はソフト処理の選択は、データ通信のヘッダーブロックや データブロックなどのブロック単位にて自由に切り替えることが可能である。 [0109] 以上のように、本実施の形態 2による CEC通信回路 200によれば、強制 LOW送信 開始終了、送信時の ACK判定及び受信時の ACK出力の処理について、ハード処 理及びソフト処理の 2つの処理を選択できるため、例えば異常な通信が発生し、 2つ の処理のどちらか一方の処理にぉ 、て正常な処理をしな!、場合にぉ 、ても、もう一 方の処理に切り替えることにより、ハード修正をせずとも通信をすることが可能である
[0110] また、送信時の ACK判定及び受信時の ACK出力につ 、て、例えば今後、規格で 新たな通信プロトコル (例えば、 ACK判定などに係わる追加規格など）が追加された 場合に、ハード処理では現在の規格に対応しているため、新たな通信プロトコルを異 常通信と判断してしまうが、ソフト処理では、新たな通信プロトコルを踏まえたプロダラ ムを作成し、ソフトにて ACK判定及び出力を行えるため、ハード修正をせずとも新た な通信に対応することが可能である。
[0111] 更に、受信時の ACK出力について、データブロックにて送られる処理コマンドであ るデータにっ ヽてソフト処理にて解釈し、その解釈結果により ACK送信を決定した い場合 (例えば、その解釈したコマンドをシステム上、現在処理できない場合など）に おいて、ハード処理では、データにおいては抜き取るのみで、 ACK出力は、送信さ れる波形タイミングの結果により決定されるため、システム上の処理負荷などの考慮 をせずに ACKを返し、通信を続けてしまうが、一方ソフト処理では、 ACK出力をソフ ト処理にて設定することができるため、データのコマンド解釈及びシステム上の処理 負荷なども考慮して ACK出力に反映することが可能となる。
[0112] 《実施の形態 3》
図 11は、本発明の実施の形態 3に係る単線双方向通信装置の構成を示すブロック 図であり、図 11において、図 2及び図 10と同一符号は同一又は相当する部分を示し ている。また本実施の形態 3においては、 CEC通信の実現に加え AV. Link通信に ついても対応可能な単線双方向通信装置を構成しており、これまでに示した Nチヤ ネル MOSトランジスタ.オープンドレイン端子 113の入出力信号は、 CECZAV. Li nk信号 S313a、 CEC/AV. Link人力信号 S313bとなり、人力同期ィ匕回路 102の 出力信号は、同期化 CECZAV. Link入力信号 S302、データ出力回路 111の出 力信号は、 CEC/AV. Link出力信号 S311となり、 2つの通信に対応するため信号 名を変えているのみで、機能としては同一のものである。
[0113] コントローラ 314は、 CECZAV. Link通信回路 300を制御するための制御データ S314aを出力する。この制御データ S314aの 1つとして、 CECZAV. Link通信選 択信号 S301が出力され、この CECZAV. Link通信選択信号 S 301により、 CEC 通信又は AV. Link通信のどちらの通信についても対応可能となるように実施の形 態 3は構成されており、その CEC通信及び AV. Link通信のどちらかを選択するため の信号である。また、 CECZAV. Link通信回路 300での処理結果を観測するため の観測データ S314bの 1つとして、受信アプリケーション識別データ S315bが加えて コントローラ 314に入力される。
[0114] 駆動クロック生成回路 301は、 CEC/AV. Link通信選択信号 S301が入力され、 AV. Link通信を選択した場合は、 CEC通信を選択した時に発生する駆動クロック S 101bの 2倍の周期の駆動クロック SlOlbが発生する。ここで、 CEC通信の波形タイミ ングに比べ、 AV. Link通信の波形タイミングは全て 2倍の周期として規定してあるた め、 CECZAV. Link通信回路 300の駆動クロックを 2倍の周期とすることで、同じ通 信フォーマットを形成する部分の処理を行う回路において、 CEC通信と AV. Link通 信との 2つの通信を 1つの回路にて共有ィ匕することが可能となる。
[0115] 受信スタート検出回路 306は、 CECZAV. Link通信選択信号 S301が入力され、 CEC通信が選択された場合は、実施の形態 1と同様の処理が行われ、 AV. Link通 信が選択された場合は、スタートビット検出信号 S306aを生成及び出力し、後述する 追加シーケンス検出回路（SQ) 315へ入力される。更に追加シーケンス検出回路 31 5により AV. Link通信フォーマットにおいて追加されるスタートシーケンス内の 3ビッ トのデータ" 110"が検出された後に発生する追加シーケンス検出信号 S315aが入 力され、この追加シーケンス検出信号 S315aをもとにスタート検出信号 S106が生成 され、出力される。
[0116] 追加シーケンス検出回路 315は、スタートビット検出信号 S306a、追加シーケンス タイミングパルス信号 S307a、受信サンプリングパルス信号 S107d、受信ビットカウン ト信号 S107c、受信バイトカウント信号 S107b、パラレル変換後受信データ S310a が入力され、これら入力信号をもとに上記にて説明した追加シーケンス検出信号 S 3 15aを生成し、出力し、「受信」状態となった後に、更に AV. Link通信フォーマットに ぉ 、て追加される 3ビットのアプリケーション識別データの受信を行、、受信アプリケ ーシヨン識別データ S315bが出力され、コントローラ 314の入力である観測データ S3 14bの 1つとして入力される。
[0117] 波形タイミング判定回路 307は、 CECZAV. Link通信選択信号 S301が入力され 、 CEC通信が選択された場合は、実施の形態 1と同様の処理が行われ、 AV. Link 通信が選択された場合は、 AV. Link通信フォーマットにおいて追加されるスタートシ 一ケンス内の 3ビットのデーダ '110"及び 3ビットのアプリケーション識別データのタイ ミングを示す追加シーケンスタイミングパルス信号 S307aを出力し、追加シーケンス 検出回路 315へ入力される。また出力される受信バイトカウント信号 S107b、受信ビ ットカウント信号 S 107cについても、入力されるスタートビット検出信号 S306aを使用 して、これらの追加シーケンスを考慮した形で生成され出力される。
[0118] 送信制御回路 309は、 CEC/AV. Link通信選択信号 S301が入力され、 CEC通 信が選択された場合は、実施の形態 2と同様の処理が行われ、 AV. Link通信が選 択された場合は、 AV. Link通信フォーマットにおいて追加される 3ビットのスタートシ 一ケンス内の 3ビットのデータ" 110"を追加して送信し、送信データ設定信号 S309d に追加されて入力される送信アプリケーション識別データに従って、 AV. Link通信 フォーマットに追加される 3ビットのアプリケーション識別データの送信を行う。その後 の送信に関しては、実施の形態 2に示す CEC通信と同様にヘッダーブロック、データ ブロックの順で送信が行われる。
[0119] 受信制御回路 310は、実施の形態 2の動作に追加して、前記追加シーケンス検出 回路 315においてアプリケーション識別データの受信に使用するために入力される、 サンプリングした受信データをパラレル変換したパラレル変換後受信データ S310aを 出力する処理が行われる。
[0120] 次に、上記に示すように構成される CECZAV. Link通信回路 300の AV. Link選 択時の「送信」時における動作について、図 12のタイミング図を用いて説明する。た だし、実施の形態 1にて説明した動作と同様な動作をするタイミングについては説明 を省略する。
[0121] まず時刻 T1では、（g)に示す送信データ（立下り）出力エッジ生成パルス信号 S 10 9aが生成され、（a)に示す CECZAV. Link出力信号 S311からスタートビットの終 了を示す立下り及びスタートシーケンス内の 3ビットの固定デーダ '110"の 1ビット目 のデータ（"1")の開始を示す立下りを形成する" Low"が出力される。また、（j)に示 す送信ビットカウント信号はカウントアップされる。
[0122] 時刻 T2では、スタートシーケンス内の 3ビットの固定データ" 110"の送信が終了し、 続けて 3ビットのアプリケーション識別データの送信が開始する。ここで、 （j)に示す送 信ビットカウント信号は、アプリケーション識別データの送信に伴い 1にセットされる。
[0123] 時刻 T3では、アプリケーション識別データの送信が終了し、イニシエータアドレスの 送信が開始する。ここで、 (j)に示す送信ビットカウント信号は、イニシエータアドレス の送信に伴い 1にセットされる。また、これ以降の送信処理の動作については、実施 の形態 1と同様の動作が行われる。
[0124] 次に、 AV. Link選択時の「送信開始待ち」状態から「受信」状態へ遷移する動作 について、図 13A及び図 13Bのタイミング図を用いて説明する。ただし、実施の形態 1にて説明した動作と同様な動作をするタイミングについては説明を省略する。
[0125] まず時刻 T1では、 （b)に示す通信相手側力 のスタートシーケンス内のスタートビ ットが送信され、そのスタートビットを認識した時に、（g)に示すスタートビット検出信号 S306aが生成される。また、（h)及び (i)に示す追加シーケンスタイミングノ ルス信号 S307aは 0にリセットされる。
[0126] 時刻 T2では、時刻 T1にて生成されたスタートビット検出信号 S306aにより、（p)に 示す受信バイトカウント信号 S 107bが 0にリセットされる。
[0127] 時刻 T3では、（b)に示す通信相手側力 のスタートシーケンス内の 3ビットの固定 データ" 110"が送信され、その 3ビットの固定データをもとにして、（m)に示す受信サ ンプリングパルス信号 S107d、（o)に示す受信ビットカウント信号 S107c、（p)に示す 受信バイトカウント信号 S107b、（h)及び (i)に示す追加シーケンスタイミングパルス 信号 S307aにより、（n)に示すパラレル変換後受信データ S310aをロードし、その口 ードした値が 3ビットの固定データ" 110"と一致した時に、（h)に示す追加シーケンス タイミングパルス（スタートシーケンス）信号 S307aが 1にセットされ、 （j)に示すスター ト検出信号 S106が生成される。
[0128] 時刻 T4では、時刻 T3にて生成されたスタート検出信号 S106により（d)に示すステ ート信号 S105は、「受信」状態となる。また、（o)に示す受信ビットカウント信号 S107 cは、追加シーケンスであるアプリケーション識別データの受信のため、 1にセットされ 、（s)及び (t)に示すアドレスデコード信号 S 110aについても、 0にリセットされる。
[0129] 時刻 T5では、（m)に示す受信サンプリングパルス信号 S107d、（o)に示す受信ビ ットカウント信号 S107c、（p)に示す受信バイトカウント信号 S107b、（h)及び (i)に示 す追加シーケンスタイミングパルス信号 S307aにより、 (n)に示すパラレル変換後受 信データ S310aを (k)に示す受信アプリケーション識別データ S315bへ格納する。
[0130] 時刻 T6では、 (b)に示す通信相手側力 のアプリケーション識別データの送信が 終了するとともに、 (i)に示す追加シーケンスタイミングパルス (アプリケーション識別 データ）信号 S307aは、 1にセットされる。
[0131] 時刻 T7では、（o)に示す受信ビットカウント信号 S107cは、イニシエータアドレスの 受信のため、 1にセットされる。また、これ以降の受信処理の動作については、実施の 形態 1と同様の動作が行われる。
[0132] 以上のように、本実施の形態 3による CECZAV. Link通信回路 300によれば、 C EC/AV. Link通信回路 300内のカウンタなど時間を測定する機能において、 2つ の通信機能での共通フォーマット部の処理に関して回路共有ィ匕が可能となり、 AV. Link通信の追加シーケンスにのみ対応する少量の回路変更及び回路追加を行うの みで、大幅に回路規模を削減した形で、 CEC通信及び AV. Link通信の 2つの通信 フォーマットに対応することが可能となる。
[0133] 《実施の形態 4》
図 14は、本発明の実施の形態 4に係る単線双方向通信装置の構成を示すブロック 図であり、図 14において、図 2、図 10及び図 11と同一符号は同一又は相当する部 分を示している。具体的な通信として、 CEC通信及び AV. Link通信を想定している
[0134] コントローラ 414は、 CEC/AV. Link通信回路 400を制御するための制御データ S414aを出力する。この制御データ S414aの 1つとして、波形タイミング設定信号 S4 01が出力される。この波形タイミング設定信号 S401は、送信時のスタートビット波形 タイミングの立上り（図 1Bの T3)及び立下り（図 1Bの T6)、受信時のスタートビット波 形タイミングの立上り MIN値（図 1Bの T2)、立上り MAX値（図 1Bの T4)、立下り Ml N値（図 IBの T5)、立下り MAX値（図 IBの Τ7)、更に送信時のデータビット波形タ イミングの" 0"出力時の立上り（図 1Cの Τ14)、 "1"出力時の立上り（図 1Cの Τ10)、 " 0"及び "1 "出力時の立下り（図 1Cの時刻 T17)、受信時のデータビット波形タイミン グの" 0"出力受信時の立上り ΜΙΝ値（図 1Cの T13)及び立上り MAX値（図 1Cの T1 5)、 "1"出力受信時の立上り MIN値（図 1Cの T9)及び立上り MAX値（図 1Cの Tl 1 )、 "0"及び" 1"出力受信時の立下り MIN値（図 1Cの T16)及び立下り MAX値（図 1 Cの T18)、そして、受信サンプリングポイント（図 1Cの T12)のタイミングを独立に設 定するための信号であり、更に強制 LOW送信する時間や、強制 LOW送信を認識す る時間、次の受信データを待つ限界時間についてのタイミング設定信号も含まれる。
[0135] ステート決定回路 405は、実施の形態 2で示す入出力信号の他に、コントローラ 41 4からの制御データ S414aの 1つである波形タイミング設定信号 S401が入力される。 このステート決定回路 405に入力される波形タイミング設定信号 S401は、上記に示 す強制 LOW送信する時間を設定する波形タイミング設定信号 S401が入力され、こ れにより「強制 LOW送信」状態へ遷移してから「IDLE」状態へ遷移するまでの時間 を任意に設定することが可能となっている。
[0136] 受信スタート検出回路 406は、実施の形態 3で示す入出力信号の他に、コントロー ラ 414からの制御データ S414aの 1つである波形タイミング設定信号 S401が入力さ れる。この受信スタート検出回路 406に入力される波形タイミング設定信号 S401は、 上記に示す受信時のスタートビット波形タイミングの立上り MIN値（図 1Bの T2)、立 上り MAX値（図 1Bの T4)、立下り MIN値（図 IBの Τ5)、立下り MAX値（図 IBの Τ7 )のタイミングを設定する 4つの波形タイミング設定信号 S401が入力され、スタートビ ット受信認識条件を任意に設定することが可能となっている。
[0137] 波形タイミング判定回路 407は、実施の形態 3で示す入出力信号の他に、コント口 ーラ 414からの制御データ S414aの 1つである波形タイミング設定信号 S401が入力 される。この波形タイミング判定回路 407に入力される波形タイミング設定信号 S401 は、上記に示す受信時のデータビット波形タイミングの" 0"出力受信時の立上り MIN 値（図 1Cの T13)及び立上り MAX値（図 1Cの T15)、 "1"出力受信時の立上り MIN 値（図 1Cの Τ9)及び立上り MAX値（図 1Cの Tl 1)、 "0"及び" 1"出力受信時の立 下り MIN値（図 1Cの T16)及び立下り MAX値（図 1Cの T18)、そして、受信サンプリ ングポイント（図 1Cの T12)のタイミング及び強制 LOW送信を認識する時間、次の受 信データを待つ限界時間についてのタイミングを設定する 9つの波形タイミング設定 信号 S401が入力され、データビットの波形タイミングチェック条件、強制 LOW送信 認識条件を任意に設定することが可能となり、また、「受信」状態より「IDLE」状態へ 遷移するまでの時間、つまり受信データ待ち時間終了信号 S107eの発生を任意に 設定することが可能となって 、る。
[0138] 送信制御回路 409は、実施の形態 3で示す入出力信号のほかに、コントローラ 414 力もの制御データ S414aの 1つである波形タイミング設定信号 S401が入力される。 この送信制御回路 409に入力される波形タイミング設定信号 S401は、上記に示す 送信時のスタートビット波形タイミングの立上り（図 1Bの T3)及び立下り（図 1Bの T6)
、送信時のデータビット波形タイミングの" 0"出力時の立上り（図 1Cの T14)、 "1"出 力時の立上り（図 1Cの Τ10)、 "0"及び" 1"出力時の立下り（図 1Cの T17)のタイミン グを設定する 5つの波形タイミング設定信号 S401が入力され、送信時のスタートビッ トゃデータビットの全ての送信タイミングを任意に設定することが可能となっている。
[0139] 受信制御回路 410は、実施の形態 3で示す入出力信号のほかに、コントローラ 414 力もの制御データ S414aの 1つである波形タイミング設定信号 S401が入力される。 この受信制御回路 410に入力される波形タイミング設定信号 S401は、上記に示す A CK送信時のデータビット波形タイミングの" 0"出力時の立上り（図 1Cの T14)のタイミ ングを設定する波形タイミング設定信号 S401が入力され、 ACK送信において" 0"を 出力する場合の立上りのタイミングを任意に設定することが可能となっている。
[0140] 以上のように、本実施の形態 4による CECZAV. Link通信回路 400によれば、規 格を満足しな 、波形を出力する相手と通信をしなければならな 、場合にぉ 、ても、 受信時のデータタイミングチェック条件を任意に設定することが可能であり、波形タイ ミング設定信号 S401にてタイミング調整した通信が可能となる。
[0141] また、正常な信号を送信して!/、る場合にぉ 、ても、通信相手と接続されるケーブル などにより、通信相手に届くまでに波形なまりなどが発生した結果、異常通信となって しまう場合においても、送信時のタイミングを任意に設定することが可能であるので、 接続環境などを考慮し、正常に送信できるように送信エッジのタイミングを調整した通 信が可能となる。
[0142] 更に今後、通信プロトコルは同様で、通信速度を速めた規格などが出てきた場合に おいても送受信の全ての波形タイミングを任意に設定できるため、例えば、倍速にて 通信したい場合は、全ての波形タイミング設定を 1Z2に設定することで、対応するこ とが可能となる。
[0143] 《実施の形態 5》
図 15は、本発明の実施の形態 5に係る単線双方向通信装置の構成を示すブロック 図であり、図 15において、図 2、図 10、図 11及び図 14と同一符号は同一又は相当 する部分を示している。具体的な通信として、 CEC通信及び AV. Link通信を想定し ている。
[0144] コントローラ 514は、 CECZAV. Link通信回路 500を制御するための制御データ S514aを出力する。
[0145] この制御データ 514aの 1つとして、調停期間設定信号 S501が出力される。この調 停期間設定信号 S501は、立下りから調停監視処理を行わない期間及び立上りから 調停監視処理を行わない期間を設定するための信号である。
[0146] 調停期間調整回路 (PER) 516は、調停期間設定信号 S501、同期化 CEC/AV . Link入力信号 S302及び調停期間ゲートパルス信号 S109cが入力され、同期化 C EC/AV. Link入力信号 S302の立下りより内部カウンタによるカウントアップを始め 、調停期間設定信号 S501による設定値になるまでは、調停期間を有効とせず、また 立上りより内部カウンタによるカウントアップを始め、調停期間設定信号 S501による 設定値になるまでは、調停期間を有効としないように、調停期間ゲートパルス信号 S1 09cをもとに調整し、調整後調停期間ゲートパルス信号 S516を生成し、出力する。
[0147] 調停監視回路 504は、 CECZAV. Link出力信号 S311及び同期化CECZAV. Link入力信号 S302が入力され、これら 2つの信号のタイミングを調整し、同一タイミ ングにした後、これら 2つの信号の比較を行い、更に入力される調整後調停期間ゲー トパルス信号 S516を有効期間として駆動クロック SlOlbのパルス毎に前記 2つの信 号の比較結果を反映する。これら 2つの信号の比較結果が等しくな 、場合にはバス ロストとして認識し、バスロスト検出信号 S104を出力する。
[0148] 以上のように、 CEC通信では、信号の立上りや立下りの波形なまりの許容範囲が規 格で決められており、実施の形態 4においては、許容範囲に係わらず固定のサンプリ ングポイントによる調停監視を行うため、許容範囲を超える波形なまりに対してのバス ロスト処理を行うことができず、また許容範囲を超えるタイミングで、もし CECZAV. L ink通信回路 400の入出力信号である CECZAV. Link出力信号 S311と CECZA V. Link入力信号 S313bとの比較が異なる場合は、他者からの送信が行われている と考えられるので、その場合のバスロストの認識ができず、最悪、調停監視できず複 数の送信が成立し異常な通信状態となってしまう可能性があるが、本実施の形態 5に よる CECZAV. Link通信回路 500によれば、許容範囲においてのみ調停監視処 理をせず、その許容範囲を超えるタイミングでは、駆動クロック SlOlb毎に調停監視 処理を行うことができるので、上記に示す異常通信を引き起こさないことが可能となる
[0149] 《実施の形態 6》
図 16は、本発明の実施の形態 6に係る単線双方向通信装置の構成を示すブロック 図であり、図 16において、図 2、図 10、図 11、図 14及び図 15と同一符号は同一又 は相当する部分を示している。具体的な通信として、 CEC通信及び AV. Link通信 を想定している。
[0150] 波形なまり検出回路 (DEG) 617は、入力されるステート信号 S105の状態に従って 、 CECZAV. Link出力信号 S311及び同期化 CECZAV. Link入力信号 S302 が入力され、これら 2つの信号のタイミングを調整し、同一タイミングにした後、これら 2 つの信号の立下り及び立上りの差分を検出し、波形なまり値検出信号 S617を出力 する。
[0151] 送信タイミング設定値調整回路 (SET) 618は、波形なまり値検出信号 S617及び 波形タイミング設定信号 S401のうち送信タイミングを設定する信号のみが入力され、 具体的には、送信時のスタートビット波形タイミングの立上り（図 1Bの T3)及び立下り (図 1Bの T6)、送信時のデータビット波形タイミングの" 0"出力時の立上り（図 1Cの T 14)、 "1"出力時の立上り（図 1Cの T10)、 "0"及び" 1"出力時の立下り（図 1Cの時 刻 Τ17)、強制 LOW送信する時間を設定するタイミング設定信号である。そこで、入 力される波形なまり値検出信号 S617において立下り波形なまり値を入力される立下 りを形成する波形タイミング設定値より減算し、また入力される波形なまり値検出信号 S617において立上り波形なまり値を入力される立上りを形成する波形タイミング設定 値より減算することにより、調整後送信波形タイミング設定信号 S618を生成し、出力 する。
[0152] ステート決定回路 405には、実施の形態 4にて入力される波形タイミング設定信号
S401の代わりに、調整後送信波形タイミング設定信号 S618が入力される。
[0153] 送信制御回路 409には、実施の形態 4にて入力される波形タイミング設定信号 S40
1の代わりに、調整後送信波形タイミング設定信号 S618が入力される。
[0154] 受信制御回路 410には、実施の形態 4にて入力される波形タイミング設定信号 S40
1の代わりに、調整後送信波形タイミング設定信号 S618が入力される。
[0155] 以上のように、本実施の形態 6による CECZAV. Link通信回路 600によれば、通 信相手との接続状況による信号なまりを考慮した送信が可能となり、受信側が受け取 る波形において、規格で決められた基準となる波形とすることができるため、通信環 境毎に最適な通信が可能となる。
[0156] 《実施の形態 7》
図 17は、本発明の実施の形態 3〜6のいずれかに係る単線双方向通信装置を用 いたシステムの構成を示すブロック図であり、具体的な通信として、 CEC通信及び A
V. Link通信を想定している。
[0157] 図 17の CECZAV. Link通信システム 700では、基準クロック入力端子 704より基 準クロック S700aが入力され、後述するコントローラ 703及び駆動クロック生成回路 7
02へと入力される。コントローラ 703は、組み込まれるセットのシステムコントローラの 働きちする。 [0158] CEC/AV. Link通信入力端子 705は、 CEC通信又は AV. Link通信バスより C EC/AV. Link入力信号 S700bがシステム内部へと入力され、後述する CECZA V. Link通信回路 701へ入力される。ここで、 CECZAV. Link通信入力端子 705 は、実際は実施の形態 3〜6に示すように双方向端子であるが、便宜上入力端子とし ているだけである。
[0159] 駆動クロック生成回路 702は、コントローラ 703からの制御データ S703が実施の形 態 3にて説明した CECZAV. Link通信選択信号 S301として入力され、駆動クロッ ク S702力 S出力され、 CEC/AV. Link通信回路 701に入力される。
[0160] CEC/AV. Link通信回路 701は、駆動クロック S702、 CEC/AV. Link入力信 号 S700b及び制御データ S703力入力される。この CECZAV. Link通信回路 701 は、観測データ S701a及び割込信号 S701bを出力し、コントローラ 703へ入力され る。
[0161] コントローラ 703は、入力される基準クロック S700aをもとに、このコントローラ 703を 駆動するクロックを内部にて生成する。またコントローラ 703は、複数の動作モードを 有し、通常モード、低速モード、とりわけ低消費電力を実現するための停止モードも 備えている。また、 CECZAV. Link通信回路 701から入力される割込信号 S701b により停止モードから通常モードや低速モードへ復帰する機能を有している。
[0162] これまでのようにソフト処理にて通信機能を実現していた時は、受信待ちの状態に おいてもソフト処理を行うためにコントローラを常に通常モードにて動作させなければ ならず、そのため、コントローラの消費電力が力かってしまっていた力 本実施の形態 7による CECZAV. Link通信システム 700によれば、 CECZAV. Link通信回路 7 01のみを常に動作させ、受信待ち状態においてコントローラ 703を停止モードとする ことができるため、低消費電力化を実現することが可能となる。また、受信データによ るモード復帰も可能である。
[0163] なお、実施の形態 1及び 2にて説明した CEC通信のみ対応する回路構成を CEC /AV. Link通信回路 701に代えて用いる場合においては、コントローラ 703から駆 動クロック生成回路 702への制御データ S703は必要としない。
産業上の利用の可能性 本発明に係る単線双方向通信装置及びシステムは、特に CEC通信及び AV. Lin k通信の実現に有用であり、またこれらと同様の通信フォーマットを持つ通信に広く適 用できるものである。

Claims

請求の範囲
単線双方向信号線に接続され、かつソフトウェア処理のためのコントローラに接続さ れて使用される双方向通信装置であって、
駆動クロックをもとに前記単線双方向信号線からの入力信号を同期化入力信号に 同期化する入力同期化回路と、
前記コントローラからの送信要求をもとに送信要求トリガパルス信号を生成するトリ ガパルス生成回路と、 当該双方向通信装置の動作状態を決定してステート信号を供給するステート決定 回路と、
前記送信要求トリガパルス信号を受けて送信状態を表すように変化した前記ステー ト信号をもとに、前記コントローラからの送信データ設定を受けて送信波形生成を制 御するように送信データ出力エッジ生成パルス信号を供給する送信制御回路と、 前記送信データ出力エッジ生成パルス信号に従 、、前記単線双方向信号線への 出力信号の波形を生成するデータ出力回路と、
送信時に前記単線双方向信号線における信号の調停監視を行う調停監視回路と 前記同期化入力信号をもとに受信開始を認識したときにスタート検出信号を供給す る受信スタート検出回路と、
前記スタート検出信号を受けて受信状態を表すように変化した前記ステート信号に 応答して、受信サンプリングパルス信号を供給するとともに、前記同期化入力信号の 受信波形におけるタイミングをチェックする波形タイミング判定回路と、
前記受信サンプリングパルス信号に応じて前記同期化入力信号におけるデータサ ンプリングを制御し、かつ受信アドレスのデコードを司る受信制御回路と、
受信時に前記同期化入力信号にタイミング違反が生じた場合に前記単線双方向 信号線へ強制的に LOWレベルを送信するための制御を行う強制 LOW送信制御回 路と、
前記各回路からの割込生成エッジ信号を受けて前記コントローラへの割込信号を 生成する割込信号発生回路とを備え、 前記コントローラは、観測データとして前記受信制御回路力 受信データと前記受 信アドレスのデコード結果とを受け取るように構成された双方向通信装置。
[2] 請求項 1記載の双方向通信装置において、
前記単線双方向信号線上の双方向信号と前記入力信号及び前記出力信号との 間の変換をそれぞれ司るオープンドレイン端子を更に備えた双方向通信装置。
[3] 請求項 1記載の双方向通信装置において、
前記ステート決定回路は、当該双方向通信装置の動作状態がアイドル状態、送信 開始待ち状態、送信状態、受信状態及び強制 LOW送信状態のうちのいずれである かを決定する双方向通信装置。
[4] 請求項 1記載の双方向通信装置において、
前記トリガパルス生成回路は、前記コントローラからの強制 LOW送信開始及び終 了要求をもとに強制 LOW送信開始及び終了要求トリガ信号を生成し、
前記ステート決定回路は、前記強制 LOW送信開始及び終了要求トリガ信号をもと に当該双方向通信装置の動作状態を決定し、
前記送信制御回路の送信継続及び終了設定と、前記受信制御回路の受信時 AC K出力設定とをそれぞれ前記コントローラにより制御する双方向通信装置。
[5] 請求項 1記載の双方向通信装置において、
前記駆動クロックが 2つの双方向通信プロトコルの各々に対して異なる周波数を持 つように、基準クロック力 前記駆動クロックを生成する駆動クロック生成回路と、 前記 2つの双方向通信プロトコルのうち通信フォーマットにおいて追加シーケンスが 存在する方の双方向通信プロトコルに対し、当該追加シーケンスの受信処理を行う 追加シーケンス検出回路とを更に備え、
前記受信スタート検出回路は、受信開始の認識処理において、前記 2つの双方向 通信プロトコルのうちどちらか一方の処理を選択し、
前記波形タイミング判定回路は、前記 2つの双方向通信プロトコルに対応した受信 波形におけるタイミングをチェックする双方向通信装置。
[6] 請求項 1記載の双方向通信装置において、
前記ステート決定回路は強制 LOW送信終了時間を、前記送信制御回路は送信波 形タイミングを、前記受信スタート検出回路は受信開始判定のタイミング条件を、前 記波形タイミング判定回路は受信波形におけるタイミングのチェック条件を、前記受 信制御回路は ACK送信タイミングをそれぞれ前記コントローラにより設定される双方 向通信装置。
[7] 請求項 1記載の双方向通信装置において、
調停期間を示す信号をもとに、前記単線双方向信号線上の双方向信号の立上り 及び立下りから前記コントローラにより設定された期間の間は調停を停止するように 調整した調整後調停期間ゲートパルス信号を生成する調停期間調整回路を更に備 え、
前記調停監視回路は、前記調整後調停期間ゲートパルス信号に基づいて、前記 駆動クロックのパルス毎に調停監視を行う双方向通信装置。
[8] 請求項 1記載の双方向通信装置において、
前記データ出力回路から前記単線双方向信号線への出力信号の波形なまりを表 す波形なまり値検出信号を生成する波形なまり検出回路と、
前記波形なまり値検出信号と前記コントローラからの波形タイミング設定信号とをも とに演算処理を行って調整後送信波形タイミング設定信号を生成する送信タイミング 設定値調整回路とを更に備えた双方向通信装置。
[9] 請求項 1記載の双方向通信装置と、前記コントローラとを備えた双方向通信システ ムであって、
前記コントローラは、低消費電力を実現する停止モードを有し、かつ前記双方向通 信装置からの割込信号により前記停止モードから動作モードへ遷移する機能を有す る双方向通信システム。
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