WO2006137232A1 - レベルシフタ回路およびそれを備える表示装置 - Google Patents

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Yuhichiroh Murakami
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Definitions

  • Level shifter circuit and display device including the same
  • the present invention relates to a display device, and more particularly to a level shifter circuit for generating a drive voltage by increasing a predetermined voltage in a drive circuit of the display device.
  • a level shifter circuit is known as a circuit for converting the voltage level of an input signal given an external force.
  • the level shifter circuit is used, for example, in a drive circuit of a liquid crystal display device to increase the voltage level of a drive signal.
  • FIG. 12 is a circuit diagram showing a configuration of a conventional level shifter circuit.
  • This level shifter circuit includes two P-channel MOS transistors P30 and P31, two N-channel MOS transistors N30 and N31, an inverter circuit INV30, two input signal terminals IN and INB, and an output signal terminal OUT. And power sources of drive voltages Vdd and Vss, and nodes ST30 to ST34.
  • the source terminal of the P-channel MOS transistor P30 is connected to the power supply line of the drive voltage Vdd, the gate terminal is connected to the input signal terminal IN, the drain terminal is the drain terminal of the N-channel MOS transistor N30, the gate terminal, and Connected to the gate terminal of N-channel MOS transistor N31.
  • the source terminal of the P-channel MOS transistor P31 is connected to the power supply line of the drive voltage Vdd, the gate terminal is connected to the input signal terminal INB, and the drain terminal is the input to the drain terminal of the N-channel MOS transistor N31 and the inverter circuit INV 30 Connected to the terminal.
  • the source terminal of the N-channel MOS transistor N30 is connected to the power supply line of the drive voltage Vss, and the gate terminal is connected to the drain terminal of the P-channel MOS transistor P30 and the gate terminal of the N-channel MOS transistor N31. Is connected to the drain terminal of P-channel MOS transistor P30 and the gate terminal of N-channel MOS transistor N31.
  • the gate terminal and drain terminal of the N-channel MOS transistor N30 are connected.
  • the source terminal of the N-channel MOS transistor N31 is connected to the power supply line of the drive voltage Vss, and the gate terminal is the gate terminal of the N-channel MOS transistor N30.
  • the drain terminal is connected to the drain terminal of the P-channel MOS transistor P30, and the drain terminal is connected to the drain terminal of the P-channel MOS transistor P31 and the input terminal of the inverter circuit INV30.
  • the inversion potential of the inverter circuit INV30 is the gate potential of the inverter circuit INV30 when the logic level of the signal output from the inverter circuit INV30 changes from “1” to “0”.
  • the level shifter circuit converts the voltage level of an externally applied signal.
  • a level shifter circuit is provided in a drive circuit such as a source driver of a liquid crystal display device.
  • the voltage level can be increased by the level shifter circuit, and the liquid crystal display device can be operated.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-330430
  • switching between high-resolution image display and low-resolution image display may be performed with a single display device.
  • reduction of power consumption is an issue.
  • an object of the present invention is to provide a level shifter circuit that can reduce power consumption.
  • a first aspect of the present invention is a level shifter circuit that converts a voltage level of a given input signal
  • a first converter circuit having a first voltage level converter that receives the input signal and converts the voltage level of the input signal
  • a second voltage level conversion unit that receives the input signal and converts the voltage level of the input signal, and switches the operation Z non-operation of the second voltage level conversion unit based on a given control signal. And at least one second conversion circuit having an operation switching unit for performing the operation.
  • a second aspect of the present invention is the first aspect of the present invention
  • the first voltage level converter and the Z or the second voltage level converter are of a current drive type.
  • a third aspect of the present invention is the first aspect of the present invention.
  • the second conversion circuit includes a switch for interrupting a through current flowing through the second voltage level conversion unit.
  • a fourth aspect of the present invention is a display device
  • a level shifter circuit for converting the voltage level of a given input signal
  • a display unit that includes a plurality of pixel formation units respectively corresponding to intersections of the plurality of video signal lines and the plurality of scanning signal lines, and displays the image;
  • a video signal line driving circuit that includes the level shifter circuit and supplies the video signal to the plurality of video signal lines based on a signal after the voltage level of the input signal is converted by the level shifter circuit;
  • a scanning signal line driving circuit that selectively drives the plurality of scanning signal lines, and the level shifter circuit
  • a first converter circuit having a first voltage level converter that receives the input signal and converts the voltage level of the input signal;
  • the second voltage level conversion unit that receives the input signal and converts the voltage level of the input signal, and switches the operation Z non-operation of the second voltage level conversion unit based on the given control signal And one or more second conversion circuits having an operation switching unit.
  • a fifth aspect of the present invention is a display device
  • a level shifter circuit for converting the voltage level of a given input signal
  • a display unit that includes a plurality of pixel formation units respectively corresponding to intersections of the plurality of video signal lines and the plurality of scanning signal lines, and displays the image;
  • a video signal line driving circuit for supplying the video signal to the plurality of video signal lines; and the level shifter circuit, wherein the level shifter circuit converts the voltage level of the input signal based on the signal after the conversion.
  • a scanning signal line driving circuit for selectively driving a plurality of scanning signal lines,
  • the level shifter circuit includes:
  • a first converter circuit having a first voltage level converter that receives the input signal and converts the voltage level of the input signal
  • the second voltage level converter that receives the input signal and converts the voltage level of the input signal, and switches the operation Z non-operation of the second voltage level converter based on the given control signal And one or more second conversion circuits having an operation switching unit.
  • a sixth aspect of the present invention is the fourth or fifth aspect of the present invention.
  • the first voltage level converter and the Z or the second voltage level converter are of a current drive type.
  • a seventh aspect of the present invention is the fourth or fifth aspect of the present invention.
  • the second conversion circuit includes a switch for interrupting a through current flowing through the second voltage level conversion unit.
  • An eighth aspect of the present invention is the fourth or fifth aspect of the present invention, At least one of the video signal line driving circuit and the scanning signal line driving circuit is a driver monolithic type formed on the same substrate as the display portion.
  • a ninth aspect of the present invention is the fourth or fifth aspect of the present invention.
  • a polycrystalline silicon thin film transistor is included as an active element.
  • the image processing apparatus further includes a control signal generation unit that generates the control signal according to the resolution of the image to be displayed.
  • An eleventh aspect of the present invention is the fourth or fifth aspect of the present invention.
  • the level shifter circuit includes a first conversion circuit having a first voltage level conversion unit and a second voltage level for converting the voltage level of the input signal. And a second conversion circuit having a bell conversion unit.
  • the second conversion circuit is provided with an operation switching unit that switches operation Z non-operation of the second voltage level conversion unit in accordance with the control signal. Therefore, both the first voltage level conversion unit and the second voltage level conversion unit can be operated, and only the first voltage level conversion unit can be operated. Thereby, wasteful power consumption can be suppressed by stopping the operation of the second voltage level converter as necessary.
  • the level shifter circuit includes a current-driven voltage level converter. For this reason, even when the voltage level of the input signal is small, the voltage level of the input signal can be converted.
  • the second voltage level converter is provided with a switch for interrupting the through current. For this reason, when the operation of the second voltage level converter is stopped, the through current can be reliably cut off, and the power consumption is reduced.
  • the video signal line drive circuit of the display device includes a first conversion circuit having a first voltage level conversion unit for converting the voltage level of the input signal. And a second conversion circuit having a second voltage level conversion unit It is included.
  • the second conversion circuit is provided with an operation switching unit that switches operation Z non-operation of the second voltage level conversion unit in accordance with the control signal. For this reason, when high drive capability is required for driving the video signal line drive circuit, the first voltage level conversion unit and the second voltage level conversion unit are operated so that low drive capability is sufficient. When this is the case, only the first voltage level converter can be operated. As a result, wasteful power consumption when low drive capability is sufficient can be suppressed, and the overall power consumption is reduced.
  • the scanning signal line drive circuit of the display device includes a first conversion circuit having a first voltage level conversion unit for converting the voltage level of the input signal. And a second conversion circuit having a second voltage level conversion unit are included.
  • the second conversion circuit is provided with an operation switching unit that switches operation Z non-operation of the second voltage level conversion unit in accordance with the control signal. For this reason, when a high driving capability is required for driving the scanning signal line driving circuit, the first voltage level conversion unit and the second voltage level conversion unit are operated, and the low driving capability is sufficient. When this is the case, only the first voltage level converter can be operated. As a result, wasteful power consumption when low drive capability is sufficient can be suppressed, and the overall power consumption is reduced.
  • the voltage level of the input signal can be converted even when the voltage level of the input signal is small.
  • the through current can be reliably interrupted, and the consumption Power is reduced.
  • a polycrystalline silicon thin film transistor is employed as the active element. For this reason, for example, an inexpensive glass substrate can be adopted as the substrate. Accordingly, a display device with reduced power consumption can be provided at low cost.
  • the control signal generation unit is configured to respond to the resolution of the display image. A control signal is generated. Then, the control signal is given to the operation switching unit in the second conversion circuit. Therefore, when high-resolution image display is performed, both the first voltage level conversion unit and the second voltage level conversion unit are operated, and when low-resolution image display is performed, the first voltage level conversion unit is operated. Only the part can be operated. As a result, wasteful power consumption when low-resolution image display is performed is suppressed, and overall power consumption is reduced.
  • the control signal generator generates a control signal in accordance with the frequency of image display. Then, the control signal is given to the operation switching unit in the second conversion circuit. Therefore, when the frequency is high, both the first voltage level conversion unit and the second voltage level conversion unit can be operated, and when the frequency is low, only the first voltage level conversion unit can be operated. As a result, wasteful power consumption during low-frequency image display is suppressed, and overall power consumption is reduced.
  • FIG. 1 is a block diagram showing an overall configuration of a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a source driver in the embodiment.
  • FIG. 3 is a signal waveform diagram when the display mode is a high resolution mode in the embodiment.
  • FIG. 4 is a signal waveform diagram when the display mode is a low resolution mode in the embodiment.
  • FIG. 5 is a circuit diagram showing a configuration of a level shifter circuit in the embodiment.
  • FIG. 6 is a flowchart showing a manufacturing process of a polycrystalline silicon thin film transistor in the embodiment.
  • FIG. 7 is a diagram for explaining a manufacturing process of the polycrystalline silicon thin film transistor in the embodiment.
  • FIG. 8 is a diagram for explaining a manufacturing process of the polycrystalline silicon thin film transistor in the embodiment.
  • FIG. 9 is a cross-sectional view showing the structure of a polycrystalline silicon thin film transistor in the above embodiment. is there.
  • FIG. 10 is a circuit diagram showing a configuration of a level shifter circuit according to a first modification of the embodiment.
  • FIG. 11 is a circuit diagram showing a configuration of a level shifter circuit according to a second modification of the embodiment.
  • FIG. 12 is a circuit diagram showing a configuration of a level shifter circuit in a conventional example.
  • Source bus line video signal line
  • FIG. 1 is a block diagram showing the overall configuration of an active matrix liquid crystal display device according to the first embodiment of the present invention.
  • This liquid crystal display device includes a display control circuit 200, a source driver (video signal line driving circuit) 300, a gate driver (scanning signal line driving circuit) 400, and a display driver.
  • the display unit 500 is provided.
  • the display control circuit 200 includes a control signal generation unit 20 that generates a control signal SM for switching a display mode to be described later.
  • the display unit 500 includes a plurality (n) of source bus lines (video signal lines) SL1 to S Ln and a plurality (m) of gate bus lines (scanning signal lines) GL1 to GLm that intersect (orthogonally) each other. Is provided.
  • Each pixel forming portion includes a TFT 10 that is a switching element having a gate terminal connected to a gate bus line passing through a corresponding intersection and a source terminal connected to a source bus line passing through the intersection, and a drain of the TFT 10 It consists of a pixel electrode connected to a terminal and a liquid crystal layer provided in common to the plurality of pixel forming portions and sandwiched between the pixel electrode and the common electrode Ec.
  • a pixel capacitor Cp is constituted by a capacitor formed by the pixel electrode and the common electrode Ec.
  • the operation of the drive circuit is switched according to the resolution of the displayed image.
  • the state when operating to display a high-resolution image is referred to as “the display mode is a high-resolution mode”, and the state when operating to display a low-resolution image. “Display mode is low resolution mode”.
  • the display control circuit 200 receives an image signal DAT sent from the outside, and controls a video signal AV and a source start pulse signal SSP, a source clock signal SCK, and a timing for displaying an image on the display unit 500.
  • the gate start pulse signal GSP, the gate clock signal GCK, and the control signal SM for switching the display mode are output.
  • the force generated by the control signal generator 20 is set to the low level when the display mode is the high resolution mode, and when the display mode is the low resolution mode.
  • the logic level of the control signal SM is set to high level.
  • the source driver 300 receives the source start pulse signal SSP, the source clock signal SCK, the control signal SM, and the video signal AV, and in order to charge the pixel capacitance Cp of each pixel formation unit in the display unit 500, the video for driving is supplied. Apply signal to source bus lines SLl to SLn To do. Based on the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 200 in order to sequentially select the gate bus lines GLl to GLm one horizontal scanning period, The application of the active scanning signal to each of the gate bus lines GL 1 to GLm is repeated with one vertical scanning period as a cycle.
  • the driving video signal is applied to each of the source nose lines SLl to SLn, and the scanning signal is applied to each of the gate bus lines GLl to GLm, whereby an image is displayed on the display unit 500.
  • FIG. 2 is a block diagram showing a configuration of the source driver 300 in the present embodiment.
  • the source driver 300 includes a level shifter circuit 30, an n-stage shift register 31, a waveform shaping circuit 32, a buffer unit 33, a sampling circuit 34, provided corresponding to each source bus line SLl to SLn, Analog switch to turn on / off the connection between each source bus line SL1, SL3, ..., SLn 1 in the odd row and the source bus line SL2, SL4, ..., SLn in the next row 35 And an analog switch 36 provided to correspond to each source bus line SL2, SL4, ..., SLn in the even-numbered column in order to turn on the output of the even-numbered-stage power of the shift register 31. ing.
  • the shift register 31 includes a latch circuit LAT provided corresponding to each source bus line SLl to SLn, and each source bus line SL2, SL4,.
  • the level shifter circuit 30 receives the source clock signal SCK and the control signal SM output from the display control circuit 200, and converts the voltage level. Then, the source clock signal SCK subjected to the voltage level conversion is output from the level shifter circuit 30. In addition Details, configuration and operation of the level shifter circuit 30 will be described later.
  • the shift register 31 is supplied with a source clock signal SCK, a source start pulse signal SSP, and a control signal SM.
  • a control signal SM corresponding to the display mode is given to the analog switches AS1, AS2, and AS3 in the shift register 31. Therefore, the analog switches AS1, AS2, and AS3 perform different operations depending on the display mode of the display device. Specifically, when the display mode is the high resolution mode, the analog switches AS1 and AS2 are turned on and the analog switch AS3 is turned off. On the other hand, when the display mode is the low resolution mode, the analog switches AS1 and AS2 are turned off and the analog switch AS3 is turned on.
  • the latch circuit LAT corresponding to each source bus line SLl to SLn is generated based on the source clock signal SCK. Sampling pulses Sl ⁇ Sn are output sequentially.
  • the display mode is the low resolution mode, after the source start pulse signal SSP pulse is input, each odd-numbered source bus line SL1, SL3, ..., SLn— Only the latch circuit LAT corresponding to l outputs the sampling noise Sl, S3,.
  • the waveform shaping circuit 32 adjusts the pulse width of the sampling noise output from the latch circuit LAT.
  • the sampling pulse whose pulse width has been adjusted by the waveform shaping circuit 32 is buffered by a notch unit 33 and output to the sampling circuit 34 as signals Tl to Tn.
  • the sampling circuit 34 samples the video signal AV sent from the display control circuit 200 based on the signals ⁇ 1 to ⁇ output from the notch unit 33, and uses the sampling as a video signal for driving the source bus lines SL1 to SL1 Output to SLn.
  • the analog switch 35, 36 is supplied with a control signal SM.
  • the analog switch 35 is turned off when the display mode is the high resolution mode and turned on when the display mode is the low resolution mode.
  • the analog switch 36 is turned on when the display mode is the high resolution mode, and is turned off when the display mode is the low resolution mode.
  • sampling pulses are sequentially output from the latch circuits LAT corresponding to all the source bus lines SL1 to SLn.
  • the display mode is the low resolution mode, only the latch circuits LAT corresponding to the odd-numbered source bus lines SL1, S L3,.
  • the sampling pulse output from the latch circuit LAT corresponding to each of the source nose lines SLl to SLn is sent to the sampling circuit 34 corresponding to each of the source bus lines SLl to SLn.
  • the sampling circuit 34 corresponding to each source bus line SL1, SL3,..., SLn-l and the sampling circuit 34 corresponding to the next column are provided.
  • FIG. 3 is a signal waveform diagram when the display mode is the high resolution mode.
  • the sampling pulse S1 is output from the latch circuit LAT corresponding to the source bus line SL1 in the first column ( Time tl).
  • the source clock signal SCK is maintained at the logic level high during the period from the time point tl to the time point t2. Therefore, the output of the sampling pulse S1 is maintained during the period from the time point tl to the time point t2.
  • the analog switch 35 is in the OFF state, so that the sampling pulse S1 is not supplied to the buffer unit 33 provided corresponding to the second source bus line SL2.
  • the video signal AV is sampled only by the signal T1 output from the buffer unit 33 provided corresponding to the source bus line SL1 in the first column. Then, the sampled video signal AV is output to the source bus line SL1 in the first column.
  • the logic level of the source clock signal SCK changes from a high level to a low level.
  • the analog switch AS 1 is on and the analog switch AS3 is off. Accordingly, the sampling pulse S2 is output from the latch circuit LAT corresponding to the source bus line SL2 in the second column.
  • the source clock signal SCK is at the logic level during the period from time t2 to time t3. Maintained at one level.
  • the analog switch 36 is in the on state. Therefore, the output of the sampling pulse S2 is maintained during the period from the time point t2 to the time point t3.
  • the sampling pulse S2 is not applied to the buffer unit 33 provided corresponding to the source bus line SL1 in the first column. Therefore, during the period from the time point t2 to the time point t3, the video signal AV is sampled only by the signal T2 output from the buffer unit 33 provided corresponding to the source bus line SL2 in the second column. Then, the sampled video signal AV is output to the second source bus line SL2.
  • the logic level of the source clock signal SCK changes from a low level to a high level.
  • the analog switch AS2 is on. Accordingly, the sampling pulse S3 is also output to the latch circuit LAT power corresponding to the third source bus line SL3.
  • the source clock signal SCK is maintained at a logic level during the period from time t3 to time t4. Therefore, the output of the sampling pulse S3 is maintained during the period from the time point t3 to the time point t4.
  • the video signal AV is sampled only by the signal T3 output from the buffer unit 33 provided corresponding to the source bus line SL3 in the third column. Then, the sampled video signal AV is output to the third source bus line SL3.
  • the video signal AV sent from the display control circuit 200 is sequentially applied to the source bus lines SL1 to SLn from the first column to the n-th column.
  • FIG. 4 is a signal waveform diagram when the display mode is the low resolution mode.
  • the sampling signal S1 is output from the latch circuit LAT corresponding to the source bus line SL1 in the first column (time point). tl).
  • the source clock signal SCK is maintained at a logic level during the period from time tl to time t3. Therefore, the output of the sampling pulse S1 is maintained during the period from the time point tl to the time point t3.
  • the display mode Since the analog switch 36 is in the off state and the analog switch 35 is in the on state, the sampling pulse S1 is provided corresponding to the second source bus line SL2. Also provided to the buffer unit 33.
  • the video signal AV is generated by the signals T1 and T2 output from the buffer unit 33 provided corresponding to the first and second source bus lines SL1 and SL2. Are sampled. Then, the sampled video signal AV is output to the first and second source bus lines SL1 and SL2.
  • the logic level of the source clock signal SCK changes from a high level to a low level.
  • the analog switches AS1 and AS2 are in the off state and the analog switch AS3 is in the on state. Therefore, the sampling pulse S3 is output from the latch circuit LAT corresponding to the source bus line SL3 in the third column.
  • the source clock signal SCK is maintained at the logic level low during the period from the time point t3 to the time point t5. For this reason, the output of sampling noise S3 is maintained during the period from time t3 to time t5.
  • the sampling pulse S3 is also given to the buffer unit 33 provided corresponding to the source bus line SL4 in the fourth column. Therefore, during the period from the time point t3 to the time point t5, the video signal AV is generated by the signals T3 and T4 output from the buffer unit 33 provided corresponding to the third and fourth source bus lines SL3 and SL4. Is sampled. Then, the sampled video signal AV is output to the third and fourth source bus lines SL3 and SL4.
  • the video signal AV sent from the display control circuit 200 is sequentially applied to the source bus lines SLl to SLn up to the first column force n column.
  • FIG. 5 is a circuit diagram showing a configuration of the level shifter circuit 30 in the present embodiment.
  • the level shifter circuit 30 includes a first level shifter section (first conversion circuit) 301, a second level shifter section (second conversion circuit) 302, two input signal terminals IN and INB, and an output. It consists of signal terminal OUT, inverter circuit INV1, and control terminal MO.
  • the first level shifter section 301 includes two P-channel MOS transistors P10 and P11 and two P-channel MOS transistors N-channel MOS transistors N10, Nil, drive voltage Vdd, Vss power supply, nodes ST10, ST11, ST21 to ST23 are included!
  • the second level shifter 302 includes three P-channel MOS transistors P12, P13, and P14, three N-channel MOS transistors N12, N13, and N14, an inverter circuit INV2, and drive voltages Vdd and Vss. Includes power and nodal points ST12, ST13, ST24-ST26!
  • the two P-channel MOS transistors P10 and P11, the two N-channel MOS transistors N10 and Nil, and the power supply for the horsepower voltage Vdd and Vss are used.
  • Nodes, ST10, ST11, ST21 to ST23 a first voltage level converter is realized.
  • the two P-channel MOS transistors P12 and P13, the two N-channel MOS transistors N12 and N13, the power sources of the drive voltages Vdd and Vss, and the nodes ST12 and S13 A second voltage level conversion unit is realized by T13 and ST24 to ST26, and an operation switching unit for P channel M is realized.
  • first level shifter section 301 The configuration of first level shifter section 301 will be described in detail.
  • the source terminal of the P-channel MOS transistor P10 is connected to the power supply line of the drive voltage Vdd
  • the gate terminal is connected to the input signal terminal IN and the gate terminal of the P-channel MOS transistor P12
  • the drain terminal is the N-channel MOS transistor N10.
  • the drain terminal, the gate terminal, and the gate terminal of the N-channel MOS transistor N11 are connected.
  • the source terminal of the P-channel MOS transistor P11 is connected to the power supply line of the drive voltage Vdd
  • the gate terminal is connected to the input signal terminal INB and the gate terminal of the P-channel MOS transistor P13
  • the drain terminal is the N-channel MOS transistor
  • the drain terminal of Nil, the input terminal of the inverter circuit INV1, the drain terminal of the P-channel MOS transistor P13, and the drain terminal of the N-channel MOS transistor N13 are connected.
  • the source terminal of the N-channel MOS transistor N10 is connected to the power supply line of the drive voltage Vss, and the gate terminal is connected to the gate terminal of the N-channel MOS transistor Ni l and the drain terminal of the P-channel MOS transistor P10, and the drain terminal Is connected to the drain terminal of P-channel MOS transistor P10 and the gate terminal of N-channel MOS transistor Nil.
  • the gate terminal and drain terminal of N-channel MOS transistor N10 are not connected.
  • the source terminal of the N-channel MOS transistor Nl 1 is connected to the power line of the drive voltage Vss, and the gate terminal is connected to the gate terminal and drain terminal of the N-channel MOS transistor N10 and the drain terminal of the P-channel MOS transistor P10. Is connected to the drain terminal of the P-channel MOS transistor P11, the input terminal of the inverter circuit INV1, the drain terminal of the P-channel MOS transistor P13, and the drain terminal of the N-channel MOS transistor N13.
  • the source terminal of the P-channel MOS transistor P14 is connected to the power supply line of the drive voltage Vdd, the gate terminal is connected to the control terminal MO and the input terminal of the inverter circuit INV2, and the drain terminal is connected to the source terminal of the P-channel MOS transistor P12. Connected to the source terminal of P-channel MOS transistor P13.
  • the source terminal of the P-channel MOS transistor P12 is connected to the drain terminal of the P-channel MOS transistor P14 and the source terminal of the P-channel MOS transistor P13, and the gate terminal is connected to the input signal terminal IN and the gate terminal of the P-channel MOS transistor P10.
  • the drain terminal is connected to the drain terminal and gate terminal of N-channel MOS transistor N12, and to the gate terminal of N-channel MOS transistor N13.
  • the source terminal of the P-channel MOS transistor P13 is connected to the drain terminal of the P-channel MOS transistor P14 and the source terminal of the P-channel MOS transistor P12, and the gate terminal is connected to the input signal terminal INB and the gate terminal of the P-channel MOS transistor P11.
  • the drain terminal is connected to the drain terminal of the N channel MOS transistor N13, the input terminal of the inverter circuit INV1, the drain terminal of the P channel MOS transistor P11, and the drain terminal of the N channel MOS transistor Nl 1.
  • the source terminal of N-channel MOS transistor N12 is connected to the source terminal of N-channel MOS transistor N13 and the drain terminal of N-channel MOS transistor N14, and the gate terminal is the drain terminal of P-channel MOS transistor P12 and the N-channel MOS transistor The drain terminal is connected to the drain terminal of the P-channel MOS transistor P12 and the gate terminal of the N-channel MOS transistor N13. The gate terminal and drain terminal of the N-channel MOS transistor N12 are connected.
  • the source terminal of the N-channel MOS transistor N13 is the N-channel MOS transistor N12
  • the source terminal is connected to the drain terminal of N-channel MOS transistor N14
  • the gate terminal is connected to the gate terminal and drain terminal of N-channel MOS transistor N12, and the drain terminal of P-channel MOS transistor P12, and the drain terminal is P-channel MOS Connected to the drain terminal of transistor P13, the input terminal of inverter circuit INV1, the drain terminal of P-channel MOS transistor P11, and the drain terminal of N-channel MOS transistor Nil!
  • the source terminal of the N-channel MOS transistor N14 is connected to the power supply line of the drive voltage Vss, the gate terminal is connected to the output terminal of the inverter circuit INV2, and the drain terminal is connected to the source terminal of the N-channel MOS transistor N12 and the N-channel MOS transistor. It is connected to the source terminal of the star N13.
  • the input terminal of the inverter circuit INV2 is connected to the control terminal MO and the gate terminal of the P-channel MOS transistor P14, and the output terminal is connected to the gate terminal of the N-channel MOS transistor N14.
  • the operation of the level shifter circuit 30 when the display mode is the high resolution mode will be described. First, the operation when a high level input signal is applied to the input signal terminal IN and a low level input signal is applied to the input signal terminal INB will be described.
  • the on-resistance of the P-channel MOS transistor P10 increases. Since the potential at node ST10 is determined based on the ratio of the on-resistance of P-channel MOS transistor P10 to the on-resistance of N-channel MOS transistor N10, the potential at node ST10 decreases at this time. As a result, the N-channel MOS transistor Ni l The voltage applied to the gate terminal of the transistor becomes smaller, and the current flowing through the N-channel MOS transistor Nil becomes smaller.
  • the first level shifter unit 301 Since a low-level input signal is applied to the gate terminal of the P-channel MOS transistor P10, the on-resistance of the P-channel MOS transistor P10 is reduced. Node ST10 potential is P-channel MOS transistor P10 ON Since it is determined based on the ratio between the resistance and the ON resistance of the N-channel MOS transistor N10, the potential of the node ST10 rises at this time. As a result, the voltage applied to the gate terminal of N-channel MOS transistor Ni l increases, and the current flowing through N-channel MOS transistor Ni l increases.
  • the inverter circuit INV1 when N is discharged from the gate of the MOS transistor constituting the inverter circuit INV1, and the potential of the gate of the MOS transistor constituting the inverter circuit INV1 becomes lower than the inverted potential of the inverter circuit INV1, the inverter circuit The potential of the signal output from INV1 is the potential of the drive voltage Vdd. Thus, when a low level input signal is applied to the input signal terminal IN, the signal output from the output terminal OUT becomes high level.
  • the first voltage level conversion unit in the first level shifter unit 301 and the second voltage level conversion unit in the second level shifter unit 302 Both operate, and these two voltage level converters convert the voltage level of the input signal given from the outside.
  • level shifter circuit 30 when the display mode is the low resolution mode will be described. First, an operation when a high level input signal is applied to the input signal terminal IN and a low level input signal is applied to the input signal terminal INB will be described.
  • the first level shifter unit 301 performs the same operation as when the display mode is the high resolution mode. That is, a current flows from the P-channel MOS transistor P11 to the inverter circuit INVI, and charges are accumulated in the gate electrode of the MOS transistor that constitutes the inverter circuit INV1.
  • the MOS transistor constituting the inverter circuit INV1 is not charged or discharged.
  • charges are accumulated in the gate electrode of the MOS transistor constituting the inverter circuit INV1 by the first level shifter 301.
  • the potential of the gate of the MOS transistor constituting the inverter circuit INV1 becomes higher than the inversion potential of the inverter circuit INV1, the potential of the signal output from the inverter circuit INV1 becomes the potential of the drive voltage Vss.
  • the signal output from the output terminal OUT is at a low level.
  • the first level shifter unit 301 performs the same operation as when the display mode is the high resolution mode. That is, charge is discharged from the gate of the MOS transistor constituting the inverter circuit INV1 to the N-channel MOS transistor Nil.
  • Control terminal MO for high level control Since the signal SM is given, the high level input signal is given to the input signal terminal IN and the low level input signal is given to the input signal terminal INB. There is a charge! / Will not be discharged! /.
  • the MOS transistor constituting the inverter circuit INV1 is not charged or discharged.
  • the first level shifter 301 discharges electric charge from the gate of the MOS transistor constituting the inverter circuit INV1 to the N-channel MOS transistor Nil.
  • the potential of the gate of the MOS transistor constituting the inverter circuit I NV1 becomes lower than the inversion potential of the inverter circuit INV1, the potential of the signal output from the inverter circuit INV1 becomes the potential of the drive voltage Vdd.
  • the signal output from the output terminal OUT is at a high level.
  • the operation of the second voltage level conversion unit in the second level shifter unit 302 is stopped, and the first voltage in the first level shifter unit 301 is stopped. Only the level converter operates. Then, only the first voltage level conversion unit in the first level shifter unit 301 converts the voltage level of the input signal given from the outside.
  • the source driver 300, the gate driver 00, and the display unit 500 are formed on the same substrate and have a configuration called a driver monolithic type. It is a thin film transistor.
  • a manufacturing process of the polycrystalline silicon thin film transistor will be described.
  • FIG. 6 is a flowchart showing the manufacturing process of a polycrystalline silicon thin film transistor.
  • 7 and 8 are cross-sectional views of the polycrystalline silicon thin film transistor for explaining the manufacturing process.
  • an amorphous silicon thin film 52 is deposited on a glass substrate 51 as shown in FIG. 7 (a) (step S10). Thereafter, as shown in FIG. 7C, the amorphous silicon thin film 52 is irradiated with an excimer laser (step S12). As a result, the amorphous silicon thin film 52 is changed to a polycrystalline silicon thin film 53. Next, as shown in Fig. 7 (d), the polycrystalline The recon thin film 53 is put into a desired shape (step S14). Further, as shown in FIG. 7 (e), a gate insulating film 54 having a silicon dioxide strength is formed on the polycrystalline silicon thin film 53 (step S16). Thereafter, as shown in FIG. 7 (f), a gate electrode 55 is formed on the gate insulating film 54 by using aluminum or the like (step S18).
  • impurities are implanted into the portions to be the source and drain regions of this thin film transistor by ion doping (steps S20 and S22).
  • phosphorus is implanted into the n-type region 56 and boron is implanted into the p-type region 57 as impurities.
  • the p-type region 57 is covered with a resist 58 as shown in FIG.
  • the n-type region 56 is covered with a resist 58, as shown in FIG. 8 (b).
  • a transparent electrode is provided in the case of a transmissive liquid crystal display device and a reflective liquid crystal display device via another interlayer insulating film. Each is formed with a reflective electrode.
  • the maximum process temperature is 600 degrees. Therefore, high heat-resistant glass such as 1737 glass manufactured by US COUGING can be used as the insulating substrate.
  • a relatively inexpensive glass substrate can be employed as the insulating substrate. This makes it possible to manufacture a large-screen display device at a lower cost than before.
  • the polycrystalline silicon thin film transistor shown in FIG. 9 may have other structures such as a 1S reverse stagger structure having a forward stagger structure.
  • the level shifter circuit 30 includes the first voltage level.
  • a first level shifter unit 301 having a conversion unit and a second level shifter unit 302 having a second voltage level conversion unit are provided.
  • the second level shifter unit 302 is provided with an operation switching unit for switching the operation Z non-operation of the second voltage level conversion unit in accordance with the logic level of the control signal SM given to the control terminal MO. Yes.
  • a high drive capability such as when the display mode is in the high resolution mode
  • the first voltage level converter and the second voltage level converter are operated so that the display mode has a low resolution.
  • low drive capability is sufficient, as in mode, only the first voltage level converter can be operated. As a result, it is possible to reduce the power consumed when low drive capability is sufficient.
  • a display device including such a level shifter circuit 30 it is possible to employ a polycrystalline silicon thin film transistor as an active element, and set the maximum process temperature of the manufacturing process of the polycrystalline silicon thin film transistor to 600 ° C. it can. Therefore, a relatively inexpensive glass substrate can be used as the insulating substrate, and a large-screen display device can be provided at a lower cost than in the past.
  • FIG. 10 is a circuit diagram showing a configuration of a level shifter circuit 30 according to a first modification of the above embodiment.
  • the switch for interrupting the through current in the second voltage level conversion unit and the operation switching unit for switching the operation Z non-operation of the second voltage level conversion unit are the same switch (FIG. 5).
  • the switch for interrupting the through current and the operation switching unit are configured by different switches.
  • the operation of the level shifter circuit 30 according to the present modification will be described by focusing on the second level shifter unit 302.
  • the second level shifter section 302 two P-channel MOS transistors P12, P13, two N-channel MOS transistors N12, N13, and power sources of drive voltages Vdd, Vss
  • the second voltage level converter is realized by the nodes ST12, ST13, ST24 to ST27.
  • Display mode is In the high resolution mode, a high level control signal SM is supplied to the control terminal MO.
  • N-channel MOS transistors N15 and N16 are turned on, and P-channel MOS transistors P14 and P15 are turned off. Since the control terminal MO and the gate terminal of the N-channel MOS transistor N14 are connected via the inverter circuit INV2, the N-channel MOS transistor N14 is turned off.
  • P-channel MOS transistors P 12 and P 13 and N-channel MOS transistors N 12 and N 13 operate based on input signals applied to input signal terminals IN and INB.
  • the second voltage level conversion unit in the second level shifter unit 302 enters an operating state.
  • the first voltage level conversion unit in the first level shifter unit 301 is in an operating state as in the above embodiment.
  • the voltage level conversion of the input signal is performed by the two voltage level conversion units (the first voltage level conversion unit and the second voltage level conversion unit), and the driving capability is improved.
  • a low level control signal SM is supplied to the control terminal MO.
  • N-channel MOS transistors N15 and N16 are turned off. Therefore, the operation of the second level shifter unit 302 is not affected by the input signal.
  • P channel MOS transistors P 14 and P 15 are turned on. As a result, P-channel MOS transistors P12 and P13 are turned off.
  • the control terminal MO and the gate terminal of the N-channel MOS transistor N14 are connected via the inverter circuit INV2, the N-channel MOS transistor N14 is turned on. As a result, N-channel MOS transistors N12 and N13 are turned off.
  • the second voltage level conversion unit in the second level shifter unit 302 becomes non-operating.
  • the first voltage level conversion unit in the first level shifter unit 301 is in an operating state as in the above embodiment. From the above, the voltage level of the input signal is converted by only one voltage level converter (first voltage level converter), reducing power consumption.
  • the second voltage depends on the on / off state of N-channel MOS transistors N14, N15, N16 and P-channel MOS transistors P14, P15.
  • Level converter operation Z non-operation is switched. That is, it functions as an N-channel MOS transistor N14, N15, N16 and a P-channel MOS transistor P14, P15 force S operation switching section.
  • the display mode is the low resolution mode
  • the P-channel MOS transistors P12 and P13 are turned off, so that the through current in the second voltage level converter is cut off.
  • the operation switching unit for switching the operation Z non-operation of the second voltage level conversion unit and the switch for interrupting the through current in the second voltage level conversion unit are configured by different switches. Therefore, the present invention can be realized.
  • the display mode is the high resolution mode
  • P-channel MOS transistors P12 and P13 and N-channel MOS transistors N12 and N13 are input to input signal terminals IN and INB. Operates based on the signal. That is, the second voltage level conversion unit has a current drive type configuration. Therefore, even when the voltage level of the input signal is low, the voltage level of the input signal can be converted by the second voltage level conversion unit.
  • the first voltage level conversion unit in the first level shifter unit 301 can also have a current drive type configuration.
  • FIG. 11 is a circuit diagram showing a configuration of a level shifter circuit 30 according to a second modification of the embodiment.
  • the level shifter circuit 30 is provided with a third level shifter section 303 and a second control terminal M02 in addition to the components of the embodiment shown in FIG. That is, in the present modification, the first level shifter unit 301 is provided as the first conversion circuit, and the second level shifter unit 302 and the third level shifter unit 303 are provided as the second conversion circuit. .
  • the operation of the level shifter circuit 30 can be switched to three different states.
  • the operation of the level shifter circuit 30 can be switched according to three states such as “high speed”, “medium speed”, and “low speed”.
  • three states such as “high speed”, “medium speed”, and “low speed”.
  • level shifter circuit 30 There are various configurations of the level shifter circuit 30, and the configuration is not limited to the configurations shown in the above embodiment and each modification.
  • the present invention can also be applied to configurations other than those shown in the above-described embodiments and modifications.
  • the level shifter circuit 30 is provided at the input stage of the source driver 300 for converting the voltage level of the source clock signal SCK.
  • the present invention is not limited to this.
  • the level shifter circuit 30 may be provided in the output stage such as the latch circuit LAT and the waveform shaping circuit 32.
  • the level shifter circuit is provided in the source driver 300 of the liquid crystal display device.
  • the present invention is not limited to this, and the gate driver of the liquid crystal display device is described. It can also be applied to level shifter circuits in OO.
  • the present invention can also be applied to a level shifter circuit provided in a drive circuit or the like of a display device other than a liquid crystal display device, and further, a device other than a display device that requires voltage level conversion. It can also be applied to the level shifter circuit in FIG.
  • the present invention is not limited to this configuration in which the operation Z non-operation of the voltage level conversion unit in the level shifter circuit 30 can be switched according to the resolution of the display image.
  • the frame frequency may be set lower than normal when in a standby state.
  • the level shifter circuit according to the present invention is applied to such a cellular phone, and the operation Z non-operation of the voltage level conversion unit in the level shifter circuit is switched according to the frame frequency. Can do.

Landscapes

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Description

明 細 書
レベルシフタ回路およびそれを備える表示装置
技術分野
[0001] 本発明は、表示装置に関し、特に表示装置の駆動回路において所定の電圧を昇 圧して駆動電圧を生成するためのレベルシフタ回路に関する。
背景技術
[0002] 従来より、外部力 与えられた入力信号の電圧レベルを変換する回路として、レべ ルシフタ回路が知られている。レベルシフタ回路は、例えば、液晶表示装置の駆動 回路において、駆動信号の電圧レベルを高めるために用いられている。図 12は、従 来のレベルシフタ回路の構成を示す回路図である。このレベルシフタ回路は、 2個の Pチャネル MOSトランジスタ P30、 P31と、 2個の Nチャネル MOSトランジスタ N30、 N31と、インバータ回路 INV30と、 2個の入力信号端子 IN、 INBと、出力信号端子 O UTと、駆動電圧 Vdd、 Vssの電源と、節点 ST30〜ST34を備えている。
[0003] Pチャネル MOSトランジスタ P30のソース端子は駆動電圧 Vddの電源ラインと接続 され、ゲート端子は入力信号端子 INと接続され、ドレイン端子は Nチャネル MOSトラ ンジスタ N30のドレイン端子、ゲート端子、および Nチャネル MOSトランジスタ N31 のゲート端子と接続されている。 Pチャネル MOSトランジスタ P31のソース端子は駆 動電圧 Vddの電源ラインと接続され、ゲート端子は入力信号端子 INBと接続され、ド レイン端子は Nチャネル MOSトランジスタ N31のドレイン端子とインバータ回路 INV 30の入力端子とに接続されて 、る。
[0004] Nチャネル MOSトランジスタ N30のソース端子は駆動電圧 Vssの電源ラインと接続 され、ゲート端子は Pチャネル MOSトランジスタ P30のドレイン端子と Nチャネル MO Sトランジスタ N31のゲート端子とに接続され、ドレイン端子は Pチャネル MOSトラン ジスタ P30のドレイン端子と Nチャネル MOSトランジスタ N31のゲート端子とに接続さ れている。また、 Nチャネル MOSトランジスタ N30のゲート端子とドレイン端子とは接 続されている。 Nチャネル MOSトランジスタ N31のソース端子は駆動電圧 Vssの電 源ラインと接続され、ゲート端子は Nチャネル MOSトランジスタ N30のゲート端子、ド レイン端子および Pチャネル MOSトランジスタ P30のドレイン端子とに接続され、ドレ イン端子は Pチャネル MOSトランジスタ P31のドレイン端子とインバータ回路 INV30 の入力端子とに接続されて 、る。
[0005] 上述のような構成において、入力信号端子 INにハイレベルの入力信号が与えられ ている時には、入力信号端子 INBにはローレベルの入力信号が与えられる。一方、 入力信号端子 INにローレベルの入力信号が与えられている時には、入力信号端子 I NBにはハイレベルの入力信号が与えられる。
[0006] このようなレベルシフタ回路において、入力信号端子 INにハイレベルの入力信号 が与えられ、入力信号端子 INBにローレベルの入力信号が与えられている時の動作 について説明する。 Pチャネル MOSトランジスタ P30のゲート端子にはハイレベルの 入力信号が与えられるので、 Pチャネル MOSトランジスタ P30のオン抵抗が大きくな る。節点 ST30の電位は Pチャネル MOSトランジスタ P30のオン抵抗と Nチャネル M OSトランジスタ N30のオン抵抗との比に基づいて決まるので、この時、節点 ST30の 電位は低下する。これにより、 Nチャネル MOSトランジスタ N31のゲート端子に与え られる電圧が小さくなり、 Nチャネル MOSトランジスタ N31を流れる電流が小さくなる 。また、 Pチャネル MOSトランジスタ P31のゲート端子にはローレベルの入力信号が 与えられるので、 Pチャネル MOSトランジスタ P31を流れる電流が大きくなる。これに より、 Pチャネル MOSトランジスタ P31からインバータ回路 INV30へと電流が流れ、 インバータ回路 INV30を構成する MOSトランジスタのゲート電極には電荷が蓄積さ れる。その結果、インバータ回路 INV30を構成する MOSトランジスタのゲートの電位 力 Sインバータ回路 iNV30の反転電位よりも高くなると、インバータ回路 INV30から出 力される信号の電位は駆動電圧 Vssの電位となる。ここで、インバータ回路 INV30の 反転電位とは、インバータ回路 INV30から出力される信号の論理レベルが「1」から「 0」に変化する時の当該インバータ回路 INV30のゲート電位のことである。このように 、入力信号端子 INにハイレベルの入力信号が与えられる時には、出力端子 OUTか ら出力される信号はローレベルとなる。
[0007] 次に、入力信号端子 INにローレベルの入力信号が与えられ、入力信号端子 INB にハイレベルの入力信号が与えられている時の動作について説明する。 Pチャネル MOSトランジスタ P30のゲート端子にはローレベルの入力信号が与えられるので、 P チャネル MOSトランジスタ P30のオン抵抗が小さくなる。節点 ST30の電位は Pチヤ ネル MOSトランジスタ P30のオン抵抗と Nチャネル MOSトランジスタ N30のオン抵 抗との比に基づいて決まるので、この時、節点 ST30の電位は上昇する。これにより、 Nチャネル MOSトランジスタ N31のゲート端子に与えられる電圧が大きくなり、 Nチヤ ネル MOSトランジスタ N31を流れる電流が大きくなる。また、 Pチャネル MOSトランジ スタ P31のゲート端子にはハイレベルの入力信号が与えられるので、 Pチャネル MO Sトランジスタ P31を流れる電流が小さくなる。これにより、インバータ回路 INV30を構 成する MOSトランジスタのゲートから Nチャネル MOSトランジスタ N31へと電荷が放 電される。その結果、インバータ回路 INV30を構成する MOSトランジスタのゲートの 電位がインバータ回路 INV30の反転電位よりも低くなると、インバータ回路 INV30か ら出力される信号の電位は駆動電圧 Vddの電位となる。このように、入力信号端子 I Nにローレベルの入力信号が与えられる時には、出力端子 OUTから出力される信号 はハイレベルとなる。
[0008] 以上のように、レベルシフタ回路によって、外部から与えられる信号の電圧レベル の変換が行われている。例えば、このようなレベルシフタ回路は、液晶表示装置のソ ースドライバ等の駆動回路内に設けられている。これにより、大きな駆動電圧が必要 とされる駆動回路に小さな電圧しか与えることができない場合でも、レベルシフタ回路 によって電圧レベルを高めることができ、液晶表示装置を動作させることが可能にな つている。
特許文献 1：特開 2003— 330430号公報
発明の開示
発明が解決しょうとする課題
[0009] ところが、 1つの表示装置で高解像度の画像表示と低解像度の画像表示との切り 替えが行われることがある。このような表示装置においては、消費電力の低減が課題 となっている。
[0010] そこで、本発明は、消費電力を低減することができるレベルシフタ回路を提供するこ とを目的とする。 課題を解決するための手段
[0011] 本発明の第 1の局面は、与えられた入力信号の電圧レベルの変換を行うレベルシ フタ回路であって、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 1の電圧レ ベル変換部を有する第 1の変換回路と、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 2の電圧レ ベル変換部と、与えられた制御用信号に基づいて当該第 2の電圧レベル変換部の 動作 Z非動作の切り替えを行う動作切替部とを有する 1以上の第 2の変換回路と を備えることを特徴とする。
[0012] 本発明の第 2の局面は、本発明の第 1の局面において、
前記第 1の電圧レベル変換部および Zまたは前記第 2の電圧レベル変換部は電流 駆動型であることを特徴とする。
[0013] 本発明の第 3の局面は、本発明の第 1の局面において、
前記第 2の変換回路は、前記第 2の電圧レベル変換部を流れる貫通電流を遮断す るためのスィッチを備えていることを特徴とする。
[0014] 本発明の第 4の局面は、表示装置であって、
与えられた入力信号の電圧レベルの変換を行うレベルシフタ回路と、
表示すべき画像に基づく映像信号を伝達するための複数の映像信号線と、 前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応する 複数の画素形成部を含み前記画像を表示する表示部と、
前記レベルシフタ回路を含み、当該レベルシフタ回路によって前記入力信号の電 圧レベルの変換が行われた後の信号に基づいて前記映像信号を前記複数の映像 信号線に供給する映像信号線駆動回路と、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路とを備え、 前記レベルシフタ回路は、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 1の電圧 レベル変換部を有する第 1の変換回路と、 前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 2の電圧 レベル変換部と、与えられた制御用信号に基づいて当該第 2の電圧レベル変換部の 動作 Z非動作の切り替えを行う動作切替部とを有する 1以上の第 2の変換回路と を含むことを特徴とする。
[0015] 本発明の第 5の局面は、表示装置であって、
与えられた入力信号の電圧レベルの変換を行うレベルシフタ回路と、
表示すべき画像に基づく映像信号を伝達するための複数の映像信号線と、 前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応する 複数の画素形成部を含み前記画像を表示する表示部と、
前記映像信号を前記複数の映像信号線に供給する映像信号線駆動回路と、 前記レベルシフタ回路を含み、当該レベルシフタ回路によって前記入力信号の電 圧レベルの変換が行われた後の信号に基づいて前記複数の走査信号線を選択的 に駆動する走査信号線駆動回路とを備え、
前記レベルシフタ回路は、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 1の電圧 レベル変換部を有する第 1の変換回路と、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 2の電圧 レベル変換部と、与えられた制御用信号に基づいて当該第 2の電圧レベル変換部の 動作 Z非動作の切り替えを行う動作切替部とを有する 1以上の第 2の変換回路と を含むことを特徴とする。
[0016] 本発明の第 6の局面は、本発明の第 4または第 5の局面において、
前記第 1の電圧レベル変換部および Zまたは前記第 2の電圧レベル変換部は電流 駆動型であることを特徴とする。
[0017] 本発明の第 7の局面は、本発明の第 4または第 5の局面において、
前記第 2の変換回路は、前記第 2の電圧レベル変換部を流れる貫通電流を遮断す るためのスィッチを備えていることを特徴とする。
[0018] 本発明の第 8の局面は、本発明の第 4または第 5の局面において、 前記映像信号線駆動回路と前記走査信号線駆動回路との少なくとも一方が前記 表示部と同一の基板上に形成されたドライバモノリシック型であることを特徴とする。
[0019] 本発明の第 9の局面は、本発明の第 4または第 5の局面において、
能動素子として多結晶シリコン薄膜トランジスタが含まれていることを特徴とする。
[0020] 本発明の第 10の局面は、本発明の第 4または第 5の局面において、
前記表示すべき画像の解像度に応じて前記制御用信号を生成する制御用信号生 成部を更に備えることを特徴とする。
[0021] 本発明の第 11の局面は、本発明の第 4または第 5の局面において、
1画面分の前記画像を表示する周期を表わす周波数に応じて前記制御用信号を 生成する制御用信号生成部を更に備えることを特徴とする。
発明の効果
[0022] 本発明の第 1の局面によれば、レベルシフタ回路には、入力信号の電圧レベルを 変換するために、第 1の電圧レベル変換部を有する第 1の変換回路と第 2の電圧レ ベル変換部を有する第 2の変換回路とが設けられている。第 2の変換回路には、制 御用信号に応じて第 2の電圧レベル変換部の動作 Z非動作の切り替えを行う動作切 替部が設けられている。このため、第 1の電圧レベル変換部と第 2の電圧レベル変換 部の双方を動作させることと、第 1の電圧レベル変換部のみを動作させることとができ る。これにより、必要に応じて第 2の電圧レベル変換部の動作を停止させることによつ て、無駄な電力消費を抑制することができる。
[0023] 本発明の第 2の局面によれば、レベルシフタ回路には、電流駆動型の電圧レベル 変換部が含まれている。このため、入力信号の電圧レベルが小さい場合にも、当該 入力信号の電圧レベルを変換することができる。
[0024] 本発明の第 3の局面によれば、第 2の電圧レベル変換部に貫通電流を遮断するた めのスィッチが設けられている。このため、第 2の電圧レベル変換部の動作を停止さ せるときに確実に貫通電流を遮断することができ、消費電力が低減される。
[0025] 本発明の第 4の局面によれば、表示装置の映像信号線駆動回路には、入力信号 の電圧レベルを変換するために、第 1の電圧レベル変換部を有する第 1の変換回路 と第 2の電圧レベル変換部を有する第 2の変換回路とが設けられたレベルシフタ回路 が含まれている。第 2の変換回路には、制御用信号に応じて第 2の電圧レベル変換 部の動作 Z非動作の切り替えを行う動作切替部が設けられている。このため、映像 信号線駆動回路の駆動のために、高い駆動能力が要求される時には、第 1の電圧レ ベル変換部と第 2の電圧レベル変換部とを動作させ、低 ヽ駆動能力で充分である時 には、第 1の電圧レベル変換部のみを動作させることができる。これにより、低い駆動 能力で充分である時の無駄な電力消費を抑制することができ、全体としての消費電 力が低減される。
[0026] 本発明の第 5の局面によれば、表示装置の走査信号線駆動回路には、入力信号 の電圧レベルを変換するために、第 1の電圧レベル変換部を有する第 1の変換回路 と第 2の電圧レベル変換部を有する第 2の変換回路とが設けられたレベルシフタ回路 が含まれている。第 2の変換回路には、制御用信号に応じて第 2の電圧レベル変換 部の動作 Z非動作の切り替えを行う動作切替部が設けられている。このため、走査 信号線駆動回路の駆動のために、高い駆動能力が要求される時には、第 1の電圧レ ベル変換部と第 2の電圧レベル変換部とを動作させ、低 ヽ駆動能力で充分である時 には、第 1の電圧レベル変換部のみを動作させることができる。これにより、低い駆動 能力で充分である時の無駄な電力消費を抑制することができ、全体としての消費電 力が低減される。
[0027] 本発明の第 6の局面によれば、本発明の第 2の局面と同様、入力信号の電圧レべ ルが小さい場合にも、当該入力信号の電圧レベルを変換することができる。
[0028] 本発明の第 7の局面によれば、本発明の第 3の局面と同様、第 2の電圧レベル変換 部の動作を停止させるときに確実に貫通電流を遮断することができ、消費電力が低 減される。
[0029] 本発明の第 8の局面によれば、ドライバモノリシック型の表示装置において、消費電 力が低減される。
[0030] 本発明の第 9の局面によれば、能動素子として多結晶シリコン薄膜トランジスタが採 用されている。このため、例えば、基板として安価なガラス基板を採用することができ る。これにより、安価に、消費電力が低減される表示装置を提供することができる。
[0031] 本発明の第 10の局面によれば、制御用信号生成部が表示画像の解像度に応じて 制御用信号を生成する。そして、その制御用信号が第 2の変換回路内の動作切替部 に与えられる。このため、高解像度の画像表示が行われる時には、第 1の電圧レベル 変換部と第 2の電圧レベル変換部の双方を動作させ、低解像度の画像表示が行わ れる時には、第 1の電圧レベル変換部のみを動作させることができる。これにより、低 解像度の画像表示が行われている時の無駄な電力消費が抑制され、全体としての 消費電力が低減される。
[0032] 本発明の第 11の局面によれば、制御用信号生成部が画像表示の周波数に応じた 制御用信号を生成する。そして、その制御用信号が第 2の変換回路内の動作切替部 に与えられる。このため、周波数が高い時には、第 1の電圧レベル変換部と第 2の電 圧レベル変換部の双方を動作させ、周波数が低い時には、第 1の電圧レベル変換部 のみを動作させることができる。これにより、低周波数の画像表示が行われている時 の無駄な電力消費が抑制され、全体としての消費電力が低減される。
図面の簡単な説明
[0033] [図 1]本発明の一実施形態に係る液晶表示装置の全体構成を示すブロック図である
[図 2]上記実施形態におけるソースドライバの構成を示すブロック図である。
[図 3]上記実施形態において、表示モードが高解像度モードの時の信号波形図であ る。
[図 4]上記実施形態において、表示モードが低解像度モードの時の信号波形図であ る。
[図 5]上記実施形態におけるレベルシフタ回路の構成を示す回路図である。
[図 6]上記実施形態において、多結晶シリコン薄膜トランジスタの製造工程を示すフロ 一チャートである。
[図 7]上記実施形態において、多結晶シリコン薄膜トランジスタの製造工程を説明す るための図である。
[図 8]上記実施形態において、多結晶シリコン薄膜トランジスタの製造工程を説明す るための図である。
[図 9]上記実施形態における多結晶シリコン薄膜トランジスタの構造を示す断面図で ある。
[図 10]上記実施形態の第 1の変形例に係るレベルシフタ回路の構成を示す回路図 である。
[図 11]上記実施形態の第 2の変形例に係るレベルシフタ回路の構成を示す回路図 である。
[図 12]従来例におけるレベルシフタ回路の構成を示す回路図である。
符号の説明
[0034] 20…制御用信号生成部
30· ··レベルシフタ回路
31· ··シフトレジスタ
200…表示制御回路
300· ··ソースドライノく
301 · · ·第 1のレべノレシフタ咅
302· ··第 2のレべノレシフタ部
400· ··ゲートドライバ
500…表示部
ΙΝ、 ΙΝΒ· ··入力信号端子
MO…制御用端子
Ni l〜Ν17· · ·Νチャネル MOSトランジスタ
OUT…出力信号端子
PI 1〜P17· ·· Pチャネル MOSトランジスタ
SLl〜SLn…ソースバスライン（映像信号線）
発明を実施するための最良の形態
[0035] 以下、添付図面を参照しつつ本発明の一実施形態について説明する。
[0036] < 1.液晶表示装置の全体構成および動作 >
図 1は、本発明の第 1の実施形態に係るアクティブマトリクス型液晶表示装置の全 体構成を示すブロック図である。この液晶表示装置は、表示制御回路 200とソースド ライバ (映像信号線駆動回路) 300とゲートドライバ (走査信号線駆動回路) 400と表 示部 500とを備えている。表示制御回路 200には、後述する表示モードを切り替える ための制御用信号 SMを生成する制御用信号生成部 20が含まれて 、る。表示部 50 0には、互いに交差 (直交)する複数 (n本)のソースバスライン（映像信号線) SL1〜S Lnと複数 (m本)のゲートバスライン（走査信号線) GLl〜GLmとが設けられて 、る。 ソースバスライン SLl〜SLnはソースドライバ 300と接続され、ゲートバスライン GL1 〜GLmはゲートドライバ 400と接続されて!、る。ソースバスライン SLl〜SLnとゲート バスライン GLl〜GLmとの交差点には、それぞれ画素形成部が設けられている。各 画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続され るとともに当該交差点を通過するソースバスラインにソース端子が接続されたスィッチ ング素子である TFT10と、その TFT10のドレイン端子に接続された画素電極と、上 記複数個の画素形成部に共通的に設けられ画素電極と共通電極 Ecとの間に挟持さ れた液晶層とからなる。そして、画素電極と共通電極 Ecとにより形成される容量により 画素容量 Cpが構成される。
[0037] なお、本実施形態に係る液晶表示装置にお!ヽては、表示される画像の解像度に応 じて駆動回路の動作が切り替えられる。以下の説明においては、高解像度の画像表 示が行われるよう動作する時の状態を「表示モードが高解像度モード」といい、低解 像度の画像表示が行われるよう動作する時の状態を「表示モードが低解像度モード」 という。
[0038] 表示制御回路 200は、外部から送られる画像信号 DATを受け取り、映像信号 AV と、表示部 500に画像を表示するタイミングを制御するためのソーススタートパルス信 号 SSP、ソースクロック信号 SCK、ゲートスタートパルス信号 GSP、およびゲートクロ ック信号 GCKと、表示モードを切り替えるための制御用信号 SMとを出力する。なお 、制御用信号 SMについては制御用信号生成部 20で生成される力 表示モードが 高解像度モードの時には制御用信号 SMの論理レベルはローレベルにされ、表示モ 一ドが低解像度モードの時には制御用信号 SMの論理レベルはハイレベルにされる 。ソースドライバ 300は、ソーススタートパルス信号 SSP、ソースクロック信号 SCK、制 御用信号 SMおよび映像信号 AVを受け取り、表示部 500内の各画素形成部の画素 容量 Cpを充電するために、駆動用の映像信号をソースバスライン SLl〜SLnに印加 する。ゲートドライノく 400は、各ゲートバスライン GLl〜GLmを 1水平走査期間ずつ 順次に選択するために、表示制御回路 200から出力されるゲートスタートパルス信号 GSPとゲートクロック信号 GCKとに基づいて、アクティブな走査信号の各ゲートバス ライン GL 1〜GLmへの印加を 1垂直走査期間を周期として繰り返す。
[0039] 以上のようにして、各ソースノ スライン SLl〜SLnに駆動用の映像信号が印加され 、各ゲートバスライン GLl〜GLmに走査信号が印加されることにより、表示部 500に 画像が表示される。
[0040] く 2.ソースドライバ >
< 2. 1 ソースドライバの構成 >
図 2は、本実施形態におけるソースドライバ 300の構成を示すブロック図である。こ のソースドライバ 300は、レベルシフタ回路 30と、 n段からなるシフトレジスタ 31と、各 ソースバスライン SLl〜SLnに対応するように設けられた波形整形回路 32、バッファ 部 33、サンプリング回路 34と、奇数列目の各ソースバスライン SL1、 SL3、 · · ·、 SLn 1とその次の列のソースバスライン SL2、 SL4、 · · ·、 SLnとの接続をオン Zオフす るためのアナログスィッチ 35と、シフトレジスタ 31の偶数段目力もの出力をオン Zォ フするために偶数列目の各ソースバスライン SL2、 SL4、 · · ·、 SLnに対応するように 設けられたアナログスィッチ 36とを備えている。シフトレジスタ 31には、各ソースバス ライン SLl〜SLnに対応するように設けられたラッチ回路 LATと、偶数列目の各ソー スバスライン SL2、 SL4、 · · ·、 SLnにっき、その前の列のソースバスライン SL1、 SL 3、 · · ·、 SLn— 1との接続をオン Zオフするためのアナログスィッチ AS1、およびそ の次の列のソースバスライン SL3、 SL5、 · · ·、 SLn 1との接続をオン Zオフするた めのアナログスィッチ AS2と、互いに隣接する奇数列目の各ソースバスライン SL1、 S L3、 · · ·、 SLn— 1の接続をオン Zオフするためのアナログスィッチ AS3とが含まれ ている。
[0041] < 2. 2 ソースドライバの動作の概略 >
レベルシフタ回路 30は、表示制御回路 200から出力されるソースクロック信号 SCK と制御用信号 SMとを受け取り、その電圧レベルを変換する。そして、電圧レベルの 変換が施されたソースクロック信号 SCKがレベルシフタ回路 30から出力される。なお 、レベルシフタ回路 30の詳 、構成および動作にっ 、ては後述する。
[0042] シフトレジスタ 31には、ソースクロック信号 SCKとソーススタートパルス信号 SSPと 制御用信号 SMとが与えられる。シフトレジスタ 31内のアナログスィッチ AS 1、 AS2、 AS3には、表示モードに応じた制御用信号 SMが与えられる。従って、アナログスィ ツチ AS1、 AS2、 AS3は、この表示装置の表示モードによって異なる動作を行う。具 体的には、表示モードが高解像度モードの時には、アナログスィッチ AS1および AS 2はオン状態になり、アナログスィッチ AS3はオフ状態になる。一方、表示モードが低 解像度モードの時には、アナログスィッチ AS1および AS2はオフ状態になり、アナ口 グスィッチ AS3はオン状態になる。これにより、表示モードが高解像度モードの時に は、ソーススタートパルス信号 SSPのパルスが入力された後、ソースクロック信号 SC Kに基づ 、て、各ソースバスライン SLl〜SLnに対応するラッチ回路 LATから順次 にサンプリングパルス Sl〜Snが出力される。一方、表示モードが低解像度モードの 時には、ソーススタートパルス信号 SSPのパルスが入力された後、ソースクロック信号 SCKに基づいて、奇数列目の各ソースバスライン SL1、 SL3、 · · ·、 SLn—lに対応 するラッチ回路 LATのみ力も順次にサンプリングノ ルス Sl、 S3、 · · ·、 Sn— 1が出力 される。
[0043] 波形整形回路 32は、ラッチ回路 LATから出力されるサンプリングノ ルスのパルス 幅を整える。波形整形回路 32でパルス幅の調整が施されたサンプリングパルスは、 ノ ッファ部 33でバッファリングされ、サンプリング回路 34に信号 Tl〜Tnとして出力さ れる。サンプリング回路 34は、ノ ッファ部 33から出力された信号 Τ1〜Τηに基づいて 、表示制御回路 200から送られる映像信号 AVのサンプリングを行い、それを駆動用 の映像信号としてソースバスライン SL 1〜SLnに出力する。
[0044] アナログスィッチ 35、 36には、制御用信号 SMが与えられる。アナログスィッチ 35 は、表示モードが高解像度モードの時にはオフ状態になり、表示モードが低解像度 モードの時にはオン状態になる。一方、アナログスィッチ 36は、表示モードが高解像 度モードの時にはオン状態になり、表示モードが低解像度モードの時にはオフ状態 になる。また、上述したように、表示モードが高解像度モードの時には全てのソースバ スライン SL 1〜SLnに対応するラッチ回路 LATから順次にサンプリングパルスが出 力され、表示モードが低解像度モードの時には奇数列目のソースバスライン SL1、 S L3、 · · ·、 SLn—1に対応するラッチ回路 LATのみ力 順次にサンプリングパルスが 出力される。これにより、表示モードが高解像度モードの時には、各ソースノ スライン SLl〜SLnのそれぞれに対応するラッチ回路 LATから出力されるサンプリングパル スが、当該各ソースバスライン SLl〜SLnに対応するサンプリング回路 34に与えられ る。一方、表示モードが低解像度モードの時には、奇数列目の各ソースノ スライン S Ll、 SL3、 · · ·、 SLn—1のそれぞれに対応するラッチ回路 LATから出力されるサン プリングパルスが、当該奇数列目の各ソースバスライン SL1、 SL3、 · · ·、 SLn—lに 対応するサンプリング回路 34とその次の列に対応するサンプリング回路 34とに与え られる。
[0045] < 2. 3 高解像度モードの時のソースドライバの動作 >
図 3は、表示モードが高解像度モードの時の信号波形図である。ソーススタートパ ルス信号 SSPのパルスの発生後、最初にソースクロック信号 SCKのパルスが発生す ると、 1列目のソースバスライン SL1に対応するラッチ回路 LATからサンプリングパル ス S1が出力される（時点 tl)。ソースクロック信号 SCKは、時点 tlから時点 t2までの 期間中、論理レベルがハイレベルの状態で維持される。このため、時点 tlから時点 t 2までの期間中、サンプリングパルス S1の出力が維持される。また、表示モードが高 解像度モードの時には、アナログスィッチ 35はオフ状態になっているので、サンプリ ングパルス S1が 2列目のソースバスライン SL2に対応して設けられたバッファ部 33に 与えられることはない。従って、時点 tlから時点 t2までの期間中には、 1列目のソー スバスライン SL1に対応して設けられたバッファ部 33から出力される信号 T1のみに よって映像信号 AVがサンプリングされる。そして、そのサンプリングされた映像信号 AVが 1列目のソースバスライン SL1に出力される。
[0046] 時点 t2になると、ソースクロック信号 SCKの論理レベルがハイレベルからローレべ ルに変化する。表示モードが高解像度モードの時には、アナログスィッチ AS 1はオン 状態になっており、アナログスィッチ AS3はオフ状態になっている。従って、 2列目の ソースバスライン SL2に対応するラッチ回路 LATからサンプリングパルス S2が出力さ れる。ソースクロック信号 SCKは、時点 t2から時点 t3までの期間中、論理レベルが口 一レベルの状態で維持される。また、表示モードが高解像度モードの時には、アナ口 グスィッチ 36はオン状態になっている。このため、時点 t2から時点 t3までの期間中、 サンプリングパルス S2の出力が維持される。また、上述のとおりアナログスィッチ 35 はオフ状態になっているので、サンプリングパルス S2が 1列目のソースバスライン SL 1に対応して設けられたバッファ部 33に与えられることはない。従って、時点 t2から時 点 t3までの期間中には、 2列目のソースバスライン SL2に対応して設けられたバッフ ァ部 33から出力される信号 T2のみによって映像信号 AVがサンプリングされる。そし て、そのサンプリングされた映像信号 AVが 2列目のソースバスライン SL2に出力され る。
[0047] 時点 t3になると、ソースクロック信号 SCKの論理レベルがローレベルからハイレべ ルに変化する。表示モードが高解像度モードの時には、アナログスィッチ AS2はオン 状態となっている。従って、 3列目のソースバスライン SL3に対応するラッチ回路 LAT 力もサンプリングパルス S3が出力される。ソースクロック信号 SCKは、時点 t3から時 点 t4までの期間中、論理レベルがハイレベルの状態で維持される。このため、時点 t 3から時点 t4までの期間中、サンプリングパルス S3の出力が維持される。これにより、 時点 t3から時点 t4までの期間中には、 3列目のソースバスライン SL3に対応して設け られたバッファ部 33から出力される信号 T3のみによって映像信号 AVがサンプリング される。そして、そのサンプリングされた映像信号 AVが 3列目のソースバスライン SL3 に出力される。
[0048] 以上のように、 1列目から n列目までのソースバスライン SLl〜SLnにっき、 1列ず つ順次に、表示制御回路 200から送られる映像信号 AVが印加される。
[0049] < 2. 4 低解像度モードの時のソースドライバの動作 >
図 4は、表示モードが低解像度モードの時の信号波形図である。ソーススタートパ ルス信号 SSPのパルスの発生後、最初にソースシフトクロック信号 SCKのパルスが 発生すると、 1列目のソースバスライン SL1に対応するラッチ回路 LATからサンプリン グノ ルス S1が出力される（時点 tl)。ソースクロック信号 SCKは、時点 tlから時点 t3 までの期間中、論理レベルがハイレベルの状態で維持される。このため、時点 tlから 時点 t3までの期間中、サンプリングパルス S1の出力が維持される。ここで、表示モー ドが低解像度モードの時には、アナログスィッチ 36はオフ状態になっており、アナ口 グスィッチ 35はオン状態になっているので、サンプリングパルス S1は 2列目のソース バスライン SL2に対応して設けられたバッファ部 33にも与えられる。従って、時点 tl から時点 t3までの期間中には、 1列目および 2列目のソースバスライン SL1、 SL2に 対応して設けられたバッファ部 33から出力される信号 T1、T2によって映像信号 AV がサンプリングされる。そして、そのサンプリングされた映像信号 AVが 1列目および 2 列目のソースバスライン SL1、 SL2に出力される。
[0050] 時点 t3になると、ソースクロック信号 SCKの論理レベルがハイレベルからローレべ ルに変化する。表示モードが低解像度モードの時には、アナログスィッチ AS 1および AS2はオフ状態になっており、アナログスィッチ AS3はオン状態になっている。従つ て、 3列目のソースバスライン SL3に対応するラッチ回路 LATからサンプリングパルス S3が出力される。ソースクロック信号 SCKは、時点 t3から時点 t5までの期間中、論 理レベルがローレベルの状態で維持される。このため、時点 t3から時点 t5までの期 間中、サンプリングノ ルス S3の出力が維持される。また、上述のとおりアナログスイツ チ 35はオン状態になっているので、サンプリングパルス S3は 4列目のソースバスライ ン SL4に対応して設けられたバッファ部 33にも与えられる。従って、時点 t3から時点 t5までの期間中には、 3列目および 4列目のソースバスライン SL3、 SL4に対応して 設けられたバッファ部 33から出力される信号 T3、T4によって映像信号 AVがサンプ リングされる。そして、そのサンプリングされた映像信号 AVが 3列目および 4列目のソ ースバスライン SL3、 SL4に出力される。
[0051] 以上のように、 1列目力 n列目までのソースバスライン SLl〜SLnにっき、 2列ず つ順次に、表示制御回路 200から送られる映像信号 AVが印加される。
[0052] < 3.レベルシフタ回路の構成 >
図 5は、本実施形態におけるレベルシフタ回路 30の構成を示す回路図である。この レベルシフタ回路 30は、第 1のレベルシフタ部（第 1の変換回路） 301と、第 2のレべ ルシフタ部 (第 2の変換回路） 302と、 2個の入力信号端子 IN、 INBと、出力信号端 子 OUTと、インバータ回路 INV1と、制御用端子 MOとによって構成されている。第 1 のレベルシフタ部 301には、 2個の Pチャネル MOSトランジスタ P10、 P11と、 2個の Nチャネル MOSトランジスタ N10、 Ni lと、駆動電圧 Vdd、 Vssの電源と、節点 ST1 0、 ST11、 ST21〜ST23と力含まれて!/ヽる。第 2のレべノレシフタ咅 302には、 3個の Pチャネル MOSトランジスタ P12、 P13、 P14と、 3個の Nチャネル MOSトランジスタ N12、 N13、 N14と、インバータ回路 INV2と、駆動電圧 Vdd、 Vssの電源と、節点 S T12、 ST13、 ST24〜ST26と力含まれて!/ヽる。なお、第 1のレべノレシフタ咅 に おいては、 2個の Pチャネル MOSトランジスタ P10、 P11と、 2個の Nチャネル MOSト ランジスタ N10、 Ni lと、馬区動電圧 Vdd、 Vssの電源と、節点、 ST10、 ST11、 ST21 〜ST23とによって第 1の電圧レベル変換部が実現されている。また、第 2のレベルシ フタ部 302においては、 2個の Pチャネル MOSトランジスタ P12、 P13と、 2個の Nチ ャネル MOSトランジスタ N12、 N13と、駆動電圧 Vdd、 Vssの電源と、節点 ST12、 S T13、 ST24〜ST26とによって第 2の電圧レベル変換部が実現され、 Pチャネル M つて動作切替部とが実現されて 、る。
[0053] 第 1のレベルシフタ部 301の構成について詳しく説明する。 Pチャネル MOSトラン ジスタ P10のソース端子は駆動電圧 Vddの電源ラインと接続され、ゲート端子は入力 信号端子 INと Pチャネル MOSトランジスタ P12のゲート端子とに接続され、ドレイン 端子は Nチャネル MOSトランジスタ N10のドレイン端子、ゲート端子、および Nチヤ ネル MOSトランジスタ N 11のゲート端子と接続されて 、る。 Pチャネル MOSトランジ スタ P11のソース端子は駆動電圧 Vddの電源ラインと接続され、ゲート端子は入力信 号端子 INBと Pチャネル MOSトランジスタ P13のゲート端子とに接続され、ドレイン端 子は Nチャネル MOSトランジスタ Ni lのドレイン端子とインバータ回路 INV1の入力 端子と Pチャネル MOSトランジスタ P13のドレイン端子と Nチャネル MOSトランジスタ N13のドレイン端子とに接続されている。
[0054] Nチャネル MOSトランジスタ N10のソース端子は駆動電圧 Vssの電源ラインと接続 され、ゲート端子は Nチャネル MOSトランジスタ Ni lのゲート端子と Pチャネル MOS トランジスタ P10のドレイン端子とに接続され、ドレイン端子は Pチャネル MOSトランジ スタ P10のドレイン端子と Nチャネル MOSトランジスタ Ni lのゲート端子とに接続さ れている。また、 Nチャネル MOSトランジスタ N10のゲート端子とドレイン端子とは接 続されて!、る。 Nチャネル MOSトランジスタ Nl 1のソース端子は駆動電圧 Vssの電 源ラインと接続され、ゲート端子は Nチャネル MOSトランジスタ N10のゲート端子、ド レイン端子および Pチャネル MOSトランジスタ P10のドレイン端子と接続され、ドレイ ン端子は Pチャネル MOSトランジスタ P11のドレイン端子とインバータ回路 INV1の 入力端子と Pチャネル MOSトランジスタ P13のドレイン端子と Nチャネル MOSトラン ジスタ N 13のドレイン端子とに接続されている。
[0055] 次に、第 2のレベルシフタ部 302の構成について詳しく説明する。 Pチャネル MOS トランジスタ P14のソース端子は駆動電圧 Vddの電源ラインと接続され、ゲート端子 は制御用端子 MOとインバータ回路 INV2の入力端子とに接続され、ドレイン端子は Pチャネル MOSトランジスタ P12のソース端子と Pチャネル MOSトランジスタ P13のソ ース端子とに接続されている。 Pチャネル MOSトランジスタ P12のソース端子は Pチヤ ネル MOSトランジスタ P14のドレイン端子と Pチャネル MOSトランジスタ P13のソース 端子とに接続され、ゲート端子は入力信号端子 INと Pチャネル MOSトランジスタ P10 のゲート端子とに接続され、ドレイン端子は Nチャネル MOSトランジスタ N12のドレイ ン端子、ゲート端子、および Nチャネル MOSトランジスタ N13のゲート端子と接続さ れている。 Pチャネル MOSトランジスタ P13のソース端子は Pチャネル MOSトランジ スタ P14のドレイン端子と Pチャネル MOSトランジスタ P12のソース端子とに接続され 、ゲート端子は入力信号端子 INBと Pチャネル MOSトランジスタ P11のゲート端子と に接続され、ドレイン端子は Nチャネル MOSトランジスタ N13のドレイン端子とインバ ータ回路 INV1の入力端子と Pチャネル MOSトランジスタ P11のドレイン端子と Nチヤ ネル MOSトランジスタ Nl 1のドレイン端子とに接続されて!、る。
[0056] Nチャネル MOSトランジスタ N12のソース端子は Nチャネル MOSトランジスタ N13 のソース端子と Nチャネル MOSトランジスタ N14のドレイン端子と接続され、ゲート端 子は Pチャネル MOSトランジスタ P12のドレイン端子と Nチャネル MOSトランジスタ N 13のゲート端子とに接続され、ドレイン端子は Pチャネル MOSトランジスタ P12のドレ イン端子と Nチャネル MOSトランジスタ N13のゲート端子とに接続されている。また、 Nチャネル MOSトランジスタ N12のゲート端子とドレイン端子とは接続されている。 N チャネル MOSトランジスタ N13のソース端子は Nチャネル MOSトランジスタ N12の ソース端子と Nチャネル MOSトランジスタ N14のドレイン端子と接続され、ゲート端子 は Nチャネル MOSトランジスタ N12のゲート端子、ドレイン端子、および Pチャネル M OSトランジスタ P12のドレイン端子と接続され、ドレイン端子は Pチャネル MOSトラン ジスタ P13のドレイン端子とインバータ回路 INV1の入力端子と Pチャネル MOSトラ ンジスタ P11のドレイン端子と Nチャネル MOSトランジスタ Ni lのドレイン端子とに接 続されて!、る。 Nチャネル MOSトランジスタ N14のソース端子は駆動電圧 Vssの電 源ラインと接続され、ゲート端子はインバータ回路 INV2の出力端子と接続され、ドレ イン端子は Nチャネル MOSトランジスタ N12のソース端子と Nチャネル MOSトランジ スタ N13のソース端子とに接続されている。インバータ回路 INV2の入力端子は制御 用端子 MOと Pチャネル MOSトランジスタ P14のゲート端子とに接続され、出力端子 は Nチャネル MOSトランジスタ N14のゲート端子と接続されている。
[0057] <4.レベルシフタ回路の動作 >
上述のような構成において、入力信号端子 INにハイレベルの入力信号が与えられ ている時には、入力信号端子 INBにはローレベルの入力信号が与えられる。一方、 入力信号端子 INにローレベルの入力信号が与えられている時には、入力信号端子 I NBにはハイレベルの入力信号が与えられる。また、表示モードが高解像度モードの 時には、制御用端子 MOにはローレベルの制御用信号 SMが与えられ、表示モード が低解像度モードの時には、制御用端子 MOにはハイレベルの制御用信号 SMが 与えられる。
[0058] <4. 1 表示モードが高解像度モードの時の動作 >
表示モードが高解像度モードの時のレベルシフタ回路 30の動作について説明する 。まず、入力信号端子 INにハイレベルの入力信号が与えられ、入力信号端子 INBに ローレベルの入力信号が与えられて 、る時の動作につ 、て説明する。
[0059] 第 1のレベルシフタ部 301に着目する。 Pチャネル MOSトランジスタ P10のゲート端 子にはハイレベルの入力信号が与えられるので、 Pチャネル MOSトランジスタ P10の オン抵抗が大きくなる。節点 ST10の電位は Pチャネル MOSトランジスタ P10のオン 抵抗と Nチャネル MOSトランジスタ N10のオン抵抗との比に基づいて決まるので、こ の時、節点 ST10の電位は低下する。これにより、 Nチャネル MOSトランジスタ Ni l のゲート端子に与えられる電圧が小さくなり、 Nチャネル MOSトランジスタ Ni lを流 れる電流が小さくなる。また、 Pチャネル MOSトランジスタ P11のゲート端子にはロー レベルの入力信号が与えられるので、 Pチャネル MOSトランジスタ P 11を流れる電流 が大きくなる。これにより、 Pチャネル MOSトランジスタ P11からインバータ回路 INV1 へと電流が流れ、インバータ回路 INV1を構成する MOSトランジスタのゲート電極に は電荷が蓄積される。
[0060] 第 2のレベルシフタ部 302〖こ着目する。 Pチャネル MOSトランジスタ P12のゲート端 子にはハイレベルの入力信号が与えられるので、 Pチャネル MOSトランジスタ P12の オン抵抗が大きくなる。節点 ST12の電位は Pチャネル MOSトランジスタ P12のオン 抵抗と Nチャネル MOSトランジスタ N12のオン抵抗との比に基づいて決まるので、こ の時、節点 ST12の電位は低下する。これにより、 Nチャネル MOSトランジスタ N 13 のゲート端子に与えられる電圧が小さくなり、 Nチャネル MOSトランジスタ N13を流 れる電流が小さくなる。また、 Pチャネル MOSトランジスタ P13のゲート端子にはロー レベルの入力信号が与えられるので、 Pチャネル MOSトランジスタ P 13を流れる電流 が大きくなる。これにより、 Pチャネル MOSトランジスタ P13からインバータ回路 INV1 へと電流が流れ、インバータ回路 INV1を構成する MOSトランジスタのゲート電極に は電荷が蓄積される。
[0061] 以上のようにしてインバータ回路 INV1を構成する MOSトランジスタのゲート電極に 電荷が蓄積され、インバータ回路 INV1を構成する MOSトランジスタのゲートの電位 力 Sインバータ回路 iNV1の反転電位よりも高くなると、インバータ回路 iNV1から出力 される信号の電位は駆動電圧 Vssの電位となる。このように、入力信号端子 INにハイ レベルの入力信号が与えられる時には、出力端子 OUTから出力される信号はローレ ベルとなる。
[0062] 次に、入力信号端子 INにローレベルの入力信号が与えられ、入力信号端子 INB にハイレベルの入力信号が与えられている時の動作について説明する。
[0063] 第 1のレベルシフタ部 301に着目する。 Pチャネル MOSトランジスタ P10のゲート端 子にはローレベルの入力信号が与えられるので、 Pチャネル MOSトランジスタ P10の オン抵抗が小さくなる。節点 ST10の電位は Pチャネル MOSトランジスタ P10のオン 抵抗と Nチャネル MOSトランジスタ N10のオン抵抗との比に基づいて決まるので、こ の時、節点 ST10の電位は上昇する。これにより、 Nチャネル MOSトランジスタ Ni l のゲート端子に与えられる電圧が大きくなり、 Nチャネル MOSトランジスタ Ni lを流 れる電流が大きくなる。また、 Pチャネル MOSトランジスタ P11のゲート端子にはハイ レベルの入力信号が与えられるので、 Pチャネル MOSトランジスタ P 11を流れる電流 力 S小さくなる。これにより、インバータ回路 INV1を構成する MOSトランジスタのゲート 力 Nチャネル MOSトランジスタ Nl 1へと電荷が放電される。
[0064] 第 2のレベルシフタ部 302〖こ着目する。 Pチャネル MOSトランジスタ P12のゲート端 子にはローレベルの入力信号が与えられるので、 Pチャネル MOSトランジスタ P 12の オン抵抗が小さくなる。節点 ST12の電位は Pチャネル MOSトランジスタ P12のオン 抵抗と Nチャネル MOSトランジスタ N12のオン抵抗との比に基づいて決まるので、こ の時、節点 ST12の電位は上昇する。これにより、 Nチャネル MOSトランジスタ N 13 のゲート端子に与えられる電圧が大きくなり、 Nチャネル MOSトランジスタ N13を流 れる電流が大きくなる。また、 Pチャネル MOSトランジスタ P13のゲート端子にはハイ レベルの入力信号が与えられるので、 Pチャネル MOSトランジスタ P 13を流れる電流 力 S小さくなる。これにより、インバータ回路 INV1を構成する MOSトランジスタのゲート 力 Nチャネル MOSトランジスタ N 13へと電荷が放電される。
[0065] 以上のようにしてインバータ回路 INV1を構成する MOSトランジスタのゲートから N 放電され、インバータ回路 INV1を構成する MOSトランジスタのゲートの電位がイン バータ回路 INV1の反転電位よりも低くなると、インバータ回路 INV1から出力される 信号の電位は駆動電圧 Vddの電位となる。このように、入力信号端子 INにローレべ ルの入力信号が与えられる時には、出力端子 OUTから出力される信号はハイレべ ルとなる。
[0066] 以上のように、表示モードが高解像度モードの時には、第 1のレベルシフタ部 301 内の第 1の電圧レベル変換部と第 2のレベルシフタ部 302内の第 2の電圧レベル変 換部の双方が動作し、これら 2つの電圧レベル変換部によって、外部から与えられる 入力信号の電圧レベルの変換が施される。 [0067] <4. 2 表示モードが低解像度モードの時の動作 >
次に、表示モードが低解像度モードの時のレベルシフタ回路 30の動作について説 明する。まず、入力信号端子 INにハイレベルの入力信号が与えられ、入力信号端子 INBにローレベルの入力信号が与えられている時の動作について説明する。
[0068] 第 1のレベルシフタ部 301については、表示モードが高解像度モードの時と同様の 動作が行われる。すなわち、 Pチャネル MOSトランジスタ P11からインバータ回路 IN VIへと電流が流れ、インバータ回路 INV1を構成する MOSトランジスタのゲート電 極に電荷が蓄積される。
[0069] 第 2のレベルシフタ部 302に着目する。制御用端子 MOにはハイレベルの制御用 信号 SMが与えられるので、 Pチャネル MOSトランジスタ P14および Nチャネル MOS トランジスタ N14はオフ状態になる。従って、入力信号端子 INおよび入力信号端子 I NBから第 2のレベルシフタ部 302に与えられた信号の電圧レベルは変換されない。 このため、第 2のレベルシフタ部 302の動作に基づいて、インバータ回路 INV1を構 成する MOSトランジスタの充電ある!/、は放電が行われることはな！/、。
[0070] このように、第 2のレベルシフタ部 302によっては、インバータ回路 INV1を構成する MOSトランジスタの充電あるいは放電が行われることはない。一方、第 1のレベルシ フタ部 301によって、インバータ回路 INV1を構成する MOSトランジスタのゲート電 極に電荷が蓄積される。その結果、インバータ回路 INV1を構成する MOSトランジス タのゲートの電位がインバータ回路 INV1の反転電位よりも高くなると、インバータ回 路 INV1から出力される信号の電位は駆動電圧 Vssの電位となる。このように、入力 信号端子 INにハイレベルの入力信号が与えられる時には、出力端子 OUTから出力 される信号はローレベルとなる。
[0071] 次に、入力信号端子 INにローレベルの入力信号が与えられ、入力信号端子 INB にハイレベルの入力信号が与えられている時の動作について説明する。
[0072] 第 1のレベルシフタ部 301については、表示モードが高解像度モードの時と同様の 動作が行われる。すなわち、インバータ回路 INV1を構成する MOSトランジスタのゲ ートから Nチャネル MOSトランジスタ Ni lへと電荷が放電される。
[0073] 第 2のレベルシフタ部 302に着目する。制御用端子 MOにはハイレベルの制御用 信号 SMが与えられるので、入力信号端子 INにハイレベルの入力信号が与えられ入 力信号端子 INBにローレベルの入力信号が与えられている時と同様、インバータ回 路 INV1を構成する MOSトランジスタの充電ある!/、は放電が行われることはな！/、。
[0074] このように、第 2のレベルシフタ部 302によっては、インバータ回路 INV1を構成する MOSトランジスタの充電あるいは放電が行われることはない。一方、第 1のレベルシ フタ部 301によって、インバータ回路 INV1を構成する MOSトランジスタのゲートから Nチャネル MOSトランジスタ Ni lへと電荷が放電される。その結果、インバータ回路 I NV1を構成する MOSトランジスタのゲートの電位がインバータ回路 INV1の反転電 位よりも低くなると、インバータ回路 INV1から出力される信号の電位は駆動電圧 Vdd の電位となる。このように、入力信号端子 INにローレベルの入力信号が与えられる時 には、出力端子 OUTから出力される信号はハイレベルとなる。
[0075] 以上のように、表示モードが低解像度モードの時には、第 2のレベルシフタ部 302 内の第 2の電圧レベル変換部の動作は停止し、第 1のレベルシフタ部 301内の第 1 の電圧レベル変換部のみが動作する。そして、第 1のレベルシフタ部 301内の第 1の 電圧レベル変換部のみによって、外部から与えられる入力信号の電圧レベルの変換 が施される。
[0076] < 5.多結晶シリコン薄膜トランジスタの製造工程 >
本実施形態においては、ソースドライバ 300とゲートドライノ 00と表示部 500とが 同一の基板上に形成され、ドライバモノリシック型と呼ばれる構成になっている。また ン薄膜トランジスタである。ここで、多結晶シリコン薄膜トランジスタの製造工程につい て説明する。図 6は、多結晶シリコン薄膜トランジスタの製造工程を示すフローチヤ一 トである。図 7および図 8は、その製造工程を説明するための多結晶シリコン薄膜トラ ンジスタの断面図である。
[0077] まず、図 7 (a)に示すようなガラス基板 51上に、図 7 (b)に示すように、非晶質シリコ ン薄膜 52を堆積させる (ステップ S10)。その後、図 7 (c)に示すように、非晶質シリコ ン薄膜 52にエキシマレーザを照射する (ステップ S12)。これにより、非晶質シリコン 薄膜 52が多結晶シリコン薄膜 53に変化する。次に、図 7 (d)に示すように、多結晶シ リコン薄膜 53を所望の形状にパターユングする (ステップ S 14)。さらに、図 7 (e)に示 すように、多結晶シリコン薄膜 53上に二酸ィ匕シリコン力もなるゲート絶縁膜 54を形成 する (ステップ S16)。その後、図 7 (f)に示すように、ゲート絶縁膜 54上に、アルミ-ゥ ム等によって、ゲート電極 55を形成する (ステップ S 18)。
[0078] ゲート電極 55の形成後、この薄膜トランジスタのソース領域およびドレイン領域とな るべき部分にイオンドーピング法により不純物を注入する (ステップ S20、 S22)。本 実施形態においては、不純物として、 n型領域 56には燐が注入され、 p型領域 57に は硼素が注入される。 n型領域に燐を注入する際には、図 8 (a)に示すように、 p型領 域 57はレジスト 58で覆われる。一方、 p型領域 57に硼素を注入する際には、図 8 (b) に示すように、 n型領域 56はレジスト 58で覆われる。
[0079] このようにして不純物が注入された後、図 8 (c)に示すように、ゲート絶縁膜 54およ びゲート電極 55上に、二酸ィ匕シリコンあるいは窒化シリコン等力もなる層間絶縁膜 59 を堆積させる (ステップ S24)。その後、図 8 (d)に示すように、コンタクトホール 60を開 口する（ステップ S26)。さらに、図 8 (e)に示すように、アルミニウム等の金属配線 61 を形成する (ステップ S28)。以上のようにして、図 9に示すような多結晶シリコン薄膜ト ランジスタが作製される。
[0080] なお、液晶表示装置を製造する場合には、上記工程後、更に、別の層間絶縁膜を 介して、透過型液晶表示装置の場合には透明電極を、反射型液晶表示装置の場合 には反射電極を、それぞれ形成する。
[0081] 上述した多結晶シリコン薄膜トランジスタの製造工程において、プロセス最高温度 は 600度である。従って、米国コーユング社の 1737ガラス等の高耐熱性ガラスを絶 縁性基板として採用することができる。このように多結晶シリコン薄膜トランジスタを 60 0度以下で形成することにより、比較的安価なガラス基板を絶縁性基板として採用す ることができる。これにより、大画面の表示装置を従来よりも安価に製造することが可 能になる。なお、図 9に示す多結晶シリコン薄膜トランジスタは順スタガー構造である 1S 逆スタガー構造等その他の構造であってもよい。
[0082] < 6.効果 >
以上のように、本実施形態によると、レベルシフタ回路 30には、第 1の電圧レベル 変換部を有する第 1のレベルシフタ部 301と第 2の電圧レベル変換部を有する第 2の レベルシフタ部 302とが設けられている。第 2のレベルシフタ部 302には、制御用端 子 MOに与えられる制御用信号 SMの論理レベルに応じて第 2の電圧レベル変換部 の動作 Z非動作の切り替えを行う動作切替部が設けられている。このため、表示モ 一ドが高解像度モードの時のように高い駆動能力が要求される時には、第 1の電圧 レベル変換部と第 2の電圧レベル変換部とを動作させ、表示モードが低解像度モー ドの時のように低い駆動能力で充分である時には、第 1の電圧レベル変換部のみを 動作させることができる。これにより、低い駆動能力で充分な時に消費される電力を 低減することができる。
[0083] また、このようなレベルシフタ回路 30を備える表示装置にぉ 、て、能動素子として 多結晶シリコン薄膜トランジスタを採用し、その多結晶シリコン薄膜トランジスタの製造 工程のプロセス最高温度を 600度とすることができる。このため、絶縁性基板に比較 的安価なガラス基板を採用することができ、従来よりも安価に大画面の表示装置が提 供される。
[0084] < 7.変形例 >
< 7. 1 第 1の変形例 >
図 10は、上記実施形態の第 1の変形例に係るレベルシフタ回路 30の構成を示す 回路図である。上記実施形態においては、第 2の電圧レベル変換部内の貫通電流を 遮断するためのスィッチと第 2の電圧レベル変換部の動作 Z非動作の切り替えを行う 動作切替部とは、同じスィッチ（図 5の Pチャネル MOSトランジスタ P14および Nチヤ ネル MOSトランジスタ N 14)によって構成されていた。これに対して、本変形例にお いては、貫通電流を遮断するためのスィッチと動作切替部とは、異なるスィッチによつ て構成されている。以下、本変形例に係るレベルシフタ回路 30の動作について、第 2のレベルシフタ部 302に着目して説明する。なお、本変形例では、第 2のレベルシ フタ部 302において、 2個の Pチャネル MOSトランジスタ P12、 P13と、 2個の Nチヤ ネル MOSトランジスタ N 12、 N13と、駆動電圧 Vdd、 Vssの電源と、節点 ST12、 ST 13、 ST24〜ST27とによって第 2の電圧レベル変換部が実現されている。
[0085] まず、表示モードが高解像度モードの時の動作について説明する。表示モードが 高解像度モードの時には、制御用端子 MOにはハイレベルの制御用信号 SMが与 えられる。これにより、 Nチャネル MOSトランジスタ N15および N16がオン状態、 Pチ ャネル MOSトランジスタ P14および P15がオフ状態になる。また、制御用端子 MOと Nチャネル MOSトランジスタ N14のゲート端子とはインバータ回路 INV2を介して接 続されているので、 Nチャネル MOSトランジスタ N14はオフ状態になる。その結果、 Pチャネル MOSトランジスタ P 12および P 13、 Nチャネル MOSトランジスタ N 12およ び N13は、入力信号端子 INおよび INBに与えられる入力信号に基づいて動作する 。これにより、第 2のレベルシフタ部 302内の第 2の電圧レベル変換部は動作状態と なる。一方、第 1のレベルシフタ部 301内の第 1の電圧レベル変換部については、上 記実施形態と同様、動作状態となる。以上より、 2つの電圧レベル変換部 (第 1の電 圧レベル変換部と第 2の電圧レベル変換部）によって入力信号の電圧レベルの変換 が施されることとなり、駆動能力が高められる。
[0086] 次に、表示モードが低解像度モードの時の動作について説明する。表示モードが 低解像度モードの時には、制御用端子 MOにはローレベルの制御用信号 SMが与 えられる。これにより、 Nチャネル MOSトランジスタ N15および N16がオフ状態となる 。このため、第 2レベルシフタ部 302の動作が入力信号の影響を受けることはない。ま た、 Pチャネル MOSトランジスタ P 14および P 15がオン状態になる。これにより、 Pチ ャネル MOSトランジスタ P12および P13はオフ状態になる。さらに、制御用端子 MO と Nチャネル MOSトランジスタ N14のゲート端子とはインバータ回路 INV2を介して 接続されているので、 Nチャネル MOSトランジスタ N14はオン状態になる。これにより 、 Nチャネル MOSトランジスタ N12および N13はオフ状態になる。以上より、第 2のレ ベルシフタ部 302内の第 2の電圧レベル変換部は非動作状態となる。一方、第 1のレ ベルシフタ部 301内の第 1の電圧レベル変換部については、上記実施形態と同様、 動作状態となる。以上より、 1つの電圧レベル変換部 (第 1の電圧レベル変換部）のみ によって入力信号の電圧レベルの変換が施されることとなり、消費電力が低減される
[0087] 以上のように、本変形例によると、 Nチャネル MOSトランジスタ N14、 N15、 N16お よび Pチャネル MOSトランジスタ P14、 P15のオン/オフ状態に応じて、第 2の電圧 レベル変換部の動作 Z非動作の切り替えが行われている。すなわち、 Nチャネル M OSトランジスタ N14、 N15、 N16および Pチャネル MOSトランジスタ P14、 P15力 S動 作切替部として機能している。また、表示モードが低解像度モードの時には、 Pチヤ ネル MOSトランジスタ P12および P13はオフ状態となることによって、第 2の電圧レべ ル変換部内の貫通電流が遮断されている。このように、第 2の電圧レベル変換部の 動作 Z非動作の切り替えを行う動作切替部と第 2の電圧レベル変換部内の貫通電 流を遮断するためのスィッチとを異なるスィッチによって構成することによつても本発 明を実現することができる。
[0088] また、本変形例によれば、表示モードが高解像度モードの時には、 Pチャネル MO Sトランジスタ P12および P13、 Nチャネル MOSトランジスタ N12および N13は、入 力信号端子 INおよび INBに与えられる入力信号に基づいて動作する。すなわち、第 2の電圧レベル変換部は電流駆動型の構成となっている。このため、入力信号の電 圧レベルが低 、場合であっても、当該入力信号の電圧レベルを第 2の電圧レベル変 換部で変換することができる。なお、第 1のレベルシフタ部 301内の第 1の電圧レべ ル変換部についても、電流駆動型の構成とすることができる。
< 7. 2 第 2の変形例 >
図 11は、上記実施形態の第 2の変形例に係るレベルシフタ回路 30の構成を示す 回路図である。このレベルシフタ回路 30は、図 5に示した上記実施形態の構成要素 に加えて、第 3のレベルシフタ部 303と第 2の制御用端子 M02とが設けられて 、る。 すなわち、本変形例においては、第 1の変換回路として第 1のレベルシフタ部 301が 設けられ、第 2の変換回路として第 2のレベルシフタ部 302と第 3のレベルシフタ部 30 3とが設けられている。
[0089] 上述のような構成において、制御用端子 MOにローレベルの制御用信号が与えら れ、第 2の制御用端子 M02にもローレベルの制御用信号が与えられると、全てのレ ベルシフタ部 301、 302、 303内の電圧レベル変換部が動作する。制御用端子 MO にローレベルの制御用信号が与えられ、第 2の制御用端子 M02にハイレベルの制 御用信号が与えられると、第 1のレベルシフタ部 301内の電圧レベル変換部と第 2の レベルシフタ部 302内の電圧レベル変換部とが動作する。制御用端子 MOにハイレ ベルの制御用信号が与えられ、第 2の制御用端子 M02にもノ、ィレベルの制御用信 号が与えられると、第 1のレベルシフタ部 301内の電圧レベル変換部のみが動作す る。
[0090] 以上のように、本変形例によると、レベルシフタ回路 30の動作を 3つの異なる状態 に切り替えることができる。例えば、「高速」、「中速」、「低速」というような 3つの状態に 応じてレベルシフタ回路 30の動作を切り替えることができる。これにより、必要に応じ てレベルシフタ回路 30の動作を切り替えることで、無駄な電力の消費を効果良く低 減することができる。
[0091] < 8.その他 >
レベルシフタ回路 30の構成には様々なものがあり、上記実施形態および各変形例 で示した構成に限定されるものではな ヽ。上記実施形態および各変形例で示した以 外の構成にも本発明を適用することができる。
[0092] 上記実施形態においては、レベルシフタ回路 30はソースクロック信号 SCKの電圧 レベルを変換するためにソースドライバ 300の入力段に設けられている力 本発明は これに限定されない。例えば、図 2に示す構成において、ラッチ回路 LATや波形整 形回路 32などの出力段にレベルシフタ回路 30を備える構成としても良い。
[0093] また、上記実施形態においては、レベルシフタ回路が液晶表示装置のソースドライ ノ 300に設けられた例を挙げて説明したが、本発明はこれに限定されず、液晶表示 装置のゲートドライノ OO内のレベルシフタ回路にも適用することができる。
[0094] また、本発明は、液晶表示装置以外の表示装置の駆動回路等に設けられたレベル シフタ回路にも適用することができ、さらには、表示装置以外の電圧レベルの変換が 必要な機器におけるレベルシフタ回路にも適用することができる。
[0095] さらに、上記実施形態においては、表示画像の解像度に応じてレベルシフタ回路 3 0内の電圧レベル変換部の動作 Z非動作が切り替えられる構成にしている力 本発 明はこれに限定されない。例えば、携帯電話において、消費電力を低減するために 待機状態の時には通常時よりもフレーム周波数が低くされることがある。このような携 帯電話に本発明に係るレベルシフタ回路を適用し、フレーム周波数に応じてレベル シフタ回路内の電圧レベル変換部の動作 Z非動作が切り替えられる構成とすること ができる。

Claims

請求の範囲
[1] 与えられた入力信号の電圧レベルの変換を行うレベルシフタ回路であって、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 1の電圧レ ベル変換部を有する第 1の変換回路と、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 2の電圧レ ベル変換部と、与えられた制御用信号に基づいて当該第 2の電圧レベル変換部の 動作 Z非動作の切り替えを行う動作切替部とを有する 1以上の第 2の変換回路と を備えることを特徴とする、レベルシフタ回路。
[2] 前記第 1の電圧レベル変換部および Zまたは前記第 2の電圧レベル変換部は電流 駆動型であることを特徴とする、請求項 1に記載のレベルシフタ回路。
[3] 前記第 2の変換回路は、前記第 2の電圧レベル変換部を流れる貫通電流を遮断す るためのスィッチを備えていることを特徴とする、請求項 1に記載のレベルシフタ回路
[4] 表示装置であって、
与えられた入力信号の電圧レベルの変換を行うレベルシフタ回路と、
表示すべき画像に基づく映像信号を伝達するための複数の映像信号線と、 前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応する 複数の画素形成部を含み前記画像を表示する表示部と、
前記レベルシフタ回路を含み、当該レベルシフタ回路によって前記入力信号の電 圧レベルの変換が行われた後の信号に基づいて前記映像信号を前記複数の映像 信号線に供給する映像信号線駆動回路と、
前記複数の走査信号線を選択的に駆動する走査信号線駆動回路とを備え、 前記レベルシフタ回路は、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 1の電圧 レベル変換部を有する第 1の変換回路と、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 2の電圧 レベル変換部と、与えられた制御用信号に基づいて当該第 2の電圧レベル変換部の 動作 Z非動作の切り替えを行う動作切替部とを有する 1以上の第 2の変換回路と を含むことを特徴とする、表示装置。
[5] 表示装置であって、
与えられた入力信号の電圧レベルの変換を行うレベルシフタ回路と、
表示すべき画像に基づく映像信号を伝達するための複数の映像信号線と、 前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応する 複数の画素形成部を含み前記画像を表示する表示部と、
前記映像信号を前記複数の映像信号線に供給する映像信号線駆動回路と、 前記レベルシフタ回路を含み、当該レベルシフタ回路によって前記入力信号の電 圧レベルの変換が行われた後の信号に基づいて前記複数の走査信号線を選択的 に駆動する走査信号線駆動回路とを備え、
前記レベルシフタ回路は、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 1の電圧 レベル変換部を有する第 1の変換回路と、
前記入力信号を受け取り当該入力信号の前記電圧レベルを変換する第 2の電圧 レベル変換部と、与えられた制御用信号に基づいて当該第 2の電圧レベル変換部の 動作 Z非動作の切り替えを行う動作切替部とを有する 1以上の第 2の変換回路と を含むことを特徴とする、表示装置。
[6] 前記第 1の電圧レベル変換部および Zまたは前記第 2の電圧レベル変換部は電流 駆動型であることを特徴とする、請求項 4または 5に記載の表示装置。
[7] 前記第 2の変換回路は、前記第 2の電圧レベル変換部を流れる貫通電流を遮断す るためのスィッチを備えていることを特徴とする、請求項 4または 5に記載の表示装置
[8] 前記映像信号線駆動回路と前記走査信号線駆動回路との少なくとも一方が前記 表示部と同一の基板上に形成されたドライバモノリシック型であることを特徴とする、 請求項 4または 5に記載の表示装置。
[9] 能動素子として多結晶シリコン薄膜トランジスタが含まれていることを特徴とする、請 求項 4または 5に記載の表示装置。
[10] 前記表示すべき画像の解像度に応じて前記制御用信号を生成する制御用信号生 成部を更に備えることを特徴とする、請求項 4または 5に記載の表示装置。
[11] 1画面分の前記画像を表示する周期を表わす周波数に応じて前記制御用信号を 生成する制御用信号生成部を更に備えることを特徴とする、請求項 4または 5に記載 の表示装置。
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