WO2006108848A1 - Wandleranordnung und testverfahren für einen wandler - Google Patents

Wandleranordnung und testverfahren für einen wandler Download PDF

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WO2006108848A1
WO2006108848A1 PCT/EP2006/061534 EP2006061534W WO2006108848A1 WO 2006108848 A1 WO2006108848 A1 WO 2006108848A1 EP 2006061534 W EP2006061534 W EP 2006061534W WO 2006108848 A1 WO2006108848 A1 WO 2006108848A1
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WO
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register
channels
converter
input
channel
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PCT/EP2006/061534
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English (en)
French (fr)
Inventor
Gotthilf Koerner
Berthold Fehrenbacher
Axel Breitmaier
Original Assignee
Robert Bosch Gmbh
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1071—Measuring or testing
    • H03M1/1076—Detection or location of converter hardware failure, e.g. power supply failure, open or short circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
    • H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing

Definitions

  • the present invention relates to a multi-channel transducer arrangement with a converter for converting an input signal in a first format, for. As an analog signal, in an output signal of a second format, z. A digital signal, and a method of testing the operability of such a converter.
  • a cause of errors may be not only a failure of the pure conversion function but also an incorrect processing of the input address it is because it is already received erroneously due to coupling errors between address lines, or because an input multiplexer of the transducer array receiving the address is defective. Both can lead to a through the Multiplexer the signal supplied to the input of the converter is different than originally specified by the address.
  • the present invention provides a transducer assembly and a method of testing a transducer that allow a simple and high degree of reliability to detect malfunctions of the transducer and / or its periphery.
  • a multichannel converter arrangement having a converter and a plurality of registers connected to an output of the converter for storing conversion results of a channel assigned to each register, in that at least one of the channels, referred to as test channel, has a circuit is assigned, which is adapted to change the content of the same channel associated register after reading. If the same register is read again after changing its contents, a result expected as a conversion result on the test channel can only be obtained if the register has been updated since the last reading and the associated change in its content by a renewed conversion process. Errors that cause the conversion results to no longer be updated are reliably detected in this way.
  • each measuring channel is preferably assigned a register, from which a value can be read out several times.
  • a multichannel transducer array having test channels connected to a test signal source for converting a test signal output therefrom, and measurement channels each constituting a measurement signal input of the transducer array and an address input for inputting a multi-bit designation of a channel to be converted are designations
  • the test channels are preferably selected such that one bit of each designation has a first value and all other bits have a different value. This makes it possible to selectively test the bits with the first value for whether they are correctly detected and processed by the converter arrangement. In the case of a crosstalk between the address bit with the first value and another address bit, which causes both bits to assume the same value, even if a test channel has been addressed correctly, not this, but another channel is converted to what that the conversion result is not in line with the expected value.
  • the transducer arrangement has as many test channels as the designation input at the address input has bits, so that each one of these bits can be tested.
  • the transducer assembly may comprise an input multiplexer having a plurality of signal inputs each associated with one of the channels and an output connected to an input of the transducer.
  • a first test signal source can preferably be connected to a connection between the output of the input multiplexer and the input of the converter, in order to feed a test signal into the input multiplexer independently of the operating state of the input multiplexer, thus enabling the functionality of the converter independently of that of the input multiplexer check.
  • At least one second test signal source is also provided which is assigned to one of the test channels in order to convert a test signal output by the test signal source.
  • the second test signal source and the input multiplexer are preferably combined in one unit, and of the channels, only the measuring channels are connected to input terminals of the unit.
  • the test channels are not led out of the unit and can not be falsified by an inappropriate external wiring.
  • the invention further provides a method for testing a transducer comprising the steps of a) contacting the transducer with a predetermined test signal; b) setting a register to a value different from an expected result of the conversion of the test signal; c) converting the test signal and storing the
  • steps a) to d) are performed repeatedly during operation of a device including the transducer, wherein step b) of a repetition is interleaved with step d) of the previous iteration, namely, associated with reading the register in step d) is executed.
  • step b) of a repetition is interleaved with step d) of the previous iteration, namely, associated with reading the register in step d) is executed.
  • the close, preferably circuitry, link between reading the register and changing its contents ensures that the change is made with a high degree of security so that errors due to non-updating of the register are reliably detected.
  • the step b) may include setting the register to a predetermined value, or inverting the current content of the register, ie, swapping the logical value of each individual bit of the register.
  • FIG. 1 and 2 each show a block diagram of a multi-channel converter arrangement according to the invention.
  • the converter arrangement comprises an analog input multiplexer 1 with sixteen inputs for analog signals, denoted in the figure with i ⁇ to il5, an address input ma and an analog output mo, on which that of the analog signals applied to the inputs i ⁇ to il5 is output is indicated by an adjacent four-bit-wide address, which is supplied from a host computer 10 via a conversion selection line 11 to the address input ma.
  • a plurality of reference voltage sources are formed by resistors R1, R2, .... R6 connected in series between a supply potential Vcc and ground GND. Taps of the resistor chain between resistors R4, R5 are connected to input il, between R3 and R4 to i2, between R2 and R3 to i4 and between Rl and R2 to i8.
  • the binary values of the addresses associated with these inputs (“0001”, “0010”, “0100” and “1000”) each include one bit of binary one, while all other bits include the one Have zero value.
  • the inputs il, i2, i4 and i8 and the corresponding processing paths in the converter arrangement are also referred to below as “test channels”, the remaining inputs and their processing paths also as “measuring channels”.
  • a voltage divider tap between the resistors R5 and R6 can be connected via a switch 2 to the output mo of the input multiplexer 1.
  • an input of an analog-to-digital converter 3 is connected.
  • a data input di of a memory module 4 is connected, which comprises a number of inputs of the multiplexer 1 corresponding number of registers, with r ⁇ , rl, ... to rl5.
  • the memory module 4 has two address inputs aw, ar.
  • the address input ar receives from the host computer 10 via a read select line 12 an address j ', which can take the values 0, 1, 2, ... 15, and causes the memory device 4 to output the contents of the corresponding register rj' at a data output out of the transducer array.
  • an XOR gate 5 Connected to the read select line 12 is an XOR gate 5, which forms an exclusive-or combination of all the bits of an address on the read select line 12 and applies in each case to a control input of the buffer register 7 and a second buffer register 8, whose data input is connected directly to the read select line 12.
  • a switch 9 which normally connects the address input aw of the memory module 4 to the conversion selection line 11, is switchable to apply the output of the register 8 to the input aw.
  • the resistors Rl to R6 are integrated together with the input multiplexer 1 on a same semiconductor substrate, and the taps between them are connected within the substrate to the inputs il, i2, i4 and i8 of the multiplexer 1, so that of the Inputs i ⁇ to il5 of the multiplexer 1, only the inputs i ⁇ , i3, i5 to i7 and i9 to il5 are actually brought out to terminals of this semiconductor device to receive to be converted measurement signals from the outside.
  • the other components 2 to 9 are also integrated on the same semiconductor substrate.
  • the register rj' is selected in the memory module 4, its contents on the Output out of the transducer array output, and connected to the output out host computer 10 receives the register contents. If j 'is an address selected from 0, 3, 5, 6, 7, 9, ..., 15, nothing else happens and the content of register rj' does not change again until the host computer has changed it. same address j 'on the conversion selection line 11 and thereby triggers a re-conversion of the signal at the input ij' triggers.
  • the output of the XOR gate 5 becomes 1. This causes the buffer 7 to take over the bitwise inverted content of the register rj 'applied by the inverter circuit 6 to its input, and the buffer 8, the address j 'applied to its input. As soon as there is no valid address on the conversion selection line 11, the switch 9 is switched over, so that it connects the address input aw to the output of the buffer 8, and the contents of the two buffers 7, 8 are applied to the data input di of the memory module 4 resp output the address input aw so as to replace the content of the register rj 'with its inverted value.
  • the host computer 10 having output the address j 'on the read select line 12 compares the received register contents with an expected value. If the transducer array is functioning properly, the register contents will match the expected value and the host computer 10 will continue normal operation. If there is a mismatch, there is an error.
  • the reason for this may be a defect in the conversion selection line 11, the multiplexer 1 or the converter 3.
  • the host in such a case causes the closing of the switch 2, so that the input of the converter 3 is connected to a tapped between the resistors R5 and R6 of the voltage divider reference potential .
  • the result of the conversion of the reference potential is stored in an arbitrary register of the memory device 4 specified at the same time by an address output from the host computer 10 to the conversion selection line 10, and then read therefrom by the host computer 10 having the same address the read select line 12 outputs.
  • FIG. 2 shows a block diagram of a modified embodiment of the transducer assembly. It differs from that of Fig. 1 in that the input il5 of the input multiplexer 1 is left open, so that its output mo is high impedance when the address "15" is applied to the input ma of the multiplexer 1. Further, an and Gate 13, which has as many inputs as the transducer arrangement has test channels, in the present case four pieces, and each of which is connected to a bit line of the conversion selection line 11.
  • the output of the AND gate then takes exactly that Value logical 1 when the address "15" is on the conversion selection line 11.
  • the output of the AND gate 12 controls the switch 2 so that it is always open when the output level of the AND gate 12 is zero and closed when the output level is 1.
  • the host computer no longer controls the switch 2 via its own control line, but by simply outputting the address "15" on the conversion selection line 11. Accordingly, the conversion result that the converter 3 closes is Switch 2 supplies stored in the register rl5 of the memory module 4 and can be read from this by outputting the address "15" on the read selection line 12.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Eine mehrkanalige Wandleranordnung umfasst einen Wandler (3) und eine Mehrzahl von jeweils an einen Ausgang des Wandlers angeschlossenen Registern (4; r1...r15) zum Speichern von Wandlungsergebnissen eines dem Register zugeordneten Kanals (i0, i1..., i15). Wenigstens einem der Kanäle (i1, i2, i4, i8) ist ein Löschsignalgenerator (6, 7, 8, 9) zugeordnet, der eingerichtet ist, den Inhalt des demselben Kanal zugeordneten Registers (r1, r2, r4, r8) nach jedem Lesen zu verändern.

Description

Wandleranordnung und Testverfahren für einen Wandler
Stand der Technik
Die vorliegende Erfindung betrifft eine mehrkanali- ge Wandleranordnung mit einem Wandler zum Wandeln eines Eingangssignals in einem ersten Format, z. B. eines Analogsignals, in ein Ausgangssignal eines zweiten Formats, z. B. ein Digitalsignal, und ein Verfahren zum Testen der Funktionsfähigkeit eines solchen Wandlers .
Um die Betriebssicherheit einer elektronischen Schaltung, die einen solchen Wandler verwendet, sicher zu stellen, ist es notwendig, die Funktionsfähigkeit des Wandlers von Zeit zu Zeit zu überprü- fen. Es ist bekannt, den Eingang eines Analog- Digitalwandlers zu diesem Zweck mit einer Referenzspannung, z. B. der Betriebsspannung, Masse oder einem vorgegebenen Bruchteil der Betriebsspannung zu beschälten, das Wandlungsergebnis mit einem er- warteten Ergebnis zu vergleichen und eine Störung des Wandlers zu erkennen, wenn eine signifikante Abweichung zwischen dem tatsächlichen und dem erwarteten Wandlungsergebnis auftritt. Häufig ist an den Ausgang eines solchen Wandlers ein Register zum Aufzeichnen des Wandlungsergebnisses angeschlossen, so dass auf das Wandlungsergeb- nis auch dann noch zugegriffen werden kann, wenn es nicht mehr vom Wandler ausgegeben wird. Insbesondere bei einer mehrkanaligen Wandleranordnung, in der ein Wandler im Zeitmultiplex betrieben wird, wird ein solches Register für jeden Kanal benötigt, um auf das Wandlungsergebnis eines Kanals zugreifen zu können, während der Wandler mit der Verarbeitung eines anderen Kanals beschäftigt ist. Mit der oben beschriebenen Technik des Vergleichs mit einem erwarteten Wandlungsergebnis ist es jedoch nicht mög- lieh, eine Störung zu erkennen, die dazu führt, dass eines der Register nicht mehr aktualisiert wird. Dies stellt insbesondere dann eine Gefahr dar, wenn die vom Wandler zu verarbeitenden Messsignale Werte aufweisen, die lange Zeit konstant sind und sich nur bei vereinzelten, nicht vorhersagbaren Ereignissen verändern.
In einer mehrkanaligen Wandleranordnung, die einen Adressiereingang zum Eingeben einer aus mehreren Bits bestehenden Bezeichnung oder Adresse eines zu wandelnden Kanals aufweist, kann eine Ursache von Fehlern nicht nur in einem Versagen der reinen Wandlerfunktion liegen, sondern auch in einer inkorrekten Verarbeitung der eingegebenen Adresse, sei es, weil diese auf Grund von Kopplungsfehlern zwischen Adressleitungen bereits fehlerhaft empfangen wird, oder weil ein Eingangsmultiplexer der Wandleranordnung, der die Adresse empfängt, defekt ist. Beides kann dazu führen, dass ein durch den Multiplexer dem Eingang des Wandlers zugeführtes Signal ein anderes ist, als ursprünglich durch die Adresse spezifiziert.
Vorteile der Erfindung
Durch die vorliegende Erfindung werden eine Wandleranordnung und ein Verfahren zum Testen eines Wandlers geschaffen, die es auf einfache Weise und mit einem hohen Grad von Zuverlässigkeit erlauben, Fehlfunktionen des Wandlers und/oder seiner Peripherie zu erkennen.
Diese Vorteile werden zum einen bei einer mehrkana- ligen Wandleranordnung mit einem Wandler und einer Mehrzahl von jeweils an einen Ausgang des Wandlers angeschlossenen Registern zum Speichern von Wandlungsergebnissen eines jedem Register zugeordneten Kanals dadurch erreicht, dass wenigstens einem der Kanäle, als Prüfkanal bezeichnet, eine Schaltung zugeordnet ist, die eingerichtet ist, den Inhalt des demselben Kanal zugeordneten Registers nach einem Lesen zu verändern. Wenn dasselbe Register nach Verändern seines Inhalts erneut gelesen wird, kann dabei nur dann ein als Wandlungsergebnis auf dem Prüfkanal erwartetes Ergebnis erhalten werden, wenn das Register seit dem letzen Lesen und der damit zusammenhängenden Veränderung seines Inhalts durch einen neuerlichen Wandlungsvorgang aktualisiert worden ist. Fehler, die dazu führen, dass die Wandlungsergebnisse nicht mehr aktualisiert werden, werden auf diese Weise zuverlässig erkannt. Der eigentliche Zweck der Wandleranordnung liegt natürlich darin, Signale von Kanälen zu wandeln, bei denen das Wandlungsergebnis nicht vorgegeben ist. Diese Kanäle werden im folgenden als Messkanä- Ie bezeichnet. Bei einem Register, das ein solches Wandlungsergebnis eines Messkanals aufnimmt, wäre es störend, falls nach jeder Wandlung nur einmal darauf zugegriffen werden könnte. Daher ist jedem Messkanal vorzugsweise ein Register zugeordnet, aus dem ein Wert mehrmals auslesbar ist.
Bei einer mehrkanaligen Wandleranordnung mit Prüfkanälen, die mit einer Prüfsignalquelle zum Wandeln eines von dieser ausgegebenen Prüfsignals verbunden sind, und Messkanälen, die jeweils einen Messsignaleingang der Wandleranordnung bilden, und einem Adressiereingang zum Eingeben einer aus mehreren Bits bestehenden Bezeichnung eines zu wandelnden Kanals sind die Bezeichnungen der Prüfkanäle vor- zugsweise so gewählt, dass jeweils ein Bit jeder Bezeichnung einen ersten Wert hat und alle anderen Bits einen anderen Wert haben. Diese erlaubt es, gezielt die Bits mit dem ersten Wert darauf zu testen, ob sie von der Wandleranordnung korrekt er- fasst und verarbeitet werden. Im Falle eines Übersprechens zwischen dem Adressbit mit dem ersten Wert und einem anderem Adressbit, welches dazu führt, dass beide Bits den gleichen Wert annehmen, wird, auch wenn ein Prüfkanal korrekt adressiert worden ist, nicht dieser, sondern ein anderer Kanal gewandelt, was an einer Nichtübereinstimmung des Wandlungsergebnisses mit dem erwarteten Wert erkennbar ist. Vorzugsweise hat die Wandleranordnung so viele Prüfkanäle, wie die am Adressiereingang eingegebene Bezeichnung Bits hat, so dass jedes einzelne dieser Bits getestet werden kann.
Die Wandleranordnung kann einen Eingangsmultiplexer mit einer Mehrzahl von Signaleingängen, deren jeder einem der Kanäle zugeordnet ist und einem mit einem Eingang des Wandlers verbundenen Ausgang umfassen.
Bei einer solchen Wandleranordnung ist vorzugsweise eine erste Prüfsignalquelle an eine Verbindung zwischen dem Ausgang des Eingangsmultiplexers und dem Eingang des Wandlers anschaltbar, um in diesen un- abhängig vom Betriebszustand des Eingangsmultiplexers ein Prüfsignal einzuspeisen, um so die Funktionsfähigkeit des Wandlers unabhängig von der des Eingangsmultiplexers zu prüfen.
Vorzugsweise ist ferner wenigstens eine zweite Prüfsignalquelle vorgesehen, welcher einer der Prüfkanäle zugeordnet ist, um ein von der Prüfsignalquelle ausgegebenes Prüfsignal zu wandeln.
Um die Wandleranordnung kompakt zu machen und gegen externe Störungen abzusichern, sind vorzugsweise die zweite Prüfsignalquelle und der Eingangsmultiplexer in einer Baueinheit zusammengefasst, und von den Kanälen sind nur die Messkanäle mit Eingangsan- Schlüssen der Baueinheit verbunden. Die Prüfkanäle hingegen sind nicht aus der Baueinheit herausgeführt und können daher nicht durch eine ungeeignete externe Beschaltung verfälscht werden. Gegenstand der Erfindung ist ferner ein Verfahren zum Testen eines Wandlers mit den Schritten a) Beschälten des Wandlers mit einem vorgegebenen Prüfsignal; b) Setzen eines Registers auf einen von einem erwarteten Ergebnis der Wandlung des Prüfsignals verschiedenen Wert; c) Wandeln des Prüfsignals und Speichern des
Wandlungsergebnisses in dem Register; d) Erkennen einer Störung, wenn der Registerinhalt signifikant von dem erwarteten Wert abweicht .
Vorzugsweise werden die Schritte a) bis d) während des Betriebs einer Vorrichtung, die den Wandler enthält, wiederholt durchgeführt, wobei der Schritt b) einer Wiederholung zeitlich verschränkt mit dem Schritt d) der vorhergehenden Wiederholung, nämlich verknüpft mit einem Lesen des Registers in Schritt d) , ausgeführt wird. Durch die enge, vorzugsweise schaltungstechnische Verknüpfung zwischen dem Lesen des Registers und dem Verändern seines Inhalts wird erreicht, dass die Veränderung mit einem hohen Grad an Sicherheit ausgeführt wird, so dass Fehler auf Grund einer Nichtaktualisierung des Registers zuverlässig erkannt werden.
Dabei kann der Schritt b) ein Setzen des Registers auf einen vorgegebenen Wert, oder eine Invertierung des aktuellen Inhalts des Registers, d. h. eine Vertauschung des logischen Wertes jedes einzelnen Bits des Registers, umfassen. Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibungen des Ausführungsbeispiels unter Bezugnahme auf die beigefügte Figur.
Figuren
Fig. 1 und 2 zeigen jeweils ein Blockschaltbild ei- ner erfindungsgemäßen Mehrkanal-Wandleranordnung.
Beschreibung der Ausführungsbeispiele
Die Wandleranordnung umfasst einen analogen Ein- gangsmultiplexer 1 mit sechzehn Eingängen für Analogsignale, in der Figur mit iθ bis il5 bezeichnet, einem Adresseingang ma und einem analogen Ausgang mo, auf welchem dasjenige der an den Eingängen iθ bis il5 anliegenden analogen Signale ausgegeben wird, das durch eine anliegende vier Bit breite Adresse bezeichnet ist, welche von einem Host-Rechner 10 über eine Wandlungs-Auswahlleitung 11 dem Adresseingang ma zugeführt wird. Eine Mehrzahl von Referenzspannungsquellen ist durch in Reihe zwischen ein Versorgungspotential Vcc und Masse GND geschaltete Widerstände Rl, R2,....R6 gebildet. Abgriffe der Widerstandskette zwischen den Widerständen R4 , R5 sind mit dem Eingang il, zwischen R3 und R4 mit i2, zwischen R2 und R3 mit i4 und zwischen Rl und R2 mit i8 verbunden. Die Binärwerte der diesen Eingängen zugeordneten Adressen, („0001", „0010", „0100" und „1000") umfassen jeweils ein Bit mit Binärwert eins, während alle anderen Bits den Wert null haben. Die Eingänge il, i2, i4 und i8 und die ihnen entsprechenden Verarbeitungswege in der Wandleranordnung sind im folgenden auch als Prüfkanäle" bezeichnet, die übrigen Eingänge und ihre Verarbeitungswege auch als „Messkanäle".
Ein Spannungsteilerabgriff zwischen den Widerständen R5 und R6 ist über einen Schalter 2 mit dem Ausgang mo des Eingangsmultiplexers 1 verbindbar.
An den Ausgang mo ist ein Eingang eines Analog- Digitalwandlers 3 angeschlossen. An den Ausgang des Analog-Digitalwandlers 3 ist ein Dateneingang di eines Speicherbausteins 4 angeschlossen, der eine der Zahl von Eingängen des Multiplexers 1 entsprechende Anzahl von Registern, mit rθ, rl, ... bis rl5 bezeichnet, umfasst. Der Speicherbaustein 4 hat zwei Adresseingänge aw, ar. Der Adresseingang aw empfängt über die Wandlungs-Auswahlleitung 11 die gleiche Adresse wie der Adresseingang ma des Eingangsmultiplexers 1 und dient dazu, das durch den Binärwert j=0, 1,..., 15 der angelegten Adresse spezifizierte Register rj zur Übernahme eines am Dateneingang di des Speicherbausteins 4 anliegenden Wandlungsergebnisses zu veranlassen. Der Adresseingang ar empfängt vom Host-Rechner 10 über eine Lese-Auswahlleitung 12 eine Adresse j', die die Werte 0, 1, 2,... 15 annehmen kann, und veranlasst den Speicherbaustein 4 zum Ausgeben des Inhalts des entsprechenden Registers rj ' an einem Datenausgang out der Wandleranordnung.
An den Ausgang out ist eine Inverterschaltung 6 angeschlossen, die einen vom Speicherbaustein 4 an den Ausgang out angelegten Registerinhalt bitweise invertiert und an einen Dateneingang eines Pufferregisters 7 anlegt.
An die Lese-Auswahlleitung 12 ist ein XOR-Gatter 5 angeschlossen, das eine Exklusiv-oder-Verknüpfung sämtlicher Bits einer auf der Lese-Auswahlleitung 12 stehenden Adresse bildet und jeweils an einen Steuereingang des Pufferregisters 7 und eines zwei- ten Pufferregisters 8 anlegt, dessen Dateneingang unmittelbar an die Lese-Auswahlleitung 12 angeschlossen ist.
Ein Schalter 9, der normalerweise den Adresseingang aw des Speicherbausteins 4 mit der Wandlungs- Auswahlleitung 11 verbindet, ist umschaltbar, um den Ausgang des Registers 8 an den Eingang aw anzulegen.
Die Widerstände Rl bis R6 sind zusammen mit dem Eingangs-Multiplexer 1 auf einem gleichen Halbleitersubstrat integriert, und die Abgriffe zwischen ihnen sind innerhalb des Substrats mit den Eingängen il, i2, i4 bzw. i8 des Multiplexers 1 verbun- den, so dass von den Eingängen iθ bis il5 des Multiplexers 1 nur die Eingänge iθ, i3, i5 bis i7 und i9 bis il5 tatsächlich an Anschlussklemmen dieses Halbleiterbausteins herausgeführt sind, um zu wandelnde Messsignale von außen zu empfangen. Vorzugs- weise sind auch die anderen Komponenten 2 bis 9 auf dem gleichen Halbleitersubstrat integriert.
Die Funktionsweise der Wandleranordnung ist wie folgt: Wenn der Host-Rechner 10 über die Wandlungs- Auswahlleitung 11 eine beliebige Adresse j=0, 1,..., 15 an den Adresseingang ma des Multiplexers 1 anlegt, schaltet letzterer das entsprechende analoge Signal von seinem Eingang ij zum Ausgang mo durch, der Analog-Digital-Wandler 3 empfängt das Signal und liefert an seinem Ausgang einen dem Pegel des Signals entsprechenden digitalen Wert, der in das gleichzeitig über den Adresseingang aw zum Beschreiben selektierte Register rj eingetragen wird.
Zeitlich unabhängig von diesem Wandlungsvorgang gibt der Host-Rechner 10 eine Adresse mit dem Wert j'=0, 1, ...oder 15 auf die Lese-Auswahlleitung 12. Dadurch wird im Speicherbaustein 4 das Register rj ' selektiert, seinen Inhalt auf den Ausgang out der Wandleranordnung auszugeben, und der an den Ausgang out angeschlossene Host-Rechner 10 empfängt den Registerinhalt. Falls j' eine unter 0, 3, 5, 6, 7, 9,..., 15 ausgewählte Adresse ist, geschieht weiter nichts, und der Inhalt des Registers rj ' ändert sich erst dann wieder, wenn der Host-Rechner die- selbe Adresse j' auf der Wandlungs-Auswahlleitung 11 ausgibt und dadurch eine erneute Wandlung des Signals am Eingang ij ' auslöst.
Wenn auf der Lese-Auswahlleitung 12 die Adresse j'=lf 2, 4 oder 8 ist, nimmt der Ausgang des XOR- Gatters 5 den Wert 1 an. Dieser veranlasst den Puffer 7, den von der Inverterschaltung 6 an seinen Eingang angelegten bitweise invertierten Inhalt des Registers rj ' zu übernehmen, und den Puffer 8, die an seinen Eingang anliegende Adresse j' zu übernehmen. Sobald auf der Wandlungs-Auswahlleitung 11 keine gültige Adresse vorliegt, wird der Schalter 9 umgelegt, so dass er den Adresseingang aw mit dem Ausgang des Puffers 8 verbindet, und die Inhalte der zwei Puffer 7, 8 werden an den Dateneingang di des Speicherbausteins 4 bzw. den Adresseingang aw ausgegeben, um so dem Inhalt des Registers rj ' durch seinen invertierten Wert zu ersetzen.
Der Host-Rechner 10, der die Adresse j' auf der Lese-Auswahlleitung 12 ausgegeben hat, vergleicht den empfangenen Registerinhalt mit einem erwarteten Wert. Wenn die Wandleranordnung ordnungsgemäß funk- tioniert, stimmt der Registerinhalt mit dem erwarteten Wert überein, und der Host-Rechner 10 setzt seinen Normalbetrieb fort. Bei Nichtübereinstimmung liegt ein Fehler vor.
Wenn die oben beschriebene Überprüfung für j'=l, 2, 4 und 8 durchgeführt worden ist und keinen Fehler ergeben hat, so lässt dies die Schlussfolgerung zu, dass alle Bits der Wandlungs-Auswahlleitung 11 sowohl den Wert Null als auch den Wert Eins annehmen können, und dass keine unbeabsichtigten Kopplungen zwischen Adressbits vorhanden sind, die dazu führen, dass eine am Eingang ma des Multiplexers 1 empfangene Adresse von der ursprünglich vom Host- Rechner 10 gesendeten Adresse abweicht. Außerdem kann gefolgert werden, dass der Analog-Digital- Wandler 3 funktionsfähig ist. Folglich müssen auch die Wandlungsergebnisse, die dieser liefert, wenn die Adresse eines Messkanals auf der Wandlungs- Auswahlleitung 11 liegt, korrekt sein. Wenn der Host-Rechner 10 nur bei einem der Prüfkanäle j'=l, 2, 4 oder 8 eine Abweichung feststellt, so lässt dies die Folgerung zu, dass zwar der Ana- log-Digital-Wandler 3 korrekt arbeitet, dass aber ein Fehler im Multiplexer 1 oder auf der Wandlungs- Auswahlleitung 11 vorliegt, der verhindert, dass der vom Host ausgewählte Eingang ij ' zum Ausgang mo des Multiplexers 1 durchgeschaltet wird.
Wenn für alle Prüfkanäle das Wandlungsergebnis nicht mit dem erwarteten Wert übereinstimmt, so kann der Grund hierfür in einem Defekt der Wandlungsauswahlleitung 11, des Multiplexers 1 oder des Wandlers 3 liegen. Um zwischen Defekten der erste- ren beiden und solchen des Wandlers 3 zu unterscheiden, veranlasst der Host in einem solchen Fall das Schließen des Schalters 2, so dass der Eingang des Wandlers 3 mit einem zwischen den Widerständen R5 und R6 des Spannungsteilers abgegriffenen Referenzpotential beschaltet ist. Das Ergebnis der Wandlung des Referenzpotentials wird in ein beliebiges gleichzeitig durch eine vom Host-Rechner 10 auf die Wandlungs-Auswahlleitung 10 ausgegebene Ad- resse spezifiziertes Register des Speicherbausteins 4 gespeichert und anschließend aus diesem gelesen, indem der Host-Rechner 10 die gleiche Adresse auf die Lese-Auswahlleitung 12 ausgibt. Stimmt dieses Wandlungsergebnis mit einem entsprechenden vom Host-Rechner 10 erwarteten Wert überein, so ist anzunehmen, dass der Wandler 3 intakt ist; bei Nichtübereinstimmung kann ein Defekt des Wandlers 3 angenommen werden. Fig. 2 zeigt ein Blockdiagramm einer abgewandelten Ausgestaltung der Wandleranordnung. Sie unterscheidet sich von derjenigen der Fig. 1 dadurch, dass der Eingang il5 des Eingangsmultiplexers 1 offen gelassen ist, so dass dessen Ausgang mo hochohmig ist, wenn die Adresse „15" an den Eingang ma des Multiplexers 1 angelegt ist. Ferner ist ein Und- Gatter 13 vorhanden, das genauso viel Eingänge aufweist, wie die Wandleranordnung Prüfkanäle hat, im vorliegenden Fall also vier Stück, und von denen jeder mit einer Bitleitung der Wandlungs- Auswahlleitung 11 verbunden ist. Der Ausgang des Und-Gatters nimmt also genau dann den Wert logisch 1 an, wenn die Adresse „15" auf der Wandlungs- Auswahlleitung 11 liegt. Der Ausgang des Und- Gatters 12 steuert den Schalter 2, so dass dieser immer offen ist, wenn der Ausgangspegel des Und- Gatters 12 null ist und geschlossen ist, wenn der Ausgangspegel 1 ist. In dieser Wandleranordnung steuert der Host-Rechner den Schalter 2 also nicht mehr über eine eigene Steuerleitung, sondern durch einfaches Ausgeben der Adresse „15" auf der Wand- lungs-Auswahlleitung 11. Dementsprechend wird das Wandlungsergebnis, das der Wandler 3 bei geschlos- senem Schalter 2 liefert, im Register rl5 des Speicherbausteins 4 abgelegt und kann aus diesem durch Ausgeben der Adresse „15" auf der Lese- Auswahlleitung 12 gelesen werden.

Claims

Patentansprüche
1. Mehrkanalige Wandleranordnung mit einem Wandler (3), einer Mehrzahl von jeweils an einen Ausgang des Wandlers angeschlossenen Registern
(4; rl...rl5) zum Speichern von Wandlungser- gebnissen eines dem Register zugeordneten Kanals (iθ, il, ..., il5) , dadurch gekennzeichnet, dass wenigstens einem der Kanäle (il, i2, i4, i8), als Prüfkanal bezeichnet, eine Schaltung (6, 7, 8, 9) zugeordnet ist, die einge- richtet ist, den Inhalt des demselben Kanal zugeordneten Registers (rl, r2, r4, r8) nach einem Lesen zu verändern.
2. Wandleranordnung nach Anspruch 1, dadurch ge- kennzeichnet, dass wenigstens einem der Kanäle
(iθ, i3, i5, iβ, i7, i9,..., il5) , als Messkanal bezeichnet, ein Register (rθ, r3, r5, rβ, r7, r9...rl5) zugeordnet ist, aus dem ein Wert mehrmals auslesbar ist.
3. Mehrkanalige Wandleranordnung, insbesondere nach einem der vorhergehenden Ansprüche, von deren Kanälen mehrere, als Prüfkanäle (il, i2, i4, i8) bezeichnet, mit einer Prüfsignalquelle (Rl, R2,...R6) zum Wandeln eines von ihr ausgegebenen Prüfsignals verbunden sind und mehrere, als Messkanäle (iθ, i3, i5, iβ, i7, i9,...,il5) bezeichnet, jeweils einen Messsignaleingang der Wandleranordnung bilden, und mit einem Adressiereingang (11) zum Eingeben einer aus mehreren Bits bestehenden Bezeichnung eines zu wandelnden Kanals, dadurch gekennzeichnet, dass in den Bezeichnungen der Prüfkanäle jeweils ein Bit einen ersten Wert hat und alle anderen Bits einen anderen Wert haben.
4. Wandleranordnung nach Anspruch 3, dadurch ge- kennzeichnet, dass die Zahl der Prüfkanäle gleich der Zahl der Bits der Bezeichnung ist.
5. Wandleranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie einen Eingangsmultiplexer (1) umfasst, der eine Mehrzahl von Signaleingängen (iθ, ... , il5) , deren jeder einem der Kanäle zugeordnet ist, und einen mit einem Eingang des Wandlers (3) verbundenen Ausgang (mo) aufweist.
6. Wandleranordnung nach Anspruch 5, dadurch gekennzeichnet, dass sie eine erste Prüfsignalquelle (Rl, R2,..., R6) umfasst, die an eine Verbindung zwischen dem Ausgang des Eingangs- multiplexers (1) und dem Eingang des Wandlers (3) anschaltbar ist.
7. Wandleranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie wenigstens eine zweite Prüfsignalquelle (Rl, R2 , ..., R6) umfasst, welcher einer der Prüfkanäle (il, i2, i4, i8) zugeordnet ist, um ein von der Prüfsignalquelle ausgegebenes Prüfsignal zu wandeln.
8. Wandleranordnung nach Anspruch 5 oder 6 und Anspruch 7, dadurch gekennzeichnet, dass die zweite Prüfsignalquelle (Rl, R2,..., R6) und der Eingangsmultiplexer (1) in einer Baueinheit zusammengefasst sind, und dass von den Kanälen nur die Messkanäle (iθ, i3, i5, iβ, i7, i9,..., il5) mit Eingangsanschlüssen der Baueinheit verbunden sind.
9. Verfahren zum Testen eines Wandlers mit den Schritten: a) Beschälten des Wandlers (3) mit einem vorgegebenen Prüfsignal; b) Setzen eines Registers (rl, r2, r4, r8) auf einen von einem erwarteten Ergebnis der Wandlung des Prüfsignals verschiedenen Wert; c) Wandeln des Prüfsignals und Speichern des Wandlungsergebnisses in dem Register (rl, r2, r4, r8) ; d) Erkennen einer Störung, wenn der Registerinhalt signifikant von dem erwarteten Wert abweicht.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Schritte a) bis d) wiederholt ausgeführt werden und dass der Schritt b) einer Wiederholung verknüpft mit einem Lesen des Registers in Schritt d) der vorhergehenden Wiederholung ausgeführt wird.
11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Schritt b) ein Setzen des Registers auf einen vorgegebenen Wert oder eine Invertierung des aktuellen Inhalts des Registers umfasst.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0714170A2 (de) * 1994-11-25 1996-05-29 Oki Electric Industry Company, Limited Analog-Digital-Wandler mit schreibbarem Ergebnisregister
US6396426B1 (en) * 1998-10-05 2002-05-28 Texas Instruments Incorporated Embedded mechanism offering real-time self failure detection for an analog to digital converter
WO2003096540A1 (de) * 2002-05-08 2003-11-20 Continental Teves Ag & Co. Ohg Elektronische schaltungsanordnung zur fehlerabgesicherten analog-/digital-umwandlung von signalen
EP1641126A2 (de) * 2004-09-25 2006-03-29 Robert Bosch Gmbh Schaltungsanordnung zum Analog/Digital-Wandeln

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0714170A2 (de) * 1994-11-25 1996-05-29 Oki Electric Industry Company, Limited Analog-Digital-Wandler mit schreibbarem Ergebnisregister
US6396426B1 (en) * 1998-10-05 2002-05-28 Texas Instruments Incorporated Embedded mechanism offering real-time self failure detection for an analog to digital converter
WO2003096540A1 (de) * 2002-05-08 2003-11-20 Continental Teves Ag & Co. Ohg Elektronische schaltungsanordnung zur fehlerabgesicherten analog-/digital-umwandlung von signalen
EP1641126A2 (de) * 2004-09-25 2006-03-29 Robert Bosch Gmbh Schaltungsanordnung zum Analog/Digital-Wandeln

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