WO2006064694A1 - 磁気メモリデバイス用書込回路および磁気メモリデバイス - Google Patents

磁気メモリデバイス用書込回路および磁気メモリデバイス Download PDF

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PCT/JP2005/022426
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English (en)
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Inventor
Joichiro Ezaki
Yuji Kakinuma
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TDK Corp
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TDK Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Definitions

  • the present invention relates to a magnetic memory device writing circuit including a memory cell including a magnetoresistive body and capable of recording and reading information, and the magnetic memory device writing circuit.
  • the present invention relates to a magnetic memory device provided.
  • This magnetic memory device is a magnetic random access memory (hereinafter also referred to as “MRAM: Magnetic Random Access Memory”!), And includes a plurality of recording cells each including a pair of magnetoresistive elements and a pair of backflow prevention diodes. Are two-dimensionally arranged. In this case, each storage cell stores binary-coded information by increasing the resistance value of one of the pair of magnetoresistive effect elements compared to the other.
  • MRAM Magnetic Random Access Memory
  • an X-direction current drive circuit as one write circuit included in the X-direction current drive circuit group, and a single write circuit included in the Y-direction current drive circuit group
  • the write current is supplied to the write bit line and the write word line to which the selected X-direction current drive circuit and Y-direction current drive circuit are respectively connected.
  • information is stored in the memory cell arranged at the intersection of the write bit line and the write word line among the plurality of memory cells included in the memory cell group.
  • the X-direction current drive circuit and the Y-direction current drive circuit are configured by using transistors Q1 to Q8 and resistors R1 to R4 as shown in FIG.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-178623
  • the inventors have further studied the above-described conventional write circuit for a magnetic memory device. I found the following points to be improved. That is, when trying to increase the number of memory cells included in the memory cell group that increases the storage capacity of the magnetic memory device, it is necessary to increase the degree of integration of the recording cell group.
  • the line width of the write bit line and the write word line must be reduced! /
  • the resistance values of the write bit line and the write word line increase. Specifically, each resistance value that was less than ⁇ ⁇ increases to a range between ⁇ ⁇ and 15 00 ⁇ .
  • the potential difference between the drive points to which the write bit line (and the write word line) is connected is not so large.
  • this magnetic memory device write circuit As shown by the symbol T, supply a specified write current (approximately 1100 mA in the figure) to a write line with a resistance value in the range W from 1000 ⁇ to 1500 ⁇ . Will not be possible. Therefore, it is preferable that this magnetic memory device write circuit can supply a write current of a specified value to a write bit line (and a write word line) having a larger resistance value. .
  • the present invention has been made to solve the problem, and a write circuit for a magnetic memory device capable of supplying a write current of a specified value to a write line having a larger resistance value.
  • the main object is to provide a magnetic memory device.
  • a write circuit for a magnetic memory device includes a pair of magnetoresistive effect members in a recording cell that are arranged in close proximity to each other and whose one ends are connected to each other.
  • a first current control circuit for controlling a write current flowing in a write line having a line to a constant value, and an open side end on the other end side of one of the pair of lines;
  • the first transistor that supplies the write current to the write line from the open end in the ON state is connected to the open end on the other end of the other line of the pair of lines.
  • a second transistor for supplying the write current from the open end to the write line in the on state, and connected to the open end of the one line and by the second transistor.
  • a third transistor that outputs a write current to the first current control circuit in the on state, and an on / off state of the third transistor that is connected to the open-side end of the other line.
  • the write current supplied to the first transistor is controlled by an ON / OFF state opposite to that of the first current control circuit.
  • the fourth current is output to the first current control circuit in the ON state.
  • Transition to the on state causes the first transistor and the second transistor to transition to the off state and the on state, respectively, the fourth transistor transitions to the on state, and the third transistor
  • the fifth transistor and the sixth transistor shift to the on state and the off state, respectively, when the transition is made to the off state, the first transistor and the second transistor are turned on and off, respectively.
  • a differential amplifier circuit to be transferred to the first line, and the open-side end of the first transistor is disposed between the open-side end of the one line and the control terminal of the fifth transistor.
  • the “transistor” is a concept including a bipolar transistor and a field effect transistor.
  • the “control terminal” means a base terminal in a bipolar transistor, and a gate terminal in a field effect transistor.
  • the “output terminal” means an emitter terminal in a bipolar transistor, and a source terminal in a field effect transistor.
  • the first unidirectional element and the second unidirectional element can be configured as diodes.
  • a silicon diode can be adopted as the diode.
  • a transistor disposed between the first transistor and the fifth transistor and connected in an emitter follower is adopted, and the second unidirectional element is adopted.
  • a transistor disposed between the second transistor and the sixth transistor and connected in an emitter follower can be employed.
  • the magnetic memory device includes a recording cell including a pair of magnetoresistive effect members whose resistance value changes according to an external magnetic field, and a pair of the magnetoresistive effect material, respectively.
  • a write line having a pair of lines that are disposed and connected at one end to each other; a first current control circuit that controls a write current flowing through the write line to a constant value; and A first transistor connected to an open end on the other end of one of the pair of lines and supplying the write current from the open end to the write line in an on state; A second end of the pair of lines that is connected to an open end on the other end of the pair of lines and is capable of supplying the write current to the write line in an ON state.
  • Transistor and one of the lines A third transistor that is connected to the open-side end and that supplies the write current supplied by the second transistor to the first current control circuit in an ON state; and The write current supplied to the first transistor is connected to the open-side end and controlled by an on / off state opposite to the on / off state of the third transistor.
  • the fourth transistor that supplies the first current control circuit, the fifth and sixth transistors whose output terminals are connected to each other, and the fifth and sixth transistors Including a second current control circuit for controlling the total value of the current flowing through the transistor to a constant value, the third transistor is turned on, and the fourth transistor is turned off.
  • the fifth transistor and the sixth transistor shift to the off state and the on state, respectively, the first transistor and the second transistor shift to the off state and the on state, respectively.
  • the fourth transistor shifts to the on state and the third transistor shifts to the off state
  • the fifth transistor and the sixth transistor shift to the on state and the off state, respectively.
  • 1 transistor and the second transistor in the on and off states respectively A differential amplifier circuit to be shifted to a state, and the first transistor force disposed between the open end of the one line and the control terminal of the fifth transistor.
  • the first unidirectional element that allows a current directed to the control terminal to pass through
  • the open end of the other line and the control terminal of the sixth transistor and a second unidirectional element that allows current to flow from the second transistor to the control terminal through the open-side end.
  • the first unidirectional element and the second unidirectional element can be configured by diodes.
  • a silicon diode can be adopted as the diode.
  • the first unidirectional element a transistor disposed between the first transistor and the fifth transistor and connected in an emitter follower is adopted, and the second unidirectional element is adopted.
  • the element a transistor disposed between the second transistor and the sixth transistor and connected in an emitter follower can be employed.
  • the open-side end and the fifth transistor in one line of the write line A first unidirectional element that allows the passage of a current directed to the control terminal through the open-side end portion and the other line
  • the second unidirectional element is present, so that there is no second unidirectional element. Compared to the output of the second transistor.
  • the potential of the control terminal of the sixth transistor (base potential in the case of a bipolar transistor) relative to the potential of the terminal (the open end of the other line) is equal to the voltage drop of the second unidirectional element. The potential can be further lowered. Accordingly, since the base current of the sixth transistor can be reduced when the fifth transistor is off and the sixth transistor is on, the second current control circuit can reduce the fifth current.
  • Transistor and 6th transistor The total output current (collector current for bipolar transistors) and control current (base current for bipolar transistors) is controlled to be constant! Unlike the normal operation of the transistor (in which the collector current increases as the base current increases), the collector current of the sixth transistor can be increased. As a result, the first transistor can be brought into a deeper off state.
  • the write line becomes thin and the resistance increases to some extent, and accordingly, the write current flows.
  • the first transistor can be reliably kept off even if the voltage drop at the gate increases and the output potential of the first transistor (emitter potential for bipolar transistors) decreases.
  • a specified write current can be supplied to the line.
  • a write current having a specified current value can be supplied to the write line.
  • this magnetic memory device in order to increase the storage capacity, the number of storage cells included in each row or each column of the storage cell group is increased, and as a result, the number of write lines is increased. Even if the resistance value increases, a specified write current can be supplied to the write line. For this reason, as a result of applying a sufficient magnetic field to each memory cell, the corresponding bit information can be reliably stored in each memory cell.
  • the first unidirectional element and the second unidirectional element Is configured with a transistor connected to a diode or an emitter follower, the potential of the control terminal of the fifth transistor in the on state of the first transistor and the sixth transistor in the on state of the second transistor are simplified. The potential at the control terminal of each transistor can be lowered.
  • the magnetic memory device writing circuit and the magnetic memory device provided with the magnetic memory device writing circuit according to the present invention by adopting a silicon diode as the diode, a Schottky diode or germanium can be used. Since the forward voltage drop is larger than that of the diode, the potentials at the control terminals of the fifth and sixth transistors can be sufficiently lowered. Even if the configuration is more detailed, it is possible to reliably supply the write current of the specified value.
  • FIG. 1 is a block diagram showing an overall configuration of a magnetic memory device M.
  • FIG. 1 Block showing the configuration of Y direction current drive circuit 24n (24nA, 24nB), X direction current drive circuit 3 4m (34mA, 34mB), write bit line 3, write word line 4 and memory cell 1
  • FIG. 1 Block showing the configuration of Y direction current drive circuit 24n (24nA, 24nB), X direction current drive circuit 3 4m (34mA, 34mB), write bit line 3, write word line 4 and memory cell 1
  • FIG. 3 is a circuit diagram of a Y-direction current drive circuit 24 ⁇ (or an X-direction current drive circuit 34m).
  • FIG. 4 is a characteristic diagram showing the relationship between the resistance value of write bit line 3 (or write word line 4) and write current Iwl (or Iw2).
  • FIG. 5 is a circuit diagram of a Y-direction current drive circuit 24nA (or X-direction current drive circuit 34mA).
  • FIG. 6 is a circuit diagram of a Y-direction current drive circuit 24nB (or an X-direction current drive circuit 34mB).
  • the magnetic memory device M includes an address buffer 11, a data buffer 12, a control logic unit 13, a memory cell group 14, a Y-direction drive control circuit unit 21, and an X-direction drive control circuit unit 31.
  • the Y-direction drive control circuit unit 21 has a Y-direction address decoder circuit 22, a read circuit group 23, and a Y-direction current drive circuit group 24.
  • the X-direction drive control circuit unit 31 has an X-direction address decoder circuit 32, a constant current circuit group 33, and an X-direction current drive circuit group 34.
  • This magnetic memory device M includes data (data buffer 12) for memory cell group 14, read circuit group 23, Y direction current drive circuit group 24, constant current circuit group 33 and X direction current drive circuit group 34.
  • the number of bits (input data) is the same as the number of bits (8 in this example as an example)
  • the information (“1” or “0”) of each bit constituting the predetermined data is
  • Each memory cell 14 corresponding to each bit is configured to be stored in one storage cell 1 at this predetermined address.
  • Each component included in the magnetic memory device M is operated by a DC voltage Vcc supplied from a DC voltage source between the power supply terminal PW and the ground terminal GND.
  • the address buffer 11 includes external address input terminals A0 to A20, and an address signal (for example, an upper address signal among the address signals) taken from the external address input terminals A0 to A20 is transmitted to the Y-direction address bus 15. To the Y-direction address decoder circuit 22 and output an address signal (for example, a lower address signal of the address signals) to the X-direction address decoder circuit 32 via the X-direction address bus 16.
  • an address signal for example, an upper address signal among the address signals taken from the external address input terminals A0 to A20 is transmitted to the Y-direction address bus 15.
  • an address signal for example, a lower address signal of the address signals
  • the data buffer 12 includes external data terminals D0 to D7, an input buffer 12a, and an output buffer 12b.
  • the data buffer 12 is connected to the control logic unit 13 via the control signal line 13a.
  • the input buffer 12a is connected to each X-direction current drive circuit group 34 via the X-direction write data bus 17, and each Y-direction current drive circuit via the Y-direction write data bus 18.
  • the same logical information as the information of each bit and the logical information opposite to the information of each bit are transferred to each X-direction current drive circuit group 34 and each Y-direction current drive circuit group 24 corresponding to each bit.
  • Each output Specifically, as shown in FIG. 2, the input buffer 12a writes the same logical information as the k-th bit information input via the external data terminal D k (k is an integer of 0 to 7) in the X direction.
  • Memory cell group 14k corresponding to k bits via data line Dxk of data bus 17 and logical information opposite to the k-th bit information via data line Rxk of data bus 17 for X direction writing Output to the X-direction current drive circuit group 34 included in.
  • the input buffer 12a sends the same logical information as the k-th bit information via the data line Dyk of the Y-direction write data node 18, and the reverse logical information to the k-th bit information in the Y direction. It is also included in memory cell group 14k corresponding to k bits via data line Ryk of write data bus 18. Output to Y-direction current drive circuit group 24.
  • the output buffer 12b is connected to the read circuit group 23 via the unidirectional read data bus 19.
  • the output buffer 12b inputs the information of each bit read by the read circuit group 23 of each memory cell group 14k via the Y-direction read data bus 19, and inputs the input data to the external data terminal. Output to D0 to D7.
  • the input buffer 12a and the output buffer 12b operate according to the control signal input from the control logic unit 13 via the control signal line 13a.
  • the control logic unit 13 includes an input terminal CS and an input terminal OE, and controls operations of the data buffer 12, the read circuit group 23, the Y-direction current drive circuit group 24, and the X-direction current drive circuit group 34. Specifically, the control logic unit 13 selects either the input buffer 12a or the output buffer 12b based on the chip select signal input via the input terminal CS and the output enable signal input via the input terminal OE. In addition to determining whether or not to activate, a control signal for operating the input buffer 12a and the output buffer 12b is generated in accordance with this determination and output to the data buffer 12 via the control signal line 13a.
  • each memory cell group 14 is connected to each other at one end PI, P2 (downward end in the figure) that are arranged in parallel and located in the same direction.
  • a plurality of (j lines, j is an integer of 2 or more) write bit lines 3 (writes in the present invention), which are configured by a pair of lines 3a and 3b and arranged in parallel along the X direction in FIG. 2) and one pair of end portions P3 and P4 (right end portions in the figure) that are arranged in parallel and located in the same direction are connected to each other.
  • Write word line 4 (corresponding to the write line in the present invention, see FIG. 2), write bit line 3 and write word line 4 It consists of a plurality of ((iXj)) memory cells (magnetic memory cells) 1 arranged in a two-dimensional array (for example, arranged in a matrix of i rows and j columns) and a pair of lines arranged in parallel to each other. And a plurality (j) of read bit lines (not shown) arranged in parallel to each write bit line 3 and a plurality (i) of read words arranged in parallel to each write word line 4. And a line (not shown).
  • One line 4a constituting each write word line 4 is shown in FIG.
  • the other line 4b is bent in an inverted U shape (or U shape) at the intersection with each write bit line 3 as shown in FIG. It is formed as a rectangular wave. Therefore, at each intersection of the write bit line 3 and the write word line 4, each line 3a, 3b of each write bit line 3 and one line 4b of the write word line 4 are parallel to each other. Two parallel parts 10a, 10b are formed. With this configuration, when a current flows in each write word line 4 in a predetermined direction, each line 4b of one of the write word lines 4 included in the two parallel portions 10a and 10b of each crossing portion The direction of the current flowing through the part (the direction of the current with reference to the Y direction) is opposite to each other.
  • each storage cell 1 includes a pair of storage elements la and lb.
  • Each of the memory elements la and lb includes magnetoresistive effect members 2a and 2b each configured by using GMR (Giant Magneto-Reistive) or TMR (Tunneling Magneto-Resistive).
  • GMR Global Magneto-Reistive
  • TMR Tunneling Magneto-Resistive
  • the memory elements la and lb of each memory cell 1 are disposed in the vicinity of one of the two parallel parts 10a and 10b and the other parallel part 10b, respectively. Yes.
  • Each memory cell 1 has a resistance of the magnetoresistive effect manifesting body 2a in the memory element la in accordance with the direction of the synthetic magnetic field generated due to the current supplied to the write bit line 3 and the write word line 4.
  • the value of the magnetoresistive effect body 2b in the memory element lb is smaller than the resistance value of the magnetoresistive effect body 2b in the memory element lb.
  • the information of each bit constituting the data is stored by shifting to a state of greater than the resistance value of.
  • the Y-direction address decoder circuit 22 of the Y-direction drive control circuit unit 21 includes j read circuits included in the read circuit group 23 based on an address signal input via the Y-direction address bus 15. And one of j bit decode lines Y1, ⁇ , Yn, ⁇ , Yj respectively connected to j Y-direction current drive circuits included in the Y-direction current drive circuit group 24 (Bit decode line Yn, ⁇ is an integer between 1 and j) and a predetermined voltage is applied to the selected bit decode line Yn.
  • the X-direction address decoder circuit 32 of the X-direction drive control circuit unit 31 is included in the constant current circuit group 33 based on the address signal input via the X-direction address bus 16.
  • Each Y-direction current drive circuit of the Y-direction current drive circuit group 24 (for example, the n-th Y-direction current drive circuit 24 ⁇ included in the memory cell group 14k corresponding to k bits is taken as an example.
  • I a write circuit for a magnetic memory device according to the present invention.
  • the first to fourth transistors Q1 to Q4, the first current control circuit 51, and the differential circuit Each line of the write bit line 3 that includes the amplifier circuit 61 and the diodes Dl and D2 and that is arranged in the vicinity of the i memory cells 1 included in the nth column of the memory cell group 14 Supply write current Iwl to 3a and 3b.
  • the first transistor Q1 is composed of an NPN transistor, its collector terminal is connected to the power supply terminal PW, and its emitter terminal is one of the pair of lines 3a and 3b. It is connected to the open end P5 (the upper end in the figure) on the other end side in 3a.
  • the first transistor Q1 supplies a write current Iwl to the write bit line 3 from the open end P5 of one line 3a in the on state.
  • the second transistor Q2 is composed of an NPN transistor, its collector terminal is connected to the power supply terminal PW, and its emitter terminal is open at the other end of the other line 3b of the pair of lines 3a and 3b. It is connected to side end P6 (upper end in the figure).
  • the second transistor Q2 has a write current flowing from the open side end P6 of the other line 3b to the write bit line 3 in the direction opposite to that in the ON state of the first transistor Q1.
  • the third transistor Q3 is composed of an NPN transistor, and its collector terminal is connected to the open end P5 of one line 3a, and its emitter terminal is connected to the first current control circuit 51, Its base terminal is connected to the data line Dyk.
  • the third transistor Q3 shifts to the ON state when the bit information output to the data line Dyk is “1”, and the write current Iwl flowing through the write bit line 3 is changed to the first state. Is output to the current control circuit 51.
  • the third transistor Q3 shifts to the off state when the bit information output to the data line Dyk is “0”, and flows to the write bit line 3 to generate the first write current Iwl. 1 electric Stops output to the flow control circuit 51.
  • the fourth transistor Q4 is composed of an NPN transistor, and its collector terminal is connected to the open-side end P6 of the other line 3b, and its emitter terminal is connected to the first current control circuit 51. The base terminal is connected to the data line Ryk. The fourth transistor Q4 is turned on when the bit information output to the data line Ryk is “1”, and the write current Iwl flowing through the write bit line 3 is changed to the first state. Output to the current control circuit 51.
  • the fourth transistor Q4 shifts to the off state when the bit information output to the data line Ryk is “0”, and the first transistor Q1 of the write current Iwl flowing through the write bit line 3 Stops output to the current control circuit 51.
  • the fourth transistor Q4 is controlled so as to shift to the off state when the third transistor Q3 shifts to the on state, and to shift to the on state when the third transistor Q3 shifts to the off state. Is done.
  • the first current control circuit 51 includes a transistor Q7 whose collector terminal is connected to each emitter terminal of the third transistor Q3 and the fourth transistor Q4, and an emitter terminal and a ground terminal of the transistor Q7.
  • a resistor R4 connected to GND, a diode D3 that applies a predetermined voltage applied to the bit decode line Yn to the base terminal of the transistor Q7, and a diode D3 that is applied to the base terminal of the transistor Q7
  • a stabilization circuit (a pair of diodes D4 and D5 connected in series as an example) that stabilizes the generated voltage to a predetermined voltage (about 1.5 volts as an example).
  • the first current control circuit 51 functions as a constant current circuit that keeps the current value of the write current Iwl input through the third transistor Q3 or the fourth transistor Q4 constant.
  • the differential amplifier circuit 61 includes resistors Rl and R2 having the same resistance value, a fifth transistor Q5 composed of an NPN transistor, a sixth transistor Q6 composed of an NPN transistor, Current control circuit 62.
  • each of the resistors Rl and R2 has one end connected to the power supply terminal PW and the other end connected to the base terminals of the second transistor Q2 and the first transistor Q1, respectively.
  • Each functions as a resistance.
  • the fifth transistor Q5 has a collector terminal connected to the other end of the resistor R1.
  • the sixth transistor Q6 has a collector terminal connected to the other end of the resistor R2, and an emitter terminal connected to the emitter terminal of the fifth transistor Q5.
  • the current control circuit 62 is composed of an NPN transistor, and its collector terminal is connected to the emitter terminals of the fifth and sixth transistors Q5 and Q6, and the emitter terminal is connected to the ground terminal GND via the resistor R3.
  • Transistor Q8 and the respective diodes D3, D4, D5 shared with the first current control circuit 51, and in the same way as the first current control circuit 51, the base terminal of the transistor Q8 through the diode D3.
  • a predetermined voltage about 1.5 volts as an example
  • the total value of the base current and collector current of each transistor Q5 and Q6 is kept constant. Functions as a constant current circuit to control.
  • the collector terminal of the fifth transistor Q5 is connected to the base terminal of the second transistor Q2, and the collector terminal of the sixth transistor Q6 is connected to the base terminal of the first transistor Q1. Has been.
  • the diode D1 (the first unidirectional element in the present invention) has an anode terminal connected to the open end P5 of the one line 3a and a force sword terminal connected to the fifth transistor Q. By being connected to the base terminal of 5, it is disposed between the open-side end P5 of one line 3a and the base terminal of the fifth transistor Q5.
  • This diode D1 uses a part of the write current Iwl supplied to one line 3a of the write bit line 3 by the first transistor Q1 as the operating current IB5 (the base current of the fifth transistor Q5).
  • the transistor Q5 is supplied to the base terminal of the transistor (allowing current to flow to the base terminal).
  • the diode D2 (second unidirectional element in the present invention) has its anode terminal connected to the open side end P6 of the other line 3b and its force sword terminal connected to the base terminal of the sixth transistor Q6. By being connected, it is disposed between the open end P6 of the other line 3b and the base terminal of the sixth transistor Q6.
  • This diode D2 uses a part of the write current Iwl supplied to the other line 3b of the write bit line 3 by the second transistor Q2 as an operating current IB6 (the base current of the sixth transistor Q6). Supply to the base terminal of the sixth transistor Q6 (allowing current to flow to the base terminal).
  • Each X-direction current drive circuit included in the X-direction current drive circuit group 34 is (for example, the X-direction current drive circuit 34m included in the memory cell group 14k corresponding to k bits.
  • the same configuration with the same components as each Y-direction current drive circuit included in the Y-direction current drive circuit group 24 described above, and included in the m-th row of the memory cell group 14 A write current Iw2 is supplied to the lines 4a and 4b of the write word line 4 disposed in the vicinity of the j memory cells 1.
  • the emitter terminal of the first transistor Q1 is connected to the open end P7 (the left end in FIG. 2) on the other end side of the one line 4a, and the second transistor The emitter terminal of Q2 is connected to the open end P8 (the left end in FIG. 2) on the other end side of the other line 4b.
  • the data line Dxk is connected to the base terminal of the third transistor Q3 instead of the data line Dyk.
  • the data line Rxk is connected to the base terminal of the fourth transistor Q4 instead of the data line Ryk.
  • the diode D3 is connected to the word decode line Xm instead of the bit decode line Yn.
  • the address buffer 11 inputs the address signal input via the external address input terminals A0 to A20 via the X-direction address bus 16 and the Y-direction address bus 15 to the X-direction address decoder circuit 32 and Y. Output to the direction address decoder circuit 22.
  • the Y-direction address decoder circuit 22 selects one of the bit decode lines Yl to Yj (for example, the bit decode line Yn) based on the input address signal.
  • the X direction address decoder circuit 32 selects one of the word decode lines XI to Xi (for example, the word decode line Xm) based on the input address signal.
  • the input buffer 12a also converts the information of each bit included in the data input via the external data terminals D0 to D7 to the X direction current drive circuit groups 34 and 34 of the memory cell group 14 corresponding to each bit. And output to each Y-direction current drive circuit group 24 via the X-direction write data node 17 and the Y-direction write data bus 18, respectively.
  • the output buffer 12b is maintained in an inoperative state by the control signal output from the control signal line 13a of the control logic unit 13.
  • each Y-direction current drive circuit 24 ⁇ of each memory cell group 14 selected by the bit decode line Yn is activated by applying a predetermined voltage via the bit decode line ⁇ . Then, the write current Iwl is supplied to the write bit line 3.
  • the bit information input through the data line Dyk is “1” (when input through the data line Ryk and the bit information is “0”)
  • the third transistor Q3 Since the potential of the base terminal of the third transistor Q3 is high and the base terminal of the fourth transistor Q4 is low, the third transistor Q3 is turned on and the fourth transistor is turned on. Q4 goes off.
  • the collector current flowing through the third transistor Q3 is larger than the collector current flowing through the fourth transistor Q4. Therefore, the base current supplied to the base terminal of the sixth transistor Q6 via the diode D2 is more than the base current supplied to the base terminal of the fifth transistor Q5 via the diode D1.
  • the second current control circuit 62 controlling the total current value of the collector current of the fifth transistor Q5 and the collector current of the sixth transistor Q6 to be constant, the fifth transistor Q5
  • the collector current of the sixth transistor Q6 is larger than the collector current. Therefore, the voltage drop across resistor R2 is greater than the voltage drop across resistor R1, and the base voltage of the second transistor Q2 is higher than the base voltage of the first transistor Q1.
  • Transistor Q1 turns off and the second transistor Q2 begins to turn on. Also, as a result of the first transistor Q1 and the second transistor Q2 starting to enter the off state and the on state, respectively, the base current supplied to the base terminal of the fifth transistor Q5 via the first transistor Q1 Decreases further, while the base current supplied to the base terminal of the sixth transistor Q6 via the second transistor Q2 further increases, resulting in the fifth transistor Q5 quickly turning off. At the same time, the sixth transistor Q6 rapidly turns on. Therefore, since the base voltage of the second transistor Q2 rapidly becomes higher than the base voltage of the first transistor Q1, the base current of the first transistor Q1 decreases rapidly, while the first transistor Q1 The base current of the second transistor Q2 increases rapidly.
  • the first transistor Q1 is rapidly (instantly) turned off, and the second transistor Q2 is rapidly (instantly) turned on.
  • the first current control circuit passes through the other line 3b of the write bit line 3, the one line 3a of the write bit line 3, and the third transistor Q3.
  • the write current Iwl flows (outputs) 51, and this write current Iwl is controlled to a constant current value by the first current control circuit 51.
  • the diode D2 since the diode D2 is present, the potential of the base terminal of the sixth transistor Q6 with respect to the emitter terminal of the second transistor Q2 is lower than that of the configuration of the diode D2. Therefore, the base current of the sixth transistor Q6 is reduced.
  • the second current control circuit 62 of the differential amplifier circuit 61 mainly controls the total value of the collector currents of the fifth transistor Q5 and the sixth transistor Q6 to be constant.
  • the base currents of the fifth and sixth transistors Q5, Q6 also flow along with the collector current, the base currents of the fifth and sixth transistors Q5, Q6 and The total value of each collector current is controlled to be constant. Therefore, when the base current of the sixth transistor Q6 decreases when the fifth transistor Q5 is in the off state and the sixth transistor Q6 is in the on state, the sixth transistor Q6 has a normal operation of the transistor ( Unlike the operation in which the collector current changes in proportion to the base current, the collector current increases by the decrease in the base current.
  • the voltage drop at the resistor R2 increases by the increase in the collector current of the sixth transistor Q6, and as a result, the base potential of the first transistor Q1 further decreases.
  • the write current Iwl having a constant current value is supplied from the second transistor Q2 to the write bit line 3. Since the DC resistance value of bit line 3 increases to some extent, the voltage drop on write bit line 3 increases. In this case, since the base potential of the first transistor Q1 is further lowered, even if the potential of the emitter terminal of the first transistor Q1 is decreased with respect to the emitter terminal of the second transistor Q2, the first potential The off-state of transistor Q1 is maintained well.
  • the specified current value is written from the second transistor Q2 to the first current control circuit 51 via the write bit line 3 and the third transistor Q3. Since the operation in which the flow-in current Iwl flows (outputs) is maintained satisfactorily, a sufficient magnetic field is supplied to each storage element la, lb of each storage cell 1 adjacent to the write bit line 3.
  • each of the transistors Q1 to Q6 has a bit information power S“ 1 ”input via the data line Dyk (the data input via the data line Ryk).
  • S“ 1 ”input via the data line Dyk the data input via the data line Ryk.
  • the first current control circuit 51 and the second current control circuit 62 of the differential amplifier circuit 61 repeat the above operation. Therefore, the first transistor Q1 passes through one line 3a of the write bit line 3, the other line 3b of the write bit line 3, and the fourth transistor Q4 to the first current control circuit 51.
  • the write current Iwl flows (outputs), and the write current Iwl is controlled to a constant current value by the first current control circuit 51. Therefore, when the bit information inputted through the data line Dyk is “1” (when the bit information inputted through the data line Ryk is “0”), As the lines 3a and 3b of the write bit line 3 become narrower and the DC resistance value increases to some extent, the voltage drop in the write bit line 3 increases and the emitter of the first transistor Q1 Even if the potential of the emitter terminal of the second transistor Q2 with respect to the terminal decreases, the off state of the second transistor Q2 is maintained well.
  • the Y-direction current drive circuit 24 ⁇ writes the specified current value from the first transistor Q1 to the first current control circuit 51 via the write bit line 3 and the fourth transistor Q4. Since the operation in which the current Iwl flows (outputs) is maintained satisfactorily, a sufficiently reverse magnetic field is supplied to each storage element la, lb of each storage cell 1 adjacent to the write bit line 3.
  • each X-direction current drive circuit 34m of each memory cell group 14 selected by the word decode line Xm shifts to an operating state when a predetermined voltage is applied via the word decode line Xm.
  • a write current Iw2 is supplied to the write word line 4.
  • the X direction current drive circuit 34m of the X direction current drive circuit group 34 is configured in the same manner as the Y direction current drive circuit 24 ⁇ of the Y direction current drive circuit group 24 and operates in the same manner. In the description of the operation of the circuit 34m, the same components as those in the ⁇ -direction current drive circuit 24 ⁇ are denoted by the same reference numerals.
  • the Y direction In the same manner as the current drive circuit 24 ⁇ , the second transistor Q2 passes through the other line 4b of the write word line 4, the one line 4a of the write word line 4, and the third transistor Q3.
  • the write current Iw2 flows (outputs) in the current control circuit 51 of 1, and the write current Iw2 is controlled to a constant current value by the first current control circuit 51.
  • the X-direction current drive circuit 34m In the same manner as the drive circuit 24 ⁇ , the first transistor Q1 passes through the first line 4a of the write word line 4, the other line 4b of the write word line 4, and the fourth transistor Q4, to the first transistor Q1.
  • the write current Iw2 flows (outputs) in the current control circuit 51 of the current, and the write current Iw2 is controlled to a constant current value by the first current control circuit 51.
  • the Y-direction current drive circuit 24 ⁇ and the X-direction current drive circuit 34m are connected to each other according to the information inputted through the data lines Dyk and Ryk and the data lines Dxk and Rxk, respectively.
  • a write current Iwl and a write current Iw2 in a predetermined direction are supplied to the write bit line 3 and the write word line 4, respectively.
  • the direction of the current flowing through the write bit line 3 and the write word line 4 is the same in the two parallel portions 10a and 10b formed at the intersection of the write bit line 3 and the write word line 4.
  • a magnetic field in the opposite direction is supplied to each storage element la, lb of the storage cell 1 arranged close to each parallel portion 10a, 10b, for example, data lines Dyk, Ryk and data lines
  • one storage element of the memory cell 1 shifts to a high resistance state (a state in which the resistance value is larger than the other), and the other Transitions to the low resistance value state (the state in which the resistance force force S is small compared to one).
  • the data input via the external data terminals D0 to D7 are transferred to the address indicated by the address signal input via the external address input terminals A0 to A20 for each memory cell group 14 as a whole.
  • the ⁇ ⁇ ⁇ ⁇ direction current drive circuit in the ⁇ direction current drive circuit group 24 and the X direction current drive circuit in the X direction current drive circuit group 34 are Between the first transistor Q1 and one line 3a (or 4a) between the open end P5 (P7) of the line 3a (or 4a) and the base terminal of the fifth transistor Q5 in the differential amplifier circuit 61.
  • the potential of the base terminal of the sixth transistor Q6 with respect to the potential of the emitter terminal of the second transistor Q2 (the open side end P6 (P8) of the other line 3b (or 4b)) is used as a reference.
  • the potential can be made lower than in the configuration without the diode D2.
  • the second current control circuit 62 is controlled so that the sum of the collector currents and base currents of the fifth transistor Q5 and the sixth transistor Q6 is constant. Unlike the normal operation of the transistor (the operation in which the collector current increases as the base current increases), the collector current of the sixth transistor Q6 can be increased, resulting in the collector current of the sixth transistor Q6. It is possible to sufficiently increase the voltage drop at the resistance R2 through which the current flows.
  • the base potential of the first transistor Q1 can be further lowered, for example, the lines 3a, 3b (or 4a, 4b) are thinned and the resistance is increased to some extent, and the write current Iwl is accordingly increased.
  • the first transistor Q1 can be reliably kept in the OFF state.
  • the specified write current Iwl can be supplied.
  • the write current Iwl having the specified current value can be supplied to the write bit line 3. .
  • the wiring width is reduced in order to increase the storage capacity by increasing the number of storage cells 1 included in each row or each column of the storage cell group 14.
  • the resistance value of the write bit line 3 or the write word line 4 increases, the write current Iwl or the write current Iw 2 of the specified value is applied to the write bit line 3 or the write word line 4.
  • the resistance value of the write bit line 3 (or the write word line 4) is 1000 ⁇ as shown by the characteristic line T shown by the broken line in FIG.
  • the write current Iwl (or Iw2) cannot be maintained at the specified value (about 1100 mA as an example), but the configuration with the diodes Dl and D2 shows the characteristics shown by the solid line in Fig. 4. As shown by line S, the write current Iwl (or Iw2) is set to the specified value (example) even in the range W until the resistance value of the write bit line 3 (or write word line 4) reaches 1500 ⁇ . As about 1100 mA). For this reason, as a result of applying a sufficient magnetic field to each storage element la, lb of each storage cell 1, information on the corresponding bit can be reliably stored in each storage cell 1.
  • the configuration is simple.
  • the base potential of transistor Q6 of 6 can be lowered.
  • Schottky diodes and germanium diodes can be used as the diodes Dl and D2.
  • the fifth transistor Q5 Since the base potential and the base potential of the sixth transistor Q6 can be sufficiently lowered, the resistance value of the write bit line 3 or the write word line 4 is larger (the line width is narrower). Even in the configuration, it is possible to reliably supply the write currents Iwl and Iw2 of specified values.
  • the present invention is not limited to the configuration described above.
  • the bipolar transistors Q1 to Q8 instead of the bipolar transistors Q1 to Q8, a configuration using field effect transistors can be adopted.
  • diodes Dl and D2 as unidirectional elements placed between the Q6 base terminal and the Y-direction current drive circuit 24nA (or X-direction current drive circuit 34mA) shown in Fig. 5
  • NPN transistors silicon transistors as an example
  • Q 11 and Q 12 are respectively used by being connected by emitter followers
  • a field effect transistor can also be used.
  • the transistor Q11 is connected (arranged) between the transistors Ql and Q5 so that the diode between the base emitters is in series with the diode between the base emitters of the first transistor Q1 and the fifth transistor Q5. Is done.
  • transistor Q11 has its collector terminal connected to power supply terminal PW, its base terminal connected to the emitter terminal of first transistor Q1, and its emitter terminal connected to the base terminal of fifth transistor Q5.
  • the transistor Q12 is connected between the transistors Q2 and Q6 so that the diode between its base emitters is in series with the diode between the base emitters of the second transistor Q2 and the sixth transistor Q6 ( Arranged).
  • the transistor Q12 has its collector terminal connected to the power supply terminal PW, its base terminal connected to the emitter terminal of the second transistor Q2, and its emitter terminal connected to the base terminal of the sixth transistor Q6.
  • the potential of each emitter terminal is lowered by the voltage of one diode from the potential of each base terminal. Therefore, in the same manner as when diodes Dl and D2 are used as unidirectional elements, the potential of the base terminal of the fifth transistor Q5 with respect to the emitter terminal of the first transistor Q1, and the second The potential of the base terminal of the sixth transistor Q6 with respect to the emitter terminal of the transistor Q2 can be further lowered.
  • the Y-direction current drive circuit 24nA (or X-direction current drive circuit 34mA) is the same as the Y-direction current drive circuit 24 ⁇ (or X-direction current) except for the configuration using the transistors Ql l and Q12 instead of the diodes Dl and D2. Drive times Since it is the same as the road 34m), the same components are denoted by the same reference numerals, and redundant description is omitted.
  • each diode composed of a P-type semiconductor and an N-type semiconductor formed between the base terminal and the emitter terminal of each transistor Ql l, Q 12 is the diode Dl, Similar to D2, between the open end P5 of one line 3a and the base terminal of the fifth transistor Q5, and the open end P6 of the other line 3b and the base of the sixth transistor Q6
  • the Y-direction current drive circuit 24nA (or the X-direction current drive circuit 34mA) can be used in the same manner as the Y-direction current drive circuit 24 ⁇ (or the X-direction current drive circuit 34m).
  • the specified write currents Iwl and Iw2 can be reliably supplied to the write bit line 3 (or write word line 4) having a larger resistance value (thinner and narrower line width). .
  • each diode D6, D7 is connected to the open-side end P5 of one line 3a and the fifth transistor.
  • Adopt a configuration in which each diode Dl, D2 is arranged in series between the base terminal of Q5 and between the open side end P6 of the other line 3b and the base terminal of the sixth transistor Q6. You can also.
  • the write circuit for a magnetic memory device between the open-side end of one of the write lines and the control terminal of the fifth transistor, the first A first unidirectional element that allows current to flow to the control terminal through the open end, and the open end of the other line and the sixth transistor. Between the control terminal and the control terminal via the second transistor force open side end
  • the second unidirectional element that allows the passage of the flow, for example, when the first transistor is in the off state and the second transistor is in the on state, the second unidirectional element is Therefore, compared with the configuration without the second unidirectional element, the sixth transistor with reference to the potential of the output terminal of the second transistor (the open end of the other line) is used.
  • the potential of the control terminal (base potential in the case of a bipolar transistor) can be made lower by the voltage drop of the second unidirectional element. Therefore, the base current of the sixth transistor can be reduced when the fifth transistor is in the off state and the sixth transistor is in the on state.
  • the total output current (collector current for bipolar transistors) and control current (base current for bipolar transistors) is controlled to be constant. Under the normal operation of the transistor (the operation in which the collector current also increases as the base current increases), the collector current of the sixth transistor can be increased. As a result, the first transistor can be brought into a deeper off state. For example, the write line becomes thinner and the resistance increases to some extent, and accordingly, the write current flows.
  • the first transistor can be reliably kept off.
  • the second transistor can be reliably kept off. This realizes a magnetic memory device writing circuit capable of supplying a write current of a specified value even to a write line having a larger resistance value.

Landscapes

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Abstract

　大きな抵抗値の書込線に対しても規定値の書込電流を供給する。 　線路３ａ，３ｂを有する書込ビット線３の書込電流Ｉｗ１を定電流制御する電流制御回路５１と、線路３ａ，３ｂの各開放側端部から書込電流Ｉｗ１を供給するトランジスタＱ１，Ｑ２と、各開放側端部から書込電流Ｉｗ１を電流制御回路５１に出力するトランジスタＱ３，Ｑ４と、トランジスタＱ３のオン時にトランジスタＱ５，Ｑ６をオフ、オンにしてトランジスタＱ１，Ｑ２をオフ、オンにし、トランジスタＱ４のオン時にトランジスタＱ５，Ｑ６，Ｑ１，Ｑ２をそれぞれ逆の状態にする差動増幅回路６１と、線路３ａの開放側端部とトランジスタＱ５のベースとの間に配設されたダイオードＤ１と、線路３ｂの開放側端部とトランジスタＱ６のベースとの間に配設されたダイオードＤ２とを備えた。

Description

明 細 書
磁気メモリデバイス用書込回路および磁気メモリデバイス
技術分野
[0001] この発明は、磁気抵抗効果発現体を含む記憶セルを備えて情報の記録および読 出が可能に構成された磁気メモリデバイス用書込回路、およびこの磁気メモリデバイ ス用書込回路を備えた磁気メモリデバイスに関するものである。
背景技術
[0002] この種の磁気メモリデバイスとして、本願出願人が既に提案した特開 2004— 1786 23号公報に開示された磁気メモリデバイスが知られている。この磁気メモリデバイス は、磁気ランダムアクセスメモリ（以下、「MRAM : Magnetic Random Access Memory 」とも!、う）であって、一対の磁気抵抗効果素子および一対の逆流防止用ダイオード を備えた複数の記録セルが二次元配列されて構成されている。この場合、各記憶セ ルには、一対の磁気抵抗効果素子の 、ずれか一方の抵抗値を他方に比べて大きく することにより、 2値ィ匕された情報が記憶される。
[0003] この磁気メモリデバイスでは、 X方向カレントドライブ回路群に含まれている 1つの書 込回路としての X方向カレントドライブ回路、および Y方向カレントドライブ回路群に含 まれている 1つの書込回路としての Y方向カレントドライブ回路を選択することにより、 選択された X方向カレントドライブ回路および Y方向カレントドライブ回路がそれぞれ に接続された書込用ビット線および書込用ワード線に書込電流が供給される結果、 記憶セル群に含まれている複数の記憶セルのうちのこの書込用ビット線および書込 用ワード線の交差部分に配設されている記憶セルに情報が記憶される。この場合、 X 方向カレントドライブ回路および Y方向カレントドライブ回路は、同公報中の図 5に示 すように、トランジスタ Q1〜Q8および抵抗器 R1〜R4を用いて構成されて 、る。 特許文献 1 :特開 2004— 178623号公報
発明の開示
発明が解決しょうとする課題
[0004] 発明者らは、上記した従来の磁気メモリデバイス用書込回路をさらに検討した結果 、以下のような改善すべき点を発見した。すなわち、磁気メモリデバイスの記憶容量を 増加させるベぐ記憶セル群に含まれている記憶セルの数を増カロさせようとするとき には、記録セル群の集積度を高める必要があるため、書込用ビット線および書込用ヮ ード線の線幅を細くせざるを得な!/、結果、書込用ビット線および書込用ワード線の各 抵抗値が増加する。具体的には、 ΙΟΟΟ Ω未満であった各抵抗値が ΙΟΟΟ Ω以上 15 00 Ω以下の範囲内にまで増加する。しかしながら、この磁気メモリデバイス用書込回 路では、書込用ビット線 (および書込用ワード線）が接続される各ドライブポイント間の 電位差がそれほど大きくないため、書込用ビット線 (および書込用ワード線)の抵抗値 が増加したときに、書込用ビット線 (および書込用ワード線）に規定値の書込電流を 供給するのが困難となる。このため、この磁気メモリデバイス用書込回路では、図 4に お！、て符号 Tで示すように、 1000 Ω以上 1500 Ω以下の範囲 W内の抵抗値を有す る書込線に対して、規定値の書込電流（同図では約 1100mA)を供給することができ ないこととなる。したがって、この磁気メモリデバイス用書込回路には、より大きな抵抗 値の書込用ビット線 (および書込用ワード線）に対しても規定値の書込電流を供給可 能とするのが好ましい。
[0005] 本発明は、カゝかる課題を解決すべくなされたものであり、一層大きな抵抗値の書込 線に対しても規定値の書込電流を供給し得る磁気メモリデバイス用書込回路、およ び磁気メモリデバイスを提供することを主目的とする。
課題を解決するための手段
[0006] 本発明に係る磁気メモリデバイス用書込回路は、記録セル内の一対の磁気抵抗効 果発現体にそれぞれ近接して配設されると共に一方の端部同士が互いに接続され た一対の線路を有する書込線に流れる書込電流を一定値に制御する第 1の電流制 御回路と、前記一対の線路のうちの一方の線路における他端側の開放側端部に接 続されると共にオン状態において当該開放側端部から前記書込線に前記書込電流 を供給する第 1のトランジスタと、前記一対の線路のうちの他方の線路における他端 側の開放側端部に接続されると共にオン状態において当該開放側端部から前記書 込線に前記書込電流を供給する第 2のトランジスタと、前記一方の線路における前記 開放側端部に接続されると共に前記第 2のトランジスタによって供給されている前記 書込電流をオン状態において前記第 1の電流制御回路に出力する第 3のトランジス タと、前記他方の線路における前記開放側端部に接続されると共に前記第 3のトラン ジスタのオン ·オフ状態とは逆のオン ·オフ状態に制御されて、前記第 1のトランジスタ によって供給されて!、る前記書込電流を当該オン状態にお 、て前記第 1の電流制御 回路に出力する第 4のトランジスタと、出力端子が互いに接続された第 5および第 6の トランジスタ、および当該第 5および第 6のトランジスタに流れる電流の合計値を一定 値に制御する第 2の電流制御回路を含んで構成されて、前記第 3のトランジスタがォ ン状態に移行し、かつ第 4のトランジスタがオフ状態に移行したときに前記第 5のトラ ンジスタおよび前記第 6のトランジスタがそれぞれオフ状態およびオン状態に移行す ることによって前記第 1のトランジスタおよび前記第 2のトランジスタをそれぞれオフ状 態およびオン状態に移行させ、前記第 4のトランジスタがオン状態に移行し、かつ第 3 のトランジスタがオフ状態に移行したときに前記第 5のトランジスタおよび前記第 6のト ランジスタがそれぞれオン状態およびオフ状態に移行することによって前記第 1のトラ ンジスタおよび前記第 2のトランジスタをそれぞれオン状態およびオフ状態に移行さ せる差動増幅回路と、前記一方の線路における前記開放側端部と前記第 5のトラン ジスタの制御端子との間に配設されて前記第 1のトランジスタから当該開放側端部を 介して当該制御端子に向かう電流の通過を許容する第 1の一方向性素子と、前記他 方の線路における前記開放側端部と前記第 6のトランジスタの制御端子との間に配 設されて前記第 2のトランジスタから当該開放側端部を介して当該制御端子に向かう 電流の通過を許容する第 2の一方向性素子とを備えている。本発明において、「トラ ンジスタ」とは、バイポーラ型トランジスタや電界効果型トランジスタを含む概念である 。また、「制御端子」とは、バイポーラ型トランジスタではベース端子を意味し、電界効 果型トランジスタではゲート端子を意味する。また、「出力端子」とは、バイポーラ型ト ランジスタではェミッタ端子を意味し、電界効果型トランジスタではソース端子を意味 する。
[0007] この場合、前記第 1の一方向性素子および前記第 2の一方向性素子としてダイォ ードで構成することができる。
[0008] また、前記ダイオードとしてシリコンダイオードを採用することができる。 [0009] また、前記第 1の一方向性素子として、前記第 1のトランジスタおよび前記第 5のトラ ンジスタの間に配設されてェミッタフォロワ接続されたトランジスタを採用し、前記第 2 の一方向性素子として、前記第 2のトランジスタおよび前記第 6のトランジスタの間に 配設されてェミッタフォロワ接続されたトランジスタを採用することができる。
[0010] また、本発明に係る磁気メモリデバイスは、外部磁界によって抵抗値が変化する一 対の磁気抵抗効果発現体を備えた記録セルと、前記一対の磁気抵抗効果発現体に 近接してそれぞれ配設されると共に一方の端部同士が互いに接続された一対の線 路を有する書込線と、前記書込線に流れる書込電流を一定値に制御する第 1の電流 制御回路と、前記一対の線路のうちの一方の線路における他端側の開放側端部に 接続されると共にオン状態において当該開放側端部から前記書込線に前記書込電 流を供給する第 1のトランジスタと、前記一対の線路のうちの他方の線路における他 端側の開放側端部に接続されると共にオン状態において当該開放側端部力 前記 書込線に前記書込電流を供給可能な第 2のトランジスタと、前記一方の線路におけ る前記開放側端部に接続されると共に前記第 2のトランジスタによって供給されてい る前記書込電流をオン状態において前記第 1の電流制御回路に供給する第 3のトラ ンジスタと、前記他方の線路における前記開放側端部に接続されると共に前記第 3 のトランジスタのオン'オフ状態とは逆のオン'オフ状態に制御されて、前記第 1のトラ ンジスタによって供給されて 、る前記書込電流を当該オン状態にお!/、て前記第 1の 電流制御回路に供給する第 4のトランジスタと、出力端子が互いに接続された第 5お よび第 6のトランジスタ、および当該第 5および第 6のトランジスタに流れる電流の合計 値を一定値に制御する第 2の電流制御回路を含んで構成されて、前記第 3のトランジ スタがオン状態に移行し、かつ第 4のトランジスタがオフ状態に移行したときに前記第 5のトランジスタおよび前記第 6のトランジスタがそれぞれオフ状態およびオン状態に 移行することによって前記第 1のトランジスタおよび前記第 2のトランジスタをそれぞれ オフ状態およびオン状態に移行させ、前記第 4のトランジスタがオン状態に移行し、 かつ第 3のトランジスタがオフ状態に移行したときに前記第 5のトランジスタおよび前 記第 6のトランジスタがそれぞれオン状態およびオフ状態に移行することによって前 記第 1のトランジスタおよび前記第 2のトランジスタをそれぞれオン状態およびオフ状 態に移行させる差動増幅回路と、前記一方の線路における前記開放側端部と前記 第 5のトランジスタの制御端子との間に配設されて前記第 1のトランジスタ力 当該開 放側端部を介して当該制御端子に向力う電流の通過を許容する第 1の一方向性素 子と、前記他方の線路における前記開放側端部と前記第 6のトランジスタの制御端子 との間に配設されて前記第 2のトランジスタから当該開放側端部を介して当該制御端 子に向力う電流の通過を許容する第 2の一方向性素子とを備えている。
[0011] この場合、前記第 1の一方向性素子および前記第 2の一方向性素子としてダイォ ードで構成することができる。
[0012] また、前記ダイオードとしてシリコンダイオードを採用することができる。
[0013] また、前記第 1の一方向性素子として、前記第 1のトランジスタおよび前記第 5のトラ ンジスタの間に配設されてェミッタフォロワ接続されたトランジスタを採用し、前記第 2 の一方向性素子として、前記第 2のトランジスタおよび前記第 6のトランジスタの間に 配設されてェミッタフォロワ接続されたトランジスタを採用することができる。
発明の効果
[0014] 本発明に係る磁気メモリデバイス用書込回路およびこの磁気メモリデバイス用書込 回路を備えた磁気メモリデバイスによれば、書込線の一方の線路における開放側端 部と第 5のトランジスタの制御端子との間に、第 1のトランジスタ力も開放側端部を介し て制御端子に向力う電流の通過を許容する第 1の一方向性素子を配設し、かつ、他 方の線路における開放側端部と第 6のトランジスタの制御端子との間に、第 2のトラン ジスタカ 開放側端部を介して制御端子に向力う電流の通過を許容する第 2の一方 向性素子を配設したことにより、例えば、第 1のトランジスタがオフ状態で、かつ第 2の トランジスタがオン状態のときには、第 2の一方向性素子が存在するため、第 2の一方 向性素子のない構成と比較して、第 2のトランジスタの出力端子 (他方の線路におけ る開放側端部）の電位を基準とした第 6のトランジスタの制御端子の電位 (バイポーラ 型トランジスタのときにはベース電位)を第 2の一方向性素子の電圧降下分だけ一層 低電位とすることができる。したがって、第 5のトランジスタがオフ状態で第 6のトランジ スタがオン状態になっている状態での第 6のトランジスタのベース電流を少なくするこ とができるため、第 2の電流制御回路によって第 5のトランジスタおよび第 6のトランジ スタの各出力電流 (バイポーラ型トランジスタのときにはコレクタ電流）および各制御 電流 (バイポーラ型トランジスタのときにはベース電流）の合計値が一定となるように 制御されて!、る状況下にお!/、て、トランジスタの通常動作 (ベース電流の増加によりコ レクタ電流も増加するという動作）とは異なり、第 6のトランジスタのコレクタ電流を増加 させることができる。この結果、第 1のトランジスタを一層深いオフ状態にさせることが できるため、例えば、書込線が細くなつて抵抗がある程度増加し、それに伴い、書込 電流が流れることに起因して書込線での電圧降下が増加して第 1のトランジスタの出 力電位 (バイポーラ型トランジスタのときにはェミッタ電位）が低下したとしても、第 1の トランジスタを確実にオフ状態に維持することができる結果、書込線に規定値の書込 電流を供給することができる。同様にして、第 1のトランジスタがオン状態で、かつ第 2 のトランジスタがオフ状態であるときにも、書込線に規定電流値の書込電流を供給す ることがでさる。
[0015] したがって、この磁気メモリデバイスによれば、記憶容量を増加させるために記憶セ ル群の各行または各列に含まれて 、る記憶セルの数を増加させ、その結果として書 込線の抵抗値が増カロしたとしても、書込線に規定値の書込電流を供給することがで きる。このため、各記憶セルに十分な磁界を印加することができる結果、各記憶セル に、対応するビットの情報を確実に記憶させることができる。
[0016] また、本発明に係る磁気メモリデバイス用書込回路およびこの磁気メモリデバイス用 書込回路を備えた磁気メモリデバイスによれば、第 1の一方向性素子および第 2の一 方向性素子をダイオードまたはェミッタフォロワ接続されたトランジスタで構成すること により、簡易な構成でありながら、第 1のトランジスタのオン状態における第 5のトラン ジスタの制御端子の電位および第 2のトランジスタのオン状態における第 6のトランジ スタの制御端子の電位をそれぞれ低下させることができる。
[0017] さらに、本発明に係る磁気メモリデバイス用書込回路およびこの磁気メモリデバイス 用書込回路を備えた磁気メモリデバイスによれば、ダイオードとしてシリコンダイォー ドを採用することにより、ショットキーダイオードやゲルマニウムダイオードと比較して 順方向電圧降下が大きいため、第 5および第 6のトランジスタの制御端子の各電位を それぞれ十分に低下させることができるため、書込線の抵抗値が一層大きい (線幅の 一層細 、)構成にぉ 、ても、規定値の書込電流を確実に供給することができる。 図面の簡単な説明
[0018] [図 1]磁気メモリデバイス Mの全体構成を示すブロック図である。
[図 2]Y方向カレントドライブ回路 24n(24nA, 24nB)、 X方向カレントドライブ回路 3 4m (34mA, 34mB)、書込ビット線 3、書込ワード線 4および記憶セル 1の構成を示 すブロック図である。
[図 3]Y方向カレントドライブ回路 24η (または X方向カレントドライブ回路 34m)の回 路図である。
[図 4]書込ビット線 3 (または書込ワード線 4)の抵抗値と書込電流 Iwl (または Iw2)と の関係を示す特性図である。
[図 5]Y方向カレントドライブ回路 24nA (または X方向カレントドライブ回路 34mA)の 回路図である。
[図 6]Y方向カレントドライブ回路 24nB (または X方向カレントドライブ回路 34mB)の 回路図である。
発明を実施するための最良の形態
[0019] 以下、添付図面を参照して、本発明に係る磁気メモリデバイスの最良の形態につい て説明する。
[0020] まず、図 1, 2を参照して、本発明に係る磁気メモリデバイス Mの構成について説明 する。
[0021] 図 1に示すように、磁気メモリデバイス Mは、アドレスバッファ 11、データバッファ 12 、制御ロジック部 13、記憶セル群 14、 Y方向駆動制御回路部 21および X方向駆動 制御回路部 31を備えている。この場合、 Y方向駆動制御回路部 21は、 Y方向アドレ スデコーダ回路 22、読出回路群 23および Y方向カレントドライブ回路群 24を有して いる。他方、 X方向駆動制御回路部 31は、 X方向アドレスデコーダ回路 32、定電流 回路群 33および X方向カレントドライブ回路群 34を有している。この磁気メモリデバ イス Mは、記憶セル群 14、読出回路群 23、 Y方向カレントドライブ回路群 24、定電 流回路群 33および X方向カレントドライブ回路群 34については、データ（データバッ ファ 12を介して入力するデータ）のビット数 (本例では一例として 8つ）と同じ数だけ備 え、アドレスバッファ 11を介して入力したアドレスによって特定される所定のアドレス に所定のデータを記憶する際に、この所定のデータを構成する各ビットの情報（「1」 か「0」）を、各ビットに対応する記憶セル群 14におけるこの所定のアドレスの 1つの記 憶セル 1にそれぞれ記憶させるように構成されている。また、磁気メモリデバイス Mに 含まれている各構成要素は、電源端子 PWとグランド端子 GNDとの間に直流電圧源 から供給される直流電圧 Vccによって作動する。
[0022] アドレスバッファ 11は、外部アドレス入力端子 A0〜A20を備え、この外部アドレス 入力端子 A0〜A20から取り込んだアドレス信号 (例えばアドレス信号のうちの上位 のアドレス信号）を Y方向アドレスバス 15を介して Y方向アドレスデコーダ回路 22に 出力すると共に、アドレス信号 (例えばアドレス信号のうちの下位のアドレス信号)を X 方向アドレスバス 16を介して X方向アドレスデコーダ回路 32に出力する。
[0023] データバッファ 12は、外部データ端子 D0〜D7、入力バッファ 12aおよび出力バッ ファ 12bを備えている。また、データバッファ 12は、制御信号線 13aを介して制御ロジ ック部 13に接続されている。この場合、入力バッファ 12aは、 X方向書込用データバ ス 17を介して各 X方向カレントドライブ回路群 34に接続されると共に、 Y方向書込用 データバス 18を介して各 Y方向カレントドライブ回路群 24に接続されて、外部データ 端子 D0〜D7を介して入力したデータに含まれている各ビットの情報を 8つの記憶セ ル群 14のうちの各ビットに対応する記憶セル群 14に記憶させるために、各ビットの情 報と同じ論理情報および各ビットの情報とは逆の論理情報を、各ビットに対応する各 X方向カレントドライブ回路群 34および各 Y方向カレントドライブ回路群 24にそれぞ れ出力する。具体的には、入力バッファ 12aは、図 2に示すように、外部データ端子 D k (kは 0〜7の整数)を介して入力した kビット目の情報と同じ論理情報を X方向書込 用データバス 17のデータ線 Dxkを介して、また kビット目の情報とは逆の論理情報を X方向書込用データバス 17のデータ線 Rxkを介して、 kビットに対応する記憶セル群 14kに含まれている X方向カレントドライブ回路群 34に出力する。また、入力バッファ 12aは、この kビット目の情報と同じ論理情報を Y方向書込用データノ ス 18のデータ 線 Dykを介して、またこの kビット目の情報とは逆の論理情報を Y方向書込用データ バス 18のデータ線 Rykを介して、同じく kビットに対応する記憶セル群 14kに含まれ ている Y方向カレントドライブ回路群 24に出力する。一方、出力バッファ 12bは、 Υ方 向読出用データバス 19を介して読出回路群 23に接続されている。また、出力バッフ ァ 12bは、各記憶セル群 14kの読出回路群 23によって読み出された各ビットの情報 を Y方向読出用データバス 19を介して入力すると共に、入力したデータを外部デー タ端子 D0〜D7に出力する。また、入力バッファ 12aおよび出力バッファ 12bは、制 御ロジック部 13から制御信号線 13aを介して入力した制御信号に従って作動する。
[0024] 制御ロジック部 13は、入力端子 CSおよび入力端子 OEを備え、データバッファ 12、 読出回路群 23、 Y方向カレントドライブ回路群 24および X方向カレントドライブ回路 群 34の動作を制御する。具体的には、この制御ロジック部 13は、入力端子 CSを介し て入力したチップセレクト信号、および入力端子 OEを介して入力した出力許可信号 に基づいて、入力バッファ 12aおよび出力バッファ 12bのいずれをアクティブにする か否かを決定すると共に、この決定に従って入力バッファ 12aおよび出力バッファ 12 bを作動させるための制御信号を生成して制御信号線 13aを介してデータバッファ 12 に出力する。
[0025] 各記憶セル群 14は、図 2に示すように、互いに並設されると共に同一方向に位置 する一方の端部 PI, P2 (同図中における下方向の端部）同士が互いに接続された 一対の線路 3a, 3bで構成されると共に図 1中の X方向に沿って並設された複数 (j本 。 jは 2以上の整数)の書込ビット線 3 (本発明における書込線に相当する。図 2参照） と、互いに並設されると共に同一方向に位置する一方の端部 P3, P4 (同図中におけ る右方向の端部）同士が互いに接続された一対の線路 4a, 4bで構成されて書込ビッ ト線 3の各線路 3a, 3bとそれぞれ交差すると共に図 1中の Y方向に沿って並設された 複数 (i本。 iは 2以上の整数)の書込ワード線 4 (本発明における書込線に相当する。 図 2参照）と、書込ビット線 3および書込ワード線 4の各交差部分に配設されることによ つて二次元状に配列（一例として i行 j列のマトリクス状で配列）された複数（ (iXj)個） の記憶セル (磁気記憶セル） 1と、互いに並設された一対の線路で構成されると共に 各書込ビット線 3にそれぞれ並設された複数 (j本)の読出ビット線 (図示せず)と、各 書込ワード線 4にそれぞれ並設された複数 (i本)の読出ワード線（図示せず)とを備え て構成されている。各書込ワード線 4を構成する一方の線路 4aは、図 2に示すように 、ほぼ直線状に形成され、他方の線路 4bは、同図に示すように、各書込ビット線 3と の交差部位において逆 U字状 (または U字状）に曲折されることにより、全体として矩 形波状に形成されている。このため、書込ビット線 3および書込ワード線 4の各交差部 位には、各書込ビット線 3の各線路 3a, 3bと書込ワード線 4の一方の線路 4bとが互い に平行になる 2つの平行部分 10a, 10bが形成される。この構成により、各書込ワード 線 4に電流が所定の方向に流れたときには、この各交差部位の 2つの平行部分 10a , 10bに含まれている書込ワード線 4の一方の線路 4bの各部位に流れる電流の向き (Y方向を基準とした電流の向き）は互いに逆向きとなる。
[0026] 各記憶セル 1は、図 2に示すように、一対の記憶素子 la, lbを備えて構成されてい る。各記憶素子 la, lbは、 GMR(Giant Magneto— Resistive)または TMR(Tu nneling Magneto—Resistive)を利用して構成された磁気抵抗効果発現体 2a, 2 bをそれぞれ含んで構成されている。また、各記憶セル 1の記憶素子 la, lbは、同図 に示すように、 2つの平行部分 10a, 10bのうちの一方の平行部分 10aと他方の平行 部分 10bの近傍にそれぞれ配設されている。各記憶セル 1は、書込ビット線 3および 書込ワード線 4に供給される電流に起因して発生する合成磁界の向きに応じて、記 憶素子 la中の磁気抵抗効果発現体 2aの抵抗値が記憶素子 lb中の磁気抵抗効果 発現体 2bの抵抗値よりも小さくなる状態と、記憶素子 la中の磁気抵抗効果発現体 2 aの抵抗値が記憶素子 lb中の磁気抵抗効果発現体 2bの抵抗値よりも大きくなる状 態の 、ずれかの状態に移行することにより、データを構成する各ビットの情報を記憶 する。
[0027] Y方向駆動制御回路部 21の Y方向アドレスデコーダ回路 22は、 Y方向アドレスバ ス 15を介して入力したアドレス信号に基づいて、読出回路群 23に含まれている j個の 読出回路、および Y方向カレントドライブ回路群 24に含まれている j個の Y方向カレン トドライブ回路にそれぞれ接続されている j本のビットデコード線 Y1, · · , Yn, · · , Yj のうちの 1つ（ビットデコード線 Yn。 ηは 1以上 j以下の整数)を選択すると共に、選択し たビットデコード線 Ynに所定の電圧を印加する。
[0028] 一方、 X方向駆動制御回路部 31の X方向アドレスデコーダ回路 32は、 X方向アド レスバス 16を介して入力したアドレス信号に基づいて、定電流回路群 33に含まれて いる i個の定電流回路、および X方向カレントドライブ回路群 34に含まれている i個の X方向カレントドライブ回路にそれぞれ接続されている i本のワードデコード線 XI, · · , Xm, · · , Xiのうちの 1つ（ワードデコード線 Xm。 mは 1以上 i以下の整数）を選択す ると共に、選択したワードデコード線 Xmに所定の電圧を印加する。
[0029] また、 Y方向カレントドライブ回路群 24の各 Y方向カレントドライブ回路 (一例として 、 kビットに対応する記憶セル群 14kに含まれている n番目の Y方向カレントドライブ 回路 24ηを例に挙げて説明する）は、本発明に係る磁気メモリデバイス用書込回路で あって、図 3に示すように、第 1〜第 4のトランジスタ Q1〜Q4、第 1の電流制御回路 5 1、差動増幅回路 61およびダイオード Dl, D2を備えて構成されて、記憶セル群 14 の n列目に含まれている i個の記憶セル 1の近傍に配設されている書込ビット線 3の各 線路 3a, 3bに書込電流 Iwlを供給する。
[0030] この場合、第 1のトランジスタ Q1は、 NPN型トランジスタで構成されると共に、そのコ レクタ端子が電源端子 PWに接続され、そのェミッタ端子が一対の線路 3a, 3bのうち の一方の線路 3aにおける他端側の開放側端部 P5 (同図中の上端部）に接続されて いる。この第 1のトランジスタ Q1は、オン状態において、一方の線路 3aの開放側端部 P5から書込ビット線 3に書込電流 Iwlを供給する。第 2のトランジスタ Q2は、 NPN型 トランジスタで構成されると共に、そのコレクタ端子が電源端子 PWに接続され、その ェミッタ端子が一対の線路 3a, 3bのうちの他方の線路 3bにおける他端側の開放側 端部 P6 (同図中の上端部）に接続されている。この第 2のトランジスタ Q2は、オン状 態において、他方の線路 3bの開放側端部 P6から書込ビット線 3に、第 1のトランジス タ Q 1のオン状態のときとは逆向きに流れる書込電流 Iwlを供給する。第 3のトランジ スタ Q3は、 NPN型トランジスタで構成されると共に、そのコレクタ端子が一方の線路 3aにおける開放側端部 P5に接続され、そのェミッタ端子が第 1の電流制御回路 51 に接続され、そのベース端子がデータ線 Dykに接続されている。この第 3のトランジス タ Q3は、データ線 Dykに出力されているビットの情報が「1」のときにオン状態に移行 して、書込ビット線 3に流れている書込電流 Iwlを第 1の電流制御回路 51に出力する 。一方、第 3のトランジスタ Q3は、データ線 Dykに出力されているビットの情報が「0」 のときにオフ状態に移行して、書込ビット線 3に流れて 、る書込電流 Iwlの第 1の電 流制御回路 51への出力を停止する。第 4のトランジスタ Q4は、 NPN型トランジスタで 構成されると共に、そのコレクタ端子が他方の線路 3bにおける開放側端部 P6に接続 され、そのェミッタ端子が第 1の電流制御回路 51に接続され、そのベース端子がデ ータ線 Rykに接続されている。この第 4のトランジスタ Q4は、データ線 Rykに出力さ れているビットの情報が「1」のときにオン状態に移行して、書込ビット線 3に流れてい る書込電流 Iwlを第 1の電流制御回路 51に出力する。一方、第 4のトランジスタ Q4 は、データ線 Rykに出力されているビットの情報が「0」のときにオフ状態に移行して、 書込ビット線 3に流れている書込電流 Iwlの第 1の電流制御回路 51への出力を停止 する。つまり、第 4のトランジスタ Q4は、第 3のトランジスタ Q3がオン状態に移行したと きにはオフ状態に移行し、第 3のトランジスタ Q3がオフ状態に移行したときにはオン 状態に移行するように制御される。
[0031] 第 1の電流制御回路 51は、そのコレクタ端子が第 3のトランジスタ Q3および第 4のト ランジスタ Q4の各ェミッタ端子に接続されたトランジスタ Q7と、トランジスタ Q7のエミ ッタ端子とグランド端子 GNDとの間に接続された抵抗 R4と、ビットデコード線 Ynに印 カロされた所定の電圧をトランジスタ Q7のベース端子に印加するダイオード D3と、ダイ オード D3を介してトランジスタ Q7のベース端子に印加された電圧を所定の電圧（一 例として約 1. 5ボルト）に安定化する安定化回路 (一例として直列接続された一対の ダイオード D4, D5)とを備えている。この構成により、第 1の電流制御回路 51は、第 3 のトランジスタ Q3または第 4のトランジスタ Q4を介して入力した書込電流 Iwlの電流 値を一定に維持する定電流回路として機能する。
[0032] 差動増幅回路 61は、同じ抵抗値の抵抗 Rl, R2と、 NPN型トランジスタで構成され た第 5のトランジスタ Q5と、 NPN型トランジスタで構成された第 6のトランジスタ Q6と、 第 2の電流制御回路 62とを含んで構成されている。この場合、各抵抗 Rl, R2は、一 端側が電源端子 PWにそれぞれ接続されると共に、他端側が第 2のトランジスタ Q2お よび第 1のトランジスタ Q 1の各ベース端子にそれぞれ接続されてバイアス用の抵抗と してそれぞれ機能する。第 5のトランジスタ Q5は、コレクタ端子が抵抗 R1の他端側に 接続されている。第 6のトランジスタ Q6は、コレクタ端子が抵抗 R2の他端側に接続さ れ、かつェミッタ端子が第 5のトランジスタ Q5のェミッタ端子に接続されている。第 2の 電流制御回路 62は、 NPN型トランジスタで構成されると共にそのコレクタ端子が第 5 および第 6のトランジスタ Q5, Q6の各ェミッタ端子に接続され、かつェミッタ端子が 抵抗 R3を介してグランド端子 GNDに接続されたトランジスタ Q8と、第 1の電流制御 回路 51と共有する各ダイオード D3, D4, D5とを備え、第 1の電流制御回路 51と同 様にして、ダイオード D3を介してトランジスタ Q8のベース端子に印加された電圧を 一対のダイオード D4, D5が所定の電圧（一例として約 1. 5ボルト）に安定ィ匕すること により、各トランジスタ Q5, Q6のベース電流およびコレクタ電流の合計値を一定に制 御する定電流回路として機能する。また、差動増幅回路 61では、第 5のトランジスタ Q5のコレクタ端子が第 2のトランジスタ Q2のベース端子に接続され、第 6のトランジス タ Q6のコレクタ端子が第 1のトランジスタ Q1のベース端子に接続されている。
[0033] ダイオード D1 (本発明における第 1の一方向性素子）は、そのアノード端子が一方 の線路 3aにおける開放側端部 P5に接続されると共に、その力ソード端子が第 5のトラ ンジスタ Q 5のベース端子に接続されることにより、一方の線路 3aにおける開放側端 部 P5と第 5のトランジスタ Q5のベース端子との間に配設されている。このダイオード D1は、第 1のトランジスタ Q1によって書込ビット線 3の一方の線路 3aに供給される書 込電流 Iwlの一部を作動用電流 IB5 (第 5のトランジスタ Q5のベース電流）として第 5 のトランジスタ Q5のベース端子に供給する（ベース端子に向力う電流の通過を許容 する)。ダイオード D2 (本発明における第 2の一方向性素子）は、そのアノード端子が 他方の線路 3bにおける開放側端部 P6に接続されると共に、その力ソード端子が第 6 のトランジスタ Q6のベース端子に接続されることにより、他方の線路 3bにおける開放 側端部 P6と第 6のトランジスタ Q6のベース端子との間に配設されている。このダイォ ード D2は、第 2のトランジスタ Q2によって書込ビット線 3の他方の線路 3bに供給され る書込電流 Iwlの一部を作動用電流 IB6 (第 6のトランジスタ Q6のベース電流）として 第 6のトランジスタ Q6のベース端子に供給する（ベース端子に向力う電流の通過を許 容する)。
[0034] X方向カレントドライブ回路群 34に含まれている各 X方向カレントドライブ回路は（一 例として、 kビットに対応する記憶セル群 14kに含まれている X方向カレントドライブ回 路 34mを例に挙げて説明する）は、本発明に係る磁気メモリデバイス用書込回路で あって、上記した Y方向カレントドライブ回路群 24に含まれている各 Y方向カレントド ライブ回路と同一の構成要素を備えて同一に構成されて、記憶セル群 14の m行目 に含まれている j個の記憶セル 1の近傍に配設されている書込ワード線 4の各線路 4a , 4bに書込電流 Iw2を供給する。この場合、 X方向カレントドライブ回路 34mでは、 第 1のトランジスタ Q1のェミッタ端子が一方の線路 4aにおける他端側の開放側端部 P7 (図 2中の左端部）に接続され、第 2のトランジスタ Q2のェミッタ端子が他方の線路 4bにおける他端側の開放側端部 P8 (図 2中の左端部）に接続されている。また、第 3 のトランジスタ Q3のベース端子には、データ線 Dykに代えて、データ線 Dxkが接続 されている。また、第 4のトランジスタ Q4のベース端子には、データ線 Rykに代えて、 データ線 Rxkが接続されている。また、ダイオード D3にはビットデコード線 Ynに代え てワードデコード線 Xmが接続されて ヽる。
[0035] 次に、磁気メモリデバイス Mにおける情報の書込動作について説明する。
[0036] まず、アドレスバッファ 11が、外部アドレス入力端子 A0〜A20を介して入力したァ ドレス信号を、 X方向アドレスバス 16および Y方向アドレスバス 15を介して X方向アド レスデコーダ回路 32および Y方向アドレスデコーダ回路 22に出力する。この際に、 Y 方向アドレスデコーダ回路 22は、入力したアドレス信号に基づいて、ビットデコード線 Yl〜Yjのうちの一つ（一例としてビットデコード線 Yn)を選択する。同様にして、 X方 向アドレスデコーダ回路 32は、入力したアドレス信号に基づいてワードデコード線 XI 〜Xiのうちの一つ（一例としてワードデコード線 Xm)を選択する。また、入力バッファ 12aは、外部データ端子 D0〜D7を介して入力したデータに含まれている各ビットの 情報を、各ビットに対応する記憶セル群 14の各 X方向カレントドライブ回路群 34およ び各 Y方向カレントドライブ回路群 24に X方向書込用データノ ス 17および Y方向書 込用データバス 18を介してそれぞれ出力する。この場合、出力バッファ 12bは、制御 ロジック部 13の制御信号線 13aから出力される制御信号によって非作動状態に維持 されている。
[0037] この場合、ビットデコード線 Ynによって選択された各記憶セル群 14の各 Y方向カレ ントドライブ回路 24ηは、ビットデコード線 Υηを介して所定の電圧が印加されることに より、作動状態に移行して書込ビット線 3に書込電流 Iwlを供給する。具体的には、 各 Y方向カレントドライブ回路 24nでは、データ線 Dykを介して入力して 、るビットの 情報が「1」のとき (データ線 Rykを介して入力して 、るビットの情報が「0」のとき）には 、第 3のトランジスタ Q3のベース端子の電位が高くなり、かつ第 4のトランジスタ Q4の ベース端子が低くなるため、第 3のトランジスタ Q3がオン状態に移行し、かつ第 4のト ランジスタ Q4がオフ状態に移行する。この結果、第 3のトランジスタ Q3に流れるコレク タ電流が第 4のトランジスタ Q4に流れるコレクタ電流よりも多くなる。このため、ダイォ ード D1を介して第 5のトランジスタ Q5のベース端子に供給されるベース電流よりも、 ダイオード D2を介して第 6のトランジスタ Q6のベース端子に供給されるベース電流 の方が多くなり、また、第 2の電流制御回路 62により、第 5のトランジスタ Q5のコレクタ 電流と第 6のトランジスタ Q6のコレクタ電流の合計電流値が一定に制御されている結 果、第 5のトランジスタ Q5のコレクタ電流よりも、第 6のトランジスタ Q6のコレクタ電流 の方が多くなる。したがって、抵抗 R1に生じる電圧降下よりも抵抗 R2に生じる電圧降 下の方が大きくなり、第 1のトランジスタ Q1のベース電圧よりも第 2のトランジスタ Q2の ベース電圧の方が高くなる結果、第 1のトランジスタ Q1がオフ状態に、また第 2のトラ ンジスタ Q2がオン状態に移行し始める。また、第 1のトランジスタ Q1および第 2のトラ ンジスタ Q2がそれぞれオフ状態およびオン状態に移行し始める結果、第 1のトランジ スタ Q1を介して第 5のトランジスタ Q5のベース端子に供給されるベース電流がさらに 減少し、その一方で、第 2のトランジスタ Q2を介して第 6のトランジスタ Q6のベース端 子に供給されるベース電流がさらに増加する結果、第 5のトランジスタ Q5が急速にォ フ状態に移行すると共に第 6のトランジスタ Q6が急速にオン状態に移行する。したが つて、第 1のトランジスタ Q1のベース電圧よりも第 2のトランジスタ Q2のベース電圧の 方が急速に高くなるため、第 1のトランジスタ Q1のベース電流が急速に減少し、その 一方で、第 2のトランジスタ Q2のベース電流が急速に増加する。したがって、第 1のト ランジスタ Q1が急速 (瞬時）にオフ状態に移行すると共に、第 2のトランジスタ Q2が 急速 (瞬時）にオン状態に移行する。これにより、第 2のトランジスタ Q2から、書込ビッ ト線 3の他方の線路 3b、書込ビット線 3の一方の線路 3a、および第 3のトランジスタ Q 3を経由して第 1の電流制御回路 51に書込電流 Iwlが流れ（出力され)、この書込電 流 Iwlは第 1の電流制御回路 51によって一定の電流値に制御される。 [0038] この場合、ダイオード D2が存在するため、ダイオード D2のな 、構成と比較して、第 2のトランジスタ Q2のェミッタ端子を基準とした第 6のトランジスタ Q6のベース端子の 電位が一層低電位となるため、第 6のトランジスタ Q6のベース電流が少なくなる。この 場合、差動増幅回路 61の第 2の電流制御回路 62は、上述したように、主として第 5の トランジスタ Q5および第 6のトランジスタ Q6の各コレクタ電流の合計値を一定に制御 するが、詳細には、第 2の電流制御回路 62には、第 5および第 6のトランジスタ Q5, Q6の各ベース電流もコレクタ電流と共に流れるため、第 5および第 6のトランジスタ Q 5, Q6の各ベース電流および各コレクタ電流の合計値を一定に制御する。したがつ て、第 5のトランジスタ Q5がオフ状態、第 6のトランジスタ Q6がオン状態において、第 6のトランジスタ Q6のベース電流が減少したときには、この第 6のトランジスタ Q6では 、トランジスタの通常動作 (コレクタ電流がベース電流に比例して変化する動作）とは 異なり、ベース電流の減少分だけ、コレクタ電流が増加する。これにより、第 6のトラン ジスタ Q6のコレクタ電流の増加分だけ、抵抗 R2での電圧降下が増加する結果、第 1 のトランジスタ Q1のベース電位がさらに低下する。一方、書込ビット線 3の各線路 3a , 3bが細くなつた場合、第 2のトランジスタ Q2から一定の電流値の書込電流 Iwlが書 込ビット線 3に供給されている状態では、書込ビット線 3の直流抵抗値がある程度増 加するため、書込ビット線 3での電圧降下が増加する。この場合、第 1のトランジスタ Q 1のベース電位がさらに低下しているため、第 1のトランジスタ Q1のェミッタ端子の電 位が第 2のトランジスタ Q2のェミッタ端子を基準として低下したとしても、第 1のトラン ジスタ Q1のオフ状態が良好に維持される。この結果、 Y方向カレントドライブ回路 24 nでは、第 2のトランジスタ Q2から、書込ビット線 3、および第 3のトランジスタ Q3を経 由して第 1の電流制御回路 51に規定の電流値の書込電流 Iwlが流れ（出力され)る 動作が良好に維持されるため、この書込ビット線 3に近接する各記憶セル 1の各記憶 素子 la, lbに十分な磁界が供給される。
[0039] 他方、各 Y方向カレントドライブ回路 24ηでは、データ線 Dykを介して入力している ビットの情報が「0」のとき (データ線 Rykを介して入力して 、るビットの情報が「1」のと き）には、各トランジスタ Q1〜Q6は、データ線 Dykを介して入力しているビットの情報 力 S「1」のとき (データ線 Rykを介して入力して 、るビットの情報が「0」のとき）とは逆の オン'オフ状態に移行する。なお、第 1の電流制御回路 51および差動増幅回路 61の 第 2の電流制御回路 62は、上記の動作を繰り返す。このため、第 1のトランジスタ Q1 から、書込ビット線 3の一方の線路 3a、書込ビット線 3の他方の線路 3b、および第 4の トランジスタ Q4を経由して第 1の電流制御回路 51に書込電流 Iwlが流れ（出力され) 、この書込電流 Iwlは第 1の電流制御回路 51によって一定の電流値に制御される。 したがって、上記したデータ線 Dykを介して入力して 、るビットの情報が「1」のとき（ データ線 Rykを介して入力して ヽるビットの情報が「0」のとき）と同様にして、書込ビッ ト線 3の各線路 3a, 3bが細くなつて直流抵抗値がある程度増加することに起因して、 書込ビット線 3での電圧降下が増加して第 1のトランジスタ Q1のェミッタ端子を基準と した第 2のトランジスタ Q2のェミッタ端子の電位が低下したとしても、第 2のトランジス タ Q2のオフ状態が良好に維持される。この結果、 Y方向カレントドライブ回路 24ηで は、第 1のトランジスタ Q1から、書込ビット線 3、および第 4のトランジスタ Q4を経由し て第 1の電流制御回路 51に規定の電流値の書込電流 Iwlが流れ（出力され)る動作 が良好に維持されるため、この書込ビット線 3に近接する各記憶セル 1の各記憶素子 la, lbに十分な逆向きの磁界が供給される。
また、ワードデコード線 Xmによって選択された各記憶セル群 14の各 X方向カレント ドライブ回路 34mは、ワードデコード線 Xmを介して所定の電圧が印加されることによ り、作動状態に移行して書込ワード線 4に書込電流 Iw2を供給する。 X方向カレントド ライブ回路群 34の X方向カレントドライブ回路 34mは、 Y方向カレントドライブ回路群 24の Y方向カレントドライブ回路 24ηと同一に構成されて、同じように作動するため、 以下の X方向カレントドライブ回路 34mについての動作の説明では、 Υ方向カレント ドライブ回路 24ηと同一の構成要素については同一の符号を付して説明する。具体 的には、 X方向カレントドライブ回路 34mでは、データ線 Dxkを介して入力している 情報が「1」（データ線 Rxkを介して入力している情報が「0」）のときには、 Y方向カレ ントドライブ回路 24ηと同様にして、第 2のトランジスタ Q2から、書込ワード線 4の他方 の線路 4b、書込ワード線 4の一方の線路 4a、および第 3のトランジスタ Q3を経由して 第 1の電流制御回路 51に書込電流 Iw2が流れ（出力され)、この書込電流 Iw2は第 1 の電流制御回路 51によって一定の電流値に制御される。他方、データ線 Dxkを介し て入力して!/、る情報が「0」のとき（データ線 Rxkを介して入力して 、る情報が「1」のと き）には、 X方向カレントドライブ回路 34mでは、 Y方向カレントドライブ回路 24ηと同 様にして、第 1のトランジスタ Q1から、書込ワード線 4の一方の線路 4a、書込ワード線 4の他方の線路 4b、および第 4のトランジスタ Q4を経由して第 1の電流制御回路 51 に書込電流 Iw2が流れ（出力され）、この書込電流 Iw2は第 1の電流制御回路 51に よって一定の電流値に制御される。この場合、 X方向カレントドライブ回路 34mにお いても、各ダイオード Dl, D2が存在するため、書込ワード線 4の各線路 4a, 4bが細 くなつて直流抵抗値がある程度増加することに起因して、書込ワード線 4での電圧降 下が増加したとしても、第 1のトランジスタ Q1のオフ状態または第 2のトランジスタ Q2 のオフ状態が良好に維持される。この結果、 X方向カレントドライブ回路 34mでは、 書込ワード線 4に規定の電流値の書込電流 Iw2が流れ（出力され)る動作が良好に 維持されるため、この書込ワード線 4に近接する各記憶セル 1の各記憶素子 la, lb に十分な磁界が供給される。
以上、上記したように、 Y方向カレントドライブ回路 24ηおよび X方向カレントドライブ 回路 34mは、データ線 Dyk, Rykおよびデータ線 Dxk, Rxkを介してそれぞれ入力 して 、る情報に応じて、それぞれに接続された書込ビット線 3および書込ワード線 4に 所定の向きの書込電流 Iwlおよび書込電流 Iw2をそれぞれ供給する。この結果、書 込ビット線 3および書込ワード線 4の交差部分に形成されている 2つの平行部分 10a , 10bにおいて書込ビット線 3および書込ワード線 4に流れる電流の向きが同一方向 になり、かつ平行部分 10aにおける書込ビット線 3 (線路 3a)および書込ワード線 4 (線 路 4b)に流れる電流の向きと平行部分 10bにおける書込ビット線 3 (線路 3b)および 書込ワード線 4 (線路 4b)に流れる電流の向きとが逆になる。したがって、各平行部分 10a, 10bにそれぞれ近接して配設された記憶セル 1の各記憶素子 la, lbには逆方 向の磁界が供給される結果、例えば、データ線 Dyk, Rykおよびデータ線 Dxk, Rx kを介して入力している情報に応じて、記憶セル 1のうちの一方の記憶素子が高抵抗 値状態 (他方と比較して抵抗値が大きい状態）に移行すると共に、他方が低抵抗値 状態 (一方と比較して抵抗値力 S小さい状態）に移行する。これにより、各記憶セル群 1 4の同じアドレスの各記憶セル 1に、対応する各ビットの情報がそれぞれ記憶される結 果、各記憶セル群 14全体として、外部データ端子 D0〜D7を介して入力したデータ を、外部アドレス入力端子 A0〜A20を介して入力したアドレス信号で示されるァドレ スに， る。
[0042] このように、この磁気メモリデバイス Μによれば、 Υ方向カレントドライブ回路群 24内 の Υ方向カレントドライブ回路および X方向カレントドライブ回路群 34内の X方向カレ ントドライブ回路にぉ 、て、線路 3a (または 4a)における開放側端部 P5 (P7)と差動 増幅回路 61内の第 5のトランジスタ Q5のベース端子との間に、第 1のトランジスタ Q1 から一方の線路 3a (または 4a)の開放側端部 P5 (P7)を介して第 5のトランジスタ Q5 のベース端子に向力う電流の通過を許容するダイオード D1を配設し、かつ、書込ビ ット線 3の他方の線路 3b (または 4b)における開放側端部 P6 (P8)と差動増幅回路 6 1内の第 6のトランジスタ Q6のベース端子との間に、第 2のトランジスタ Q2から他方の 線路 3b (または 4b)の開放側端部 P6 (P8)を介して第 6のトランジスタ Q6のベース端 子に向力う電流の通過を許容するダイオード D2を配設したことにより、例えば、第 1 のトランジスタ Q1がオフ状態で、かつ第 2のトランジスタ Q2がオン状態のときには、ダ ィオード D2が存在するため、第 2のトランジスタ Q2のェミッタ端子 (他方の線路 3b (ま たは 4b)における開放側端部 P6 (P8) )の電位を基準とした第 6のトランジスタ Q6の ベース端子の電位をダイオード D2がない構成と比較して一層低電位とすることがで きる。
[0043] したがって、第 5のトランジスタ Q5がオフ状態で第 6のトランジスタ Q6がオン状態に なっている状態での第 6のトランジスタ Q6のベース電流を少なくすることができる。こ のため、第 2の電流制御回路 62によって第 5のトランジスタ Q5および第 6のトランジス タ Q6の各コレクタ電流および各ベース電流の合計値が一定となるように制御されて V、る状況下にお 、て、トランジスタの通常動作 (ベース電流の増加によりコレクタ電流 も増加するという動作）とは異なり、第 6のトランジスタ Q6のコレクタ電流を増加させる ことができる結果、第 6のトランジスタ Q6のコレクタ電流が流れる抵抗 R2での電圧降 下を十分に増カロさせることができる。したがって、第 1のトランジスタ Q1のベース電位 をさらに低下させることができるため、例えば、各線路 3a, 3b (または 4a, 4b)が細く なって抵抗がある程度増加し、それに伴い、書込電流 Iwlが流れることに起因して書 込ビット線 3での電圧降下が増加して第 1のトランジスタ Qlのェミッタ電位が低下した としても、第 1のトランジスタ Q1を確実にオフ状態に維持することができる結果、書込 ビット線 3に規定値の書込電流 Iwlを供給することができる。同様にして、第 1のトラン ジスタ Q1がオン状態で、かつ第 2のトランジスタ Q2がオフ状態であるときにも、書込 ビット線 3に規定電流値の書込電流 Iwlを供給することができる。
[0044] したがって、この磁気メモリデバイス Mによれば、記憶セル群 14の各行または各列 に含まれている記憶セル 1の数を増カロさせて記憶容量を増加させるために配線幅を 細くし、その結果として書込ビット線 3または書込ワード線 4の抵抗値が増加したとして も、書込ビット線 3または書込ワード線 4に規定値の書込電流 Iwlまたは書込電流 Iw 2を供給することができる。具体的には、各ダイオード Dl, D2を配設しない構成では 、図 4において破線で示す特性線 Tが示すように、書込ビット線 3 (または書込ワード 線 4)の抵抗値が 1000 Ωを超えたときには、書込電流 Iwl (または Iw2)を規定値（一 例として約 1100mA)に維持できないのに対し、各ダイオード Dl, D2を配設した構 成では、図 4において実線で示す特性線 Sが示すように、書込ビット線 3 (または書込 ワード線 4)の抵抗値が 1500 Ωに達するまでの範囲 Wにおいても、書込電流 Iwl (ま たは Iw2)を規定値 (一例として約 1100mA)に維持することができる。このため、各 記憶セル 1の各記憶素子 la, lbに十分な磁界を印加することができる結果、各記憶 セル 1に、対応するビットの情報を確実に記憶させることができる。
[0045] また、一方の線路 3aの開放側端部 P5と第 5のトランジスタ Q5のベース端子との間、 および他方の線路 3bの開放側端部 P6と第 6のトランジスタ Q6のベース端子との間 にダイオード Dl, D2を配設したことにより、簡易な構成でありながら、第 1のトランジ スタ Q1のオン状態における第 5のトランジスタ Q5のベース電位および第 2のトランジ スタ Q2のオン状態における第 6のトランジスタ Q6のベース電位をそれぞれ低下させ ることができる。この場合、ダイオード Dl, D2として、ショットキーダイオードやゲルマ -ゥムダイオードを使用することもできる力 これらのダイオードと比較して順方向電 圧降下の大きなシリコンダイオードを用いることにより、第 5のトランジスタ Q5のベース 電位および第 6のトランジスタ Q6のベース電位をそれぞれ十分に低下させることがで きるため、書込ビット線 3または書込ワード線 4の抵抗値が一層大きい (線幅の一層細 い)構成においても、規定値の書込電流 Iwl, Iw2を確実に供給することができる。
[0046] なお、本発明は、上記した構成に限定されない。例えば、バイポーラ型のトランジス タ Q1〜Q8に代えて、電界効果型トランジスタを用いる構成を採用することもできる。
[0047] また、上記構成では、一方の線路 3aの開放側端部 P5と第 5のトランジスタ Q5のべ ース端子との間、および他方の線路 3bの開放側端部 P6と第 6のトランジスタ Q6のべ ース端子との間にそれぞれ配設する一方向性素子としてダイオード Dl, D2を使用し た力 図 5に示す Y方向カレントドライブ回路 24nA (または X方向カレントドライブ回 路 34mA)のように、例えば NPN型のトランジスタ（一例としてシリコントランジスタ） Q 11, Q12をそれぞれェミッタフォロワ接続して使用する構成を採用することもできる。 なお、電界効果型トランジスタを用いることもできる。この場合、トランジスタ Q11は、 そのベースーェミッタ間のダイオードが第 1のトランジスタ Q1および第 5のトランジスタ Q5のベースーェミッタ間のダイオードと直列となるようにして、両トランジスタ Ql, Q5 の間に接続 (配設）される。具体的には、トランジスタ Q11は、そのコレクタ端子を電 源端子 PWに、そのベース端子を第 1のトランジスタ Q1のェミッタ端子に、そのエミッ タ端子を第 5のトランジスタ Q5のベース端子にそれぞれ接続する。同様にして、トラン ジスタ Q12は、そのベースーェミッタ間のダイオードが第 2のトランジスタ Q2および第 6のトランジスタ Q6のベースーェミッタ間のダイオードと直列となるようにして、両トラン ジスタ Q2, Q6の間に接続 (配設）される。具体的には、トランジスタ Q12は、そのコレ クタ端子を電源端子 PWに、そのベース端子を第 2のトランジスタ Q2のェミッタ端子に 、そのェミッタ端子を第 6のトランジスタ Q6のベース端子にそれぞれ接続する。この構 成により、各トランジスタ Ql l, Q12では、各ェミッタ端子の電位が各ベース端子の電 位よりもダイオード 1個分の電圧だけ低下する。このため、一方向性素子としてダイォ ード Dl, D2を使用したときと同様にして、第 1のトランジスタ Q1のェミッタ端子を基準 とした第 5のトランジスタ Q5のベース端子の電位、および第 2のトランジスタ Q2のエミ ッタ端子を基準とした第 6のトランジスタ Q6のベース端子の電位をそれぞれ一層低電 位にすることができる。なお、 Y方向カレントドライブ回路 24nA (または X方向カレント ドライブ回路 34mA)は、各ダイオード Dl, D2に代えて各トランジスタ Ql l, Q12を 用いた構成以外は Y方向カレントドライブ回路 24η (または X方向カレントドライブ回 路 34m)と同じため、同一の構成については同一の符号を付して重複する説明を省 略する。
[0048] この構成によれば、各トランジスタ Ql l, Q 12のベース端子とェミッタ端子との間に 形成されている P型半導体および N型半導体によって構成される各ダイオードが上 記のダイオード Dl, D2と同様にして、一方の線路 3aの開放側端部 P5と第 5のトラン ジスタ Q5のベース端子との間、および他方の線路 3bの開放側端部 P6と第 6のトラン ジスタ Q6のベース端子との間にそれぞれ配設される結果、 Y方向カレントドライブ回 路 24η (または X方向カレントドライブ回路 34m)と同様にして、 Y方向カレントドライブ 回路 24nA (または X方向カレントドライブ回路 34mA)によっても、抵抗値が一層大 きい (線幅の一層細く長い）書込ビット線 3 (または書込ワード線 4)に対しても、規定 値の書込電流 Iwl, Iw2を確実に供給することができる。
[0049] さらに、図 6に示す Y方向カレントドライブ回路 24nB (または X方向カレントドライブ 回路 34mB)のように、各ダイオード D6, D7を、一方の線路 3aの開放側端部 P5と第 5のトランジスタ Q5のベース端子との間、および他方の線路 3bの開放側端部 P6と第 6のトランジスタ Q6のベース端子との間において、それぞれ各ダイオード Dl, D2と 直列に配設する構成を採用することもできる。この Y方向カレントドライブ回路 24nB ( または X方向カレントドライブ回路 34mB)によれば、第 1のトランジスタ Q1のオン状 態における第 5のトランジスタ Q5のベース電位、および第 2のトランジスタ Q2のオン 状態における第 6のトランジスタ Q6のベース電位をそれぞれ一層低下させることがで きるため、抵抗値がさらに大きい (線幅のさらに細く長い）書込ビット線 3 (または書込 ワード線 4)に対しても、規定値の書込電流 Iwl, Iw2を確実に供給することができる 産業上の利用可能性
[0050] 以上のように、この発明に係る磁気メモリデバイス用書込回路によれば、書込線の 一方の線路における開放側端部と第 5のトランジスタの制御端子との間に、第 1のトラ ンジスタカ 開放側端部を介して制御端子に向力う電流の通過を許容する第 1の一 方向性素子を配設し、かつ、他方の線路における開放側端部と第 6のトランジスタの 制御端子との間に、第 2のトランジスタ力 開放側端部を介して制御端子に向力ぅ電 流の通過を許容する第 2の一方向性素子を配設したことにより、例えば、第 1のトラン ジスタがオフ状態で、かつ第 2のトランジスタがオン状態のときには、第 2の一方向性 素子が存在するため、第 2の一方向性素子のない構成と比較して、第 2のトランジス タの出力端子 (他方の線路における開放側端部）の電位を基準とした第 6のトランジ スタの制御端子の電位 (バイポーラ型トランジスタのときにはベース電位)を第 2の一 方向性素子の電圧降下分だけ一層低電位とすることができる。したがって、第 5のトラ ンジスタがオフ状態で第 6のトランジスタがオン状態になっている状態での第 6のトラ ンジスタのベース電流を少なくすることができるため、第 2の電流制御回路によって第 5のトランジスタおよび第 6のトランジスタの各出力電流 (バイポーラ型トランジスタのと きにはコレクタ電流）および各制御電流 (バイポーラ型トランジスタのときにはベース 電流）の合計値が一定となるように制御されている状況下において、トランジスタの通 常動作 (ベース電流の増加によりコレクタ電流も増加するという動作）とは異なり、第 6 のトランジスタのコレクタ電流を増加させることができる。この結果、第 1のトランジスタ を一層深いオフ状態にさせることができるため、例えば、書込線が細くなつて抵抗が ある程度増加し、それに伴い、書込電流が流れることに起因して書込線での電圧降 下が増加して第 1のトランジスタの出力電位 (バイポーラ型トランジスタのときにはエミ ッタ電位）が低下したとしても、第 1のトランジスタを確実にオフ状態に維持することが できる。同様にして、第 1のトランジスタがオン状態で、かつ第 2のトランジスタがオフ 状態であるときにも、第 2のトランジスタを確実にオフ状態に維持することができる。こ れにより、一層大きな抵抗値の書込線に対しても規定値の書込電流を供給し得る磁 気メモリデバイス用書込回路が実現される。
符号の説明
1 記憶セル
2a, 2b 磁気抵抗効果発現体
3 書込ビット線
3a, 3b 書込ビット線の各線路
4 書込ワード線
4a, 4b 書込ワード線の各線路 51 第 1の電流制御回路
61 差動増幅回路
62 第 2の電流制御回路
Dl, D2 ダイオード (第 1、第 2の一方向性素子)
Q1 第 1のトランジスタ
Q2 第 2のトランジスタ
Q3 第 3のトランジスタ
Q4 第 4のトランジスタ
Q5 第 5のトランジスタ
Q6 第 6のトランジスタ
Ql l, Q12 トランジスタ
Iwl, Iw2 書込電流
M 磁気メモリデバイス

Claims

請求の範囲
記録セル内の一対の磁気抵抗効果発現体にそれぞれ近接して配設されると共に 一方の端部同士が互いに接続された一対の線路を有する書込線に流れる書込電流 を一定値に制御する第 1の電流制御回路と、
前記一対の線路のうちの一方の線路における他端側の開放側端部に接続されると 共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する 第 1のトランジスタと、
前記一対の線路のうちの他方の線路における他端側の開放側端部に接続されると 共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する 第 2のトランジスタと、
前記一方の線路における前記開放側端部に接続されると共に前記第 2のトランジス タによって供給されて!、る前記書込電流をオン状態にお 、て前記第 1の電流制御回 路に出力する第 3のトランジスタと、
前記他方の線路における前記開放側端部に接続されると共に前記第 3のトランジス タのオン ·オフ状態とは逆のオン ·オフ状態に制御されて、前記第 1のトランジスタによ つて供給されて 、る前記書込電流を当該オン状態にお 、て前記第 1の電流制御回 路に出力する第 4のトランジスタと、
出力端子が互いに接続された第 5および第 6のトランジスタ、および当該第 5および 第 6のトランジスタに流れる電流の合計値を一定値に制御する第 2の電流制御回路 を含んで構成されて、前記第 3のトランジスタがオン状態に移行し、かつ第 4のトラン ジスタがオフ状態に移行したときに前記第 5のトランジスタおよび前記第 6のトランジス タがそれぞれオフ状態およびオン状態に移行することによって前記第 1のトランジスタ および前記第 2のトランジスタをそれぞれオフ状態およびオン状態に移行させ、前記 第 4のトランジスタがオン状態に移行し、かつ第 3のトランジスタがオフ状態に移行し たときに前記第 5のトランジスタおよび前記第 6のトランジスタがそれぞれオン状態お よびオフ状態に移行することによって前記第 1のトランジスタおよび前記第 2のトラン ジスタをそれぞれオン状態およびオフ状態に移行させる差動増幅回路と、
前記一方の線路における前記開放側端部と前記第 5のトランジスタの制御端子との 間に配設されて前記第 1のトランジスタ力 当該開放側端部を介して当該制御端子 に向力う電流の通過を許容する第 1の一方向性素子と、
前記他方の線路における前記開放側端部と前記第 6のトランジスタの制御端子との 間に配設されて前記第 2のトランジスタ力 当該開放側端部を介して当該制御端子 に向力 電流の通過を許容する第 2の一方向性素子とを備えている磁気メモリデバイ ス用書込回路。
[2] 前記第 1の一方向性素子および前記第 2の一方向性素子はダイオードである請求 項 1記載の磁気メモリデバイス用書込回路。
[3] 前記ダイオードはシリコンダイオードである請求項 2記載の磁気メモリデバイス用書 込回路。
[4] 前記第 1の一方向性素子は前記第 1のトランジスタおよび前記第 5のトランジスタの 間に配設されてェミッタフォロワ接続されたトランジスタであり、前記第 2の一方向性 素子は前記第 2のトランジスタおよび前記第 6のトランジスタの間に配設されてェミッタ フォロワ接続されたトランジスタである請求項 1記載の磁気メモリデバイス用書込回路
[5] 外部磁界によって抵抗値が変化する一対の磁気抵抗効果発現体を備えた記録セ ルと、
前記一対の磁気抵抗効果発現体に近接してそれぞれ配設されると共に一方の端 部同士が互いに接続された一対の線路を有する書込線と、
前記書込線に流れる書込電流を一定値に制御する第 1の電流制御回路と、 前記一対の線路のうちの一方の線路における他端側の開放側端部に接続されると 共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給する 第 1のトランジスタと、
前記一対の線路のうちの他方の線路における他端側の開放側端部に接続されると 共にオン状態において当該開放側端部から前記書込線に前記書込電流を供給可 能な第 2のトランジスタと、
前記一方の線路における前記開放側端部に接続されると共に前記第 2のトランジス タによって供給されて!、る前記書込電流をオン状態にお 、て前記第 1の電流制御回 路に供給する第 3のトランジスタと、
前記他方の線路における前記開放側端部に接続されると共に前記第 3のトランジス タのオン ·オフ状態とは逆のオン ·オフ状態に制御されて、前記第 1のトランジスタによ つて供給されて 、る前記書込電流を当該オン状態にお 、て前記第 1の電流制御回 路に供給する第 4のトランジスタと、
出力端子が互いに接続された第 5および第 6のトランジスタ、および当該第 5および 第 6のトランジスタに流れる電流の合計値を一定値に制御する第 2の電流制御回路 を含んで構成されて、前記第 3のトランジスタがオン状態に移行し、かつ第 4のトラン ジスタがオフ状態に移行したときに前記第 5のトランジスタおよび前記第 6のトランジス タがそれぞれオフ状態およびオン状態に移行することによって前記第 1のトランジスタ および前記第 2のトランジスタをそれぞれオフ状態およびオン状態に移行させ、前記 第 4のトランジスタがオン状態に移行し、かつ第 3のトランジスタがオフ状態に移行し たときに前記第 5のトランジスタおよび前記第 6のトランジスタがそれぞれオン状態お よびオフ状態に移行することによって前記第 1のトランジスタおよび前記第 2のトラン ジスタをそれぞれオン状態およびオフ状態に移行させる差動増幅回路と、
前記一方の線路における前記開放側端部と前記第 5のトランジスタの制御端子との 間に配設されて前記第 1のトランジスタ力 当該開放側端部を介して当該制御端子 に向力う電流の通過を許容する第 1の一方向性素子と、
前記他方の線路における前記開放側端部と前記第 6のトランジスタの制御端子との 間に配設されて前記第 2のトランジスタ力 当該開放側端部を介して当該制御端子 に向力 電流の通過を許容する第 2の一方向性素子とを備えている磁気メモリデバイ ス。
[6] 前記第 1の一方向性素子および前記第 2の一方向性素子はダイオードである請求 項 5記載の磁気メモリデバイス。
[7] 前記ダイオードはシリコンダイオードである請求項 6記載の磁気メモリデバイス。
[8] 前記第 1の一方向性素子は前記第 1のトランジスタおよび前記第 5のトランジスタの 間に配設されてェミッタフォロワ接続されたトランジスタであり、前記第 2の一方向性 素子は前記第 2のトランジスタおよび前記第 6のトランジスタの間に配設されてェミッタ フォロワ接続されたトランジスタである請求項 5記載の磁気メモリデバイス。
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