WO2006043391A1 - 駆動装置 - Google Patents

駆動装置 Download PDF

Info

Publication number
WO2006043391A1
WO2006043391A1 PCT/JP2005/017309 JP2005017309W WO2006043391A1 WO 2006043391 A1 WO2006043391 A1 WO 2006043391A1 JP 2005017309 W JP2005017309 W JP 2005017309W WO 2006043391 A1 WO2006043391 A1 WO 2006043391A1
Authority
WO
WIPO (PCT)
Prior art keywords
resistor
circuit
control
switching element
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2005/017309
Other languages
English (en)
French (fr)
Inventor
Akio Iwabuchi
Ryuichi Furukoshi
Yoichi Kyono
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to US11/577,201 priority Critical patent/US7764089B2/en
Publication of WO2006043391A1 publication Critical patent/WO2006043391A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/538—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor

Definitions

  • the present invention relates to a drive device that prevents a malfunction of an on / off operation of a switching element and operates reliably.
  • a drive device used for driving a power device such as a resonant converter or a motor driver is connected in series to a DC power source (3) and a DC power source (3) as shown in FIG.
  • the first MOSFET (l) and the second MOSFET (2) which are alternately turned on and off, and the connection point (6) between the first MOSFET (l) and the second MOSFET (2) and the DC A load (4) connected to the power source (3) and a first control circuit (5) and a control circuit connected to the control terminals of the first MOSFET (l) and the second MOSFET (2), respectively.
  • a half-bridge circuit including the second control circuit (50) is formed.
  • the first control circuit (5) includes a control DC power supply (10), a first resistor (13) connected in series to the control DC power supply (10), and a first control MOSFET (8).
  • a first series circuit (11) including a second resistor (14) connected in parallel with the first series circuit (11) and in series with the control DC power supply (10).
  • a second series circuit (12) including two control MOSFETs (9), and a drive that applies a drive signal to each control terminal of the first control MOSFET (8) and the second control MOSFET (9).
  • a signal circuit (7) and a drive circuit (30) for applying a drive signal to the control terminal of the first MOSFET (l) are provided.
  • the drive circuit (30) applies a drive signal to the control terminal of the first MOSFET (l) based on the potentials of the first series circuit (11) and the second series circuit (12).
  • the positive terminal of the control DC power supply (10) is connected to the first series circuit (11) and the second series circuit (12), and the negative terminal of the control DC power supply (10) is the first terminal This is connected to the connection point (6) between the first MOSFET (l) and the second MOSFET (2).
  • the first MOSFET (l), the second MOS FET (2), the first control MOSFET (8), and the second control MOSFET (9) are other FETs such as J-FETs or IGBTs (insulations). (Gate type bipolar transistor)! /.
  • the reference potential of the first MOSFET (l) on the high side is set to the ground potential and DC by the on / off operation of the first MOSFET (l) and the second MOSFET (2).
  • the drive circuit for the first MOSFET (1) on the high side is the first control circuit consisting of the level shift circuit shown in Fig. 6 because it fluctuates with the input voltage Vin from the power supply (3). (5) is used.
  • Fig. 7 showing the operating waveforms of the drive unit of Fig. 6 the negative potential of the input voltage Vin from the DC power supply (3) is point A and the negative voltage of the input voltage Vcc from the control DC power supply (10) is shown. The position is shown separately as B point.
  • the drive circuit (30) is, for example, an RS flip-flop (hereinafter referred to as RS-FF) (31) and connected between the RS-FF (31) and the first MOSFET (l). It is composed of known drivers that do not.
  • the set input terminal (S) of RS-FF (31) is connected to the first resistor (13) and the first control MOSFET (8) via the first low-pass filter circuit (first LPF) (34).
  • the reset input terminal (R) of RS-FF (31) is connected to the second resistor (14) and the second resistor through the second low-pass filter circuit (second LPFK35). Connected to the connection point (37) with the second control MOSFET (9).
  • the threshold of the low-pass filter circuit is Vth.
  • the second MOSFET (2) on the low side is driven by a well-known second control circuit (50) made of dryno.
  • a well-known second control circuit (50) made of dryno.
  • Drive signal circuit (7) force which is a well-known pulse generation circuit force, after a certain dead time provided to prevent both the first MOSF ET (1) and the second MOSFET (2) from being turned on or to achieve zero volt switching
  • a set signal is output, and the first control MOSFET (8) becomes conductive.
  • the first control MOSFET (8) is turned on, the voltage dropped by the first resistor (13) is input to the set input terminal (S) of RS-FF (31) through the first LPF (34).
  • the first MOSFET (l) is turned on.
  • the second control MOSFET (9) becomes conductive, and a voltage drop occurs in the second resistor (14).
  • the voltage drop is input to the reset input terminal (R) of RS-FF (31) through the second LPF (35), and the first MOSF ET (1) is turned off.
  • the second control circuit (50) force is applied to the control terminal of the second MOSFET (2), and the second MOSFET (2) is given a drive signal. (2) is turned on.
  • the first MOSFET is connected between the connection point (6) between the first MOSFET (l) and the second MOSFET (2) and the negative terminal of the control DC power supply (10).
  • the anode of the diode (41) is connected, and the force sword of the first diode (41) is connected between the first resistor (13) and the first control MOSFET (8).
  • the anode of the second diode (42) is connected between the connection point (6) between the first MOSFET (1) and the second MOSFET (2) and the negative terminal of the control DC power supply (10).
  • Patent Document 1 discloses a circuit that prevents a circuit malfunction when a potential increase dVZdt occurs by using a pulse filter. However, in the circuit shown in FIG. 6, the cut-off frequency of the first LPF (34) and the second LPF (35) must be lowered by the amount that the frequency component of the potential increase dVZdt decreases.
  • the first LPF (34) and the second LPF (35) have not only unexpected noise due to the potential rise dVZdt, but also the first control MOSFET (8) and the second control MOSFET (9 Since the high-frequency component of the regular signal due to) is also removed, the pulse width of the signal output from the drive signal circuit (7) must be expanded.
  • the first control MOSFET (8) and the second control MOSFET (9) are configured with a constant current circuit of several mA and a 400 V input voltage Vin is applied from the DC power supply (3), the signal The loss during transmission is (400V + input voltage Vcc of the control DC power supply (10)) X several mAX pulse width, and a large power loss occurs in the control circuit.
  • the loss increases due to the expansion of the pulse width, and there is a risk that the power efficiency is lowered and the control circuit is destroyed.
  • Patent Document 2 instead of a pulse filter, a first resistor connected between a first resistor and a first control switching element via two knot circuits (NOT circuits).
  • a first NOR circuit having a second input terminal connected between the second resistor and the second control switching element via one input terminal and one knot circuit; and 1
  • a first input terminal connected between the first resistor and the first control switching element via two knot circuits and a second resistor and the second control switching via two knot circuits
  • a level shift circuit is disclosed that includes a second NOR circuit having a second input terminal connected between the first and second elements.
  • a normal signal and a mask signal are respectively generated in the two resistors, and the second signal is generated by the mask signal of the first resistor.
  • An abnormal signal that can be a normal signal of the first resistor can be masked, and an abnormal signal that can be a normal signal of the first resistor can be masked by a masking signal for the second resistor.
  • Patent Document 1 Japanese Patent No. 3092862 (Fig. 3)
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-252809 (Fig. 1)
  • an object of the present invention is to provide a driving device that prevents malfunction of a circuit due to an abnormal signal and operates reliably.
  • the drive device of the present invention includes a DC power source (3), a first switching element (1) and a second switching element (2) connected in series to the DC power source (3) and alternately controlled on and off. And a load (4) connected between a connection point (6) between the first switching element (1) and the second switching element (2) and the DC power source (3), and the first switching element A first control circuit (5) and a second control circuit (50) connected to the control terminals of (1) and the second switching element (2), respectively.
  • the first control circuit (5) includes a control DC power source (10), a first resistor (13) connected in series to the control DC power source (10), and a first control switching element (8).
  • a first series circuit (11) including a second resistor (14) and a second resistor connected in parallel with the first series circuit (11) and in series with the control DC power source (10).
  • a drive signal is applied to each control terminal of the second series circuit (12) including the control switching element (9) and the first control switching element (8) and the second control switching element (9).
  • the first series circuit (11) has a third resistor (15) connected between the first resistor (13) and the first control switching element (8).
  • the circuit (12) has a fourth resistor (16) connected between the second resistor (14) and the second control switching element (9).
  • the potential state detection circuit (29) sends a signal to the drive circuit (30). Give. If the resistance values of the first resistor (13), the second resistor (14), the third resistor (15), and the fourth resistor (16) are set appropriately, the connection points (17 to 20) Due to the sudden rise in potential dVZdt, a potential difference is generated between each connection point (17 to 20). Therefore, even if an abnormal signal or noise caused by a sudden rise in potential occurs, the potential state detection circuit (29) detects the potential at each connection point (17 to 20) and reliably generates an output. It is possible to prevent malfunction of the circuit (30).
  • FIG. 1 is an electric circuit diagram showing a first embodiment of a drive device according to the present invention.
  • FIG. 2 is an electric circuit diagram showing a second embodiment of the drive device according to the present invention.
  • FIG.3 Waveform diagram showing the voltage of each part in Fig.1
  • FIG.5 Waveform diagram showing the noise output in a short time when the second exclusive OR circuit force when the second MOSFET is turned off
  • FIGS. 3 and Fig. 4 showing the operation waveforms of the drive unit of Fig. 1 and Fig. 2, respectively, the negative reference potential of the input voltage Vin from the DC power source (3) is measured at point A, and the control DC power source (10) Measure the negative reference potential of the input voltage Vcc at point B.
  • the present invention is a half-bridge type driving device for driving a load (4) such as a switching power supply, an inverter and a solenoid, as in the prior art.
  • the first series circuit (11) is connected between the first resistor (13) and the first control MOSFET (8) which is the first control switching element.
  • a second series circuit (12) between the second resistor (14) and the second control MOSFET (9) as the second switching element.
  • a fourth resistor (16) connected to the.
  • the potential state detection circuit (29) includes a first potential state detection circuit (21) and a second potential state detection circuit (22).
  • the first potential state detection circuit (21) includes a potential at a connection point (17) between the first resistor (13) and the third resistor (15), a fourth resistor (16), and a first resistor.
  • a first comparison circuit (comparator) (23) is provided for comparing the potential at the connection point (20) with the two control MOSFETs (9).
  • the second potential state detection circuit (22) includes the potential at the connection point (19) between the second resistor (14) and the fourth resistor, the third resistor (15), and the first control MOSFET.
  • a second comparison circuit (comparator) (24) is provided for comparing the potential at the connection point (18) with (8).
  • the non-inverting input terminal of the first comparison circuit (23) is connected to the connection point (17) between the first resistor (13) and the third resistor (15), and the inverting input The terminal is connected to a connection point (20) between the fourth resistor (16) and the second control MOSFET (9).
  • the non-inverting input terminal of the second comparison circuit (24) is connected to the connection point (19) between the second resistor (14) and the fourth resistor, and the inverting input terminal is connected to the third resistor (15 ) To the connection point (18) between the first control MOSFET (8).
  • the inverting input terminals of the first comparison circuit (23) and the second comparison circuit (24) have an internal input impedance or Is connected to point B, which generates the high-side reference potential by an external resistor.
  • the first control MOSFET is set by appropriately setting the resistance values of the first resistor (13), the second resistor (14), the third resistor (15), and the fourth resistor (16).
  • the potential at the connection point (18) between the third resistor (15) and the first control MOSFET (8) is set to the second resistor.
  • the potential at the connection point (19) between the resistance (14) and the fourth resistor (16) is lower than the potential at the connection point (19). Is made lower than the potential at the connection point (17) between the first resistor (13) and the third resistor (15).
  • the potential at the connection point (17) between the first resistor (13) and the third resistor (15) is set to the fourth resistor (16) and the second resistor (16).
  • the connection between the second resistor (14) and the fourth resistor is made lower than the potential at the connection point (20) with the second control MOSFET (9).
  • the potential at the point (19) is set lower than the potential at the connection point (18) between the third resistor (15) and the first control MOSFET (8).
  • the first resistor (13), the third resistor (15), and the first control MOSF ET (8) are connected in series to the first series circuit (11). Therefore, if the second control MOSFET (9) is turned off when the first control MOSFET (8) is turned on, different potential differences can be given to the connection point (17) and the connection point (18). . Similarly, since the second resistor (14), the fourth resistor (16), and the second control MOSFET (9) are connected in series to the second series circuit (12), the first control MOSFET When the second control MOSFET (9) is turned on when (8) is turned off, different potential differences can be given to the connection point (19) and the connection point (20).
  • the first comparison circuit (23) compares the potentials of the connection point (17) and the connection point (20), generates an output to the drive circuit (30), and generates a second comparison circuit (24 ) Compares the potential at the connection point (18) and the connection point (19), generates an output to the drive circuit (30), and can operate the drive circuit (30) at a reliable timing.
  • the drive signal circuit (7) switches the first control MOSFET (8) and the second control MOSFET (9) alternately on and off.
  • the first comparison circuit (23) and the second comparison circuit (24) are both less than the potential of the inverting input terminal. Since the potential of the inverting input terminal becomes high and the output is maintained at a high voltage level, the switching state of the first MOSFET (l) that is the first switching element does not change.
  • the current values of the first control MOSFET (8) and the second control MOSFET (9) are the sum of the voltage drops across the first resistor (13) and the third resistor (15). And the sum of the voltage drop of the second resistor (14) and the fourth resistor (16) is set to the value that makes the input voltage Vcc of the control DC power supply (10) power.
  • the drive signal circuit (7) force set signal S is output and the first control MOSFET (8) becomes conductive
  • the voltage at the non-inverting input terminal of the first comparison circuit (23) becomes the input voltage Vcc X Since it becomes 1Z2 and becomes lower than the input voltage Vcc X 8Z10 at the inverting input terminal, the output of the first comparison circuit (23) becomes a low voltage level.
  • the voltage at the inverting input terminal of the second comparison circuit (24) also changes to OV.
  • the output is maintained at a high voltage level and RS ⁇
  • the output of FF (31) becomes a high voltage level and the first MOSFET (l) is turned on.
  • the first potential state detection circuit (21) is composed of the first exclusive OR circuit (25), and the first potential OR circuit (25)
  • the exclusive OR circuit (25) has a first input terminal connected to the connection point (17) of the first resistor (13) and the third resistor (15), and a third resistor (15). And a second input terminal connected to a connection point (18) between the first control MOSFET (8).
  • the second potential state detection circuit (22) is configured by a second exclusive OR circuit (26), and the second exclusive OR circuit (26) includes a second resistor (14) and a fourth resistor.
  • a high voltage level voltage can be applied to all input terminals of the dynamic OR circuit (25) and the second exclusive OR circuit (26), and when the first control MOSFET (8) is turned on, the first resistor ( The potential at the connection point (17) between 13) and the third resistor (15) is set to a high voltage level with respect to the threshold of the first exclusive OR circuit (25), and the third resistor (15) and the first resistor The potential of the connection point (18) with the control MOSFET (8) can be set to a low voltage level with respect to the threshold value of the first exclusive OR circuit (25).
  • the second control MOSFET (9) When the second control MOSFET (9) is turned on, the potential of the connection point (19) between the second resistor (14) and the fourth resistor (19) is set to the threshold value of the second exclusive OR circuit (26).
  • the potential at the connection point (20) between the fourth resistor (16) and the second control MOSFET (9) is set to the threshold of the second exclusive OR circuit (26). On the other hand, it can be at a low voltage level. Furthermore, the potential of the connection point (18) between the third resistor (15) and the first control MOSFET (8), and the fourth resistor (16) and the second control MOSFET (9) When the potential and force at the connection point (20) are approximately equal to the potential on the drain side of the first MOSFET (l), all of the first exclusive OR circuit (25) and the second exclusive OR circuit (26) The input terminal can be at a low voltage level.
  • the first exclusive OR circuit (25) compares the potentials of the connection point (17) and the connection point (18) with the threshold value, and sends it to the drive circuit (30).
  • the second exclusive OR circuit (26) compares the potential at the connection point (19) and the connection point (20) with the threshold value, and generates the output to the drive circuit (30). Therefore, the drive circuit (30) can be operated at a reliable timing.
  • the filter circuit (32, 32) is provided between the first exclusive OR circuit (25) and the second exclusive OR circuit (26) and the drive circuit (30). 33) are connected to each other.
  • Second suite When the second MOSFET (2), which is the switching element, is turned off, the parasitic capacitances of the first control MOSFET (8) and the second control MOSFET (9) are charged and connected to the first resistor (13 ), The second resistor (14), the third resistor (15), and the fourth resistor (16) increase in voltage after being lowered, and then the first exclusive OR circuit (25) and the second It becomes higher than the threshold value of 2 exclusive OR circuit (26). At this time, as shown in FIG.
  • the timings at which the input voltage waveforms of the first exclusive OR circuit (25) and the second exclusive OR circuit (26) cross the threshold are slightly increased by the resistance division. Therefore, the first exclusive OR circuit (25) and the second exclusive OR circuit (26) force output whisker signal (noise) (38) can be removed by the filter circuit (32, 33). it can.
  • the whisker signal (38) has a very short duration at the beginning and end (at the fall and rise) of the charging period of the parasitic capacitance of the first control MOSFET (8) and the second control MOSFET (9).
  • the whisker signal (38) can be sufficiently removed even by the filter circuit (32, 33) using an integration circuit that combines a small-capacitance capacitor and resistor, and the filter circuit (32, 33) Therefore, the normal signal delay is very small.
  • the filter circuit (32, 33) can be configured with a saddle circuit that can significantly increase the cut-off frequency compared to the conventional LPF that masks the entire dVZdt period, and has a very small influence on the pulse width of the regular signal.
  • a constant current element (27, 28) such as a resistance element is placed on the source side of the first control MOSFET (8) and the second control MOSFET (9).
  • the first control MOSFET (8) and the second control MOSFET (9) are driven with a constant current.
  • the constant current elements (27, 28) make the current level output from the first control MOSFET (8) and the second control MOSFET (9) constant, and the first resistor (13), Since the voltage applied to the second resistor (14), the third resistor (15), and the fourth resistor (16) is stabilized, reliable operation is possible. This increases the degree of freedom in setting the resistance values of the first resistor (13), the second resistor (14), the third resistor (15), and the fourth resistor (16).
  • the first exclusive OR circuit (25) and the second exclusive OR circuit (26) have a threshold voltage of the input voltage Vcc X 1Z2 and a third resistor ( 15) and the first resistor (13) and the resistance ratio of the fourth resistor (16) and the second resistor (14) are set to 4 to 6, respectively, and the first control MOS FET (8)
  • the second control MOSFET (9) When the second control MOSFET (9) is conductive, the combined resistance of the first resistor (13) and the third resistor (15) and the second resistor (14) and the fourth resistor (16)
  • the threshold value of the exclusive OR circuit is Vth.
  • the voltage at the connection point (17) between the first resistor (13) and the third resistor (15) and the connection point (19) between the second resistor (14) and the fourth resistor (16) are (Input voltage Vcc—forward voltage drop VF) X 4Z10, and both the first and second input terminals of the first exclusive OR circuit (25) and the second exclusive OR circuit (26) Is at a low voltage level. Therefore, the outputs of the first exclusive OR circuit (25) and the second exclusive OR circuit (26) are not inverted, and the first MOSFET (l) is not turned on, so that a potential increase dVZdt is generated. The abnormal signal can be masked.
  • first control MOSFET (8) and the second control MOSFET (9) are in conduction.
  • the first exclusive OR circuit (25) and the second exclusive Only one of the first input terminal and the second input terminal of the static OR circuit (26) is at a low voltage level, and when the potential increase dVZdt occurs, both the first input terminal and the second input terminal The same effect can be obtained if the resistance ratio and current value are low voltage levels.
  • the first potential state detection circuit (21) and the second potential state detection circuit (22) are connected at the connection point between the first resistor (13) and the third resistor (15). (17), connection point between the third resistor (15) and the first control MOS FET (8) (18), connection point between the second resistor (14) and the fourth resistor (16) ( A signal is applied to the drive circuit (30) in accordance with the potential difference at the connection point (20) between 19) and the fourth resistor (16) and the second control MOSFET (9).
  • the first potential state detection circuit (21) and the second potential state detection circuit (22) include a first resistor (13), a second resistor (14), a third resistor (15), and a fourth resistor.
  • the voltage can be reliably detected at each voltage dividing point formed by the resistor (16).
  • each connection point (17-20) Due to the sudden increase in potential dVZdt, a potential difference occurs between the connection points (17 to 20), and the first potential state detection circuit (21) and the second potential state detection circuit (22)
  • the drive circuit (30) can be prevented from malfunctioning by detecting the potential at the point (17 to 20) and generating an output, and with a pulse that changes sharply due to the potential rise.
  • the present invention is particularly effective for a driving apparatus that controls a load driven by a high voltage by inputting a low voltage signal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)

Abstract

　第１の抵抗(13)と第３の抵抗(15)の接続点(17)、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)、第２の抵抗(14)と第４の抵抗(16)との接続点(19)及び第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)の電位差に応じて、駆動装置の電位状態検出回路(29)は、ドライブ回路(30)に信号を付与し、ドライブ回路(30)は、第１の直列回路(11)及び第２の直列回路(12)の電位に基づいて第１のＭＯＳＦＥＴ(1)の制御端子に駆動信号を付与して、負荷(4)に電力を供給する。そのとき、第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)の抵抗値を適宜に設定すると、急峻な電位上昇により招来する異常信号又はノイズが発生しても、電位状態検出回路(29)は、各接続点(17～20)の電位を検出して確実に出力を発生し、ドライブ回路(30)の誤動作を防止することができる。

Description

明 細 書
駆動装置
技術分野
[0001] 本発明は、スイッチング素子のオン'オフ動作の誤動作を防止し、確実に動作させ る駆動装置に関する。
背景技術
[0002] 例えば、共振型コンバータ又はモータドライバ等のパワーデバイスの駆動に使用す る駆動装置は、図 6に示すように、直流電源 (3)と、直流電源 (3)に直列に接続され且 つ交互にオン'オフ制御される第 1の MOSFET(l)及び第 2の MOSFET(2)と、第 1 の MOSFET(l)と第 2の MOSFET(2)との接続点 (6)と直流電源 (3)との間に接続され た負荷 (4)と、第 1の MOSFET(l)及び第 2の MOSFET(2)の制御端子にそれぞれ接 続された第 1の制御回路 (5)及び第 2の制御回路 (50)とを備えたハーフブリッジ回路を 構成する。第 1の制御回路 (5)は、制御用直流電源 (10)と、制御用直流電源 (10)に直 列に接続された第 1の抵抗 (13)及び第 1の制御用 MOSFET(8)を含む第 1の直列回 路 (11)と、第 1の直列回路 (11)に対して並列に且つ制御用直流電源 (10)に直列に接 続された第 2の抵抗 (14)及び第 2の制御用 MOSFET(9)を含む第 2の直列回路 (12)と 、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)の各制御端子に駆動 信号を付与する駆動信号回路 (7)と、第 1の MOSFET(l)の制御端子に駆動信号を 付与するドライブ回路 (30)とを備えている。ドライブ回路 (30)は、第 1の直列回路 (11)と 第 2の直列回路 (12)の電位に基づいて第 1の MOSFET(l)の制御端子に駆動信号 を付与する。制御用直流電源 (10)の正側端子は、第 1の直列回路 (11)及び第 2の直 列回路 (12)に接続され、制御用直流電源 (10)の負側端子は、第 1の MOSFET(l)と 第 2の MOSFET(2)との接続点 (6)に接続される。第 1の MOSFET(l)、第 2の MOS FET(2)、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)は、 J— FET等 の他の FET又は IGBT (絶縁ゲート型バイポーラトランジスタ）でもよ！/、。
[0003] このハーフブリッジ回路では、ハイサイド側の第 1の MOSFET(l)の基準電位は、 第 1の MOSFET(l)及び第 2の MOSFET(2)のオン ·オフ動作により接地電位と直流 電源 (3)からの入力電圧 Vinとの間で変動するため、ハイサイド側の第 1の MOSFET( 1)の駆動回路には、図 6に示すレベルシフト回路により構成される第 1の制御回路 (5) が用いられる。図 6の駆動装置の動作波形を示す図 7では、直流電源 (3)からの入力 電圧 Vinの負側の電位を A点、制御用直流電源 (10)からの入力電圧 Vccの負側の電 位を B点として区別して示す。
[0004] ドライブ回路 (30)は、例えば RSフリップフロップ（以下、 RS— FFとする） (31)と、 RS — FF(31)と第 1の MOSFET(l)との間に接続された図示しない周知のドライバとによ り構成される。 RS— FF(31)のセット入力端子 (S)は、第 1のローパスフィルタ回路 (第 1 の LPF) (34)を介して第 1の抵抗 (13)と第 1の制御用 MOSFET(8)との接続点 (36)に 接続され、 RS— FF(31)のリセット入力端子 (R)は、第 2のローパスフィルタ回路 (第 2の LPFK35)を介して第 2の抵抗 (14)と第 2の制御用 MOSFET(9)との接続点 (37)に接 続される。図 7の波形図では、ローパスフィルタ回路の閾値を Vthとする。
[0005] ローサイド側の第 2の MOSFET(2)は、周知のドライノからなる第 2の制御回路 (50) により駆動され、図 7に示すように、第 2の MOSFET(2)がオフすると、第 1の MOSF ET(1)及び第 2の MOSFET(2)の両オン防止若しくはゼロボルトスイッチングの実現 に設けられた一定のデッドタイムの後に、周知のパルス発生回路力 なる駆動信号 回路 (7)力 セット信号が出力され、第 1の制御用 MOSFET(8)が導通状態となる。第 1の制御用 MOSFET(8)が導通すると、第 1の抵抗 (13)により降下する電圧が、第 1の LPF(34)を通して RS— FF(31)のセット入力端子 (S)に入力され、第 1の MOSFET(l) がオンとなる。駆動信号回路 (7)からリセット信号 Rが出力されると、第 2の制御用 MO SFET(9)が導通状態となり、第 2の抵抗 (14)に電圧降下が生じる。その降下電圧が第 2の LPF(35)を通して RS— FF(31)のリセット入力端子 (R)に入力され、第 1の MOSF ET(1)がオフとなる。第 1の MOSFET(l)がオフして、一定のデッドタイムの経過後に 、第 2の制御回路 (50)力 第 2の MOSFET(2)の制御端子に駆動信号が付与され、 第 2の MOSFET(2)がオンとなる。前記動作の反復により第 1の MOSFET(l)及び第 2の MOSFET(2)は、交互にオン.オフ動作を繰り返す。第 2の制御回路 (50)、駆動 信号回路 (7)の出力信号のパルス幅及びタイミング等の制御方法並びにデッドタイム の設定法の詳述を省略する。 [0006] 前記ハーフブリッジ回路では、第 2の MOSFET(2)をオフ又は第 1の MOSFET(l) をオンに切り換えた直後に、ハイサイド側の基準電位が急激に上昇して、大きな電位 変動 dVZdtが発生する。このとき、第 1の制御用 MOSFET(8)及び第 2の制御用 M OSFET(9)のドレイン ·ソース間に形成される寄生容量を充電する電流が流れ、この 充電電流により第 1の抵抗 (13)及び第 2の抵抗 (14)に電圧降下が生じる。このため、 正規の信号とは異なる異常信号力 S— FF(31)のセット端子 (S)及びリセット端子 (R) に付与されて、 RS—FF(31)に誤動作が発生する。図 6に示す回路では、第 1の MO SFET(l)と第 2の MOSFET(2)との接続点 (6)と、制御用直流電源 (10)の負側端子と の間に第 1のダイオード (41)のアノードを接続し、第 1のダイオード (41)の力ソードを第 1の抵抗 (13)と第 1の制御用 MOSFET(8)との間に接続する。また、第 1の MOSFET (1)と第 2の MOSFET(2)との接続点 (6)と制御用直流電源 (10)の負側端子との間に第 2のダイオード (42)のアノードを接続し、第 2の抵抗 (14)と第 2の制御用 MOSFET(9)と の間に第 2のダイオード (42)の力ソードを接続する。第 1のダイオード (41)及び第 2の ダイオード (42)を介して、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9) の寄生容量を急速に充電し、ハイサイド側の第 1の制御回路 (5)に印加される負電位 を抑制する。
[0007] しカゝしながら、急激な電位上昇 dVZdtが発生するとき、第 1の制御用 MOSFET(8) 及び第 2の制御用 MOSFET(9)の寄生容量を充電する充電電流により第 1の抵抗 (1 3)及び第 2の抵抗 (14)に電圧降下が発生して、 RS— FF(31)の誤動作を防止できな い。また、第 1の MOSFET(l)、第 2の MOSFET(2)、第 1の制御用 MOSFET(8)及 び第 2の制御用 MOSFET(9)のオン'オフ動作によって、ノイズが発生する力 外来ノ ィズが第 1の直列回路 (11)又は第 2の直列回路 (12)を流れる信号に重畳することもあ る。そこで、図 6に示す回路では、接続点 (36)及び (37)と RS— FF(31)のセット端子 (S) 及びリセット端子 (R)とにそれぞれ第 1の LPF(34)及び第 2の LPF(35)を接続し、第 1の LPF(34)及び第 2の LPF(35)によって第 1の抵抗 (13)及び第 2の抵抗 (14)に印加され る不測の電圧降下により発生する微小パルス幅のノイズを除去して、 RS— FF(31)の 誤動作を防止している。下記特許文献 1は、電位上昇分 dVZdt発生時の回路誤動 作をパルスフィルタにより防止する回路を開示する。 [0008] し力しながら、図 6に示す回路では、電位上昇分 dVZdtの周波数成分が低下する 分、第 1の LPF(34)及び第 2の LPF(35)のカットオフ周波数を低くしなければならない 。また、第 1の LPF(34)及び第 2の LPF(35)は、電位上昇分 dVZdtによる不測のノィ ズのみでなく、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)による正 規の信号の高周波成分も除去するので、駆動信号回路 (7)から出力する信号のパル ス幅を拡張しなければならない。例えば、第 1の制御用 MOSFET(8)及び第 2の制御 用 MOSFET(9)を数 mAの定電流回路で構成し、直流電源 (3)から 400Vの入力電圧 Vinが印加されると、信号伝達時の損失は、（400V+制御用直流電源 (10)の入力電 圧 Vcc) X数 mAXパルス幅となり、制御回路として大きな電力損失が発生する。この ように、パルス幅の拡張により損失が増大し、電力効率低下及び制御回路の破壊を 招来する危険がある。
[0009] これに対し、下記特許文献 2は、パルスフィルタの代わりに、 2つのノット回路 (NOT 回路)を介して第 1の抵抗と第 1の制御用スイッチング素子との間に接続された第 1の 入力端子及び 1つのノット回路を介して第 2の抵抗と第 2の制御用スイッチング素子と の間に接続された第 2の入力端子を有する第 1のノア回路 (NOR回路）と、 1つのノッ ト回路を介して第 1の抵抗と第 1の制御用スイッチング素子との間に接続された第 1の 入力端子及び 2つのノット回路を介して第 2の抵抗と第 2の制御用スイッチング素子と の間に接続された第 2の入力端子を有する第 2のノア回路とを備えるレベルシフト回 路を開示する。特許文献 2の回路によれば、第 1の抵抗及び第 2の抵抗の電圧降下 に基づき、 2つの抵抗に正規の信号及びマスク用信号をそれぞれ作り、第 1の抵抗の マスク用信号で第 2の抵抗の正規の信号になり得る異常信号をマスクし、第 2の抵抗 のマスク用信号で第 1の抵抗の正規の信号になり得る異常信号をマスクすることがで きる。
[0010] 特許文献 1 :特許 3092862号公報（図 3)
特許文献 2：特開 2000— 252809公報（図 1)
発明の開示
発明が解決しょうとする課題
[0011] し力しながら、特許文献 2の回路では、急峻にパルスが変化する異常信号が入力さ れると、第 1のノア回路の第 1の入力端子及び第 2の入力端子への入力信号の入力 時間の差又は第 2のノア回路の第 1の入力端子及び第 2の入力端子への入力信号 の入力時間の差が短くなるため、例えばノット回路での遅延により第 1の入力端子と 第 2の入力端子との入力信号の入力時間が逆転して、不測の信号力 S— FFに入 力される可能性があった。即ち、特許文献 2の回路では、異常信号のパルス波形に 影響を受ける欠点があった。
よって、本発明は、異常信号による回路の誤動作を防止して、確実に動作を行う駆 動装置を提供することを目的とする。
課題を解決するための手段
本発明の駆動装置は、直流電源 (3)と、直流電源 (3)に直列に接続され且つ交互に オン'オフ制御される第 1のスイッチング素子 (1)及び第 2のスイッチング素子 (2)と、第 1のスイッチング素子 (1)と第 2のスイッチング素子 (2)との接続点 (6)と直流電源 (3)との 間に接続された負荷 (4)と、第 1のスイッチング素子 (1)及び第 2のスイッチング素子 (2) の制御端子にそれぞれ接続された第 1の制御回路 (5)及び第 2の制御回路 (50)とを備 える。第 1の制御回路 (5)は、制御用直流電源 (10)と、制御用直流電源 (10)に直列に 接続された第 1の抵抗 (13)及び第 1の制御用スイッチング素子 (8)を含む第 1の直列 回路 (11)と、第 1の直列回路 (11)に対して並列に且つ制御用直流電源 (10)に直列に 接続された第 2の抵抗 (14)及び第 2の制御用スイッチング素子 (9)を含む第 2の直列 回路 (12)と、第 1の制御用スイッチング素子 (8)及び第 2の制御用スイッチング素子 (9) の各制御端子に駆動信号を付与する駆動信号回路 (7)と、第 1の直列回路 (11)及び 第 2の直列回路 (12)の電位に基づいて第 1のスイッチング素子 (1)の制御端子に駆動 信号を付与するドライブ回路 (30)とを備える。第 1の直列回路 (11)は、第 1の抵抗 (13) と第 1の制御用スイッチング素子 (8)との間に接続された第 3の抵抗 (15)を有し、第 2の 直列回路 (12)は、第 2の抵抗 (14)と第 2の制御用スイッチング素子 (9)との間に接続さ れた第 4の抵抗 (16)を有する。第 1の抵抗 (13)と第 3の抵抗 (15)の接続点 (17)、第 3の 抵抗 (15)と第 1の制御用スイッチング素子 (8)との接続点 (18)、第 2の抵抗 (14)と第 4の 抵抗 (16)との接続点 (19)及び第 4の抵抗 (16)と第 2の制御用スイッチング素子 (9)との 接続点 (20)の電位差に応じて、電位状態検出回路 (29)は、ドライブ回路 (30)に信号を 付与する。第 1の抵抗 (13)、第 2の抵抗 (14)、第 3の抵抗 (15)及び第 4の抵抗 (16)の抵 抗値を適宜に設定すると、各接続点 (17〜20)の急激な電位上昇分 dVZdtによって、 各接続点 (17〜20)の間に電位差が生ずる。従って、急峻な電位上昇により招来する 異常信号又はノイズが発生しても、電位状態検出回路 (29)は、各接続点 (17〜20)の 電位を検出して確実に出力を発生し、ドライブ回路 (30)の誤動作を防止することがで きる。
発明の効果
[0013] 本発明によれば、低電力損失で良好に回路の誤動作を防止できる信頼性の高！、 駆動装置が得られる。
図面の簡単な説明
[0014] [図 1]本発明による駆動装置の第 1の実施形態を示す電気回路図
[図 2]本発明による駆動装置の第 2の実施形態を示す電気回路図
[図 3]図 1の各部の電圧を示す波形図
[図 4]図 2の各部の電圧を示す波形図
[図 5]第 2の MOSFETがオフした際に第 2の排他的オア回路力 短時間に出力され るノイズを示す波形図
[図 6]従来の駆動装置の電気回路図
[図 7]図 6の各部の電圧を示す波形図
符号の説明
[0015] (1)· ·第 1の MOSFET (第 1のスイッチング素子）、 （2)· ·第 2の MOSFET (第 2の スイッチング素子)、 （3)· ·直流電源、 （4)· ·負荷、 （5)· ·第 1の制御回路、 （6)· ·接 続点、 （7)· ·駆動信号回路、 （8)· ·第 1の制御用 MOSFET (第 1の制御用スィッチ ング素子）、 （9)· ·第 2の制御用 MOSFET (第 2の制御用スイッチング素子）、 （10)· •制御用直流電源、 （11)· ·第 1の直列回路、 （12)· ·第 2の直列回路、 （13)· ·第 1 の抵抗、 （14)· ·第 2の抵抗、 （15)· ·第 3の抵抗、 （16)· ·第 4の抵抗、 （17〜20)· · 接続点、 （21)· ·第 1の電位状態検出回路、 （22)· ·第 2の電位状態検出回路、 （23) · ·第 1の比較回路、 （24)· ·第 2の比較回路、 （25)· ·第 1の排他的オア回路、 （26)· •第 2の排他的オア回路、 （29)· ·電位状態検出回路、 （30)· ·ドライブ回路、 （32,33 ) · ·フィルタ回路、 （50)· ·第 2の制御回路、
発明を実施するための最良の形態
[0016] 以下、本発明による駆動装置の実施の形態を図 1〜図 5について説明する。これら の図面では図 6及び図 7に示す箇所と実質的に同一の部分には同一の符号を付し、 その説明を省略する。また、第 2の制御回路 (50)及び駆動信号回路 (7)の動作により 発生する周知のパルス信号の出力タイミングの説明を省略する。図 1及び図 2の駆動 装置の動作波形をそれぞれ示す図 3及び図 4では、直流電源 (3)からの入力電圧 Vin の負側基準電位を A点で測定し、制御用直流電源 (10)力 の入力電圧 Vccの負側基 準電位を B点で測定する。
[0017] 図 1及び図 2に示すように、本発明は、従来と同様に、スイッチング電源、インパータ 及びソレノイド等の負荷 (4)を駆動するハーフブリッジ型の駆動装置である力 図 6に 示す従来の駆動装置とは異なり、第 1の直列回路 (11)は、第 1の抵抗 (13)と第 1の制 御用スイッチング素子である第 1の制御用 MOSFET(8)との間に接続された第 3の抵 抗 (15)を有し、第 2の直列回路 (12)は、第 2の抵抗 (14)と第 2のスイッチング素子である 第 2の制御用 MOSFET(9)との間に接続された第 4の抵抗 (16)を有する。
[0018] 図 1及び図 3に示す第 1の実施の形態では、電位状態検出回路 (29)は、第 1の電位 状態検出回路 (21)と第 2の電位状態検出回路 (22)とを備え、第 1の電位状態検出回 路 (21)は、第 1の抵抗 (13)と第 3の抵抗 (15)との接続点 (17)の電位と、第 4の抵抗 (16)と 第 2の制御用 MOSFET(9)との接続点 (20)の電位とを比較する第 1の比較回路 (コン パレータ) (23)を備える。第 2の電位状態検出回路 (22)は、第 2の抵抗 (14)と第 4の抵 抗との接続点 (19)の電位と、第 3の抵抗 (15)と第 1の制御用 MOSFET(8)との接続点（ 18)の電位とを比較する第 2の比較回路 (コンパレータ) (24)を備える。図 1に示すよう に、第 1の比較回路 (23)の非反転入力端子は、第 1の抵抗 (13)と第 3の抵抗 (15)との 接続点 (17)に接続され、反転入力端子は、第 4の抵抗 (16)と第 2の制御用 MOSFET (9)との接続点 (20)に接続される。第 2の比較回路 (24)の非反転入力端子は、第 2の抵 抗 (14)と第 4の抵抗との接続点 (19)に接続され、反転入力端子は、第 3の抵抗 (15)と 第 1の制御用 MOSFET(8)との接続点 (18)に接続される。図示しないが、第 1の比較 回路 (23)及び第 2の比較回路 (24)の反転入力端子は、内部の入力インピーダンス又 は外部の抵抗によりハイサイド側の基準電位を生ずる B点に接続される。
[0019] 第 1の抵抗 (13)、第 2の抵抗 (14)、第 3の抵抗 (15)及び第 4の抵抗 (16)の各抵抗値を 適宜設定して、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)がオフの とき、第 3の抵抗 (15)と第 1の制御用 MOSFET(8)との接続点 (18)の電位を、第 2の抵 抗 (14)と第 4の抵抗 (16)との接続点 (19)の電位より低くすると共に、第 4の抵抗 (16)と第 2の制御用 MOSFET(9)との接続点 (20)の電位を、第 1の抵抗 (13)と第 3の抵抗 (15)と の接続点 (17)の電位より低くする。また、第 1の制御用 MOSFET(8)のオン時に、第 1 の抵抗 (13)と第 3の抵抗 (15)との接続点 (17)の電位を、第 4の抵抗 (16)と第 2の制御用 MOSFET(9)との接続点 (20)の電位より低くすると共に、第 2の制御用 MOSFET(9) のオン時に、第 2の抵抗 (14)と第 4の抵抗との接続点 (19)の電位を、第 3の抵抗 (15)と 第 1の制御用 MOSFET(8)との接続点 (18)の電位より低くする。
[0020] 第 1の実施の形態では、第 1の抵抗 (13)、第 3の抵抗 (15)及び第 1の制御用 MOSF ET(8)を第 1の直列回路 (11)に直列に接続するので、第 1の制御用 MOSFET(8)の オン時に、第 2の制御用 MOSFET(9)をオフにすると、接続点 (17)と接続点 (18)とに 異なる電位差を与えることができる。同様に、第 2の抵抗 (14)、第 4の抵抗 (16)及び第 2の制御用 MOSFET(9)を第 2の直列回路 (12)に直列に接続するので、第 1の制御 用 MOSFET(8)のオフ時に、第 2の制御用 MOSFET(9)をオンすると、接続点 (19)と 接続点 (20)とに異なる電位差を与えることができる。従って、第 1の比較回路 (23)は、 接続点 (17)と接続点 (20)との電位を比較して、ドライブ回路 (30)への出力を発生し、第 2の比較回路 (24)は、接続点 (18)と接続点 (19)との電位を比較して、ドライブ回路 (30) への出力を発生し、ドライブ回路 (30)を確実なタイミングにより動作させることができる
[0021] 駆動信号回路 (7)は、第 1の制御用 MOSFET(8)と第 2の制御用 MOSFET(9)とを 交互にオン又はオフに切り換える。図 3に示すように、駆動信号回路 (7)よりパルス信 号が出力されない期間では、第 1の比較回路 (23)及び第 2の比較回路 (24)は、共に 反転入力端子の電位より非反転入力端子の電位が高くなり、出力は高電圧レベルに 維持されるので、第 1のスイッチング素子である第 1の MOSFET(l)のスイッチング状 態は変化しない。例えば、第 1の抵抗 (13)、第 2の抵抗 (14)、第 3の抵抗 (15)及び第 4 の抵抗 (16)の抵抗値を第 1の抵抗 (13) =第 2の抵抗 (14) =第 3の抵抗 (15) =第 4の抵 抗 (16)=Rとし、第 1の比較回路 (23)及び第 2の比較回路 (24)の入力インピーダンス又 は外部抵抗を 8Rと仮定すると、駆動信号回路 (7)力 パルス信号が出力されない期 間は、第 1の比較回路 (23)及び第 2の比較回路 (24)の非反転入力端子には、制御用 直流電源 (10)力もの入力電圧 Vcc X 9Z10の電圧が印加され、反転入力端子には、 入力電圧 Vcc X 8Z10の電圧が印加されるので、第 1の比較回路 (23)及び第 2の比 較回路 (24)の出力は何れも高電圧レベルになる。
[0022] また、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)の電流値は、第 1 の抵抗 (13)と第 3の抵抗 (15)との電圧降下の和及び第 2の抵抗 (14)と第 4の抵抗 (16)と の電圧降下の和がそれぞれ制御用直流電源 (10)力ゝらの入力電圧 Vccとなる値に設 定する。駆動信号回路 (7)力 セット信号 Sが出力され、第 1の制御用 MOSFET(8)が 導通状態になると、第 1の比較回路 (23)の非反転入力端子の電圧は、入力電圧 Vcc X 1Z2となり、反転入力端子の入力電圧 Vcc X 8Z10より低くなるので、第 1の比較 回路 (23)の出力が低電圧レベルになる。この際、第 2の比較回路 (24)の反転入力端 子の電圧も OVに変化するが、非反転入力端子との大小関係が変化しないので、出 力は高電圧レベルに維持され、 RS— FF(31)の出力が高電圧レベルになり、第 1の M OSFET(l)がオンとなる。
[0023] 同様に、駆動信号回路 (7)からリセット信号 Rが出力されると、第 2の比較回路 (24)の 入力の大小関係は反転するが、第 1の比較回路 (23)の大小関係は反転しな 、ので、 RS— FF(31)の出力が低電圧レベルになり、第 1の MOSFET(l)がオフになる。ハイ サイド側の基準電位が変動する急激な電位上昇 dVZdtの発生時に、第 1の比較回 路 (23)及び第 2の比較回路 (24)の非反転入力端子は、（入力電圧 Vcc—順方向降下 電圧 VF) X 1Z2となり、反転入力端子は、ハイサイド側の B点での基準電位に対して 順方向降下電圧 VFだけ低くなり、何れも入力電圧の大小関係に変化はなぐ RS- FF(31)に信号が入力されず、 dVZdtの発生時の誤動作を防止できる。
[0024] 次に、図 2及び図 4に示す第 2の実施の形態では、第 1の電位状態検出回路 (21)は 、第 1の排他的オア回路 (25)により構成され、第 1の排他的オア回路 (25)は、第 1の抵 抗 (13)と第 3の抵抗 (15)の接続点 (17)に接続された第 1の入力端子と、第 3の抵抗 (15) と第 1の制御用 MOSFET(8)との接続点 (18)に接続された第 2の入力端子とを有する 。第 2の電位状態検出回路 (22)は、第 2の排他的オア回路 (26)により構成され、第 2の 排他的オア回路 (26)は、第 2の抵抗 (14)と第 4の抵抗 (16)との接続点 (19)に接続され た第 1の入力端子と、第 4の抵抗 (16)と第 2の制御用 MOSFET(9)との接続点 (20)に 接続された第 2の入力端子を有する。
[0025] 第 1の抵抗 (13)、第 2の抵抗 (14)、第 3の抵抗 (15)及び第 4の抵抗 (16)の各抵抗値と 、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)の導通時の電流値とを 適宜設定すれば、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)のォ フ時に、第 1の排他的オア回路 (25)及び第 2の排他的オア回路 (26)の全入力端子に 高電圧レベルの電圧を印加できると共に、第 1の制御用 MOSFET(8)のオン時に、 第 1の抵抗 (13)と第 3の抵抗 (15)との接続点 (17)の電位を第 1の排他的オア回路 (25) の閾値に対して高電圧レベルとし、第 3の抵抗 (15)と第 1の制御用 MOSFET(8)との 接続点 (18)の電位を第 1の排他的オア回路 (25)の閾値に対して低電圧レベルにする ことができる。また、第 2の制御用 MOSFET(9)のオン時に、第 2の抵抗 (14)と第 4の 抵抗との接続点 (19)の電位を第 2の排他的オア回路 (26)の閾値に対して高電圧レべ ルとし、第 4の抵抗 (16)と第 2の制御用 MOSFET(9)との接続点 (20)の電位を第 2の排 他的オア回路 (26)の閾値に対して低電圧レベルとすることができる。更に、第 3の抵 抗 (15)と第 1の制御用 MOSFET(8)との接続点 (18)の電位と、第 4の抵抗 (16)と第 2の 制御用 MOSFET(9)との接続点 (20)の電位と力 ほぼ第 1の MOSFET(l)のドレイン 側の電位と等しいときは、第 1の排他的オア回路 (25)及び第 2の排他的オア回路 (26) の全ての入力端子を低電圧レベルにすることができる。
[0026] 第 2の実施の形態では、第 1の排他的オア回路 (25)は、接続点 (17)及び接続点 (18) の電位と閾値とを比較して、ドライブ回路 (30)への出力を発生し、第 2の排他的オア 回路 (26)は、接続点 (19)及び接続点 (20)の電位と閾値とを比較して、ドライブ回路 (30) への出力を発生するので、ドライブ回路 (30)を確実なタイミングにより動作させることが できる。
[0027] また、第 2の実施の形態では、第 1の排他的オア回路 (25)及び第 2の排他的オア回 路 (26)とドライブ回路 (30)との間にフィルタ回路 (32,33)を各々接続する。第 2のスイツ チング素子である第 2の MOSFET(2)のオフ時に、第 1の制御用 MOSFET(8)及び 第 2の制御用 MOSFET(9)の寄生容量が充電され、接続された第 1の抵抗 (13)、第 2 の抵抗 (14)、第 3の抵抗 (15)及び第 4の抵抗 (16)の電圧レベルは、ー且下がった後に 上昇し、第 1の排他的オア回路 (25)及び第 2の排他的オア回路 (26)の閾値より高くな る。このとき、図 5に示すように、抵抗分割する分だけ、第 1の排他的オア回路 (25)及 び第 2の排他的オア回路 (26)の各入力電圧波形が閾値を横切るタイミングが僅かに ずれるため、第 1の排他的オア回路 (25)及び第 2の排他的オア回路 (26)力 出力され るひげ信号 (ノイズ) (38)をフィルタ回路 (32,33)により除去することができる。ひげ信号 ( 38)は、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)の寄生容量の充 電期間の始期及び終期（立ち下がり及び立ち上がり時）に極めて短時間幅で発生す るパルスなので、小容量のコンデンサと抵抗とを組み合わせた積分回路によるフィル タ回路 (32,33)でも十分にひげ信号 (38)を除去することができ、フィルタ回路 (32,33)に よる正規の信号遅延も極めて小さい。フィルタ回路 (32,33)は、従来の dVZdt期間全 部をマスクする LPFに比べてカットオフ周波数を大幅に高くでき、正規の信号のパル ス幅への影響が極めて少な ヽ回路により構成できる。
[0028] 更に、第 2の実施の形態では、抵抗素子等の定電流素子 (27,28)を第 1の制御用 M OSFET(8)及び第 2の制御用 MOSFET(9)のソース側に接続し、第 1の制御用 MO SFET(8)及び第 2の制御用 MOSFET(9)を定電流で駆動する。定電流素子 (27,28) により第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)から出力される電 流値レベルを一定にして、第 1の抵抗 (13)、第 2の抵抗 (14)、第 3の抵抗 (15)及び第 4 の抵抗 (16)に印加される電圧が安定するので、確実な動作が可能となる。それにより 、第 1の抵抗 (13)、第 2の抵抗 (14)、第 3の抵抗 (15)及び第 4の抵抗 (16)の各抵抗値の 設定自由度が広がる。
[0029] 図 2の回路は、具体的には、第 1の排他的オア回路 (25)及び第 2の排他的オア回路 (26)の閾値を入力電圧 Vcc X 1Z2とし、第 3の抵抗 (15)と第 1の抵抗 (13)及び第 4の 抵抗 (16)と第 2の抵抗 (14)の抵抗値の比をそれぞれ 4対 6に設定し、第 1の制御用 M OSFET(8)及び第 2の制御用 MOSFET(9)が導通時の第 1の抵抗 (13)と第 3の抵抗 ( 15)との合成抵抗及び第 2の抵抗 (14)と第 4の抵抗 (16)との合成抵抗の電圧降下が入 力電圧 Vcc X 3Z5となる定電流回路で構成する。図 4の波形図では、排他的オア回 路の閾値を Vthとする。図 4に示すように、第 1の制御用 MOSFET(8)にセット信号 S を付与すると、第 1の抵抗 (13)及び第 3の抵抗 (15)に電圧降下が生じ、ハイサイド側の 基準電圧に対して第 3の抵抗 (15)と第 1の制御用 MOSFET(8)との接続点 (18)の電 圧は、前記設定により入力電圧 Vcc—入力電圧 Vcc X 3/5 =入力電圧 Vcc X 2/5 となり、第 1の排他的オア回路 (25)の第 1の入力端子が低電圧レベルになる。これに 対し、第 1の抵抗 (13)と第 3の抵抗 (15)との接続点 (17)の電圧は、第 3の抵抗 (15)と第 1 の抵抗 (13)との抵抗値の比が 4対 6であるので、入力電圧 Vcc—入力電圧 Vcc X 3Z 5 X 6Z10=入力電圧 Vcc X 16Z25となり、第 1の排他的オア回路 (25)の第 2の入 力端子が高電圧レベルになる。よって、第 1の排他的オア回路 (25)の出力が反転し、 ハイサイド側の第 1の MOSFET(l)がオンになる。
[0030] 同様に、第 2の制御用 MOSFET(9)にリセット信号 Rを付与するときも、第 2の排他 的オア回路 (26)の第 1の入力端子及び第 2の入力端子に低電圧レベル及び高電圧 レベルの信号が入力され、ハイサイド側の第 1の MOSFET(l)がオフになる。ローサ イド側の第 2の MOSFET(2)の立ち上がり時に、電位上昇分 dVZdtが発生すると、 ノ、ィサイド側の基準電位力も順方向降下電圧 VF分低い電圧にクランプされるので、 第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)と第 3の抵抗 (15)及び第 4の抵抗 (16)との接続点 (18,20)の電圧は低電圧レベルになる。第 1の抵抗 (13)と第 3 の抵抗 (15)との接続点 (17)及び第 2の抵抗 (14)と第 4の抵抗 (16)との接続点 (19)の電 圧は、（入力電圧 Vcc—順方向降下電圧 VF) X 4Z10となり、第 1の排他的オア回路 ( 25)と第 2の排他的オア回路 (26)の第 1の入力端子及び第 2の入力端子の両方が低 電圧レベルになる。従って、第 1の排他的オア回路 (25)及び第 2の排他的オア回路 (2 6)の出力は反転せず、第 1の MOSFET(l)がオンされないので、電位上昇分 dVZdt が発生した際の異常信号をマスクできる。
[0031] 第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)の電流値 iは、第 3の抵 抗 (15) =第 4の抵抗 (16)=4R、第 1の抵抗 (13) =第 2の抵抗 (14) = 6Rとすると、 1 X 10 R=入力電圧 Vcc X 3Z5となり、 i= 3 X入力電圧 Vcc X 1Z50Rとして決定できる。 具体例では、第 1の制御用 MOSFET(8)及び第 2の制御用 MOSFET(9)の導通時 の電圧降下を入力電圧 Vcc X 3Z5とした力 第 1の制御用 MOSFET(8)及び第 2の 制御用 MOSFET(9)の導通時に、第 1の排他的オア回路 (25)と第 2の排他的オア回 路 (26)の第 1の入力端子及び第 2の入力端子の一方のみが低電圧レベルとなり、電 位上昇分 dVZdtの発生時に、第 1の入力端子及び第 2の入力端子の両方が低電圧 レベルとなる抵抗比及び電流値であれば同様の効果が得られる。
[0032] 前記のように、第 1の電位状態検出回路 (21)及び第 2の電位状態検出回路 (22)は、 第 1の抵抗 (13)と第 3の抵抗 (15)との接続点 (17)、第 3の抵抗 (15)と第 1の制御用 MOS FET(8)との接続点 (18)、第 2の抵抗 (14)と第 4の抵抗 (16)との接続点 (19)及び第 4の 抵抗 (16)と第 2の制御用 MOSFET(9)との接続点 (20)の電位差に応じて、ドライブ回 路 (30)に信号をそれぞれ付与する。第 1の電位状態検出回路 (21)及び第 2の電位状 態検出回路 (22)は、第 1の抵抗 (13)、第 2の抵抗 (14)、第 3の抵抗 (15)及び第 4の抵抗 (16)により形成される各分圧点で、電圧を確実に検出できる。第 1の抵抗 (13)、第 2の 抵抗 (14)、第 3の抵抗 (15)及び第 4の抵抗 (16)の抵抗値を適宜に設定することにより、 各接続点 (17〜20)の急激な電位上昇分 dVZdtによって、各接続点 (17〜20)の間に 電位差が生じて、第 1の電位状態検出回路 (21)及び第 2の電位状態検出回路 (22)は 、各接続点 (17〜20)の電位を検出して出力を発生し、電位上昇分により急峻に変化 するパルスでもドライブ回路 (30)の誤動作を防止できる。また、従来のように第 1の制 御用 MOSFET(8)及び第 2の制御用 MOSFET(9)による正規の信号を除去する LP Fを設ける必要がなぐ駆動信号回路 (7)力 第 1の制御用 MOSFET(8)及び第 2の 制御用 MOSFET(9)の各制御端子に付与する駆動信号のパルス幅を広くしても電 力損失も発生しない。
産業上の利用可能性
[0033] 本発明は、高電圧で駆動する負荷を低電圧の信号を入力して制御する駆動装置 に効果が顕著である。

Claims

請求の範囲
[1] 直流電源と、該直流電源に直列に接続され且つ交互にオン'オフ制御される第 1の スイッチング素子及び第 2のスイッチング素子と、前記第 1のスイッチング素子と第 2の スイッチング素子との接続点と前記直流電源との間に接続された負荷と、前記第 1の スイッチング素子及び第 2のスイッチング素子の制御端子にそれぞれ接続された第 1 の制御回路及び第 2の制御回路とを備え、
前記第 1の制御回路は、制御用直流電源と、該制御用直流電源に直列に接続され た第 1の抵抗及び第 1の制御用スイッチング素子を含む第 1の直列回路と、該第 1の 直列回路に対して並列に且つ前記制御用直流電源に直列に接続された第 2の抵抗 及び第 2の制御用スイッチング素子を含む第 2の直列回路と、前記第 1の制御用スィ ツチング素子及び第 2の制御用スイッチング素子の各制御端子に駆動信号を付与す る駆動信号回路と、前記第 1の直列回路及び第 2の直列回路の電位に基づいて前 記第 1のスイッチング素子の制御端子に駆動信号を付与するドライブ回路とを備えた 駆動装置において、
前記第 1の直列回路は、前記第 1の抵抗と第 1の制御用スイッチング素子との間に 接続された第 3の抵抗を有し、
前記第 2の直列回路は、前記第 2の抵抗と第 2の制御用スイッチング素子との間に 接続された第 4の抵抗を有し、
前記第 1の抵抗と第 3の抵抗の接続点、前記第 3の抵抗と第 1の制御用スィッチン グ素子との接続点、前記第 2の抵抗と第 4の抵抗との接続点及び前記第 4の抵抗と 前記第 2の制御用スイッチング素子との接続点の電位差に応じて、前記ドライブ回路 に信号を付与する電位状態検出回路を設けたことを特徴とする駆動装置。
[2] 前記電位状態検出回路は、第 1の電位状態検出回路及び第 2の電位状態検出回 路を備え、
前記第 1の電位状態検出回路は、前記第 1の抵抗と第 3の抵抗との接続点の電位 と、前記第 4の抵抗と前記第 2の制御用スイッチング素子との接続点の電位とを比較 する第 1の比較回路により構成され、
前記第 2の電位状態検出回路は、前記第 2の抵抗と第 4の抵抗との接続点の電位 と、前記第 3の抵抗と第 1の制御用スイッチング素子との接続点の電位とを比較する 第 2の比較回路により構成された請求項 1に記載の駆動装置。
[3] 前記電位状態検出回路は、第 1の電位状態検出回路及び第 2の電位状態検出回 路を備え、
前記第 1の電位状態検出回路は、前記第 1の抵抗と第 3の抵抗の接続点に接続さ れた第 1の入力端子と、前記第 3の抵抗と第 1の制御用スイッチング素子との接続点 に接続された第 2の入力端子とを有する第 1の排他的オア回路により構成され、 前記第 2の電位状態検出回路は、前記第 2の抵抗と第 4の抵抗との接続点に接続 された第 1の入力端子と、前記第 4の抵抗と前記第 2の制御用スイッチング素子との 接続点に接続された第 2の入力端子を有する第 2の排他的オア回路により構成され た請求項 1に記載の駆動装置。
[4] 前記第 1の排他的オア回路及び第 2の排他的オア回路と前記ドライブ回路との間 にフィルタ回路を各々接続した請求項 3に記載の駆動装置。
[5] 前記第 1の制御用スイッチング素子及び第 2の制御用スイッチング素子を定電流で 駆動する請求項 1〜4の何れか 1項に記載の駆動装置。
[6] 前記駆動信号回路は、前記第 1の制御用スイッチング素子と第 2の制御用スィッチ ング素子とを交互にオン又はオフに切り換える請求項 1〜5の何れか 1項に記載の駆 動装置。
PCT/JP2005/017309 2004-10-22 2005-09-20 駆動装置 Ceased WO2006043391A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/577,201 US7764089B2 (en) 2004-10-22 2005-09-20 Device for driving switching elements

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-307987 2004-10-22
JP2004307987A JP4360310B2 (ja) 2004-10-22 2004-10-22 駆動装置

Publications (1)

Publication Number Publication Date
WO2006043391A1 true WO2006043391A1 (ja) 2006-04-27

Family

ID=36202813

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/017309 Ceased WO2006043391A1 (ja) 2004-10-22 2005-09-20 駆動装置

Country Status (5)

Country Link
US (1) US7764089B2 (ja)
JP (1) JP4360310B2 (ja)
KR (1) KR100850840B1 (ja)
CN (1) CN100468929C (ja)
WO (1) WO2006043391A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952334B2 (en) 2007-05-14 2011-05-31 Sanken Electric Co., Ltd. DC-DC converter

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4857031B2 (ja) * 2006-06-07 2012-01-18 日立オートモティブシステムズ株式会社 電力変換装置
US7893730B2 (en) * 2008-07-29 2011-02-22 Silicon Mitus, Inc. Level shifter and driving circuit including the same
JP5475970B2 (ja) * 2008-08-05 2014-04-16 株式会社日立製作所 レベルシフト回路、スイッチング素子駆動回路及びインバータ装置
US8331114B2 (en) * 2009-02-10 2012-12-11 System General Corporation Flyback power converters having a high side driving circuit
TW201126885A (en) * 2010-01-26 2011-08-01 Skynet Electronic Co Ltd Constant current circuit with voltage compensation and zero potential switching characteristics
EP2355290B1 (en) * 2010-02-04 2017-04-26 Inmotion Technologies AB Protection circuit for a drive circuit of a permanent magnet motor and corresponding system
JP5466545B2 (ja) * 2010-03-17 2014-04-09 株式会社 日立パワーデバイス レベルシフト回路、および電力変換装置
WO2011135696A1 (ja) * 2010-04-28 2011-11-03 株式会社 日立製作所 電力変換装置
JP5595204B2 (ja) * 2010-09-29 2014-09-24 三菱電機株式会社 スイッチング素子の駆動回路
MX341538B (es) * 2011-12-31 2016-08-24 Broad-Ocean Motor Ev Co Ltd Circuito de filtro de pulsos angostos con compensacion automatica y controlador de motor que lo aplica.
WO2013174528A2 (en) * 2012-05-24 2013-11-28 Siemens Aktiengesellschaft Gate driver for a power converter
JP5635209B1 (ja) * 2013-04-19 2014-12-03 新電元工業株式会社 ランプ駆動電源、および、ランプ駆動電源の制御方法
JP6304966B2 (ja) * 2013-08-05 2018-04-04 三菱電機株式会社 半導体駆動装置及び半導体装置
CN110622418B (zh) * 2016-11-18 2023-06-13 德州仪器公司 具有短暂传播延迟的高压电平移位器
RU172883U1 (ru) * 2017-03-17 2017-07-28 федеральное государственное автономное образовательное учреждение высшего образования "Южный федеральный университет" (Южный федеральный университет) Устройство для формирования радиоимпульсов
US11444337B2 (en) 2019-03-12 2022-09-13 Samsung Sdi Co., Ltd Solid state switch driver circuit for a battery system
CN112104206B (zh) * 2020-08-20 2023-04-14 珠海格力电器股份有限公司 一种开关驱动电路、方法、变频器及空调

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02182014A (ja) * 1989-01-09 1990-07-16 Sumitomo Electric Ind Ltd 半導体論理回路
JP2003133927A (ja) * 2001-10-30 2003-05-09 Mitsubishi Electric Corp 半導体装置
JP2003273715A (ja) * 2002-03-19 2003-09-26 Mitsubishi Electric Corp パワーデバイスの駆動回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4114176A1 (de) 1990-05-24 1991-11-28 Int Rectifier Corp Pegelschieberschaltung
US6237672B1 (en) 1998-12-30 2001-05-29 Dbm Industries, Ltd. Self lubricating and cleaning injection piston for cold chamber injection unit
JP3635975B2 (ja) * 1999-03-02 2005-04-06 富士電機デバイステクノロジー株式会社 レベルシフト回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02182014A (ja) * 1989-01-09 1990-07-16 Sumitomo Electric Ind Ltd 半導体論理回路
JP2003133927A (ja) * 2001-10-30 2003-05-09 Mitsubishi Electric Corp 半導体装置
JP2003273715A (ja) * 2002-03-19 2003-09-26 Mitsubishi Electric Corp パワーデバイスの駆動回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952334B2 (en) 2007-05-14 2011-05-31 Sanken Electric Co., Ltd. DC-DC converter

Also Published As

Publication number Publication date
CN100468929C (zh) 2009-03-11
US20090045851A1 (en) 2009-02-19
KR100850840B1 (ko) 2008-08-06
JP4360310B2 (ja) 2009-11-11
CN1985426A (zh) 2007-06-20
JP2006121840A (ja) 2006-05-11
US7764089B2 (en) 2010-07-27
KR20070038975A (ko) 2007-04-11

Similar Documents

Publication Publication Date Title
US8710878B2 (en) Output circuit
WO2006043391A1 (ja) 駆動装置
US7205821B2 (en) Driver for switching circuit and drive method
US8040162B2 (en) Switch matrix drive circuit for a power element
US6897682B2 (en) MOSgate driver integrated circuit with adaptive dead time
US7710167B2 (en) Circuits and methods for controlling an on/off state of a switch
CN103348257B (zh) 用于对晶体管进行操控的方法以及操控电路
CN102045047B (zh) 半导体器件
CN103944548B (zh) 用于晶体管的栅极驱动电路
JP4286541B2 (ja) 切替え型ｆｅｔ回路
US8981689B2 (en) Driver for switching element and control system for rotary machine using the same
US7692474B2 (en) Control circuit for a high-side semiconductor switch for switching a supply voltage
JP7110613B2 (ja) 負荷駆動装置
US20090072809A1 (en) Method for detection of the presence of a load and drive circuit
CN1638224B (zh) 半导体器件和半导体器件模块
EP1360755A2 (en) Synchronous dc-dc converter
CN110036557B (zh) 驱动装置和电力转换装置
US9587616B2 (en) Internal combustion engine ignition device
US10361618B2 (en) Driving circuit for high-side transistor
JP6758486B2 (ja) 半導体素子の駆動装置および電力変換装置
US12101018B2 (en) Driving circuit for switching element and switching circuit
JP3977332B2 (ja) スプリアス情報のセンスを防止するアクティブインピーダンスを有するパワー制御集積回路
JP2005217774A (ja) スイッチング回路
US20250192773A1 (en) Gate driver circuit, motor drive device using same, and electronic apparatus
JP7835186B2 (ja) 半導体素子の駆動回路

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KM KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1020067027393

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 200580023252.5

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 1020067027393

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 11577201

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05785905

Country of ref document: EP

Kind code of ref document: A1