WO2006040819A1

WO2006040819A1 - 半導体装置

Info

Publication number: WO2006040819A1
Application number: PCT/JP2004/015133
Authority: WO
Inventors: Hirotsugu Nakamura
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-10-14
Filing date: 2004-10-14
Publication date: 2006-04-20
Anticipated expiration: 2007-04-14
Also published as: JPWO2006040819A1

Abstract

　外部供給電源電圧に対するより高い耐圧のＭＯＳトランジスタで構成されたオンチップ回路の動作に用いる昇圧回路の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足できる半導体装置を提供することを目的とする。本発明に係る半導体装置は、所定の耐圧電圧を有する第１の領域と、前記第１の領域よりも低い耐圧電圧を有する第２の領域とを有し、前記第１の領域は、外部から供給される第１の電圧を動作電源電圧に用いる外部インタフェース回路（２）と、前記第１の電圧を昇圧して第２の電圧を生成する昇圧回路（１０）と、前記第１の電圧と第２の電圧を動作電源電圧に用いる処理回路（９）とを有し、前記昇圧回路は、前記処理回路が動作されるときは第１の速度で昇圧動作を行い、前記処理回路が動作される前に前第１の速度よりも遅い第２の速度で予め昇圧動作を行う。

Description

明細書

半導体装置

技術分野

[0001] 本発明は外部から供給される外部電源電圧に対するよりも高い耐圧を有する回路を含んだ半導体装置に関し、例えばマイクロコンピュータに適用して有効な技術に関する。

背景技術

[0002] 特許文献 1には、電池の消耗等によってある程度の電圧低下を余儀なくされる電源を用いた携帯機器等にぉヽて、アナログ信号をディジタル信号に変換する AD変換器を、通常使用可能な規定値より低下した電源電圧でも使用可能にした AD変を採用した半導体装置に関する発明が記載される。これに記載の半導体装置は、 A D変換回路と電源電圧検出回路と昇圧回路を有し、前記電源電圧検出回路は電源電圧と規定値電圧とを比較し、電源電圧が規定値電圧より低い場合は、前記昇圧回路へ動作信号を出力し、前記昇圧回路の出力を前記 AD変換回路に入力し、電源電圧が規定値電圧より高い場合は、電源電圧を前記 AD変換回路に入力することを特徴とするものである。前記昇圧回路は例えばチャージポンプとされる。

[0003] 特許文献 1 :特開 2003— 179492

発明の開示

発明が解決しょうとする課題

[0004] 本発明者は外部供給電源電圧に対するより高い耐圧の MOSトランジスタ構成されたアナログディジタル変換回路と昇圧回路をもつ半導体装置におけるアナログデイジタル変換回路の変換特性を向上させることについて検討した。

[0005] 例えば、システム上使用可能な外部電源電圧と、使用可能な半導体製造プロセスとの関係から、外部電源電圧よりも高い耐圧を有する MOSトランジスタを用いてアナログディジタル変換回路 (ADC)を構成する場合にっ、て検討した。ここでは容量再配分型の逐次比較型 ADCを一例とする。容量再配分型の逐次比較型 ADCは変換ビット数に応じて 2のべき乗で重み付けされた複数の変換容量を有し、変換容量の次段には比較器として相補型 MOS (CMOS)インバータが接続される。サンプリング動作では予め前記 CMOSインバータの入出力を短絡して変換容量の一方の蓄積電極を CMOSインバータの論理閾値電圧として、他方の蓄積電極に入力電圧を印加する。その後の逐次比較動作では他方蓄積電極に順次上位ビット側力変化させたリファレンス信号を印加しながら電荷再配分を行い、それによる CMOSインバータの出力をリファレンス信号にフィードバックさせて、逐次比較動作を行っていく。このような容量再配分型の逐次比較型 ADCの低電圧 ·低温 ·高速での変換特性を確保するために、昇圧回路を設け、前記 CMOSインバータの入出力を選択的に短絡させるトランスファゲートなどに対して、そのオン抵抗を小さく（若しくはコンダクタンスを大きく）するために、前記昇圧回路で生成した昇圧電圧を動作電源として生成した信号をスイッチ制御信号に用いる。

[0006] このとき、低消費電力の観点より、アナログディジタル変換回路の変^ネーブルに応答して昇圧回路の動作を開始するとき、昇圧電圧の安定化容量が比較的小さ!、と、比較的早く所望の昇圧電圧に到達する力電流消費やノイズによってそのレベルが不所望に変動し易くなる。そうすると、サンプリング期間中に前記 CMOSインバータ側の変換容量の蓄積電極の電圧はその論理閾値電圧になるが、逐次比較動作時の電流消費やノイズによって昇圧電圧が不所望に変動すると、 CMOSインバータの入力側レベルやリファレンス電圧が不所望に変動したりして、電荷再配分による変換動作に変換誤差を生ずる虞がある。

[0007] これを解消するには昇圧電圧の安定ィ匕容量を比較的大きくすればよいが、そうすると今度は、安定化容量の充電に時間がかかる。サンプリングタイミングにおいて所望の昇圧電圧に到達しないと、前記 CMOSインバータの入出力を短絡させるトランスファゲートのオン抵抗が大きくなり過ぎて、 CMOSインバータ側の変換容量の蓄積電極の電圧が CMOSインバータの論理閾値電圧に到達せず、これによつて変換結果に誤差を生ずる虞がある。

[0008] 本発明の目的は、外部供給電源電圧に対するより高い耐圧の MOSトランジスタで構成されたオンチップ回路の動作に用いる昇圧回路の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足できる半導体装置を提供することにある。

[0009] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面力明らかになるであろう。

課題を解決するための手段

[0010] 本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

[0011] 〔1〕本発明に係る半導体装置は、所定の耐圧電圧を有する第 1の領域と、前記第 1 の領域よりも低い耐圧電圧を有する第 2の領域とを有し、前記第 1の領域は、外部から供給される第 1の電圧を動作電源電圧に用いる外部インタフェース回路と、前記第 1の電圧を昇圧して第 2の電圧を生成する昇圧回路と、前記第 1の電圧と第 2の電圧を動作電源電圧に用いる処理回路とを有し、前記昇圧回路は、前記処理回路が動作されるときは第 1の速度で昇圧動作を行い、前記処理回路が動作される前に前第 1の速度よりも遅い第 2の速度で予め昇圧動作を行う。

[0012] 上記より、処理回路の動作前は昇圧回路は遅い速度で昇圧動作を行っているから、初めから速い速度で動作する場合に比べて低消費電力を実現できる。処理回路が動作するときは昇圧回路は遅い速度であっても既に昇圧動作を開始しているので、昇圧電圧の安定化容量を比較的大きくしても、比較的早いタイミングで所要の昇圧電圧を得ることが可能になる。

[0013] 本発明の具体的な形態として、前記処理回路は、外部と入出力される信号の最大振幅として第 1の電圧を有し、トランスファゲートの制御信号の振幅に第 2の電圧を有

[0014] 本発明の更に具体的な形態として、前記第 1の領域は更に、前記第 1の電圧を降圧して第 3の電圧を生成する電源回路を有し、前記第 2の領域は前記第 3の電圧を動作電源電圧に用いるディジタル処理回路を有する。前記ディジタル処理回路は例えば中央処理装置を含む。

[0015] 本発明の更に具体的な形態として、前記第 1の領域は更に、第 3の電圧を動作電源電圧に用いるフラッシュメモリを有し、フラッシュメモリは第 3の電圧を昇圧する昇圧回路を備える。 [0016] 本発明の別の具体的な形態として、前記昇圧回路は、半導体装置に対するリセット指示の解除又はスタンバイ状態の解除によって前記第 2の速度で昇圧動作を開始する。前記第 2の速度で昇圧動作を予め開始する制御の簡素化に資することができる。

[0017] 本発明の更に具体的な形態として、前記昇圧回路はクロック信号に同期して昇圧動作を行うチャージポンプ回路を有し、前記チャージポンプ回路にはクロックセレクタ力選択的に出力される第 1クロック信号又は第 2クロック信号が供給され、前記第 2 クロック信号〖ま第 1クロック信号の分周クロック信号であり、前記第 1クロック信号〖ま昇圧回路の昇圧動作を第 1の速度に規定し、第 2クロック信号は昇圧回路の昇圧動作を第 2の速度に規定する。

[0018] 〔2〕本発明の別の観点による半導体装置は、処理回路と昇圧回路とを有し、前記処理回路と昇圧回路は相互に耐圧の同じ MOSトランジスタによって構成され、前記耐圧は外部から供給される外部電源電圧に対するよりも高くされ、前記処理回路は前記外部電源電圧と前記昇圧回路で生成された昇圧電圧との双方を動作電源電圧として利用し、前記昇圧回路は、前記処理回路の動作が指示される前に遅い速度で昇圧動作を開始し、処理回路の動作が指示されたときは速、速度で昇圧動作を行う

[0019] 上記より、処理回路の動作前は昇圧回路は遅い速度で昇圧動作を行っているから、初めから速い速度で動作する場合に比べて低消費電力を実現できる。処理回路が動作するときは昇圧回路は遅い速度であっても既に昇圧動作を開始しているので、昇圧電圧の安定化容量を比較的大きくしても、比較的早いタイミングで所要の昇圧電圧を得ることが可能になる。

[0020] 本発明の具体的な形態として、前記処理回路はアナログ信号をディジタル信号に変換するアナログディジタル変換回路又はディジタル信号をアナログ信号に変換するディジタルアナログ変換回路である。

[0021] 〔3〕本発明の更に別の観点による半導体装置は、ディジタル処理回路、アナログ処理回路、及び昇圧回路を有し、前記アナログ処理回路と昇圧回路は相互に耐圧の同じ MOSトランジスタによって構成され、前記耐圧は外部から供給される外部電源電圧に対するよりも高くされ、前記アナログ処理回路は前記外部電源電圧と前記昇圧回路で生成された昇圧電圧との双方を動作電源電圧として利用し、前記ディジタル処理回路は、前記アナログ処理回路の動作が指示される前に遅い速度で前記昇圧回路に昇圧動作を開始させ、アナログ処理回路の動作が指示されたときは前記昇圧回路の昇圧動作を速い速度に切り換え制御する。

[0022] 上記より、アナログ処理回路の動作前は昇圧回路は遅い速度で昇圧動作を行っているから、初めから速い速度で動作する場合に比べて低消費電力を実現できる。ァナログ処理回路が動作するときは昇圧回路は遅い速度であっても既に昇圧動作を開始しているので、昇圧電圧の安定ィ匕容量を比較的大きくしても、比較的早いタイミングで所要の昇圧電圧を得ることが可能になる。

[0023] 本発明の具体的な形態として、前記ディジタル処理回路は前記外部電源電圧に対するよりも低い耐圧の MOSトランジスタによって構成され、前記ディジタル処理回路は前記外部電源電圧の降圧電圧を動作電源電圧として利用する回路であり、前記ディジタル処理回路は、半導体装置に対するリセット指示の解除又はスタンバイ状態の解除によって前記遅い速度で前記昇圧回路に昇圧動作を開始させる。

[0024] 本発明の別の具体的な形態として、前記アナログ処理回路は、 CMOSインバータと、前記 CMOSインバータの入力と出力を選択的に短絡させる帰還スィッチ MOSトランジスタと、前記 CMOSインバータの入力に一方の蓄積電極が接続された容量素子と、前記容量素子の他方の蓄積電極に接続された入力スィッチ MOSトランジスタとを有し、前記 CMOSインバータの動作電源電圧は外部電源電圧であり、前記帰還スィッチ MOSトランジスタ及び入力スィッチ MOSトランジスタのスィッチ制御信号は昇圧電圧を信号振幅とする。前記アナログ処理回路は、例えば電荷再配分型逐次比較アナログディジタル変換回路である。

発明の効果

[0025] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

[0026] すなわち、外部供給電源電圧に対するより高い耐圧の MOSトランジスタで構成されたオンチップ回路を有する半導体装置において、前記オンチップ回路の動作に用いる昇圧回路の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足することができる。

図面の簡単な説明

[0027] [図 1]本発明に係る半導体装置の一例であるマイクロコンピュータのブロック図である

[図 2]アナログディジタル変換回路の一例を示すブロック図である。

[図 3]昇圧回路の動作とアナログディジタル変換回路の動作を制御するための詳細な構成を例示するブロック図である。

[図 4]昇圧回路とアナログディジタル変換回路の動作タイミングを例示するタイミングチャートである。

[図 5]昇圧回路とアナログディジタル変換回路の別の動作タイミングを例示するタイミングチャートである。

[図 6]昇圧回路とアナログディジタル変換回路のさらに別の動作タイミングを例示するタイミングチャートである。

[図 7]昇圧回路の昇圧動作を ADCのイネ一ブルに同期して行う比較例に係るブロック図である。

[図 8]図 7の比較例において安定ィ匕容量の値が大き過ぎる場合の動作を示すタイミングチャートである。

[図 9]図 7の比較例において安定ィ匕容量の値力 S小さ過ぎる場合の動作を示すタイミングチャートである。

[図 10]昇圧電圧の振幅を持つ制御信号によって制御対象とすることができる素子の例を幾つか例示する説明図である。

符号の説明

[0028] 1 マイクロコンピュータ

2 外咅インタフェース回路

3 中央処理装置

4 システムコントローラ

8 フラッシュメモリ

9 アナログディジタル変換回路 10 昇圧回路

11 電源回路

12 クロックパルスジェネレータ

VCC、 AVCC 3. 3Vの外部電源電圧

vddl 3. 3 Vの内部電源電圧

vdd2 昇圧された 5Vの内部電源電圧

vdd3 降圧された 1. 8Vの内部電源電圧

21 変換容量

22 CMOSインバータ

23 帰還スィッチ MOSトランジスタ

24 リファレンス入力ゲート

25 アナログ信号入力ゲート

S l- Sn サンプリング用スィッチ信号

φ R1— φ Rn リファレンス用スィッチ信号

27 制御回路

28 局部ディジタルアナログ変換回路

φ Άάο ADCの変換イネ一ブル信号

φ ηρο 昇圧回路の動作イネ一ブル信号

CLK クロック信号

CLKdv CLKの分周クロック信号

CLKupc 昇圧回路の同期クロック信号

32 セレクタ

発明を実施するための最良の形態

[0029] 図 1には本発明に係る半導体装置の一例としてマイクロコンピュータが示される。同図に示されるマイクロコンピュータ 1は、特に制限されないが、公知の CMOS集積回路製造技術によって単結晶シリコンのような 1個の半導体基板に形成される。

[0030] マイクロコンピュータ（MCU) lは、半導体基板の周囲に外部インタフェース回路（E

XIF) 2を有し、その内側に、中央処理装置（CPU) 3、システムコントローラ（SYSC) 4、ランダムアクセスメモリ（RAM) 5、バスコントローラ（BSC) 6、その他のロジック回路（LGC) 7、クロックパルスジェネレータ（CPG) 12及びフラッシュメモリ（FLSH) 8に代表されるディジタル処理回路と、アナログディジタル変換回路 (ADC) 9に代表されるアナログ処理回路と、昇圧回路 (UPC) 10と、電源回路 (PWS) 11とを有する。 CP U3は命令フツチの制御とフツチした命令の解読を行なう命令制御部と、前記命令制御部で生成された制御信号などにしたがってアドレス演算及びデータ演算などを行って命令を実行する命令実行部とを有する。 RAM5は CPU3のワーク領域などに利用される。システムコントローラ 4はマイクロコンピュータ 1の動作モードの制御などを行う。例えば外部からリセット信号 RES及びスタンバイ信号 STBなどが入力される。リセット信号 RESがローレベルにされると、システムコントローラ 4は、特に制限されないが、そのハードウェアに従って内部初期化動作を開始する。リセット信号 RES がハイレベルにされてリセット指示が解除されると、その後システムコントローラ 4はリセットスタートベクタを CPU3に与え、 CPU3はリセットスタートベクタで示される命令アドレスを基点にプログラムの実行を開始する。スタンバイ信号 STBがローレベルにされてスタンバイが指示されると、システムコントローラ 4は命令実行の区切りでクロックパルスジェネレータによる内部クロック信号の出力若しくは発振動作を抑止し、内部回路のクロック同期動作を停止して、スタンバイ状態を達成する。スタンノィ信号 ST Bがローレべルカハイレベルに変化されると、その後、前記内部クロック信号の供給若しくは発振動作を再開して、内部回路のクロック同期動作を可能にする。

マイクロコンピュータ 1は、特に制限されないが、 3. 3V (第 1の電圧）の外部電源電圧 VCCを受ける。マイクロコンピュータ 1を構成する MOSトランジスタの耐圧は 2種類とれ、 5V (第 2の電圧)の電源電圧に対応する耐圧を有する第 1の領域と、 1. 8V (第 3の電圧)の電源電圧に対応する耐圧を有する第 2の領域とされる。第 1の領域には、外部インタフェース回路（EXIF) 2、フラッシュメモリ（FLSH) 8、アナログディジタル変換回路 (ADC) 9、昇圧回路 (UPC) 10、及び電源回路 (PWSP) 11が形成される。第 2の領域には、中央処理装置（CPU) 3、システムコントローラ（SYSC) 4、ランダムアクセスメモリ (RAM) 5、バスコントローラ（BSC) 6、及びその他のロジック回路（L GC) 7が形成される。 [0032] 前記電源回路 11は、 3. 3Vの外部電源電圧 VCCを入力して、 3. 3Vの内部電源電圧 vddlと 1. 8Vの内部電源電圧 vdd2を生成する。 3. 3Vの内部電源電圧 vddl はフラッシュメモリ 8の動作電源とされる。 1. 8Vの内部電源電圧 vdd3は、中央処理装置（CPU) 3、システムコントローラ（SYSC) 4、ランダムアクセスメモリ（RAM) 5、バスコントローラ（BSC) 6、及びその他のロジック回路 (LGC) 7の動作電源とされる。昇圧回路 10は 3. 3 Vの外部電源電圧 AVCCを入力して 5 Vの内部電源電圧 vdd2を生成する。アナログディジタル変換回路 (ADC) 9は 5Vの内部電源電圧 vdd2と 3. 3 Vの外部電源電圧 AVCCを動作電源とする。尚、外部インタフェース回路 2は、アナログディジタル変換回路 (ADC) 9のアナログ入力に対応される入力回路には 3. 3V の外部電源電圧 AVCCを動作電源に用い、その他の回路に対応される入力回路及び出力回路には 3. 3Vの外部電源電圧 VCCを動作電源に用いる。特に図示はしないが、動作電源が 3. 3Vの回路と動作電源が 1. 8Vの回路との間の信号インタフエース部には図示を省略するレベル変換回路が配置されている。

[0033] 図 2にはアナログディジタル変換回路 9の一例が示される。ここでは容量再配分型の逐次比較型 ADCを一例とし、 SCU1— SCUnで示される各々の回路は 1ビット分のスィッチドキャパシタを構成する回路であり、回路 SCU1— SCUn全体として、ディジタル信号のビット数 (n— 1) + 1ビット分のスィッチアレイと容量アレイを構成する。回路 SCU1— SCUnの各々は変換容量 21を有し、変換容量 21の一方の蓄積電極は CMOSインバータ 22の入力に共通接続される。 CMOSインバータ 22の入力と出力は nチャンネル型の帰還スィッチ MOSトランジスタ 23によって選択的に短絡可能にされる。変換容量 21の他方の蓄積電極には対応するビットのリファレンス電圧を選択的に入力するリファレンス入力ゲート 24と、アナログ入力信号 Vinを選択的に入力するアナログ信号入力ゲート 25とが接続される。入力ゲート 24, 25は CMOSトランスファゲートで構成され、スィッチ信号 φ R1— φ Rn、 φ SI— φ Snによって制御される。 26A, 26Bは CMOSインバータである。制御回路（ADCNT) 27は、動作イネーブル信号 φ adcが活性ィ匕されることによって AD変換動作の制御を開始し、所定のシーケンスに従って前記スィッチ信号 φ R1— φ Rn、 φ SI— φ Snを制御して、アナログ入力信号 Vinのサンプリング動作と、逐次比較動作を制御する。局部ディジタルアナログ変換回路 (LDAC) 28は、インバータ 22の出力で得られる逐次比較結果をアナログ信号に変換してリファレンス入力ゲート 24の入力電圧に反映する。アナログ入力信号 Vinのサンプリング動作の時にはアナログ入力ゲート 25のオン状態に並行して帰還スィッチ MOSトランジスタ 23がオン状態にされる。オン状態の帰還スィッチ MO Sトランジスタ 23にはそのドレイン 'ソース-ゲート間に寄生容量が顕在化する。リファレンス入力ゲート 24がオン状態にされる逐次比較動作においてもそれと同じ寄生容量を顕在化させて容量的なバランスを採る為に、帰還スィッチ MOSトランジスタ 23と同じ MOSトランジスタを用いた MOS容量 29が配置されて!、る。

[0034] 図 2のアナログディジタル変換機の動作について説明する。まず、回路 SCU1— S CUnの各々において入力ゲート 25をオンにし、帰還スィッチ MOSトランジスタ 23をオンにする。これによつてアナログ入力 Vinが変換容量 21にサンプルホールドされる。このときノード AVのレベルは CMOSインバータの閾値電圧（Vth)とされる。回路 S CU1— SCUnの全ての変換容量 (容量値の合計を Caとする） 21にチャージされる電荷 Qは、 Q = Ca (Vth— Vin)となる。サンプルホールド動作が終わると、回路 SCU1 一 SCUnの各々において入力ゲート 25をオフにし、帰還スィッチ MOSトランジスタ 2 3をオフにし、これによつてチャージされた電荷 Qが変換容量 21の CMOSインバータ 22側の蓄積電極に保存される。次いで、 MSBの比較動作に移行し、回路 SCU1— SCUnの中の MSBに対応する一つの回路においてリファレンスゲート 24から論理値 1の電圧を供給し、その他の回路においてリファレンスゲート 24から論理値 0の電圧を供給する。これにより電荷 Qが回路 SCU1— SCUnの各変換容量 21において再分配される。 CMOSインバータ 22の入力電圧 Vavは電荷保存則より、 Vav=Vth-( Vin-(1/2)AVCC)となる。 Vin> (1Z2) AVCCの場合は CMOSインバータ 22 の出力がハイレベルとなり、 MSBが論理値 1に確定される。逆に Vinく (1/2)AVC Cの場合は CMOSインバータ 22の出力がローレベルとなり、 MSBが論理値 0に確定される。

[0035] MSBが決定すると次のビットの比較動作に移行する。当該次のビットに対する上記同様の比較動作によって CMOSインバータ 22の出力に基づいて当該次のビットの論理値を決定する。以下同様に最下位ビットまで逐次比較動作を行って、最終的な AD変換結果 ADoutを得る。

[0036] マイクロコンピュータ 1は、システム上使用可能な外部電源電圧が 3. 3Vであるのに対し、 MOSトランジスタに対する耐圧が 1. 8V電源に対する耐圧と 5V電源に対する耐圧の 2種類とされる半導体製造プロセスを利用しなければならないという制約を受ける場合を想定して設計されている。したがって、 3. 3Vの外部電源電圧 AVCCよりも高い 5V耐圧を有する MOSトランジスタを用いてアナログディジタル変換回路 9が構成されている。このとき、前記昇圧回路 10は前記容量再配分型の逐次比較アナ口グディジタル変換回路 9の低電圧 ·低温'高速での変換特性を確保するために設けられている。例えば LDAC28や CMOSインバータ 22, 26, 27の動作電源が 3. 3Vの電源電圧 AVCCであるとき、スィッチ MOSトランジスタ 23、トランスファゲート 24, 25 の nチャンネル型 MOSトランジスタに対して、そのオン抵抗を小さく（若しくはコンダクタンスを大きく）するために、前記昇圧回路 10で生成した昇圧電圧 5Vを動作電源として生成した信号をスィッチ制御信号に用いる。すなわち、制御回路 27において、前記スィッチ制御信号 φ S1— φ Sn、 φ R1— φ Rnの信号振幅は昇圧された 5V振幅とされる。

[0037] 図 3には昇圧回路 10の動作とアナログディジタル変換回路 9の動作を制御するための詳細な構成が例示される。昇圧電圧 vdd2の出力ノードには安定ィ匕容量 30が接続されている。安定ィ匕容量 30は例えば MOS容量で構成され、特に制限されないが、数十ピコファラッドの容量値が設定されている。アナログディジタル変換回路 9に対する変換動作は変ネーブル信号 φ adcによって指示される。変ネーブル信号 φ adcは LOG7に配置された制御レジスタ（CREG) 31の変換イネ一ブルビットが論理値 1にセットされることによってィネーブルレベルにされる。例えばマイクロコンビユータ 1の外部力アナログディジタル変換要求があると、これに基づ!/、て LOG7の割り込みコントローラが CPU3に割り込み信号をアサートし、これに応答して CPU3は前記制御レジスタ 31にアナログディジタル変換イネ一ブルビットをセットする。

[0038] 前記昇圧回路 10は、特に図示はしないが、チャージポンプ回路を用いた公知の回路構成を採用することができる。特に図示はしないが、チャージポンプ回路は、例えば、各々がそのドレインとゲートが接続された所謂ダイオード接続を有し、互いのソースとドレインとを接続して多段に縦続接続された複数の MOSトランジスタと、 MOSトランジスタのソースのそれぞれに接続された容量素子とを備える。最前段の MOSトランジスタのドレイン及びゲートに電圧を入力し、それに続く後段の MOSトランジスタのドレイン及びゲートには、交互にクロック信号 φ、その反転クロック信号 φ nをそれぞれの容量素子を介して供給することにより、最終段の MOSトランジスタ力昇圧された電圧を得ることができる。昇圧回路 10は、ィネーブル信号 φ upcがアサートされることによってクロック信号に同期した昇圧動作の開始が指示される。特に制限されないが、ィネーブル信号 φ ιιροはシステムコントローラ 4から出力される。システムコントローラ 4は、特に制限されないが、リセット信号 RESによるリセット解除、スタンバイ信号 STBによるスタンバイ解除に応答してィネーブル信号 φ upcをアサートする。スタンノィ信号 STBによりスタンノィ状態が指示されたときは、これに応答してイネーブル信号 φ upcをネゲートする。チャージポンプ回路はセレクタ 32で選択されたクロック信号 CLKupcに同期してチャージポンプ動作を行う。セレクタ 32はクロックパルスジエネレータ 12から出力されるクロック信号 CLK又は当該クロック信号 CLKを分周回路 (DIV) 33で分周した分周クロック信号 CLKdvを選択して昇圧回路 10に供給する。セレクタ 32は ADC9のィネーブル信号 φ adcがネゲートされている状態において分周クロック信号 CLKdvを選択し、 ADC9のィネーブル信号 φ adcがアサートされている状態にぉ、てクロック信号 CLKを選択する。

図 4には昇圧回路 10とアナログディジタル変換回路 11の動作タイミングが例示される。時刻 tOにィネーブル信号 φ ιιροがアサートされると、昇圧回路 10は分周クロック信号 CLKdvに同期して昇圧動作を開始する。ィネーブル信号 φ upcのアサートタイミングは、リセット解除に同期し、或いは、スタンバイ解除後の発振安定期間（例えば 100ミリ秒)の経過に同期する。したがって昇圧動作が開始されるときクロック信号 CL Kは安定化している。時刻 tlにィネーブル信号 φ adcがアサートされると、昇圧クロック信号 CLKupcが分周クロック信号 CLKdvから高速のクロック信号 CLKに切り換えられると共に、アナログディジタル変換回路 9の変換動作が開始される。時刻 tl一 t2 がサンプリング期間 Tsmp、時刻 t3— 4が逐次比較期間 Tempとされる。サンプリング期間 Tsmpにおいて、昇圧回路 10は既に昇圧動作を開始しているから、安定化容量 30に数十ピコファラッドのような比較的大きな容量を採用する場合にも比較的早い段階から ADC9のノード電圧が CMOSインバータ 22の論理閾値電圧 VLTに到達する。要するに、昇圧動作が間に合わずに制御信号 φ S1— φ Snのレベルが低いままになり、これによつて MOSトランジスタ 23の比較的大きなオン抵抗によってノード A Vの電圧が論理閾値電圧 VLTに到達しない状態でサンプリング動作が終了してしまう自体を抑止することができる。更に逐次比較動作では、比較的大きな安定化容量 3 0の作用によって昇圧電圧 vdd2が安定ィ匕され、比較動作の途中で制御信号 φ R1— φ Ι¾ιのレベルが変動してサンプリング時に対して MOS容量 29による容量バランスが変動して変換誤差を生じたり、また、ゲート 24のコンダクタンスが低下することによる変換誤差を生じたりするのを抑制することができる。 ADC9が動作されて、な、とき昇圧回路 10は遅い分周クロック信号 CLKdvにて昇圧動作を行っているから、低消費電力の要請も満足している。

[0040] 図 5には昇圧回路 10とアナログディジタル変換回路 11の別の動作タイミングが例示される。ここでは、ィネーブル信号 φ upcはリセット信号 RESの立ち上がり（リセット解除)又はスタンバイ信号 STBの立ち上がり（スタンバイ解除）に応答して即座にアサートされるものとする。また、マイクロコンピュータ 1の内部は、リセット解除又はスタンバイ解除の後、クロック発振安定ィ匕時間 Tstbを経過した後、内部リセット信号 resがァサートされて内部動作が可能にされるものとする。したがって ADC9の動作指示は内部リセット信号 resがアサートされた後に可能になる。この場合にも、 ADC9の動作が指示される前に遅いクロック信号 CLKによる昇圧回路 10の昇圧動作が開始されているから、図 4の場合と同様に、低消費電力を保証しながら変換誤差の発生を抑制することができる。

[0041] 図 6には昇圧回路 10とアナログディジタル変換回路 11の更に別の動作タイミングが例示される。ここでは、図 5のタイミングに加えて、ィネーブル信号 φ upcはパワーオン検出によってもアサートされる場合を示している。要するに、リセット信号 RES、スタンバイ信号 STB及び電源投入検出信号 VDTCの論理和信号をィネーブル信号 φ upcとする。外部電源電圧 VCC, AVCCが投入されると、パワーオン検出回路が電源投入を検出する。この検出信号 VDTCに同期して昇圧回路 10のィネーブル信号件 φ upcをアサートする。その他のタイミングは図 5と同じである。

[0042] 図 7には昇圧回路の昇圧動作を ADCのイネ一ブルに同期して行う比較例に係るブロック図が示される。この構成では、 ADCのサンプリング動作の開始と一緒に昇圧動作が開始されるから、安定ィ匕容量 30の値が大きければ図 8のようにサンプリング動作の終了時点で昇圧電圧が規定電圧に到達せず、 ADCの AVが CMOSインバータの論理閾値電圧 VLTにならず変換誤差を生ずる虞がある。逆に安定ィ匕容量 30の値を小さくすると、図 9のように昇圧動作は間に合っても、昇圧電圧が安定化せず、これによって変換誤差を生ずる虞がある。図 3の構成においては、上述の如ぐ外部供給電源電圧に対するより高い耐圧の MOSトランジスタで構成された ADC9を有するマイクロコンピュータ 1において、前記 ADC9の動作に用いる昇圧回路 10の低消費電力と共に昇圧動作速度の保証と昇圧電圧の安定化との双方を満足することができる。

[0043] 図 10には昇圧電圧 vdd2の振幅を持つ制御信号によって制御対象とすることができる素子の例を幾つか例示する。（A)の nチャンネル型のスィッチ MOSトランジスタ 4 0、（B)の CMOSトランスファゲート 41、（C)の抵抗分圧回路における CMOSトランスファゲート 42及び nチャンネル型スィッチ MOSトランジスタ 43などを挙げることができる。

[0044] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々変更可能であることは言うまでもな、。

[0045] 例えば、本発明は、システム上使用可能な外部電源電圧と、使用可能な半導体製造プロセスとの関係から、外部電源電圧よりも高い耐圧を有する MOSトランジスタを用いて ADCなどのオンチップ回路を構成する場合に限定されない。そのような事情は一例に過ぎなヽ。外部供給電源電圧に対するより高、耐圧の MOSトランジスタ構成された処理回路と昇圧回路をもつ半導体装置であればよい。処理回路は ADCに限定されず、ディジタルアナログ変換回路、抵抗分圧回路、積分回路、スィッチドキヤパシタフィルタなど、トランスファゲートやスィッチ MOSトランジスタなどを有する回路であればよい。

産業上の利用可能性本発明は、マイクロコンピュータに限定されず、ディジタル、アナログ、或いはデイジタル ·アナログ混載など種々の構成の半導体装置、そして種々の用途の半導体装置に広く適用することができる。

Claims

請求の範囲

[1] 所定の耐圧電圧を有する第 1の領域と、前記第 1の領域よりも低い耐圧電圧を有する第 2の領域とを有し、

前記第 1の領域は、外部力供給される第 1の電圧を動作電源電圧に用いる外部インタフース回路と、前記第 1の電圧を昇圧して第 2の電圧を生成する昇圧回路と、前記第 1の電圧と第 2の電圧を動作電源電圧に用いる処理回路とを有し、

前記昇圧回路は、前記処理回路が動作されるときは第 1の速度で昇圧動作を行い、前記処理回路が動作される前に前第 1の速度よりも遅い第 2の速度で予め昇圧動作を行う半導体装置。

[2] 前記処理回路は、外部と入出力される信号の最大振幅として第 1の電圧を有し、トランスファゲートの制御信号の振幅に第 2の電圧を有するアナログディジタル Zデイジタルアナログ変換回路である請求項 1記載の半導体装置。

[3] 前記第 1の領域は更に、前記第 1の電圧を降圧して第 3の電圧を生成する電源回路を有し、前記第 2の領域は前記第 3の電圧を動作電源電圧に用いるディジタル処理回路を有する請求項 1記載の半導体装置。

[4] 前記ディジタル処理回路は中央処理装置を含む請求項 3記載の半導体装置。

[5] 前記第 1の領域は更に、第 3の電圧を動作電源電圧に用いるフラッシュメモリを有し、フラッシュメモリは第 3の電圧を昇圧する昇圧回路を備える請求項 3記載の半導体装置。

[6] 前記昇圧回路は、リセット指示の解除又はスタンノィ状態の解除によって前記第 2の速度で昇圧動作を開始する請求項 1記載の半導体装置。

[7] 前記昇圧回路はクロック信号に同期して昇圧動作を行うチャージポンプ回路を有し、前記チャージポンプ回路にはクロックセレクタ力選択的に出力される第 1クロック信号又は第 2クロック信号が供給され、

前記第 2クロック信号は第 1クロック信号の分周クロック信号であり、前記第 1クロック信号は昇圧回路の昇圧動作を第 1の速度に規定し、第 2クロック信号は昇圧回路の昇圧動作を第 2の速度に規定する請求項 6記載の半導体装置。

[8] 処理回路と昇圧回路とを有し、前記処理回路と昇圧回路は相互に耐圧の同じ MOSトランジスタによって構成され前記耐圧は外部から供給される外部電源電圧に対するよりも高くされ、前記処理回路は前記外部電源電圧と前記昇圧回路で生成された昇圧電圧との双方を動作電源電圧として利用し、

前記昇圧回路は、前記処理回路の動作が指示される前に遅い速度で昇圧動作を開始し、処理回路の動作が指示されたときは速い速度で昇圧動作を行う半導体装置

[9] 前記処理回路はアナログ信号をディジタル信号に変換するアナログディジタル変換回路又はディジタル信号をアナログ信号に変換するディジタルアナログ変換回路である請求項 8記載の半導体装置。

[10] ディジタル処理回路、アナログ処理回路、及び昇圧回路を有し、

前記アナログ処理回路と昇圧回路は相互に耐圧の同じ MOSトランジスタによって構成され、

前記耐圧は外部から供給される外部電源電圧に対するよりも高くされ、前記アナログ処理回路は前記外部電源電圧と前記昇圧回路で生成された昇圧電圧との双方を動作電源電圧として利用し、

前記ディジタル処理回路は、前記アナログ処理回路の動作が指示される前に遅、速度で前記昇圧回路に昇圧動作を開始させ、アナログ処理回路の動作が指示されたときは前記昇圧回路の昇圧動作を速い速度に切り換え制御する半導体装置。

[11] 前記ディジタル処理回路は前記外部電源電圧に対するよりも低い耐圧の MOSトランジスタによって構成され、

前記ディジタル処理回路は前記外部電源電圧の降圧電圧を動作電源電圧として利用する回路であり、

前記ディジタル処理回路は、半導体装置に対するリセット指示の解除又はスタンバィ状態の解除によって前記遅い速度で前記昇圧回路に昇圧動作を開始させる請求項 10記載の半導体装置。

[12] 前記アナログ処理回路は、 CMOSインバータと、前記 CMOSインバータの入力と出力を選択的に短絡させる帰還スィッチ MOSトランジスタと、前記 CMOSインバータの入力に一方の蓄積電極が接続された容量素子と、前記容量素子の他方の蓄積電極に接続された入力スィッチ MOSトランジスタとを有し、

前記 CMOSインバータの動作電源電圧は外部電源電圧であり、前記帰還スィッチ MOSトランジスタ及び入力スィッチ MOSトランジスタのスィッチ制御信号は昇圧電圧を信号振幅とする請求項 11記載の半導体装置。

前記アナログ処理回路は電荷再配分型逐次比較アナログディジタル変換回路である請求項 12記載の半導体装置。