WO2006035577A1 - 受信データ格納装置及び受信データ格納方法 - Google Patents

受信データ格納装置及び受信データ格納方法 Download PDF

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Shin'ichi Sasaki
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Yokogawa Electric Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L49/90—Buffering arrangements
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    • H04L49/90—Buffering arrangements
    • H04L49/9031—Wraparound memory, e.g. overrun or underrun detection

Definitions

  • the present invention relates to a store-and-forward received data storage apparatus and received data storage method connected to a network.
  • FIG. 4 is a configuration diagram showing a received data storage device as a related technique.
  • the received data storage device 2 ′ is connected to the network 1.
  • reception data storage device 2 ′ The configuration of the reception data storage device 2 ′ will be described with reference to FIG.
  • IGF circuit Interface circuit 3
  • the information addition circuit 4 is connected to the output of the IZF circuit 3!
  • a notafer (FIFO) 5 is connected to the information addition circuit 4.
  • the data transfer control circuit 6 is connected to the buffer 5 ′.
  • the main memory 7 is connected to the data transfer control circuit 6!
  • the IZF circuit 3 When receiving a packet addressed to the received data storage device 2 ′ from the network 1, the IZF circuit 3 generates received packet data 8.
  • Received packet data 8 includes, for example, packet data # 0, which is head data, packet data # 1, ..., packet data # (N—1), and packet data #N, which is final data. Formed from.
  • the information addition circuit 4 'counts the number of received packet data 8 and generates the number of packet data as additional information data. Further, the information-added circuit 4 ′ generates information / received packet data 9 ′ obtained by combining the received packet data 8 and the number of packet data.
  • Received packet data 9 includes, for example, packet data # 0, packet data # 1, ..., packet data # (N—1), packet data #N, and the number of packet data Forces are formed. The number of packet data is added after packet data #N, which is the final data.
  • Noffer 5 sequentially pushes information (received packet data 9) (PUSH) to receive information Packet data 9 'is temporarily stored.
  • PUSH received packet data 9
  • the data transfer control circuit 6 confirms that all of the information and received packet data 9 'are stored in the buffer 5'. In addition, the data transfer control circuit 6 confirms that there is no abnormality in the data length of the information / reception packet data 9 ′. Further, the data transfer control circuit 6 confirms that there is no abnormality in the cyclic redundancy check (CRC) code of the information “received packet data 9”.
  • the CRC code is a code used in a method for detecting whether an error has occurred during data transfer.
  • the data transfer control circuit 6 stores all of the information ⁇ received packet data 9 'in the buffer 5', and the information 'received packet data 9' has no abnormality in the data length of the information ⁇ received packet data 9 '.
  • the data (information. Data corresponding to the received packet data 9 ') stored in the notch 5 is popped (POP) and transferred to the main memory 7.
  • the main memory 7 stores the data transferred from the data transfer control circuit 6 (information ⁇ data corresponding to the received packet data 9 ′). Data stored in the main memory 7 is used for predetermined processing by a microcomputer (not shown).
  • the received data storage device of FIG. 4 operates in a store-and-forward manner.
  • the data transferred to the main memory 7 (information ⁇ data corresponding to the received packet data 9 ') is only a normal packet, so transfer of useless error packets Can be deleted.
  • FIG. 5 is a configuration diagram showing another received data storage device as a related technique.
  • elements equivalent to those in FIG. 4 are denoted by the same reference numerals and description thereof is omitted.
  • the configuration of the received data storage device 2 ′ ′ will be described with reference to FIG.
  • the received packet data buffer (FIFO) 10 is connected to the IZF circuit 3.
  • the additional information data buffer (FIFO) 11 is connected to the information-added data circuit 4 ''.
  • the read control circuit 12 is connected to the received packet data buffer 10 and the additional information data buffer 11.
  • the data transfer control circuit 6 ′ is connected to the read control circuit 12.
  • received data storage device 2 ′ ′ shown in FIG. 5 An operation of received data storage device 2 ′ ′ shown in FIG. 5 will be described. The description of the same operation as that of the reception data storage device 2 ′ shown in FIG. 4 is omitted. Even in the received data storage device 2 ′ ′ in FIG. 5, the information addition circuit 4 ′ ′ counts the number of received packet data 8 and Data number is generated.
  • the additional information data buffer 11 sequentially pushes (PUSH) the number of packet data, temporarily stores the number of packet data, and generates additional information data 14.
  • the additional information data 14 is formed of, for example, a packet data number # 0, a packet data number # 1,..., A packet data number # (N—1), and a packet data number #N.
  • Received packet data buffer 10 sequentially pushes received packet data (PUSH), temporarily stores received packet data, and generates received packet data 13.
  • the received packet data 13 shown in FIG. 5 corresponds to the received packet data 8 shown in FIG.
  • the read control circuit 12 switches between the output of the received packet data buffer 10 and the output of the additional information data buffer 11.
  • the data transfer control circuit 6 stores all of the received packet data 13 in the received packet data buffer 10, and the received packet data 13 and the additional information data 14 have no abnormalities in the respective data lengths.
  • each data stored in the received packet data buffer 10 and the additional information data buffer 11 is popped (POP) and transferred to the main memory 7.
  • the received data storage device of FIG. 5 operates in a store-and-forward manner, similarly to the received data storage device of FIG.
  • Japanese Patent No. 3473975 and Japanese Patent No. 2539614 are referred to as related technologies.
  • the data transfer control circuit 6 is connected to the main memory 7.
  • a bus protocol that notifies the transfer destination of the number of transfer data at the start of data transfer for example,
  • the PCI-X bus cannot be used.
  • the data transfer control circuit 6 is a packet data of information ⁇ received packet data 9 '.
  • the data transfer control circuit 6 receives the packet data # 0 of information ⁇ received packet data 9 ' If there is a means (not shown) for temporarily storing the data that pops the packet data #N, the data transfer control circuit 6 transfers the number of packet data to the main memory 7 and then transfers the packet data. # Packet data # N can be transferred from 0. Therefore, in this case, the PCI-X bus can be used for connection between the data transfer control circuit 6 and the main memory 7.
  • the use efficiency of the buffer resource constituted by the received packet data buffer 10 and the additional information data buffer 11 is poor.
  • the processing when an overflow occurs in one of the received packet data buffer 10 and the additional information data buffer 11 becomes complicated.
  • the received data storage device of FIG. 5 is large and expensive with many components.
  • An object of the present invention is to provide a received data storage device and a received data storage method that are small, “simple”, low in cost and high in transfer efficiency.
  • the present invention provides an information addition circuit for generating additional information data to be added to received packet data received via a network, and a buffer for temporarily storing the received packet data and the additional information data And a data transfer control circuit that transfers the data stored in the buffer to a main memory by a store-and-forward method, and the buffer is formed by a continuous address, and a ring memory that stores the data,
  • a ring memory control circuit for controlling the ring memory, and the ring memory control circuit receives, as an address pointer for the ring memory, a write pointer for designating an address for sequentially pushing the received packet data, and the additional information data. Designate a predetermined address to push and read And the read permission pointer to specify, the main memory And a read pointer for designating addresses that are sequentially popped.
  • the ring memory control circuit uses the address of the read permission pointer as the address of the write pointer, and increments the address of the write pointer.
  • the ring memory stores, for each address, an identification tag that identifies the received packet data and the additional information data.
  • the ring memory control circuit In the received data storage device, the ring memory control circuit generates a full signal based on the read pointer and the write pointer, generates a ready signal based on the read pointer and the read permission pointer, and adds the information
  • the write pointer is incremented based on the push signal assertion from the circuit
  • the read pointer is incremented based on the pop signal assertion from the data transfer control circuit
  • the additional information data includes the received packet. Indicates the number of data.
  • the present invention provides an information addition circuit for generating additional information data to be added to received packet data received via a network, a buffer for temporarily storing the received packet data and the additional information data,
  • a received data storage method of a received data storage device comprising: a data transfer control circuit for transferring data stored in a buffer to a main memory by a store-and-forward method, wherein the buffer is a ring formed by a continuous address A step of pushing the received packet data to the ring memory and incrementing the address of the write pointer; and pushing the additional information data to the ring memory based on the read permission pointer;
  • the address is the address of the write pointer
  • a received data storage method comprising: incrementing the address of the write pointer; and popping the data stored in the ring memory based on the read permission pointer and incrementing the address of the read pointer.
  • the present invention generates additional information data to be added to received packet data received via a network and an identification tag for identifying the received packet data and the additional information data, and the received packet data and the additional information data And a set of identification tags Information that consists of information ⁇
  • An information addition circuit that generates received packet data, a buffer that temporarily stores the information ⁇ received packet data, and data transfer that transfers the data stored in the buffer to the main memory in a store-and-forward manner
  • the buffer includes a ring memory formed by unbroken addresses, and the address of the read pointer and the address of the read permission pointer are the same.
  • the write pointer address becomes a value obtained by incrementing the read pointer address, the push signal assert from the information-added card circuit is detected, and the ring memory is read based on the identification tag.
  • the received data storage device and the received data storage method it is possible to provide a received data storage device and a received data storage method that are small, simple and low in cost and high in transfer efficiency.
  • a no protocol such as a PCI-X bus that notifies the transfer destination of the number of transfer data at the start of data transfer can be used for the connection between the data transfer control circuit and the main memory.
  • a received data storage device and a received data storage method that efficiently process data transfer.
  • the peripheral circuit can be easily formed.
  • FIG. 1 is a configuration diagram showing an embodiment of the present invention.
  • FIG. 2] (a) to FIG. 2 (d) are diagrams showing the positions at the time of push in the ring memory 16 of the embodiment of FIG. FIG.
  • FIG. 3] (a) to FIG. 3 (c) are diagrams showing a pointer at the time of pop in the ring memory 16 of the embodiment of FIG.
  • FIG. 4 is a block diagram showing a received data storage device as a related technique.
  • FIG. 5 is a configuration diagram showing another received data storage device as a related technique.
  • FIG. 1 is a block diagram showing an embodiment of the present invention.
  • elements equivalent to those in FIG. 4 are denoted by the same reference numerals and description thereof is omitted.
  • the information addition circuit 4 outputs a push signal (PUSH signal) 18 and information ⁇ reception packet data (PUSH data) 9 to a buffer (FIFO) 5.
  • Buffer 5 is
  • the full signal (FULL signal) 19 is output to the information addition circuit 4.
  • the data transfer control circuit 6 outputs a pop signal (POP signal) 20 to the buffer 5.
  • the buffer 5 outputs information / reception packet data (POP data) 17 and a ready signal (READY signal) 21 to the data transfer control circuit 6.
  • the buffer 5 includes a ring memory 16 formed with unbroken addresses, and a ring memory control circuit 15 that controls the ring memory 16.
  • the information addition circuit 4 counts the number of received packet data 8 and generates the number of packet data as additional information data. Further, the information addition circuit 4 generates an identification tag for identifying the received packet data 8 and the number of packet data for each address.
  • the identification tag for packet data # 0 is the first data
  • the identification tag for packet data # 1 is the intermediate data
  • the identification tag for packet data # (N—1) is the intermediate data
  • the identification tag for N is the final data
  • the identification tag for the number of packet data is the additional information data.
  • Packet data # 0 and the leading data are combined, packet data # 1 and intermediate data are combined, and packet data # (N—1) and intermediate data are combined into a packet data
  • # N and final data form a pair
  • the number of packet data and additional information data form a pair
  • the information addition circuit 4 includes a set of packet data # 0 and head data, a set of packet data # 1 and intermediate data, ..., packet data # (N-1) and intermediate data. A pair of packet data #N and the final data, a pair of the number of packet data and additional information data, and the information and received packet data 9 are generated.
  • Received packet data 9 is received packet data 8 (packet data # 0, packet data Data # 1, ..., data consisting of packet data # (N-1), packet data #N) and the number of packet data, and an identification tag (first data, intermediate data, ... intermediate data, final data, (Additional information data).
  • Received packet data 17 includes, for example, the number of packet data, packet data # 0, packet data # 1, ..., packet data # (N—1), packet data #N, Forces are formed. That is, the number of packet data is added before packet data # 0 which is the head data.
  • FIG. 2 and 3 are diagrams showing pointers in the ring memory 16 of the embodiment of FIG. 1.
  • the ring memory control circuit 15 is a write pointer Wp as an address pointer to the ring memory 16. And a read permission pointer Ep and a read pointer Rp.
  • the ring memory 16 is formed with unbroken addresses (not shown).
  • FIG. 2 is a diagram showing a pointer at the time of pushing in the ring memory 16 of the embodiment of FIG.
  • seven addresses correspond to information / received packet data 9.
  • the packet head data “SOP” in FIG. 2 corresponds to the set of the packet data # 0 and the head data of the information “received packet data 9” in FIG.
  • the packet intermediate data “MOPO” in FIG. 2 corresponds to the set of packet data # 1 and intermediate data in the information.
  • Received packet data 9 in FIG. The packet intermediate data “ ⁇ 1” in FIG. 2 corresponds to the set of the packet data # 2 and the intermediate data in the information / received packet data 9 in FIG.
  • the packet intermediate data “MOP2” in FIG. 2 corresponds to the combination of the packet data # 3 and the intermediate data in the information and received packet data 9 of FIG.
  • the packet intermediate data “MOP3” in FIG. 2 corresponds to the set of the packet data # 4 and the intermediate data of the received packet data 9 in FIG.
  • the final packet data “EOP” in FIG. 2 corresponds to the combination of the packet data # 5 and the intermediate data in the information.
  • the packet additional information data “INFO” in FIG. 2 corresponds to the combination of the number of packet data and additional information data in the information received packet data 9 in FIG.
  • the address of the read pointer is the same as the address of the read permission pointer
  • the address of the write pointer is the address of the read pointer (the address of the read permission pointer).
  • each address pointer satisfies the following relationship (1) to relationship (3).
  • the absolute value of the read pointer address and the read permission pointer address may be any value.
  • FIG. 2 (a) is a diagram showing such an initial state.
  • the ring memory control circuit 15 detects the assertion of the PUSH signal 18 from the information-added circuit 4 and, based on the identification tag, stores the information / received packet data 9 ( The received packet data 8) is pushed and the address of the write pointer Wp is incremented Step S12 is executed.
  • the ring memory control circuit 15 pushes the packet head data SOP to the address of the write pointer Wp of the ring memory 16, and then increments the address of the write pointer Wp.
  • FIG. 2B is a diagram showing a state in which the packet head data SOP is pushed and then the address of the write pointer Wp is incremented.
  • the ring memory control circuit 15 pushes one of the packet intermediate data MOP0 to packet intermediate data MOP3 to the address of the write pointer Wp of the ring memory 16, and then the write pointer Wp Increment the address.
  • the ring memory control circuit 15 pushes the packet final data EOP to the address of the write pointer Wp of the ring memory 16, and then increments the address of the write pointer Wp.
  • FIG. 2 (c) shows a state in which the packet final data EOP is pushed and then the address of the write pointer Wp is incremented.
  • the ring memory control circuit 15 detects the assertion of the PUSH signal 18 from the information-added circuit 4 and pushes the number of packet data to the ring memory 16 based on the identification tag.
  • the address of the read permission pointer Ep is used as the address of the write pointer Rp, and step S13 for incrementing the address of the write pointer Wp is executed.
  • the ring memory control circuit 15 pushes the attached information data INFO to the address of the read permission pointer Ep of the ring memory 16, and then the address of the read permission pointer Ep. Is used as the address of the write pointer Wp, and the address of the write pointer Wp is incremented.
  • the read permission pointer Ep designates a predetermined address for pushing the additional information data INFO. That is, the read permission pointer Ep acts as a pointer for storing the additional information data INFO.
  • the additional information data INFO is stored before the portion corresponding to the received packet data 8.
  • Fig. 2 (d) shows a state where additional information data "INFO" is pushed to the address, and then the address of the read permission pointer Ep is set to the address of the write pointer Wp and the address of the write pointer Wp is incremented. It is.
  • the ring memory control circuit 15 generates a F ULL signal 19 based on the read pointer Rp and the write pointer Wp.
  • the ring memory control circuit 15 asserts the FULL signal 19 when the following relationship (4) is satisfied, and negates the FULL signal 19 when the following relationship (5) is satisfied.
  • the FULL signal 19 is asserted when no more data can be stored in the ring memory 16. In other words, when the number of addresses in the ring memory 16 is smaller than the information 'the number of received data 9 addresses + 1', the FULL signal 19 is asserted.
  • the information-added circuit 4 stops the transfer of the information 'received packet data 9'.
  • the ring memory control circuit 15 is based on the read pointer Rp and the read permission pointer Ep. Step S14 for generating the READY signal 21 is executed. Ring memory control circuit 15
  • the READY signal 21 is asserted.
  • the READY signal 21 is negated.
  • Read pointer Rp! Read permission pointer Ep (6)
  • the READY signal 21 is asserted when a transferable data card is stored in the ring memory 16. Then, the data transfer control circuit 6 asserts the POP signal 20 based on the READY signal 21 assertion.
  • FIG. 3 is a diagram showing a pointer at the time of pop in the ring memory 16 of the embodiment of FIG. Note that the same elements as those in FIG.
  • the ring memory control circuit 15 detects the assertion of the POP signal 20 from the data transfer control circuit 6, and pops the data stored in the ring memory 16 to address the read pointer Rp. Step S15 for incrementing is executed.
  • FIG. 3 (a) is a diagram showing a state in which the packet-attached card information data INFO is popped and the address of the read pointer Rp is incremented. At this time, the address of the read pointer Rp is the address of the packet head data SOP.
  • FIG. 3 (b) shows the packet head data SOP and the intermediate packet data (after the state of FIG. 3 (a)).
  • FIG. 3 (c) is a diagram showing a state in which the packet final data EOP is popped and the address of the read pointer Rp is incremented. At this time, the address of the read pointer Rp becomes the address of the read permission pointer Ep, which satisfies the relationship (1) to the relationship (3). That is, the state of FIG. 3 (c) is the same as the state of FIG. 2 (a). Also, READY signal 21 is negated based on the relationship (7) described above.
  • the read permission pointer Ep designates and permits a readable address. That is, the read permission pointer Ep acts as a read permission pointer that can read valid data.
  • the read permission pointer Ep has a function as a pointer for storing additional information data INFO and a function as a read permission pointer from which valid data can be read.
  • the information / received packet data 17 in the embodiment of FIG. 1 corresponds to a bus protocol that notifies the transfer destination of the number of transfer data at the start of data transfer, for example, a PCI-X bus. Therefore, according to the embodiment of FIG. 1, it is possible to provide a reception data storage device and a reception data storage method with high transfer efficiency.
  • the additional information data has the packet data number of the received packet data 8, but the additional information data is equivalent even if it has the priority of the received packet data 8. Therefore, an equivalent effect can be obtained.
  • the additional information data has the packet data number of the received packet data 8. Even if the additional information data has the status information of the received packet data 8, it is equivalent. Therefore, the same effect can be obtained.
  • the number of packet data of the received packet data 17 is configured to be added before the packet data # 0.
  • the number of packet data is added other than before the packet data # 0. Even if it forms in this way, an equivalent effect can be obtained.
  • the additional information data is accessed by one push or one pop to the ring memory 16! / ⁇ , but the ring memory is obtained by multiple pushes or multiple pops. Accessing 16 results in substantially the same configuration, so the same effect can be obtained.
  • step S11 is executed in which the address of the write pointer becomes a value obtained by incrementing the address of the read pointer (address of the read permission pointer), and the initial state is set.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Information Transfer Systems (AREA)
  • Communication Control (AREA)

Abstract

　受信データ格納装置は、ネットワークを介して受信された受信パケットデータに付加する付加情報データを生成する情報付加回路と、前記受信パケットデータと前記付加情報データとを一時的に格納するバッファと、前記バッファに格納されたデータをメインメモリにストア＆フォワード方式で転送するデータ転送制御 回路とを備える。前記バッファは、切れ目のないアドレスで形成され、前記データを格納するリングメモリと、前記リングメモリを制御するリングメモリ制御回路とを備える。前記リングメモリ制御回路は、前記リングメモリに対するアドレスポインタとして、前記受信パケットデータを順次プッシュするアドレスを指定するライトポインタと、前記付加情報データをプッシュする所定のアドレスを指定し、読出し可能なアドレスを指定するリード許可ポインタと、前記メインメモリに対して順次ポップするアドレスを指定するリードポインタとを有する。

Description

明 細 書
受信データ格納装置及び受信データ格納方法
技術分野
[0001] 本発明は、ネットワークに接続するストア &フォワード方式の受信データ格納装置 及び受信データ格納方法に関する。
背景技術
[0002] 図 4は、関連技術としての受信データ格納装置を示す構成図である。同図におい て、受信データ格納装置 2'はネットワーク 1に接続されている。
[0003] 図 4を参照して受信データ格納装置 2'の構成を説明する。
インターフェース回路 (IZF回路） 3はネットワーク 1に接続されている。情報付加回 路 4，は IZF回路 3の出力に接続されて!、る。ノ ッファ (FIFO) 5，は情報付加回路 4， に接続されている。データ転送制御回路 6はバッファ 5'に接続されている。メインメモ リ 7はデータ転送制御回路 6に接続されて!、る。
[0004] 図 4に示した受信データ格納装置の動作を説明する。
IZF回路 3は、ネットワーク 1から受信データ格納装置 2'宛てのパケットを受信する と、受信パケットデータ 8を生成する。
[0005] 受信パケットデータ 8は、例えば、先頭データであるパケットデータ # 0と、パケット データ # 1と、 · · ·、パケットデータ # (N— 1)と、最終データであるパケットデータ #N とから形成される。
[0006] 情報付加回路 4'は、受信パケットデータ 8のデータ数を計数し、付加情報データで あるパケットデータ数を生成する。さらに、情報付カ卩回路 4'は、受信パケットデータ 8 とパケットデータ数とを結合した情報 ·受信パケットデータ 9 'を生成する。
[0007] 情報 ·受信パケットデータ 9'は、例えば、パケットデータ # 0と、パケットデータ # 1と 、 · · ·、パケットデータ # (N—1)と、パケットデータ #Nと、パケットデータ数と力ら形 成される。パケットデータ数は、最終データであるパケットデータ #Nの後に付加され る。
[0008] ノッファ 5，は、順次、情報 ·受信パケットデータ 9，をプッシュ（PUSH)し、情報 ·受 信パケットデータ 9'を一時的に格納する。
[0009] データ転送制御回路 6は、バッファ 5'に情報 ·受信パケットデータ 9'の全てが格納 されたことを確認する。また、データ転送制御回路 6は、情報 ·受信パケットデータ 9' のデータ長に異常がないことを確認する。さらに、データ転送制御回路 6は、情報'受 信パケットデータ 9，の巡回冗長検査 (CRC)コードに異常がな 、ことを確認する。な お、 CRCコードは、データ転送中にエラーが発生していないかどうかを検出する方法 で用いられるコードである。
[0010] データ転送制御回路 6は、バッファ 5'に情報 ·受信パケットデータ 9'の全てが格納 され、情報 ·受信パケットデータ 9'のデータ長に異常がなぐ情報'受信パケットデー タ 9'の CRCコードに異常がないときに、ノ ッファ 5，に格納されたデータ (情報.受信 パケットデータ 9 '相当のデータ）をポップ（POP)し、メインメモリ 7に転送する。
[0011] メインメモリ 7は、データ転送制御回路 6から転送されたデータ (情報 ·受信パケット データ 9'相当のデータ）を格納する。メインメモリ 7に格納されたデータは、マイコン（ 図示せず)などによる所定の処理のために用いられる。
[0012] 以上の説明から分かるように、図 4の受信データ格納装置は、ストア &フォワード方 式で動作する。図 4の受信データ格納装置によればは、メインメモリ 7に転送されるデ ータ（情報 ·受信パケットデータ 9'相当のデータ）は、正常なパケットだけとなるため、 無駄なエラーパケットの転送を削除できる。
[0013] 図 5は、関連技術としての他の受信データ格納装置を示す構成図である。同図に おいて、図 4と同等の要素には同じ符号を付し、説明を省略する。図 5を参照して受 信データ格納装置 2' 'の構成を説明する。
[0014] 受信パケットデータ用バッファ (FIFO) 10は IZF回路 3に接続されている。付加情 報データ用バッファ (FIFO) 11は情報付カ卩回路 4' 'に接続されている。読出し制御 回路 12は受信パケットデータ用バッファ 10と付加情報データ用バッファ 11とに接続 されている。データ転送制御回路 6'は読出し制御回路 12に接続されている。
[0015] 図 5に示した受信データ格納装置 2' 'の動作を説明する。なお、図 4に示した受信 データ格納装置 2'の動作と同じ動作の説明は省略する。図 5の受信データ格納装 置 2' 'でも、情報付加回路 4' 'は、受信パケットデータ 8のデータ数を計数し、バケツ トデータ数を生成する。
[0016] 付加情報データ用バッファ 11は、順次、パケットデータ数をプッシュ（PUSH)し、 パケットデータ数を一時的に格納し、付加情報データ 14を生成する。付加情報デー タ 14は、例えば、パケットデータ数 # 0と、パケットデータ数 # 1と、 · · ·、パケットデー タ数 # (N—1)と、パケットデータ数 # Nとから形成される。
[0017] 受信パケットデータ用バッファ 10は、順次、受信パケットデータをプッシュ（PUSH) し、受信パケットデータを一時的に格納し、受信パケットデータ 13を生成する。図 5に 示した受信パケットデータ 13は、図 4に示した受信パケットデータ 8に相当する。
[0018] 読出し制御回路 12は、受信パケットデータ用バッファ 10の出力と付加情報データ 用バッファ 11の出力とを切り替える。
[0019] データ転送制御回路 6'は、受信パケットデータ用バッファ 10に受信パケットデータ 13の全てが格納され、受信パケットデータ 13及び付加情報データ 14の各データ長 に異常がなぐ受信パケットデータ 13及び付加情報データ 14の各 CRCコードに異 常がないときに、受信パケットデータ用バッファ 10及び付加情報データ用バッファ 11 に格納された各データをポップ (POP)し、メインメモリ 7に転送する。
[0020] 以上の説明から分かるように、図 5の受信データ格納装置も、図 4の受信データ格 納装置と同様に、ストア &フォワード方式で動作する。
[0021] 特許第 3473975号公報及び特許第 2539614号公報は関連技術として参照され る。
発明の開示
発明が解決しょうとする課題
[0022] 図 4の受信データ格納装置では、データ転送制御回路 6とメインメモリ 7との接続に
、データ転送開始のときに転送データ数を転送先に通知するバスプロトコル、例えば
、 PCI—Xバスを用いることができない。
[0023] 詳しくは、データ転送制御回路 6は、情報 ·受信パケットデータ 9'のパケットデータ
# 0からパケットデータ # Nをポップした後でな 、と情報 ·受信パケットデータ 9 'のパ ケットデータ数が得られな 、。
[0024] 但し、データ転送制御回路 6に、情報 ·受信パケットデータ 9'のパケットデータ # 0 力 パケットデータ # Nをポップしたデータを一時的に格納する手段（図示せず)を設 ければと、データ転送制御回路 6は、メインメモリ 7に対して、パケットデータ数を転送 した後にパケットデータ # 0からパケットデータ # Nを転送することができる。よって、こ の場合は、データ転送制御回路 6とメインメモリ 7との接続に PCI—Xバスを用いること ができる。
[0025] し力しながら、この場合は、構成要素が増加すると共に、データ転送制御回路 6の 処理が複雑となる。このため、全体として、効率的にデータ転送制御回路 6とメインメ モリ 7との転送ができない。
[0026] 図 5の受信データ格納装置では、受信パケットデータ用バッファ 10および付加情報 データ用バッファ 11の何れか一方にオーバーフローが発生すると、他方に空き容量 があっても処理を中断する。
[0027] したがって、受信パケットデータ用バッファ 10と付加情報データ用バッファ 11とから 構成されるバッファリソースの使用効率が悪い。また、受信パケットデータ用バッファ 1 0および付加情報データ用バッファ 11の何れか一方にオーバーフローが発生したと きの処理が複雑になる。
[0028] さらに、図 5の受信データ格納装置は、構成要素が多ぐ大型 ·高価である。
[0029] 本発明の目的は、小形 '簡便'低コストで転送効率が高い受信データ格納装置及 び受信データ格納方法を提供することにある。
課題を解決するための手段
[0030] 本発明は、ネットワークを介して受信された受信パケットデータに付加する付加情 報データを生成する情報付加回路と、前記受信パケットデータと前記付加情報デー タとを一時的に格納するバッファと、前記バッファに格納されたデータをメインメモリに ストア &フォワード方式で転送するデータ転送制御回路と、を備え、前記バッファは、 切れ目のないアドレスで形成され、前記データを格納するリングメモリと、前記リングメ モリを制御するリングメモリ制御回路とを備え、前記リングメモリ制御回路は、前記リン グメモリに対するアドレスポインタとして、前記受信パケットデータを順次プッシュする アドレスを指定するライトポインタと、前記付加情報データをプッシュする所定のァドレ スを指定し、読出し可能なアドレスを指定するリード許可ポインタと、前記メインメモリ に対して順次ポップするアドレスを指定するリードポインタと、を有する受信データ格 納装置を提供する。
当該受信データ格納装置では、前記リングメモリ制御回路は、前記リード許可ボイ ンタのアドレスを前記ライトポインタのアドレスとし、前記ライトポインタのアドレスをイン クリメン卜する。
当該受信データ格納装置では、前記リングメモリは、前記受信パケットデータと前記 付加情報データとを識別する識別タグをアドレス毎に格納する。
当該受信データ格納装置では、前記リングメモリ制御回路は、前記リードポインタと 前記ライトポインタとに基づくフル信号を生成し、前記リードポインタと前記リード許可 ポインタとに基づくレディ信号を生成し、前記情報付加回路からのプッシュ信号のァ サートに基づき、前記ライトポインタをインクリメントし、前記データ転送制御回路から のポップ信号のアサートに基づき、前記リードポインタをインクリメントすると共に、前 記付加情報データは、前記受信パケットデータのデータ数を示す。
本発明は、ネットワークを介して受信された受信パケットデータに付加する付加情 報データを生成する情報付加回路と、前記受信パケットデータと前記付加情報デー タとを一時的に格納するバッファと、前記バッファに格納されたデータをメインメモリに ストア &フォワード方式で転送するデータ転送制御回路と、を備える受信データ格納 装置の受信データ格納方法において、前記バッファは、切れ目のないアドレスで形 成されるリングメモリを備えると共に、前記リングメモリに前記受信パケットデータをプ ッシュし、ライトポインタのアドレスをインクリメントするステップと、リード許可ポインタに 基づき前記リングメモリに前記付加情報データをプッシュし、前記リード許可ポインタ のアドレスを前記ライトポインタのアドレスとし、前記ライトポインタのアドレスをインクリ メントするステップと、前記リード許可ポインタに基づき前記リングメモリに格納された データをポップし、リードポインタのアドレスをインクリメントするステップと、を備える受 信データ格納方法を提供する。
本発明は、ネットワークを介して受信された受信パケットデータに付加する付加情 報データ及び前記受信パケットデータと前記付加情報データとを識別する識別タグ を生成し、前記受信パケットデータ及び前記付加情報データと前記識別タグとの組 から成る情報 ·受信パケットデータを生成する情報付加回路と、前記情報 ·受信パケ ットデータを一時的に格納するバッファと、前記バッファに格納されたデータをメインメ モリにストア &フォワード方式で転送するデータ転送制御回路と、を備える受信デー タ格納装置の受信データ格納方法において、前記バッファは、切れ目のないアドレス で形成されるリングメモリを備えると共に、リードポインタのアドレスとリード許可ポイン タのアドレスとが同じとなり、ライトポインタのアドレスが前記リードポインタのアドレスを インクリメントした値となるステップと、前記情報付カ卩回路からのプッシュ信号のアサ一 トを検出すると共に、前記識別タグに基づき、前記リングメモリに前記受信パケットデ ータをプッシュし、前記ライトポインタのアドレスをインクリメントするステップと、前記情 報付加回路からのプッシュ信号のアサートを検出すると共に、前記識別タグ及び前 記リード許可ポインタに基づき、前記リングメモリに前記付加情報データをプッシュし 、前記リード許可ポインタのアドレスを前記ライトポインタのアドレスとし、前記ライトポ インタのアドレスをインクリメントするステップと、前記リードポインタと前記リード許可ポ インタとに基づくレディ信号を生成するステップと、前記データ転送制御回路からの ポップ信号のアサートを検出すると共に、前記リード許可ポインタに基づき前記リング メモリに格納されたデータをポップし、前記リードポインタのアドレスをインクリメントす るステップと、を備える受信データ格納方法を提供する。
発明の効果
[0031] 上記受信データ格納装置及び受信データ格納方法によれば、小形 '簡便'低コスト で転送効率が高い受信データ格納装置及び受信データ格納方法を提供できる。
[0032] また、データ転送制御回路とメインメモリとの接続に、データ転送開始のときに転送 データ数を転送先に通知するノ スプロトコル、例えば、 PCI— Xバスを用いることがで きる。そして、データ転送を効率的に処理する受信データ格納装置及び受信データ 格納方法を提供できる。
[0033] さらに、周辺回路を簡便に形成できる。
図面の簡単な説明
[0034] [図 1]は、本発明の一実施形態を示す構成図である。
[図 2] (a)〜図 2 (d)は、図 1の実施形態のリングメモリ 16におけるプッシュのときのポ インタを示す図である。
[図 3] (a)〜図 3 (c)は、図 1の実施形態のリングメモリ 16におけるポップのときのボイ ンタを示す図である。
[図 4]は、関連技術としての受信データ格納装置を示す構成図である。
[図 5]は、関連技術としての他の受信データ格納装置を示す構成図である。
符号の説明
1 ネットワーク
2 受信データ格納装置
3 インターフェース回路（IZF回路）
4 情報付加回路
5 ノ ッファ（FIFO)
6 データ転送制御回路
7 メインメモリ
15 リングメモリ制御回路
16 リングメモリ
8 受信パケットデータ
9 情報 ·受信パケットデータ (PUSHデータ）
17 情報'通信パケットデータ (POPデータ）
18 プッシュ信号（PUSH信号）
19 フル信号 (FULL信号）
20 ポップ信号 (POP信号）
21 レディ信号 (READY信号）
Rp リードポインタ
Wp ライトポインタ
Ep リード許可ポインタ
SOP パケット先頭データ
MOP0から MOP4 パケット中間データ
EOP パケット最終データ INFO パケット付加情報データ
発明を実施するための最良の形態
[0036] 本発明の受信データ格納装置及び受信データ格納方法に係る実施形態を図面を 用いて詳細に説明する。図 1は、本発明の一実施形態を示す構成図である。同図に おいて、図 4と同等の要素には同じ符号を付し、説明を省略する。
[0037] 図 1に示すように、情報付加回路 4は、バッファ（FIFO) 5にプッシュ信号（PUSH信 号） 18と情報 ·受信パケットデータ (PUSHデータ） 9とを出力する。また、バッファ 5は
、情報付加回路 4にフル信号 (FULL信号） 19を出力する。
[0038] データ転送制御回路 6は、バッファ 5にポップ信号 (POP信号） 20を出力する。バッ ファ 5は、データ転送制御回路 6に情報 ·受信パケットデータ (POPデータ） 17とレデ ィ信号 (READY信号) 21とを出力する。
[0039] バッファ 5は、切れ目のないアドレスで形成されるリングメモリ 16と、リングメモリ 16を 制御するリングメモリ制御回路 15とを有する。
[0040] 情報付加回路 4は、受信パケットデータ 8のデータ数を計数し、付加情報データで あるパケットデータ数を生成する。さらに、情報付加回路 4は、受信パケットデータ 8と パケットデータ数とを識別する識別タグをアドレス毎に生成する。
[0041] パケットデータ # 0に対する識別タグは先頭データとし、パケットデータ # 1に対する 識別タグは中間データとし、 · · ·、パケットデータ # (N— 1)に対する識別タグは中間 データとし、パケットデータ # Nに対する識別タグは最終データとし、パケットデータ 数に対する識別タグは付加情報データとする。
[0042] パケットデータ # 0と先頭データとは糸且となり、パケットデータ # 1と中間データとは 組みとなり、 · · ·、パケットデータ # (N—1)と中間データとは組になり、パケットデータ
# Nと最終データとは組になり、パケットデータ数と付加情報データとは組になる。
[0043] 情報付加回路 4は、パケットデータ # 0と先頭データとの組と、パケットデータ # 1と 中間データとの組と、 · · ·、パケットデータ # (N—1)と中間データとの組と、パケット データ # Nと最終データとの組と、パケットデータ数と付加情報データとの組と力 成 る情報 ·受信パケットデータ 9を生成する。
[0044] 情報 ·受信パケットデータ 9は、受信パケットデータ 8 (パケットデータ # 0、パケットデ ータ # 1、 · · ·、パケットデータ # (N— 1)、パケットデータ # N)及びパケットデータ数 から成るデータと、識別タグ (先頭データ、中間データ、 · · ·中間データ、最終データ 、付加情報データ）とを結合して生成される。
[0045] 情報 ·受信パケットデータ 17は、例えば、パケットデータ数と、パケットデータ # 0と、 パケットデータ # 1と、 · · ·、パケットデータ # (N—1)と、パケットデータ # Nと、力ら形 成される。即ち、パケットデータ数は、先頭データであるパケットデータ # 0の前に付 加される。
[0046] 図 2及び図 3は、図 1の実施形態のリングメモリ 16におけるポインタを示す図である これらの図において、リングメモリ制御回路 15は、リングメモリ 16に対するアドレスポ インタとして、ライトポインタ Wpと、リード許可ポインタ Epと、リードポインタ Rpとを有す る。なお、リングメモリ 16は切れ目のな ヽアドレスで形成される（図示せず)。
[0047] 図 1の実施形態におけるプッシュのときの動作について、図 2を用いて説明する。図 2は、図 1の実施形態のリングメモリ 16におけるプッシュのときのポインタを示す図で ある。
[0048] 図 2に対応する実施形態では、情報 ·受信パケットデータ 9について 7つのアドレス が対応している。図 2のパケット先頭データ「SOP」は、図 1の情報'受信パケットデー タ 9のパケットデータ # 0と先頭データとの組に対応する。
[0049] 図 2のパケット中間データ「MOPO」は図 1の情報.受信パケットデータ 9のパケット データ # 1と中間データとの組に対応する。図 2のパケット中間データ「ΜΟΡ1」は図 1の情報 ·受信パケットデータ 9のパケットデータ # 2と中間データとの組に対応する。 図 2のパケット中間データ「MOP2」は図 1の情報.受信パケットデータ 9のパケットデ ータ # 3と中間データとの組に対応する。図 2のパケット中間データ「MOP3」は図 1 の情報 ·受信パケットデータ 9のパケットデータ # 4と中間データとの組に対応する。
[0050] 図 2のパケット最終データ「EOP」は図 1の情報.受信パケットデータ 9のパケットデ ータ # 5と中間データとの組に対応する。図 2のパケット付加情報データ「INFO」は 図 1の情報 ·受信パケットデータ 9のパケットデータ数と付加情報データとの組に対応 する。 [0051] 第 1に、リードポインタのアドレスとリード許可ポインタのアドレスとが同じとなり、ライト ポインタのアドレスが前記リードポインタのアドレス（前記リード許可ポインタのアドレス
)をインクリメントした値となるステップ S11を実行する。
[0052] 即ち、各アドレスポインタのアドレスは以下の関係（1)から関係（3)を満足する。な お、リードポインタのアドレスとリード許可ポインタのアドレスとの絶対的な値は何であ つてもよい。
[0053] リードポインタ Rp= =リード許可ポインタ Ep (1)
リード許可ポインタ Ep= =リードポインタ Rp (2)
ライトポインタ Wp= =リードポインタ Rp+ 1 (3)
[0054] 図 2 (a)は、このような初期状態を示す図である。
[0055] 第 2に、リングメモリ制御回路 15は、情報付カ卩回路 4からの PUSH信号 18のアサ一 トを検出すると共に、識別タグに基づき、リングメモリ 16に情報 ·受信パケットデータ 9 (受信パケットデータ 8)をプッシュし、ライトポインタ Wpのアドレスをインクリメントする ステップ S 12を実行する。
[0056] 識別タグが先頭データのとき、リングメモリ制御回路 15は、リングメモリ 16のライトポ インタ Wpのアドレスにパケット先頭データ SOPをプッシュし、その後、ライトポインタ W pのアドレスをインクリメントする。
[0057] 図 2 (b)は、パケット先頭データ SOPをプッシュし、その後、ライトポインタ Wpのアド レスをインクリメントした状態を示す図である。
[0058] 識別タグが中間データのとき、リングメモリ制御回路 15は、リングメモリ 16のライトポ インタ Wpのアドレスにパケット中間データ MOP0からパケット中間データ MOP3の 何れかをプッシュし、その後、ライトポインタ Wpのアドレスをインクリメントする。
[0059] 識別タグが最終データのとき、リングメモリ制御回路 15は、リングメモリ 16のライトポ インタ Wpのアドレスにパケット最終データ EOPをプッシュし、その後、ライトポインタ Wpのアドレスをインクリメントする。
[0060] そして、情報 ·受信パケットデータ 9中の受信パケットデータ 8に相当する部分がリン グメモリ 16に格納される。また、図 2 (c)は、パケット最終データ EOPをプッシュし、そ の後、ライトポインタ Wpのアドレスをインクリメントした状態を示す図である。 [0061] 第 3に、リングメモリ制御回路 15は、情報付カ卩回路 4からの PUSH信号 18のアサ一 トを検出すると共に、識別タグに基づき、リングメモリ 16にパケットデータ数をプッシュ し、リード許可ポインタ Epのアドレスをライトポインタ Rpのアドレスとし、ライトポインタ Wpのアドレスをインクリメントするステップ S 13を実行する。
[0062] 識別タグが付加情報データのとき、リングメモリ制御回路 15は、リングメモリ 16のリ ード許可ポインタ Epのアドレスに付カ卩情報データ INFOをプッシュし、その後、リード 許可ポインタ Epのアドレスをライトポインタ Wpのアドレスとし、ライトポインタ Wpのアド レスをインクリメントする。
[0063] よって、リード許可ポインタ Epは、付加情報データ INFOをプッシュする所定のアド レスを指定する。即ち、リード許可ポインタ Epは、付加情報データ INFOを格納する ためのポインタとして作用する。そして、付加情報データ INFOは、受信パケットデー タ 8に相当する部分の前に格納される。
[0064] このようにして、情報.受信パケットデータ 9の全部分がリングメモリ 16に格納される 。また、図 2 (d)は、アドレスに付加情報データ「INFO」をプッシュし、その後、リード 許可ポインタ Epのアドレスをライトポインタ Wpのアドレスとし、ライトポインタ Wpのアド レスをインクリメントした状態を示す図である。
[0065] 一方、リングメモリ制御回路 15は、リードポインタ Rpとライトポインタ Wpとに基づく F ULL信号 19を生成する。リングメモリ制御回路 15は、以下の関係 (4)を満足するとき は FULL信号 19をアサートし、以下の関係（5)を満足するときは FULL信号 19をネ ゲートする。
リードポインタ Rp= =ライトポインタ Wp (4)
リードポインタ Rp！ =ライトポインタ Wp (5)
[0066] この場合、リングメモリ 16にこれ以上格納ができないときに FULL信号 19がアサ一 トとなる。つまり、リングメモリ 16のアドレス数が情報'受信データ 9のアドレス数 + 1より も小さいときは、 FULL信号 19がアサートとなる。
[0067] FULL信号 19がアサートになると、情報付カ卩回路 4は情報'受信パケットデータ 9の 転送を停止する。
[0068] 第 4に、リングメモリ制御回路 15は、リードポインタ Rpとリード許可ポインタ Epとに基 づく READY信号 21を生成するステップ S 14を実行する。リングメモリ制御回路 15は
、以下の関係（6)を満足するときは READY信号 21をアサートし、以下の関係（7)を 満足するときは READY信号 21をネゲートする。
リードポインタ Rp！ =リード許可ポインタ Ep (6)
リードポインタ Rp = =リード許可ポインタ Ep (7)
[0069] この場合、リングメモリ 16に転送可能なデータカゝ格納されているときに READY信 号 21はアサートとなる。そして、データ転送制御回路 6は、 READY信号 21のアサ一 トに基づいて、 POP信号 20をアサートする。
[0070] 次に、図 1の実施形態におけるポップのときの動作について、図 3を用いて説明す る。図 3は、図 1の実施形態のリングメモリ 16におけるポップのときのポインタを示す図 である。なお、図 2と同一要素には同一符号を付し、説明を省略する。
[0071] 第 5に、リングメモリ制御回路 15は、データ転送制御回路 6からの POP信号 20のァ サートを検出すると共に、リングメモリ 16に格納されたデータをポップし、リードポイン タ Rpのアドレスをインクリメントするステップ S 15を実行する。
[0072] 図 3 (a)は、パケット付カ卩情報データ INFOをポップし、リードポインタ Rpのアドレス をインクリメントした状態を示す図である。このとき、リードポインタ Rpのアドレスは、 ケット先頭データ SOPのアドレスとなる。
[0073] 図 3 (b)は、図 3 (a)の状態の後、パケット先頭データ SOP及びパケット中間データ（
MOP0から MOP3)をポップした状態を示す図である。このとき、リードポインタ Rpの アドレスは、パケット最終データ EOPのアドレスとなる。
[0074] 図 3 (c)は、パケット最終データ EOPをポップし、リードポインタ Rpのアドレスをインク リメントした状態を示す図である。このとき、リードポインタ Rpのアドレスは、リード許可 ポインタ Epのアドレスとなり、前述の関係（1)から関係（3)を満足する。即ち、図 3 (c) の状態は、図 2 (a)の状態と同じになる。また、前述の関係（7)に基づき READY信 号 21をネゲートする。
[0075] READY信号 21がネゲートになると、データ転送制御回路 6は POP信号 20をネゲ ートし、リングメモリ制御回路 15は情報 ·受信パケットデータ 17の転送を停止する。
[0076] したがって、リード許可ポインタ Epは、読出し可能なアドレスを指定し、許可する。 即ち、リード許可ポインタ Epは、有効なデータを読み出すことができるリード許可ボイ ンタとして作用する。
[0077] 以上説明したように、図 1の実施形態の受信データ格納装置 2は、ストア &フォヮー ド方式で動作する。そして、リード許可ポインタ Epは、付加情報データ INFOを格納 するためのポインタとしての機能と、有効なデータを読み出すことができるリード許可 ポインタとしての機能とを有する。
[0078] また、図 1の実施形態の情報 ·受信パケットデータ 17は、データ転送開始のときに 転送データ数を転送先に通知するバスプロトコル、例えば、 PCI—Xバスに対応して いる。このため、図 1の実施形態によれば、高い転送効率の受信データ格納装置及 び受信データ格納方法を提供できる。
[0079] さらに、バッファに対するアクセスは、プッシュ（PUSH)とポップ（POP)とのインター フェースとなるため、周辺回路が簡便になる。
[0080] また、前述の実施形態では付加情報データは受信パケットデータ 8のパケットデー タ数を有するものであつたが、付加情報データは受信パケットデータ 8の優先順位を 有するものであっても同等の構成となるため、同等の作用効果を得ることができる。
[0081] さらに、前述の実施形態では付加情報データは受信パケットデータ 8のパケットデ 一タ数を有するものであった力 付加情報データは受信パケットデータ 8のステータス の情報を有するものであっても同等の構成となるため、同等の作用効果を得ることが できる。
[0082] また、前述の実施形態における情報 ·受信パケットデータ 17のパケットデータ数は パケットデータ # 0の前に付加するように形成した力 パケットデータ数はパケットデ ータ # 0の前以外に付加するように形成しても、同等の作用効果を得ることができる。
[0083] さらに、前述の実施形態では付加情報データは一回のプッシュまたは一回のポッ プでリングメモリ 16にアクセスして!/ヽたが、複数回のプッシュまたは複数回のポップで リングメモリ 16にアクセスしても実質的に同等の構成となるため、同等の作用効果が 得られる。
[0084] また、前述の実施形態において、受信パケットデータ 8に相当する部分が不要パケ ットであるときは、リードポインタのアドレスとリード許可ポインタのアドレスとが同じとな り、ライトポインタのアドレスが前記リードポインタのアドレス（前記リード許可ポインタの アドレス）をインクリメントした値となるステップ S 11を実行し、初期状態とする。こうして
、不要パケットを削除する。
[0085] 以上のように、本発明は、前述の実施形態に限定されることなぐその本質を逸脱し ない範囲でさらに多くの変更及び変形を含むものである。
[0086] 本出願は、 2004年 9月 27日出願の日本特許出願 (特願 2004— 278600)に基づくも のであり、その内容はここに参照として取り込まれる。

Claims

請求の範囲
[1] ネットワークを介して受信された受信パケットデータに付加する付加情報データを 生成する情報付加回路と、
前記受信パケットデータと前記付加情報データとを一時的に格納するバッファと、 前記バッファに格納されたデータをメインメモリにストア &フォワード方式で転送する データ転送制御回路と、を備え、
前記バッファは、
切れ目のないアドレスで形成され、前記データを格納するリングメモリと、 前記リングメモリを制御するリングメモリ制御回路と、を備え、
前記リングメモリ制御回路は、前記リングメモリに対するアドレスポインタとして、 前記受信パケットデータを順次プッシュするアドレスを指定するライトポインタと、 前記付加情報データをプッシュする所定のアドレスを指定し、読出し可能なアドレス を指定するリード許可ポインタと、
前記メインメモリに対して順次ポップするアドレスを指定するリードポインタと、 を有することを特徴とする受信データ格納装置。
[2] 前記リングメモリ制御回路は、前記リード許可ポインタのアドレスを前記ライトポイン タのアドレスとし、前記ライトポインタのアドレスをインクリメントすることを特徴とする請 求項 1記載の受信データ格納装置。
[3] 前記リングメモリは、前記受信パケットデータと前記付加情報データとを識別する識 別タグをアドレス毎に格納することを特徴とする請求項 2記載の受信データ格納装置
[4] 前記リングメモリ制御回路は、
前記リードポインタと前記ライトポインタとに基づくフル信号を生成し、
前記リードポインタと前記リード許可ポインタとに基づくレディ信号を生成し、 前記情報付カ卩回路力ものプッシュ信号のアサートに基づき、前記ライトポインタをィ ンクリメントし、
前記データ転送制御回路力ものポップ信号のアサートに基づき、前記リードポイン タをインクリメントすると共に、 前記付加情報データは、前記受信パケットデータのデータ数を示すことを特徴とす る請求項 3記載の受信データ格納装置。
[5] ネットワークを介して受信された受信パケットデータに付加する付加情報データを 生成する情報付加回路と、前記受信パケットデータと前記付加情報データとを一時 的に格納するバッファと、前記バッファに格納されたデータをメインメモリにストア &フ ォワード方式で転送するデータ転送制御回路と、を備える受信データ格納装置の受 信データ格納方法にお!、て、
前記バッファは、切れ目のないアドレスで形成されるリングメモリを備えると共に、 前記リングメモリに前記受信パケットデータをプッシュし、ライトポインタのアドレスを インクリメントするステップと、
リード許可ポインタに基づき前記リングメモリに前記付加情報データをプッシュし、 前記リード許可ポインタのアドレスを前記ライトポインタのアドレスとし、前記ライトボイ ンタのアドレスをインクリメントするステップと、
前記リード許可ポインタに基づき前記リングメモリに格納されたデータをポップし、リ ードポインタのアドレスをインクリメントするステップと、
を備えることを特徴とする受信データ格納方法。
[6] ネットワークを介して受信された受信パケットデータに付加する付加情報データ及 び前記受信パケットデータと前記付加情報データとを識別する識別タグを生成し、前 記受信パケットデータ及び前記付加情報データと前記識別タグとの組から成る情報 · 受信パケットデータを生成する情報付カ卩回路と、前記情報'受信パケットデータを一 時的に格納するバッファと、前記バッファに格納されたデータをメインメモリにストア & フォワード方式で転送するデータ転送制御回路と、を備える受信データ格納装置の 受信データ格納方法にお!、て、
前記バッファは、切れ目のないアドレスで形成されるリングメモリを備えると共に、 リードポインタのアドレスとリード許可ポインタのアドレスとが同じとなり、ライトポインタ のアドレスが前記リードポインタのアドレスをインクリメントした値となるステップと、 前記情報付カ卩回路力ものプッシュ信号のアサートを検出すると共に、前記識別タグ に基づき、前記リングメモリに前記受信パケットデータをプッシュし、前記ライトポイン タのアドレスをインクリメントするステップと、
前記情報付カ卩回路力ものプッシュ信号のアサートを検出すると共に、前記識別タグ 及び前記リード許可ポインタに基づき、前記リングメモリに前記付加情報データをプッ シュし、前記リード許可ポインタのアドレスを前記ライトポインタのアドレスとし、前記ラ イトポインタのアドレスをインクリメントするステップと、
前記リードポインタと前記リード許可ポインタとに基づくレディ信号を生成するステツ プと、
前記データ転送制御回路からのポップ信号のアサートを検出すると共に、前記リー ド許可ポインタに基づき前記リングメモリに格納されたデータをポップし、前記リードポ インタのアドレスをインクリメントするステップと、
を備えることを特徴とする受信データ格納方法。
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* Cited by examiner, † Cited by third party
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JP2000134197A (ja) * 1998-10-28 2000-05-12 Fujitsu Ltd 二重化装置間データ転送能力調整方法
JP2002215567A (ja) * 2001-01-16 2002-08-02 Matsushita Electric Ind Co Ltd Ｕｓｂ制御装置

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