WO2005109646A1 - 多次元のスイッチトポロジーを有する集積回路 - Google Patents

多次元のスイッチトポロジーを有する集積回路 Download PDF

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WO2005109646A1
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wiring
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Yohei Matsumoto
Akira Masaki
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Okayama University NUC
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    • H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology

Definitions

  • the present invention relates to a wiring architecture of a field programmable gate array (hereinafter, abbreviated as “FPGA”) whose logic function can be reconfigured, and a wiring architecture and power having a multi-dimensional switch topology.
  • FPGA field programmable gate array
  • the present invention relates to an integrated circuit having such wiring architecture.
  • the present invention also relates to a programmable device including a plurality of basic blocks and switching elements provided in each basic block, wherein the basic blocks are connected to each other via the respective switching elements.
  • Patent Document 2 Japanese Patent Laid-Open Patent Publication No. 8-509344 (Publication date: October 1, 1996)
  • Patent Document 7 U.S. Pat. No. 5,883,526 (Publication: March 16, 1999)
  • an FPGA is generally realized by arranging basic blocks as shown in FIG. La in a two-dimensional array as shown in FIG.
  • the horizontal direction is described as the X direction
  • the vertical direction is described as the y direction.
  • the basic block also includes a wiring channel 106 ⁇ 107 connecting between the blocks, a switch matrix 101 for specifying a path, and a logic block 102 which is also a variable logic element and memory element power.
  • a wire 105 connects between the switch matrix 101 and the logic block 102.
  • a wire connecting between each basic block a wire 103 connecting between adjacent basic blocks and a wire 104 connecting to a basic block two or more ahead also exist.
  • FIG. 2 is a specific example of the logic block 102, and in this example, shows an example provided with a look-up table 202 as a variable logic element and a flip-flop 203 as a storage element.
  • the look-up table 202 is configured by a memory such as an SRAM.
  • the output signals of the look-up table 202 and the die flip flop 203 are fed back to the input of the look-up table 202 and simultaneously output to the switch matrix 101 through the wiring 105. Further, signals from outside the basic block are also input from the switch matrix 101 to the look-up table 202 through the wiring 105.
  • the input section of the look-up table 202 includes a programmable switch 201 for selecting one of the output feedback of the look-up table 202 and the decode flip-flop 203 and the basic block external force signal from the wiring 105. Is equipped. Also, in recent FPGAs, blocks where a carry calculation device is added to the logic block as shown in Figure 2, memory or multipliers, etc. There is also a block consisting of only one.
  • FIG. Lb shows the topology of switch matrix 101.
  • arrows indicate the presence or absence of a switch connected from the left wiring channel 106a in the X direction to each wiring channel 106b '105a' 105b.
  • the two-dimensional switch matrix 101 requires switches connected to the wiring channels in three directions. Here, only the connection from the wiring channel 106a on the left side in the X direction to the other wiring channels 106b, 105a, and 105b is shown! However, the wiring channel force in the direction of misalignment is also the same. There is a switch connected to the wiring channel.
  • the switch matrix 101 includes switches as shown in FIG. 3, and shorts wires connected to upper, lower, left, and right basic blocks such as the wire 103 and the wire 104 shown in FIG.
  • This switch comprises a multiplexer 301. Multiplexer 301 selects lines '03' drawn from the lines connecting between the upper, lower, left, and right basic blocks connected to switch matrix 101, and some of lines 105 which are outputs from logic block 102 are input 'selected'. , And a tri-state buffer 302 for driving one of the wirings connecting between the basic blocks such as the wiring 103 and the wiring 104. By using the tri-state buffer 302, the wiring of the output destination (for example, the wiring 103) can be used as a bidirectional wiring.
  • a switch configuration in which a normal buffer is used instead of the tri-state buffer 302 or a buffer is provided. The switch is controlled by a memory such as SRAM.
  • the user can cause the FPGA to perform a desired operation by setting an appropriate value in the memory controlling the switch before use and the memory configuring the look-up table.
  • the logic block 102 in FIG. 2 has more than a force having two logic elements, which is a combination of the look-up table 202 and the flip flop 203.
  • a logic block having four logic elements is prepare.
  • This is the same structure as the FPGA having the hierarchical structure found in Patent Document 6.
  • the entire FPGA is considered as a super region, and the basic block as a sub region.
  • the superregions are connected in a regular two-dimensional array structure, as shown in Fig. 2.
  • the logic elements are connected equally as shown in Fig. 2.
  • the connection from the subregions to the wiring of the superregion is the switch with each logic element. It is equally connected between the matrices. In such a structure, when the subregion is enlarged, there arises a problem that the number of switches and the delay of the internal wiring rapidly increase.
  • the window frame architecture shown in Patent Document 4 and the like is also considered to be a type of hierarchical structure.
  • the connection in the subregion is a two-dimensional array structure, and from the edge of the subregion Connect to the wiring channel of the super region. In this structure If the region is enlarged, the wiring of the super region will be unnecessarily long, so patent documents
  • FIG. 6 An example of a basic block of a three-dimensional FPGA is shown in FIG.
  • the chip horizontal direction is x
  • the vertical direction is y
  • the vertical direction is z.
  • Wiring channels 503 and 504 are wiring channels in the x and y directions, respectively
  • wiring channel 506 is a wiring channel in the z direction.
  • the wiring channel 506 is connected to the upper or lower tile switch matrix 501.
  • the switch matrix 501 and the logic block 502 in the basic block in FIG. 5 correspond to the switch matrix 101 and the logic block 102 in the basic block in FIG. 1, respectively.
  • FIG. 6 a represents a three-dimensional view of the wiring connected to the switch matrix 501.
  • FIG. 6 b shows the topology of switch matrix 501.
  • the number of switches is the number of tracks in the wiring channel (the wiring channel is a bundle of wiring, and each wiring constituting the wiring channel is called a track, and the number is the number of tracks in the wiring channel).
  • Proportional to The number of switches per track increases in the two-dimensional switch matrix because the force with connections in the three-directional wiring channel increases in the five directions in the three-dimensional switch matrix, but in the large-scale three-dimensional FPGA, the two-dimensional The logic density of the 3D FPGA is higher because the number of tracks required for the routing channel is much smaller than that of the FPGA.
  • Non-Patent Document 1 when an FPGA of 20 k gate size is configured as a four-layer three-dimensional FPGA, the wiring delay is improved by 45 to 60%, and the logic density is improved by 20 to 40%. In addition, it is shown that the degree of improvement increases as the degree of logic integration increases, and it can be seen that the effect of three-dimensional integration is higher as the scale of FPG A increases.
  • the wiring delay is increased because the wiring between basic blocks passes through many switch matrices.
  • the number of switch matrices passed through increases, so the ratio of wiring delay to circuit delay also increases.
  • the degree of integration can not be made very high. Furthermore, due to the technical difficulty in manufacturing the devices, the yield is reduced, and a 3D FPGA with sufficient integration has not been realized. In addition, it is difficult to dissipate heat in three-dimensional integrated circuits, and there is a limit to the number of layers that can be stacked, which makes it difficult to provide a three-dimensional FPGA with a sufficient degree of integration. For this reason, it is thought that there will never be a completely ideal three-dimensional FPGA with the same characteristics in the horizontal and vertical directions. Therefore, the current three-dimensional integrated circuit technology can provide an integrated circuit and a system having such an integrated circuit that are sufficient to cope with the expansion, multifunctionality and high speed of information of today's electronic devices. .
  • the present inventors have made intensive efforts in the research and development of a wiring architecture for improving the defects in the manufacturing technology, taking advantage of the advantages such as the improvement effect of the wiring delay of the 3D FPGA and the improvement of the logic density.
  • multidimensional means high dimensional of three or more dimensions.
  • a semiconductor integrated circuit comprising an FPGA, and (10) a conductor integrated circuit comprising an FPGA according to (4) above
  • basic blocks present at the same xy position are formed in a two-dimensional manner as one subregion
  • Connections in the z direction are made, and these subregions are arranged in a two-dimensional array
  • connections in the X direction are made between the basic blocks existing in the same z position of the subregions arranged in the horizontal direction.
  • the basic blocks are formed as one subregion in a two-dimensional array, and connections in the X direction are made between the basic blocks arranged in the horizontal direction, and connections in the y direction are made between the basic blocks arranged in the vertical direction.
  • An FPGA-powered semiconductor integrated circuit is realized by connecting the lower end of the wiring channel and the upper end of the y-direction wiring channel of the second subregion adjacent to the lower side of the first subregion, (15) above In the semiconductor integrated circuit comprising the FPGA according to 11), the right end of the wiring channel in the X direction of the first subregion and the second subregion in the X direction of the second subregion adjacent to the right of the first subregion.
  • the left end of the wiring channel Semiconductor consisting of FPGA realized by connecting Integrated circuit, (16)
  • a semiconductor integrated circuit comprising the FPGA according to (13), wherein the sub-regions are formed by arranging the basic blocks linearly in the vertical direction.
  • an FPGA-powered semiconductor integrated circuit is realized by forming the subregions by arranging the basic blocks at least once with z-axis.
  • the semiconductor integrated circuit comprising the FPGA according to (16) the lower end of the z-direction wiring channel of the first subregion and the upper end of the z-direction wiring channel of the second subregion adjacent downward.
  • the present invention does not particularly limit the structure of the logic block, the connection between the logic block and the switch matrix, and the like. Further, the present invention also includes one in which a logic block is replaced by a block having a functional menu such as a memory or a multiplier.
  • n-dimensional FPGA In an n-dimensional FPGA (although it is a virtual existence in the case of n force or more), basic blocks aligned in an array in each axial direction are connected by an n-dimensional grid-like wiring.
  • 2n direction wiring channels are connected to the switch matrix that constitutes the basic block of the FPGA, with the positive and negative directions of each axis aligned in the first direction.
  • the present invention is characterized in that an FPGA having a high dimensional switch topology is embedded in a lower order chip.
  • an FPGA having a high dimensional switch topology is embedded in a lower order chip.
  • the heat dissipation is similar to that of a two-dimensional FPGA, and there is no concern about the negative effects of heat storage in the three-dimensional structure.
  • the logic density of the FPGA ⁇ Because it is the switch that affects the operation speed most than the metal wiring, embedding the switch topology of the 3D FPGA into a 2D chip is a pass switch between logic blocks.
  • the benefits of 3D FPGAs can be realized, such as a reduction in the number of stages and a reduction in the number of switches required for the FPGA.
  • an FPGA having a switch topology of four or more dimensions is considered to be advantageous.
  • the present invention also includes an FPGA having a switch topology of four or more dimensions.
  • the problem of an increase in wiring area when realizing a large-scale FPGA is solved, enabling realization of an FPGA with a gate size of 100 million or more, and networks such as routers, SANs and blade servers. It will be used in a wider range of applications such as 'communications field, medical use', imaging fields such as industrial imaging equipment, digital video recorders such as DVD-RW players and LCD TVs, and portable digital devices. Enable expansion of
  • the number of transistors that make up the switch matrix is reduced, and logic density is greatly improved. This is due to the superior topology of the 3D FPGA switch that is not found in 3D integrated circuit technology. Therefore, by embedding the topology of the 3D FPGA switch in the 2D chip, the number of transistors that make up the switch matrix can be reduced as in the 3D FPGA. Also, by embedding the topology of the 3D FPGA switch in 2 dimensions, all vertical wiring will be expanded horizontally, and the density of metal wiring will increase.
  • the density of the metal wiring has a considerable margin compared to the density of the transistor, and the metal wiring is realized by the multilayer wiring, and the density of the metal wiring will further decrease because the number of layers will continue to increase in the future. . Therefore, general Multilayer wiring can not be used effectively in two-dimensional FPGAs.
  • the present invention can effectively utilize multilayer wiring.
  • the present invention unlike a three-dimensional FPGA that requires three-dimensional integrated circuit technology, can be realized using conventional integrated circuit technology, and there is no manufacturing problem.
  • the heat dissipation is easy when it is realized as a two-dimensional chip as one of the effective realization modes of the present invention.
  • the programmable device of the present invention includes a plurality of basic blocks and switching elements provided in each of the basic blocks, and the basic blocks are connected to each other via the respective switching elements.
  • the programmable device at least a part of the plurality of basic blocks are arranged in a matrix, and the basic block matrix is formed by sequentially connecting along the row direction and the column direction.
  • a plurality of basic blocks are arranged, and basic blocks located at corresponding matrix positions among the plurality of basic block matrices are connected to each other, and the plurality of basic block matrices are arranged in a plane.
  • the above-mentioned programmable device is a circuit capable of arbitrarily setting a logic function like an FPGA, and includes an adder, a multiplier, a memory, etc. instead of the logic block in the FPGA besides the FPGA. Circuits are included.
  • the above-mentioned basic block is a basic unit constituting a programmable device, and is a switch matrix, a functional circuit, a wiring bundle connecting the above switch matrix and the above functional circuit, the above switch matrix and other basic blocks. A wiring bundle is provided to connect the switch matrix.
  • the switch matrix is composed of a plurality of switches having a function of connecting or disconnecting a signal path between the lines connected to the switch matrix, and each switch is a memory element or each switch itself.
  • the connection or disconnection status is set based on the storage function that the terminal has.
  • the functional circuit is a circuit that performs a predetermined arithmetic function.
  • the above functional circuit It includes logic blocks, adders, multipliers, memories, etc.
  • the function circuit may be set as the function of the function circuit based on a memory element or a memory function of the function circuit itself.
  • the functional circuit may include a basic block of a lower hierarchy hierarchically configured in a basic block to which the functional circuit belongs.
  • the above-mentioned wire bundle is a set of a plurality of wires for propagating a signal.
  • each basic block matrix can perform functions equivalent to basic blocks arranged in a two-dimensional array, provided in a conventional two-dimensional FPGA.
  • the basic blocks located at corresponding row positions among the plurality of basic block matrices are connected to each other.
  • the connection between the basic blocks can be realized via a smaller number of switch matrices compared to the conventional two-dimensional FPGA, which is the same as the conventional three-dimensional FPGA.
  • the logic density can be improved.
  • the plurality of basic block matrices are arranged in a plane.
  • the above configuration eliminates the need to form fine vertical wires that are difficult to form, thus facilitating manufacture as compared to conventional three-dimensional FPGAs, as well as conventional methods.
  • the problem of heat dissipation in a two-dimensional FPGA can also be suppressed.
  • a programmable device of the present invention is a programmable device according to the above (19)
  • connections between basic blocks located at corresponding matrix positions among the plurality of basic block matrices may be one-dimensional connections.
  • the programmable device of the present invention is the programmable device according to the above (19), wherein the basic is located between the plurality of basic block matrices at corresponding matrix positions.
  • the connection between blocks may be a two-dimensional connection.
  • Figure la is a plan view showing the basic blocks of the FPGA.
  • Figure lb is a schematic diagram showing the topology of the switch matrix of the FPGA.
  • FIG. 2 is a diagram showing an example of a logic block.
  • FIG. 3 is a view showing an example of switches in the switch matrix.
  • Fig. 4 is a diagram showing an FPGA realized by arranging basic blocks.
  • Figure 5 is a plan view of the basic blocks of the 3D FPGA.
  • FIG. 6a is a three-dimensional view of the switch matrix part of a three-dimensional FPGA.
  • FIG. 6b is a schematic view showing the topology of the switch matrix of the 3D FPGA.
  • FIG. 7 is a view showing a part of a three-dimensional FPGA in which the switch matrix of FIG. 6 a is arranged in a three-dimensional direction.
  • Figure 8 shows an FPGA in which a 3D FPGA is embedded in a 2D chip layer by layer.
  • Figure 9 shows a 3D FPGA embedded in a 2D chip layer by layer, with the end of the wiring in the z direction It is a figure showing connected FPGA.
  • Fig. 10 is a diagram showing an FPGA in which a three-dimensional FPGA is embedded in a two-dimensional chip for each basic block adjacent in the z-axis direction.
  • FIG. 11 is a diagram showing an FPGA in which a three-dimensional FPGA is embedded in a two-dimensional chip for each basic block adjacent in the z-axis direction and the end of the wiring in the z direction is connected.
  • FIG. 12 is a diagram showing connections between basic blocks in an example of an FPGA in which four-dimensional FPGAs are embedded in a two-dimensional chip for each X-y plane.
  • FIG. 13 is a schematic view of the topology of a four-dimensional switch matrix.
  • FIG. 14 is a figure which shows a part of FPGA which connected the end of x, y axis between adjacent x-y planes of FPGA of FIG.
  • FIG. 15 is a diagram showing an FPGA embedded in a two-dimensional chip by arranging basic blocks adjacent to each other in the z-axis direction in the vertical direction and arranging the three-dimensional FPGA in the two-dimensional chip.
  • FIG. 16 is a diagram showing an FPGA embedded in a two-dimensional chip by arranging basic blocks adjacent in the z-axis direction in the three-dimensional FPGA in the vertical direction.
  • FIG. 17a is a diagram showing a layout tile for realizing the embedding method of FIG.
  • FIG. 17b is a diagram showing one region constituting the FPGA of FIG.
  • FIG. 18a is a diagram showing a layout tile for realizing the embedding method of FIG.
  • FIG. 18b is a diagram showing one region constituting the FPGA of FIG.
  • FIG. 19a shows a layout tile for implementing the embedding method of FIG. 12.
  • FIG. 19 b is a diagram showing one region constituting the FPGA of FIG.
  • FIG. 20 is a diagram showing an FPGA configured by embedding a topology of a 5 dimensional or 6 dimensional switch in a 2 dimensional chip.
  • Fig. 21a is a diagram showing a two-dimensional switch topology.
  • FIG. 21b is a diagram showing a three-dimensional switch topology.
  • FIG. 21c is a diagram showing a four-dimensional switch topology.
  • FIG. 22 is a graph showing the required number of switches per basic block against the LUT density.
  • FIG. 23 is a diagram showing an FPGA configured by a three-dimensional chip.
  • Fig. 8 shows an F PGA 8 configured by embedding a three-dimensional FPGA with three rows and three columns and four layers into a two-dimensional chip.
  • the first layer 801 to the fourth layer 804, each having rectangular areas congruent with each other, are two-dimensionally arranged clockwise.
  • the first layer 801 to the fourth layer 804 are not arranged in layers because they are arranged in a two-dimensional manner. It is called “layer”.
  • the wiring channel 506 connecting the layers is between the first layer 801 and the second layer 802, between the second layer 802 and the third layer 803, and between the third layer 803 and the fourth layer 804.
  • each layer may be arranged in a two-dimensional plane and similarly connected. At that time, it is desirable to lay the layers in a folded manner so that the aspect ratio of the chip is reduced. Also, in the embedding method of FIG. 8, the first layer 801 and the fourth layer 804 are the end points of the wiring channel in the vertical direction of the three-dimensional FPGA, but in the FPGA 8, the first layer 801 and the fourth layer 804 Because they are adjacent to each other, they can be easily connected.
  • each basic block 510 constituting the FPGA 8 has the same switch matrix 501 as the basic block shown in FIG. 5, a logic block 502 including variable logic elements and storage elements, a switch matrix 501, and a logic block 502 Wiring 505 that connects Have 503/504/506!
  • a logic block 502 including variable logic elements and storage elements As the basic block shown in FIG. 5, a logic block 502 including variable logic elements and storage elements, a switch matrix 501, and a logic block 502 Wiring 505 that connects Have 503/504/506!
  • it since it is connected between the first layer 801 to the fourth layer 804 arranged in a two-dimensional manner, it extends in the horizontal direction with respect to the chip because it is connected with the FPGA 8 and the self-wire line yanonere 506. There is.
  • FIG. 9 shows that in the FPGA 8 in which a three-dimensional FPGA having three rows, three columns, and four layers is also embedded in a two-dimensional chip, the wiring channel 901 connects between the first layer 801 and the fourth layer 804.
  • the FPGA 9 is shown configured in such a way that direction wiring loops. By doing this, the wiring area on the chip can be used more effectively than the structure of FIG.
  • each basic block matrix can perform the function corresponding to the two-dimensional arrayed basic blocks provided in the conventional two-dimensional FPGA.
  • the basic blocks located at corresponding matrix positions (in the same row and in the same column) among the plurality of basic block matrices are connected to each other.
  • connections between basic blocks can be realized via a smaller number of switch matrices compared to conventional two-dimensional FPGAs, which are the same as conventional three-dimensional FPGAs.
  • the logic density can be improved.
  • the plurality of basic block matrices are arranged in a plane.
  • the FPGA 8 '9 can solve the problems of the conventional two-dimensional and three-dimensional FPGAs.
  • the basic blocks constituting each of the above basic block matrices are arranged in a group in a predetermined region (the first layer 801 to the fourth layer 804).
  • connections between basic blocks located at corresponding matrix positions among the plurality of basic block matrices are one-dimensional connections.
  • one-dimensional connections are added to two-dimensional connections in each basic block matrix.
  • an FPGA 10 configured by an embedding method of arranging in a dimensional array is shown.
  • an area 1010 is an arrangement of basic blocks existing in the upper right corner in each layer. That is, basic blocks 1001 to 1004 are two-dimensionally clockwise arranged in area 1010 in basic block 510 at the upper right corner in each of first layer 801 to fourth layer 804 in FPGA 8 in FIG. 8.
  • FIG. 11 shows an FPGA 11 formed by connecting the basic block 1001 and the basic block 1004 by the wiring channel 1101 and looping the wiring channel in the vertical direction, as in the embedding method of FIG. Ru. By doing this, the wiring area on the chip can be used more effectively than the structure of FIG.
  • the embedding method as shown in FIGS. 10 and 11 has an advantage that the wiring density is difficult to increase as compared with the embedding methods as shown in FIGS. 8 and 9. This advantage avoids the problem of increased chip area due to wiring.
  • each basic block matrix is conventionally It can perform the function equivalent to the basic blocks arranged in a two-dimensional array that were provided in the two-dimensional FPGA.
  • FPGAl it is possible to realize the connection between basic blocks via a smaller number of switch matrices, as compared to a conventional two-dimensional FPGA, which is the same as a conventional three-dimensional FPGA.
  • the logic density can be improved.
  • the plurality of basic block matrices are arranged in a plane. This eliminates the need to form fine vertical wires that are difficult to form in FPGPG10 ⁇ 11, which facilitates manufacture compared to conventional three-dimensional FPGAs, and also enables conventional three-dimensional F The problem of heat dissipation in PGA can also be suppressed.
  • connections between basic blocks located at corresponding matrix positions among the plurality of basic block matrices are one-dimensional connections.
  • basic blocks can be connected three-dimensionally by forming one-dimensional connections with respect to two-dimensional connections in each basic block matrix.
  • FIG. 15 shows an FPGA 15 in which a three-dimensional FPGA having three rows, five columns, and four layers is embedded in a two-dimensional chip. Similar to the FPGA 10 of FIG. 10, the force of arranging the basic blocks in the same position in each layer together in one area is different from the FPGA 10, in the FPGA 15 the basic blocks 1001 to 1004 in the same position in each layer are in the area (z plane) 1510 It is arranged linearly in the vertical direction inside. In this way, the aspect ratio is increased and the mounting efficiency is degraded, but it is possible to reduce the aspect ratio by reducing the number of rows and the number of layers.
  • FIG. 16 shows an FPGA 16 configured by connecting a region 1510 and a region 1520 by a wiring channel 1601 to the FPGA 15 of FIG. By doing this, the wiring area on the chip can be used more effectively than the structure of FIG.
  • the top basic block in the area 1510 Focusing on the basic blocks at the top of the other regions, the noted basic blocks are arranged in a matrix and sequentially connected along the row direction and the column direction. It will be. This is the same even when focusing on the second top, the third top, and the bottom basic blocks in each region.
  • each basic block matrix is It can perform the function equivalent to the basic block arranged in a two-dimensional array provided in the dimensional FPGA.
  • the basic blocks located at corresponding matrix positions (in the same row and in the same column) among the plurality of basic block matrices are connected to each other.
  • the connection between the basic blocks can be realized via a smaller number of switch matrices as compared to the conventional two-dimensional FPGA, which is the same as the conventional three-dimensional FPGA.
  • the logic density can be improved.
  • the plurality of basic block matrices are arranged in a plane. This eliminates the need to form fine vertical wires that are difficult to form in FPG 15.16, which facilitates manufacture as compared to conventional three-dimensional FPGAs, and also enables the conventional three-dimensional F The problem of heat dissipation in PGA can also be suppressed.
  • the FPGA 15 '16 can solve the problems of the conventional two-dimensional and three-dimensional FPGAs.
  • connections between basic blocks located at corresponding matrix positions among the plurality of basic block matrices are one-dimensional connections.
  • basic blocks can be connected three-dimensionally by forming one-dimensional connections with respect to two-dimensional connections in each basic block matrix.
  • Fig. 12 shows the FP constructed by embedding the topology of the 4D switch in the 2D chip. GA12 is shown.
  • the FPGA 12 is composed of a basic block 1205 provided with a switch matrix (see FIG. 13 described later) having a four-dimensional topology. In the following, the four axes corresponding to four dimensions are denoted as x, y, u and v.
  • the FPGA 12 in FIG. 12 is composed of 4 ⁇ 4 in the x ⁇ y direction and 3 ⁇ 3 in the uv direction, for a total of 144 basic blocks.
  • the wiring channel 1201 is a y-direction
  • the wiring channel 1202 is an x-direction
  • the wiring channel 1203 is a v-direction
  • the wiring channel 1204 is a u-direction wiring channel.
  • the force and other switch matrixes showing only the wiring channels around one switch matrix are the same.
  • Wiring channels in the x, y directions 1201 ⁇ 1202 connect the switch matrices in the x ⁇ y plane (region) 1206.
  • Each XY plane is arranged in a two-dimensional plane to form an u-V plane.
  • the wiring channels 12 03 ⁇ 1204 in the direction of the uv axis are connected between the adjacent XY planes in the uv plane. That is, the wiring channels 1203 and 1204 connect the same x ⁇ y positions (ie, the same row and the same column) of the switch matrix between the two x ⁇ y planes.
  • FIG. 13 shows the topology of the four-dimensional switch matrix 13.
  • FIG. 13 shows the connection from the wiring channel 1204a, that is, from the left side of the wiring channel in the u-axis direction, to the wiring channel 1201 '1201b' 1202a '1202b' 1203a '1203b' 1204b in each axial direction. .
  • the arrows indicate the direction in which the connection is present, and there is a connection in each axial direction. In this case, only one direction of connection is shown. The same applies to both sides of the other axis.
  • the four-dimensional switch matrix 13 there are switches connecting wiring channels in seven directions, so the number of switches per track increases compared to the two-dimensional or three-dimensional switch matrix. become.
  • the increase in the number of interconnect channel tracks decreases, and as a result, the number of transistors can be reduced.
  • FIGS. 9 and 11 the ends of the wiring channels in the z direction are connected in a loop.
  • the ends of the wiring channels in the x and y directions can be connected to each other at the boundary of the adjacent xy planes on the uv plane.
  • FIG. 14 shows the boundary of the xy plane 1 206 and the wiring channels in the x and y directions.
  • the wiring channels 1401 connect the ends of the wiring channels in the X and y directions. In any embedding method, if the ends of the wiring channels in each axial direction are close to each other, they can be connected by connecting them. Wiring flexibility can be increased without increasing the number of switches.
  • each basic block matrix can perform a function equivalent to a basic block arranged in a two-dimensional array provided in a conventional two-dimensional FPGA.
  • the basic blocks located at corresponding matrix positions are connected to each other among the plurality of basic block matrices.
  • connections between basic blocks can be realized via a smaller number of switch matrices, as compared to conventional two-dimensional FPGAs, which are the same as conventional three-dimensional FPGAs.
  • the logic density can be improved.
  • the plurality of basic block matrices are arranged in a plane.
  • the FPGA 12 can solve the problems of the conventional two-dimensional and three-dimensional FPGAs.
  • the basic blocks constituting each of the above basic block matrices are arranged in a group in a predetermined area (for example, the area 1206).
  • connection between the basic blocks located at corresponding matrix positions among the plurality of basic block matrices is a two-dimensional connection in the u and V directions.
  • FIG. 8 and FIG. 9 and FIG. 12 show basic blocks arranged in the xy plane direction (in FIG. 8 and FIG. 9, the basic blocks arranged inside of the first to fourth layers 801 to 804 respectively; 10, 11 and 15, and 16 are basic blocks arranged in the z-axis direction (each in FIGS. 10 and 11).
  • This is a hierarchical structure in which the basic blocks arranged inside the area 1010, and the basic blocks arranged inside each area 1510 in FIGS. 15 and 16) are subregions.
  • the uniqueness of the present invention will be described in terms of hierarchical structure.
  • Patent Documents 4 and 10 the interior of the subregion is in a two-dimensional array, which looks like the appearance of FIG. 12 at first glance.
  • the wiring channel of the super region exists in a lattice between the sub region and sub region, and the connection from the sub region to the wiring channel of the super region is limited to the edge of the sub region.
  • This structure requires many switches to connect subregions and superregions, and again, it is not suitable for constructing large subregions.
  • multi-layer wiring is currently used, there is no advantage in limiting the wiring of the super region to the edge of the sub region in this way.
  • the switch matrix for each of the logical elements (basic blocks) inside the sub region which also serves as the switch matrix of the super region.
  • the switch matrix of the super region Inside the subregion, there is a connection only between the switch matrixes of adjacent logic elements in each axial direction, and the wiring channel of the super region is also connected to each subregion. Since the connection between the switch matrices of the logic elements present at the same position in the cluster is connected and the subregions are more closely connected, the number of switches increases even if the size of the subregion is increased. Hateful.
  • An embedding method may also be considered that can not be intentionally divided into subregions and superregions.
  • Embedding an FPGA with a topology of five or more dimensions in two dimensions can be easily realized by applying three or four dimensional embedding.
  • Embedding an odd-dimensional topology into a two-dimensional chip involves difficulties in layout.
  • the embedding method of FIGS. 15 and 16 can easily realize the force that can be easily realized by arranging the same tile repeatedly.
  • the method of embedding is somewhat difficult.
  • a tile or layout tile is a unit rectangular area constituting an array, and is a layout of circuits constituting a basic block in a two-dimensional rectangular area.
  • FIG. 17 a shows a basic block layout tile 1701 for implementing the embedding method of the FPGA 11 shown in FIG.
  • FIG. 17b shows area 1010 of FIG. 10 formed by arranging layout tile 1701 and layout tiles 1702-1704 similar thereto.
  • the embedding shown in FIG. 11 is realized by arranging the regions 1010 shown in FIG. 17b in a two-dimensional array.
  • the layout tiles 1701 to 1704 in FIG. 17b are slightly different in the layout (layout) of the wiring of the wiring channels 503 and 504, respectively, and it is necessary to slightly change each design. As the array size is increased, more basic blocks with one-dimensional connections are folded and placed inside area 1010, which makes layout tile design more complicated.
  • FIG. 18a shows a layout tile 1801 of basic blocks for realizing the embedding method of the FPGA 16 shown in FIG.
  • FIG. 18 b shows the area 1510 of FIG. 16 formed by arranging four layout tiles 180 1.
  • the embedding shown in FIG. 16 is realized by arranging the regions 1510 shown in FIG. 18b in a two-dimensional array.
  • all tiles can be easily realized by arranging the same layout tile 1801. Ru.
  • FIGS. 15 and 16 can be realized by arranging identical layout tiles, in order to reduce the aspect ratio, the number of basic blocks in the X direction is increased in the example of FIGS. 15 and 16, It is necessary to reduce the number of basic blocks in the y and z directions. However, in terms of routability, it is preferable that the number of basic blocks aligned in each axial direction be the same, that is, close to a cube.
  • an embedding method intermediate to the embedding methods of FIGS. 15 and 16 and the embedding methods of FIGS. 10 and 11 can be considered.
  • this method is a method of reducing the aspect ratio of the whole chip and creating an array close to a cube by folding the inside of the region 1510 a small number of times and simultaneously reducing the number of basic blocks in the y and z directions.
  • the layout tiles are relatively easy to design because the number of folds is reduced.
  • FIG. 19a shows a layout tile 1901 of basic blocks for realizing the method of embedding the four-dimensional topology of FIG. 12 in a two-dimensional chip.
  • FIG. 19 b shows the area 1206 of FIG. 12 formed by arranging layout tile 1 901 4 ⁇ 4. Also, the embedding method of FIG. 12 is realized by arranging this area 1206 in 3 ⁇ 3.
  • the layout tile 1901 of FIG. 19a is similar to a repeatable tile structure including mixed medium long lines found in Patent Documents 1, 2, 5, 8 and 9, but each of the above Patent Documents is a switch matrix. No mention is made of the internal topology (see Figure 13). Further, in the embodiments in the above-mentioned patent documents, there is no connection (1301 in FIG. 13) between the intermediate long wiring and the single long wiring in the return direction also in the case of! Deviation, which is different from the four-dimensional topology.
  • the tile in the return direction through the middle long line can be physically connected at the shortest distance by passing through a single long line without passing through the middle long line, so the switch in the return direction is It is not necessary.
  • the middle long line is made longer, it is preferable to connect to the switch matrix in the middle of the middle long line, thereby increasing the switch number.
  • the wiring wire considered to correspond to the middle long line of each of the above-mentioned patent documents The channels 1203 1204 connect to the switch matrix only at their endpoints. Also, by connecting in the wiring matrix of each axial direction in the switch matrix, the wiring possibility is significantly improved, and the number of channel tracks can be significantly reduced. Therefore, the number of switches can be significantly reduced.
  • the middle long lines found in Patent Documents 1, 2, 5, 8 and 9 (a wire having a length separating one or more basic blocks in the axial direction without being divided by a switch)
  • wires of various lengths such as long wires (wires that have a length that penetrates the entire FPGA in the axial direction without being divided by switches) in each axial direction, or to use logic blocks in patent documents Hierarchical structures such as 6, 7 and 11 and patent documents 4 and 10 are also effective.
  • Simulations were performed on an FPGA with a 2 to 4 dimensional topology using benchmark circuits and CAD tools, and the degree of integration and the required number of switches per basic block were examined.
  • FIGS. 21a to 21c the switch topology of FIGS. 21a to 21c is assumed.
  • Fig. 21a is two-dimensional (corresponding to Fig. La and Fig. Lb)
  • Fig. 21b is three-dimensional (corresponding to Fig. 5, Fig. 6a and Fig. 6b)
  • Fig. 21c is four-dimensional (corresponding to Fig. 12 and Fig. 13).
  • the switch topology is shown, and the end points of the wiring in each axial direction are indicated by open circles, and the sides connecting the open circles indicate the presence of switches!
  • FIG. 22 shows the required number of switches per basic block for the LUT density.
  • the curves of the 2 to 4 dimensional topology show simulation results, and the curves of the 5 dimensional topology show those predicted from the results of 2 to 4 dimensions. From FIG. 22, it can be seen that the number of switches is minimized in two dimensions in several LUTs of LUT20, in three dimensions in 20 to 400, in four dimensions in 400 to 60000, and in five dimensions in 60000. Assuming that the switch is a pass transistor, 6 FPGAs with 2D topology, 15 in 3D, and 27 in 4D are required for each track, and the higher order elements The number of switches needed will increase.
  • the number of wiring channel tracks required for an FPGA having a multidimensional topology is far greater than the number of wiring channel tracks required for an FPGA having a two-dimensional topology.
  • the multi-dimensional topology is extremely advantageous in highly integrated FPGAs because it is reduced.
  • Embedding a topology of five or more dimensions can be realized by applying a three-dimensional or four-dimensional embedding method.
  • FIG. 20 shows an FPGA 20 configured by embedding a topology of a five- or six-dimensional switch in a two-dimensional chip.
  • an area (subregion) 2001 in which basic blocks 2002 are arranged in a two-dimensional array is further arranged in a two-dimensional array, and between the basic blocks existing at the same position in the adjacent area 2001.
  • the wiring channel is connected with the wiring channel in two directions of 2003 ⁇ 2004!
  • the FPGA 20 has two axial directions corresponding to the wiring channel 2003 and 2004. It is an FPGA with a five-dimensional topology that has been pursued in terms of dimensions.
  • the FPGA 20 has an FP having a six-dimensional topology in which two axial directions (dimensions) corresponding to the wiring channel 2 003 ⁇ 2004 are added. It becomes GA.
  • FIG. 23 shows an FPGA 23 configured by a three-dimensional chip.
  • a region (subregion) 2301 in which basic blocks 2302 are arranged in a two-dimensional array (subregions) 2301 is stacked in multiple layers, and one direction is between the basic blocks existing in the same position between adjacent subregions (layers).
  • the wiring channel 2303 of If the area 2301 is internally connected in a three-dimensional topology as shown in FIGS. 8-11, 15 or 16, the FPGA 23 is four-dimensional following one axial direction (dimension) corresponding to the wiring channel 2303. It will be an FPGA with a topology. Further, if the inside of the area 2301 is connected in a four-dimensional topology as shown in FIG. 12, the FP GA 23 is an FPGA having a five-dimensional topological area in which one axial direction (dimension) corresponding to the wiring channel 2203 is added. It becomes.
  • the FPGA in this embodiment is an FPGA having a multidimensional topology, and has a basic block configured by including a switch matrix (SM) having a multidimensional topology and a logic block (LB). These basic blocks are arranged in two or three dimensions and connected in a multidimensional topology.
  • SM switch matrix
  • LB logic block
  • the present invention can be applied to other than FPGA. That is, the present invention is also applicable to a coarse-grain programmable device configured to include functional circuits such as adders, multipliers, and memories instead of the logic blocks in the above-mentioned FPGA.
  • logic blocks are replaced with adders, multipliers, memories, etc., and they are connected in a multidimensional topology, and according to the method shown in FIGS. 8-12, 15, 16, 20, 23 It can be realized by embedding in a dimensional plane or three dimensional space.
  • the present invention is also applicable to a semiconductor integrated circuit partially having an FPGA or a coarse grain size programmable device.
  • a plurality of basic blocks and switching elements such as a switch matrix provided in each basic block are provided, and the basic blocks are connected via the respective switching elements. Can be applied to programmable devices.
  • n is a natural number
  • a switch has a structure for transmitting a signal from at least one of the constituent wires to at least one of the constituent wires of the kth bundle of wires.
  • n 6 at the first feature point, and the first and second wiring bundles are at the top and bottom, respectively.
  • (1 1) (1 > Connect to the switch matrix of the basic block which exists apart from the basic block of 1), and the third and fourth wiring bundles are (m-1) (m> 1) basic pro
  • i, j is a natural number of 1 or more, connect (m x i) columns (IX (j ⁇ l) + 2k ⁇ 1) rows (where The fifth and sixth wiring bundles of the basic block located at l ⁇ k ⁇ (l + l) Z2 are connected to the switch matrix of the basic block adjacent to the left and upper direction, respectively, and (m 1) + 1)
  • the fifth and sixth wiring bundles of the basic block located in the column (IX (j-1) + 2k) rows (where 1 ⁇ k ⁇ l / 2) are located in the right and upward direction respectively
  • the fifth and sixth basic blocks are connected to the switch matrix of the adjacent basic block and located in (
  • the fifth and sixth wiring bundles of the basic block located at 1) / 2) are connected to the switch matrixes of the basic blocks adjacent to the right and lower direction, respectively, and the fifth and fifth basic blocks at other positions are connected.
  • the wiring bundle 6 has a structure connected to the switch matrix of the adjacent basic blocks in the left and right directions, respectively.
  • n 8
  • the first wiring bundle is upper
  • the second wiring bundle is right
  • the third wiring is The lower bundle and the fourth wire bundle are connected to the switch matrix of the adjacent basic block in the left direction
  • the fifth and seventh wire bundles are (1 1) (1> 1) in the upper and lower directions, respectively.
  • the sixth and eighth wiring bundles separate (m-1) (m> 1) basic blocks in the right and left directions, respectively. Have a structure connected to the switch matrix of the existing basic blocks.
  • the first wiring bundle is on the top
  • the second wiring bundle is on the right
  • the third is The wiring bundle is connected to the switch matrix of the basic block adjacent in the lower direction and the fourth wiring bundle in the left direction
  • the fifth and sixth wiring bundles are connected in the upper and lower directions (1 1) (1>) It has a structure connected to the switch matrix of the basic block which exists apart from the basic block of 1).
  • Industrial Applicability The present invention can be applied to programmable devices represented by FPGAs.

Landscapes

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Abstract

　ＦＰＧＡは配線アーキテクチャにきわめて多くのスイッチを必要とするため、論理密度や動作速度が低く、この傾向は高集積のＦＰＧＡほど顕著になる。３次元ＦＰＧＡは動作速度や論理密度の改善が可能であることから注目されている。しかし、３次元集積プロセスは歩留まりが悪く、微細化が困難である。また、放熱が困難であることから積層数には限界がある。本発明は、３次元ＦＰＧＡの利点を生かし、高速・高集積化され、かつ製造上の困難性が解消されたＦＰＧＡを提供する。本発明は、高次元ＦＰＧＡのスイッチトポロジーをそれよりも低次元の集積回路に埋め込んで実現するＦＰＧＡの設計方法、高次元ＦＰＧＡのスイッチトポロジーをそれより低次元の集積回路に埋め込んでなるＦＰＧＡからなる半導体集積回路を提案することにより課題を解決した。

Description

多次元のスィッチトポロジーを有する集積回路
技術分野
[0001] 本発明は、論理機能を再設定可能なフィールドプログラマブルゲートアレー（Field Programmable Gate Array,以下、「FPGA」と略記する）の配線アーキテクチャに係り 、多次元のスィッチトポロジーを有する配線アーキテクチャ及び力かる配線ァーキテ クチャを有する集積回路に関するものである。また、本発明は、複数の基本ブロックと 、各基本ブロックに設けられたスイッチング素子とを備え、基本ブロック同士がそれぞ れのスイッチング素子を介して接続されているプログラマブルデバイスに関するもの である。
背景技術
[0002] 論理機能を再設定可能な FPGAとしては多数の製品が存在する。そのような FPG Aの構造の一例が特許文献 1〜11に記載されて 、る。
〔特許文献 1〕
日本国公表特許公報 特表平 8— 509344号公報 (公開日： 1996年 10月 1日） 〔特許文献 2〕
日本国公表特許公報 特表 2001— 519133号公報 (公開日： 2001年 10月 16日
)
〔特許文献 3〕
米国特許第 RE. 34, 363号 (公開日： 1993年 8月 31日）
〔特許文献 4〕
米国特許第 5, 455, 525号 (公開日： 1995年 10月 3日）
〔特許文献 5〕
米国特許第 5, 682, 107号 (公開曰： 1997年 10月 28曰）
〔特許文献 6〕
米国特許第 5, 689, 195号 (公開日： 1997年 11月 18日）
〔特許文献 7〕 米国特許第 5, 883, 526号 (公開曰： 1999年 3月 16曰）
〔特許文献 8〕
米国特許第 5, 914, 616号 (公開曰： 1999年 1月 22曰）
〔特許文献 9〕
米国特許第 5, 942, 913号 (公開日： 1999年 8月 24日）
〔特許文献 10〕
米国特許第 6, 084, 429号 (公開日： 2000年 7月 4日）
〔特許文献 11〕
米国特許第 6, 300, 794号 (公開曰： 2001年 10月 9曰）
[0003] 特許文献 1, 2, 5, 8, 9に見られるように、一般に FPGAは図 laのような基本ブロッ クを図 4のように 2次元配列状に並べた形で実現される。ここでは横方向を X方向、縦 方向を y方向として説明する。一般に基本ブロックは、ブロック間を接続する配線チヤ ネル 106 · 107と、経路を指示するスィッチマトリックス 101と、可変論理素子及び記 憶素子力もなる論理ブロック 102と力もなる。スィッチマトリックス 101と論理ブロック 1 02との間は配線 105によって接続される。各基本ブロック間を接続する配線としては 、隣接基本ブロック間の接続をする配線 103や、 2つ以上先の基本ブロックへ接続す る配線 104も存在する。
[0004] 図 2は、論理ブロック 102の具体例であり、この例では可変論理素子としてのルック アップテーブル 202、記憶素子としてのディーフリップフロップ 203を備えた例を示し ている。ルックアップテーブル 202は SRAMなどのメモリによって構成される。ルック アップテーブル 202及びディーフリップフロップ 203の出力信号はルックアップテー ブル 202の入力にフィードバックされ、同時に、配線 105を通じてスィッチマトリックス 101に出力される。また、基本ブロック外部からの信号もスィッチマトリックス 101から 配線 105を通じてルックアップテーブル 202に入力する。ルックアップテーブル 202 の入力部には、ルックアップテーブル 202及びディーフリップフロップ 203の出力フィ ードバックと、配線 105からの基本ブロック外部力もの信号とのうち 1つを選択可能と するためのプログラマブルスィッチ 201が備えられている。また、近年の FPGAでは、 図 2のような論理ブロックにキャリー計算装置を付加したブロックや、メモリや乗算器の みで構成されるブロックも存在する。
[0005] 図 lbはスィッチマトリックス 101のトポロジーを示している。図 lbでは X方向の左側 の配線チャネル 106aから、各配線チャネル 106b ' 105a' 105bへ接続するスィッチ の有無を矢印で示している。 2次元のスィッチマトリックス 101では 3方向の配線チヤ ネルへ接続するスィッチが必要となる。ここでは X方向の左側の配線チャネル 106aか ら他の配線チャネル 106b · 105a · 105bへの接続のみを示して!/、るが、 、ずれの方 向の配線チャネル力らも同様に各方向の配線チャネルに接続するスィッチが存在す る。
[0006] スィッチマトリックス 101には図 3のようなスィッチが存在し、図 laに示した配線 103 や配線 104等の上下左右の基本ブロックに接続する配線同士を短絡する。このスィ ツチは、マルチプレクサ 301を備えている。マルチプレクサ 301では、スィッチマトリツ タス 101に接続する上下左右の基本ブロック間を接続する配線から引き出した配線 3 03、及び論理ブロック 102からの出力である配線 105のうちのいくつかが入力'選択 され、配線 103や配線 104などの基本ブロック間を接続する配線のうちの 1本を駆動 するトライステートバッファ 302に接続される。トライステートバッファ 302を用いること により、出力先の配線 (例えば配線 103)を双方向の配線としてつかえるようになって いる。なお、トライステートバッファ 302の代わりに通常のバッファにする、あるいは、 バッファを設けな 、スィッチの構成も存在する。スィッチは SRAMなどのメモリによつ て制御される。
[0007] ユーザは使用前にスィッチを制御するメモリや、ルックアップテーブルを構成するメ モリに適切な値を設定することで FPGAに所望の動作をさせることができる。
[0008] 半導体プロセス技術の微細化の進歩に伴い、カスタム設計が長期ィ匕 '高コストィ匕し ている。これに対して、 FPGAは再構成可能な性質により、論理機能の設計に必要 な時間'コストが極めて少ない。また、 FPGAは規則的な構造を有し、最新の半導体 プロセス技術を比較的容易に適用できることから、今後も一層の集積度向上が期待 できる。実際、 FPGAでは ASIC (Application Specific Integrated Circuit,以下、「A SIC」と略記する）よりも新しい半導体プロセス技術が適用されている。したがって、初 期の頃は試作などが FPGAの主な用途であった力 近年は性能向上により、 DSPや 小'中規模の ASICの代替として注目され、その用途も広がっている。微細化が進む ことによって FPGAの利点が大きくなることから、携帯電子機器やデジタル家電など の幅広い用途への拡大が期待できる。
[0009] し力し、 FPGAにおける配線は多くのスィッチを通過することから、 ASICに比較し て極めて低速である。また、 FPGAには非常に多くのスィッチが存在するため、 ASI Cに比較して論理密度が極めて小さい。これらの問題は、集積度の向上とともに平均 配線長や配線領域がより巨大化することになるため、一層大きくなる。したがって大 規模 FPGAを実現する際にはこれらの問題を根本的に解決する必要がある。
[0010] この状況を改善するために、図 laの配線 104のような、いくつかのスィッチマトリック スを飛び越えて接続する配線が設けられている。この場合、その配線が飛び越えるス イッチマトリックスの数や、その配線の本数などの慎重な最適化が必要となる。
[0011] また、論理ブロック 102間の配線を少なくするために論理ブロック 102の粒度を大き くすることが考えられる。図 2の論理ブロック 102はルックアップテーブル 202とフリツ プフロップ 203との組である論理エレメントを 2つ備えた形になっている力 より多ぐ 例えば、 4つの論理エレメントを備えたような論理ブロックを用意する。これは、特許文 献 6に見られる階層構造を持つ FPGAと同様の構造である。ここでは、 FPGA全体は スーパーリージョン、基本ブロックはサブリージョンと考える。スーパーリージョンは通 常の 2次元配列構造である力 サブリージョン内部では図 2のように各論理エレメント の間は等価に接続され、サブリージョンからスーパーリージョンの配線への接続は、 各論理エレメントとスィッチマトリックスの間も等価に接続される。このような構造はサ ブリージョンを大きくすると、スィッチ数や、内部配線の遅延が急激に増加する問題が 生ずる。
[0012] これに関しては、特許文献 7のようにサブリージョン内部配線をセグメントィ匕すること や、特許文献 11のようにサブリージョン内部に更なる階層化を施すことなどの改良案 が存在する。
[0013] 特許文献 4などに見られる窓枠アーキテクチャも階層構造の一種であると考えられ る力 ここでは、サブリージョン内の接続は 2次元配列構造となっており、サブリージョ ンの辺縁部から、スーパーリージョンの配線チャネルに接続する。この構造ではサブ リージョンを大きくすると、スーパーリージョンの配線が無駄に長くなるため、特許文献
10のようにスーパーリージョンにおける配線をセグメント化する改良案が存在する。こ れらの階層構造を持つ配線アーキテクチャにおいても、サブリージョンの大きさ、サブ リージョン内部の接続等慎重な最適化を要する。
[0014] 一般的な FPGAはこれらの最適化が施されている力 FPGAの将来的な配線領域 •遅延の増加に有効であるかどうかは明らかでない。そこで、 FPGAの配線の問題を 根本的に解決する目的で非特許文献 1や非特許文献 2などの 3次元 FPGAの提案 が行われている。
〔非特許文献 1〕
A. Ranman et al" Wiring Requirement ana rhree— Dimensional Integration of Field-Programmable Gate Array, Proc. SLIP, 2001.
〔非特許文献 2〕
M. Leeser et al., "Rothko: A Three- Dimensional FPGA, " IEEE Design and Test of Computers, Vol.l5(no.l), pp.16— 23, 1998.
[0015] 3次元 FPGAの基本ブロックの例を図 5に示す。ここでは、チップの横方向を x、縦 方向を y、垂直方向を zとする。配線チャネル 503 · 504は、それぞれ x、 y方向の配線 チャネルであり、配線チャネル 506は z方向の配線チャネルである。配線チャネル 50 6は上層、または、下層のタイルのスィッチマトリックス 501と接続する。なお、図 5の基 本ブロックにおけるスィッチマトリックス 501及び論理ブロック 502は、それぞれ図 1の 基本ブロックにおけるスィッチマトリックス 101及び論理ブロック 102に対応するもので ある。図 6aは、スィッチマトリックス 501に接続する配線の立体図を表している。図 6b は、スィッチマトリックス 501のトポロジーを示している。ここでは図が煩雑になるのを 避けるため、 X方向の左側の配線チャネル 503aから各方向の配線チャネル 503b ' 5 04a- 504b · 506a · 506bへの接続のみを示して!/、るが、 Vヽずれの方向力らも同様で 、各方向に接続するスィッチが存在する。したがって、 3次元 FPGAではスィッチマト リックスにおいては 5方向に接続するスィッチが必要になる。スィッチマトリックス 501 の内部では、ある方向の配線チャネルカゝら全ての方向の配線チャネルに接続できる ようになつている。図 7は各スィッチマトリックス 501の 3次元 FPGAにおける接続を示 している。
[0016] これによつて、 1つの基本ブロックに隣接する基本ブロックの数が増えるため、基本 ブロック間の接続はより少ない数のスィッチマトリックスを経由することで実現でき配線 遅延を削減することができる。また、 FPGAにおいてスィッチの数は配線チャネルのト ラック数 (配線チャネルは配線を束ねたものであり、配線チャネルを構成する各配線 をトラックと称し、その数が配線チャネルのトラック数である。 )に比例する。 2次元のス イッチマトリックスでは 3方向の配線チャネルと接続があった力 3次元のスィッチマトリ ックスでは 5方向と増えるためトラック当たりのスィッチ数が増加するが、大規模な 3次 元 FPGAでは 2次元 FPGAに比較して配線チャネルに必要なトラック数が非常に少 なくなるため、 3次元 FPGAの方の論理密度が高くなる。
[0017] 非特許文献 1では、 20kゲート規模の FPGAを 4層の 3次元 FPGAとして構成する 場合、配線遅延が 45〜60%、論理集積度が 20〜40%改善するとしている。また、こ の改善度は論理集積度が向上するほど高くなることが示されており、大規模な FPG Aほど 3次元集積の効果が高 、ことがわかる。
[0018] しかし、微細な垂直方向の配線を作ることが難しいため、 3次元 FPGAを製造する ことは極めて困難であり、また、 3次元集積回路は放熱が困難であり積層可能な層数 に限りがあることから、将来的に十分な集積度の 3次元 FPGAを実現することは不可 能である。
発明の開示
[0019] FPGAの回路遅延の大部分が配線遅延である。配線遅延が大きくなるのは、基本 ブロック間の配線では多くのスィッチマトリックスを経由するためである。また、集積度 が大きくなるほど、経由するスィッチマトリックスの数は増えるため、回路遅延に配線 遅延が占める割合も増大する。
[0020] FPGAのチップ面積の大部分はスィッチマトリックスを構成するトランジスタによって 占められている。 ASICでは金属配線の領域が不足する力 FPGAでは金属配線よ りもトランジスタ領域が不足する。また、集積度が大きくなるほど、スィッチマトリックス に必要なスィッチの数が増加し論理密度が低下する。
[0021] 以上の 2つの問題を解決する手段として、 3次元集積技術を用いた 3次元 FPGAの 研究が行われてきた。 3次元 FPGAでは基本ブロック間の接続の平均配線長、すな わち、スィッチの通過段数が劇的に減少するため、 FPGAの回路遅延の大部分を占 める配線遅延が大幅に改善される。また、 3次元 FPGAでは配線チャネルに必要なト ラック数が劇的に減少するため、スィッチマトリックスを構成するトランジスタの数も減 少し、論理集積度は向上する。しかし、 3次元集積技術は依然として解決すべき困難 な課題が多い。その一つに層間の貫通電極の問題がある。層間を接続する貫通電 極は水平方向の配線に比較して太ぐあまり多く作ることはできない。このため集積度 をあまり高くできないという問題がある。さらに、素子の製造が技術的に難しいために 歩留まりの低下が生じ、十分な集積度の 3次元 FPGAは実現されるに至っていない。 その上、 3次元集積回路には放熱が難しく積層できる数に限界があり、かかる点から も十分な集積度の 3次元 FPGAを提供することが困難である。このため、今後も水平 方向、垂直方向が同じ特性を持つような完全に理想的な 3次元 FPGAが実現される ことはないと考えられる。従って、現状の 3次元集積回路技術では、今日の電子機器 の情報量の拡大化、多機能化や高速度化に対応するに十分な集積回路及びかかる 集積回路を有するシステムを提供することができな 、。
[0022] 本発明者は 3次元 FPGAの配線遅延の改善効果及び論理集積度の向上という長 所を活かし、かつ製造技術上の欠点を改良する配線アーキテクチャの開発研究に鋭 意取り組み、多次元のスィッチトポロジーをより低次元のチップに埋め込むことにより 、現状の 3次元 FPGAが有する上述の課題を解決し本発明を完成するに至った。な お本発明で多次元とは 3次元以上の高次元を意味する。
[0023] 本発明によれば、（l) n次元 FPGAのスィッチトポロジーを m次元の集積回路に埋 め込んで実現することを特徴とする FPGAの設計方法、ここで、 m、 nはいずれも自然 数であり、 m<nの関係がある。（2)m= 2、 n= 3又は 4である上記（1)に記載の FPG Aの設計方法、 (3) n次元 FPGAのスィッチトポロジーを m次元の集積回路に埋め込 んでなる FPGAからなる半導体集積回路、（4) n= 3、 m= 2である上記（3)に記載の 半導体集積回路、（5) n=4、m= 2である上記 (3)に記載の半導体集積回路、（6) 上記（3)に記載の FPGAからなる半導体集積回路であって、各軸方向の配線チヤネ ルが多種長の配線を含む FPGAからなる半導体集積回路、（7)上記（3)に記載の F PGA力もなる導体集積回路であって、各軸方向の配線チャネルが長尺の配線を含 む FPGAからなる半導体集積回路、（8)上記（3)に記載の FPGAからなる導体集積 回路において、近接する各軸方向の配線チャネルの端点同士を接続してなる FPG A力 なる半導体集積回路、（9)上記 (3)に記載の FPGAからなる導体集積回路で あって、各基本ブロックが階層構造を持つ FPGAからなる半導体集積回路、（10)上 記 (4)に記載の FPGAからなる導体集積回路において、同一 x—y位置に存在する 基本ブロックを 1つのサブリージョンとして 2次元状に形成し、 z方向の接続を施し，こ れらのサブリージョンを 2次元配列状に並べ，横方向に並ぶサブリージョンの同一 z位 置に存在する基本ブロック間に X方向の接続を，縦方向に並ぶサブリージョンの同一 z位置に存在する基本ブロック間に y方向の接続を施すことによって実現される FPG A力 なる半導体集積回路、（11)上記 (5)に記載の FPGAからなる半導体集積回 路において、同一 u—v位置に存在する基本ブロックを 1つのサブリージョンとして 2次 元配列状に形成し、横方向に並ぶ基本ブロック間に X方向の接続を、縦方向に並ぶ 基本ブロック間に y方向の接続を施し、これらのサブリージョンを 2次元配列状に並べ 、横方向に並ぶサブリージョンの同一 X— y位置に存在する基本ブロック間に u方向 の接続を、縦方向に並ぶサブリージョンの同一 x—y位置に存在する基本ブロック間 に V方向の接続を施すことによって実現される FPGAからなる半導体集積回路、（12 )上記（10)に記載の FPGAからなる半導体集積回路において、各サブリージョンに お!ヽて z方向の配線チャネルの下端と上端を接続してなる FPGAからなる半導体集 積回路、（13)上記（10)に記載の FPGAからなる半導体集積回路において、サブリ 一ジョンを、 z方向に隣接する基本ブロック同士が隣接するように並べ 2次元状に形 成して実現される FPGA力 なる半導体集積回路、（14)上記（11)に記載の FPGA 力もなる半導体集積回路において、第 1のサブリージョンの y方向の配線チャネルの 下端と、第 1のサブリージョンの下方向に隣接する第 2のサブリージョンの y方向の配 線チャネルの上端を接続して実現される FPGA力 なる半導体集積回路、（15)上記 (11)に記載の FPGAからなる半導体集積回路において、第 1のサブリージョンの X方 向の配線チャネルの右端と，第 1のサブリージョンの右方向に隣接する第 2のサブリ 一ジョンの X方向の配線チャネルの左端を接続して実現される FPGAからなる半導体 集積回路、（16)上記（13)に記載の FPGAからなる半導体集積回路において、サブ リージョンを、基本ブロックを縦方向に直線的に並べることによって形成して実現され る FPGA力 なる半導体集積回路、（17)上記（13)に記載の FPGAからなる半導体 集積回路において、サブリージョンを、基本ブロックを少なくとも一度 z軸を折り曲げて 並べることによって形成して実現される FPGA力 なる半導体集積回路、（18)上記（ 16)に記載の FPGAからなる半導体集積回路において、第 1のサブリージョンの z方 向の配線チャネルの下端と、下方向に隣接する第 2のサブリージョンの z方向の配線 チャネルの上端を接続して実現される FPGAカゝらなる半導体集積回路、が提供され る。
[0024] 本発明は、論理ブロックの構造、論理ブロックとスィッチマトリックスとの間の接続な どについて特に限定しない。また、論理ブロックが、メモリや乗算器などの機能ュ-ッ トを持つブロックで置き換えられたものもまた本発明に含まれる。
[0025] n次元 FPGA (n力 以上の場合は仮想的な存在であるが）は、各軸方向にアレイ状 に整列した基本ブロックが n次元格子状の配線によって接続されるものとする。
[0026] n次元 FPGAのスィッチトポロジーを持つ FPGAは、その FPGAの基本ブロックを 構成するスィッチマトリックスに各軸の正方向、負方向を合わせて 2n方向の配線チヤ ネルが接続され、第 1の方向の配線チャネルの少なくとも 1つの配線トラックから第 1 の方向以外のすべての 2n— 1方向の配線チャネルのそれぞれ少なくとも 1つの配線 トラックに信号を伝播させるためのスィッチが存在する。
[0027] 本発明にお 、て方向を表現するのに用いる「縦」と「横」は交換可能であるとする。
また、軸を表現するのに用いる X, y, u, V, zなどもまた交換可能であるとする。
[0028] 本発明は、高次元のスィッチトポロジーを持つ FPGAをより低次のチップへ埋め込 むことを特徴とする。このことにより、 FPGAは規模が大きくなるほど論理ブロック間を 接続するスィッチの段数や、 FPGAに設けるスィッチの数が増加すると 、う問題を抑 制し、性能を大きく改善することができる。特に、 2次元チップ構造に埋め込んだ場合 には、製造はきわめて容易となり、歩留まりも改善し、かつ製造コストも経済的である 高集積度の FPGAを提供することが可能となる。また、本発明の配線アーキテクチャ を実現するための配線プロセスも通常の 2次元チップで用いられるプロセスと同一で ある。し力も 2次元構造のため放熱性は 2次元の FPGAと同様であり、 3次元構造に おける蓄熱による弊害の心配はない。更に、本発明では 4次元以上のスィッチトポロ ジーを持つ FPGAを 2次元チップに埋め込むことや、 3次元集積技術を用いる実際 の 3次元チップに埋め込むことも可能である。 3次元集積技術が発展し、十分な集積 度を持つ 3次元 FPGAが実現される場合でも、超高集積の FPGAを実現する場合に は 4次元以上のスィッチトポロジーを 3次元チップに埋め込むことが有効となる。
[0029] FPGAの論理集積度 ·動作速度に最も影響を与えるのは金属配線ではなぐスイツ チであるため、 3次元 FPGAのスィッチのトポロジーを 2次元チップに埋め込むことは 、論理ブロック間の通過スィッチ段数の減少や、 FPGAに必要なスィッチ数の減少と いった 3次元 FPGAの利点を実現することができる。
[0030] また、さらに大規模な FPGAを実現する場合 4次元以上のスィッチトポロジーを持 つ FPGAが有利であると考えられる。本発明は 4次元以上のスィッチトポロジーを持 つ FPGAも含む。
[0031] 本発明によれば、大規模 FPGAを実現する際の配線領域が増大する問題が解決 され、 1億ゲート規模以上の FPGAの実現を可能とし、ルーター、 SANやブレードサ 一バーなどのネットワーク '通信分野、医療用'産業用画像機器などの映像分野、 D VD— RWプレーヤー ·液晶テレビなどのデジタル家電や携帯デジタル機器などのよ り幅広い用途に利用されるようになり、 FPGAの巿場の拡大を可能とする。
[0032] 以下、本発明の作用について更に詳しく記載する。 3次元 FPGAではスィッチマトリ ックスを構成するトランジスタの数が減少するため、論理密度が大幅に向上する。こ れは、 3次元集積回路技術ではなぐ 3次元 FPGAのスィッチのトポロジーが優れて いるためである。したがって、 3次元 FPGAのスィッチのトポロジーを 2次元チップに 埋め込むことで、 3次元 FPGAと同様にスィッチマトリックスを構成するトランジスタの 数を減らすことができる。また、 3次元 FPGAのスィッチのトポロジーを 2次元に埋め 込んだことによって、垂直方向の配線がすべて水平方向に展開することになり、金属 配線の密度が増加する。通常、 FPGAにおいては金属配線の密度はトランジスタの 密度に比較してかなりの余裕があり、また、金属配線は多層配線によって実現され、 今後も層数が増えることから金属配線の密度はさらに減少する。したがって、一般的 な 2次元 FPGAでは多層配線を有効に利用することができない。本発明は多層配線 を有効に利用することができる。
[0033] 本発明は、 3次元集積回路技術を必要とする 3次元 FPGAとは異なり、従来の集積 回路技術を用いて実現することができるため製造上の問題がない。
[0034] 本発明の有効な実現形態の一つとして 2次元チップとして実現される場合には放熱 が容易である。
[0035] 3次元 FPGAは集積度が向上するほど、 2次元 FPGAに比較した性能向上が著し くなる。ここで、さらに高集積の FPGAにおいては、 4次元以上の FPGAのスィッチの トポロジーを 2次元に埋め込んで利用することが有効である。
[0036] (19)また、本発明のプログラマブルデバイスは、複数の基本ブロックと、前記各基 本ブロックに設けられたスイッチング素子とを備え、前記基本ブロック同士がそれぞれ のスイッチング素子を介して接続されて ヽるプログラマブルデバイスであって、前記複 数の基本ブロックのうちの少なくとも一部のものは、行列状に配置されるとともに、行 方向及び列方向に沿って順次接続されてなる基本ブロック行列を複数構成しており 、前記複数の基本ブロック行列の間において互いに対応する行列位置に位置する 基本ブロック同士が互いに接続されているとともに、前記複数の基本ブロック行列は 平面的に配置されている。
[0037] 上記プログラマブルデバイスとは、 FPGAのように論理機能を任意に設定可能な回 路であり、 FPGA以外にも、 FPGAにおける論理ブロックの代わりに加算器、乗算器 、メモリなどを含んで構成される回路も含まれる。また、上記基本ブロックとは、プログ ラマブルデバイスを構成する基本単位であり、スィッチマトリックス、機能回路、上記ス イッチマトリックスと上記機能回路とを接続する配線束、上記スィッチマトリックスと他 の基本ブロックのスィッチマトリックスとを接続する配線束を備えるものである。
[0038] 上記スィッチマトリックスとは、このスィッチマトリックスに接続されている配線間の信 号経路を接続又は切断する機能を有する複数のスィッチによって構成されており、各 スィッチは記憶素子又は各スィッチ自体の有する記憶機能に基づ!、てその接続又は 切断状態が設定されるものである。
[0039] 上記機能回路とは、所定の演算機能を果たす回路である。上記機能回路には、論 理ブロックや、加算器、乗算器、メモリなどが含まれる。また、上記機能回路は、記憶 素子又は当該機能回路自体の有する記憶機能に基づいて、当該機能回路の機能 が設定されるものであってもよい。また、上記機能回路は、当該機能回路の属する基 本ブロック内に階層状に構成された下位階層の基本ブロックを備えていてもよい。
[0040] なお、上記配線束は、信号を伝搬するための複数の配線の集合である。
[0041] そして、上記の構成では、プログラマブルデバイスを構成する複数の基本ブロック のうちの少なくとも一部のものは、行列状に配置されるとともに、行方向及び列方向に 沿って順次接続されてなる基本ブロック行列を複数構成している。したがって、各基 本ブロック行列は、従来の 2次元 FPGAに備わって!/、た 2次元配列状に並べられた 基本ブロックに相当する機能を果たすことができる。
[0042] また、上記の構成では、複数の基本ブロック行列の間において互いに対応する行 列位置に位置する基本ブロック同士が互いに接続されている。これにより、上記の構 成では、従来の 3次元 FPGAと同じぐ従来の 2次元 FPGAと比較して、基本ブロック 間の接続をより少ない数のスィッチマトリックスを経由により実現することができるよう になるとともに、論理密度の向上を図ることができる。
[0043] さらに、上記の構成では、複数の基本ブロック行列は平面的に配置されている。こ れにより、上記の構成では、形成が困難である微細な垂直方向の配線を形成する必 要がなくなることから、従来の 3次元 FPGAと比較して製造が容易になるとともに、従 来の 3次元 FPGAにおける放熱性の問題も抑制することができる。
[0044] 以上のように、上記の構成では、従来の 2次元及び 3次元 FPGAそれぞれの問題 点を解消することができる。
[0045] (20)また、本発明のプログラマブルデバイスは、上記（19)のプログラマブルデバィ スにおいて、前記各基本ブロック行列を構成する基本ブロックは、所定の領域にひと まとまりに配置しておくことができる。
[0046] (21)あるいは、本発明のプログラマブルデバイスは、上記（19)のプログラマブル デバイスにお 、て、前記複数の基本ブロック行列の間にお 、て互いに対応する行列 位置に位置する基本ブロックは、所定の領域にひとまとまりに配置されて 、てもよ!/、。
[0047] (22)また、本発明のプログラマブルデバイスは、上記（19)のプログラマブルデバィ スにお 、て、前記複数の基本ブロック行列の間にお 、て互いに対応する行列位置に 位置する基本ブロック同士の接続は、 1次元的な接続であってもよい。
[0048] 上記の構成では、各基本ブロック行列内の 2次元的な接続に対して、複数の基本 ブロック行列の間において互いに対応する行列位置に位置する基本ブロック同士の
1次元的な接続が加わることにより、基本ブロック同士を 3次元的に接続することがで きる。
[0049] (23)また、本発明のプログラマブルデバイスは、上記（19)のプログラマブルデバィ スにお 、て、前記複数の基本ブロック行列の間にお 、て互いに対応する行列位置に 位置する基本ブロック同士の接続は、 2次元的な接続であってもよ 、。
[0050] 上記の構成では、各基本ブロック行列内の 2次元的な接続に対して、複数の基本 ブロック行列の間において互いに対応する行列位置に位置する基本ブロック同士の
2次元的な接続が加わることにより、基本ブロック同士を 4次元的に接続することがで きる。
図面の簡単な説明
[0051] [図 la]図 laは、 FPGAの基本ブロックを示す平面図である。
[図 lb]図 lbは、 FPGAのスィッチマトリックスのトポロジーを示す概略図である。
[図 2]図 2は、論理ブロックの一例を示す図である。
[図 3]図 3は、スィッチマトリックス内部のスィッチの一例を示す図である。
[図 4]図 4は、基本ブロックを並べて実現した FPGAを示す図である。
[図 5]図 5は、 3次元 FPGAの基本ブロックの平面図である。
[図 6a]図 6aは、 3次元 FPGAのスィッチマトリックス部の立体図である。
[図 6b]図 6bは、 3次元 FPGAのスィッチマトリックスのトポロジーを示す概略図である
[図 7]図 7は、図 6aのスィッチマトリックスを 3次元方向に配置した 3次元 FPGAの一部 を示す図である。
[図 8]図 8は、 3次元 FPGAを層ごとに 2次元チップに埋め込んだ FPGAを示す図で ある。
[図 9]図 9は、 3次元 FPGAを層ごとに 2次元チップに埋め込み、 z方向の配線の端を 接続した FPGAを示す図である。
[図 10]図 10は、 3次元 FPGAを z軸方向に隣接する基本ブロックごとに 2次元チップ に埋め込んだ FPGAを示す図である。
[図 11]図 11は、 3次元 FPGAを z軸方向に隣接する基本ブロックごとに 2次元チップ に埋め込み、 z方向の配線の端を接続した FPGAを示す図である。
[図 12]図 12は、 4次元 FPGAを X— y平面ごとに 2次元チップに埋め込んだ FPGAの 一例における、基本ブロック間の接続を示す図である。
[図 13]図 13は、 4次元のスィッチマトリックスのトポロジーの概略図である。
[図 14]図 14は、図 12の FPGAの隣接 x—y平面間の x、 y軸の端を接続した FPGAの 一部を示す図である。
[図 15]図 15は、 3次元 FPGAを z軸方向に隣接する基本ブロックを縦方向に並べて 配置することで 2次元チップに埋め込んだ FPGAを示す図である。
[図 16]図 16は、 3次元 FPGAを z軸方向に隣接する基本ブロックを縦方向に並べて 配置することで、 2次元チップに埋め込んだ FPGAを示す図である。
[図 17a]図 17aは、図 11の埋め込み方法を実現するためのレイアウトタイルを示した 図である。
[図 17b]図 17bは、図 11の FPGAを構成する 1つの領域を示した図である。
[図 18a]図 18aは、図 16の埋め込み方法を実現するためのレイアウトタイルを示した 図である。
[図 18b]図 18bは、図 16の FPGAを構成する 1つの領域を示した図である。
[図 19a]図 19aは、図 12の埋め込み方法を実現するためのレイアウトタイルを示した 図である。
[図 19b]図 19bは、図 12の FPGAを構成する 1つの領域を示した図である。
[図 20]図 20は、 5次元又は 6次元のスィッチのトポロジーを 2次元チップに埋め込ん で構成される FPGAを示した図である。
[図 21a]図 21aは、 2次元のスィッチトポロジーを示した図である。
[図 21b]図 21bは、 3次元のスィッチトポロジーを示した図である。
[図 21c]図 21cは、 4次元のスィッチトポロジーを示した図である。 [図 22]図 22は、 LUT集積度に対する基本ブロックあたりの所要スィッチ数を示したグ ラフである。
[図 23]図 23は、 3次元チップにより構成される FPGAを示した図である。
発明を実施するための最良の形態
[0052] 以下、本発明の実施の形態について図を用いて説明する。ただし、本発明はこれ らの具体例に限定されるものではな 、。
[0053] なお、以下の説明では、上記背景技術の欄において図 5、図 6a、図 6b、図 7に基 づ 、て説明した 3次元 FPGAの構成部材と同等の機能を有する構成部材につ 、て は、同一の符合を用いることとし、その説明を省略する。また、以下において新たに 説明する構成部材についても、互いに同等の機能を有する構成部材については、同 一の符合を用いることとし、重複する説明を省略する。
[0054] 〔3次元 FPGAを 2次元チップに埋め込んだ構成（1)〕
図 8は、 3行 3列 4層力 なる 3次元 FPGAを 2次元チップに埋め込んで構成される F PGA8を示している。この FPGA8では、互いに合同の関係にある矩形の領域をそれ ぞれ有する第 1層 801〜第 4層 804が、 2次元的に時計回りに配置されている。なお 、図 8の FPGA8では、第 1層 801〜第 4層 804は、 2次元的に配置されているため実 際には層状に配置されているわけではないが、説明の便宜上、これらを「層」と称して いる。層間を接続する配線チャネル 506は、第 1層 801と第 2層 802との間、第 2層 8 02と第 3層 803との間、第 3層 803と第 4層 804との間、というように隣接する層間を、 各層内で同じ位置 (すなわち同一行かつ同一列）にある基本ブロック同士を接続する 。より多くの層からなる場合も、各層を 2次元平面状に並べて同様に接続すればよい 。その際、チップの縦横比が小さくなるように、各層をおりたたんで並べることが望まし い。また、図 8の埋め込み方法において、第 1層 801と第 4層 804とは 3次元 FPGAの 垂直方向の配線チャネルの端点であるが、 FPGA8においては第 1層 801と第 4層 8 04と力隣接して 、るため、これらの間を容易に接続できる。
[0055] ここで、 FPGA8を構成する各基本ブロック 510は、図 5に示した基本ブロックと同じ ぐスィッチマトリックス 501、可変論理素子及び記憶素子からなる論理ブロック 502、 スィッチマトリックス 501と論理ブロック 502とを接続する配線 505、及び配線チャネル 503 · 504· 506を備えて!/ヽる。但し、 FPGA8で ίま、酉己線チヤネノレ 506 ίま、 2次元的 に配置された第 1層 801〜第 4層 804の間を接続するものであるため、チップに対し て水平方向に延びている。
[0056] 図 9は、 3行 3列 4層力もなる 3次元 FPGAを 2次元チップに埋め込む FPGA8にお いて、第 1層 801と第 4層 804との間を配線チャネル 901により接続し、垂直方向の 配線がループする形に構成された FPGA9を示している。このようにすることで、チッ プ上の配線領域を図 8の構造より有効に使うことができる。
[0057] 以上のように、 FPGA8 ' 9では、基本ブロックが行列状に配置されるとともに、行方 向及び列方向に沿つて順次接続されてなる第 1層 801〜第 4層 804 (これらをそれぞ れ「基本ブロック行列」と称する）を構成している。したがって、各基本ブロック行列は 、従来の 2次元 FPGAに備わっていた 2次元配列状に並べられた基本ブロックに相 当する機能を果たすことができる。
[0058] そして、上記複数の基本ブロック行列の間において互いに対応する行列位置（同 一行かつ同一列）に位置する基本ブロック同士が互いに接続されている。これにより 、 FPGA8 ' 9では、従来の 3次元 FPGAと同じぐ従来の 2次元 FPGAと比較して、基 本ブロック間の接続をより少ない数のスィッチマトリックスを経由により実現することが できるようになるとともに、論理密度の向上を図ることができる。
[0059] さらに、上記複数の基本ブロック行列は平面的に配置されている。これにより、 FPG
A8 · 9では、形成が困難である微細な垂直方向の配線を形成する必要がなくなること から、従来の 3次元 FPGAと比較して製造が容易になるとともに、従来の 3次元 FPG
Aにおける放熱性の問題も抑制することができる。
[0060] 以上のように、 FPGA8 ' 9では、従来の 2次元及び 3次元 FPGAそれぞれの問題点 を解消することができる。
[0061] なお、 FPGA8 · 9では、上記各基本ブロック行列を構成する基本ブロックは、所定 の領域 (第 1層 801〜第 4層 804)にひとまとまりに配置されて 、る。
[0062] また、 FPGA8 ' 9では、上記複数の基本ブロック行列の間において互いに対応する 行列位置に位置する基本ブロック同士の接続は、 1次元的な接続である。この構成 では、各基本ブロック行列内における 2次元的な接続に対して、 1次元的な接続が加 わることにより、基本ブロック同士を 3次元的に接続することができる。
[0063] 〔3次元 FPGAを 2次元チップに埋め込んだ構成 (2)〕
図 10は、図 8の FPGA8又は図 9の FPGA9のように層単位で埋め込む例とは異な り、各層で同じ位置 (すなわち同一行かつ同一列）にある基本ブロックを 1つの領域に まとめて 2次元配列状に並べる埋め込み方法により構成される FPGA10を示してい る。この FPGA10では、例えば、領域 1010は、各層で右上角に存在した基本ブロッ クを並べたものである。つまり、基本ブロック 1001〜1004は、図 8の FPGA8におけ る第 1層 801〜第 4層 804それぞれにおける右上角の基本ブロック 510が、領域 101 0内において 2次元的に時計回りに配置されたものであり、隣接する層間を接続する 配線チャネル 506が存在する。より多くの層力もなる場合、領域 1010内部の基本ブ ロックはチップの縦横比が小さくなるように、折りたたんで並べる。
[0064] 図 11は、図 9の埋め込み方法と同様、配線チャネル 1101により基本ブロック 1001 と基本ブロック 1004との間を接続し、垂直方向の配線チャネルをループさせる形に 形成した FPGA11を示して 、る。このようにすることでチップ上の配線領域を図 10の 構造よりも有効に利用することができる。
[0065] 図 10及び図 11のような埋め込み方法は、図 8及び図 9のような埋め込み方法に比 較して、配線密度が増加しにくいという利点がある。この利点により配線によりチップ 面積が増大するという問題が避けられる。
[0066] 以上のように、 FPGAlO' l lでは、領域 1010において例えば右上の基本ブロック に注目し、他の領域についても同じく右上の基本ブロックに注目すると、これら注目し た基本ブロックは、行列状に配置されるとともに、行方向及び列方向に沿って順次接 続されていることになる。このことは、各領域における右下、左上、及び左下それぞれ の基本ブロックに注目した場合でも同じである。このように、行列状に配置されるととも に、行方向及び列方向に沿って順次接続されて 、る基本ブロックの集合をそれぞれ 「基本ブロック行列」と称すると、各基本ブロック行列は、従来の 2次元 FPGAに備わ つていた 2次元配列状に並べられた基本ブロックに相当する機能を果たすことができ る。
[0067] そして、上記複数の基本ブロック行列の間において互いに対応する行列位置（同 一行かつ同一列）に位置する基本ブロック同士が互いに接続されている。これにより
、 FPGAlO' l lでは、従来の 3次元 FPGAと同じぐ従来の 2次元 FPGAと比較して 、基本ブロック間の接続をより少ない数のスィッチマトリックスを経由により実現するこ とができるようになるとともに、論理密度の向上を図ることができる。
[0068] さらに、上記複数の基本ブロック行列は平面的に配置されている。これにより、 FPG Α10· 11では、形成が困難である微細な垂直方向の配線を形成する必要がなくなる ことから、従来の 3次元 FPGAと比較して製造が容易になるとともに、従来の 3次元 F PGAにおける放熱性の問題も抑制することができる。
[0069] 以上のように、 FPGA10' 11では、従来の 2次元及び 3次元 FPGAそれぞれの問 題点を解消することができる。
[0070] なお、 FPGA10' 11では、上記複数の基本ブロック行列の間において互いに対応 する行列位置に位置する基本ブロックは、所定の領域 (例えば領域 1010)にひとまと まりに配置されている。
[0071] また、 FPGA10' 11では、上記複数の基本ブロック行列の間において互いに対応 する行列位置に位置する基本ブロック同士の接続は、 1次元的な接続である。この構 成では、各基本ブロック行列内における 2次元的な接続に対して、 1次元的な接続が カロわることにより、基本ブロック同士を 3次元的に接続することができる。
[0072] 〔3次元 FPGAを 2次元チップに埋め込んだ構成 (3)〕
図 15は、 3行 5列 4層力 なる 3次元 FPGAを、 2次元チップに埋め込む FPGA15 を示している。図 10の FPGA10と同様、各層で同じ位置にある基本ブロックを 1つの 領域にまとめて配置する力 FPGA10とは異なり、 FPGA15では各層で同じ位置に ある基本ブロック 1001〜 1004を領域（z平面） 1510内で縦方向に直線的に並べて いる。このようにすると、縦横比が大きくなり実装効率が悪くなるが、行数、層数を減ら すことで縦横比を小さくすることが可能である。
[0073] 図 16は、図 15の FPGA15に対して、領域 1510と領域 1520との間を配線チヤネ ル 1601によって接続して構成した FPGA16を示して!/、る。このようにすることでチッ プ上の配線領域を図 15の構造よりも有効に利用することができる。
[0074] 以上のように、 FPGA15 ' 16では、領域 1510において例えば一番上の基本ブロッ クに注目し、他の領域についても同じく一番上の基本ブロックに注目すると、これら注 目した基本ブロックは、行列状に配置されるとともに、行方向及び列方向に沿って順 次接続されていることになる。このことは、各領域における上から二番目、上から三番 目、及び一番下それぞれの基本ブロックに注目した場合でも同じである。このように、 行列状に配置されるとともに、行方向及び列方向に沿って順次接続されている基本 ブロックの集合をそれぞれ「基本ブロック行列」と称すると、各基本ブロック行列は、従 来の 2次元 FPGAに備わっていた 2次元配列状に並べられた基本ブロックに相当す る機能を果たすことができる。
[0075] そして、上記複数の基本ブロック行列の間において互いに対応する行列位置（同 一行かつ同一列）に位置する基本ブロック同士が互いに接続されている。これにより 、 FPGA15 ' 16では、従来の 3次元 FPGAと同じぐ従来の 2次元 FPGAと比較して 、基本ブロック間の接続をより少ない数のスィッチマトリックスを経由により実現するこ とができるようになるとともに、論理密度の向上を図ることができる。
[0076] さらに、上記複数の基本ブロック行列は平面的に配置されている。これにより、 FPG Α15 · 16では、形成が困難である微細な垂直方向の配線を形成する必要がなくなる ことから、従来の 3次元 FPGAと比較して製造が容易になるとともに、従来の 3次元 F PGAにおける放熱性の問題も抑制することができる。
[0077] 以上のように、 FPGA15 ' 16では、従来の 2次元及び 3次元 FPGAそれぞれの問 題点を解消することができる。
[0078] なお、 FPGA15 ' 16では、上記複数の基本ブロック行列の間において互いに対応 する行列位置に位置する基本ブロックは、所定の領域 (例えば領域 1510)にひとまと まりに配置されている。
[0079] また、 FPGA15 ' 16では、上記複数の基本ブロック行列の間において互いに対応 する行列位置に位置する基本ブロック同士の接続は、 1次元的な接続である。この構 成では、各基本ブロック行列内における 2次元的な接続に対して、 1次元的な接続が カロわることにより、基本ブロック同士を 3次元的に接続することができる。
[0080] 〔4次元 FPGAを 2次元チップに埋め込んだ構成〕
図 12は、 4次元のスィッチのトポロジーを 2次元チップに埋め込んで構成される FP GA12を示している。この FPGA12は、 4次元のトポロジーをもつスィッチマトリックス（ 後述する図 13参照）を備えた基本ブロック 1205により構成されている。以下では、 4 次元に対応する 4つの軸を x、 y、 u、 vと表記する。図 12の FPGA12は、 x— y方向に 4 X 4、 u— V方向に 3 X 3の合計 144の基本ブロックによって構成される。ここで、配 線チャネル 1201は y方向、配線チャネル 1202は X方向、配線チャネル 1203は v方 向、配線チャネル 1204は u方向の配線チャネルである。図 12では、 1つのスィッチマ トリックスの周辺の配線チャネルのみ示している力 その他のスィッチマトリックスも同 様である。 x、 y軸方向の配線チャネル 1201 · 1202は、 x— y平面（領域） 1206内の スィッチマトリックスを接続する。各 X— y平面を 2次元平面状に並べ u— V平面を形成 する。 u— V平面において隣接する X— y平面の間は、 u—v軸方向の配線チャネル 12 03 · 1204力接続する。つまり、配線チャネル 1203 · 1204は、 2つの x— y平面間の スィッチマトリックスのうち、同じ x—y位置（すなわち同一行かつ同一列）にあるもの同 士を接続する。
[0081] 図 13は、 4次元のスィッチマトリックス 13のトポロジーを示している。図 13は、配線 チャネル 1204a、つまり、 u軸方向の配線チャネルの左側から、各軸方向の配線チヤ ネノレ 120 la' 1201b' 1202a' 1202b ' 1203a' 1203b ' 1204bへの接続を示したも のである。矢印は接続がある方向を示しており、各軸方向へ接続が存在する。ここで は 1方向力もの接続のみ示している力 他の軸のどちら側力も見た場合も同様である 。このように 4次元のスィッチマトリックス 13では、 7方向の配線チャネルを接続するス イッチが存在するため、 2次元や 3次元のスィッチマトリックスに比較して、トラックあた りのスィッチ数が増加することになる。しかし、超大規模の FPGAにおいては、配線チ ャネルのトラック数の増加が少なくなり結果的にトランジスタ数を低減できる。
[0082] 図 9や図 11においては、 z方向の配線チャネルの端同士をループする形で接続し ている。そのほかにも、図 12においては、 u—v平面上で隣接する x—y平面の境界 で、 x、 y方向の配線チャネルの端同士を接続することができる。図 14は、 x—y平面 1 206の境界と、 x、 y方向の配線チャネルを示しており、配線チャネル 1401によって X 、 y方向の配線チャネルの端同士が接続されている。どのような埋め込み方法でも、 各軸方向の配線チャネルの端が近接している場合には、これを接続することで、あま りスィッチを増加させることなく、配線の柔軟性を高めることができる。
[0083] 以上のように、 FPGA12では、例えば領域 1206において、基本ブロックが行列状 に配置されるとともに、行方向及び列方向に沿って順次接続されている。さらに FPG A12では、上記領域 1206と同じ構成の領域が 3 X 3の行列状に配置されている。こ れら領域をそれぞれ「基本ブロック行列」と称すると、各基本ブロック行列は、従来の 2 次元 FPGAに備わっていた 2次元配列状に並べられた基本ブロックに相当する機能 を果たすことができる。
[0084] そして、上記複数の基本ブロック行列の間において互いに対応する行列位置（同 一行かつ同一列）に位置する基本ブロック同士が互いに接続されている。これにより 、 FPGA12では、従来の 3次元 FPGAと同じぐ従来の 2次元 FPGAと比較して、基 本ブロック間の接続をより少ない数のスィッチマトリックスを経由により実現することが できるようになるとともに、論理密度の向上を図ることができる。
[0085] さらに、上記複数の基本ブロック行列は平面的に配置されている。これにより、 FPG
A12では、形成が困難である微細な垂直方向の配線を形成する必要がなくなること から、従来の 3次元 FPGAと比較して製造が容易になるとともに、従来の 3次元 FPG
Aにおける放熱性の問題も抑制することができる。
[0086] 以上のように、 FPGA12では、従来の 2次元及び 3次元 FPGAそれぞれの問題点 を解消することができる。
[0087] なお、 FPGA12では、上記各基本ブロック行列を構成する基本ブロックは、所定の 領域 (例えば領域 1206)にひとまとまりに配置されて 、る。
[0088] また、 FPGA12では、上記複数の基本ブロック行列の間において互いに対応する 行列位置に位置する基本ブロック同士の接続は、 u、 V方向の 2次元的な接続である
。この構成では、各基本ブロック行列内における x、 y方向の 2次元的な接続に対して
、 u、 V方向の 2次元的な接続が加わることにより、基本ブロック同士を 4次元的に接続 することができる。
[0089] 〔比較構成との対比〕
一般的な FPGAと同様に、各軸方向の配線チャネルに多種長の配線を混在させる こと、あるいは、各基本ブロック内部で、特許文献 6, 7, 11や特許文献 4, 10に見ら れる階層構造を構成することもまた効果的である。
[0090] これらの、 3次元や 4次元のスィッチのトポロジーを 2次元に埋め込んだ構造は、サ ブリージョンとスーパーリージョンに分けると、特許文献 6, 7, 11や特許文献 4, 10と 同様に、階層構造とみなすこともできる。すなわち、図 8、図 9や図 12は x—y平面方 向に並ぶ基本ブロック（図 8及び図 9では第 1〜第 4層 801〜804それぞれの内部に 配置された基本ブロック、図 12では各領域 1206の内部に配置された基本ブロック） をサブリージョンとする階層構造であり、図 10、図 11や図 15、図 16は z軸方向に並 ぶ基本ブロック（図 10及び図 11では各領域 1010の内部に配置された基本ブロック 、図 15及び図 16では各領域 1510の内部に配置された基本ブロック）をサブリージョ ンとした階層構造である。以下では、階層構造という観点から、本発明の独自性につ いて述べる。
[0091] 特許文献 6, 7, 11では、サブリージョン内部の論理エレメント同士の接続や各論理 エレメントからスーパーリージョンの配線チャネルへの接続も、すべての論理エレメン トが等価に接続され、マッピングツールが論理エレメントのサブリージョン内部での配 置を考慮する必要がなぐマッピングツールを簡単ィ匕できるという利点がある。しかし 、サブリージョンのサイズを大きくすると、スィッチ数が大幅に増大する問題がある。
[0092] 特許文献 4, 10では、サブリージョン内部は 2次元配列状になっており、一見すると 、図 12の様子に似ている。しかしながら、スーパーリージョンの配線チャネルはサブリ 一ジョンとサブリージョンの隙間に格子状に存在しており、サブリージョンからスーパ 一リージョンの配線チャネルへの接続はサブリージョンの辺縁部に限られている。こ の構造では、サブリージョンとスーパーリージョンの接続に多くのスィッチが必要となり 、やはり、大規模なサブリージョンを構成するには不向きである。また、現在は多層配 線が用いられるため、このようにスーパーリージョンの配線をサブリージョンの辺縁部 に限定する利点はない。
[0093] 本発明の構造ではサブリージョン内部の各論理エレメント（基本ブロック）のそれぞ れにスィッチマトリックスが存在し、これはスーパーリージョンのスィッチマトリックスも兼 ねている。サブリージョン内部では、各軸方向で隣接する論理エレメントのスィッチマ トリックス間にのみ接続があり、スーパーリージョンの配線チャネルも、各サブリージョ ン内で同じ位置に存在する論理エレメントのスィッチマトリックス間を接続するようにな つており、サブリージョン間がより密に結合されるため、サブリージョンのサイズが大き くなつてもスィッチ数が増加しにくい。
[0094] 意図的にサブリージョンとスーパーリージョンに分けることができないような埋め込み 方法も考えられる。
[0095] 〔レイアウトタイルの構成〕
5次元以上のトポロジーを持つ FPGAの 2次元への埋め込みも 3次元、 4次元の埋 め込みを応用すれば容易に実現できる。
[0096] 奇数次元トポロジーの 2次元チップへの埋め込みは、レイアウトする上で困難が伴う 。たとえば、 3次元トポロジーの 2次元チップへの埋め込み例においては、図 15及び 図 16の埋め込み方法では同一のタイルを繰り返し並べることによって容易に実現で きる力 図 8及び図 9並びに図 10及び図 11の埋め込み方法では若干困難である。
[0097] なお、タイル又はレイアウトタイルとは、アレイを構成する単位矩形領域であり、基本 ブロックを構成する回路を 2次元矩形領域にレイアウトしたものである。
[0098] 図 17aは、図 11に示した FPGA11の埋め込み方法を実現するための基本ブロック のレイアウトタイル 1701を示している。図 17bは、レイアウトタイル 1701と、それに似 たレイアウトタイル 1702〜1704を並べることにより形成される図 10の領域 1010を示 したものである。図 11の埋め込みは、図 17bに示した領域 1010を 2次元配列状に並 ベることで実現される。図 17bのレイアウトタイル 1701〜1704は、それぞれ若干配 線チャネル 503 · 504の配線の並び方（レイアウト）が異なっており、それぞれの設計 を微妙に変更する必要がある。アレイサイズを大きくすると、領域 1010内部は 1次元 の接続を持つより多くの基本ブロックが折りたたまれて配置され、レイアウトタイルの設 計が一層面倒になる。
[0099] これに対して、図 18aは、図 16に示した FPGA16の埋め込み方法を実現するため の基本ブロックのレイアウトタイル 1801を示している。図 18bは、レイアウトタイル 180 1を 4つ並べることにより形成される図 16の領域 1510を示したものである。図 16の埋 め込みは、図 18bに示した領域 1510を 2次元配列状に並べることで実現される。ここ では、すべてのタイルが同一のレイアウトタイル 1801を並べることで容易に実現でき る。
[0100] 図 15及び図 16の埋め込みは同一のレイアウトタイルを並べることで実現できるが、 縦横比を小さくするためには、図 15及び図 16の例では X方向の基本ブロック数を多 くし、 y、 z方向の基本ブロック数を少なくする必要がある。しかし、配線可能性の観点 力 は、各軸方向に並ぶ基本ブロックの数は同一、すなわち、立方体に近いことが好 ましい。この点に関して、図 15及び図 16の埋め込み方法と、図 10及び図 11の埋め 込み方法との中間的な埋め込み方法が考えられる。すなわち、領域 1510内部を少 ない回数折りたたみ、同時に y、 z方向の基本ブロック数を若干少なくすることで、チッ プ全体の縦横比を小さくし、かつ、立方体に近いアレイを作成する方法である。この 場合、折りたたむ回数が少なくなるので、レイアウトタイルの設計は比較的容易になる 。ただし、各軸方向の基本ブロック数、配線チャネルトラック数、領域 1510内での折り たたみの回数、チップの縦横比など慎重に検討する必要がある。
[0101] 一方、偶数次元トポロジーの 2次元チップへの埋め込みは同一のタイルを繰り返し 並べることで実現できる。
[0102] 図 19aは、図 12の 4次元トポロジーの 2次元チップへの埋め込み方法を実現するた めの基本ブロックのレイアウトタイル 1901を示している。図 19bは、レイアウトタイル 1 901を 4 X 4に並べることにより形成される図 12の領域 1206を示したものである。ま た、図 12の埋め込み方法は、この領域 1206を 3 X 3に並べることで実現される。
[0103] 図 19aのレイアウトタイル 1901は、特許文献 1, 2, 5, 8, 9に見られる中間長線を 混在した繰り返し可能なタイル構造に似ているが、上記各特許文献は、スィッチマトリ ックス内部のトポロジー（図 13参照）については言及していない。また、上記各特許 文献中の実施例においては、!ヽずれの場合も中間長配線と戻る方向の単一長配線 の間に接続（図 13における 1301 )がなく 4次元トポロジーとは異なる。
[0104] 上記各特許文献では、中間長線を経て戻る方向のタイルには、中間長線を経由せ ずに単一長線を経由することで物理的に最短距離で接続できることから、戻り方向の スィッチは必要でない。しかしながら、中間長線をより長くする場合、中間長線の中間 でスィッチマトリックスに接続することが好ましぐこれによつてスィッチ数は増加する。
[0105] 一方、図 12において上記各特許文献の中間長線に相当すると考えられる配線チヤ ネル 1203 · 1204は、その端点でのみスィッチマトリックスに接続する。また、スィッチ マトリックスにおいて各軸方向の配線力 次元トポロジーで接続されることによって配 線可能性が著しく向上し、チャネルトラック数を大幅に削減できる。したがって、スイツ チ数を大幅に削減できる。
[0106] 上記実施例に、特許文献 1, 2, 5, 8, 9に見られる中間長線 (スィッチで分割される ことなく軸方向に 1つ以上の基本ブロックを隔てた長さをもつ配線)や長尺線 (スイツ チで分割されることなく軸方向に FPGAの全体を貫く長さをもつ配線)などのさまざま な長さの配線を各軸方向に混在することや、論理ブロックを特許文献 6, 7, 11ゃ特 許文献 4, 10のように階層構造にすることもまた有効である。
[0107] 〔シミュレーション結果〕
2〜4次元トポロジーを有する FPGAにベンチマーク回路と CADツールを用いてシ ミュレーシヨンを行 、、集積度と基本ブロックあたりの所要スィッチ数を調べた。
[0108] シミュレーションにおいては、基本ブロックには 4入力の LUTがーつある構造を想 定するとともに、図 21a〜図 21cのスィッチトポロジーを想定した。ここで、図 21aは 2 次元（図 la及び図 lbに対応）、図 21bは 3次元（図 5、図 6a及び図 6bに対応）、図 21 cは 4次元（図 12及び図 13に対応）のスィッチトポロジーを示しており、各軸方向の配 線の端点を白抜きの円で示し、白抜き円の間を結ぶ辺はスィッチの存在を示して!/ヽ る。
[0109] 図 22は、 LUT集積度に対する基本ブロックあたりの所要スィッチ数を示している。
図 22において、 2〜4次元トポロジーの曲線はシミュレーション結果を示しており、 5 次元トポロジーの曲線は 2〜4次元の結果より予測したものを示している。図 22より、 LUT数カ 〜 20では 2次元、 20〜400では 3次元、 400〜60000では 4次元、 600 00〜では 5次元にぉ 、てスィッチ数が最小となることがわかる。スィッチがパストラン ジスタであると想定すると、 1トラックあたり、 2次元トポロジーを有する FPGAではで 6 個、 3次元では 15個、 4次元では 27個のノ ストランジスタスィッチが必要となり、高次 元になるほど必要となるスィッチ数は多くなる。しかし、集積度が高くなるにしたがって 、多次元トポロジーを有する FPGAにお 、て必要となる配線チャネルトラック数は 2次 元トポロジーを有する FPGAにおいて必要となる配線チャネルトラック数よりも格段に 少なくなるため、高集積 FPGAにおいては多次元トポロジーが極めて有利となる。
[0110] 〔5、 6次元 FPGAを 2次元チップに埋め込む手法〕
5次元以上のトポロジーの埋め込みは、 3次元、 4次元の埋め込み方法を応用する こと〖こより実現できる。
[0111] 図 20は、 5次元又は 6次元のスィッチのトポロジーを 2次元チップに埋め込んで構 成される FPGA20を示している。この FPGA20では、基本ブロック 2002を 2次元配 列状に並べた領域 (サブリージョン） 2001を、さらに 2次元配列状に並べることにより 構成され、隣接する領域 2001内の同一位置に存在する基本ブロック間が配線チヤ ネル 2003 · 2004の 2つの方向の配線チャネルで接続されて!、る。
[0112] ここで、領域 2001の内部力 S図 8〜11、図 15又は図 16のように 3次元トポロジーで 接続されていれば、 FPGA20は、配線チャネル 2003 · 2004に対応する 2つの軸方 向（次元）を追カ卩した 5次元トポロジーを有する FPGAとなる。また、領域 2001の内部 が図 12のように 4次元トポロジーで接続されていれば、 FPGA20は、配線チャネル 2 003 · 2004に対応する 2つの軸方向（次元）を追加した 6次元トポロジーを有する FP GAとなる。
[0113] 〔3次元チップに埋め込む手法〕
3次元集積回路技術を適用することにより、 4次元以上の多次元トポロジーを 3次元 チップに埋め込むことも可能である。
[0114] 図 23は、 3次元チップにより構成される FPGA23を示している。 FPGA23では、基 本ブロック 2302を 2次元配列状に並べた領域 (サブリージョン） 2301を多層に積み 上げて、隣接するサブリージョン (層）間の同一位置に存在する基本ブロック間が 1つ の方向の配線チャネル 2303で接続されている。領域 2301内部が図 8〜11、 15又 は 16のように 3次元トポロジーで接続されていれば、 FPGA23は、配線チャネル 230 3に対応する 1つの軸方向（次元）を追カ卩した 4次元トポロジーを有する FPGAとなる 。また、領域 2301の内部が図 12のように 4次元トポロジーで接続されていれば、 FP GA23は、配線チャネル 2203に対応する 1つの軸方向（次元）を追加した 5次元トポ 口ジーを有する FPGAとなる。
[0115] 〔変形例〕 なお、本実施形態では、本発明を FPGAに適用した場合について説明した。すな わち、本実施形態における FPGAは、多次元トポロジーを有する FPGAであり、多次 元トポロジーを有するスィッチマトリックス (SM)と論理ブロック (LB)とを備えて構成さ れる基本ブロックを有し、これらの基本ブロックを 2次元又は 3次元状に配列し、かつ 、多次元トポロジーで接続したものである。
[0116] し力しながら、本発明は、 FPGA以外にも適用することが可能である。すなわち、上 記 FPGAにおける論理ブロックの代わりに加算器、乗算器、メモリなどの機能回路を 含んで構成される、粗粒度プログラマブルデバイスへの適用も可能である。
[0117] この場合、論理ブロックを加算器、乗算器、メモリなどで置き換え、それらの間を多 次元トポロジーで接続し、図 8〜12、 15、 16、 20、 23に示した方法にしたがって 2次 元平面又は 3次元空間に埋め込むことで実現できる。
[0118] また、部分的に FPGAや粗粒度プログラマブルデバイスを有する半導体集積回路 にも本発明を適用可能である。
[0119] このように、本発明は、複数の基本ブロックと、各基本ブロックに設けられたスィッチ マトリックスのようなスイッチング素子とを備え、基本ブロック同士がそれぞれのスイツ チング素子を介して接続されているプログラマブルデバイスに適用することができる。
[0120] また、基本ブロック間は基本的には金属配線で接続することを想定している力 部 分的に、又はすベてを光配線で接続することも考えられる。
[0121] 以上において説明した本実施形態の FPGAについては、その特徴点を次のように 表現することができる。
[0122] 第 1に、基本ブロックのスィッチマトリックスには、 n(nは自然数)本の配線束の一方 の端が接続されており、それぞれの配線束の他方の端はそれぞれ異なる他の基本ブ ロックのスィッチマトリックスに接続されており、かつ、各スィッチマトリックスにおいては 、 j =kを除く j, k= l〜nのすベての j, kの組合せに対して、第 jの配線束を構成する 配線の少なくとも 1本から、第 kの配線束を構成する配線の少なくとも 1本に信号を伝 搬するためのスィッチが存在する構造を有して 、る。
[0123] 第 2に、図 10及び図 11に示した FPGA10' 11については、上記第 1の特徴点にお いて、 n=6であり、第 1及び第 2の配線束はそれぞれ上及び下の方向に (1 1)個（1 > 1)の基本ブロックを隔てて存在する基本ブロックのスィッチマトリックスに接続し、 第 3及び第 4の配線束はそれぞれ右及び左の方向に (m— 1)個（m> 1)の基本プロ ックを隔てて存在する基本ブロックのスィッチマトリックスに接続し、 i, jを 1以上の自然 数とすると、（m X i)列 (I X (j— l) + 2k— 1)行 (但し、 l≤k< (l+ l) Z2)に位置する 基本ブロックの第 5及び第 6の配線束はそれぞれ左及び上方向に隣接する基本プロ ックのスィッチマトリックスに接続し、（m X (i— 1) + 1)列（I X (j - 1) + 2k)行 (但し、 1 ≤k< l/2)〖こ位置する基本ブロックの第 5及び第 6の配線束はそれぞれ右及び上方 向に隣接する基本ブロックのスィッチマトリックスに接続し、（m X i)列 (I X (j- D + 2 k)行 (但し、 l≤k≤l/2)に位置する基本ブロックの第 5及び第 6の配線束はそれぞ れ左及び下方向に隣接する基本ブロックのスィッチマトリックスに接続し、（m X (i- 1 ) + 1)列（1 X (j 1) + 2k + 1)行 (但し、 1≤k≤ (1— 1) /2)に位置する基本ブロック の第 5及び第 6の配線束はそれぞれ右及び下方向に隣接する基本ブロックのスイツ チマトリックスに接続し、これら以外の位置の基本ブロックの第 5及び第 6の配線束は それぞれ左及び右方向に隣接する基本ブロックのスィッチマトリックスに接続する構 造を有している。
[0124] 第 3に、図 12に示した FPGA12については、上記第 1の特徴点において、 n= 8で あり、第 1の配線束は上、第 2の配線束は右、第 3の配線束は下、第 4の配線束は左 の方向に隣接する基本ブロックのスィッチマトリックスに接続し、第 5及び第 7の配線 束はそれぞれ上及び下方向に (1 1)個（1> 1)の基本ブロックを隔てて存在する基 本ブロックのスィッチマトリックスに接続し、第 6及び第 8の配線束はそれぞれ右及び 左の方向に（m— 1)個（m> 1)の基本ブロックを隔てて存在する基本ブロックのスィ ツチマトリックスに接続する構造を有して 、る。
[0125] 第 4に、図 15及び図 16に示した FPGA15 ' 16については、上記第 1の特徴点にお いて、第 1の配線束は上、第 2の配線束は右、第 3の配線束は下、第 4の配線束は左 の方向に隣接する基本ブロックのスィッチマトリックスに接続し、第 5及び第 6の配線 束はそれぞれ上及び下の方向に (1 1)個（1> 1)の基本ブロックを隔てて存在する 基本ブロックのスィッチマトリックスに接続する構造を有している。 産業上の利用の可能性 [0126] 本発明は、 FPGAに代表されるプログラマブルデバイスに適用することができる。

Claims

請求の範囲
[I] n次元 FPGAのスィッチトポロジーを m次元の集積回路に埋め込んで実現する FP GAの設計方法。 m、 nは自然数であり、 m<n。
[2] m= 2、 n= 3または 4である請求項 1の設計方法。
[3] n次元 FPGAのスィッチトポロジーを m次元の集積回路に埋め込んでなる FPGAか らなる半導体集積回路。 m、 nは自然数であり、 m<n0
[4] m= 2、 n= 3である請求項 3の半導体集積回路。
[5] m= 2、 n=4である請求項 3の半導体集積回路。
[6] 各軸方向の配線チャネルが多種長の配線を含む FPGAからなる請求項 3の半導 体集積回路。
[7] 各軸方向の配線チャネルが長尺の配線を含む FPGAからなる請求項 3の半導体 集積回路。
[8] 近接する各軸方向の配線チャネルの端点同士を接続してなる FPGAからなる請求 項 3の半導体集積回路。
[9] 各基本ブロックが階層構造を持つ FPGAからなる請求項 3の半導体集積回路。
[10] 同一 X— y位置に存在する基本ブロックを 1つのサブリージョンとして 2次元状に形 成し、 z方向の接続を施し、これらのサブリージョンを 2次元配列状に並べ、横方向に 並ぶサブリージョンの同一 z位置に存在する基本ブロック間に X方向の接続を、縦方 向に並ぶサブリージョンの同一 z位置に存在する基本ブロック間に y方向の接続を施 してなる FPGAからなる請求項 4の半導体集積回路。
[II] 同一 u— V位置に存在する基本ブロックを 1つのサブリージョンとして 2次元配列状 に形成し、横方向に並ぶ基本ブロック間に X方向の接続を、縦方向に並ぶ基本ブロッ ク間に y方向の接続を施し、これらのサブリージョンを 2次元配列状に並べ、横方向に 並ぶサブリージョンの同一 x—y位置に存在する基本ブロック間に u方向の接続を、縦 方向に並ぶサブリージョンの同一 x—y位置に存在する基本ブロック間に V方向の接 続を施してなる FPGA力 なる請求項 5の半導体集積回路。
[12] 各サブリージョンにおいて、 z方向の配線チャネルの下端と上端を接続してなる FP GA力もなる請求項 10の半導体集積回路。
[13] サブリージョンを z方向に隣接する基本ブロック同士が隣接するようにならベ 2次元 状に形成してなる FPGAからなる請求項 10の半導体集積回路
[14] 第 1のサブリージョンの y方向の配線チャネルの下端と、第 1のサブリージョンの下方 向に隣接する第 2のサブリージョンの y方向の配線チャネルの上端を接続してなる FP
GA力 なる請求項 11の半導体集積回路。
[15] 第 1のサブリージョンの X方向の配線チャネルの右端と、第 1のサブリージョンの右方 向に隣接する第 2のサブリージョンの X方向の配線チャネルの左端を接続してなる FP
GA力 なる請求項 11の半導体集積回路
[16] サブリージョンを、基本ブロックを縦方向に直線的に並べることによって形成してな る FPGA力もなる請求項 13の半導体集積回路。
[17] サブリージョンを、基本ブロックを少なくとも 1度 z軸を折り曲げて並べることによって 形成してなる FPGAからなる請求項 13の半導体集積回路。
[18] 第 1のサブリージョンの z方向の配線チャネルの下端と、下方向に隣接する第 2のサ ブリージョンの z方向の配線チャネルの上端を接続してなる FPGA力もなる請求項 16 の半導体集積回路
[19] 複数の基本ブロックと、前記各基本ブロックに設けられたスイッチング素子とを備え 、前記基本ブロック同士がそれぞれのスイッチング素子を介して接続されて ヽるプロ グラマブルデバイスにお 、て、
前記複数の基本ブロックのうちの少なくとも一部のものは、行列状に配置されるとと もに、行方向及び列方向に沿って順次接続されてなる基本ブロック行列を複数構成 しており、
前記複数の基本ブロック行列の間において互いに対応する行列位置に位置する 基本ブロック同士が互いに接続されて 、るとともに、
前記複数の基本ブロック行列は平面的に配置されているプログラマブルデバイス。
[20] 前記各基本ブロック行列を構成する基本ブロックは、所定の領域にひとまとまりに配 置されている請求項 19のプログラマブルデバイス。
[21] 前記複数の基本ブロック行列の間において互いに対応する行列位置に位置する 基本ブロックは、所定の領域にひとまとまりに配置されている請求項 19のプログラマ ブルデバイス。
[22] 前記複数の基本ブロック行列の間において互いに対応する行列位置に位置する 基本ブロック同士の接続は、 1次元的な接続である請求項 19のプログラマブルデバ イス。
[23] 前記複数の基本ブロック行列の間において互いに対応する行列位置に位置する 基本ブロック同士の接続は、 2次元的な接続である請求項 19のプログラマブルデバ イス。
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