WO2005093811A1 - Procede de fabrication d'un transistor en couches minces autoaligne - Google Patents

Procede de fabrication d'un transistor en couches minces autoaligne Download PDF

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WO2005093811A1
WO2005093811A1 PCT/CN2004/000271 CN2004000271W WO2005093811A1 WO 2005093811 A1 WO2005093811 A1 WO 2005093811A1 CN 2004000271 W CN2004000271 W CN 2004000271W WO 2005093811 A1 WO2005093811 A1 WO 2005093811A1
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gate
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Inventor
Maocun Huang
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Quanta Display Inc.
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Definitions

  • the present invention relates to a method for manufacturing a self-aligned thin film transistor having a drain, a source, and a gate.
  • the present invention relates to a method for manufacturing a thin film transistor with self-aligned drain, source, and gate using a transparent electrode and exposure from a substrate side (rear side) to improve chromaticity unevenness (mura) of a liquid crystal display.
  • Background technique
  • a conventional thin film transistor (TFT) preparation method in a liquid crystal display is generally plated with a metal electrode 2 having a desired pattern as a gate on a substrate 1, and then a gate insulating layer 3 is grown An amorphous silicon layer 4, an n + silicon layer 5, and a metal layer 6 are sequentially grown, and then a positive photoresist layer 7 is coated on the metal layer, and then exposed through a photomask 8 having a desired pattern. The positive photoresist layer 7 is removed by etching in the exposed area. At the same time, the metal layer 6 under the photoresist is relatively etched to generate a channel A to form a drain 61 and a source 62.
  • TFT thin film transistor
  • a passivation layer 9 is grown, and a thin film transistor is obtained, as shown in FIG. 1b.
  • This exposure process is commonly known as the yellow light process.
  • the drain and source on the gate are formed, if the mask position is not aligned during exposure, it will cause the overlap or uneven contact between the drain and source and the gate, and then the gate-drain capacitance (Cgd) will not be equal. This is the main cause of chromaticity unevenness (mura) in liquid crystal displays. Since the size of such thin film transistors is extremely small, as small as several micrometers, the alignment of the photomask is extremely difficult.
  • US 6,403,407B1 discloses a fully formed Method for self-aligning TFT with improved process window. This method firstly plate a metal layer on a substrate and draw a desired pattern as a gate, and then sequentially grow a first dielectric layer on the gate metal, The semiconductor layer and the second dielectric layer make the part corresponding to the metal gate higher than other parts, and after the photoresist is coated on the second dielectric layer, the metal gate is used as a photomask for back exposure.
  • An object of the present invention is to provide a method for manufacturing a self-aligned thin film transistor.
  • the method includes (i) forming a first metal layer having a desired pattern on a substrate, and (ii) sequentially growing on the metal layer.
  • a transparent conductive material is used as a drain and source material in the utilization in step (ii) and its light-transmitting property is used, when a negative photoresist (exposed part is left, unexposed) Part can be etched and removed), and the first metal layer (gate) is used as a photomask for back exposure. Subsequent etching can remove the part corresponding to the gate metal, and the drain, source and gate can be reached.
  • the purpose of accurate alignment is to solve the problem of uneven chromaticity caused by uneven gate-drain capacitance (Cgd) in the traditional yellow light process.
  • the combination of back exposure and the use of transparent conductive materials can simplify the TFT manufacturing process and obtain TFTs whose drain and source are precisely aligned with the gate, thereby improving the TFT production yield and reducing manufacturing costs.
  • Figures la and lb show the general process of manufacturing thin film transistors
  • FIG. 2 is a cross-sectional view of forming a gate on a substrate according to the method of the present invention
  • FIG. 3 is a diagram of growing a gate insulating layer (GI) and a semiconductor layer on a substrate on which a gate is formed according to the method of the present invention , An ohmic contact layer and a transparent conductive material, and a cross-sectional view of a TFT multilayer structure finally coated with a negative photoresist; the arrow represents the direction of light;
  • Figure 4 shows the transparent conductive material and the ohmic contact layer on the semiconductor layer corresponding to the gate by etching A cross-sectional view of a TFT multilayer structure where a channel A is formed at a pole portion;
  • FIG. 5 is a cross-sectional view of a TFT multilayer structure after an island-shaped TFT is formed by etching and removing a semiconductor layer, an ohmic contact layer, and a transparent conductive layer outside the gate;
  • Fig. 6 is a cross-sectional view of a TFT multilayer structure in which a second metal layer is grown on opposite sides of a transparent electrode to generate a drain and a source;
  • FIG. 7 is a cross-sectional view of a thin-film transistor having a multilayer structure prepared according to the method of the present invention. detailed description
  • exposure to the back or “exposure from the substrate side” means that the light is directed toward the substrate from the substrate side on which no pattern or material layer is formed.
  • exposure to the front or “exposure from the opposite side of the substrate” in the present invention means to illuminate the light from the side of the substrate on which the pattern or material layer is formed toward the substrate.
  • a metal layer 12 having a desired pattern is formed on the substrate 11 by photolithography as a gate.
  • the substrate 11 used therein is a transparent material, and for example, glass, quartz, or plastic can be used.
  • the gate electrode 12 can be any conductive metal used in the field of TFT.
  • a single conductive metal such as chromium, tungsten, aluminum, copper and its alloys, and other conductive materials can be used. It can also be a multilayer metal material such as Cr / Al, Mo / Al, etc.
  • the gate electrode 12 is not limited to the topography shown in FIG. 2 and may have a tapered tapered shape.
  • a gate insulating layer (Gate Insulator, GI) 13, a semiconductor layer 14, an ohmic contact layer 15, and a transparent conductive material 16 are sequentially grown on the substrate 11 on which the gate 12 is formed, and finally coated Cloth negative photoresist 17.
  • GI Gate Insulator
  • a semiconductor layer 14 an ohmic contact layer 15, and a transparent conductive material 16 are sequentially grown on the substrate 11 on which the gate 12 is formed, and finally coated Cloth negative photoresist 17.
  • Use the back exposure (light from the substrate 11 side, the light source is shown by the arrow in Figure 3), then make the negative photoresist
  • the part U of 17 is not exposed (the negative photoresist corresponding to the upper part of the gate is not exposed because the grid 12 is used as a photomask) and the part L of the negative photoresist 17 is exposed.
  • the gate insulating layer 13 may be an insulating material generally used in a thin film transistor.
  • silicon nitride, silicon oxide, silicon oxynitride, aluminum oxide, tantalum oxide, and organic materials such as polyamide may be used.
  • it may be a high-K dielectric material, such as barium strontium titanium oxide (BST), barium zirconium titanium oxide (BZT), and tantalum pentoxide.
  • BST barium strontium titanium oxide
  • BZT barium zirconium titanium oxide
  • tantalum pentoxide tantalum pentoxide.
  • n + -silicon, P + -silicon and the like can be used, and n + -silicon is preferred.
  • the semiconductor layer used may be, for example, amorphous silicon (a-Si, a-Si: H), polysilicon, or other semiconductor materials used to form a current channel in a transistor.
  • a-Si, a-Si: H amorphous silicon
  • polysilicon or other semiconductor materials used to form a current channel in a transistor.
  • the position of the channel A between the drain electrode 18a and the source electrode 18b can be defined while the back side is exposed while mainly using the transparency of the transparent conductive material.
  • the transparent conductive material used may be any transparent conductive material, but indium tin oxide (ITO) or indium zinc oxide (IZO) is generally used, and indium zinc oxide (IZO) is preferred.
  • a second metal layer is then grown on the structure in FIG. 5. 18 and using a positive photoresist and a photomask with a desired pattern, after exposing from the opposite side of the substrate, the second metal part above the above channel and above the transparent conductive material is etched away to form the desired drain 18a and source 18b. Finally, as shown in FIG. 7, a passivation layer 19 is grown on the entire thin film transistor to complete the self-aligned thin film transistor (TFT) of the present invention.
  • the second metal layer used in the method of the present invention may use the same or different materials as the first metal layer, and may use, for example, the materials listed above for the first metal layer.
  • the photoresist removes the negative photoresist without etching the exposed portion and correspondingly removes the underlying conductive metal layer 16 and the ohmic contact.
  • the step of layer 15 only the conductive metal layer 16 may be removed by etching but the ohmic contact layer 15 is retained.
  • the etching corresponding to the channel A is removed.
  • the ohmic contact layer 15 exposes the semiconductor layer 14. The order of etching the ohmic contact layer 15 is not limited, as long as it is performed before the passivation layer 19 is applied.
  • the etching method used in the method of the present invention may be dry etching or wet etching, and wet etching is preferred.
  • the thin film transistor prepared according to the method of the present invention can be mainly used in a liquid crystal display device.
  • the manufacturing method of the self-aligned thin film transistor of the present invention has been described in detail through the above-mentioned preferred specific examples, but this preferred specific example is only used to illustrate the present invention, rather than to limit the scope of the present invention. Accordingly, various modifications, changes, and alterations made without departing from the spirit and scope of the invention are within the scope of the invention.

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Description

自对准式薄膜晶体管的制造方法 技术领域 本发明涉及一种使漏极与源极与栅极自对准式薄膜晶体管的 制造方法。 本发明尤其涉及一种利用透明电极与自基板侧 （背面） 曝光 而改良液晶显示器色度不均现象 （mura) 以使漏极与源极与栅极 自对准式薄膜晶体管的制造方法。 背景技术
液晶显示器中的现有薄膜晶体管 （TFT) 的制备方式， 如第 la图所示， 一般在一基板 1上镀上具有所需图案的金属电极 2作 为栅极， 随后生长栅极绝缘层 3后， 依序生长一非晶型硅层 4、 n+ 硅层 5及金属层 6， 随后在金属层上涂布一层正光阻剂层 7后，透 过具有所需图案的光罩 8曝光随后将正光阻剂层 7经曝光区域蚀 刻除去， 同时相对地蚀刻去除光阻剂下方的金属层 6产生通道 A 而形成一漏极 61 以及源极 62， 随后将未曝光部分的光阻剂层 7 除去， 随后生长钝化层（passivation layer) 9, 即获得薄膜晶体管， 如第 lb图所示。 这种曝光制程俗称黄光制程。 在形成栅极上的漏极及源极时， 曝光时若光罩位置未对准， 将导致漏极及源极与栅极间的重叠或接触不平均随后将导致栅漏 电容（Cgd)不均， 此为液晶显示器中发生色度不均 （mura) 的主 因。 由于这种薄膜晶体管的尺寸均极小， 小如数微米， 因此光罩 的对准极不易。 为了改良光罩对准问题， US 6,403,407B1 揭示一种形成完全 自对准的具有改良制程视窗的 TFT的方法， 该方法先在基板上镀 上金属层并绘图出所需的图案作为栅极， 随后在该栅极金属上依 序生长第一介电层、 半导体层、 第二介电层使得这种层对应于金 属栅极的部分高于其他部分， 并在第二介电层上涂布光阻剂后， 利用该金属栅极作为光罩进行背后曝光（自基板侧曝光）， 使对应 金属栅极的未经曝光的正光阻剂留下， 其余部分蚀刻除去也同时 蚀刻除去未被光阻剂保护的第二介电层部分， 从而形成与金属栅 极对准的通道绝缘层。 随后再于其上生长金属层并涂覆光阻剂， 利用通道绝缘层突起造成该通道绝缘层上方的光阻剂较薄的作用 并利用具有灰阶的光罩予以曝光， 进而蚀刻去除绝缘通道层上方 的金属而形成漏极及源极。 该方法所利用的背后曝光仅界定出与金属栅极对准的通道绝 缘层。 随后所利用的灰阶光罩进行曝光仍有不易对准的问题存在， 且曝光过程繁复。
据此仍需要一种可使漏极与源极可与栅极自对准式薄膜晶体 管制造方法。 发明内容
本发明的目的是提供一种自对准式薄膜晶体管的制造方法， 该方法包括（i )在一基板上形成具有所需图案的第一金属层， （ii ) 在该金属层上依序生长一栅极绝缘层、 一半导体层、 一欧姆接触 层以及一透明导电材料层， （iii ) 在透明导电材料层上涂覆负光阻 剂，利用步骤（i )所形成的该第一金属层作为光罩自背后曝光（自 基板侧照光）， （iv )使未经曝光部分的负光阻剂经蚀刻去除， 同时 蚀刻去除对应部分的该透明导电材料层及欧姆接触层， （V ) 涂布 正光阻剂并利用具有所需图案的光罩予以正面曝光， 接着蚀刻除 去不需要的部分， （vi) 生长一第二金属层， 再利用正光阻剂及正 面曝光并蚀刻而留下所需的该第二金属层， （vii)在该第二金属层 上生长一钝化层， 即完成本发明的栅极与漏极及源极对准的薄膜 晶体管 （TFT)。 依据本发明， 由于在步骤（ii)利用中利用透明导电材料作为 漏极与源极的材料， 并利用其可透光的特性， 当使用负光阻剂（经 曝光的部分留下， 未曝光的部分可蚀刻去除） 并利用该第一金属 层 （栅极） 作为光罩进行背后曝光， 随后进行蚀刻可将对应于栅 极金属的部分蚀刻去除， 而可达到漏极及源极与栅极精确对准的 目的， 并进而解决传统黄光制程中因栅漏电容（Cgd)不均导致的 色度不均问题。
依据本发明， 由于组合背后曝光及利用透明导电材料的手段， 而可简化 TFT制程并获得漏极及源极与栅极精确对准的 TFT， 进 而可提高 TFT生产良率并降低制造成本。 附图说明
第 l a及 l b图为现有制造薄膜晶体管的一般制程；
第 2图是依据本发明方法的在基材上形成栅极的剖面图； 第 3 图为本发明方法的在其上形成有栅极的基板上依据生长 栅极绝缘层 （GI)、 半导体层、 欧姆接触层以及透明导电材料， 最 后涂布负光阻剂的 TFT多层结构剖面图；其中箭头代表照光方向； 第 4 图为蚀刻去除透明导电材料及欧姆接触层在半导体层上 对应于栅极的部位形成通道 A的 TFT多层结构的剖面图；
第 5 图为蚀刻去除栅极外部的半导体层、 欧姆接触层及透明 导电层而形成岛状 TFT后的 TFT多层结构剖面图； 第.6 图为在透明电极对应两侧生长第二金属层产生漏极及源 极的 TFT多层结构的剖面图； 及
第 7 图为依据本发明方法制得的多层结构的薄膜晶体管剖面 图。 具体实施方式
本发明说明书中，有关"背后曝光"或"自基板侧曝光 "的术语意 指自其上未形成任何图案或材料层的基板侧朝向基板的方向照 光。
相反地，本发明中有关"正面曝光"或"自基板相反侧曝光"的术 语意指自其上形成有图案或材料层的基板侧朝向基板的方向照 光。
本发明的自对准式薄膜晶体管的制造方法将参考下列图式更 详细加以说明。
现请参见第 2图， 其中在基板 11上利用光微影蚀刻形成具有 所需图案的金属层 12为栅极。 其中所用的基板 11为透明材料， 可使用例如玻璃、石英或塑胶等。而该栅极 12可为 TFT领域中使 用的任何导电金属， 例如可使用单一导电金属如铬、 钨、 铝、 铜 及其合金以及其他导电材料， 亦可为多层金属材料例如 Cr/Al、 Mo/Al等。 本发明中该栅极 12不限于第 2 图中所示的剖面形状 (topography), 亦可具有渐尖的斜边 （Taper) 形状。
接着请见第 3图， 在其上形成有栅极 12的基板 11上依序生 长栅极绝缘层 （Gate Insulator, GI) 13、 半导体层 14、 欧姆接触 层 15 以及透明导电材料 16， 最后涂布负光阻剂 17。 利用背后曝 光 （自基板 11侧照光， 光源如第 3图箭头所示） 后， 使负光阻剂 17的部分 U未经曝光 （因栅极 12作为光罩而使对应栅极上方部 分的负光阻剂未曝光）及负光阻剂 17的部分 L经曝光， 将负光阻 剂的部分 U予以蚀刻去除并进而蚀刻去除底下的透明导电材料 16 及欧姆接触层 15， 而在半导体层 14上对应该栅极 12的部分产生 一通道 A, 接着去除经曝光的负光阻剂部分 L后， 如第.4图所示。 随后再涂布正光阻剂后利用光罩遮蔽所需部分予以正面曝光 (与基板相反侧的方向） 蚀刻去除不需要的部分， 亦即蚀刻去除 栅极外部的导电金属层 16、 欧姆接触层 15 以及半导体层 14， 留 下岛状 TFT， 如第 5图所示。 在形成如第 5图所示的岛状 TFT后， 又可视需要进一步蚀刻 去除对应该通道的部分厚度的该半导体层 14。 此步骤为非必须， 端视所欲用途而定。
本发明方法中， 所用的栅极绝缘层 13可为一般用在薄膜晶体 管的绝缘材料， 例如可使用氮化硅、 氧化硅、 氧氮化硅、 氧化铝、 氧化钽、 有机材料例如聚酰胺等， 或可为高 - K介电材料， 例如钡 锶钛氧化物 （BST)、 钡锆钛氧化物 （BZT) 及五氧化钽等。 而欧 姆接触层可使用例如 n+-硅、 P+-硅等， 以 n+-硅较佳。 本发明方法中， 所用的半导体层可使用例如非晶型硅 （a-Si、 a-Si:H)、多晶硅或其他用以形成晶体管中电流通道的半导体材料。 依据本发明方法， 主要利用透明导电材料的透光性而在背后 曝光的同时可界定出漏极 18a与源极 18b间的通道 A位置。 所用 的透明导电材料可为任何透明导电性材料， 但一般使用例如铟锡 R化物（ITO)或铟锌氧化物（ΙΖΟ)， 其中又以铟锌氧化物（ΙΖΟ) 较佳。
接着如第 6图所示， 随后在第 5图的结构上生长第二金属层 18并利用正光阻剂及具所需图案的光罩， 自基板的相反侧予以曝 光后， 蚀刻去除上述通道上方以及该透明导电材料上方的第二金 属部分， 形成所要的漏极 18a与源极 18b。 最后如第 7图所示， 再 于整个薄膜晶体管上生长一钝化层 （passivation layer) 19， 即完 成本发明的自对准式薄膜晶体管 （TFT)。 本发明方法中所用的第二金属层可使用与第一金属层相同或 不同的材料， 且可使用例如前述对第一金属层所列举的材料。
依据本发明的自对准式薄膜晶体管的制造方法， 在第 4 图所 示步骤中， 光罩使负光阻剂未经曝光部分蚀刻去除并对应地蚀刻 去除底下的导电金属层 16及欧姆接触层 15的步骤中， 亦可仅蚀 刻去除该导电金属层 16但仍保留该欧姆接触层 15， 在进行第 5 图所示的形成岛状 TFT的步骤后， 再蚀刻而去除对应该通道 A的 该欧姆接触层 15并裸露出半导体层 14。 该欧姆接触层 15的蚀刻 顺序并无任何限制， 只要在涂布钝化层 19之前实施即可。 本发明方法中所用的蚀刻方式可为干蚀刻或湿蚀刻， 以湿蚀 刻较佳。 依据本发明方法所制得的薄膜晶体管主要可用于液晶显示装 置。 本发明的自对准式薄膜晶体管的制造方法已通过上述较佳具 体例加以详细说明， 惟这种较佳具体例仅用以说明本发明， 而非 用以限制本发明的范围。 据此， 凡不脱离本发明的精神及范围下 所做的各种修正、 变化及改变均属本发明的范围。

Claims

权 利 要 求
1. 一种使薄膜晶体管的栅极与漏极及源极自对准的方法， 包 括利用该栅极本身作为光罩并利用一透明导电材料作为漏极与源 极材料， 使用一负光阻剂自该基板侧照光， 并由此蚀刻去除该透 明导电材料对应于该栅极的部位， 因而使该栅极与漏极及源极自 对准。
2. 如权利要求 1所述的方法， 其特征在于， 该透明导电材料 为铟锡氧化物 （ITO) 或铟锌氧化物 （IZO)。
3. 如权利要求 1所述的方法， 其特征在于， 该基板为玻璃基 板。
4. 如权利要求 1所述的方法， 其特征在于， 该基板为石英基 板。
5. 一种自对准式薄膜晶体管的制造方法， 该方法包括下列步 骤：
( i) 在一基板上形成具有所需图案的第一金羼层；
( ii)在该金属层上依序生长一栅极绝缘层、 一半导体层、 一 欧姆接触层以及一透明导电材料层；
( iii)在该透明导电材料层上涂覆一负光阻剂， 利用步骤（i) 所形成的该第一金属层作为光罩自该基板侧照光予以曝光；
( iv)使未经曝光部分的该负光阻剂经蚀刻去除， 同时进一步 蚀刻去除对应部分的该透明导电材料层及该欧姆接触层， 形成对 应于该栅极位置的一通道；
( v)涂布正光阻剂并利用具有所需图案的光罩自该基板的相 反侧予以曝光， 接着蚀刻除去基板上该栅极两侧的部分该透明导 电材料层、 部分该欧姆接触层以及部分该半导体层， 形成岛状薄 膜晶体管结构；
(vi)生长一第二金属层，再利用正光阻剂及光罩自基板的相 反侧予以曝光后蚀刻去除对应该通道的第二金属层； 及
( vii) 在最后结构的整个表面上生长一钝化层；
获得该栅极与该漏极及该源极对准的薄膜晶体管 （TFT)。
6. 如权利要求 5所述的制造方法， 其特征在于， 还包括在步 骤 （V ) 之后， 进一步蚀刻去除对应该通道的部分厚度的该半导体 层。
7. 如权利要求 5 所述的制造方法， 其特征在于， 步骤 （ii) 中的透明导电材料层为铟锡氧化物 （ITO) 或铟锌氧化物 （IZO)。
8. 如权利要求 6 所述的制造方法， 其特征在于， 步骤 （ii) 中的透明导电材料层为铟锡氧化物 （ITO) 或铟锌氧化物 （IZO)。
9. 如权利要求 5所述的制造方法， 其特征在于， 该基板为玻 璃基板。
10. 如权利要求 5所述的制造方法， 其特征在于， 该基板为石 英基板。
11. 一种自对准式薄膜晶体管的制造方法，该方法包括下列步 ( i) 在一基板上形成具有所需图案的第一金属层；
(ii)在该金属层上依序生长一栅极绝缘层、 一半导体层、 一 欧姆接触层以及一透明导电材料层；
( iii)在该透明导电材料层上涂覆一负光阻剂， 利用步骤（i) 所形成的该第一金属层作为光罩自该基板侧照光予以曝光；
( iv)使未经曝光部分的该负光阻剂经蚀刻去除， 同时进一步 蚀刻去除对应部分的该透明导电材料层， 形成对应于该栅极位置 的一通道；
(v)涂布正光阻剂并利用具有所需图案的光罩自该基板的相 反侧予以曝光， 接着蚀刻除去基板上该栅极两侧的部分该透明导 电材料层、 部分该欧姆接触层以及部分该半导体层， 形成岛状薄 膜晶体管结构；
(vi) 进一步蚀刻去除对应该通道的该欧姆接触层；
(vii) 生长一第二金属层， 再利用正光阻剂及光罩自基板的 相反侧予以曝光后蚀刻去除对应该通道的第二金属层； 及
(viii) 在最后结构的整个表面上生长一钝化层；
获得该栅极与该漏极及该源极对准的薄膜晶体管 （TFT)。
12. 如权利要求 11所述的制造方法， 其特征在于， 还包括在 步骤（vi)之后， 进一步蚀刻去除对应于该通道的部分厚度的该半 导体层。
13. 如权利要求 11所述的制造方法， 其特征在于， 步骤 （ii) 中的透明导电材料层为铟锡氧化物 （ITO) 或铟锌氧化物 （IZO)。
14. 如权利要求 12所述的制造方法， 其特征在于， 步骤 （ii) 中的透明导电材料层为铟锡氧化物 （ITO) 或铟锌氧化物 （IZO)。
15. 如权利要求 11所述的制造方法， 其特征在于， 该基板为 玻璃基板。
16. 如权利要求 11所述的制造方法， 其特征在于， 该基板为 石英基板。
17. 一种薄膜晶体管， 其由权利要求 1所述的方法制成。
18. 一种薄膜晶体管， 其由权利要求 5所述的方法制成。
19. 一种薄膜晶体管， 其由权利要求 11所述的方法制成。
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