WO2005062286A1 - 表示パネルの信号線駆動装置 - Google Patents

表示パネルの信号線駆動装置

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WO2005062286A1
WO2005062286A1 PCT/JP2004/019394 JP2004019394W WO2005062286A1 WO 2005062286 A1 WO2005062286 A1 WO 2005062286A1 JP 2004019394 W JP2004019394 W JP 2004019394W WO 2005062286 A1 WO2005062286 A1 WO 2005062286A1
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WO
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color
pixel
data
gamma
timer
Prior art date
Application number
PCT/JP2004/019394
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English (en)
French (fr)
Inventor
Keiichi Noguchi
Toshiyuki Wada
Kazuhiko Maki
Takamasa Yanai
Original Assignee
Hiji High-Tech Co., Ltd.
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Filing date
Publication date
Application filed by Hiji High-Tech Co., Ltd. filed Critical Hiji High-Tech Co., Ltd.
Publication of WO2005062286A1 publication Critical patent/WO2005062286A1/ja

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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
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    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant

Definitions

  • the present invention provides a method of controlling a predetermined voltage for a pixel selected by a scanning line among a plurality of pixels connected to a signal line, with a duration corresponding to gradation data given to the pixel.
  • the present invention relates to a signal line driving device for a display panel in which the gradation is controlled by applying the voltage continuously.
  • the basic configuration of a liquid crystal display device includes a display panel in which pixels are arranged vertically and horizontally, a signal line driving circuit for driving a signal line extending in the vertical direction on the display panel, and a display panel on the display panel. And a scanning line driving circuit for driving a scanning line extending in the horizontal direction.
  • gamma correction in a color liquid crystal display device uses R (red), G (green), and B colors.
  • Patent Document 1 JP 2004-151187
  • this type of signal line drive circuit includes a variable applied voltage type that controls the gray scale of a pixel by the value of an applied voltage, and a gray scale of the pixel that is controlled by a value of an application time of a predetermined voltage. There is a type in which the application time is variable.
  • a gradation reference voltage for the number of gradations is generated in advance by a gradation reference voltage generation circuit, and the gradation reference voltages are generated by a voltage selection switch network.
  • a method is employed in which one of the voltages is selected according to the applied gradation data and applied to the pixel.
  • the applied voltage is variable.
  • the number of wirings for the gray scale reference voltage does not always increase in accordance with the number of gray scales.
  • the present invention has been made in view of the above-described technical background, and the object thereof is to
  • Another object of the present invention is to provide a display panel signal line driving device capable of realizing a color and chromaticity with higher reproducibility and having a small circuit area and being manufactured at low cost.
  • the signal line driving device for a display panel corresponds to gradation data given to a pixel selected by a scanning line among a plurality of pixels connected to the signal line. By continuously applying a predetermined voltage for a duration, the gradation of the pixel is controlled.
  • the signal line driving device of the display panel includes a gamma curve memory for each color of RGB, a timer circuit for each color of RGB, and an output circuit for driving pixels for each color of RGB.
  • the R color gamma curve memory stores gamma correction curve data corresponding to a series of gradation data of the R color of the display panel.
  • the G color gamma curve memory stores gamma correction curve data corresponding to a series of gradation data of G color of the display panel.
  • the gamma curve memory of B color stores gamma correction curve data corresponding to a series of gradation data of B color of the display panel.
  • the R-color timer circuit converts the gamma-corrected gradation data based on the given R-color gradation data and the gamma correction curve data stored in the R-color gamma curve memory. Generate an R-color timer pulse with the corresponding pulse width.
  • the G-color timer circuit determines the pulse width corresponding to the gamma-corrected gradation data based on the given G-color gradation data and the gamma correction curve data stored in the G-color gamma curve memory.
  • the B-color timer circuit has a pulse width corresponding to the gamma-corrected gradation data based on the given B-color gradation data and the gamma correction curve data stored in the B-color gamma curve memory. Generate a B color timer pulse.
  • the R pixel driving output circuit controls the duration of the voltage application to the R color pixel by the R color timer norm generated by the R color timer circuit.
  • the output circuit for driving the pixel of G color controls the duration of the voltage application to the pixel of G color by the timer pulse of G color generated by the timer circuit of G color.
  • the B-color pixel drive output circuit controls the duration of voltage application to the B-color pixel by the B-color timer pulse generated by the B-color timer circuit.
  • the characteristics of the gamma correction curve are uniquely determined by the storage contents of the memory of each color of RGB (gamma correction curve data corresponding to a series of gradation data). Changes to memory contents (for example, Switching, or replacing the memory itself) can be realized very easily.
  • the gamma correction curve data stored in each of the R, G, and B gamma curve memories is obtained by converting a series of gradation data into a voltage application time.
  • a series of reference clocks obtained by converting the adjacent time difference of a series of applied time data obtained by fitting to a gamma correction curve into the count value of a fixed-period reference clock and storing it in a series of address areas It is said.
  • a series of address areas of the gamma curve memory is preset with a reference clock count number sequentially read out, and counts a fixed-period reference clock.
  • a variable cycle counter clock corresponding to the gamma correction curve is generated.
  • the R, G, and B tone counters that generate the data, and the given tone data and the converted tone data output from the tone counter are compared in size to obtain the R, R, G, and B digital comparators that generate timer pulses for G and B colors, respectively.
  • the counter clock to be counted by the gradation counter is a low-speed clock having a variable period corresponding to the characteristics of the gamma correction curve, the counting operation of the gradation counter is ensured.
  • digital comparators it is only necessary to compare the count value with the grayscale data, which ensures operation reliability.
  • the gamma correction curve data stored in each of the R, G, and B gamma curve memories is obtained by converting a series of gradation data into a voltage application time.
  • a series of counter clocks obtained by converting a series of application time data obtained by applying the The number of blocks is stored in a series of address areas.
  • Each of the R, G, and B timer circuits accesses the gamma curve memory with the given gradation data as an argument, and converts the given gradation data into gamma.
  • a data conversion circuit that converts the corrected clock application time into a counter clock number equivalent to gradation data, and a counter clock with a fixed cycle after resetting the count value each time a count start instruction is given.
  • the R, G, and B gradation counters that generate gradation data converted to the counter value of the fixed-period counter clock by counting the By comparing the counter clock number corresponding to the gradation data with the count value output from the gradation counter,
  • R, G, and B digital comparators that generate R, G, and B timer pulses, respectively.
  • the size is compared.
  • R, G, and B timer pulses are generated, respectively, so that the counter clock to be counted by the gradation counter can have a fixed period, and the circuit configuration can be simplified accordingly, and the chip The area is also reduced.
  • the R, G, and B pixel driving output circuits include a driving terminal of a signal line connected to a pixel and a precharge power supply having a predetermined voltage.
  • a main charging switch interposed between the driving end of the signal line connected to the pixel and the main charging power source having a predetermined voltage, and a switch for pre-charging at the start of the period in which the pixel is selected.
  • Precharging control means for precharging the pixel to a predetermined charging start voltage by keeping only the precharging switch conductive for a predetermined time while keeping the main charging switch in a non-conductive state; After the precharge, the main charge switch is turned on for a predetermined time determined by the timer pulse while the precharge switch is kept in the non-conducting state, so that the pixel is set to a desired gradation voltage.
  • Main to charge main A charge control unit may include a.
  • the R, G, and B pixel driving output circuits include a driving terminal of a signal line connected to a pixel and a precharge power supply having a predetermined voltage.
  • a high-side main charging switch interposed between the intervening precharging switch, a high-side main charging power supply having a predetermined high-side voltage, and a high-side main charging switch interposed between the driving end of the signal line connected to the pixel and the pixel.
  • the low-side main charging switch and the high-side and low-side main charging switches interposed between the driving end of the signal line and the low-side main charging power supply having a predetermined low-side voltage are in a non-conductive state.
  • the pre-charge control means for pre-charging the pixel to a predetermined charging start voltage by making only the pre-charge switch conductive for a predetermined time while the pre-charge switch is being operated.
  • Main charging control means for charging the pixel to a desired gradation voltage by making the pixel conductive, and following main charging, a switch for pre-charging, a switch for high-side main charging, and a switch for low-side main charging
  • a voltage holding control means for holding the charging voltage of the pixel by setting all of them in a non-conductive state.
  • a signal line driving device for a display panel according to the present invention is provided to a pixel selected by a scanning line among a plurality of pixels connected to a signal line, to the pixel.
  • the gradation of the pixel is controlled.
  • the signal line driving device of the display panel includes a gamma curve memory for each color of RGB, a timer circuit for each color of RGB, and an output circuit for driving pixels for each color of RGB.
  • the gamma curve memory for the R color stores gamma correction curve data corresponding to a series of gradation data for the R color of the display panel.
  • the gamma curve memory of G color stores gamma correction curve data corresponding to a series of gradation data of G color of the display panel.
  • the gamma curve memory of B color stores gamma correction curve data corresponding to a series of gradation data of B color of the display panel.
  • the R-color timer circuit converts the gamma-corrected gradation data based on the given R-color gradation data and the gamma correction curve data stored in the R-color gamma curve memory. Generate an R-color timer pulse with the corresponding pulse width.
  • the G color timer circuit is provided with the given G color gradation data and the gamma correction curve stored in the G color gamma curve memory. Based on the data, a G timer timer having a pulse width corresponding to the gamma-corrected gradation data is generated.
  • the G color timer circuit has a pulse width corresponding to the gamma corrected gradation data based on the given B color gradation data and the gamma correction curve data stored in the B color gamma curve memory. Generate a B color timer pulse.
  • the R-color pixel driving output circuit controls the duration of voltage application to the R-color pixel by the R-color timer norm generated by the R-color timer circuit.
  • the output circuit for driving the pixel of G color controls the duration of the voltage application to the pixel of G color by the timer pulse of G color generated by the timer circuit of G color.
  • the B-color pixel drive output circuit controls the duration of voltage application to the B-color pixel by the B-color timer pulse generated by the B-color timer circuit.
  • the gamma correction curve data stored in each of the R, G, and B gamma curve memories is obtained by fitting a series of gradation data to a gamma correction curve converted into a voltage application time.
  • a series of reference clock numbers obtained by converting the adjacent time difference between a series of application time data into a count value of a reference clock having a fixed period is stored in a series of address areas.
  • Each of the R, G, and B timer circuits is preset with a reference clock count number from which a series of address areas of the gamma curve memory is sequentially read out, and counts a fixed period of the reference clock.
  • a variable cycle counter clock corresponding to the gamma correction curve is generated.
  • count the variable cycle counter clocks output from the R, G, and B color presettable counters is generated.
  • the R, G, and B pixel driving output circuits are connected to a driving end of a signal line connected to the pixel and to a predetermined position.
  • a precharge switch interposed between the precharge power supply having a voltage, and a high voltage interposed between a drive end of a signal line connected to a pixel and a high-side main charge power supply having a predetermined high-side voltage.
  • a low-side main charging switch interposed between a driving end of a signal line connected to a pixel and a low-side main charging power supply having a predetermined low-side voltage, and both high-side and low-side main charging
  • the pre-charge control means for pre-charging the pixel to a predetermined charge start voltage by making only the pre-charge switch conductive for a predetermined time while the switch for non-conduction is kept in a non-conducting state; With the pre-charge switch kept in the non-conducting state, one of the high-side main charge switch and the low-side main charge switch, which is determined according to the charge polarity required for the pixel, is used.
  • main charging control means for charging the pixel to a desired gradation voltage, and precharging following the main charging Switch, high-side main charging switch , And by all the low side main charging for switch and non-conductive state, it includes a voltage holding control means for holding the charged voltage of the pixel.
  • the R, G, and B presettable counters, the R, G, and B color gradation counters, and the R, G, and B color digital comparators are independent for each pixel drive polarity. It is configured to operate with
  • the signal line driving device for a display panel according to the present invention is applied to a pixel selected by a scanning line among a plurality of pixels connected to a signal line.
  • the gradation of the pixel is controlled.
  • the signal line driving device of the display panel includes a gamma curve memory for each color of RGB, a timer circuit for each color of RGB, and an output circuit for driving pixels for each color of RGB.
  • the gamma curve memory for R color stores gamma correction curve data corresponding to a series of gradation data of R color of the display panel.
  • the gamma curve memory of G color stores gamma correction curve data corresponding to a series of gradation data of G color of the display panel.
  • the gamma curve memory of B color stores gamma correction curve data corresponding to a series of gradation data of B color of the display panel.
  • the R color timer circuit converts the gamma-corrected gradation data based on the given R-color gradation data and the gamma correction curve data stored in the R-color gamma curve memory. Generate an R-color timer pulse with the corresponding pulse width.
  • the G-color timer circuit determines the pulse width corresponding to the gamma-corrected gradation data based on the given G-color gradation data and the gamma correction curve data stored in the G-color gamma curve memory. Generate a G timer timer with The B-color timer circuit has a pulse width corresponding to the gamma-corrected gradation data based on the given B-color gradation data and the gamma correction curve data stored in the B-color gamma curve memory. Generate a B color timer pulse.
  • the duration of voltage application to the R-color pixel is controlled by the R-color timer norm generated by the R-color timer circuit.
  • the output circuit for driving the pixel of G color controls the duration of the voltage application to the pixel of G color by the timer pulse of G color generated by the timer circuit of G color.
  • the B-color pixel drive output circuit controls the duration of voltage application to the B-color pixel by the B-color timer pulse generated by the B-color timer circuit.
  • the gamma correction curve data stored in each of the R, G, and B gamma curve memories is obtained by applying a series of gradation data to a gamma correction curve converted into a voltage application time.
  • a series of counter clock numbers which are obtained by converting a series of application time data into count values of a fixed-period counter clock, are stored in a series of address areas.
  • Each of the R, G, and B timer circuits is configured to perform gamma correction on the given gradation data by accessing the gamma curve memory using the given gradation data as an argument.
  • a data conversion circuit that converts the number of counter clocks to grayscale data converted to voltage application time, and each time a count start instruction is given, resets the count value and counts each counter clock with a fixed period
  • a gradation counter for R, G, and B colors that generates gradation data converted to the count value of the fixed-period counter clock
  • the R color, R, G, and B digital comparators that generate G and B color timer pulses, respectively.
  • a precharge switch interposed between a drive end of a signal line connected to the pixel and a precharge power supply having a predetermined voltage, and a pixel driving output circuit for R, G, and B pixels
  • a high-side main charging switch interposed between the driving end of the signal line and the high-side main charging power supply having a predetermined high-side voltage, and the driving end of the signal line connected to the pixel and the predetermined low-side voltage
  • the precharge control means for precharging the pixel to a predetermined charging start voltage, and the precharge switch following the precharge, while the precharge switch is kept in the non-conducting state, is set to a high level.
  • the main charging control means and the pre-charging switch, the high-side main charging switch, and the low-side main charging switch are all turned off following the main charging, so that the charging voltage of the pixel is reduced.
  • Voltage holding control means for holding the voltage.
  • R, G, and B color tone counters and the R, G, and B color digital comparators are provided independently for each pixel drive polarity.
  • the present invention more reproducibility is achieved by performing gamma correction based on individual gamma correction curves for each of the R color (red), the G color (green), and the B color (blue).
  • the characteristics of the gamma correction curve are uniquely determined by the storage contents of the memories of the respective RGB colors (gamma correction curve data corresponding to a series of gradation data). Can be very easily realized by changing the storage contents of the memory (for example, rewriting or replacing the memory itself).
  • the present invention can be widely applied to a display panel drive device including an application time variable signal line drive circuit.
  • the present applicant has previously filed an application (Japanese Patent Application No. 2003-428228) for a novel display panel drive device including such an application time variable signal line drive circuit. The following description of the present invention is based on this.
  • FIG. 1 shows a configuration example of a liquid crystal display device to which the signal line driving circuit according to the above proposal is applied.
  • 1 is a liquid crystal display panel in which pixels are arranged vertically and horizontally
  • 7 is a plurality of signal lines respectively corresponding to a vertical pixel row on the liquid crystal display panel
  • 8 is a horizontal pixel on the display panel. Multiple scan lines, one for each column, 2, 2,
  • a scanning line drive circuit unit for operating 4 is a liquid crystal controller, 5 is a gamma curve memory, and 6 is a counter clock generation circuit.
  • a thick arrow L1 is data from a CPU bus or the like.
  • a thick arrow L2 is an output control signal for timing control and the like.
  • the thick arrow L3 is an output control signal for image, gradation data, timing control, and the like.
  • the thick arrow L4 is a series of reference clock number data corresponding to successive counter pulse intervals that constitute a series of counter clocks whose pulse intervals are adjusted to match the gamma curve characteristics.
  • the bold arrow L5 is the reference clock number data corresponding to the counter pulse interval before and after.
  • Bold arrow L6 is the reference clock signal used for generating the counter clock
  • bold arrow L7 is the counter clock generated by the counter clock generation circuit.
  • Bold arrow L8 is an output control signal (including a counter clock) for image, gradation data, timing control, and the like.
  • the liquid crystal controller 4 operates by receiving data (L1) from a CPU bus or the like, and outputs an output control signal (L2) for timing control and the like, image and gradation data, and so on. Generates and outputs an output control signal (L3) for timing control.
  • the output control signal (L2) for timing control and the like thus obtained is supplied to the scanning line drive circuit unit 3-3m.
  • the counter clock generator 6 reads from the gamma curve memory 5.
  • the counter clock L7 is generated and output based on the reference clock number data L5 corresponding to the detected counter pulse interval and the reference clock signal (L6) supplied from the liquid crystal controller 4.
  • Units 2, 2, ⁇ ⁇ ⁇ ⁇ 2 ⁇ -1 and 2 ⁇ are supplied in parallel. Note that the Gamma curve
  • FIG. 2 shows a configuration example (64 gradations, 384 channels) of the signal line drive circuit unit.
  • the signal line driving circuit unit 2 includes a shift register (1 bit ⁇ 64 stage) 210 for generating strobe signals for 64 channels, and a parallel register 6 included in the signal (L8).
  • Tone data for channels (DOO—D05, D10—D15, D20—D25, D30—D35, D40—D45, D50—D55)
  • Data latch that latches L82 according to the edge of the data capture clock S4 240, and the gradation data of the gradation data bus (BUS) for 6 channels arranged in parallel on the output side of the data latch 240 are transferred to the 64 channels output from the shift register (1 bit x 64 stages) 210.
  • a latch circuit group parallel 384 pieces x 6 bits x serial two stages
  • DZA converters to convert to (384 in parallel) including 230.
  • reference numeral L82 denotes 6-bit grayscale data for 6 parallel channels
  • reference numeral L81 denotes an output control signal (output timing Z polarity, etc.)
  • reference numeral CLK denotes an output control signal (output timing Z polarity, etc.)
  • a counter clock signal generated by the counter clock generation circuit 6 is indicated by a symbol.
  • FIG. 3 shows a configuration example of one channel of the signal line driving circuit.
  • the signal line drive circuit for one channel includes a latch circuit 220-1 for latching one channel of grayscale data (DOO-D05) in response to the output control signal L81, and a latch circuit 220-1.
  • circuit DZA converter that converts one channel of grayscale data D00—D05 output from 220-1 into one-shot pulses with different on-time and outputs it to the output pad (PAD1), which is the signal line drive end 230— Includes 1 and.
  • the DZA converter 230-1 includes a timer circuit for generating a timer pulse having a pulse width corresponding to the gradation data D00 to D05, and a voltage applied by a timer pulse generated by the timer circuit. Including a pixel driving output circuit whose duration is controlled!
  • the portion of the pixel drive output circuit includes three switches which are also powerful, including a pre-charge switch SW1, a high-side main charge switch SW2, and a low-side main charge switch SW3.
  • the precharge switch SW1 is interposed between the output pad (PAD1), which is a signal line drive terminal, and the precharge power supply Vx having a predetermined voltage.
  • the precharge switch SW1 is configured by connecting the p-channel MOSFET 21a and the n-channel MOSFET 21b in anti-parallel with each other.
  • the high-side main charging switch SW2 is interposed between the output pad PAD1, which is the signal line driving terminal, and the high-side main charging power supply VDD having a predetermined high-side voltage.
  • a p-channel MOSFET is used as the high-side main charging switch SW2.
  • the low-side main charging switch SW3 is interposed between the output pad (PAD1) that is a signal line driving terminal and the low-side main charging power supply VSS having a predetermined low-side voltage.
  • PAD1 output pad
  • VSS low-side main charging power supply
  • an n-channel MOSFET is used as the low-side main charging switch SW3.
  • the gate of the p-channel MOSFET that forms the high-side main charging switch SW2 and the gate of the n-channel MOSFET that forms the low-side main charging switch SW3 are shared via the analog switches AS1 and AS2, respectively. After being connected, it is connected to the output terminal of the comparator CMP.
  • analog switches AS1 and AS2 are controlled so as to be selectively turned on by a data capture clock S4. Specifically, when the logic level of the data capture clock S4 indicates a positive voltage, the analog switch AS1 is turned on. Similarly, when the logic level of the data capture clock S4 indicates a negative voltage, the analog switch AS2 is turned on.
  • the timer circuit is mainly configured by the comparator CMP.
  • comparator CMP is a digital comparator that compares the grayscale data DO 0-D05 coming from the latch 220-1 with the 6-bit data coming from the counter CTR, and compares the binary data corresponding to the comparison result. Output a signal.
  • the counter CTR counts the counter clock CLK.
  • the start and stop of counting by the counter CTR are controlled by the output timing signal S5.
  • the pulse interval before and after the counter clock CLK is adjusted to match the gamma curve characteristics.
  • the output polarity of the comparator CMP is alternately switched between positive polarity and negative polarity by the data capture clock S4. Therefore, a positive one-shot pulse (timer pulse) having a pulse width Txx corresponding to the size of the latched data DOO-D05 and a negative one-shot pulse (timer pulse) are output to the output side of the comparator CMP. ) Are output at the start of the selection period of the signal line.
  • the force drawn in the circle denoted by reference numeral 250a is a one-shot pulse (timer pulse) of negative polarity, similarly drawn in the circle denoted by reference numeral 250b! / This is a positive polarity one-shot pulse (timer pulse).
  • each of these pulses has a pulse width Txx corresponding to the size of the gradation data DOO-D05 output from the latch 220-1.
  • a precharge signal In the precharge signal S6, a one-shot pulse having a pulse width ⁇ appears only at the beginning of one horizontal scanning period.
  • the precharge signal S6 functions as a switching control signal for the precharge switch SW1, as shown in FIG.
  • the precharge signal exists as two complementary signals having different logical polarities, and the inverted signal S6, which is a negative signal, is given to the gate of the ⁇ -channel MOSFET 21a.
  • the positive polarity signal S6 is supplied to the gate of the n-channel MOSFET 21b.
  • the two MOSFETs 21a and 21b conduct simultaneously, and Bidirectional conductivity is provided to the charging switch SW1.
  • the counter clock is denoted by CLK.
  • CLK The counter clock
  • the intervals between the clock pulses constituting the counter clock are drawn at equal intervals, but as will be described in detail later, these pulse intervals are adjusted to match the gamma curve characteristics! You.
  • CMP output (n) refers to the output of the comparator CMP when the latch data DOO-D05 supplied to the comparator CMP indicates the gradation (n).
  • the symbol S4 is a data capture clock. This data capture clock
  • the logical polarity of S4 is inverted every horizontal scanning period. As a result, the pixel rows on the adjacent scanning lines are alternately charged positively and negatively.
  • the output of the scanning line driving circuit is denoted by reference symbol S7. This is the signal at point P2 on the output side of output pad PAD2, as shown in FIG. As will be described later, the scanning line driving circuit output S7 allows a switch element (TFT) connecting the signal line 7 and the pixel 91 to be connected.
  • TFT switch element
  • the symbol Vin is given to the signal line applied voltage, in other words, the signal line drive circuit output. This is the signal at point P1 on the output side of the output pad PAD1, as shown in FIG. As will be described later, the pixel 91 is main-charged by the signal line applied voltage Vin.
  • the reference numeral Vc denotes the liquid crystal pixel charging voltage. This is a signal at the point P3 connected to the pixel 91 as shown in FIG. As described later, the display gradation of the pixel is controlled by the liquid crystal pixel charging voltage Vc.
  • FIG. 4 shows an equivalent circuit of a pixel and its peripheral circuit elements.
  • PAD1 is an output pad of a signal line drive circuit
  • PAD2 is an output pad of a scan line drive circuit
  • 91 is a liquid crystal pixel
  • 92 is an auxiliary capacitor
  • 93 is a thin film transistor that constitutes a switch element
  • 81 is a scan line 8
  • Reference numeral 71 denotes a wiring circuit element of the signal line 7.
  • the wiring circuit element 71 of the signal line includes a wiring resistance 71a and a wiring capacitance 71b.
  • R1 is the resistance value of the wiring resistance
  • C1 is the capacitance value of the wiring capacitance.
  • the wiring circuit element 81 of the scanning line includes a resistance component 81a and a capacitance component 81b.
  • R2 is the resistance value of the resistance component 8 la
  • C2 is the capacity value of the 8 lb capacity component.
  • R3 is the ON resistance value of the thin film transistor 93
  • C3 is the capacitance value of the liquid crystal pixel 91
  • C4 is the capacitance value of the auxiliary capacitance 92.
  • the scanning line driving circuit output S7 is the signal at the point P2 on the output side of the pad PAD2 in the circuit of FIG. 4, and the signal line applied voltage Vin is the signal of FIG.
  • the charge voltage Vc of the liquid crystal element is the signal at point P3 in the circuit of FIG.
  • the precharge switch SW1 Upon receiving the one-shot pulse in the precharge signal S6, the precharge switch SW1 becomes conductive, whereby the precharge voltage Vx is applied to the signal line, and the charge voltage Vc of the liquid crystal pixel 91 is increased. Is quickly precharged to any negative polarity voltage Vx (see time tOO—tO in FIG. 9). The important point here is that the precharge to the voltage Vx is completed within the time corresponding to the pulse width Tp of the one-shot pulse in the precharge signal S6. Subsequently, when the time Tp has elapsed from the start of one horizontal scanning period, the precharge switch SW1 is turned off again, and the precharge power supply Vx is disconnected.
  • the counter CTR When the precharge period ends at time tO, the counter CTR subsequently starts counting the counter pulse CLK. During a period in which the count value of the counter CTR is smaller than the gradation data D00—D05 latched by the latch 220-1 (Tl, T2, '', ⁇ 63, ⁇ 64 shown in Fig. 5), the output of the comparator CMP Is maintained at “L”. During the period in which the output of the comparator CMP is maintained at "L", only the analog switch AS1 is turned on by the operation of the data fetch clock S4.
  • the output “L” of the comparator CMP is supplied to the gate of the p-channel MOSFET constituting the high-side main charging switch SW2, so that the high-side main charging switch SW2 becomes conductive. Then, the application of the high-side main charging power supply VDD to the signal line is started (see time tO in FIG. 7). Then, the value of the charging voltage Vc of the pixel rises with time, drawing a predetermined time constant curve from the charging start voltage Vx force (see time tO and thereafter in FIG. 9). In this charging progress state, when the value of the gradation data DOO—D05 latched by the latch 220-1 matches the count value of the counter CTR, the output of the comparator CMP changes from “L” to “H”.
  • the one-shot pulse included in the precharge signal S6 causes Then, the precharge switch SW1 is turned on again (see tOO-t (T) in FIG. 6). Then, the precharge power supply Vx is applied again to the signal line, and the pixel charging voltage is reduced.
  • the value of Vc is precharged from an arbitrary positive polarity voltage to a precharge voltage Vx (see the dashed line of the charge curve in Fig. 8).
  • the "H" output of the comparator CMP is supplied to the gate of the n-channel MOSFET that configures the low-side main charging switch SW3, so that the low-side main charging switch SW3 is turned on. Then, the application of the low-side main charging power supply VSS to the signal line is started (see time tO 'in FIG. 8).
  • the value of the charging voltage Vc of the pixel gradually decreases while drawing a time constant curve from the charging start voltage Vx (see time t (see T and thereafter) in FIG. 10). Then, when the latched gradation data D00-D05 and the count value of the counter CTR match, the output of the comparator CMP switches from “H” to “L” (tr, t2 ••• tn in Fig. 6). ',--t63', t64 ').
  • the application of the low-side main charging power supply VSS to the signal line is stopped by turning off the low-side main charging switch SW3.
  • the three switches SWl, SW2, and SW3 are all in a non-conductive state, so that the signal line connected to the pixel is disconnected from any power supply and is in an electrically floating state.
  • the pixel charging voltage Vc becomes Vn (see FIG. 10). Thereafter, when the signal line connected to the pixel is disconnected from any power supply, the value of the charging voltage Vc of the pixel is maintained at Vn in this example (see the horizontal portion of the charging curve in FIG. 10).
  • the signal line drive circuit (particularly, the pixel drive output circuit portion) according to the above-described embodiment includes the drive end (PAD1) of the signal line 7 connected to the pixel 91 and the precharge power supply Vx.
  • the pre-charging switch SW1 interposed therebetween, the high-side main charging switch SW2 interposed between the driving end (PAD1) of the signal line 7 connected to the pixel 91 and the high-side main charging power supply VDD, and the pixel
  • FIG. 12 shows the relationship (gamma curve characteristics) between the gradation data and the gradation voltage
  • FIG. 13 shows the relationship between the gamma curve characteristics and the counter clock. It is needless to say that, for convenience of explanation, the power of monochrome display is actually RGB color display.
  • the counter clock is configured to correspond to the voltage application time T1, ⁇ 2, ⁇ 3, ⁇ 4,... ⁇ 64 shown in FIG.
  • the intervals between the preceding and succeeding clock pulses are adjusted to ⁇ , ⁇ 12, ⁇ 23, and ⁇ 34, thereby realizing the gamma curve correction when obtaining the gradation voltage from the gradation data.
  • a series of counter clocks whose pulse intervals are adjusted to match the Gamma curve characteristics are configured in the Gamma curve memory 5.
  • a series of reference clock number data corresponding to successive counter pulse intervals is stored.
  • the counter clock generation circuit 6 reads the reference clock number sequentially from the head address of the gamma curve memory, and counts this with the reference clock to obtain A counter clock is generated.
  • the counter clock (CLK) obtained in this way is counted by the counter CTR shown in Fig. 3.
  • the value of the time length Txx corresponding to the count value is Tl, ⁇ 2, ⁇ 3, ⁇ 61, and the Gamma curve correction is performed. , A desired gradation voltage can be generated.
  • the principle of generating the gradation voltage of the signal line driving circuit of the present invention described above is basically based on the fact that the applied time (Txx) is set while the applied voltage (Vx, VDD, VSS) to the signal line 7 is fixed. Since it is changed in accordance with the gradation data, no special design change is required for the gradation voltage generation system even if the number of gradation bits is increased to increase the number of gradations. ,.
  • the charging voltage of the pixel is determined by the charging characteristic curve defined by the time constant of the signal line peripheral circuit including the pixel and the signal line applied voltage and the predetermined voltage application time to the signal line. Since it is uniquely determined, as in the conventional signal line driving method, a gradation power supply (centering on a power transistor) is used to prepare in advance a number of gradation reference voltages corresponding to each of the target pixel charging voltages. Constant voltage circuit), gradation reference voltage generation circuit (including resistance ladder circuit), voltage selection switch network (including many analog switches)
  • the switch SW1 for pre-charging, the switch SW2 for high-side main charging, and the switch SW3 for low-side main charging are provided, and the conduction timing and conduction time of these switches are determined by pre-charging. Since control is only performed by the control means and the main charge control means, there is an advantage that a simple configuration can be used for a display panel that performs bipolar charging of pixels.
  • the comparator CMP included in the signal line driving circuit can be realized with a small number of elements, so that the signal using the conventional resistance ladder type gradation reference voltage generation circuit can be used. Compared with the line drive circuit, the chip area can be reduced. With such a circuit configuration, there is an advantage that even if the number of display gradations increases, the increase in the chip area is small.
  • the configuration of the precharge switch, the main charge switch, and the like is not changed, and only the data stored in the gamma curve memory and the count clock generation circuit are individually designed. It can be applied to various types of display panels with different characteristics, etc., and has the advantage of not increasing the cost even in high-mix low-volume production.
  • the applied force For example, for the applied voltage, prepare three levels of positive and negative such as VSS1, VSS2, VSS3 (VSS1> VSS2> VSS3), VDD1, VDD2, VDD3 (VDD1 ⁇ VDD2 ⁇ VDD3), and By adjusting the tone data (DOO-D05) in three stages and selecting these three types of applied voltages in accordance with the results of the discrimination, variations in the required charging time due to the magnitude of the gradation data values can be achieved. And the response speed can be made uniform.
  • the present invention is applied to a TFT liquid crystal panel.
  • the present invention can be widely applied to other display panels having capacitive pixels (for example, organic EL panels and the like).
  • FIG. 15 shows a configuration diagram (first embodiment) of the entire liquid crystal display device to which the present invention is applied.
  • the same components as those of the previously described configuration of FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • the features of this liquid crystal display device are in the parts of the gamma curve memory 5A and the power clock generation circuit 6A. That is, in this example, the gamma curve memory 5A is composed of three gamma curve memories each storing a gamma correction curve for each RGB color. Similarly, the counter clock generation circuit 6A is configured with three counter clock generation circuits for each of the RGB colors even if V is used.
  • the gamma curve memory for R color stores gamma correction curve data corresponding to the RED gamma correction curve (C1) shown in FIG.
  • the gamma curve memory for G color stores gamma correction curve data corresponding to the GREEN gamma correction curve (C2) shown in Fig. 17, and the gamma curve memory for R color stores BLUE gamma correction data shown in Fig. 17.
  • each of the three pieces of gamma correction curve data is the same as that described above with reference to FIGS. That is, the gamma correction curve data stored in each of the R, G, and B gamma curve memories is a gamma correction curve obtained by converting a series of gradation data into a voltage application time (see the gamma curve in FIG. 12). ), The adjacent time difference ( ⁇ ⁇ , ⁇ 12, ⁇ 23, ⁇ 34 ⁇ ⁇ ⁇ ⁇ ⁇ in Fig. 13) of a series of applied time data is converted to the count value of the fixed period reference clock (see Fig. 14 (b)). ) Is stored in a series of address areas (see Fig. 14 (a)).
  • the three counter clock generation circuits constituting counter clock generation circuit 6A have the same configuration.
  • Each of the three gamma curve memories composing the gamma curve memory 5A has a series of address areas.
  • a reference clock count number sequentially read out is preset, and a fixed period reference clock (CLK (O) ) And repeating the operation of generating a count-up pulse each time the count reaches the preset reference clock count, thereby providing a variable-period counter clock (CL K (R ), CLK (G), CLK (B)).
  • FIG. 16 is a configuration diagram (part 1) illustrating an example of a signal line drive circuit unit included in a liquid crystal display device to which the present invention is applied.
  • part 1 illustrating an example of a signal line drive circuit unit included in a liquid crystal display device to which the present invention is applied.
  • the feature of this signal line drive circuit unit is that the gradation counter CTR is composed of three 6-bit gradation counters for R, G, and B colors. It is in the point. These three 6-bit gradation counters are three types of counters for R, G, and B colors output from each of the three counter clock generation circuits that make up the counter clock generation circuit 6A.
  • the clocks CLK (R), CLK (G), and CLK (B) are counted, and the count value, that is, the 6-bit gradation data, is supplied to each of the digital comparators of each color in the comparator group 230.
  • FIG. 18 shows a configuration diagram (No. 1) of the same signal line drive circuit unit for three channels (RGB).
  • 5A (R), 5A (G), and 5A (B) are the three gamma curve memories constituting the gamma curve memory 5A (FIG. 15), 6A (R), 6A (G), and 6A (B).
  • the three CTR (R), CTR (G), and CTR (B) are the three counter clock generation circuits that make up the gradation counter ( Figure 15). This is a gradation counter.
  • the three analog pulses (two positive and negative lines) are used to alternately turn on the two analog switches AS1 and AS2 in the pixel drive output circuit 250-1 described above, thereby connecting the signal lines.
  • a predetermined voltage (VDD or VSS) is continuously applied to a pixel selected by a scanning line among a plurality of connected pixels, with a duration corresponding to the gradation data given to the pixel.
  • VDD or VSS a predetermined voltage
  • the tone counters CTR (R), CTR (G), and CTR (B) for each color reset the count value each time a count start instruction is given, and then reset the R, G, and B colors.
  • Each tone data obtained in this way is compared with the tone data specified for each channel by the digital comparators CMP (R), COMP (G), and COMP (B), thereby driving each channel.
  • Time (Txx) is generated as TR1-TR64, TG1-TG64, TBI-TB64.
  • the gamma curve memory 5A and the counter clock generation circuit 6A are arranged outside the signal line driving circuit unit 2, but as shown in FIG. In addition, they may be arranged inside the signal line drive circuit unit, or not shown. V, may be placed inside the LCD controller 4! / ,.
  • FIG. 21 shows a configuration diagram (part 2) of the same signal line drive circuit unit for three channels (RGB). Note that, in this figure, the same components as those in FIG. 18 described above are denoted by the same reference numerals and description thereof will be omitted.
  • the R, G, and B counter clock generation circuits, the R, G, and B color gradation counters, and the R, G, and B color digital routers are , And operate independently for each pixel drive polarity.
  • the tone counter is composed of a tone counter 5A (RP) on the positive side and a tone counter 5A (RN) on the right side.
  • the comparator CMP1 (R) is configured to perform the comparison operation independently on the positive side and the negative side.
  • the tone counter is composed of the positive tone counter 5A (GP) and the tone counter 5A (GN), and the comparator CMP1 (G) is the positive tone counter. The comparison operation is performed separately and independently on the negative side.
  • the gradation counter is composed of a gradation counter 5A (BP) on the positive side and a gradation counter 5A (BN) on the front side, and the comparator CMP1 (B) Is configured to perform the comparison operation on the positive side and the negative side separately and independently.
  • the display quality can be further improved.
  • the total number of wires will be 36 (6 X RGB X positive and negative electrodes). If this number increases, the chip area will not increase much.
  • FIG. 22 shows a configuration diagram (first embodiment) of the entire liquid crystal display device to which the present invention is applied.
  • the same components as those of the previously described configuration of FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • the features of this liquid crystal display device reside in the gamma curve memory 5 B and the data conversion circuit 9. That is, in this example, the gamma curve memory 5B is composed of three gamma curve memories each storing a gamma correction curve for each RGB color. Similarly, for the data conversion circuit 9, the RGB It consists of another three data conversion circuits.
  • the gamma curve memory for the R color stores the RED gamma correction curve (C Gamma correction curve data equivalent to 1)
  • the gamma curve memory for G color contains gamma correction curve data equivalent to the GREEN gamma correction curve (C2) shown in Fig. 17, and the gamma curve memory for R color
  • the gamma correction curve data corresponding to the BLUE gamma correction curve (C3) shown in FIG. 17 is stored.
  • each of the three pieces of gamma correction curve data is converted into a gamma correction curve (see FIG. 26) obtained by converting a series of gradation data into a voltage application time.
  • a series of counter clock numbers obtained by converting a series of applied time data (corresponding to T1-T64 in Fig. 26) obtained by fitting to the count value of the fixed-cycle counter clock CLK (l) (see Fig. 28). Is stored in a series of address areas (see FIG. 27 (a)).
  • 03h, 08h, OEh '...' FFh is the number of counter clocks.
  • each of the three data conversion circuits constituting the data conversion circuit 9 uses the given gradation data as an argument to access the gamma curve memory to convert the given gradation data into gamma data. It has a function of converting into the number of counter clocks corresponding to the corrected voltage application time conversion gradation data.
  • the data converted at this time needs to have a bit width larger than the base data.
  • the base data is 6 bits and the converted data is 8 bits.
  • the accuracy of the gamma correction curve can be improved by making the conversion data 8 bits or more. For example, in the case of lObit, it becomes possible to handle 0 to 1023 clocks. This method has the advantage of increasing the number of data lines and increasing the number of counter clocks and counter output to one system (common to RGB).
  • FIG. 23 is a configuration diagram (part 1) illustrating an example of a signal line drive circuit unit included in a liquid crystal display device to which the present invention is applied.
  • part 1 illustrating an example of a signal line drive circuit unit included in a liquid crystal display device to which the present invention is applied.
  • this signal line drive circuit unit is that the grayscale data converted from 6 bits to 8 bits by the data conversion circuit is supplied to the data latch 240.
  • the data latch 240 uses the 8-bit gradation data (D00-D07, D10-D17, D20-D27, D30-D37, D40-D47, D50-D57) for 6 parallel channels as a data capture clock. Configured to latch according to the edge of S4! RU
  • FIG. 25 shows a configuration diagram (No. 1) of the same signal line driving circuit unit for three channels (RGB).
  • 5B (R), 5B (G), and 5B (B) are three gamma curve memories constituting the gamma curve memory 5B (FIG. 22), 9 (R), 9 (G), 9 (B) Is the three data conversion circuits that make up the data conversion circuit 9 (Fig. 22), and CTR is the gradation counter (Fig. 22) that counts a fixed-period counter clock.
  • three digital comparators CMP (R), COMP (G), and COMP (B) corresponding to the R, G, and B colors are included in the signal line drive circuit unit. It is included.
  • the three digital comparators CMP (R), COMP (G), and COMP (B) provide the grayscale data obtained by counting one system counter clock CLK (l) by the grayscale counter CTR and the three grayscale data.
  • Latches 220—1 (R), 220—1 (G), and 220—1 (B) compare the grayscale data after conversion of the data for each color to compare RGB data for three RGB (two positive and negative X) systems. ) Timer timer is generated.
  • the three analog pulses (two positive and negative) are used to alternately turn on the two analog switches AS1 and AS2 in the pixel drive output circuit 250-1 described above, thereby connecting to the signal line.
  • a predetermined voltage (VDD or VSS) is continuously applied to a pixel selected by a scanning line among a plurality of pixels for a duration corresponding to gradation data given to the pixel. Display of the pixel The gradation is controlled as described above.
  • the counter clock CLK (l) common to each color has a fixed cycle.
  • the tone counters CTR (R), CTR (G), and CTR (B) for each color reset the count value each time a count start instruction is given, and then count the fixed-cycle counter clock CLK (l). Start counting.
  • the gamma curve memory 5B and the data conversion circuit 9 are arranged outside the signal line driving circuit unit 2, but as shown in FIG. May be arranged inside the signal line driving circuit unit, or may be arranged inside the liquid crystal controller 4 (not shown).
  • FIG. 30 is an explanatory diagram of another display panel to which the signal line driving circuit of the variable application time is applied
  • FIG. 31 is an operational explanatory diagram thereof.
  • FIG. 31 shows a pixel drive waveform of a passive matrix liquid crystal display device and a TFD (Thin Film Diode) or MIM (Metal Insulator Metal) liquid crystal display device.
  • a passive matrix liquid crystal display device does not have an active element such as a TFT in the pixel, and the liquid crystal is generated by the potential difference at the intersection of the Y electrode to which the scanning line drive circuit is connected and the X electrode to which the signal line drive circuit is connected. Control the state of.
  • TFD LCDs have diodes in the pixels and apply Has the voltage to maintain the voltage.
  • These liquid crystal display devices have similar driving waveforms in that the state of the liquid crystal is controlled by the potential difference at the intersection of the Y electrode and the X electrode.
  • the pixel A is in a state where the applied voltage ( ⁇ 25 V) does not react with the liquid crystal.
  • Pixel B shows a state in which the applied voltage ( ⁇ 30 V) reacts with the liquid crystal (assuming black display).
  • black and white display is possible by controlling the state of the X electrode, and by controlling the application time, the black display time is controlled, thereby realizing gradation display. Since the control of the X electrodes is performed by the signal line driving circuit, the circuit configuration as previously shown in FIGS. 18 and 21 can be applied to these liquid crystal display devices as it is.
  • the RGB individual gamma curve correction according to the present invention can be directly applied to a passive matrix type liquid crystal display device, a TFD (Thin Film Diode) or a MIM (Metal Insulator Metal) type liquid crystal display device. .
  • the present invention more reproducibility is obtained by performing gamma correction based on individual gamma correction curves for each of the R (red), G (green), and B (blue) colors.
  • the characteristics of the gamma correction curve are uniquely determined by the storage contents of the memories of the respective RGB colors (gamma correction curve data corresponding to a series of gradation data). Can be very easily realized by changing the storage contents of the memory (for example, rewriting or replacing the memory itself).
  • FIG. 1 is a configuration diagram of an entire liquid crystal display device to which a signal line driving circuit according to the above proposal is applied.
  • FIG. 2 is a configuration diagram of a signal line drive circuit unit (64 gradations, 384 channels) included in the device.
  • FIG. 3 is a configuration diagram of one channel of the signal line drive circuit unit.
  • FIG. 4 A diagram showing an equivalent circuit of a pixel on a display panel and circuit elements around the pixel.
  • FIG. 5] is a diagram (part 1) showing a signal waveform of each part of the circuit shown in FIG. 3 and FIG.
  • FIG. 6 is a diagram (part 2) showing signal waveforms of respective parts of the circuits shown in FIG. 3 and FIG.
  • FIG. 7] is a diagram (part 3) showing a signal waveform of each part of the circuit shown in FIG. 3 and FIG.
  • FIG. 8] is a diagram (part 4) showing signal waveforms of respective parts of the circuits shown in FIGS. 3 and 4.
  • FIG. 9 is a diagram (part 5) showing a signal waveform of each part of the circuit shown in FIG. 3 and FIG.
  • FIG. 10 is a diagram (part 6) showing a signal waveform of each part of the circuit shown in FIG. 3 and FIG.
  • FIG. 5 is a layout diagram of FIG.
  • FIG. 12 A diagram showing the relationship between the gradation data and the gradation voltage (Gamma curve characteristics).
  • FIG. 13 is a diagram showing the relationship between the gamma curve characteristics and the counter clock.
  • FIG. 14 is an explanatory diagram of a gamma curve memory.
  • FIG. 15] is a configuration diagram (first embodiment) of the entire liquid crystal display device to which the present invention is applied.
  • FIG. 16] is a configuration diagram (part 1) illustrating an example of a signal line drive circuit unit configuring a liquid crystal display device to which the present invention is applied.
  • FIG. 17] is a configuration diagram (part 2) showing one example of a signal line drive circuit unit configuring the liquid crystal display device to which the present invention is applied.
  • FIG. 18 This is a configuration diagram (1) for three channels (RGB) of the same signal line drive circuit unit.
  • FIG. 19 A diagram showing RGB-independent gamma correction curves.
  • FIG. 21 This is a configuration diagram (part 2) of the same signal line drive circuit unit for three channels (RGB).
  • FIG. 22] is a configuration diagram (second embodiment) of the entire liquid crystal display device to which the present invention is applied.
  • FIG. 23] is a configuration diagram (part 1) showing one example of a signal line drive circuit unit constituting a liquid crystal display device to which the present invention is applied.
  • FIG. 24] is a configuration diagram (part 2) showing one example of a signal line drive circuit unit constituting a liquid crystal display device to which the present invention is applied.
  • FIG. 25 is a configuration diagram of three channels (RGB) of the signal line drive circuit unit.
  • FIG. 26 A graph showing a gamma correction curve for gradation data conversion.
  • FIG. 28 is a timing chart showing the relationship between data (8 bits) after data conversion and drive time (Txx).
  • FIG. 30 is an explanatory diagram of a pixel array of another display panel to which a signal line drive circuit of a variable application time type is applied.
  • FIG. 31 is an operation explanatory diagram of another display panel to which the application time variable signal line drive circuit is applied.
  • 5A, 5B Gamma curve memory (including RGB)

Description

表示パネルの信号線駆動装置
技術分野
[0001] この発明は、信号線に繋がる複数の画素のうちの走査線で選択された画素に対し て、当該画素に対して与えられた階調データに対応する継続時間をもって、所定電 圧を継続的に印加することにより、当該画素の階調を制御するようにした表示パネル の信号線駆動装置に関する。
背景技術
[0002] 周知のように、液晶表示装置の基本構成は、縦横に画素が配列された表示パネル と、表示パネル上を垂直方向へ延びる信号線を駆動する信号線駆動回路と、表示パ ネル上を水平方向へ延びる走査線を駆動する走査線駆動回路とからなるものである
[0003] 斯カる液晶表示装置にあっては、より一層のローコストィ匕が求められる中で、表示 品位の更なる向上が求められている。信号線駆動回路の性能は、表示品位の向上と 深い関係があり、中でも、信号線駆動回路に組み込まれるガンマ補正機能は、色彩 再現性と密接な関係を有する。
[0004] 従来、カラー液晶表示装置におけるガンマ補正は、 R色 (赤色）、 G色 (緑色）、 B色
(青色）の全てについて、共通のガンマ補正カーブに基づくガンマ補正機能が採用さ れていた (特許文献 1参照)。
特許文献 1：特開 2004— 151187
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、より再現性の高 、色彩、色度を実現するためには、 R色 (赤色）、 G色
(緑色）、 B色（青色）の全てについて、共通のガンマ補正カーブに基づくガンマ補正 機能では不十分であり、今後、 R色 (赤色）、 G色 (緑色）、 B色 (青色)のそれぞれに つ!、て、個別のガンマ補正カーブに基づくガンマ補正機能が組み込まれた信号線 駆動回路の開発が望まれている。 [0006] ところで、この種の信号線駆動回路には、印加電圧の値により画素の階調を制御す る印加電圧可変型のものと、所定電圧の印加時間の値により画素の階調を制御する 印加時間可変型のものとが存在する。
[0007] 印加電圧可変型の信号線駆動回路にあっては、階調数分の階調基準電圧を階調 基準電圧生成回路により予め生成しておき、電圧選択スィッチ網によりそれらの階調 基準電圧の一つを与えられた階調データに応じて選択して画素に印加すると言う手 法が採用される。
[0008] そのため、 R色（赤色）、 G色（緑色）、 B色（青色）のそれぞれにつ 、て、個別のガン マ補正カーブに基づくガンマ補正機能を組み込むためには、各色合計で 384本 {階 調数 (例えば、 64) XRGB (3) X正負極性（2) = 384}の階調基準電圧の配線が必 要となり、チップサイズが大幅に増加すると言う問題がある。
[0009] これに対して、印加時間可変型の信号線駆動回路にあっては、印加電圧は一定と したまま、印加時間だけを階調データに応じて変化させるものであるから、印加電圧 可変型の信号線駆動回路のように、階調数に応じて階調基準電圧の配線が増加す ることちない。
[0010] そのため、 R色（赤色）、 G色（緑色）、 B色（青色）のそれぞれにつ 、て、個別のガン マ補正カーブに基づくガンマ補正機能を組み込んだとしても、さほどチップサイズを 増加させることもな ヽと思われる。
[0011] この発明は、上述の技術的背景に鑑みなされてものであり、その目的とするところは
、より再現性の高い色彩、色度を実現することができると共に、回路面積も小型で低 コストに製作することができる表示パルの信号線駆動装置を提供することにある。
[0012] この発明のさらに他の目的並びに作用効果については、明細書の以下の記述を参 照すること〖こより、当業者であれば容易に理解されるであろう。
課題を解決するための手段
[0013] 本発明の表示パネルの信号線駆動装置は、信号線に繋がる複数の画素のうちの 走査線で選択された画素に対して、当該画素に対して与えられた階調データに対応 する継続時間をもって、所定電圧を継続的に印加することにより、当該画素の階調を 制御するように構成される。 [0014] この表示パネルの信号線駆動装置は、 RGB各色のガンマカーブメモリと、 RGB各 色のタイマ回路と、 RGB各色の画素駆動用出力回路とを有している。
[0015] R色のガンマカーブメモリには、当該表示パネルの R色の一連の階調データに対応 するガンマ補正カーブデータが記憶されさている。 G色のガンマカーブメモリには、 当該表示パネルの G色の一連の階調データに対応するガンマ補正カーブデータが 記憶されている。 B色のガンマカーブメモリには、当該表示パネルの B色の一連の階 調データに対応するガンマ補正カーブデータが記憶されている。
[0016] R色のタイマ回路は、与えられた R色の階調データと R色のガンマカーブメモリに記 憶されたガンマ補正カーブデータとに基づ 、て、ガンマ補正された階調データに対 応するパルス幅を有する R色のタイマパルスを生成する。 G色のタイマ回路は、与え られた G色の階調データと G色のガンマカーブメモリに記憶されたガンマ補正カーブ データとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有する G 色のタイマノ ルスを生成する。 B色のタイマ回路は、与えられた B色の階調データと B 色のガンマカーブメモリに記憶されたガンマ補正カーブデータとに基づいて、ガンマ 補正された階調データに対応するパルス幅を有する B色のタイマパルスを生成する。
[0017] R色の画素駆動用出力回路は、 R色のタイマ回路にて生成された R色のタイマノル スにて R色画素に対する電圧印加の継続時間を制御される。 G色の画素駆動用出力 回路は、 G色のタイマ回路にて生成された G色のタイマパルスにて G色画素に対する 電圧印加の継続時間を制御される。 B色の画素駆動用出力回路は、 B色のタイマ回 路にて生成された B色のタイマパルスにて B色画素に対する電圧印加の継続時間を 制御される。
[0018] このような構成によれば、 R色 (赤色）、 G色 (緑色）、 B色 (青色）のそれぞれにつ ヽ て、個別のガンマ補正カーブに基づくガンマ補正を行うことにより、より再現性の高い 色彩、色度を実現することができると共に、 RGB個別ガンマ補正機能を有していても 、チップサイズへの影響は小さいため、回路面積も小型で低コストに製作することが 可能となる。加えて、本発明によれば、ガンマ補正カーブの特性は、 RGB各色のメモ リの記憶内容 (一連の階調データに対応するガンマ補正カーブデータ）により一義的 に決定されるため、ガンマ補正カーブの変更もメモリの記憶内容の変更 (例えば、書 き換える、又はメモリそのものを交換する等）により、極めて簡単に実現することができ る。
[0019] 本発明の好ましい実施の形態においては、 R色、 G色、 B色のガンマカーブメモリの それぞれに記憶されたガンマ補正カーブデータは、一連の階調データを電圧印加 時間に換算されたガンマ補正カーブに当て嵌めて得られる一連の印加時間データ の隣接時間差を、固定周期の基準クロックのカウント値に換算してなる一連の基準ク ロック数を、一連のアドレス領域に格納してなるものとされる。
[0020] また、 R色、 G色、 B色のタイマ回路のそれぞれは、ガンマカーブメモリの一連のアド レス領域力 順次に読み出される基準クロックカウント数がプリセットされ、かつ固定 周期の基準クロックをカウントすると共に、そのカウント数がプリセットされた基準クロッ クカウント数に達する毎にカウントアップパルスを生成する動作を繰り返すことにより、 ガンマ補正カーブに対応する可変周期のカウンタクロックを生成する R色、 G色、 B色 のプリセッタブルカウンタと、カウント開始指示が与えられる毎に、カウント値をリセット したのち、 R色、 G色、 B色のプリセッタブノレカウンタから出力される可変周期のカウン タクロックをそれぞれをカウントすることにより、可変周期のカウンタクロックのカウント 値に換算された階調データを生成する R色、 G色、 B色の階調カウンタと、与えられた 階調データと階調カウンタから出力される換算済みの階調データとを大小比較するこ とにより、 R色、 G色、 B色のタイマパルスをそれぞれ生成する R色、 G色、 B色のデジ タルコンパレータと、を含んでいる。
[0021] このような構成によれば、階調カウンタによるカウンタ対象となるカウンタクロックがガ ンマ補正カーブの特徴に対応する可変周期を有する低速クロックとなるため、階調力 ゥンタのカウント動作が確実なものとなると共に、デジタルコンパレータにおいては単 にカウント値と階調データとを大小比較するだけで済み、動作の確実性が保証される
[0022] 本発明の好ましい他の実施の形態においては、 R色、 G色、 B色のガンマカーブメ モリのそれぞれに記憶されたガンマ補正カーブデータは、一連の階調データを電圧 印加時間に換算されたガンマ補正カーブに当て嵌めて得られる一連の印加時間デ ータを、固定周期のカウンタクロックのカウント値に換算してなる一連のカウンタクロッ ク数を、一連のアドレス領域に格納してなるものとされる。
[0023] また、 R色、 G色、 B色のタイマ回路のそれぞれは、与えられた階調データを引数と して、ガンマカーブメモリをアクセスすることにより、与えられた階調データを、ガンマ 補正された電圧印加時間換算の階調データに相当するカウンタクロック数に変換す るデータ変換回路と、カウント開始指示が与えられる毎に、カウント値をリセットしたの ち、固定周期のカウンタクロックをそれぞれをカウントすることにより、固定周期のカウ ンタクロックのカウント値に換算された階調データを生成する R色、 G色、 B色の階調 カウンタと、データ変換回路より得られる電圧印加時間換算の階調データに相当する カウンタクロック数と階調カウンタから出力されるカウント値とを大小比較することにより
、 R色、 G色、 B色のタイマパルスをそれぞれ生成する R色、 G色、 B色のデジタルコン パレータと、を含んでいる。
[0024] このような構成によれば、データ変換回路より得られる電圧印加時間換算の階調デ ータに相当する基準クロック数と階調カウンタ力 出力されるカウント値とを大小比較 することにより、 R色、 G色、 B色のタイマパルスをそれぞれ生成するようにしたため、 階調カウンタのカウント対象となるカウンタクロックは固定周期のものでよくなり、その 分だけ回路構成が簡素化され、チップ面積も小型化される。
[0025] 本発明及び上記の実施の形態において、 R色、 G色、 B色の画素駆動用出力回路 としては、画素に繋がる信号線の駆動端と所定電圧を有する予充電用電源との間に 介在される予充電用スィッチと、画素に繋がる信号線の駆動端と所定電圧を有する 主充電用電源との間に介在された主充電用スィッチと、画素が選択される期間の開 始時に、主充電用スィッチを非道通状態としたまま、予充電用スィッチだけを所定時 間にわたり導通状態とすることにより、当該画素を所定の充電開始電圧に予充電させ るための予充電制御手段と、予充電に続いて、予充電用スィッチを非道通状態とし たまま、主充電用スィッチを、タイマパルスで決定される所定時間にわたり導通状態と することにより、当該画素を所望の階調電圧に主充電するための主充電制御手段と 、を含むものであってもよい。
[0026] 本発明及び上記の実施の形態において、 R色、 G色、 B色の画素駆動用出力回路 としては、画素に繋がる信号線の駆動端と所定電圧を有する予充電用電源との間に 介在される予充電用スィッチと、画素に繋がる信号線の駆動端と所定の高側電圧を 有する高側主充電用電源との間に介在された高側主充電用スィッチと、画素に繋が る信号線の駆動端と所定の低側電圧を有する低側主充電用電源との間に介在され た低側主充電用スィッチと、高側及び低側の双方の主充電用スィッチを非道通状態 としたまま、予充電用スィッチだけを所定時間にわたり導通状態とすることにより、当 該画素を所定の充電開始電圧に予充電させるための予充電制御手段と、予充電に 続いて、予充電スィッチを非道通状態としたまま、高側主充電用スィッチと低側主充 電用スィッチとのうちで、当該画素に要求される充電極性に応じて決定される一方の 側の主充電用スィッチのみを、タイマパルスで決定される所定時間にわたり導通状態 とすることにより、当該画素を所望の階調電圧に充電する主充電制御手段と、主充電 に続いて、予充電用スィッチ、高側主充電用スィッチ、及び低側主充電用スィッチの 全てを非道通状態とすることにより、画素の充電電圧を保持させる電圧保持制御手 段と、を含むものであってもよい。
[0027] 別の一面力 見た本発明の表示パネルの信号線駆動装置は、信号線に繋がる複 数の画素のうちの走査線で選択された画素に対して、当該画素に対して与えられた 階調データに対応する継続時間をもって、所定電圧を継続的に印加することにより、 当該画素の階調を制御するように構成されている。
[0028] この表示パネルの信号線駆動装置には、 RGB各色のガンマカーブメモリと、 RGB 各色のタイマ回路と、 RGB各色の画素駆動用出力回路と、を有している。
[0029] R色のガンマカーブメモリには、当該表示パネルの R色の一連の階調データに対応 するガンマ補正カーブデータが記憶されている。 G色のガンマカーブメモリには、当 該表示パネルの G色の一連の階調データに対応するガンマ補正カーブデータを記 憶されている。 B色のガンマカーブメモリには、当該表示パネルの B色の一連の階調 データに対応するガンマ補正カーブデータを記憶されている。
[0030] R色のタイマ回路は、与えられた R色の階調データと R色のガンマカーブメモリに記 憶されたガンマ補正カーブデータとに基づ 、て、ガンマ補正された階調データに対 応するパルス幅を有する R色のタイマパルスを生成する。 G色のタイマ回路は、与え られた G色の階調データと G色のガンマカーブメモリに記憶されたガンマ補正カーブ データとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有する G 色のタイマノ ルスを生成する。 G色のタイマ回路は、与えられた B色の階調データと B 色のガンマカーブメモリに記憶されたガンマ補正カーブデータとに基づいて、ガンマ 補正された階調データに対応するパルス幅を有する B色のタイマパルスを生成する。
[0031] R色の画素駆動用出力回路は、 R色のタイマ回路にて生成された R色のタイマノル スにて R色画素に対する電圧印加の継続時間を制御される。 G色の画素駆動用出力 回路は、 G色のタイマ回路にて生成された G色のタイマパルスにて G色画素に対する 電圧印加の継続時間を制御される。 B色の画素駆動用出力回路は、 B色のタイマ回 路にて生成された B色のタイマパルスにて B色画素に対する電圧印加の継続時間を 制御される。
[0032] R色、 G色、 B色のガンマカーブメモリのそれぞれに記憶されたガンマ補正カーブ データは、一連の階調データを電圧印加時間に換算されたガンマ補正カーブに当 て嵌めて得られる一連の印加時間データの隣接時間差を、固定周期の基準クロック のカウント値に換算してなる一連の基準クロック数を、一連のアドレス領域に格納して なるものである。
[0033] R色、 G色、 B色のタイマ回路のそれぞれは、ガンマカーブメモリの一連のアドレス 領域力も順次に読み出される基準クロックカウント数がプリセットされ、かつ固定周期 の基準クロックをカウントすると共に、そのカウント数がプリセットされた基準クロック力 ゥント数に達する毎にカウントアップパルスを生成する動作を繰り返すことにより、ガン マ補正カーブに対応する可変周期のカウンタクロックを生成する R色、 G色、 B色のプ リセッタブルカウンタと、カウント開始指示が与えられる毎に、カウント値をリセットした のち、 R色、 G色、 B色のプリセッタブルカウンタから出力される可変周期のカウンタク ロックをそれぞれをカウントすることにより、可変周期のカウンタクロックのカウント値に 換算された階調データを生成する R色、 G色、 B色の階調カウンタと、与えられた階調 データと階調カウンタから出力される換算済みの階調データとを大小比較することに より、 R色、 G色、 B色のタイマパルスをそれぞれ生成する R色、 G色、 B色のデジタル コンパレータと、を含んでいる。
[0034] R色、 G色、 B色の画素駆動用出力回路は、画素に繋がる信号線の駆動端と所定 電圧を有する予充電用電源との間に介在される予充電用スィッチと、画素に繋がる 信号線の駆動端と所定の高側電圧を有する高側主充電用電源との間に介在された 高側主充電用スィッチと、
[0035] 画素に繋がる信号線の駆動端と所定の低側電圧を有する低側主充電用電源との 間に介在された低側主充電用スィッチと、高側及び低側の双方の主充電用スィッチ を非道通状態としたまま、予充電用スィッチだけを所定時間にわたり導通状態とする ことにより、当該画素を所定の充電開始電圧に予充電させるための予充電制御手段 と、予充電に続いて、予充電スィッチを非道通状態としたまま、高側主充電用スイツ チと低側主充電用スィッチとのうちで、当該画素に要求される充電極性に応じて決定 される一方の側の主充電用スィッチのみを、タイマパルスで決定される所定時間にわ たり導通状態とすることにより、当該画素を所望の階調電圧に充電する主充電制御 手段と、主充電に続いて、予充電用スィッチ、高側主充電用スィッチ、及び低側主充 電用スィッチの全てを非道通状態とすることにより、画素の充電電圧を保持させる電 圧保持制御手段と、を含んでいる。
[0036] さらに、 R色、 G色、 B色のプリセッタブルカウンタ、 R色、 G色、 B色の階調カウンタ、 及び R色、 G色、 B色のデジタルコンパレータは、画素駆動極性別に独立して作動す るように構成されている。
[0037] 別の一面力 見た本発明の表示パネルの信号線駆動装置は、信号線に繋がる複 数の画素のうちの走査線で選択された画素に対して、当該画素に対して与えられた 階調データに対応する継続時間をもって、所定電圧を継続的に印加することにより、 当該画素の階調を制御するように構成されている。
[0038] この表示パネルの信号線駆動装置は、 RGB各色のガンマカーブメモリと、 RGB各 色のタイマ回路と、 RGB各色の画素駆動用出力回路と、を有している。
[0039] R色のガンマカーブメモリには、当該表示パネルの R色の一連の階調データに対応 するガンマ補正カーブデータが記憶されている。 G色のガンマカーブメモリには、当 該表示パネルの G色の一連の階調データに対応するガンマ補正カーブデータが記 憶されている。 B色のガンマカーブメモリには、当該表示パネルの B色の一連の階調 データに対応するガンマ補正カーブデータが記憶されている。 [0040] R色のタイマ回路は、与えられた R色の階調データと R色のガンマカーブメモリに記 憶されたガンマ補正カーブデータとに基づ 、て、ガンマ補正された階調データに対 応するパルス幅を有する R色のタイマパルスを生成する。 G色のタイマ回路は、与え られた G色の階調データと G色のガンマカーブメモリに記憶されたガンマ補正カーブ データとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有する G 色のタイマノ ルスを生成する。 B色のタイマ回路は、与えられた B色の階調データと B 色のガンマカーブメモリに記憶されたガンマ補正カーブデータとに基づいて、ガンマ 補正された階調データに対応するパルス幅を有する B色のタイマパルスを生成する。
[0041] R色の画素駆動用出力回路は、 R色のタイマ回路にて生成された R色のタイマノル スにて R色画素に対する電圧印加の継続時間を制御される。 G色の画素駆動用出力 回路は、 G色のタイマ回路にて生成された G色のタイマパルスにて G色画素に対する 電圧印加の継続時間を制御される。 B色の画素駆動用出力回路は、 B色のタイマ回 路にて生成された B色のタイマパルスにて B色画素に対する電圧印加の継続時間を 制御される。
[0042] R色、 G色、 B色のガンマカーブメモリのそれぞれに記憶されたガンマ補正カーブデ ータは、一連の階調データを電圧印加時間に換算されたガンマ補正カーブに当て 嵌めて得られる一連の印加時間データを、固定周期のカウンタクロックのカウント値 に換算してなる一連のカウンタクロック数を、一連のアドレス領域に格納してなるもの である。
[0043] R色、 G色、 B色のタイマ回路のそれぞれは、与えられた階調データを引数として、 ガンマカーブメモリをアクセスすることにより、与えられた階調データを、ガンマ補正さ れた電圧印加時間換算の階調データに相当するカウンタクロック数に変換するデー タ変換回路と、カウント開始指示が与えられる毎に、カウント値をリセットしたのち、固 定周期のカウンタクロックをそれぞれをカウントすることにより、固定周期のカウンタク ロックのカウント値に換算された階調データを生成する R色、 G色、 B色の階調カウン タと、
データ変換回路より得られる電圧印加時間換算の階調データに相当するカウンタ クロック数と階調カウンタから出力されるカウント値とを大小比較することにより、 R色、 G色、 B色のタイマパルスをそれぞれ生成する R色、 G色、 B色のデジタルコンパレー タと、を含んでいる。
[0044] R色、 G色、 B色の画素駆動用出力回路が、画素に繋がる信号線の駆動端と所定 電圧を有する予充電用電源との間に介在される予充電用スィッチと、画素に繋がる 信号線の駆動端と所定の高側電圧を有する高側主充電用電源との間に介在された 高側主充電用スィッチと、画素に繋がる信号線の駆動端と所定の低側電圧を有する 低側主充電用電源との間に介在された低側主充電用スィッチと、高側及び低側の双 方の主充電用スィッチを非道通状態としたまま、予充電用スィッチだけを所定時間に わたり導通状態とすることにより、当該画素を所定の充電開始電圧に予充電させるた めの予充電制御手段と、予充電に続いて、予充電スィッチを非道通状態としたまま、 高側主充電用スィッチと低側主充電用スィッチとのうちで、当該画素に要求される充 電極性に応じて決定される一方の側の主充電用スィッチのみを、タイマパルスで決 定される所定時間にわたり導通状態とすることにより、当該画素を所望の階調電圧に 充電する主充電制御手段と、主充電に続いて、予充電用スィッチ、高側主充電用ス イッチ、及び低側主充電用スィッチの全てを非道通状態とすることにより、画素の充 電電圧を保持させる電圧保持制御手段と、を含んでいる。
[0045] さらに、 R色、 G色、 B色の階調カウンタ、及び R色、 G色、 B色のデジタルコンパレー タは、画素駆動極性別に独立して設けられている。
発明の効果
[0046] 本発明によれば、 R色 (赤色）、 G色 (緑色）、 B色 (青色）のそれぞれにつ ヽて、個別 のガンマ補正カーブに基づくガンマ補正を行うことにより、より再現性の高い色彩、色 度を実現することができると共に、 RGB個別ガンマ補正機能を有していても、チップ サイズへの影響は小さ 、ため、回路面積も小型で低コストに製作することが可能とな る。カ卩えて、本発明によれば、ガンマ補正カーブの特性は、 RGB各色のメモリの記憶 内容 (一連の階調データに対応するガンマ補正カーブデータ）により一義的に決定さ れるため、ガンマ補正カーブの変更もメモリの記憶内容の変更 (例えば、書き換える、 又はメモリそのものを交換する等）により、極めて簡単に実現することができる。
発明を実施するための最良の形態 [0047] 以下に、この発明の好適な実施の一形態を添付図面を参照しながら詳細に説明す ることとする。
[0048] 本発明は、印加時間可変型の信号線駆動回路を含む表示パネルの駆動装置の一 般に広く適用ができる。本出願人は、先に、このような印加時間可変型の信号線駆動 回路を含む新規な表示パネルの駆動装置を出願 (特願 2003-428228号)して 、る 。本発明に関する以下の説明は、これを前提として行うものとする。
[0049] そこで、先ず、本発明（RGB各色別のガンマ補正カーブが組み込まれた表示パネ ルの信号線駆動装置)の説明に入る前に、先の提案に係る電圧印加時間可変型の 信号線駆動回路を含む新規な表示パネルの駆動装置について説明する。
[0050] 先の提案に係る信号線駆動回路が適用された液晶表示装置の構成例が図 1に示 されている。同図において、 1は縦横に画素が配列された液晶表示パネル、 7は液晶 表示パネル上の縦方向の画素列にそれぞれ対応する複数本の信号線、 8は表示パ ネル上の横方向の画素列にそれぞれ対応する複数本の走査線、 2 , 2 , · ' · 2η-1,
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2ηは信号線 7を駆動するための信号線駆動回路ユニット、 3 , · ' · 3ηは走査線 8を駆
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動するための走査線駆動回路ユニット、 4は液晶コントローラ、 5は Gammaカーブメ モリ、 6はカウンタクロック生成回路である。
[0051] なお、図において、太線矢印 L1は CPUバス等からのデータである。太線矢印 L2 はタイミング制御等の出力制御信号である。太線矢印 L3は画像，階調データ、タイミ ング制御等の出力制御信号である。太線矢印 L4は Gammaカーブ特性に整合する ようにパルス間隔が調整された一連のカウンタクロックを構成する相前後するカウンタ パルス間隔に相当する一連の基準クロック個数データである。太線矢印 L5は相前後 するカウンタパルス間隔に相当する基準クロック個数データである。太線矢印 L6は力 ゥンタクロック生成のために利用される基準クロック信号、太線矢印 L7はカウンタクロ ック生成回路で生成されたカウンタクロックである。太線矢印 L8は画像，階調データ 、タイミング制御等の出力制御信号 (カウンタクロックを含む)である。
[0052] 以上の構成にお!、て、液晶コントローラ 4は、 CPUバス等からのデータ（L1)を受け て動作し、タイミング制御等の出力制御信号 (L2)と、画像，階調データ、タイミング制 御等の出力制御信号 (L3)とを生成出力する。 [0053] こうして得られたタイミング制御等の出力制御信号 (L2)は、走査線駆動回路ュニッ ト 3— 3mに供給される。カウンタクロック生成回路 6は、 Gammaカーブメモリ 5から読
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み出されるカウンタパルス間隔に相当する基準クロック個数データ L5と液晶コント口 ーラ 4から供給される基準クロック信号 (L6)とに基づ 、てカウンタクロック L7を生成出 力する。
[0054] こうして得られた画像，階調データ、タイミング制御等の出力制御信号 (L3)と、カウ ンタクロック信号 (L7)とは、信号 (L8)として一括統合された後、信号線駆動回路ュ ニット 2 , 2 · ' · 2η- 1, 2ηのそれぞれへと並列に供給される。なお、 Gammaカーブメ
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モリ 5の記憶内容並びにカウンタクロック生成回路 6の動作については、後に詳細に 説明する。
[0055] 信号線駆動回路ユニットの構成例（64階調， 384チャンネル）が図 2に示されてい る。同図に示されるように、この信号線駆動回路ユニット 2は、 64チャンネル分のスト ローブ信号を生成するためのシフトレジスタ（1ビット X 64ステージ） 210と、信号 (L8 )に含まれる並列 6チャンネル分の階調データ（DOO— D05, D10— D15, D20— D 25, D30— D35, D40— D45, D50— D55) L82をデータ取込用クロック S4のエツ ジに応じてラッチするデータラッチ 240と、データラッチ 240の出力側に設けられた並 列 6チャンネル分の階調データバス（BUS)の階調データを、シフトレジスタ（1ビット X 64ステージ） 210から出力される 64チャンネル分のストローブ信号のそれぞれに 応答してラッチするラッチ回路群（並列 384個 X 6ビット X直列 2ステージ） 220と、ラ ツチ回路群 220から並列に出力される 384チャンネル分の階調データを階調電圧に 変換する DZAコンバータ群（並列 384個） 230とを含んで 、る。
[0056] なお、図において符号 L82が付されているのは並列 6チャンネル分の 6ビット階調 データ、符号 L81が付されているのは出力制御信号（出力タイミング Z極性等）、符 号 CLKが付されているのは、カウンタクロック生成回路 6にて生成されるカウンタクロ ック信号である。
[0057] 信号線駆動回路 1チャンネル分の構成例が図 3に示されている。同図に示されるよ うに、この 1チャンネル分の信号線駆動回路は、 1チャンネル分の階調データ（DOO 一 D05)を出力制御信号 L81に応答してラッチするラッチ回路 220— 1と、ラッチ回路 220— 1から出力される 1チャンネル分の階調データ D00— D05をオン時間の異なる ワンショットパルスに変換して、信号線駆動端である出力パッド (PAD1)へと出力す る DZAコンバータ 230— 1とを含んでいる。この DZAコンバータ 230— 1は、後述す るように、階調データ D00— D05に対応するパルス幅を有するタイマパルスを生成 するタイマ回路と、タイマ回路にて生成されるタイマパルスにて電圧印加の継続時間 を制御される画素駆動用出力回路とを含んで!/ヽる。
[0058] 即ち、画素駆動用出力回路の部分は、予充電用スィッチ SW1と、高側主充電用ス イッチ SW2と、低側主充電用スィッチ SW3と力もなる 3個のスィッチを備えている。そ のうち、予充電用スィッチ SW1は、信号線駆動端である出力パッド (PAD1)と所定 電圧を有する予充電用電源 Vxとの間に介在される。この例では、予充電用スィッチ SW1は、 pチャンネル型 MOSFET21aと nチャンネル型 MOSFET21bとを互いに 逆並列接続したものが使用されている。
[0059] 高側主充電用スィッチ SW2は、信号線駆動端である出力パッド PAD1と所定の高 側電圧を有する高側主充電用電源 VDDとの間に介在される。この例では、高側主 充電用スィッチ SW2としては pチャンネル型 MOSFETが使用されている。
[0060] 低側主充電用スィッチ SW3は、信号線駆動端である出力パッド (PAD1)と所定の 低側電圧を有する低側主充電用電源 VSSとの間に介在される。この例では、低側主 充電用スィッチ SW3としては nチャンネル型 MOSFETが使用されている。
[0061] 高側主充電用スィッチ SW2を構成する pチャンネル型 MOSFETのゲートと、低側 主充電用スィッチ SW3を構成する nチャンネル型 MOSFETのゲートとは、それぞれ アナログスィッチ AS1, AS2を介して共通接続された後、コンパレータ CMPの出力 端に接続されている。
[0062] これらのアナログスィッチ AS 1, AS2はデータ取込用クロック S4によって択一的に 導通するように制御されている。具体的には、データ取込用クロック S4の論理レベル が正極性電圧を示すとき、アナログスィッチ AS 1が導通する。同様に、データ取込用 クロック S4の論理レベルが負極性電圧を示すとき、アナログスィッチ AS2が導通する
[0063] 一方、タイマ回路は、コンパレータ CMPを主体として構成されている。コンパレータ CMPはデジタル型のコンパレータであり、ラッチ 220— 1から到来する階調データ DO 0— D05と、カウンタ CTRから到来する 6ビットのデータとの大小比較を行い、その比 較結果に相当する二値信号を出力する。
[0064] カウンタ CTRは、カウンタクロック CLKをカウントする。カウンタ CTRのカウント開始 及びカウント停止は出力タイミング信号 S5によって制御される。後に詳細に説明する ように、カウンタクロック CLKの相前後するパルス間隔は Gammaカーブ特性に整合 するように調整されている。
[0065] また、コンパレータ CMPの出力極性は、データ取込用クロック S4によって、正極性 と負極性とに交互に切替設定される。そのため、コンパレータ CMPの出力側には、ラ ツチされたデータ DOO— D05の大きさに対応するパルス幅 Txxを有する正極性のヮ ンショットパルス（タイマパルス）と負極性のワンショットパルス（タイマパルス）とが、当 該信号ラインの選択期間の開始時期にあわせて出力される。
[0066] 図において符号 250aが付された円内に描かれているの力 負極性のワンショットパ ルス（タイマパルス）であり、同様に符号 250bが付された円内に描かれて!/、るのが正 極性のワンショットパルス（タイマパルス）である。図から明らかなように、これらのパル スはいずれも、ラッチ 220— 1から出力される階調データ DOO— D05の大きさに対応 したパルス幅 Txxを有する。
[0067] 次に、図 5—図 10に記載された信号波形図を参照して、図 3に示される信号線駆 動回路の動作について説明する。なお、図 5—図 10のレイアウトは図 11のレイアウト 図にしたがうものとする。
[0068] 図 5—図 10において、符号 S6が付されているのはプリチャージ信号である。このプ リチャージ信号 S6には、 1水平走査期間の最初に限り、パルス幅 Τρを有するワンショ ットパルスが現れる。このプリチャージ信号 S6は、図 3に示されるように、予充電用ス イッチ SW1に対するスイッチング制御信号として機能する。
[0069] 具体的には、プリチャージ信号は互いに論理極性の異なる相補的な 2系統の信号 として存在し、その負極性信号である反転 S6は ρチャンネル型 MOSFET21aのゲ ートに与えられ、他方正極性信号である S6は nチャンネル型 MOSFET21bのゲート へと与えられる。これにより、それら 2つの MOSFET21a, 21bは同時に導通し、予 充電用スィッチ SW1に双方向導通性が付与される。
[0070] 符号 CLKが付されているのがカウンタクロックである。図では、カウンタクロックを構 成するクロックパルス同士の間隔は等間隔に描かれているが、後に詳細に説明する ように、これらのパルス間隔は Gammaカーブ特性に整合するように調整されて!、る。
[0071] CMP出力と記されているのは、コンパレータ CMPの出力のことである。また、 CMP 出力（n)とあるのは、コンパレータ CMPに供給されるラッチデータ DOO— D05が階 調（n)を示すときのコンパレータ CMPの出力のことである。
[0072] 符号 S4が付されているのがデータ取込用クロックである。このデータ取込用クロック
S4の論理極性は 1水平走査期間ごとに反転する。これにより隣接する走査線上の画 素列は交互に正と負に充電される。
[0073] 符号 S7が付されているのが走査線駆動回路出力である。これは、図 4に示されよう に、出力パッド PAD2の出力側の P2点の信号のことである。後に説明するように、こ の走査線駆動回路出力 S7によって、信号線 7と画素 91とを結ぶスィッチ素子 (TFT)
93の導通、非道通が制御される。
[0074] 符号 Vinが付されているのは信号線印加電圧、換言すれば信号線駆動回路出力 である。これは、図 4に示されように、出力パッド PAD1の出力側の P1点の信号のこと である。後に説明するように、この信号線印加電圧 Vinによって、画素 91に対する主 充電が行われる。
[0075] 符号 Vcが付されているのは液晶画素充電電圧である。これは、図 4に示されように 、画素 91に繋がる P3点の信号のことである。後に説明するように、この液晶画素充 電電圧 Vcによって、画素の表示階調が制御される。
[0076] 画素及びその周辺の回路要素の等価回路が図 4に示されている。同図において、 PAD1は信号線駆動回路の出力パッド、 PAD2は走査線駆動回路の出力パッド、 9 1は液晶画素、 92は補助容量、 93はスィッチ素子を構成する薄膜トランジスタ、 81は 走査線 8の配線回路要素、 71は信号線 7の配線回路要素である。信号線の配線回 路要素 71〖こは、配線抵抗 71aと配線容量 71bとが含まれている。 R1は配線抵抗の 抵抗値、 C1は配線容量の容量値である。また、走査線の配線回路要素 81には、抵 抗成分 81aと容量成分 81bとが含まれている。なお、 R2は抵抗成分 8 laの抵抗値、 C2は容量成分 8 lbの容量値である。さらに、 R3は薄膜トランジスタ 93のオン抵抗値 、 C3は液晶画素 91の容量値、 C4は補助容量 92の容量値である。
[0077] そして、先に述べたように走査線駆動回路出力 S7とは、図 4の回路において、パッ ド PAD2の出力側における点 P2の信号であり、信号線印加電圧 Vinとは図 4の回路 においてパッド（PAD1)の出力側における点 P1の信号のことである。さらに、液晶画 素の充電電圧 Vcとは、図 4の回路において点 P3における信号のことである。
[0078] 以上の知識を前提として、いま仮に、任意の 1水平走査線上の画素が選択されたも のと想定する。すると、当該 1水平走査線上の画素が選択された期間（1水平走査期 間）の開始時 tOOに応答して、プリチャージ信号 S6にはノルス幅 Tpを有するワンショ ットパルスが出現する（図 5参照)。
[0079] このプリチャージ信号 S6中のワンショットパルスを受けて、予充電用スィッチ SW1 は導通状態となり、これにより信号線には予充電用電圧 Vxが印加されて、液晶画素 91の充電電圧 Vcはそれまでの任意の負極性電圧カゝら Vxへと急速に予充電される（ 図 9の時刻 tOO— tO参照）。ここで重要な点は、電圧 Vxへの予充電は、プリチャージ 信号 S6中のワンショットパルスのパルス幅 Tpに相当する時間内に完了することであ る。続いて、 1水平走査期間の開始時点から時間 Tpが経過すると、予充電スィッチ S W1は再び非導通状態となって、予充電用電源 Vxは信号線力 切り離される。
[0080] 時刻 tOにおいて予充電期間が終了すると、続いてカウンタ CTRはカウンタパルス C LKのカウントを開始する。カウンタ CTRのカウント値がラッチ 220— 1にラッチされた 階調データ D00— D05よりも小さい期間（図 5に示される Tl, T2, · ' ·Τ63, Τ64)に あっては、コンパレータ CMPの出力は" L"に維持される。また、このコンパレータ CM Pの出力が" L"に維持される期間にあっては、データ取込用クロック S4の作用により 、アナログスィッチ AS 1だけが導通状態とされる。
[0081] すると、コンパレータ CMPの出力" L"が高側主充電用スィッチ SW2を構成する pチ ヤンネル型 MOSFETのゲートに供給されることにより、高側主充電用スィッチ SW2 が導通状態となって、信号線には高側主充電用電源 VDDの印加が開始される（図 7 の時刻 tO参照)。すると、画素の充電電圧 Vcの値は、充電開始電圧である Vx力ゝら所 定の時定数カーブを描いて時間と共に上昇する（図 9の時刻 tO以降参照)。 [0082] この充電進行状態において、ラッチ 220— 1にラッチされた階調データ DOO— D05 の値とカウンタ CTRのカウント値とがー致すると、コンパレータ CMPの出力は" L"か ら" H"へと切り換えられ（図 5の時刻 tl, t2, •••tn, - ·ί63, t64参照）、これを受けて 高側主充電用スィッチ SW2は再び非導通状態となり、信号線に対する高側主充電 用電源 VDDの印加は停止される（図 9の充電カーブ水平部分参照)。
[0083] 今仮に、ラッチ 220—1にラッチされた階調データ DOO— D05の示す階調が「n」で あったものと想定すると、信号線印加電圧 Vinの値は時刻 tnにおいて +VDD力 そ のときの画素充電電圧で定まる電圧 (Hiz)へと低下する（図 7参照)。一方、時刻 tn において、画素の充電電圧 Vcの値は +Vnに達している（図 9参照）。以後、 3個のス イッチ SW1 , SW2, SW3はいずれも非導通状態に維持されるため、画素に繋がる 信号線は 1水平走査期間の終了を待つことなく全ての電源カゝら切り離されて電気的 に浮いた状態とされる。これにより、画素の充電電圧 Vcの値は、それまでの充電電圧 である +Vnに保持される（図 9の充電カーブ水平部分参照)。
[0084] 一方、当該画素に関する次の選択期間が到来すると、図 6に示されるように、当該 画素が選択された 1水平走査期間の開始時点において、プリチャージ信号 S6に含ま れるワンショットパルスによって、予充電用スィッチ SW1は再び導通状態とされる（図 6の tOO— t(T参照)。すると、信号線に対して予充電用電源 Vxが再び印加されるこ とにより、画素の充電電圧 Vcの値は任意の正極性電圧から予充電用電圧 Vxへと予 充電される（図 8の充電カーブ波線部参照)。
[0085] 図 8に示されるように、時刻 tO' において、予充電期間が終了すると、予充電用ス イッチ SW1は再び非導通状態となり、画素に繋がる信号線は予充電用電源 Vxから 切り離される。以後、先の場合と同様にして、カウンタ CTRがカウンタクロック CLKの カウントを開始することによって、コンパレータ CMPにおいては、ラッチ 220— 1にラッ チされた階調データ D00— D05とカウンタ CTRのカウント値との大小比較が開始さ れる。このとき、データ取込用クロック S4の作用によって、カウンタ CTRのカウント値 力 Sラッチされた階調データ D00— D05よりも小さい期間にあっては、コンパレータ C MPの出力は" H"に維持される（図 6の期間 T1, Τ2 · · ·Τη, · ·Τ63, Τ64)。また、こ のとき、データ極性切替信号 S7の作用によって、アナログスィッチ AS2だけが導通 状態とされる。
[0086] そのため、コンパレータ CMPの出力である" H"が低側主充電用スィッチ SW3を構 成する nチャンネル型 MOSFETのゲートに供給されることによって、低側主充電用ス イッチ SW3が導通状態となり、信号線に対して低側主充電用電源 VSSの印加が開 始される（図 8の時刻 tO' 参照)。
[0087] すると、図 6に示されるように、画素の充電電圧 Vcの値は、充電開始電圧 Vxから時 定数カーブを描きながら徐々に低下していく（図 10の時刻 t(T以降参照)。その後、 ラッチされた階調データ D00— D05とカウンタ CTRのカウント値とがー致すると、コン パレータ CMPの出力は" H"から" L"に切り替わる（図 6の tr, t2 •••tn', - -t63' , t64'参照)。
[0088] すると、低側主充電用スィッチ SW3が非導通状態になることによって、信号線に対 する低側主充電用電源 VSSの印加は停止する。このとき、 3個のスィッチ SWl, SW 2, SW3はいずれも非導通状態となるため、画素に繋がる信号線はいずれの電源か らも切り離され、電気的に浮いた状態とされる。
[0089] 図 6に示されるように、仮に階調データの値が負極性の n階調であったとすれば、画 素の充電電圧 Vcは Vnとなる（図 10参照)。以後、画素に繋がる信号線がいずれの 電源からも切り離されることによって、画素の充電電圧 Vcの値はこの例であれば V nに保持される（図 10の充電カーブの水平部参照)。
[0090] このように、以上の実施形態に係る信号線駆動回路 (特に、画素駆動用出力回路 部分）は、画素 91に繋がる信号線 7の駆動端 (PAD1)と予充電用電源 Vxとの間に 介在された予充電用スィッチ SW1と、画素 91に繋がる信号線 7の駆動端 (PAD1)と 高側主充電用電源 VDDとの間に介在された高側主充電用スィッチ SW2と、画素 91 に繋がる信号線 7の駆動端 PAD1と低側主充電用電源 VSSとの間に介在された低 側主充電用スィッチ SW3と、高側及び低側の双方の主充電用スィッチ SW2, SW3 を非導通状態としたまま、予充電用スィッチ SW1だけを所定時間 (Tp)にわたり導通 状態とすることにより、当該画素 91を所定の充電開始電圧に予充電させるための第 1 のスィッチ制御手段と、予充電に続いて、予充電スィッチ SW1を非導通状態としたま ま、高側主充電用スィッチ SW2と低側主充電用スィッチ SW3とのうちで、当該画素 9 1に要求される充電極性に応じて決定される一方の側の主充電用スィッチのみを、与 えられた階調データ D00— D05に基づいて決定される所定時間 (Tn)にわたり導通 状態とすることにより、当該画素 91を所望の階調電圧に充電する第 2のスィッチ制御 手段と、 3個の充電用スィッチ SW1, SW2, SW3を全て非導通状態とすることによつ て、画素 91に繋がる信号線 7を電源力も切り離して、電気的に浮いた状態とすること により、画素 91の充電電圧を保持させる充電電圧保持手段とを有するものである。
[0091] 次に、 Gammaカーブメモリ 5の記憶データ並びにカウンタクロック生成回路 6の作 用について説明する。階調データと階調電圧との関係 (Gammaカーブ特性)が図 1 2に、また Gammaカーブ特性とカウンタクロックとの関係が図 13にそれぞれ示されて いる。なお、説明の便宜上、モノクロ表示とする力 実際には RGBカラー表示とされる ことは言うまでもない。
[0092] 図 12に示されるように、階調データと階調電圧との間には非直線的な関係が成立 する。そのため、階調データが等間隔で刻まれていたとしても、これに対応する隣接 階調電圧間の電位差は、 AV01 > AV12> AV23 > Δ V34と均等にはならない。 従って、一連の階調データのそれぞれを信号線に対する電圧印加時間で決定する 場合、階調データが等間隔で変化したとしても、電圧印加時間 T1, Τ2, Τ3, Τ4· · · Τ64につ!/、てはこれに比例して増加させることはできな!、。
[0093] そこで、本発明にあっては、図 13に示されるように、図 12に示される電圧印加時間 T1, Τ2, Τ3, Τ4· · ·Τ64に対応させるようにして、カウンタクロックを構成する相前 後するクロックパルスの間隔を、 ΔΤΟΙ, ΔΤ12, ΔΤ23, ΔΤ34のように調整し、こ れにより階調データから階調電圧を得る際の Gammaカーブ補正を実現している。
[0094] より具体的には、図 14 (a)に示されるように、 Gammaカーブメモリ 5内には、 Gamm aカーブ特性に整合するようにパルス間隔が調整された一連のカウンタクロックを構成 する相前後するカウンタパルス間隔に相当する一連の基準クロック個数データが記 憶される。一方、カウンタクロック生成回路 6の側では、図 14 (b)に示されるように、 G ammaカーブメモリの先頭アドレス力 順次基準クロック数を読み出しては、これを基 準クロックでカウントすることによって、カウンタクロックを生成するようにしている。こう して得られたカウンタクロック（CLK)を図 3に示されるカウンタ CTRでカウントすれば 、そのカウント値に相当する時間長 Txxの値は、 Tl, Τ2, Τ3 · · ·Τ61となって、 Gam maカーブ補正がなされたものとなり、この時間長 Txxによってスィッチ SW2又は SW 3の通電時間を制御することによって、所望の階調電圧を生成することができる。
[0095] 以上説明した本発明の信号線駆動回路の階調電圧生成原理は、基本的には、信 号線 7に対する印加電圧 (Vx, VDD, VSS)を固定したまま、印加時間 (Txx)を階 調データに応じて変化させるものであるから、多階調化を図るべく階調ビット数を増 カロさせたとしても、階調電圧生成系につ 、ては特別な設計変更を要しな 、。
[0096] 以上の構成によれば、画素を含む信号線周辺回路の時定数と信号線印加電圧と で規定される充電特性カーブと、信号線に対する所定電圧印加時間とにより、画素 の充電電圧は一義的に決まるため、従来の信号線駆動方法のように、目的とする画 素充電電圧のそれぞれに相当する多数の階調基準電圧を予め用意するための、階 調用電源 (パワートランジスタを中心とする定電圧回路を含む)、階調基準電圧発生 回路 (抵抗ラダー回路を含む）、電圧選択スィッチ網（多数のアナログスィッチを含む
)が不要となり、部品点数の減少や回路面積の減少により省チップ面積ィ匕を実現して 、コストダウン並びに低消費電力化を図ることができる。
[0097] また、以上の構成によれば、信号線に対して、予充電、主充電、充電電圧保持と!/ヽ つた 3つの処理を順次に行うだけであるから、適当な電圧を有する電源と各信号線と の間に充電用スィッチを介在させるといった簡単な回路構成で実現することができ、 信号線駆動回路の実効出力インピーダンスは極めて低ぐそのため高精細化ゃ大画 面化を意図したとしても、信号線駆動のためにオペアンプを設けたり、あるいは電圧 選択スィッチ網を構成するアナログスィッチのサイズアップを図る必要がなくなり、こ の面からも部品点数の減少や回路面積の減少により、省チップ面積ィ匕を実現して、 コストダウン並びに低消費電力化を図ることができる。
[0098] また、以上の構成によれば、信号線に対して、予充電、主充電、充電電圧保持と!/ヽ つた 3つの処理を順次に行うだけであるから、適当な電圧を有する電源と各信号線と の間に介在された予充電用スィッチ並びに主充電用スィッチの導通時間をカウンタ やデジタルコンパレータ等を用いて制御することで実現することができる。そのため、 回路全体のデジタルィ匕により、高精度を要求されるアナログ回路等が存在しないた め、回路全体又は回路の一部を表示パネル部に作り込むことができ、表示パネルと の同時製造によるコストダウンを図ることもできる。
[0099] また、以上の構成によれば、予充電用スィッチ SW1、高側主充電用スィッチ SW2、 低側主充電用スィッチ SW3を設けると共に、それらスィッチの導通タイミング及び導 通時間を、予充電制御手段と主充電制御手段にて制御するだけであるから、画素に 対する双極性充電を行う表示パネルに対しては、簡単な構成で対応することができ るという利点がある。
[0100] また、以上の構成によれば、信号線駆動回路に含まれるコンパレータ CMPは少素 子構成で実現することができるため、従前の抵抗ラダー式の階調基準電圧生成回路 を使用する信号線駆動回路に比べて、省チップ面積ィ匕が可能となる。カロえて、このよ うな回路構成によれば、表示階調数が増カロしたとしても、チップ面積の増加分が少な いという利点もある。
[0101] さらに、以上の構成によれば、予充電スィッチ、主充電スィッチ等の構成はそのまま として、 Gammaカーブメモリ内の格納データとカウントクロック生成回路だけを個別に 設計するだけで、 Gammaカーブ特性等の異なる様々な機種の表示パネルに適用 することができ、多品種少量生産に対してもコストアップを来すことがないという利点 を有する。
[0102] なお、以上の構成においては、主充電ステップにおいては、印加電圧については VSS又は VDDに固定したまま、印加時間 Txxだけを階調データ（DOO— D05)の値 に応じて変ィ匕させた力 例えば印カロ電圧については VSS1, VSS2, VSS3 (VSS1 >VSS2>VSS3)、 VDD1, VDD2, VDD3 (VDD 1 <VDD2<VDD3)のように 正負 3段階のものを用意しておき、階調データ (DOO— D05)を三段階に弁別すると ともに、その弁別結果に合わせてそれら 3種類の印加電圧を選択するようにすれば、 階調データの値の大小に起因する充電所要時間のバラツキを解消し、応答速度を 均一ィ匕させることができる。
[0103] また、以上の構成においては、正負 2種類の印加電圧を用意した力 交互に印加 電圧の極性を異ならせることが不要な画素材料を使用した表示パネルであれば、そ のような両極性の印加電圧を用意する必要がないことは勿論である。 [0104] さらに、以上の構成においては、本発明を TFT液晶パネルに適用した力 本発明 はその他の容量性画素を有する表示パネル (例えば、有機 ELパネル等）に広く適用 することができる。
[0105] 次に、図 15—図 21を参照しつつ、 RGB各色個別のガンマ補正カーブに基づくガ ンマ補正が行われるようにした本発明の信号線駆動装置の第 1実施形態について詳 細に説明する。
[0106] 本発明が適用された液晶表示装置全体の構成図 (第 1実施形態)が図 15に、示さ れている。なお、図において、先に説明した図 1の構成と同一構成部分については 同符号を付して説明は省略する。
[0107] 図から明らかなように、この液晶表示装置の特徴は、ガンマカーブメモリ 5 A及び力 ゥンタクロック生成回路 6Aの部分にある。すなわち、この例にあっては、ガンマカー ブメモリ 5Aは、 RGB各色個別のガンマ補正カーブがそれぞれ記憶された 3個のガン マカーブメモリにより構成されている。同様にして、カウンタクロック生成回路 6Aにつ V、ても、 RGB各色個別の 3個のカウンタクロック生成回路により構成されて 、る。
[0108] ガンマカーブメモリ 5Aを構成する 3個のメモリのうちで、 R色用のガンマカーブメモリ には、図 17に示される REDガンマ補正カーブ（C1)に相当するガンマ補正カーブデ ータが、 G色用のガンマカーブメモリには、図 17に示される GREENガンマ補正カー ブ（C2)に相当するガンマ補正カーブデータが、 R色用のガンマカーブメモリには、 図 17に示される BLUEガンマ補正カーブ (C3)に相当するガンマ補正カーブデータ 力 それぞれ記憶されている。
[0109] 3個のガンマ補正カーブデータのそれぞれの構造は、先に、図 12—図 14を参照し て説明したものと同様である。すなわち、 R色、 G色、 B色のガンマカーブメモリのそれ ぞれに記憶されたガンマ補正カーブデータは、一連の階調データを電圧印加時間 に換算されたガンマ補正カーブ（図 12の Gammaカーブ）に当て嵌めて得られる一 連の印加時間データの隣接時間差（図 13の ΔΤΟΙ, ΔΤ12, ΔΤ23, ΔΤ34· · ·) を、固定周期の基準クロックのカウント値に換算（図 14 (b)参照）してなる一連の基準 クロック数を、一連のアドレス領域に格納（図 14 (a)参照）してなるものである。
[0110] 一方、カウンタクロック生成回路 6Aを構成する 3個のカウンタクロック生成回路のそ れぞれは、ガンマカーブメモリ 5 Aを構成する 3個のガンマカーブメモリのそれぞれの 一連のアドレス領域力 順次に読み出される基準クロックカウント数がプリセットされ、 かつ固定周期の基準クロック（CLK(O) )をカウントすると共に、そのカウント数がプリ セットされた基準クロックカウント数に達する毎にカウントアップパルスを生成する動作 を繰り返すことにより、ガンマ補正カーブに対応する可変周期のカウンタクロック（CL K (R) , CLK(G) , CLK (B) )を生成するプリセッタブルカウンタにより構成されてい る。
[0111] 本発明が適用された液晶表示装置を構成する信号線駆動回路ユニットの一例を示 す構成図（その 1)が図 16に示されている。なお、同図において、先に、図 2を参照し て説明したものと同一構成部分については、同符号を付すことにより説明は省略する
[0112] 図から明らかなように、この信号線駆動回路ユニットの特徴は、階調カウンタ CTRが 、 R色用、 G色用、及び B色用力 なる 3個の 6ビット階調カウンタにより構成されてい る点にある。これら 3個の 6ビット階調カウンタは、カウンタクロック生成回路 6Aを構成 する 3個のカウンタクロック生成回路のそれぞれから出力される R色用、 G色用、及び B色用力もなる 3系統のカウンタクロック CLK(R) , CLK(G) , CLK(B)のそれぞれ をカウントすると共に、そのカウント値である 6ビット階調データはコンパレータ群 230 内の各色のデジタルコンパレータのそれぞれへと供給される。
[0113] 同信号線駆動回路ユニットの 3チャンネル (RGB)分の構成図（その 1)が図 18に示 されている。図において、 5A (R) , 5A (G) , 5A(B)はガンマカーブメモリ 5A (図 15) を構成する 3個のガンマカーブメモリ、 6A(R) , 6A(G) , 6A (B)はカウンタクロック生 成回路 6A (図 15)を構成する 3個のカウンタクロック生成回路、 CTR(R) , CTR(G) , CTR(B)は階調カウンタ（図 15)を構成する 3個の階調カウンタである。
[0114] 図から明らかなように、信号線駆動回路ユニット内には R色、 G色、 B色のそれぞれ に対応する 3個のデジタルコンパレータ CMP (R) , COMP (G) , COMP (B)が含ま れている。それら 3個のデジタルコンパレータ CMP (R) , COMP (G) , COMP (B) は、 3個の階調カウンタ CTR (R) , CTR(G) , CTR (B)により 3系統のカウンタクロッ ク CLK(R) , CLK(G) , CLK(B)をカウントして得られた階調データと 3個のラッチ 2 20-1 (R) , 220-1 (G) , 220— 1 (B)にラッチされる各色の指定階調データとの大小 比較を行うことにより、 RGB3系統（X正負 2系統）のタイマパルスを生成する。こられ 3系統（ X正負 2系統)のタイマパルスにより、先に説明した画素駆動用出力回路 25 0—1内の 2個のアナログスィッチ AS 1, AS2が交互にオンすることにより、信号線に 繋がる複数の画素のうちの走査線で選択された画素に対して、当該画素に対して与 えられた階調データに対応する継続時間をもって、所定電圧 (VDD又は VSS)を継 続的に印加することにより、当該画素の表示階調が制御されることは先に説明した通 りである。
[0115] このときにおける各色のカウンタクロック CLK(R) , CLK (G) , CLK(B)とチャンネ ルの駆動時間（印加時間) Txx (図 3参照）との関係（6bit=64階調）が図 20にタイミ ングチャートとしてまとめて示されて 、る。
[0116] 図から明らかなように、各色のカウンタクロック CLK(R) , CLK(G) , CLK(B)は、 3 種類のガンマ補正カーブ CI一 C3 (図 19参照）に対応して可変周期とされている。
[0117] 各色の階調カウンタ CTR(R) , CTR (G) , CTR(B)は、カウント開始指示が与えら れる毎に、カウント値をリセットしたのち、 R色、 G色、 B色のプリセッタブルカウンタ（力 ゥンタクロック生成回路 6A(R) , 6A (G) , 6A(B) )から出力される可変周期のカウン タクロック CLK(R) , CLK(G) , CLK(B)をそれぞれをカウントすることにより、可変 周期のカウンタクロックのカウント値に換算された階調データが生成される。
[0118] こうして得られた各階調データ力 各チャンネル指定の階調データと、デジタルコン パレータ CMP (R) , COMP (G) , COMP (B)において大小比較されることで、各チ ヤンネルの駆動時間（Txx)が TR1— TR64, TG1— TG64, TBI— TB64として生 成される。
[0119] 上述の信号線駆動回路によれば、 RGB独立ガンマ補正を実現してはいるものの、 各色合計配線数は 18本 (6 X RGB)に過ぎないため、チップ面積をさほど増加させる ものではない。
[0120] なお、以上の説明では、図 15に示されるように、ガンマカーブメモリ 5A及びカウン タクロック生成回路 6 Aを信号線駆動回路ユニット 2の外部に配置したが、図 17に示 されるように、それらを信号線駆動回路ユニットの内部に配置してもよいし、図示しな V、が液晶コントローラ 4の内部に配置してもよ!/、。
[0121] 同信号線駆動回路ユニットの 3チャンネル (RGB)分の構成図（その 2)が図 21に示 されている。なお、同図において、先に説明した図 18と同一構成部分については、 同符号を付して説明は省略する。この例にあっては、 R色、 G色、 B色のカウンタクロ ック生成回路、 R色、 G色、 B色の階調カウンタ、及び R色、 G色、 B色のデジタルコン ノルータは、画素駆動極性別に独立して作動するように設けられている。
[0122] すなわち、図 21から明らかなように、 R色系統についてみると、階調カウンタは正側 の階調カウンタ 5A (RP)と府側の階調カウンタ 5A(RN)とで構成されており、コンパ レータ CMP1 (R)は正側と負側とで別個独立に比較動作を行うように構成されている 。また、 G色系統についてみると、階調カウンタは正側の階調カウンタ 5A (GP)と府 側の階調カウンタ 5A (GN)とで構成されており、コンパレータ CMP1 (G)は正側と負 側とで別個独立に比較動作を行うように構成されている。さらに、また、 B色系統につ いてみると、階調カウンタは正側の階調カウンタ 5A (BP)と府側の階調カウンタ 5A( BN)とで構成されており、コンパレータ CMP1 (B)は正側と負側とで別個独立に比較 動作を行うように構成されて 、る
[0123] その結果、図 21に示される信号線駆動回路ユニットによれば、さらに表示品位の向 上を図ることができる。この場合、配線数の合計は 36本 (6 X RGB X正負極）となる 力 この程度の本数増加であればチップ面積をさほど増加させることはない。
[0124] 次に、図 22—図 29を参照しつつ、 RGB各色個別のガンマ補正カーブに基づくガ ンマ補正が行われるようにした本発明の信号線駆動装置の第 2実施形態について詳 細に説明する。
[0125] 本発明が適用された液晶表示装置全体の構成図 (第 1実施形態)が図 22に、示さ れている。なお、図において、先に説明した図 1の構成と同一構成部分については 同符号を付して説明は省略する。
[0126] 図から明らかなように、この液晶表示装置の特徴は、ガンマカーブメモリ 5B及びデ ータ変換回路 9の部分にある。すなわち、この例にあっては、ガンマカーブメモリ 5B は、 RGB各色個別のガンマ補正カーブがそれぞれ記憶された 3個のガンマカーブメ モリにより構成されている。同様にして、データ変換回路 9についても、 RGB各色個 別の 3個のデータ変換回路により構成されている。
[0127] 第 1実施形態の場合と同様にして、ガンマカーブメモリ 5Bを構成する 3個のメモリの うちで、 R色用のガンマカーブメモリには、図 17に示される REDガンマ補正カーブ（C 1)に相当するガンマ補正カーブデータ力 G色用のガンマカーブメモリには、図 17 に示される GREENガンマ補正カーブ（C2)に相当するガンマ補正カーブデータが、 R色用のガンマカーブメモリには、図 17に示される BLUEガンマ補正カーブ（C3)に 相当するガンマ補正カーブデータ力 それぞれ記憶されている。
[0128] 3個のガンマ補正カーブデータのそれぞれの構造を、図 26—図 28を参照して説明 する。すなわち、 R色、 G色、 B色のガンマカーブメモリのそれぞれに記憶されたガン マ補正カーブデータは、一連の階調データを電圧印加時間に換算されたガンマ補 正カーブ（図 26参照）に当て嵌めて得られる一連の印加時間データ（図 26の T1一 T 64に相当）を、固定周期のカウンタクロック CLK (l)のカウント値に換算（図 28参照） してなる一連のカウンタクロック数を、一連のアドレス領域に格納してなるものである（ 図 27 (a)参照）。つまり、図 27において、 03h, 08h, OEh' · · 'FFhと記されているの がカウンタクロック数のことである。
[0129] そして、図 27 (b)に示されるように、液晶コントローラより例えば階調データとして、 0 Oh, Olh, 02h'，' 3Fhが与えられたとすると、それらの階調データはデータ変換回 路によりガンマ補正されて、 03h, 08h, OEh- · 'FFhとして出力される。つまり、カン マカーブメモリは変換テーブルとして機能する。
[0130] 一方、データ変換回路 9を構成する 3個のデータ変換回路のそれぞれは、与えられ た階調データを引数として、ガンマカーブメモリをアクセスすることにより、与えられた 階調データを、ガンマ補正された電圧印加時間換算の階調データに相当するカウン タクロック数に変換する機能を有して 、る。
[0131] なお、このとき変換したデータは、基データ以上の bit幅を持たせる必要があり、ここ での構成例では基データ 6bitに対して、変換後のデータを 8bitとしている。つまり、 8 bit=0— 255のクロック数の中力もガンマ補正カーブと一致する 6bit=64ポイントの クロック数を設定することによってガンマ補正カーブを実現しているのである。さらに、 変換データを 8bit以上にすることによってガンマ補正カーブの精度を上げることが可 能であり、例えば lObitの場合には、 0— 1023クロックを扱えるようになる。この方法 では、データの本数は増える力 カウンタクロック、カウンタ出力が 1系統 (RGB共通） となる利点がある。
[0132] 本発明が適用された液晶表示装置を構成する信号線駆動回路ユニットの一例を示 す構成図（その 1)が図 23に示されている。なお、同図において、先に、図 2を参照し て説明したものと同一構成部分については、同符号を付すことにより説明は省略する
[0133] 図から明らかなように、この信号線駆動回路ユニットの特徴は、データ変換回路に て 6ビットから 8ビットに変換された階調データがデータラッチ 240に供給される点にあ る。このため、データラッチ 240は、並列 6チャンネル分の 8ビット階調データ（D00— D07, D10— D17, D20— D27, D30— D37, D40— D47, D50— D57)をデー タ取込用クロック S4のエッジに応じてラッチするように構成されて！、る。
[0134] 同信号線駆動回路ユニットの 3チャンネル (RGB)分の構成図（その 1)が図 25に示 されている。図において、 5B (R) , 5B (G) , 5B (B)はガンマカーブメモリ 5B (図 22) を構成する 3個のガンマカーブメモリ、 9 (R) , 9 (G) , 9 (B)はデータ変換回路 9 (図 2 2)を構成する 3個のデータ変換回路、 CTRは固定周期のカウンタクロックをカウント する階調カウンタ（図 22)である。
[0135] 図から明らかなように、信号線駆動回路ユニット内には R色、 G色、 B色のそれぞれ に対応する 3個のデジタルコンパレータ CMP (R) , COMP (G) , COMP (B)が含ま れている。それら 3個のデジタルコンパレータ CMP (R) , COMP (G) , COMP (B) は、階調カウンタ CTRにより 1系統のカウンタクロック CLK(l)をカウントして得られた 階調データと 3個のラッチ 220— 1 (R) , 220-1 (G) , 220—1 (B)にラッチされる各色 のデータ変換後の階調データとの大小比較を行うことにより、 RGB3系統（ X正負 2 系統）のタイマノ ルスを生成する。こられ 3系統（ X正負 2系統）のタイマパルスにより 、先に説明した画素駆動用出力回路 250— 1内の 2個のアナログスィッチ AS1, AS 2 が交互にオンすることにより、信号線に繋がる複数の画素のうちの走査線で選択され た画素に対して、当該画素に対して与えられた階調データに対応する継続時間をも つて、所定電圧 (VDD又は VSS)を継続的に印加することにより、当該画素の表示 階調が制御されることは先に説明した通りである。
[0136] このときにおける各色共通のカウンタクロック CLK(l)とチャンネルの駆動時間（印 加時間) Txx (図 3参照）との関係（6bit=64階調）が図 29にタイミングチャートとして まとめて示されている。
[0137] 図から明らかなように、各色共通のカウンタクロック CLK(l)は、固定周期とされて いる。各色の階調カウンタ CTR(R) , CTR(G) , CTR (B)は、カウント開始指示が与 えられる毎に、カウント値をリセットしたのち、固定周期のカウンタクロック CLK(l)を それぞれをカウント開始する。
[0138] こうして得られたカウント値力 データ変換後の階調データと、デジタルコンパレータ CMP (R) , COMP (G) , COMP (B)にお!/、て大小比較されることで、各チャンネル の駆動時間（Txx)が TR1— TR64, TG1— TG64, TBI— TB64として生成される
[0139] 上述の信号線駆動回路によれば、 RGB独立ガンマ補正を実現してはいるものの、 各色合計配線数は 18本 (6 X RGB)に過ぎないため、チップ面積をさほど増加させる ものではない。
[0140] なお、以上の説明では、図 22に示されるように、ガンマカーブメモリ 5B及びデータ 変換回路 9を信号線駆動回路ユニット 2の外部に配置したが、図 24に示されるように 、それらを信号線駆動回路ユニットの内部に配置してもよいし、図示しないが液晶コ ントローラ 4の内部に配置してもよ 、。
[0141] 最後に、 RGB個別ガンマ補正機能を TFT型液晶表示パネル以外の別の表示パネ ルへの適用する可能性について説明する。印加時間可変型の信号線駆動回路が適 用される他の表示パネルの説明図が図 30に、その動作説明図が図 31に示されて 、 る。
[0142] パッシブマトリクス型液晶表示装置、及び TFD (Thin Film Diode)又は MIM (Metal Insulator Metal)型液晶表示装置の画素駆動波形を図 31に示す。パッシブマトリクス 型液晶表示装置は、画素に TFTのような能動素子を持たず、走査線駆動回路が接 続された Y電極と信号線駆動回路が接続された X電極との交点の電位差によって液 晶の状態を制御する。一方、 TFD液晶表示装置は、画素にダイオードを持ち、印加 した電圧を保持するきのうを有している。それらの液晶表示装置は、 Y電極と X電極と の交点の電位差によって液晶の状態を制御する点では変わりがなぐ駆動波形も同 様なものとなる。
[0143] 図 30において、画素 Aは、印加されている電圧（± 25V)が液晶の反応しない状態
(仮に白表示とする）を示している。画素 Bは、印加されている電圧（± 30V)が液晶 の反応した状態 (仮に黒表示とする）を示している。つまり、 X電極の状態を制御する ことによって白黒表示が可能であり、さらにその印加時間を制御することで黒の表示 時間を制御し、階調表示を実現している。その X電極の制御は信号線駆動回路で行 うわけであるから、これらの液晶表示装置においても、先に図 18や図 21に示されたよ うな回路構成をそのまま適用することができる。このように、本発明に係る RGB個別ガ ンマカーブ補正は、パッシブマトリクス型液晶表示装置や TFD (Thin Film Diode)又 は MIM (Metal Insulator Metal)型液晶表示装置にもそのまま適用することが可能で ある。
産業上の利用可能性
[0144] 本発明によれば、 R色 (赤色）、 G色 (緑色）、 B色 (青色）のそれぞれにつ 、て、個別 のガンマ補正カーブに基づくガンマ補正を行うことにより、より再現性の高い色彩、色 度を実現することができると共に、 RGB個別ガンマ補正機能を有していても、チップ サイズへの影響は小さ 、ため、回路面積も小型で低コストに製作することが可能とな る。カ卩えて、本発明によれば、ガンマ補正カーブの特性は、 RGB各色のメモリの記憶 内容 (一連の階調データに対応するガンマ補正カーブデータ）により一義的に決定さ れるため、ガンマ補正カーブの変更もメモリの記憶内容の変更 (例えば、書き換える、 又はメモリそのものを交換する等）により、極めて簡単に実現することができる。
図面の簡単な説明
[0145] [図 1]先の提案に係る信号線駆動回路が適用された液晶表示装置全体の構成図で ある。
[図 2]同装置に含まれる信号線駆動回路ユニット (64階調， 384チャンネル)の構成 図である。
[図 3]同信号線駆動回路ユニットの 1チャンネル分の構成図である。 ：図 4]表示パネル上の画素及びその周辺の回路要素の等価回路を示す図である。 ：図 5]図 3及び図 4に示す回路の各部の信号波形を示す図（その 1)である。
：図 6]図 3及び図 4に示す回路の各部の信号波形を示す図（その 2)である。
：図 7]図 3及び図 4に示す回路の各部の信号波形を示す図（その 3)である。
：図 8]図 3及び図 4に示す回路の各部の信号波形を示す図（その 4)である。
：図 9]図 3及び図 4に示す回路の各部の信号波形を示す図（その 5)である。
：図 10]図 3及び図 4に示す回路の各部の信号波形を示す図（その 6)である。
：図 11]図 5—図 10のレイアウト図である。
：図 12]階調データと階調電圧との関係 (Gammaカーブ特性)を示す図である。
：図 13]Gammaカーブ特性とカウンタクロックの関係を示す図である。
：図 14]Gammaカーブメモリの説明図である。
：図 15]本発明が適用された液晶表示装置全体の構成図 (第 1実施形態)である。 ：図 16]本発明が適用された液晶表示装置を構成する信号線駆動回路ユニットの一 例を示す構成図（その 1)である。
：図 17]本発明が適用された液晶表示装置を構成する信号線駆動回路ユニットの一 例を示す構成図（その 2)である。
：図 18]同信号線駆動回路ユニットの 3チャンネル (RGB)分の構成図（その 1)である。 ：図 19]RGB独立のガンマ補正カーブを示す図である。
：図 20]各色のカウンタクロックと各チャンネルの駆動時間 Txxとの関係（6bit=64階 調）を示すタイミングチャートである。
：図 21]同信号線駆動回路ユニットの 3チャンネル (RGB)分の構成図（その 2)である。 ：図 22]本発明が適用された液晶表示装置全体の構成図 (第 2実施形態)である。 ：図 23]本発明が適用された液晶表示装置を構成する信号線駆動回路ユニットの一 例を示す構成図（その 1)である。
：図 24]本発明が適用された液晶表示装置を構成する信号線駆動回路ユニットの一 例を示す構成図（その 2)である。
：図 25]同信号線駆動回路ユニットの 3チャンネル (RGB)分の構成図である。
：図 26]階調データ変換用のガンマ補正カーブを示すグラフである。 [図 27]Gammaカーブメモリとカウンタクロック生成回路の説明（6bit=64階調)する ための図である。
[図 28]データ変換後のデータ（8bit)と駆動時間 (Txx)との関係を示すタイミングチヤ ートである。
[図 29]カウンタクロックと各チャンネルのデータによる駆動時間（Txx)との関係（6bit =64階調）を示すタイミングチャートである。
圆 30]印加時間可変型の信号線駆動回路が適用される他の表示パネルの画素配列 の説明図である。
圆 31]印加時間可変型の信号線駆動回路が適用される他の表示パネルの動作説明 図である。
符号の説明
1 揿 (T曰表 パネル
2 信号線駆動回路ユニット
3 走査線駆動回路ユニット
4 液晶コントローラ
5 Gammaカーブメモリ
5A, 5B Gammaカーブメモリ（RGB含む)
6 カウンタクロック生成回路
6A カウンタクロック生成回路 (RGB含む）
7 信号線
8 走査線
9 データ変換回路
210 シフトレジスタ
220 ラッチ回路群
230 コンパレータ群
240 テータラツチ
250 出力回路群
CTR 階調カウンタ CMP デジタルコンパレータ
CLK(l), CLK(R), CLK(G), CLK(B) カウンタクロック CLK(O) 基準クロック

Claims

請求の範囲
[1] 信号線に繋がる複数の画素のうちの走査線で選択された画素に対して、当該画素 に対して与えられた階調データに対応する継続時間をもって、所定電圧を継続的に 印加することにより、当該画素の階調を制御するようにした表示パネルの信号線駆動 装置であって、
当該表示パネルの R色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた R色のガンマカーブメモリと、
当該表示パネルの G色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた G色のガンマカーブメモリと、
当該表示パネルの B色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた B色のガンマカーブメモリと、
与えられた R色の階調データと R色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する R色のタイマパルスを生成する R色のタイマ回路と、
与えられた G色の階調データと G色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する G色のタイマパルスを生成する G色のタイマ回路と、
与えられた B色の階調データと B色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する B色のタイマパルスを生成する B色のタイマ回路と、
R色のタイマ回路にて生成された R色のタイマパルスにて R色画素に対する電圧印 加の «続時間を制御される R色の画素駆動用出力回路と、
G色のタイマ回路にて生成された G色のタイマノ ルスにて G色画素に対する電圧印 加の «続時間を制御される G色の画素駆動用出力回路と、
B色のタイマ回路にて生成された B色のタイマパルスにて B色画素に対する電圧印 加の «続時間を制御される B色の画素駆動用出力回路と、
を具備することを特徴とする表示パネルの信号線駆動装置。
[2] R色、 G色、 B色のガンマカーブメモリのそれぞれに記憶されたガンマ補正カーブデ ータは、
一連の階調データを電圧印加時間に換算されたガンマ補正カーブに当て嵌めて 得られる一連の印加時間データの隣接時間差を、固定周期の基準クロックのカウント 値に換算してなる一連の基準クロック数を、一連のアドレス領域に格納してなるもの であり、
R色、 G色、 B色のタイマ回路のそれぞれは、
ガンマカーブメモリの一連のアドレス領域力 順次に読み出される基準クロックカウ ント数がプリセットされ、かつ固定周期の基準クロックをカウントすると共に、そのカウ ント数がプリセットされた基準クロックカウント数に達する毎にカウントアップパルスを 生成する動作を繰り返すことにより、ガンマ補正カーブに対応する可変周期のカウン タクロックを生成する R色、 G色、 B色のプリセッタブルカウンタと、
カウント開始指示が与えられる毎に、カウント値をリセットしたのち、 R色、 G色、 B色 のプリセッタブルカウンタから出力される可変周期のカウンタクロックをそれぞれを力 ゥントすることにより、可変周期のカウンタクロックのカウント値に換算された階調デー タを生成する R色、 G色、 B色の階調カウンタと、
与えられた階調データと階調カウンタ力 出力される換算済みの階調データとを大 小比較することにより、 R色、 G色、 B色のタイマパルスをそれぞれ生成する R色、 G色 、 B色のデジタルコンパレータと、を含んでいる、
ことを特徴とする請求項 1に記載の表示パネルの信号線駆動装置。
R色、 G色、 B色のガンマカーブメモリのそれぞれに記憶されたガンマ補正カーブデ ータは、
一連の階調データを電圧印加時間に換算されたガンマ補正カーブに当て嵌めて 得られる一連の印加時間データを、固定周期のカウンタクロックのカウント値に換算し てなる一連のカウンタクロック数を、一連のアドレス領域に格納してなるものであり、
R色、 G色、 B色のタイマ回路のそれぞれは、
与えられた階調データを引数として、ガンマカーブメモリをアクセスすることにより、 与えられた階調データを、ガンマ補正された電圧印加時間換算の階調データに相当 するカウンタクロック数に変換するデータ変換回路と、 カウント開始指示が与えられる毎に、カウント値をリセットしたのち、固定周期のカウ ンタクロックをそれぞれをカウントすることにより、固定周期のカウンタクロックのカウン ト値に換算された階調データを生成する R色、 G色、 B色の階調カウンタと、
データ変換回路より得られる電圧印加時間換算の階調データに相当するカウンタ クロック数と階調カウンタから出力されるカウント値とを大小比較することにより、 R色、 G色、 B色のタイマパルスをそれぞれ生成する R色、 G色、 B色のデジタルコンパレー タと、を含んでいる、
ことを特徴とする請求項 1に記載の表示パネルの信号線駆動装置。
[4] R色、 G色、 B色の画素駆動用出力回路が、
画素に繋がる信号線の駆動端と所定電圧を有する予充電用電源との間に介在さ れる予充電用スィッチと、
画素に繋がる信号線の駆動端と所定電圧を有する主充電用電源との間に介在さ れた主充電用スィッチと、
画素が選択される期間の開始時に、主充電用スィッチを非道通状態としたまま、予 充電用スィッチだけを所定時間にわたり導通状態とすることにより、当該画素を所定 の充電開始電圧に予充電させるための予充電制御手段と、
予充電に続いて、予充電用スィッチを非道通状態としたまま、主充電用スィッチを、 タイマパルスで決定される所定時間にわたり導通状態とすることにより、当該画素を 所望の階調電圧に主充電するための主充電制御手段と、を含む、
ことを特徴とする請求項 1一 3のいずれかに記載の表示パネルの信号線駆動装置。
[5] R色、 G色、 B色の画素駆動用出力回路が、
画素に繋がる信号線の駆動端と所定電圧を有する予充電用電源との間に介在さ れる予充電用スィッチと、
画素に繋がる信号線の駆動端と所定の高側電圧を有する高側主充電用電源との 間に介在された高側主充電用スィッチと、
画素に繋がる信号線の駆動端と所定の低側電圧を有する低側主充電用電源との 間に介在された低側主充電用スィッチと、
高側及び低側の双方の主充電用スィッチを非道通状態としたまま、予充電用スイツ チだけを所定時間にわたり導通状態とすることにより、当該画素を所定の充電開始電 圧に予充電させるための予充電制御手段と、
予充電に続いて、予充電スィッチを非道通状態としたまま、高側主充電用スィッチ と低側主充電用スィッチとのうちで、当該画素に要求される充電極性に応じて決定さ れる一方の側の主充電用スィッチのみを、タイマパルスで決定される所定時間にわ たり導通状態とすることにより、当該画素を所望の階調電圧に充電する主充電制御 手段と、
主充電に続いて、予充電用スィッチ、高側主充電用スィッチ、及び低側主充電用ス イッチの全てを非道通状態とすることにより、画素の充電電圧を保持させる電圧保持 制御手段と、を含む、
ことを特徴とする請求項 1一 3のいずれかに記載の表示パネルの信号線駆動装置。 信号線に繋がる複数の画素のうちの走査線で選択された画素に対して、当該画素 に対して与えられた階調データに対応する継続時間をもって、所定電圧を継続的に 印加することにより、当該画素の階調を制御するようにした表示パネルの信号線駆動 装置であって、
当該表示パネルの R色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた R色のガンマカーブメモリと、
当該表示パネルの G色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた G色のガンマカーブメモリと、
当該表示パネルの B色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた B色のガンマカーブメモリと、
与えられた R色の階調データと R色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する R色のタイマパルスを生成する R色のタイマ回路と、
与えられた G色の階調データと G色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する G色のタイマパルスを生成する G色のタイマ回路と、
与えられた B色の階調データと B色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する B色のタイマパルスを生成する B色のタイマ回路と、
R色のタイマ回路にて生成された R色のタイマパルスにて R色画素に対する電圧印 加の «続時間を制御される R色の画素駆動用出力回路と、
G色のタイマ回路にて生成された G色のタイマノ ルスにて G色画素に対する電圧印 加の «続時間を制御される G色の画素駆動用出力回路と、
B色のタイマ回路にて生成された B色のタイマパルスにて B色画素に対する電圧印 加の継続時間を制御される B色の画素駆動用出力回路と、を有し、
R色、 G色、 B色のガンマカーブメモリのそれぞれに記憶されたガンマ補正カーブ データは、
一連の階調データを電圧印加時間に換算されたガンマ補正カーブに当て嵌めて 得られる一連の印加時間データの隣接時間差を、固定周期の基準クロックのカウント 値に換算してなる一連の基準クロック数を、一連のアドレス領域に格納してなるもの であり、
R色、 G色、 B色のタイマ回路のそれぞれは、
ガンマカーブメモリの一連のアドレス領域力 順次に読み出される基準クロックカウ ント数がプリセットされ、かつ固定周期の基準クロックをカウントすると共に、そのカウ ント数がプリセットされた基準クロックカウント数に達する毎にカウントアップパルスを 生成する動作を繰り返すことにより、ガンマ補正カーブに対応する可変周期のカウン タクロックを生成する R色、 G色、 B色のプリセッタブルカウンタと、
カウント開始指示が与えられる毎に、カウント値をリセットしたのち、 R色、 G色、 B色 のプリセッタブルカウンタから出力される可変周期のカウンタクロックをそれぞれを力 ゥントすることにより、可変周期のカウンタクロックのカウント値に換算された階調デー タを生成する R色、 G色、 B色の階調カウンタと、
与えられた階調データと階調カウンタ力 出力される換算済みの階調データとを大 小比較することにより、 R色、 G色、 B色のタイマパルスをそれぞれ生成する R色、 G色 、 B色のデジタルコンパレータと、を含み、
R色、 G色、 B色の画素駆動用出力回路が、 画素に繋がる信号線の駆動端と所定電圧を有する予充電用電源との間に介在さ れる予充電用スィッチと、
画素に繋がる信号線の駆動端と所定の高側電圧を有する高側主充電用電源との 間に介在された高側主充電用スィッチと、
画素に繋がる信号線の駆動端と所定の低側電圧を有する低側主充電用電源との 間に介在された低側主充電用スィッチと、
高側及び低側の双方の主充電用スィッチを非道通状態としたまま、予充電用スイツ チだけを所定時間にわたり導通状態とすることにより、当該画素を所定の充電開始電 圧に予充電させるための予充電制御手段と、
予充電に続いて、予充電スィッチを非道通状態としたまま、高側主充電用スィッチ と低側主充電用スィッチとのうちで、当該画素に要求される充電極性に応じて決定さ れる一方の側の主充電用スィッチのみを、タイマパルスで決定される所定時間にわ たり導通状態とすることにより、当該画素を所望の階調電圧に充電する主充電制御 手段と、
主充電に続いて、予充電用スィッチ、高側主充電用スィッチ、及び低側主充電用ス イッチの全てを非道通状態とすることにより、画素の充電電圧を保持させる電圧保持 制御手段と、を含み、さらに
R色、 G色、 B色のプリセッタブルカウンタ、 R色、 G色、 B色の階調カウンタ、及び R 色、 G色、 B色のデジタルコンパレータは、画素駆動極性別に独立して作動するよう に構成されている、
ことを特徴とする表示パネルの信号線駆動装置。
信号線に繋がる複数の画素のうちの走査線で選択された画素に対して、当該画素 に対して与えられた階調データに対応する継続時間をもって、所定電圧を継続的に 印加することにより、当該画素の階調を制御するようにした表示パネルの信号線駆動 装置であって、
当該表示パネルの R色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた R色のガンマカーブメモリと、
当該表示パネルの G色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた G色のガンマカーブメモリと、
当該表示パネルの B色の一連の階調データに対応するガンマ補正カーブデータを 記憶させた B色のガンマカーブメモリと、
与えられた R色の階調データと R色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する R色のタイマパルスを生成する R色のタイマ回路と、
与えられた G色の階調データと G色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する G色のタイマパルスを生成する G色のタイマ回路と、
与えられた B色の階調データと B色のガンマカーブメモリに記憶されたガンマ補正 カーブデータとに基づ 、て、ガンマ補正された階調データに対応するパルス幅を有 する B色のタイマパルスを生成する B色のタイマ回路と、
R色のタイマ回路にて生成された R色のタイマパルスにて R色画素に対する電圧印 加の «続時間を制御される R色の画素駆動用出力回路と、
G色のタイマ回路にて生成された G色のタイマノ ルスにて G色画素に対する電圧印 加の «続時間を制御される G色の画素駆動用出力回路と、
B色のタイマ回路にて生成された B色のタイマパルスにて B色画素に対する電圧印 加の継続時間を制御される B色の画素駆動用出力回路と、を有し、
R色、 G色、 B色のガンマカーブメモリのそれぞれに記憶されたガンマ補正カーブデ ータは、
一連の階調データを電圧印加時間に換算されたガンマ補正カーブに当て嵌めて 得られる一連の印加時間データを、固定周期のカウンタクロックのカウント値に換算し てなる一連のカウンタクロック数を、一連のアドレス領域に格納してなるものであり、
R色、 G色、 B色のタイマ回路のそれぞれは、
与えられた階調データを引数として、ガンマカーブメモリをアクセスすることにより、 与えられた階調データを、ガンマ補正された電圧印加時間換算の階調データに相当 するカウンタクロック数に変換するデータ変換回路と、
カウント開始指示が与えられる毎に、カウント値をリセットしたのち、固定周期のカウ ンタクロックをそれぞれをカウントすることにより、固定周期のカウンタクロックのカウン ト値に換算された階調データを生成する R色、 G色、 B色の階調カウンタと、
データ変換回路より得られる電圧印加時間換算の階調データに相当するカウンタ クロック数と階調カウンタから出力されるカウント値とを大小比較することにより、 R色、
G色、 B色のタイマパルスをそれぞれ生成する R色、 G色、 B色のデジタルコンパレー タと、を含み、
R色、 G色、 B色の画素駆動用出力回路が、
画素に繋がる信号線の駆動端と所定電圧を有する予充電用電源との間に介在さ れる予充電用スィッチと、
画素に繋がる信号線の駆動端と所定の高側電圧を有する高側主充電用電源との 間に介在された高側主充電用スィッチと、
画素に繋がる信号線の駆動端と所定の低側電圧を有する低側主充電用電源との 間に介在された低側主充電用スィッチと、
高側及び低側の双方の主充電用スィッチを非道通状態としたまま、予充電用スイツ チだけを所定時間にわたり導通状態とすることにより、当該画素を所定の充電開始電 圧に予充電させるための予充電制御手段と、
予充電に続いて、予充電スィッチを非道通状態としたまま、高側主充電用スィッチ と低側主充電用スィッチとのうちで、当該画素に要求される充電極性に応じて決定さ れる一方の側の主充電用スィッチのみを、タイマパルスで決定される所定時間にわ たり導通状態とすることにより、当該画素を所望の階調電圧に充電する主充電制御 手段と、
主充電に続いて、予充電用スィッチ、高側主充電用スィッチ、及び低側主充電用ス イッチの全てを非道通状態とすることにより、画素の充電電圧を保持させる電圧保持 制御手段と、を含み、さらに
R色、 G色、 B色の階調カウンタ、及び R色、 G色、 B色のデジタルコンパレータは、 画素駆動極性別に独立して設けられている、
ことを特徴とする表示パネルの信号線駆動装置。
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