WO2005036518A1 - Micro-ecran de visualisation a cristaux liquides et son procede de commande - Google Patents

Micro-ecran de visualisation a cristaux liquides et son procede de commande Download PDF

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WO2005036518A1
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François AYEL
Philippe Rommeveaux
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Atmel Grenoble
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Definitions

  • the invention relates to matrix liquid crystal display micro-screens, and in particular those which are produced on a monolithic silicon substrate in which the electronic control circuits of a matrix network of liquid crystal cells are integrated.
  • the liquid crystal displays which are targeted here are those which are capable of displaying intermediate levels of gray and not only binary black / white information. When we speak of gray levels, these are luminance levels in reflection or in transmission, and this vocabulary "gray levels" will be used here even if the light considered is colored as is the case in color displays.
  • the luminance of the image point corresponding to the elementary cell depends in fact on the level of the voltage applied to the cell.
  • the DC voltage which corresponds to the gray level desired for this pixel is first briefly applied to each pixel of the line. This voltage is put in memory in a local storage capacity, at the pixel level, then we isolate this capacity from the circuits which served to charge it, and we pass to the next line to apply to the storage capacities of the following line d 'other DC voltages desired for the pixels of this new line.
  • the storage capacity is connected to the liquid crystal cell; the latter therefore receives (except for a capacitive division ratio) a voltage corresponding to the desired gray level, and it retains this voltage without discharging. This voltage is thus maintained across the terminals of the liquid crystal cell throughout the duration of an image frame.
  • Such a pixel will receive on its liquid crystal cell the voltage Vdd throughout the frame duration and will be a "black” pixel, for a type of matrix called “normally white”, that is to say providing a maximum level of light in the absence of voltage applied to the cell, whether in reflection mode or in transmission mode.
  • Such another pixel will receive the voltage Vdd on its cell during a zero or insignificant fraction of the frame duration and will be "white”.
  • such another pixel will receive the voltage Vdd on its cell during a given fraction of the frame duration; the eye integrates, if the frame frequency is at least 25 Hz, the duration of application of the voltage Vdd and the duration of non-application of this voltage and sees an equivalent gray level which is proportional to the ratio between the duration of application of the voltage Vdd and the total duration of the frame.
  • the value of the voltage which will be applied to the cell be fixed (Vdd) and therefore independent of the dispersion of the values of the cell capacities or of the storage capacities, but moreover this voltage will be as high as possible, which is advantageous for reasons of reaction time and image contrast.
  • a typical dimension of elementary display cell is 10 micrometers by 10 micrometers and it is necessary to house in this surface the electronic circuit associated with the cell.
  • the number of transistors used to control each cell must be limited, and an object of the invention is to propose a method and a circuit which minimize the number of transistors locally associated with each pixel.
  • the invention provides for this purpose a method of controlling a liquid crystal display matrix which consists in briefly applying to a storage capacity, associated with an elementary liquid crystal cell, an analog DC voltage corresponding to a level of gray desired, to connect a terminal of the capacitance to the gate of a transistor whose source is then connected to a ground and whose drain is connected to a voltage source Vdd through a current source, and to apply to the Another terminal of the storage capacity is a continuous voltage ramp varying monotonously during the duration of a frame.
  • the cell is connected to the drain of the transistor and its "black" or “white” brightness state depends on the high or low level present on this drain.
  • the monotonous ramp is in principle essentially linear; however it may not be perfectly linear; one can in particular envisage that it is not perfectly linear in the cases where one would like to correct certain nonlinearities of the system by acting on the profile of the ramp.
  • Such a correction by a non-linear ramp profile can serve, for example, to improve ocular perception in certain ranges of luminances.
  • the method according to the invention acts as follows: the voltage ramp applied to the capacitance is transferred by the capacitance to the gate of the transistor; the grid therefore receives a voltage ramp which starts from a level that is higher the higher the voltage stored in the capacitor (voltage corresponding to the desired gray level) because the voltage of the ramp is added to the voltage stored beforehand in the capacity; the voltage ramp on the grid extends over the frame duration; at the start, the transistor is blocked, the voltage on its gate being insufficient compared to its source which is grounded (or more generally at a fixed potential).
  • the drain of the transistor, supplied through a current source which cannot conduct current until the transistor is conductive, is at a potential level equal to Vdd, the cell therefore being in a first state (for example "black").
  • the transistor When the voltage on the gate reaches a threshold voltage VT of the transistor, the transistor starts to conduct and brings the drain potential of the transistor to zero; this moment depends on the voltage level which was initially stored in the capacitor and which is related to the desired gray level.
  • the liquid crystal cell is connected to this drain and suddenly changes state (it takes for example the "white” state) and remains in this state during the rest of the frame.
  • the average luminance of the cell, integrated by the eye therefore depends on the voltage level initially stored in the capacitor.
  • the voltage ramp preferably varies between a zero voltage level and a voltage level substantially equal to the value of the threshold voltage VT of the transistor, the threshold voltage conventionally being the gate-source voltage value above which the transistor is conductive and below which it is not conductive.
  • the analog DC voltage representing the gray level and applied to the storage capacities varies between 0 volts (the reference 0 volts being the source voltage of the transistor for the duration of the frame) and the same threshold voltage value VT.
  • the liquid crystal cell receives, for a variable duration at each frame, either the supply voltage Vdd or the voltage 0 volts.
  • the invention therefore provides a liquid crystal matrix display, comprising an active matrix of image points or pixels and peripheral circuits, the matrix comprising a crossed network of lines.
  • an elementary electronic circuit for controlling a cell with an elementary liquid crystal located at this crossing comprising: - at least one storage capacity for storing for the duration of an image frame an analog voltage applied by the column, a first terminal of the storage capacity being connected to the transistor gate, - in series between two voltage supply terminals, an elementary current source and a switching transistor, the drain of the switching transistor being connected to the liquid crystal cell, the peripheral circuits comprising means for receiving a periodic voltage ramp, common to all the cells of at least one line, the ramp being applied to a second confine myself to the storage capacity of the cells that line.
  • the ramp preferably has an amplitude of VT: it varies from 0 to VT, or from VT to zero, on the duration of an image frame.
  • the analog voltage representing the gray level varies in principle between 0 and VT.
  • the voltage ramp is produced by a ramp generator which is inside or outside the monolithic integrated circuit comprising the display matrix and its control circuits.
  • the invention can be used for displays in which each image point is associated with an elementary electronic circuit with double memory in which there are not one but two storage capacities and two switching transistors connected to the same cell with liquid crystal and operating alternately every other frame, a voltage value being applied to a capacitor during an odd frame while the other capacitor retains the voltage it received during the previous even frame, and vice versa; the conduction of the transistor connected to the first capacitor is then inhibited during the odd frame and authorized during the even frame.
  • a ramp generator can be used to generate a ramp to all the image points of the matrix. The ramp is periodic and has the period of the image frames as a period.
  • each image frame corresponds to the display of a single color, a light of said color being emitted in front of the matrix during this frame to be spatially modulated by the matrix according to information specific to this color; the light of a color is obtained by a source of this color (then sources of different color for the following frames, in synchronism with the application of the ramp to the storage capacities which contain the information corresponding to this color); or else the light of a color is obtained from a white light in front of which passes, always in synchronism with the application of the ramp to the storage capacities which contain the information relating to the chosen color, a filter of this color (then filters of other colors for the following frames).
  • FIG. 1 represents the general organization of the control electronics of a liquid crystal display micro-screen.
  • the matrix includes individual image points or pixels P11, P12, P21, P22, etc., organized in rows and columns.
  • the gray level (or, of course, color level) information is supplied by column conductors C1, C2, etc., in the form of an analog voltage varying between a minimum level of 0 volts and a maximum level VT.
  • the diagram in FIG. 1 is valid both in the case where the pixels comprise two storage capacities for this analog voltage, operating alternately during successive even and odd frames, as in the case where the pixels comprise only one storage capacity, the content of which is renewed every frame.
  • the level of the voltage applied at a given instant to a column represents the gray level to be displayed in a pixel located at the crossroads of this column and of a line activated at this instant by a row selection register RL.
  • a line conductor L1, L2, etc., specific to each line makes it possible to activate all the pixels of this line at a given instant, the pixels of the other lines being deactivated so that only one line at a time is activated.
  • the line conductor L1 is subdivided into two line conductors Lia, L2a for matrices with double memory, but all the pixels of a line are always activated. simultaneously.
  • the pixels of the activated line receive the voltage present at this time on their respective column conductor and store it in an internal storage capacity at each pixel; the deactivated pixels do not receive it but keep in memory the voltage they may have previously stored.
  • the analog voltage applied to a column when selecting a line can be established from an analog-digital conversion as follows: a digital register RC contains, for each column, a digital value (coded on 8 bits for example) representing the gray level to be applied at the point located at the crossroads of the column and the line selected at this time; the RC register is reloaded at each new line selection and synchronization circuits not shown are of course used to synchronize the line and column operations.
  • the digital output of the register (one output per column) is applied to a comparator CMP1, CMP2 ...
  • the comparator also receives the content of a CPT counter which periodically and regularly counts from 0 to the maximum value that can be contained in the register RC (the maximum value is 255 for an eight-bit register per column); when the content of the counter reaches the value contained in the register for a determined column, the comparator associated with this column provides a single short pulse; the CPT counter is the same for all columns.
  • the pulse provided by a comparator CMP1, CMP2, ... associated with a column closes a switch K1, K2, ..., located on the column conductor C1, C2, respective; by this closing, the switch applies to this column an analog voltage which, as we will see, represents the desired gray level.
  • the period of counter is the line period, that is to say that the counter starts counting again each time a new line is selected to store gray levels in the pixels of this line.
  • the analog voltage applied to the column by the switch K1, K2, ... comes from a linear voltage ramp generator acting in synchronism with the CPT counter, and producing a voltage varying linearly from zero to a maximum value (VT ).
  • This ramp is renewed with each new line selection. It is common to the whole matrix of points. Thus, as the counter counts from 0 to a maximum content, the ramp increases from 0 to its maximum value. The instantaneous voltage of the ramp is therefore proportional to the content of the meter.
  • the switch closing impulse occurs when the content of the counter is equal to a desired value and the ramp has at this time a value proportional to this value. It is the instantaneous value of the ramp at this time which is applied to the column conductor to load into memory into the pixel of the selected line a value representing the desired gray level from the column register RC.
  • the ramp generator can, for example, simply be constituted by a digital-analog converter DAC receiving the content of the counter CPT.
  • another ramp generator GR possibly divided into two ramp generators Gra, GRB in the case where the pixels of the matrix are with double memory.
  • This ramp generator provides each frame with a voltage ramp in principle linear having a rise time, from zero to a maximum voltage, equal to the duration of an image frame. It is used to apply a voltage ramp in principle linear to all the pixels of the matrix during a phase of control of the voltage applied to the electrodes of the elementary liquid crystal cell present locally at each line and column crossing. Note, however, that in the case of single memory pixels, the ramp generator must be capable of producing as many time-shifted ramps as there are lines in the matrix, each ramp being applied to a respective line, then that in the case of pixels with double memory, it suffices that the generator produces a single ramp for all the points of the matrix according to modalities which will be explained later.
  • the ramp generator can be produced on the integrated circuit carrying the display matrix or outside of this integrated circuit, and in the latter case the integrated circuit has an input reserved for receiving a ramp signal.
  • FIG. 2 represents the constitution of the elementary electronic circuit associated with a pixel located at the crossing of a line L1 and of a column C1, this circuit being located at the location of this crossing; the constitution shown corresponds to an embodiment in which each pixel comprises a double analog voltage memory representing a gray level locally stored in the pixel.
  • the operation of a dual memory pixel is as follows: during an odd frame, the operation of storing a respective gray level is carried out in the first memory of each of the pixels and is used to control the display from the cell a gray level which had been previously stored, during the previous even frame, in the second memory; during the even frame which follows the odd frame, the voltage previously stored in the first memory is used to control the display by the liquid crystal cell associated with each pixel, and during this time a new gray level is stored in the second memory associated with the same cell.
  • the entire duration of each frame can thus be used for a cell display control operation, whereas if there was only one storage memory per pixel, part of the frame would have to be used for the storage operation and another part of the frame for the actual control of the cells.
  • the first memory is constituted by a first storage capacity Ca and the second memory is constituted by a second storage capacity Cb.
  • the capacitance Ca can be connected by a first terminal to the column conductor C1 via a line selection switch KL1a and the capacitance Cb can be connected by a first terminal to the same conductor of column C1 by another switch line selection KL1b.
  • the switch KL1a is closed to establish this connection only during the odd frames, and only when it is the line L1 which is selected by the line selection register RL for an operation of storage of a new gray level in the pixels of this line.
  • the switch KL1b is closed only during the frames pairs and only when it is the turn of line L1 to receive gray levels.
  • the second terminal of the capacitor Ca is grounded, so that the analog voltage present on column C1 to this moment is applied, through the switch KL1a across the capacitance Ca.
  • This voltage comes from a ramp sampled by the switch K1 (figure 1) at the moment when the voltage level of the ramp corresponds to a value defined numerically by the column register RC.
  • the switch KL1a is controlled by a first line conductor Lia and the switch KL1b is controlled by a second line conductor L1b.
  • Line L1 is defined by these two conductors, and the line selection register determines the choice of the line conductor used for a given frame: Lia for odd frames, L1b for even frames, but these are always pixels of the row of pixels L1.
  • the corresponding line selection switch KL1a or KL1b is open and the Ca or Cb capacity, therefore isolated, retains a constant charge during the rest of the frame (that is to say during the loading of the other lines) and during the following frame (that is to say during the display operation proper).
  • the sequencing of the line selection register selects the next line.
  • the line selection for closing the switch acts only on switches KL1a during odd frames and only on switches KL1b during even frames.
  • the first terminal of the storage capacity Ca (that is to say the terminal which is connected to the switch KL1a) is also connected to the gate of a transistor M OS designated by the reference Ta, while the first capacitance terminal Cb is connected to the gate of a MOS transistor Tb.
  • the source of the transistor Ta is connected to ground (that is to say a potential reference which can be considered as zero), but only during the even frames.
  • a switch KT1a is interposed between the source of the transistor Ta and the ground to inhibit the conduction of current by the transistor Ta during the odd frames.
  • the switches KT1a of all the pixels of the matrix are controlled simultaneously to be closed for the entire duration of the even frames but open for the duration of the odd frames.
  • the source of the transistor Tb is connected to ground by a switch KT1 b closed for the entire duration of the odd frames and open during the even frames.
  • the drain of the transistor Ta and the drain of the transistor Tb are connected to a first electrode of the liquid crystal cell LC corresponding to the pixel with which the elementary circuit of FIG. 1 is locally associated. Indeed, the cell will be controlled by applying a voltage to the electrodes of the cell either during the even frames by the drain of the transistor Ta or during the odd frames by the drain of the transistor Tb.
  • the cell has a second electrode which is generally common to the whole matrix and which will be considered initially as being brought to the ground potential 0 volts.
  • the drains of the transistors Ta and Tb are also connected to the same constant current source SC1 constituted by a PMOS transistor connected between the general supply Vdd and the drains, this transistor having its gate connected to a potential Vpol such as the current in the transistor is fixed; in particular, the gate potential can be determined by a conventional circuit with current mirror such that the current in this transistor is the copying of the current from a fixed current source not shown.
  • the value of the constant current is conventionally determined by the potential Vpol and by the geometry of the transistor channel.
  • the constant current sources of all the pixels are identical.
  • This current source SC1 supplies the transistor Ta or the transistor Tb according to whether the frame is odd or even with a fixed current, for example of the order of 100 nanoamperes, provided however that the transistor Ta (or Tb) is in a passing state and not in a blocked state.
  • a fixed current for example of the order of 100 nanoamperes, provided however that the transistor Ta (or Tb) is in a passing state and not in a blocked state.
  • the state of the transistor is determined by the potential applied to its gate by the capacitance Ca or Cb.
  • the potential applied to the second terminal of the capacitance Ca is zero, but during the even frames a potential determined by the linear voltage ramp generator mentioned with reference to FIG. 1 is applied to this second terminal. and which is common to all cells in the matrix.
  • the same voltage ramp is applied to the second terminal of the capacitor Cb, while during the even frames a zero potential is maintained on this terminal.
  • the ramp generator produces a linear analog voltage ramp which starts from 0 at the start of the frame and arrives at the end of the frame at a maximum value which is preferably equal to the threshold voltage VT for switching on the transistor. Ta or Tb.
  • This threshold voltage VT is the limit of a voltage applied between the gate and the source of the transistor such that a value greater than VT makes the transistor conductive and a value less than VT blocks the conduction of the transistor. It can conventionally be around 1 volt but it is possible to produce transistors having threshold values chosen at will.
  • the analog voltage stored in the storage capacity has in principle a value which can vary between a minimum value equal to zero and a maximum value which is in principle equal to VT, any intermediate value being intended to allow an illumination to be generated with a gray level intermediate between the white level (for the minimum value 0) and the black level (for the maximum value VT).
  • the display matrix operates as follows: after having loaded line by line during an odd frame all the capacities Ca of the matrix with analog voltage values Vi of between 0 and VT and representing the desired gray level for each pixel, the switch KT1a is closed at the start of the next even frame to ground the source of the transistor Ta, and the linear voltage ramp starting from zero and reaching VT is applied to the second terminal of the capacitance Ca after a time equal to the duration of the frame.
  • the voltage present on the gate of the transistor Ta is then the sum of the voltage Vr of the ramp at a given instant and the voltage Vi initially charged in the capacitor. This sum of voltage Vr varies linearly starting from Vi and going up to Vi + VT.
  • the voltage Vr applied to the gate of the transistor Ta is less than the value VT which is the conduction threshold of the transistor Ta, the latter remains blocked so that the current source SC1 does not conduct current and the drain voltage of the transistor (also that which is applied to the first electrode of the liquid crystal) is equal to Vdd, the second electrode or counter-electrode being at 0 volts.
  • the liquid crystal is in a "black” state for a so-called “normally white” matrix.
  • the transistor Ta becomes conductive and earths the electrode; the liquid crystal goes to the "white” state.
  • the ratio between the time during which the cell is black and the time during which it is white is directly proportional to the gray level value Vi stored in the capacitor Ca.
  • Vdd maximum possible value for Vi
  • the transistor becomes conductive from the start of the frame, and the voltage applied to the cell is 0 throughout the frame.
  • the cell is white for 100% of the frame time.
  • the cell is black (application of Vdd) during a proportion Vi / VT of the frame time and white (application of 0 volts) during a fraction (VT-Vi) ⁇ / T of the frame time; the frame period is short (typically 1/25 of a second) and the eye integrates the variations between black and white; the equivalent gray level perceived by the eye is directly represented by the value Vi / VT therefore by the value Vi (gray all the lighter as Vi is large for a normally white cell).
  • the switches are made by MOS transistors.
  • Capacities Ca and Cb are in principle also produced by MOS transistors whose drain and source are combined and form with the channel a first capacitance electrode and whose insulated gate forms a second electrode. It will be noted that with the diagram according to the invention, the circuitry associated with a pixel comprises a small number of elements, so that the overall size of this circuitry is limited. Operation is based in part on the ability of the capacity
  • the circuit according to the invention means that there are few current leakage paths which would cause the charge of the capacitor to be lost.
  • the liquid crystal cell has a first electrode connected to the drain of the transistors Ta and Tb and a second electrode or counter electrode connected to ground.
  • it is generally necessary to "depolarize" the liquid crystal by arranging for it to have a zero mean voltage at its terminals, which would not be the case if the second electrode was still grounded and if the first oscillated between 0 volts and Vdd. This is why provision is conventionally made, and the invention is compatible with this precaution, to periodically reverse the direction of the voltage applied to the liquid crystal.
  • the counter electrode For example, if in a first frame or a first series of frames the counter electrode is at 0 volts, one can provide that in a second frame or a second series of frames the counter electrode will be at Vdd. But if the counter-electrode is at Vdd, then the cell will be black provided that the first electrode is at 0 volts and white provided that the first electrode is at Vdd.
  • the ramp applied during the even frame to the capacitance Ca could be a downward ramp starting from VT at the start of the frame and decreasing linearly to 0 volts at the end of the frame.
  • the alternation of the polarizations, by alternating the direction of the ramps at the same time as the polarization 0 or Vdd applied to the second electrode of the liquid crystal is alternated, can be done periodically at all the frames or every two frames.

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  • Liquid Crystal (AREA)

Abstract

L'invention concerne les micro-écrans d'affichage matriciel à cristaux liquides, et notamment ceux qui sont réalisés sur un substrat monolithique de silicium dans lequel sont intégrés les circuits électroniques de commande d'un réseau matriciel de cellules à cristaux liquides. La matrice comprend, pour chaque point au croisement d'une ligne et d'une colonne, un circuit électronique élémentaire pour commander une cellule à cristal liquide élémentaire située à ce croisement. Ce circuit comprend au moins une capacité de stockage (Ca, Cb) pour stocker pendant la durée d'une trame d'image une tension analogique appliquée par la colonne, une première borne de la capacité de stockage étant reliée à la grille du transistor (Ta, Tb), et, en série entre deux bornes d'alimentation en tension, une source de courant élémentaire (SC1) et un transistor de commutation (Ta, Tb), le drain du transistor de commutation étant relié à la cellule à cristal liquide (LC). Une rampe de tension périodique, commune à toutes les cellules d'au moins une ligne est appliquée à une deuxième borne de la capacité de stockage des cellules de cette ligne.

Description

MICRO-ECRAN DE VISUALISATION A CRISTAUX LIQUIDES ET SON PROCEDE DE COMMANDE
L'invention concerne les micro-écrans d'affichage matriciel à cristaux liquides, et notamment ceux qui sont réalisés sur un substrat monolithique de silicium dans lequel sont intégrés les circuits électroniques de commande d'un réseau matriciel de cellules à cristaux liquides. 5 Les afficheurs à cristaux liquides qui sont visés ici sont ceux qui sont capables d'afficher des niveaux de gris intermédiaires et pas seulement une information binaire noir/blanc. Lorsqu'on parle de niveaux de gris, il s'agit de niveaux de luminance en réflexion ou en transmission, et ce vocabulaire "niveaux de gris" sera utilisé ici même si la lumière considérée 10 est colorée comme c'est le cas dans les afficheurs couleur. Pour afficher une information avec un niveau de gris dans une organisation à pixels (points d'image) passifs, on peut appliquer à chaque cellule élémentaire, constituée d'un cristal liquide entre deux électrodes, une tension analogique de niveau intermédiaire entre un niveau correspondant 15 au noir et un niveau correspondant au blanc. La luminance du point d'image correspondant à la cellule élémentaire (en transmission ou en réflexion) dépend en effet du niveau de la tension appliquée à la cellule. Pour chaque ligne de la matrice, on applique d'abord brièvement sur chaque pixel de la ligne la tension continue qui correspond au niveau de gris désiré pour ce 20 pixel. Cette tension est mise en mémoire dans une capacité de stockage locale, au niveau du pixel, puis on isole cette capacité des circuits qui ont servi à la charger, et on passe à la ligne suivante pour appliquer aux capacités de stockage de la ligne suivante d'autres tensions continues désirées pour les pixels de cette nouvelle ligne. Après avoir ainsi mis en 25 mémoire dans la capacité de stockage de chaque pixel d'une ligne la tension continue désirée pour ce pixel, on relie la capacité de stockage à la cellule à cristal liquide ; celle-ci reçoit donc (à un rapport de division capacitive près) une tension correspondant au niveau de gris désiré, et elle conserve cette tension sans se décharger. Cette tension est ainsi maintenue aux bornes de 30 la cellule à cristal liquide pendant toute la durée d'une trame d'image. Ce type de solution pour produire une image avec des niveaux de gris est malheureusement imprécis car il est dépendant du rapport entre les valeurs numériques de la capacité de stockage et de la capacité intrinsèque de la cellule à cristal liquide ; ces valeurs sont imprécises car d'une part les capacités sont très petites (pour des raisons d'encombrement et de consommation du circuit intégré) et d'autre part la valeur de la capacité de stockage dépend de la tension à ses bornes (cette capacité étant réalisée dans la pratique à partir d'une grille de transistor MOS). Un autre type d'organisation de matrice à cristal liquide (organisation à pixels actifs, à modulation de largeur d'impulsion) consiste à appliquer la même tension (par exemple la tension d'alimentation générale Vdd de 5 volts) à tous les pixels, c'est-à-dire à toutes les cellules à cristal liquide, mais à l'appliquer pendant un temps qui est une fraction du temps de trame, cette fraction dépendant du niveau de gris désiré. Tel pixel recevra sur sa cellule à cristal liquide la tension Vdd pendant toute la durée de trame et sera un pixel "noir", pour un type de matrice dite "normalement blanche", c'est-à-dire fournissant un niveau de lumière maximal en l'absence de tension appliquée à la cellule, que ce soit en mode réflexion ou en mode transmission. Tel autre pixel recevra sur sa cellule la tension Vdd pendant une fraction nulle ou insignifiante de la durée de trame et sera "blanc". Tel autre pixel enfin recevra sur sa cellule la tension Vdd pendant une fraction donnée de la durée de trame ; l'œil intégre, si la fréquence de trame est d'au moins 25 Hz, la durée d'application de la tension Vdd et la durée de non- application de cette tension et voit un niveau de gris équivalent qui est proportionnel au rapport entre la durée d'application de la tension Vdd et la durée totale de la trame. Non seulement la valeur de la tension qui sera appliquée à la cellule sera fixe (Vdd) et donc indépendante de la dispersion des valeurs de capacités de la cellule ou des capacités de stockage, mais de plus cette tension sera la plus élevée possible, ce qui est avantageux pour des raisons de temps de réaction et de contraste de l'image. On comprend cependant que l'application d'une tension Vdd à chaque trame, sur toutes les cellules mais pendant une fraction de durée de trame qui est différente pour chaque pixel selon le niveau de gris qui lui est attribué, pose des problèmes difficiles à résoudre. Parmi ces problèmes, il y a notamment celui de la consommation de courant des circuits électroniques qui gèrent ces durées. En particulier, il y a le problème de la consommation de courant des circuits qui sont localisés au niveau du pixel car c'est au niveau de chaque pixel que devra être calculé le temps d'application de la durée Vdd et au niveau du pixel que devra être effectuée la commande de la cellule pendant une proportion variable de la durée de trame. Cette consommation de courant pour chaque pixel est multipliée par le nombre de pixels qui peut atteindre des centaines de milliers, voire des millions. Il y a aussi le problème de l'encombrement du circuit électronique qui est prévu au niveau de chaque pixel puisque ce circuit est répété des centaines de milliers de fois pour des matrices ayant plusieurs centaines de lignes et de colonnes. Une dimension typique de cellule élémentaire d'affichage est de 10 micromètres sur 10 micromètres et il faut loger dans cette surface le circuit électronique associé à la cellule. Il faut en particulier limiter le nombre de transistors utilisés pour commander chaque cellule et un but de l'invention est de proposer un procédé et un circuit qui minimisent le nombre de transistors localement associés à chaque pixel. L'invention propose à cet effet un procédé de commande d'une matrice d'affichage à cristaux liquides qui consiste à appliquer brièvement à une capacité de stockage, associée à une cellule élémentaire à cristal liquide, une tension continue analogique correspondant à un niveau de gris désiré, à relier une borne de la capacité à la grille d'un transistor dont la source est alors reliée à une masse et dont le drain est relié à une source de tension Vdd à travers une source de courant, et à appliquer à l'autre borne de la capacité de stockage une rampe de tension continue variant de manière monotone pendant la durée d'une trame. La cellule est reliée au drain du transistor et son état de brillance "noir" ou "blanc"' dépend du niveau haut ou bas présent sur ce drain. La rampe monotone est en principe essentiellement linéaire ; cependant elle peut n'être pas parfaitement linéaire ; on peut en particulier envisager qu'elle ne soit pas parfaitement linéaire dans les cas où on voudrait corriger certaines non linéarités du système en agissant sur le profil de la rampe. Une telle correction par un profil non linéaire de rampe peut servir par exemple à améliorer la perception oculaire dans certaines gammes de luminances. Le procédé selon l'invention agit de la manière suivante : la rampe de tension appliquée à la capacité est reportée par la capacité sur la grille du transistor; la grille reçoit donc une rampe de tension qui part d'un niveau d'autant plus haut que la tension stockée dans la capacité (tension correspondant au niveau de gris désiré) est plus élevée car la tension de la rampe s'ajoute à la tension stockée au préalable dans la capacité ; la rampe de tension sur la grille s'étend sur la durée de trame ; au début, le transistor est bloqué, la tension sur sa grille étant insuffisante par rapport à sa source qui est à la masse (ou plus généralement à un potentiel fixe). Le drain du transistor, alimenté à travers une source de courant qui ne peut pas conduire de courant tant que le transistor n'est pas conducteur, est à un niveau de potentiel égal à Vdd, la cellule étant de ce fait dans un premier état (par exemple "noir"). Au moment où la tension sur la grille atteint une tension de seuil VT du transistor, le transistor se met à conduire et ramène à zéro le potentiel du drain du transistor ; ce moment dépend du niveau de tension qui a été initialement stocké dans la capacité et qui est en relation avec le niveau de gris souhaité. La cellule à cristal liquide est connectée à ce drain et change brusquement d'état (elle prend par exemple l'état "blanc") et reste dans cet état pendant le reste de la trame. La luminance moyenne de la cellule, intégrée par l'œil, dépend donc du niveau de tension initialement stocké dans la capacité. La rampe de tension varie de préférence entre un niveau de tension nul et un niveau de tension sensiblement égal à la valeur de la tension de seuil VT du transistor, la tension de seuil étant classiquement la valeur de tension grille-source au-dessus de laquelle le transistor est conducteur et au dessous de laquelle il n'est pas conducteur. La tension continue analogique représentant le niveau de gris et appliquée aux capacités de stockage varie entre 0 volt (la référence 0 volt étant la tension de source du transistor pendant la durée de la trame) et la même valeur de tension de seuil VT. La cellule à cristal liquide reçoit, pendant une durée variable à chaque trame, soit la tension d'alimentation Vdd soit la tension 0 volt. L'invention propose par conséquent un afficheur matriciel à cristal liquide, comprenant une matrice active de points d'image ou pixels et des circuits périphériques, la matrice comportant un réseau croisé de lignes d'adressage et de colonnes d'amenée de tensions analogiques représentant les niveaux de gris à afficher sur les points de chaque ligne et, pour chaque point au croisement d'une ligne et d'une colonne, un circuit électronique élémentaire pour commander une cellule à cristal liquide élémentaire située à ce croisement, le circuit élémentaire comprenant : - au moins une capacité de stockage pour stocker pendant la durée d'une trame d'image une tension analogique appliquée par la colonne, une première borne de la capacité de stockage étant reliée à la grille du transistor, - en série entre deux bornes d'alimentation en tension, une source de courant élémentaire et un transistor de commutation, le drain du transistor de commutation étant relié à la cellule à cristal liquide, les circuits périphériques comprenant des moyens pour recevoir une rampe de tension périodique, commune à toutes les cellules d'au moins une ligne, la rampe étant appliquée à une deuxième borne de la capacité de stockage des cellules de cette ligne. Si la tension de seuil grille-source du transistor est VT, tension au- dessus de laquelle il se met à conduire, la rampe a de préférence une amplitude de VT : elle varie de 0 à VT, ou de VT à zéro, sur la durée d'une trame d'image. La tension analogique représentant le niveau de gris varie en principe entre 0 et VT. La rampe de tension est produite par un générateur de rampe qui est intérieur ou extérieur au circuit-intégré monolithique comprenant la matrice d'affichage et ses circuits de commande. L'invention peut être utilisée pour des afficheurs dans lesquels chaque point d'image est associé à un circuit électronique élémentaire à double mémoire dans lequel il y a non pas une mais deux capacités de stockage et deux transistors de commutation reliés à la même cellule à cristal liquide et fonctionnant en alternance une trame sur deux, une valeur de tension étant appliquée à une capacité pendant une trame impaire alors que l'autre capacité conserve la tension qu'elle a reçue pendant la trame précédente paire, et réciproquement ; la conduction du transistor relié à la première capacité est alors inhibée pendant la trame impaire et autorisée pendant la trame paire. Dans le cas de ces points d'image à double mémoire, un générateur de rampe peut être utilisé pour générer une rampe à destination de tous les points d'image de la matrice. La rampe est périodique et a pour période la période des trames d'image. Il y a alors deux générateurs de rampe (ou deux parties d'un même générateur de rampe), fonctionnant en alternance une trame sur deux, mais tous deux alimentent tous les points de la matrice. Si au contraire les points d'image sont à simple mémoire (une seule capacité de stockage et un seul transistor de commutation), une rampe différente est appliquée à chaque ligne de points d'image et il faut donc un générateur de rampe par ligne ; cette rampe démarre après une opération de stockage dans les capacités des cellules d'une ligne et dure pendant le reste d'une durée de trame ; l'opération de stockage de tensions s'effectue ligne par ligne de sorte qu'il faut attendre la fin de l'opération de stockage dans les cellules d'une ligne avant de faire la même opération sur la ligne suivante. Les rampes sont donc toutes de même durée mais décalées dans le temps ligne après ligne. L'invention est particulièrement applicable aux afficheurs séquentiels couleur dans lesquels les trames d'image consécutives modulent des couleurs de lumière différentes : chaque trame d'image correspond à l'affichage d'une seule couleur, une lumière de ladite couleur étant émise devant la matrice pendant cette trame pour être modulée spatialement par la matrice en fonction d'une information propre à cette couleur ; la lumière d'une couleur est obtenue par une source de cette couleur (puis des sources de couleur différente pour les trames suivantes, en synchronisme avec l'application de la rampe aux capacités de stockage qui contiennent l'information correspondant à cette couleur) ; ou bien la lumière d'une couleur est obtenue à partir d'une lumière blanche devant laquelle passe, toujours en synchronisme avec l'application de la rampe aux capacités de stockage qui contiennent l'information relative à la couleur choisie, un filtre de cette couleur (puis des filtres d'autres couleurs pour les trames suivantes).
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 représente une vue générale de l'architecture des circuits électroniques de commande de l'écran d'affichage ; - la figure 2 représente le détail d'un circuit électronique élémentaire associé à un pixel de l'écran.
Dans ce qui suit on considérera uniquement des cellules à cristal liquide de type "normalement blanc", qu'elles travaillent en réflexion (lumière émise vers l'écran depuis le côté de l'observateur) ou en transmission (lumière provenant de derrière l'écran). Une cellule de type "normalement blanc" sera vue par l'observateur comme ayant une luminance maximale (blanc) lorsqu'une tension électrique nulle est appliquée entre les électrodes de la cellule et une luminance minimale (noir) lorsqu'une tension d'alimentation maximale Vdd est appliquée en permanence à la cellule. La figure 1 représente l'organisation générale de l'électronique de commande d'un micro-écran de visualisation à cristaux liquides. La matrice comprend des points d'image ou pixels individuels P11 , P12, P21, P22, etc., organisés en lignes et en colonnes. L'information de niveau de gris (ou, bien entendu, de niveau de couleur) est apportée par des conducteurs de colonne C1 , C2, etc., sous forme d'une tension analogique variant entre un niveau minimum 0 volt et un niveau maximum VT. Le schéma de la figure 1 est valable aussi bien dans le cas où les pixels comportent deux capacités de stockage de cette tension analogique, fonctionnant en alternance au cours des trames successives paires et impaires, que dans le cas où les pixels ne comportent qu'une capacité de stockage dont le contenu est renouvelé à chaque trame. On reviendra ultérieurement sur les différences entre ces deux types de structure. Le niveau de la tension appliquée à un instant donné à une colonne représente le niveau de gris à afficher en un pixel situé au carrefour de cette colonne et d'une ligne activée à cet instant par un registre de sélection de ligne RL. Un conducteur de ligne L1 , L2, etc., spécifique à chaque ligne, permet d'activer tous les pixels de cette ligne à un instant donné, les pixels des autres lignes étant désactivés pour qu'une seule ligne à la fois soit activée. On verra plus loin que le conducteur de ligne L1 est subdivisé en deux conducteurs de ligne Lia, L2a pour les matrices à double mémoire, mais tous les pixels d'une ligne sont toujours activés simultanément. Les pixels de la ligne activée reçoivent la tension présente à ce moment sur leur conducteur de colonne respectif et la mémorisent dans une capacité de stockage interne à chaque pixel ; les pixels désactivés ne la reçoivent pas mais conservent en mémoire la tension qu'ils ont pu stocker préalablement. C'est cette tension analogique mise en mémoire pendant toute la durée d'une trame qui contrôle (indirectement comme on le verra) la luminance du pixel pendant une trame. Les lignes sont activées les unes après les autres au cours d'une trame pour déterminer les nouvelles luminances à affecter à chaque point de la matrice. C'est le registre de commande RL qui effectue la séquence d'activation successive des lignes. Pour chaque activation de ligne, on applique aux conducteurs de colonne les tensions de niveau de gris qui corrrespondent à cette ligne, et on change ces tensions pour la ligne suivante. La tension analogique appliquée à une colonne lors de la sélection d'une ligne peut être établie à partir d'une conversion analogique-numérique de la manière suivante : un registre numérique RC contient, pour chaque colonne, une valeur numérique (codée sur 8 bits par exemple) représentant le niveau de gris à appliquer au point situé au carrefour de la colonne et de la ligne sélectionnée à cet instant ; le registre RC est rechargé à chaque nouvelle sélection de ligne et des circuits de synchronisation non représentés servent bien entendu à synchroniser les opérations de ligne et de colonne. La sortie numérique du registre (une sortie par colonne) est appliquée à un comparateur CMP1, CMP2 ... correspondant à cette colonne ; le comparateur reçoit par ailleurs le contenu d'un compteur CPT qui compte périodiquement et régulièrement de 0 à la valeur maximale pouvant être contenue dans le registre RC (la valeur maximale est 255 pour un registre à huit bits par colonne) ; quand le contenu du compteur atteint la valeur contenue dans le registre pour une colonne déterminée, le comparateur associé à cette colonne fournit une impulsion unique brève ; le compteur CPT est le même pour toutes les colonnes. L'impulsion fournie par un comparateur CMP1, CMP2, ... associé à une colonne ferme un interrupteur K1 , K2, ..., situé sur le conducteur de colonne C1 , C2, respectif ; par cette fermeture, l'interrupteur applique à cette colonne une tension analogique qui, comme on le verra, représente le niveau de gris désiré. La période du compteur est la période de ligne, c'est-à-dire que le compteur recommence à compter chaque fois qu'on sélectionne une nouvelle ligne pour mémoriser des niveaux de gris dans les pixels de cette ligne. La tension analogique appliquée à la colonne par l'interrupteur K1 , K2, ... provient d'un générateur de rampe linéaire de tension agissant en synchronisme avec le compteur CPT, et produisant une tension variant linéairement de zéro à une valeur maximale (VT). Cette rampe est renouvelée à chaque nouvelle sélection de ligne. Elle est commune à toute la matrice de points. Ainsi, au fur et à mesure que le compteur compte de 0 à un contenu maximal, la rampe croît de 0 à sa valeur maximale. La tension instantanée de la rampe est donc proportionnelle au contenu du compteur. L'impulsion de fermeture de l'interrupteur survient au moment où le contenu du compteur est égal à une valeur désirée et la rampe a à ce moment une valeur proportionnelle à cette valeur. C'est la valeur instantanée de la rampe à ce moment qui est appliquée au conducteur de colonne pour charger en mémoire dans le pixel de la ligne sélectionnée une valeur représentant le niveau de gris désiré issu du registre de colonne RC. Le générateur de rampe peut, à titre d'exemple, être simplement constitué par un convertisseur numérique-analogique DAC recevant le contenu du compteur CPT. On trouve encore dans l'organisation générale de l'écran selon l'invention un autre générateur de rampe GR, éventuellement divisé en deux générateurs de rampes Gra, GRB dans le cas où les pixels de la matrice sont à double mémoire. Ce générateur de rampe fournit à chaque trame une rampe de tension en principe linéaire ayant une durée de montée, de zéro à une tension maximale, égale à la durée d'une trame d'image. Il sert à appliquer une rampe de tension en principe linéaire à tous les pixels de la matrice pendant une phase de contrôle de la tension appliquée aux électrodes de la cellule élémentaire à cristal liquide présente localement à chaque croisement de ligne et de colonne. On notera cependant que dans le cas de pixels à simple mémoire, le générateur de rampe devra être capable de produire autant de rampes décalées dans le temps qu'il y a de lignes dans la matrice, chaque rampe étant appliquée à une ligne respective, alors que dans le cas de pixels à double mémoire, il suffit que le générateur produise une seule rampe pour tous les points de la matrice selon des modalités qu'on expliquera plus loin. Le générateur de rampe peut être réalisé sur le circuit-intégré portant la matrice d'affichage ou à l'extérieur de ce circuit intégré, et dans ce dernier cas le circuit intégré comporte une entrée réservée à la réception d'un signal en rampe. La figure 2 représente la constitution du circuit électronique élémentaire associé à un pixel situé au croisement d'une ligne L1 et d'une colonne C1, ce circuit étant localisé à l'endroit de ce croisement ; la constitution représentée correspond à une réalisation dans laquelle chaque pixel comporte une double mémoire de tension analogique représentant un niveau de gris localement stocké dans le pixel. Globalement, le fonctionnement d'un pixel à double mémoire est le suivant : pendant une trame impaire, on effectue l'opération de stockage d'un niveau de gris respectif dans la première mémoire de chacun des pixels et on utilise pour contrôler l'affichage de la cellule un niveau de gris qui avait été préalablement stocké, pendant la trame paire précédente, dans la deuxième mémoire ; pendant la trame paire qui suit la trame impaire, on utilise la tension préalablement stockée dans la première mémoire pour contrôler l'affichage par la cellule à cristal liquide associée à chaque pixel, et pendant ce temps on stocke un nouveau niveau de gris dans la deuxième mémoire associée à la même cellule. Toute la durée de chaque trame peut être ainsi utilisée pour une opération de contrôle de l'affichage de la cellule, alors que s'il n'y avait qu'une mémoire de stockage par pixel, il faudrait utiliser une partie de la trame pour l'opération de stockage et une autre partie de la trame pour la commande proprement dite des cellules. La première mémoire est constituée par une première capacité de stockage Ca et la deuxième mémoire est constituée par une deuxième capacité de stockage Cb. La capacité Ca peut être reliée par une première borne au conducteur de colonne C1 par l'intermédiaire d'un interrupteur de sélection de ligne KL1a et la capacité Cb peut être reliée par une première borne au même conducteur de colonne C1 par un autre interrupteur de sélection de ligne KL1b. L'interrupteur KL1a est fermé pour établir cette connexion uniquement pendant les trames impaires, et seulement lorsque c'est la ligne L1 qui est sélectionnée par le registre de sélection de ligne RL pour une opération de stockage d'un nouveau niveau de gris dans les pixels de cette ligne. L'interrupteur KL1b est fermé uniquement pendant les trames paires et seulement lorsque c'est le tour de la ligne L1 de recevoir des niveaux de gris. Pendant l'opération de stockage d'un niveau de gris dans les pixels des lignes au cours d'une trame impaire, la deuxième borne de la capacité Ca est mise à la masse, de sorte que la tension analogique présente sur la colonne C1 à ce moment est appliquée, à travers l'interrupteur KL1a aux bornes de la capacité Ca. Cette tension, on le rappelle est issue d'une rampe échantillonnée par l'interrupteur K1 (figure 1) au moment où le niveau de tension de la rampe correspond à une valeur définie numériquement par le registre de colonne RC. L'interrupteur KL1a est commandé par un premier conducteur de ligne Lia et l'interrupteur KL1b est commandé par un deuxième conducteur de ligne L1b. La ligne L1 est définie par ces deux conducteurs, et le registre de sélection de ligne détermine le choix du conducteur de ligne utilisé pour une trame déterminée : Lia pour les trames impaires, L1b pour les trames paires, mais il s'agit toujours des pixels de la ligne de pixels L1. Après chargement d'une tension analogique dans la capacité Ca ou Cb selon qu'on est dans une trame impaire ou paire, l'interrupteur de sélection de ligne correspondant KL1a ou KL1b est ouvert et la capacité Ca ou Cb, dès lors isolée, conserve une charge constante pendant tout le reste de la trame (c'est-à-dire pendant le chargement des autres lignes) et pendant la trame suivante (c'est-à-dire pendant l'opération d'affichage proprement dite). Après stockage d'une tension analogique dans une ligne, le séquencement du registre de sélection de ligne sélectionne la ligne suivante. La sélection de ligne pour la fermeture de l'interrupteur agit uniquement sur les interrupteurs KL1a au cours des trames impaires et uniquement sur les interrupteurs KL1b au cours des trames paires. La première borne de la capacité de stockage Ca (c'est-à-dire la borne qui est reliée à l'interrupteur KL1a) est également reliée à la grille d'un transistor M OS désigné par la référence Ta, alors que la première borne de la capacité Cb est reliée à la grille d'un transistor MOS Tb. La source du transistor Ta est reliée à la masse (c'est-à-dire une référence de potentiel qu'on peut considérer comme nulle), mais seulement pendant les trames paires. Un interrupteur KT1a est intercalé entre la source du transistor Ta et la masse pour inhiber la conduction de courant par le transistor Ta pendant les trames impaires. Les interrupteurs KT1a de tous les pixels de la matrice sont commandés simultanément pour être fermés pendant toute la durée des trames paires mais ouverts pendant la durée des trames impaires. De la même manière, la source du transistor Tb est reliée à la masse par un interrupteur KT1 b fermé pendant toute la durée des trames impaires et ouvert pendant les trames paires. Le drain du transistor Ta et le drain du transistor Tb sont reliés à une première électrode de la cellule à cristal liquide LC correspondant au pixel auquel le circuit élémentaire de la figure 1 est localement associé. En effet, la cellule sera commandée par une application d'une tension aux électrodes de la cellule soit pendant les trames paires par le drain du transistor Ta soit pendant les trames impaires par le drain du transistor Tb. La cellule comporte une deuxième électrode qui est en général commune à toute la matrice et qu'on considérera dans un premier temps comme étant portée au potentiel de masse 0 volt. Les drains des transistors Ta et Tb sont par ailleurs reliés à une même source de courant constant SC1 constituée par un transistor PMOS relié entre l'alimentation générale Vdd et les drains, ce transistor ayant sa grille connectée à un potentiel Vpol tel que le courant dans le transistor soit fixe ; en particulier, le potentiel de grille peut être déterminé par un montage classique à miroir de courant tel que le courant dans ce transistor soit la recopie du courant d'une source de courant fixe non représentée. La valeur du courant constant est déterminée classiquement par le potentiel Vpol et par la géométrie du canal du transistor. Les sources de courant constant de tous les pixels sont identiques. Cette source de courant SC1 alimente le transistor Ta ou le transistor Tb selon que la trame est impaire ou paire avec un courant fixe, par exemple de l'ordre de 100 nanoampères, à condition toutefois que le transistor Ta (ou Tb) soit dans un état passant et non dans un état bloqué. Comme on le verra, l'état du transistor est déterminé par le potentiel appliqué à sa grille par la capacité Ca ou Cb. Enfin, pendant les trames impaires, le potentiel appliqué à la deuxième borne de la capacité Ca est nul, mais pendant les trames paires on applique à cette deuxième borne un potentiel déterminé par le générateur de rampe de tension linéaire mentionné en référence à la figure 1 et qui est commun à toutes les cellules de la matrice. Inversement, pendant les trames impaires, la même rampe de tension est appliquée à la deuxième borne de la capacité Cb, alors que pendant les trames paires un potentiel nul est maintenu sur cette borne. Le générateur de rampe produit une rampe de tension analogique linéaire qui part de 0 au début de la trame et qui arrive à la fin de la trame à une valeur maximale qui est de préférence égale à la tension de seuil VT de mise en conduction du transistor Ta ou Tb. Cette tension de seuil VT est la limite d'une tension appliquée entre grille et source du transistor telle qu'une valeur supérieure à VT rende le transistor conducteur et une valeur inférieure à VT bloque la conduction du transistor. Elle peut être classiquement d'environ 1 volt mais on peut réaliser des transistors ayant des valeurs de seuil choisies à volonté. On fait ici une parenthèse pour dire que la tension analogique stockée dans la capacité de stockage a en principe une valeur qui peut varier entre une valeur minimale égale à zéro et une valeur maximale qui est en principe égale à VT, toute valeur intermédiaire étant destinée à permettre d'engendrer un éclairement avec un niveau de gris intermédiaire entre le niveau de blanc (pour la valeur minimale 0) et le niveau de noir (pour la valeur maximale VT). La matrice d'affichage fonctionne de la manière suivante : après avoir chargé ligne par ligne au cours d'une trame impaire toutes les capacités Ca de la matrice avec des valeurs de tension analogique Vi comprises entre 0 et VT et représentant le niveau de gris désiré pour chaque pixel, on ferme l'interrupteur KT1a au début de la trame paire suivante pour mettre la source du transistor Ta à la masse, et on applique à la deuxième borne de la capacité Ca la rampe de tension linéaire partant de zéro et atteignant VT au bout d'un temps égal à la durée de la trame. La tension présente sur la grille du transistor Ta est alors la somme de la tension Vr de la rampe à un instant donné et de la tension Vi initialement chargée dans la capacité. Cette somme de tension Vr varie linéairement en partant de Vi et en allant jusqu'à Vi+VT. Tant que la tension Vr appliquée à la grille du transistor Ta est inférieure à la valeur VT qui est le seuil de conduction du transistor Ta, ce dernier reste bloqué de sorte que la source de courant SC1 ne conduit pas de courant et la tension de drain du transistor (également celle qui est appliquée à la première électrode du cristal liquide) est égale à Vdd, la deuxième électrode ou contre-électrode étant à 0 volt. Le cristal liquide est dans un état "noir" pour une matrice dite "normalement blanche". Lorsque la tension appliquée à la grille devient supérieure à VT, le transistor Ta devient conducteur et met l'électrode à la masse ; le cristal liquide passe à l'état "blanc". Le rapport entre le temps pendant lequel la cellule est noire et le temps pendant lequel elle est blanche est directement proportionnel à la valeur Vi de niveau de gris stockée dans la capacité Ca. Pour Vi=0, le transistor Ta ne devient conducteur qu'à la fin de la trame, la tension appliquée à la cellule est Vdd pendant toute la trame. La cellule est noire à 100% du temps de trame. Pour Vi=Vdd (valeur maximale possible pour Vi) le transistor devient conducteur dès le début de la trame, et la tension appliquée à la cellule est 0 pendant toute la trame. La cellule est blanche pendant 100% du temps de trame. Pour Vi intermédiaire, la cellule est noire (application de Vdd) pendant une proportion Vi/VT du temps de trame et blanche (application de 0 volt) pendant une fraction (VT-Vi)Λ/T du temps de trame ; la période de trame est courte (typiquement 1/25 de seconde) et l'œil intègre les variations entre noir et blanc ; le niveau de gris équivalent perçu par l'œil est directement représenté par la valeur Vi/VT donc par la valeur Vi (gris d'autant plus clair que Vi est grand pour une cellule normalement blanche). Dans le schéma de la figure 2, les interrupteurs sont réalisés par des transistors MOS. Les capacités Ca et Cb sont en principe aussi réalisés par des transistors MOS dont le drain et la source sont réunis et forment avec le canal une première électrode de capacité et dont la grille isolée forme une deuxième électrode. On notera qu'avec le schéma selon l'invention, la circuiterie associée à un pixel comprend un petit nombre d'éléments, de sorte que l'encombrement global de cette circuiterie est limité. Le fonctionnement repose en partie sur l'aptitude de la capacité
Ca ou Cb à conserver pendant toute la trame la tension de niveau de gris stockée au cours de la trame précédente. Le circuit selon l'invention fait qu'il y a peu de chemins de fuite de courant qui feraient perdre la charge de la capacité. Dans le schéma de la figure 2, on a supposé pour simplifier que la cellule à cristal liquide a une première électrode reliée au drain des transistors Ta et Tb et une deuxième électrode ou contre-électrode reliée à la masse. Toutefois, il est en général nécessaire de « dépolariser » le cristal liquide en s'arrangeant pour qu'il ait à ses bornes une tension moyenne nulle, ce qui ne serait pas le cas si la deuxième électrode était toujours à la masse et si la première oscillait entre 0 volt et Vdd. C'est pourquoi on prévoit classiquement, et l'invention est compatible avec cette précaution, d'inverser périodiquement le sens de la tension appliquée au cristal liquide. Par exemple, si dans une première trame ou une première série de trames la contre-électrode est à 0 volt, on peut prévoir que dans une deuxième trame ou une deuxième série de trames la contre-électrode sera à Vdd. Mais si la contre-électode est à Vdd, alors la cellule sera noire à condition que la première électrode soit à 0 volt et blanche à condition que la première électrode soit à Vdd. Cela veut dire que pour avoir le même niveau de gris lorsque la tension analogique représentant ce niveau est Vi, stockée dans la capacité, il faut appliquer l'équivalent d'une tension moyenne Vdd-Vi et non pas Vi à la première électrode de la cellule ; cela veut dire qu'il faut appliquer une tension 0 volt pendant une fraction Vi/VT du temps de trame et une tension Vdd pendant une fraction (VT-Vi)/VT ; c'est donc l'inverse du cas où la contre-électrode était à 0 volt et où on appliquait une tension Vdd pendant une fraction Vi/VT et une tension Vdd pendant une fraction (VT- Vi)/VT. Par conséquent, si on veut pouvoir effectuer cette alternance de polarisation de la cellule à cristal liquide, on pourra tout simplement inverser périodiquement le sens des rampes fournies par les générateurs de rampe et appliquées aux capacités Ca et Cb des pixels. Ainsi, par exemple, la rampe appliquée pendant la trame paire à la capacité Ca pourra être une rampe descendante partant de VT au début de la trame et décroissant linéairement jusqu'à 0 volt à la fin de la trame. L'alternance des polarisations, par alternance du sens des rampes en même temps qu'on alterne la polarisation 0 ou Vdd appliquée à la deuxième électrode du cristal liquide, peut se faire périodiquement à toutes les trames ou toutes les deux trames. Si c'est toutes les trames, on peut prévoir qu'une des deux capacités de stockage recevra systématiquement une rampe montante et l'autre recevra systématiquement une rampe descendante. Il est possible aussi de conserver la même rampe montante à toutes les trames et pour les deux capacités et d'inverser simplement la donnée numérique dans le registre de colonne RC en synchronisme avec l'alternance de polarisation de la contre-électrode de la matrice de cellules. Il est également possible, sans inverser les valeurs de données numériques dans le registre de colonne, d'inverser l'échelle des valeurs de la tension analogique Vi, par exemple en inversant la rampe produite par le convertisseur numérique-analogique qui établit la tension Vi ; ceci peut être fait en appliquant au convertisseur non pas le contenu du compteur CPT mais le complément du contenu de ce compteur ; là encore, il faut synchroniser ce changement d'entrée du convertisseur avec le changement de polarisation de la contre-électrode. Si on veut faire un afficheur séquentiel couleur avec cette matrice on introduira dans le registre de colonne pour une trame déterminée, par exemple impaire, les informations de niveau de gris correspondant à une première couleur, et on stockera en mémoire dans les pixels ces informations successivement pour toutes les lignes ; pendant la trame paire suivante, qui est la trame active pour l'affichage de ces informations, on mettra en mémoire des informations correspondant à une deuxième couleur, et on émettra une lumière de la première couleur qui sera modulée par l'écran ; on attendra la trame impaire suivante pour afficher les informations de la deuxième couleur. Pour des applications différentes (sans couleur ou en tout cas ne fonctionnant pas en séquentiel couleur) on peut se contenter de pixels à simple mémoire ne comportant qu'une capacité Ca, un transistor Tb, un conducteur de ligne par ligne de pixels. Ceci permet donc de supprimer la capacité Cb, le transistor Tb, les interrupteurs KT1a, KT1b, KL1b, le conducteur L1b et d'obtenir un point mémoire moins encombrant. Cependant, cela oblige à prévoir un générateur de rampe pour chaque ligne de pixels. L'affichage d'une trame d'image est progressif : les informations de la première ligne d'image sont stockées dans le registre de colonne et converties en tension analogique Vi pendant la sélection de cette ligne par le registre de sélection RL. Aussitôt après l'arrêt de la sélection de cette ligne commence d'une part la sélection de la ligne suivante et d'autre part le début d'une rampe de tension ayant la durée d'une trame, cette rampe étant appliquée à la capacité de stockage Ca. Pour la deuxième ligne, la rampe appliquée démarre dès la fin de la sélection de la deuxième ligne et elle a la même durée, et ainsi de suite. Les circuits périphériques de génération de rampe linéaire sont donc plus complexes.

Claims

REVENDICATIONS
1. Procédé de commande des pixels d'une matrice d'affichage à cristaux liquides qui consiste à appliquer brièvement à une capacité de stockage (Ca, Cb), associée à une cellule élémentaire à cristal liquide (LC), une tension continue analogique (Vi) correspondant à un niveau de gris désiré, à relier une première borne de la capacité à la grille d'un transistor (Ta, Tb) dont la source est alors reliée à une masse et dont le drain est relié à une électrode de la cellule et est relié par ailleurs à une source de tension Vdd à travers une source de courant (SC1), et à appliquer à une deuxième borne de la capacité de stockage une rampe de tension continue variant de manière monotone pendant la durée d'une trame d'image.
2. Procédé selon la revendication 1 , caractérisé en ce que la rampe de tension varie de manière essentiellement linéaire entre un niveau de tension nul et un niveau de tension sensiblement égal à la valeur d'une tension de seuil de mise en conduction VT du transistor.
3. Procédé selon la revendication 2, caractérisé en ce que la tension continue analogique représentant le niveau de gris et appliquée aux capacités de stockage varie entre 0 volt et la même valeur de tension de seuil VT.
4. Procédé selon la revendication 3, caractérisé en ce que la cellule à cristal liquide reçoit une tension d'alimentation Vdd pendant une fraction d'une durée de trame égale à Vi/VT ou (VT-Vi) VT et une tension nulle le reste du temps.
5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce qu'un générateur de rampe est associé à chaque ligne de la matrice, une rampe débutant après qu'une tension analogique a été chargée dans une capacité de stockage de chacun des points de la ligne.
6. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que deux capacités de stockage (Ca, Cb) et deux transistors (Ta, Tb) sont associés à chaque cellule élémentaire à cristal liquide, la première capacité et le premier transistor fonctionnant en alternance avec la deuxième capacité et le deuxième transistor pour stocker ligne par ligne une tension analogique représentant un niveau de gris dans la première capacité pendant les trames paires pendant que la commande de la cellule est assurée par le deuxième transistor et la deuxième capacité, et pour stocker ligne par ligne dans la deuxième capacité une tension analogique représentant un niveau de gris pendant les trames paires pendant que la commande de la cellule est assurée par le premier transistor et la deuxième capacité, la deuxième borne de la première capacité de stockage étant maintenue à 0 volt pendant les trames impaires et recevant une rampe linéaire pendant les trames paires, et réciproquement la deuxième borne de la deuxième capacité étant maintenue à 0 volt pendant les trames paires et recevant une rampe linéaire pendant les trames impaires.
7. Afficheur matriciel à cristal liquide, comprenant une matrice active de points d'image et des circuits périphériques, la matrice comportant un réseau croisé de lignes d'adressage (Lia, L1b) et de colonnes (C1, C2) d'amenée de tensions analogiques représentant les niveaux de gris à afficher sur les points de chaque ligne et, pour chaque point au croisement d'une ligne et d'une colonne, un circuit électronique élémentaire pour commander une cellule à cristal liquide élémentaire située à ce croisement, le circuit élémentaire comprenant : - au moins une capacité de stockage (Ca, Cb) pour stocker pendant la durée d'une trame d'image une tension analogique (Vi) appliquée par la colonne, une première borne de la capacité de stockage étant reliée à la grille du transistor (Ta, Tb), - en série entre deux bornes d'alimentation en tension, une source de courant élémentaire (SC1 ) et un transistor de commutation (Ta, Tb), le drain du transistor de commutation étant relié à la cellule à cristal liquide (LC), les circuits périphériques comprenant des moyens pour recevoir une rampe de tension périodique (GR), commune à toutes les cellules d'au moins une ligne, la rampe étant appliquée à une deuxième borne de la capacité de stockage des cellules de cette ligne.
8. Afficheur matriciel selon la revendication 7, caractérisé en ce que la tension de seuil grille-source de mise en conduction du transistor est
VT, la rampe a une amplitude de VT, et la tension analogique représentant le niveau de gris peut varier entre 0 et VT.
9. Afficheur matriciel selon l'une des revendications 7 et 8, caractérisé en ce que le circuit élémentaire associé à chaque point d'image est un circuit à double mémoire comprenant deux capacités de stockage (Ca, Cb) et deux transistors de commutation reliés à la même cellule élémentaire (LC) et fonctionnant en alternance une trame sur deux, une valeur de tension étant appliquée à une première capacité (Ca) pendant une trame impaire alors que la deuxième capacité (Cb) conserve la tension qu'elle a reçue pendant la trame précédente paire, et réciproquement, le circuit comprenant un organe d'inhibition (KT1a) de la conduction du transistor relié à la première capacité pour inhiber cette conduction pendant la trame impaire et un organe d'inhibition (KT1b) de la conduction du transistor relié à la deuxième capacité pour inhiber cette conduction pendant la trame paire.
10. Afficheur matriciel selon la revendication 9, caractérisé en ce qu'il comporte des moyens pour appliquer une rampe à toutes les premières capacités pendant les trames paires et pour appliquer une rampe à toutes les deuxièmes capacités de la matrice pendant les trames impaires.
11. Afficheur matriciel selon l'une des revendications 7 et 8, caractérisé en ce que le circuit élémentaire associé à chaque point d'image est un circuit à simple mémoire avec une seule capacité de stockage et un seul transistor de commutation, et en ce qu'il est prévu des moyens pour appliquer aux capacités de stockage d'une ligne de points de la matrice une rampe qui démarre après une opération de stockage dans les capacités des cellules de cette ligne et qui dure pendant le reste d'une durée de trame, les opérations de stockage de tensions analogiques dans les capacités s'effectuant ligne par ligne.
12. Afficheur matriciel selon l'une des revendications 7 à 10, caractérisé en ce qu'il constitue un afficheur séquentiel couleur dans lequel les trames d'image consécutives servent à la modulation de lumière de couleurs différentes.
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