WO2005017761A1

WO2005017761A1 - バスシステム設計方法，バスシステムおよびデバイスユニット

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Publication number: WO2005017761A1
Application number: PCT/JP2004/011837
Authority: WO
Inventors: Ryohei Nishimiya
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Current assignee: Fujitsu Ltd
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Filing date: 2004-08-18
Publication date: 2005-02-24
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Abstract

　タイミング信号の周期と、デバイスユニットにおける信号伝搬遅延と、タイミング信号バスおよびデータバスにおける信号伝搬遅延と、データバスに接続されたデバイスユニットもしくはデバイスにおけるセットアップタイムとに基づいて、データバスにデバイスユニットを活性接続することによって生じるノイズが、データバスに接続された他のデバイスユニットもしくはデバイスへ伝搬するタイミングを算出するノイズ伝搬計算ステップと、このノイズ伝搬計算ステップにおいて算出したタイミングに基づいて、デバイスユニットとデータバスとの接続タイミングを算出する接続タイミング算出ステップとをそなえるように構成することにより、デバイスユニットの活性接続を行なっても、同一のデータバスに接続された他のデバイスユニットやデバイスにノイズの影響がないようにする。

Description

明細書

バスシステム設計方法，バスシステムおよびデバイスユニット

技術分野

[0001] 本発明は、例えばストレージシステムにおいて用いられている PCIバスのように、同一バスに対して複数のデバイスユニットを接続可能なバスシステムに関し、又、当該バスシステムの設計に用いて好適なバスシステム設計方法並びにデバイスユニットに関する。

^景技術

[0002] 例えば、複数のディスクユニット（磁気ディスク装置，物理デバイス）をそなえ、サーバ（ホスト）力のアクセスに応じて、サーバからのデータをこれらのディスクユニットに書き込んだり、サーバから要求されたデータをディスクユニットから読み出して転送したりするストレージ装置にぉレ、ては、ファイバチャネルインターフェースバスを介してサーバとのインターフェース（データ転送）を制御するホストインターフェースモジユールがそなえられている。

[0003] このホストインターフェースモジュールは、 PCIバス（インターフェースバス）を介して PCIブリッジモジュールに接続され、同じく PCIバスを介して PCIブリッジモジュールに接続されたディスクインターフェースモジュールや管理モジュール等との間でデータ転送を行なうようになっている。

ホストインターフェースモジュールは、プリント基板上に CPUやメモリ等を配設することによって構成されたユニットとして構成されており、このように構成されたホストインターフェースモジュールを、 PCIバスが形成されたマザ一ボード上に取り付ける（揷入する）ことにより、ホストインターフェースモジュールを構成するデバイスが PCIバスにデータ通信可能に接続されるようになっている。そして、必要数のインターフェースモジュールをマザ一ボードに取り付けることにより、必要数のホストインターフェースモジユールをそなえたストレージ装置を容易に構成することができるようになつている。

[0004] さて、マザ一ボード（PCIバス）が活性状態（通電状態）のままでホストインターフエ一スモジュールを取り付ける（活性挿入，活性接続）と、この接続 (挿入）によって PCIバス上にノイズが生じ、 PCIバス上に接続された他のホストインターフェースモジュールやマザ一ボードを構成する種々のデバイスに影響を与え、これらの他のデバイスの誤動作等の原因になる。

一般に、このような、ホストインターフェースモジュールの活性揷入による影響を防止するために、ホストインターフェースモジュールの取り付けを行なう際には PCIバスのバス動作を停止させている。又、例えば、特開平 7— 253834号公報（下記特許文献 1)には、活性揷抜時にモジュールが故障したり誤作動したりすることを防止するために、活性揷抜時に一部のスィッチの接続又は切り離しを行なうことによりノイズの伝搬を抑止するモジュール揷抜制御装置が開示されている。

[0005] しかしながら、ホストインターフェースモジュールを揷入するために PCIバスのバス動作を停止（非活性化）させると、この停止中には PCIバスを介したデータ転送を行なうことができずデータの転送効率が低下するという課題がある。又、ホストインターフエースモジュール力 spciバスに挿入されたか否かの監視や、 PCIバスを停止させるための各種の制御が必要になるので、系の制御が繁雑になるとともにシステムの設計の効率が低下するとレ、う課題もある。

[0006] また、活性挿抜 (活性接続）を行なうために専用の制御装置をそなえる場合には、この制御装置をそなえることにより、装置の製造コストが上昇したり装置が大型化したりするという課題もある。

本発明は、このような課題に鑑み創案されたもので、デバイスユニットの活性接続を行なっても、同一のデータバスに接続された他のデバイスユニットやデバイスにノイズの影響がないバスシステムおよびデバイスユニット並びに当該バスシステムの設計方法を提供することを目的とする。

特許文献 1 :特開平 7-253834号公報 (第 3-4頁、第 1図，第 2図）

発明の開示

[0007] 上記の目的を達成するために、本発明のバスシステム設計方法は、複数のデバイスユニットとこのデバイスユニットを接続可能に構成されたデータバスとデバイスュニットにタイミング信号バスを介してタイミング信号を供給可能なタイミング信号供給源とデバイスユニットとデータバスとの間における信号の接続/切断状態を切替可能に構成されたバススィッチとこのバススィッチの接続/切断動作を制御可能なバススィツチ制御部とをそなえたバスシステムの設計方法であって、タイミング信号の周期と、デバイスユニットにおける信号伝搬遅延と、タイミング信号バスおよびデータバスにおける信号伝搬遅延と、データバスに接続されたデバイスユニットもしくはデバイスにおけるセットアップタイムとに基づいて、データバスにデバイスユニットを活性接続することによって生じるノイズ力データバスに接続されたそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスへ伝搬するタイミングを算出するノイズ伝搬計算ステップと、ノイズ伝搬計算ステップにおいて算出したタイミングに基づいて、デバイスユニットとデータバスとの接続タイミングを算出する接続タイミング算出ステップとをそなえることを特徴としている。

なお、接続タイミング算出ステップにおいて、デバイスユニットとタイミング信号バスとが接続されてからデバイスユニットとデータバスとをバススィッチが接続させるまでの遅延時間を算出することにより、デバイスユニットとデータバスとの接続タイミングを算出してもよい。

また、ノイズ伝搬計算ステップにおいて、タイミング信号の周期 Tと、タイミング信号供給源からバススィッチ制御部までのスキュー aと、バススィッチ制御部においてタイミング信号が入力されてからバススィッチに対してデバイスユニットとデータバスとを接続するための接続制御信号が出力されるまでの制御用遅延時間 bと、バススィッチ制御部とバススィッチとの間における信号伝搬遅延時間 cと、バススィッチの動作遅延時間 dと、ノイズのパルス幅（時間） eと、デバイスユニットおよびデータバスにおけるノィズの伝搬遅延時間 fと、タイミング信号供給源からそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスまでのスキュー _gと、バスシステムにおけるセットアップタイム Sとに基づいて、ノイズがそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスに到達してからセットアップ時間が始まるまでのタイミングマージン M{ただし、 M= (T + g) - (a + b + c + d + e + f)_S}を、ノイズの伝搬タイミングとして算出し、接続タイミング算出ステップにおいて、タイミングマージン Mが 0以上となるようなバススィッチの制御用遅延時間 bを算出してもよい。 [0009] さらに、本発明のデバイスシステムは、複数のデバイスユニットと、このデバイスュニットを活性接続可能に構成されたデータバスと、デバイスユニットにタイミング信号バスを介してタイミング信号を供給可能なタイミング信号供給源と、デバイスユニットとデータバスとの間における信号の接続 Z切断状態を切替可能に構成されたバススイツチと、バススィッチに対してデバイスユニットとデータバスとを接続するための接続制御信号を出力することにより、バススィッチの接続/切断動作を制御可能なバススィツチ制御部とをそなえたバスシステムであって、バススィッチ制御部が、デバイスュニットとタイミング信号バスとが接続され、そのバススィッチ制御部においてタイミング信号が入力されてからバススィッチに対して接続制御信号が出力されるまでの制御用遅延時間 b経過後にデバイスユニットとデータバスとを接続させるようにバススィッチを制御するものであり、制御用遅延時間 bが、タイミング信号の周期 Tと、タイミング信号供給源からバススィッチ制御部までのスキュー aと、制御用遅延時間 bと、バススィッチ制御部とバススィッチとの間における信号伝搬遅延時間 cと、バススィッチの動作遅延時間 dと、データバスにデバイスユニットを活性接続することによって生じるノイズのパルス幅（時間） eと、デバイスユニットおよびデータバスにおけるノイズの伝搬遅延時間 fと、タイミング信号供給源からそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスまでのスキュー gと、バスシステムにおけるセットアップタイム Sとに基づいて、ノイズがそのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスに到達してからセットアップ時間が始まるまでのタイミングマージン M {ただし、 M= (T+ g)— (a + b + c + d + e + f)— S }が 0以上となるような値であることを特徴としてレ、る。

[0010] なお、バススィッチ制御部が、タイミング信号供給源からタイミング信号バスを介して供給されるタイミング信号の位相を変更可能な調整回路をそなえ、この位相変更後のタイミング信号に基づいて、バススィッチに対して接続制御信号を出力してもよい。また、調整回路が PLL (Phase Locked Loop ;位相ロックループ）回路であってもよく、又、調整回路が DLL (Delay Locked Loop；遅延ロックループ）回路であってもよい。

[0011] また、本発明のデバイスユニットは、データバスとタイミング信号供給源とこのタイミング信号供給源に接続されたタイミング信号バスとをそなえたバスユニットに取り付け可能なデバイスユニットであって、当該デバイスユニットとデータバスとの間における信号の接続/切断状態を切替可能に構成されたバススィッチと、このバススィッチに対してデバイスユニットとデータバスとを接続するための接続制御信号を出力することにより、バススィッチの接続/切断動作を制御可能なバススィッチ制御部とをそなえ、このバススィッチ制御部力デバイスユニットとタイミング信号バスとが接続され、当該バススィッチ制御部においてタイミング信号が入力されてからバススィッチに対して接続制御信号が出力されるまでの制御用遅延時間 b経過後にデバイスユニットとデータバスとを接続させるようにバススィッチを制御するものであり、制御用遅延時間 b が、タイミング信号の周期 τと、タイミング信号供給源からバススィッチ制御部までのスキュー aと、制御用遅延時間 bと、バススィッチ制御部とバススィッチとの間における信号伝搬遅延時間 cと、バススィッチの動作遅延時間 dと、データバスにデバイスュニットを活性接続することによって生じるノイズのパルス幅（時間） eと、デバイスユニットおよびデータバスにおけるノイズの伝搬遅延時間 fと、タイミング信号供給源からこのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスまでのスキュー gと、バスシステムにおけるセットアップタイム Sとに基づいて、ノイズがこのデバイスユニット以外のデバイスユニットもしくはそのデータバスに接続されたデバイスに到達してからセットアップ時間が始まるまでのタイミングマージン M {ただし、 M= (T + g) _ (a + b + c + d + e + f) _S }が 0以上となるような値であることを特徴としている。

[0012] なお、バススィッチ制御部が、タイミング信号供給源からタイミング信号バスを介して供給されるタイミング信号の位相を変更可能な調整回路をそなえ、この位相変更後のタイミング信号に基づいて、バススィッチに対して接続制御信号を出力してもよい。また、調整回路が PLL (Phase Locked Loop ;位相ロックループ）回路であってもよく、又、調整回路が DLL (Delay Locked Loop；遅延ロックループ）回路であってもよい。

[0013] さらに、本発明のデバイスユニットは、データバスとタイミング信号供給源とこのタイミング信号供給源に接続されたタイミング信号バスとをそなえたバスユニットに取り付け可能なデバイスユニットであって、そのデバイスユニットとデータバスとの間における信号の接続/切断状態を切替可能に構成されたバススィッチと、タイミング信号供給源からタイミング信号バスを介して供給されるタイミング信号の位相を変更可能な調整回路をそなえ、その位相変更後のタイミング信号に基づいて、バススィッチに対してデバイスユニットとデータバスとを接続するための接続制御信号を出力することにより、バススィッチの接続 Z切断動作を制御可能なバススィッチ制御部とをそなえることを特徴としている。

なお、調整回路が PLL (Phase Locked Loop ;位相ロックループ）回路であってもよく、又、調整回路が DLL (Delay Locked Loop；遅延ロックループ）回路であってもよい。

[0014] 本発明のバスシステム設計方法，バスシステムおよびデバイスユニットによれば、以下の効果ないし利点がある。

(1)データバス上でデータ通信を行なっている状態でも、そのノイズの影響を考慮することなくデバイスユニットの脱着を行なうことができるので、バスシステムの信頼性を向上させることができる他、利便性が高い。

[0015] (2)デバイスユニットをデータバスに活性接続することによって生じるノイズ力 S、このデータバスに接続された他のデバイスユニットもしくはデータバスに接続されたデバイスに影響を与えることがないので、データバスにおけるデータ転送を停止させることなくデバイスユニットの活性接続を行なうことができるので、データの転送効率を向上させること力 Sできる他、デバイスユニットがデータバスに挿入されたか否かの監視や、 P CIバスを停止させるための各種の制御が不要であるので、系の制御を簡素化することができ、開発 ·運用コストを低減することができる。

[0016] (3)バススィッチ制御部が、タイミング信号供給源からタイミング信号バスを介して供給されるタイミング信号の位相を変更可能な調整回路をそなえることにより、制御用遅延時間 bを容易且つ確実に調整 ·実現することができ、バススィッチの接続タイミングを細力べ設定することができる。

(4)デバイスユニットを他のマザ一ボード等に用いる際においても、そのマザ一ボードに対する調整回路における最適な位相の変更量を再度算出して、プログラムによつて設定することにより、そのマザ一ボードに対してデバイスユニットを活性揷入 (活性接続）しても、その活性接続によって生じるノイズ力そのマザ一ボード上のデバィスに影響を及ぼすことがなぐ汎用性を持たせることができ経済的である。 [0017] (5)デバイスユニットとタイミング信号バスとが接続されてからデバイスユニットとデータバスとをバススィッチが接続させるまでの遅延時間を算出することにより、デバイスユニットとデータバスとの接続タイミングを算出することにより、デバイスユニットとデータバスとの接続タイミングを容易に決定することができる。

(6)タイミング信号の周期 Tと、タイミング信号供給源からバススィッチ制御部までのスキュー aと、バススィッチ制御部においてタイミング信号が入力されてからバススイツチに対してデバイスユニットとデータバスとを接続するための接続制御信号が出力されるまでの制御用遅延時間 bと、バススィッチ制御部とバススィッチとの間における信号伝搬遅延時間 cと、バススィッチの動作遅延時間 dと、ノイズのパルス幅（時間） eと、デバイスユニットおよびデータバスにおけるノイズの伝搬遅延時間 fと、タイミング信号供給源からそのデバイスユニット以外のデバイスユニットもしくはデバイスまでのスキュ一 gと、バスシステムにおけるセットアップタイム Sとに基づいて、ノイズがそのデバイスユニット以外のデバイスユニットもしくはデータバスに接続されたデバイスに到達して力らセットアップ時間が始まるまでのタイミングマージン M{ただし、 M= (T + g) -(a + b + c + d + e + f)_S }が 0以上となるようなバススィッチの制御用遅延時間 b を算出することにより、デバイスユニットとデータバスとの接続タイミングを容易に決定すること力 Sできる。

発明を実施するための最良の形態

[0018] 以下、図面を参照して本発明の実施の形態を説明する。

本発明の一実施形態としてのバスシステムは、例えば、複数のディスクユニット（磁気ディスク装置，物理デバイス）をそなえ、サーバ（ホスト）からのアクセスに応じて、サーバからのデータをこれらのディスクユニットに書き込んだり、又、サーバから要求されたデータをディスクユニットから読み出して転送したりするストレージ装置等において用いられる PCI (Peripheral Component Interconnect)バスをそなえた PCIシステムであり、データ信号の送受信を行なうためのものである。

[0019] 上述したストレージ装置においては、ファイバチャネルインターフェースバスを介してサーバとのインターフェース（データ転送）を制御するホストインターフェースモジュール（デバイスユニット）がそなえられており、このホストインターフェースモジュールは、 PCIバス等のインターフェースバスを介して PCIブリッジモジュールに接続され、同じく PCIバスを介して PCIブリッジモジュールに接続されたディスクインターフェースモジュールや管理モジュール等との間でデータ転送を行なうことができるようになつている。

[0020] また、ホストインターフェースモジュールは、プリント基板上に CPUやメモリ等を配設することによって構成されたユニットとして構成されており、このようにユニットとして構成されたホストインターフェースモジュールを、 PCIバスが形成されたマザ一ボードに脱着可能に揷入 (接続)することにより、ホストインターフェースモジュールを構成するデバイスが PCIバスにデータ通信可能に接続されるようになっていて、これにより所望の仕様を満たすストレージ装置を構成することができるようになつている。

[0021] 以下、本発明の一実施形態としてのバスシステムとして、ホストインターフェースモジュール等のデバイスユニットをマザ一ボード（バスユニット）に対して複数個取り付け可能に構成された PCIバスシステムを例に説明する。

図 1は本発明の一実施形態としてのバスシステム（PCIバスシステム）の構成を模式的に示す図、図 2はその斜視図である。 PCIバスシステム 1は、図 1に示すように、マザ一ボード（バスユニット） 2と複数（図 1および図 2中では 3つ）のデバイスユニット 3a, 3b, 3cとをそなえて構成されている。これらのデバイスユニット 3a, 3b, 3cは、マザ一ボード 2上に形成された取付スロット 11a, l ib, 11cにそれぞれ脱着自在に構成されており、これらの取付スロット 11a, l ib, 11cにそれぞれ取り付ける（挿入する）ことにより、マザ一ボード 2の PCIバス 7に通信可能に接続されるようになっている。又、デバイスユニット 3a, 3b, 3cは、マザ一ボード 2が活性状態においても脱着することができるようになっている。

[0022] なお、以下、マザ一ボード 2が活性している状態（活性状態，通電状態）でデバイスユニット 3a, 3b, 3cを取り付ける（接続する）ことを活性揷入又は活性接続という場合もある。又、図 2中には 3つの取付スロット 11が示されている力これに限定されるものではなぐ 2以下もしくは 4以上の取付スロット 11をそなえてもよぐ又、デバイスュニット 3a, 3b, 3cは、これらのどの取付スロット 11に取り付けてもよレ、。

[0023] マザ一ボード（バスユニット） 2は、プリント基板上に PCIバス 7，マザ一デバイス 8,クロック供給源 10および取付スロット 11a, l ib, 11cをそなえて構成されている。 PCI バス 7はデータバス 7aとクロックバス（タイミング信号バス） 7bとをそなえて構成されている。クロック供給源 (タイミング信号供給源） 10は、クロックバス 7bを介してクロック信号 (タイミング信号)を本 PCIバスシステム 1にそなえられた各デバイスに供給するものである。

[0024] マザ一デバイス 8は PCIバス 7を介したデータ信号の送受信に関して種々の処理を行なうものであって、データバス 7aおよびクロックバス 7bに通信可能に接続されており、クロック供給源 10から供給されたクロック信号を受信するようになっている。

データバス 7aはマザ一デバイス 8とデバイスユニット 3a， 3b, 3cとの間でデータ信号を送受信するためのデータ通路 (バス）である。クロックバス 7bはクロック供給源 10 とデバイスユニット 3a, 3b, 3cやマザ一デバイス 8とを接続するバスであって、クロック供給源 10から供給されたクロック信号を、取付スロット 11a, l ib, 11cを介してデバイスユニット 3a, 3b, 3cに供給するものである。又、データバス 7aおよびクロックバス 7 bは、いずれもその途中部分に取付スロット 11 a, l ib, 11cが形成されており、これらの、取付スロット 11a, l ib, 11cを介してデバイスユニット 3a, 3b, 3cをそれぞれ接続することができるようになつている。

[0025] 取付スロット 11a, l ib, 11cは、デバイスユニット 3a, 3b, 3cをマザ一ボード 2に取り付ける（挿入する）ためのもの（接続部）であり、例えば接続端子をそなえたコネクタ等により構成され、デバイスユニット 3a, 3b, 3cが取り付けられた状態で、それぞれ、マザ一ボード 2のクロックバス 7bとデバイスユニット 3a, 3b, 3cのバス 9aとを接続するとともに、マザ一ボード 2のデータバス 7aとデバイスユニット 3a, 3b, 3cのバス 9bとを通信可能に接続するようになっている。なお、これらの取付スロット l la， l ib, 11cは、互いにほぼ同様の構成をそなえており、以下、取付スロットを示す符号としては、複数の取付スロットのうち 1つを特定する必要があるときには符号 1 1a, l ib, 11cを用レ、る力任意の取付スロットを指すときには符号 11を用いる。

[0026] デバイスユニット 3a, 3b, 3cは、前述したようにストレージ装置におけるホストインタ一フェースモジュールであって、プリント基板上にバススィッチ制御部 4，ノススィッチ 6, PCIデバイス 5およびバス 9a， 9b, 9c, 9dを配設することによって構成され、マザ一ボード 2に形成された取付スロット 11a, l ib, 11cに脱着可能に取り付けることができるようになつている。

[0027] なお、これらのデバイスユニット 3a, 3b, 3cは、互いにほぼ同様の構成をそなえており、以下、デバイスユニットを示す符号としては、複数のデバイスユニットのうち 1つを特定する必要があるときには符号 3a， 3b, 3cを用いる力 S、任意のデバイスユニットを指すときには符号 3を用いる。

また、以下、本実施形態においては、取付スロット 11aにデバイスユニット 3aを取り付けるものとし、又、取付スロット l ibにデバイスユニット 3bを、更に、取付スロット 11c にデバイスユニット 3cをそれぞれ取り付けるものとする。本実施形態においては、デバイスユニット 3a, 3b, 3cは、互いにほぼ同様の構成をそなえているので、取付スロット 11aに取り付けるデバイスユニット 3をデバイスユニット 3aとして特定することができ、同様に、取付スロット l ibに取り付けるデバイスユニット 3をデバイスユニット 3b、取付スロット 11cに取り付けるデバイスユニット 3をデバイスユニット 3cとしてそれぞれ特定することができるのである。

[0028] なお、デバイスユニット 3が、ストレージ装置におけるホストインターフェースモジユールである場合には、これらの各デバイスユニット 3は、上述したバススィッチ制御部 4, PCIデバイス 5,バススィッチ 6およびバス 9a, 9b, 9c, 9dの他に、メモリや CPU,フアイバーチャネルインターフェースをそなえて構成されているのである力図 1中においては、便宜上これらのメモリや CPU,ファイバーチャネルインターフェースを図示せず、 PCIバス 7を用いたデータ信号の送受信に関係する、バススィッチ制御部 4, PCI デバイス 5,バススィッチ 6およびバス 9a, 9b, 9c, 9dのみをデバイスユニット 3中に示している。

[0029] デバイスユニット 3においては、バススィッチ制御部 4とバススィッチ 6とがバス 9bを介して通信可能に接続されており、又、 PCIデバイス 5とバススィッチ 6とがバス 9cを介して通信可能に接続されている。又、デバイスユニット 3においては、このデバイスユニット 3を取付スロット 11を介してマザ一ボード 8に取り付けた際に、マザ一ボード 2 に形成されたクロックバス 7bにバススィッチ制御部 4や PCIデバイス 5が通信可能に接続されるようにバス 9aが形成されており、同様に、このデバイスユニット 3を取付スロット 11を介してマザ一ボード 8に取り付けた際に、バススィッチ 6がデータバス 7aと通信可能に接続されるようにバス 9dが形成されてレ、る。

[0030] PCIデバイス 5は、 PCIバス 7 (データバス 7a)を介してマザ一ボード 2や他のデバィスユニット 3との間におけるデータ信号の送受信に関する種々の処理を行なうものであって、クロック供給源 10からクロックバス 7bおよび取付スロット 11を介して供給されたクロック信号がバス 9aを介して入力されるようになっており、 PCIデバイス 5は、このクロック信号に基づいて動作し、バス 9c,バススィッチ 6,バス 9dおよび取付スロット 1 1を介してデータバス 7aとの間でデータ信号を入出力するようになっている。

[0031] バススィッチ 6は、 PCIデバイス 5とデータバス 7a (取付スロット 11)との間にそなえられ、バス 9cとバス 9dとの接続/切断状態を切り替えることにより、 PCIデバイス 5とデータバス 7aとの間におけるデータ信号の接続 Z切断状態を切り替えるものである。又、このバススィッチ 6は、バススィッチ制御部 4による制御（接続命令，開命令等）に従つてその接続/切断状態を切り換えるようになつている。

[0032] バススィッチ制御部 4は、バススィッチ 6に対してデバイスユニット 3とデータバス 7aとを接続するための接続命令 (接続制御信号)を出力することにより、バススィッチ 6の接続/切断動作を制御するものである。このバススィッチ制御部 4には、クロック供給源 10からクロックバス 7bおよび取付スロット 11を介して供給されたクロック信号がバス 9aを介して入力されるようになっており、バススィッチ制御部 4は、このクロック信号に基づいて動作するようになっている。そしてバススィッチ制御部 4は、バススィッチ 6の接続（開）タイミングを制御することにより、 PCIデバイス 5を任意のタイミングでデータバス 7に接続することができるようになつている。具体的には、バススィッチ制御部 4は、デバイスユニット 3 (バススィッチ制御部 4)とクロックバス 7bとが接続されてから予め設定された時間 b (制御用遅延時間 b；詳細は後述)経過後にデバイスユニット 5 (PCI デバイス 5)とデータバス 7aとを接続させるようにバススィッチ 6を制御するようになっている。なお、バススィッチ制御部 4の構成についての詳細は後述する。

[0033] そして、上述の如く構成されたデバイスユニット 3を、図 2に示すように、マザ一ボード 2に形成された取付スロット 11に揷入することにより、デバイスユニット 3におけるバス 9aの一端がマザ一ボード 2に形成されたクロックバス 7bに通信可能に接続されるとともに、デバイスユニット 3におけるバス 9dの一端がマザ一ボード 2に形成されたデータバス 7aに通信可能に接続されるのである。なお、図 2に示す例においては、便宜上、各デバイスユニット 3に PCIデバイス 5のみを示し、バススィッチ制御部 4やバススィツチ 6等の他の構成部品は省略している。

[0034] 次に、本発明の一実施形態としての PCIバスシステム 1における、バススィッチ制御部 4がバススィッチ 6の開制御を行なうための制御用遅延時間 bの算出手法 (バスシステム設計方法）について説明する。

図 3 (1)—（7)は本発明の一実施形態としての PCIバスシステム（バスシステム） 1にデバイスユニット 3を活性接続した際におけるタイミングチャートを示す図であり、図 3 ( 1)はクロック供給源 10が出力するクロック（ベースクロック)信号を示す図、図 3 (2)はバススィッチ制御部 4に入力されるクロック信号を示す図、図 3 (3)はバススィッチ制御部 4からバススィッチ 6に対する接続命令信号を示す図、図 3 (4)はバススィッチの接続イネ一ブル（Out Enable)状態を示す図、図 3 (5)はデバイスユニット 3から発生するノイズを示す図、図 3 (6)は他のデバイスユニットに伝搬したノイズを示す図、図 3 (7)は他のデバイスユニットに入力されるクロック信号を示す図である。

[0035] なお、これらの図 3 (1)—（7)においては、図 1に示す PCIバスシステム 1においてデバイスユニット 3 (3a)をマザ一ボード 2の取付スロット 11aに活性接続した場合について説明するものである。

本バスシステム設計方法においては、これらの図 3 (1)—（7)に示すような、クロック供給源 10のクロック周期 Tと、デバイスユニット 3における信号伝搬遅延と、 PCIバス 7 (クロックバス 7b,データバス 7a)における信号伝搬遅延と、データバス 7aに接続されたデバイスユニット 3もしくはその他のデバイス（例えばマザ一ボード 2や他のデバイス )におけるセットアップタイムとに基づいて、データバス 7aにデバイスユニット 3を活性接続することによって生じるノイズ力このデータバス 7aに接続されたデバイスュニット 3以外のデバイスユニット 3もしくはこのデータバス 7aに接続された他デバイス（マザ一デバイス 8等）へ伝搬するタイミングを算出するようになっている（ノイズ伝搬計算ステツプ)。

[0036] 例えば、マザ一ボード 2にデバイスユニット 3aを揷入 '接続することにより、デバイスユニット 3aのバス 9aがクロックバス 7bに接続されるとともに、バス 9dがデータバス 7a に接続される。その後、クロック供給源 10からクロック信号が出力されると（図 3 (1)の A点参照）、そのクロック信号はクロックバス 7bおよびバス 9aを介して、デバイスュニット 3aのバススィッチ制御部 4に時間 a遅延して到達する（図 3 (2)の B点参照）。この時間 aはクロック供給源 10からバススィッチ制御部 4までのクロックスキュー (スキュー) a である。

[0037] バススィッチ制御部 4は、クロック信号が入力されてから遅延時間（制御用遅延時間 ) b経過後にバススィッチ 6に対して接続命令（開命令)信号 (接続制御信号)を出力する（図 3 (3)の C点参照）。バススィッチ制御部 4から出力された接続命令信号がバス 9bを介してバススィッチ 6に到達するまでに、バス 9bにおける伝送遅延によって時間 c (信号伝達遅延時間 c)を要し、更に、バススィッチ 6においては、接続命令信号を受信してからバス 9cとバス 9dとを接続（Out Enable)状態にするまでに、開動作時間（動作遅延時間） dがかかる（図 3 (4)の D点参照)。

[0038] そして、バススィッチ 6が開状態になるとデバイスユニット 3aから所定のパルス幅 eのノイズが発生する（図 3 (5)の E点参照）。なお、本実施形態においては、このノイズが発生している時間 eのことをノイズのパルス幅というものとする。

また、このデバイスユニット 3aから発生したノイズは、バス 9dやデータバス 7aにおける伝送遅延によって時間 f (ノイズの伝達遅延 f)だけ遅れて他のデバイスユニット 3b, 3cに伝達する（図 3 (6)の F点参照）。

[0039] 一方、クロック供給源 10から供給されたクロック信号力マザ一ボード 2に取り付けられた複数のデバイスユニット 3の内デバイスユニット 3a以外のデバイスユニット 3b , 3cに到達するまでに、クロックバス 7bにおいて時間 gの伝搬遅延（クロックスキュー，スキュー）が生じる（図 3 (7)の G点参照）。

なお、上述したクロックスキュー a，信号伝達遅延時間 c, ノイズのパルス幅 e，ノイズの伝達遅延 fおよびクロックスキュー gはマザ一ボード 2やデバイスユニット 3の回路設計やプリント板の構成 (例えば、回路長や材質，チップ性能等）によって定まるものであり、バススィッチ 6の動作遅延時間 dやセットアップタイム Sはデバイスユニット 3の仕様によって定まるものである。 [0040] さて、デバイスユニット 3やマザ一デバイス 8等において、クロック供給源 10から供給されるタイミング信号 (クロック信号やデータストロープ信号）に基づレ、て動作する各種デバイスは、そのクロック信号の立ち上がりエッジもしくは立ち下がりエッジにおいて各処理を行なっている力一般に、このような各種デバイスにおいては、クロック信号 (タイミング信号）に先立ってデータ信号を確保 *保持しておく必要があり、一般に、このデータ信号の確定 ·保持に力、かる最小限の時間をセットアップタイム（Setup Time )という。なお、図 3 (7)においては、このセットアップタイム Sに斜線を付して表わしている。

[0041] このようなセットアップタイムは半導体製品毎やバス規格毎に予め規定されており、タイミング信号の立ち上がりエッジもしくは立ち下がりエッジを基準として、セットアップタイム以上前にデータ信号を確定させる必要がある。従って、マザ一ボード 2にデバイスユニット 3を活性接続するに際して、そのデバイスユニット 3の活性接続によって生じるノイズ力そのデバイスユニット 3が接続される PCIバス 7に接続された他のデバイスユニット 3やその他のデバイスにおいて、それぞれ、そのセットアップタイム Sに重ならないようにすることにより、力かるノイズの影響による不具合を無くすことができる。

[0042] そこで、本発明のバスシステム設計方法においては、先ず、デバイスユニット 3の活性接続によって生じるノイズ力デバイスユニット 3が接続される PCIバス 7に接続された他のデバイスユニット 3やその他のデバイスへ到達時（図 3 (6)の H点参照）と、そのデバイスユニット 3が接続される PCIバス 7に接続された他のデバイスユニット 3やその他のデバイスにおけるセットアップタイムの終了時（図 3 (6)の I点参照）との時間間隔、すなわち、ノイズが活性接続されたデバイスユニット 3以外のデバイスユニット 3もしくはデバイスに到達してからセットアップ時間が始まるまでの時間を、タイミングマージン Mとして算出し (ノイズ伝搬計算ステップ）、このタイミングマージン Mが 0以上となるような制御用遅延時間 bを算出するのである（タイミング算出ステップ)。具体的には、タイミングマージン Mを、以下に示す式（1)に基づいて求める。

M= (T + g)- (a + b + c + d + e + f)-S · · · (1)

[0043] ただし、 aはクロック供給源 10からバススィッチ制御部 4までのクロックスキュー、 cは、バススィッチ制御部 4から出力された接続命令信号がバス 9bを介してバススィッチ 6 に到達するまでに要するバス 9bにおけるクロック信号の伝送遅延、 dは、バススィッチ 6において、接続命令信号を受信してからバス 9cとバス 9dとを接続（Out Enable)状態にするまでに要する開動作時間（動作遅延時間）、 eはノイズのパルス幅（時間）、 f は、デバイスユニット 3aから発生したノイズが他のデバイスユニット 3b, 3cに伝達するまでに、バス 9dやデータバス 7aにおいて生じる伝送遅延、 gはクロック供給源 10から供給されたクロック信号が、マザ一ボード 2にそなえられた複数のデバイスユニット 3 の内デバイスユニット 3a以外のデバイスユニット 3b, 3cに到達するまでに、クロックバス 7bにおいて生じる伝搬遅延であり、活性接続を行なったデバイスユニット 3とこのデバイスユニット 3以外のデバイスユニット 3もしくは同一のデータバス 7aに接続された他のデバイスとのクロックスキュー（スキュー）である。

[0044] すなわち、上記（1)式に基づいて求められるタイミングマージン Mが 0以上となるように、各パラメータ（クロック供給源のクロック周期 T,クロック供給源 10からバススイツチ 6の接続/切断動作を制御可能なバススィッチ制御部 4までのクロックスキュー a, 制御用遅延時間 b,バススィッチ制御部 4とバススィッチ 6との間における信号伝搬遅延時間 c,バススィッチ 6の動作遅延時間 d,ノイズのパルス幅（時間） e,デバイスュニット 3およびデータバス 7aにおけるノイズの伝搬遅延時間 f,クロック供給源 10からそのデバイスユニット 3以外のデバイスユニット 3もしくはそのデータバス 7aに接続された他のデバイスまでのクロックスキュー gおよび本 PCIバスシステム 1におけるセットァップタイム S)を設定すればょレ、。

[0045] 本実施形態においては、バススィッチ制御部 4が、デバイスユニット 3 (バススィッチ制御部 4)とクロックバス 7bとが接続されてからデバイスユニット 5 (PCIデバイス 5)とデータバス 7aとを接続させるまでの時間 b (制御用遅延時間 b)を調整 ·設定することによりタイミングマージン Mの設定を行なう。

すなわち、制御用遅延時間 bは、上記（1)式に基づいて求められるタイミングマージン Mが 0以上となるような値として求められる。

[0046] そして、マザ一ボード 2に複数のデバイスユニット 3をそれぞれ活性接続可能にするためには、その設計段階において、これらの複数のデバイスユニット 3の活性接続によってそれぞれ生じる各ノイズ力 S、各デバイスユニット 3におけるセットアップタイムに重ならないような制御用遅延時間 bをそれぞれ算出する必要がある。

例えば、図 1に示すように、マザ一ボード 2に 3つのデバイスユニット 3a, 3b, 3cを活性接続可能にそなえる PCIバスユニット 1を設計するためには、各デバイスユニット 3a , 3b, 3cの活性接続によって生じるノイズが互いに影響を及ぼさないようにする必要があり、このために、デバイスユニット 3aの活性揷入により生じるノイズ力デバイスュニット 3b， 3cのいずれにおいても各セットアップタイムに重ならないようにするとともに、デバイスユニット 3bの活性揷入により生じるノイズ力デバイスユニット 3a, 3cのいずれにおいても各セットアップタイムに重ならないようにし、更に、デバイスユニット 3c の活性揷入により生じるノイズ力デバイスユニット 3a, 3bのいずれにおいても各セットアップタイムに重ならなレ、ようにすることが重要である。

[0047] すなわち、各デバイスユニット 3a, 3b, 3cについて、このような条件を満たす制御用遅延時間 bをそれぞれ算出するためには、先ず、デバイスユニット 3aを活性接続するためのタイミングマージン Mlを以下の式（2)に基づいて求めるとともに、デバイスュニット 3bを活性接続するためのタイミングマージン M2を以下の式（3)に基づいて求め、更に、デバイスユニット 3cを活性接続するためのタイミングマージン M3を以下の式（4)に基づいて求める。

Ml=min[{ (T+g )-(a + b + c + d + e + f )_S},

12 12

{(T + g )-(a + b + c + d + e + f )-S} ·'· (2)

13 13

[0048] ただし、以下、式中において既述の符号と同一の符号は同一もしくは略同一の部分を示すものとし、又、式 min[a, b]は、 aと bとのうち小さい方を選択する旨を示すものである。又、 g はデバイスユニット 3aとデバイスユニット 3bとのクロックスキューであ

12

り、 g はデバイスユニット 3aとデバイスユニット 3cとのクロックスキューである。又、 f は

13 12 デバイスユニット 3aからデバイスユニット 3bへのノイズの伝搬時間であり、 f はデバイ

13 スユニット 3aからデバイスユニット 3cへのノイズの伝搬時間である。

M2=min[{ (T+g )-(a + b + c + d + e + f )Sj,

21 21

{(T + g )-(a + b + c + d + e + f )-S} ·'· (3)

23 23

[0049] ただし、 g はデバイスユニット 3bとデバイスユニット 3aとのクロックスキューであり、本

21 実施形態においては上記 g と同一である。又、 g はデバイスユニット 3bとデバイスュ

12 23

ニット 3cとのクロックスキューである。又、 f はデバイスユニット 3bからデバイスユニット

21

3aへのノイズの伝搬時間であり、本実施形態においては上記 f と同一である。 f は

21 23 デバイスユニット 3bからデバイスユニット 3cへのノイズの伝搬時間である。

M3 = min[ { (T + g )- (a + b + c + d + e + f )— S}，

31 31

{ (T + g ) - (a + b + c + d + e + f )-S} · · · (4)

32 32

[0050] ただし、 g はデバイスユニット 3cとデバイスユニット 3aとのクロックスキューであり、本

31

実施形態においては上記 g と同一である。又、 g はデバイスユニット 3cとデバイスュ

13 32

ニット 3bとのクロックスキューであり、本実施形態においては上記 g と同一である。又

23

、 f はデバイスユニット 3cからデバイスユニット 3aへのノイズの伝搬時間であり、本実

31

施形態においては上記 f と同一である。 f はデバイスユニット 3cからデバイスュニッ

13 32

ト 3bへのノイズの伝搬時間であり、本実施形態においては上記 f と同一である。

23

[0051] そして、上記のタイミングマージン Ml , M2, M3がいずれも 0以上となるような制御用遅延時間 bを算出した後、各デバイスユニット 3において、バススィッチ制御部 4に、デバイスユニット 3 (バススィッチ制御部 4)とクロックバス 7bとが接続されてから予め設定された時間 b (制御用遅延時間 b)経過後にデバイスユニット 5 (PCIデバイス 5)とデータバス 7aとを接続させるように設定 (設計）する。かかる設定は、例えば、ノくススイツチ制御部 4に遅延回路を持たせたり、バススィッチ制御部 4内において力かる制御用遅延時間 bに相当する伝送遅延が生じるような回路長を設計したり、クロック信号のタイミング (位相）を変更することにより実現することができる。

[0052] 本実施形態においては、スィッチ制御部 4は、クロック供給源 10から供給されるクロック信号の位相を変更することにより、制御用遅延時間 bを生成するようになっている図 4は本発明の一実施形態としてのバスシステム（PCIバスシステム）のバススィッチ制御部 4の構成例を示す図である。この図 4に示すように、バススィッチ制御部 4は、 PLL回路 41，バススィッチ接続条件判定回路 42および出力 FF (Flip-Flop) 43をそなえて構成されている。

[0053] バススィッチ接続条件判定回路 42は、バススィッチ 6によるバス 9cとバス 9dとの接続を行なうか否かの判定を行なうものであり、本 PCIバスシステム 1における種々の状態やプログラム等の種々の状況に基づいて、予め設定されたバススィッチ接続条件が満たされてレ、るか否かを判断し、バススィッチ接続条件が満たされてレ、ると判断した時に、出力 FF43に対して ON信号を出力するようになっている。

PLL (Phase Locked Loop ;位相ロックループ）回路 41は、クロック供給源 10からクロックバス 7bを介して供給されるクロック信号の位相を変更可能な調整回路であり、その変更する位相の量をプログラム等によって調整することができるようになつている。

[0054] PLL回路 41は、一般に、外部から入力された基準信号と、ループ内の発振器からの出力との位相差が一定になるよう、ループ内発振器にフィードバック制御をかけて発振させるものである力本 PCIバスシステム 1においては、その位相調整機能を用いて、クロック供給源 10から供給されるクロック信号の位相を変えることにより、マザ一ボード 2にデバイスユニット 3が取り付けられて、バススィッチ制御部 4にクロック信号が入力された場合に、バススィッチ制御部 4にクロック信号が入力されてから制御用遅延時間 b経過後に、デバイスユニット 3 (PCIデバイス 5)とデータバス 7aとを接続させるように、バススィッチ 6に対して接続命令 (接続制御信号）を出力するようになっている。

[0055] また、 PLL回路 41における位相の変更量は最適な値、すなわち、バススィッチ接続条件判定回路 42から ON信号が出力されている状態において、バススィッチ制御部 4にクロック信号が入力されてから、そのバススィッチ制御部 4からバススィッチ 6に対する接続命令が出力されるまでの時間が bとなるように、出力 FF43の内部ディレイ等を考慮して算出され、そのような位相変更を実現するように PLL回路 41の設定が工場出荷時等に行なわれるようになつている。

また、デバイスユニット 3を他のマザ一ボード (バスユニット）に取り付ける場合には、そのマザ一ボードに対する PLL回路 41における最適な位相の変更量を改めて算出し、そのような位相変更を実現するように PLL回路 41の設定をプログラムによって行なう。

[0056] 出力 FF43には、 PLL回路 41からの出力信号とバススィッチ接続条件判定回路 42 力の出力信号とが入力されるようになっており、又、この出力 FF43からの出力信号は、ノくススィッチ 6 (具体的には、バススィッチ 6のアウトィネーブル端子）に入力されるようになっている。

そして、出力 FF43においては、バススィッチ接続条件判定回路 42から ON信号が出力されている状態において、例えば PLL回路 41から供給される信号の立ち上がりエッジに同期して ON信号 (接続命令，接続制御信号)が順次出力されるようになつている。

[0057] すなわち、バススィッチ制御部 4は、 PLL回路 41による位相変更後のクロック信号に基づレ、て、バススィッチ 4に対してデバイスユニット 3とデータバス 7aとを接続するための接続制御信号を出力するのである。

なお、上述した、 PLL回路 41，バススィッチ接続条件判定回路 42および出力 FF4 3としての機能を 1つの LSI (Large Scale Integration)上に形成することによりバススィツチ制御部 4を構成してもよぐ又、これらの PLL回路 41，バススィッチ接続条件判定回路 42および出力 FF43としての機能の一部を別々のチップに実装して構成してもよい。

[0058] 本発明の一実施形態としての PCIバスシステム（バスシステム） 1によれば、上述の如く PCIバスシステム 1を設計することにより、マザ一ボード 2に形成された複数の取付スロット 11のうち、レ、ずれの取付スロット 11にデバイスユニット 3を活性挿入（活性接続）しても、その活性接続によって生じるノイズ力 PCIバス 7上に取り付けられた他のデバイスユニット 3に影響を及ぼすことがなぐ PCIバスシステム 1の信頼性を向上させることができる他、 PCIバス 7上でデータ通信を行なっている状態でも、そのノイズの影響を考慮することなくデバイスユニット 3の脱着を行なうことができるので、利便性力 ^si¾レ、₀

[0059] また、デバイスユニット 3をマザ一ボード 2に接続する際に、マザ一ボード 2を不活性ィ匕 (電源断等）する必要がなぐデータ転送を効率よく行なうことができる。又、デバイスユニット 3の接続に際して PCIバスを停止させるための制御が不要であるので、システムを簡素化することができ製造コストや運用コストを低減することができる。

さらに、式（2) （4)を用いて示したように、各デバイスユニット 3において、そのデバイスユニット 3の活性揷入により生じるノイズがそれぞれ他のデバイスユニット 3のいずれにおいても各セットアップタイムに重ならないように、各デバイスユニット 3にそなえられたバススィッチ制御部 4について共通の制御用遅延時間 bを設定しているので、デバイスユニット 3毎に個別の設定を行なう必要がなぐ製造コストを低減することができるとともに、利便性が向上する。

[0060] また、各デバイスユニット 3が互いにほぼ同様の構成をそなえるとともに、そのバススイッチ制御部 4について共通の制御用遅延時間 bを設定しているので、各デバイスュニット 3をどの取付スロット 11に取り付けてもよく利便性が高レ、。

さらに、バススィッチ制御部 4においてクロック信号の位相を変更可能な PLL回路（調整回路) 41をそなえることにより、制御用遅延時間 bを容易且つ確実に調整 ·実現することができ、バススィッチ 6の接続タイミングを細力べ設定することができる。

[0061] また、デバイスユニット 3を他のマザ一ボード等に用いる際においても、そのマザ一ボードに対する PLL回路 41における最適な位相の変更量を改めて算出し、そのような位相変更を実現するように PLL回路 41の設定をプログラムによって行なうことにより、そのマザ一ボードに対してデバイスユニット 3を活性挿入 (活性接続）しても、その活性接続によって生じるノイズ力そのマザ一ボード上のデバイスに影響を及ぼすことがなぐ汎用性を持たせることができ経済的である。

なお、上述した実施形態に関わらず、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。

[0062] 例えば、上述した実施形態においては、タイミング信号としてクロック供給源 10から供給されるクロック信号を用いている力これに限定されるものではなぐ例えばタイミング信号としてデータストロープ信号を用いてもょレ、。

また、上述した実施形態においては、図 3 (3)および図 3 (4)に示す例において、バススィッチ制御部 4から出力される接続命令信号やバススィッチ 6におけるイネーブル状態は、立ち下がりエッジを基準にしている力これに限定されるものではなぐ立ち上がりエッジを基準にしてもょレ、。

[0063] 同様に、図 3 (1) ,図 3 (2) ,図 3 (5) 図 3 (7)に示す例に示す各種の信号は立ち上がりエッジを基準にしている力 S、これに限定されるものではなぐ立ち下がりエッジを基準にしてもよい。また、上述した実施形態においては、マザ一ボード 2において、マザ一デバイス 8内部部にクロック供給源 (タイミング信号供給源） 10がそなえられているが、これに限定されるものではなぐマザ一デバイス 8の外部にクロックバス供給源 10をそなえ、このクロックバス供給源 10からクロックバス 7bにクロック信号を供給してもよい。

[0064] さらに、図 3を用いて説明した上述した実施形態においては、マザ一ボード 2に 3つのデバイスユニット 3a， 3b, 3cを活性接続可能にそなえる PCIバスユニット 1を設計するに際して、各デバイスユニット 3a, 3b, 3cの活性接続によって生じるノイズの影響を互いに受けないようにタイミングマージン Ml , M2, M3をそれぞれ求めて、制御用遅延時間 bを決定している力これに限定されるものではなぐデバイスユニット 3を活性接続することによって生じるノイズ力 PCIバス 7に接続された他のデバイスにおけるセットアップタイムに影響を与えなレ、、すなわち、ノイズがそのセットアップタイムに重ならなレ、ようにすることも重要である。

[0065] 以下に、 PCIバス 7に接続された他のデバイスとしてマザ一デバイス 8を考慮した場合の例を説明する。マザ一ボード 2に 3つのデバイスユニット 3a, 3b, 3cを活性接続可能にそなえる PCIバスユニット 1において、デバイスユニット 3a, 3b, 3cをそれぞれ活性接続することによって生じるノイズ力それぞれ他のデバイスユニット 3a, 3b, 3cに互いに影響を与えないようにするとともに、これらのノイズがマザ一デバイス 8にも影響を与えないようにするためには、先ず、デバイスユニット 3aを活性接続するためのタイミングマージンを以下の式（5)に基づいて求めるとともに、デバイスュニット 3bを活性接続するためのタイミングマージンを以下の式（6)に基づいて求め、更に、デバイスユニット 3cを活性接続するためのタイミングマージンを以下の式（7)に基づいて求める。

Ml^r =min[ { (T + g ) - (a + b + c + d + e + f ) _S } ,

12 12

{ (T + g ) - (a + b + c + d + e + f ) _S }

13 13 ，

{ (T + g ) - (a + b + c + d + e + f ) -S } - - - (5)

lm lm

[0066] ただし、以下、式中において既述の符号と同一の符号は同一もしくは略同一の部分を示すものとし、又、式 min [a, b, c]は、 a, bおよび cのうち最も小さいものを選択する旨を示すものである。又、 g はデバイスユニット 3aとマザ一デバイス 8とのクロックスキューであり f はデバイスユニット 3aからマザ

lm 一デバイス 8へのノイズの伝搬時間でめる。

M2' =min[{ (T+g )-(a + b + c + d + e + f )_S},

21 21

{(T + g )-(a + b + c + d + e + f )_S}

23 23 ，

{(T + g )-(a + b + c + d + e + f )-S}---(6)

2m 2m

[0067] ただし、 g はデバイスユニット 3bとマザ

m 一デバイス 8とのクロックスキューであり、 f

2 2m はデバイスユニット 3bからマザ一デバイス 8へのノイズの伝搬時間である。

M3^r =min[{ (T + g )-(a + b + c + d + e + f )_S},

31 31

{(T + g )-(a + b + c + d + e + f )_S}

32 32 ，

{(T + g )-(a + b + c + d + e + f )-S}---(7)

3m 3m

[0068] ただし、 g はデバイスユニット 3cとマザ一デバイス 8とのクロックスキューであり、 f

3m 3m はデバイスユニット 3cからマザ一デバイス 8へのノイズの伝搬時間である。

[0069] そして、上記のタイミングマージン , Μ2^; , Μ3^; がいずれも 0以上となるように、各パラメータ（クロック供給源のクロック周期 Τ,クロック供給源 10力バススィッチ 6の接続/切断動作を制御可能なバススィッチ制御部 4までのクロックスキュー a,制御用遅延時間 b,バススィッチ制御部 4とバススィッチ 6との間における信号伝搬遅延時間 c,バススィッチ 6の動作遅延時間 d,ノイズのパルス幅（時間） e,デバイスュニット 3およびデータバス 7aにおけるノイズの伝搬遅延時間 f,クロック供給源 10からそのデバイスユニット 3以外のデバイスユニット 3もしくはそのデータバス 7aに接続された他のデバイスまでのクロックスキュー gおよび本 PCIバスシステム 1におけるセットアツプタイム S)を設定する。

[0070] これにより、マザ一ボード 2に 3つのデバイスユニット 3a， 3b, 3cを活性接続可能にそなえる PCIバスユニット 1において、デバイスユニット 3a， 3b, 3cをそれぞれ活性接続することによって生じるノイズ力それぞれ他のデバイスユニット 3a， 3b, 3cやマザ一デバイス 8に影響を与えないような PCIバスシステム 1を容易に設計することができる。

[0071] また、上述した実施形態においては、バスシステムとして PCIバスシステムを例として示したが、これに限定されるものではなぐ例えば、 ISA (Industry Standard Architecture)バスや NuBus等の他のバスシステムに適用してもよレ、。

さらに、上述した実施形態においては、 PCIバスシステム 1が 3つのデバイスユニット 3a, 3b, 3cをそなえて構成されている力 \これに限定されるものではなぐ 2つ以下、もしくは 4つ以上のデバイスユニット 3をそなえてもよレ、。又、これらの複数のデバイスユニット 3がそれぞれ異なる構成をそなえてもよい。

[0072] また、上述した実施形態においては、バススィッチ制御部 4は、クロック供給源 10から供給されるクロック信号のタイミングを変更することにより、制御用遅延時間 bを実現するようになっているが、これに限定されるものではなぐ例えば、遅延回路をそなえたり、回路張を調整することにより、制御用遅延時間 bに相当する伝送遅延が生じさせてもよぐ本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。

[0073] さらに、上述した実施形態においては、クロック供給源 10からクロックバス 7bを介して供給されるクロック信号の位相を変更する調整回路として PLL回路 41をそなえている力 S、これに限定されるものではなぐ DLL (Delay Locked Loop；遅延ロックループ )回路を用いてもよい。

このように、 PLL回路 41に代えて DLL回路を用いた場合においても、 PLL回路 41 をそなえた場合と同様に、バススィッチ接続条件判定回路 42から ON信号が出力されている状態において、バススィッチ制御部 4にクロック信号が入力されてから、バススィッチ制御部 4からバススィッチ 6に対する接続命令が出力されるまでの時間力 ¾となるように、クロック信号の位相の変更量を求め、工場出荷時等において設定'変更する。

[0074] なお、本発明の各実施形態が開示されていれば、本発明のバスシステム設計方法 ,バスシステムおよびデバイスユニットを当業者によって実施'製造することが可能でめる。

産業上の利用可能性

[0075] 例えば、 PCIバス等のバスシステムにおいて、デバイスユニットを活性接続することによって生じるノイズが他のデバイスユニットや同一バスに接続された他のデバイスに影響を与えることがないようにする工夫を施すことにより、同一バスに対して複数のデバイスユニットの活性接続を実現することができる。図面の簡単な説明

[図 1]本発明の一実施形態としてのバスシステム（PCIバスシステム）の構成を模式的に示す図である。

[図 2]本発明の一実施形態としてのバスシステム（PCIバスシステム）の斜視図である

[図 3] (1) （7)は本発明の一実施形態としての PCIバスシステム（バスシステム）にデバイスユニットを活性接続した際におけるタイミングチャートを示す図である。

[図 4]本発明の一実施形態としてのバスシステム（PCIバスシステム）のバススィッチ制御部の構成例を示す図である。

Claims

請求の範囲

[1] 複数のデバイスユニットと当該デバイスユニットを接続可能に構成されたデータバスと該デバイスユニットにタイミング信号バスを介してタイミング信号を供給可能なタイミング信号供給源と該デバイスユニットと該データバスとの間における信号の接続 Z切断状態を切替可能に構成されたバススィッチと当該バススィッチの接続/切断動作を制御可能なバススィッチ制御部とをそなえたバスシステムの設計方法であって、該タイミング信号の周期と、該デバイスユニットにおける信号伝搬遅延と、該タイミング信号バスおよび該データバスにおける信号伝搬遅延と、該データバスに接続された該デバイスユニットもしくはデバイスにおけるセットアップタイムとに基づいて、該データバスに前記デバイスユニットを活性接続することによって生じるノイズ力該データバスに接続された当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスへ伝搬するタイミングを算出するノイズ伝搬計算ステップと、該ノイズ伝搬計算ステップにおレ、て算出した該タイミングに基づレ、て、該デバイスュニットと該データバスとの接続タイミングを算出する接続タイミング算出ステップとをそなえることを特徴とする、バスシステム設計方法。

[2] 該接続タイミング算出ステップにおいて、該デバイスユニットと該タイミング信号バスとが接続されてから該デバイスユニットと該データバスとを該バススィッチが接続させるまでの遅延時間を算出することにより、該デバイスユニットと該データバスとの接続タイミングを算出することを特徴とする、請求の範囲第 1項に記載のバスシステム設計方法。

[3] 該ノイズ伝搬計算ステップにおいて、該タイミング信号の周期 Tと、該タイミング信号供給源から該バススィッチ制御部までのスキュー aと、該バススィッチ制御部において該タイミング信号が入力されてから該バススィッチに対して該デバイスユニットと該データバスとを接続するための接続制御信号が出力されるまでの制御用遅延時間 bと、該バススィッチ制御部と該バススィッチとの間における信号伝搬遅延時間 cと、該バススィッチの動作遅延時間 dと、該ノイズのノ^レス幅（時間） eと、該デバイスユニットおよび該データバスにおける該ノイズの伝搬遅延時間 fと、該タイミング信号供給源力も当該デバイスユニット以外のデバイスユニットもしくはデバイスまでのスキュー gと、該バスシステムにおけるセットアップタイム sとに基づいて、該ノイズが当該デバイスュニット以外の前記デバイスユニットもしくは該データバスに接続されたデバイスに到達して力ら該セットアップ時間が始まるまでのタイミングマージン M{ただし、 M= (T + g) -( a + b + c + d + e + f)— S}を、該ノイズの伝搬タイミングとして算出し、

該接続タイミング算出ステップにおいて、該タイミングマージン Mが 0以上となるような該制御用遅延時間 bを算出することを特徴とする、請求の範囲第 2項に記載のバスシステム設計方法。

[4] 複数のデバイスユニットと、

当該デバイスユニットを接続可能に構成されたデータバスと、

該デバイスユニットにタイミング信号バスを介してタイミング信号を供給可能なタイミング信号供給源と、

該デバイスユニットと該データバスとの間における信号の接続 Z切断状態を切替可能に構成されたバススィッチと、

該バススィッチに対して該デバイスユニットと該データバスとを接続するための接続制御信号を出力することにより、該バススィッチの接続/切断動作を制御可能なバススィッチ制御部とをそなえたバスシステムであって、

該バススィッチ制御部が、該デバイスユニットと該タイミング信号バスとが接続され、当該バススィッチ制御部において該タイミング信号が入力されてから該バススィッチに対して該接続制御信号が出力されるまでの制御用遅延時間 b経過後に該デバイスユニットと該データバスとを接続させるように該バススィッチを制御するものであり、該制御用遅延時間 bが、該タイミング信号の周期 Tと、該タイミング信号供給源から該バススィッチ制御部までのスキュー aと、該制御用遅延時間 bと、該バススィッチ制御部と該バススィッチとの間における信号伝搬遅延時間 cと、該バススィッチの動作遅延時間 dと、該データバスに該デバイスユニットを活性接続することによって生じるノイズのパルス幅（時間） eと、該デバイスユニットおよび該データバスにおける該ノィズの伝搬遅延時間 fと、該タイミング信号供給源から当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスまでのスキュー _gと、該バスシステムにおけるセットアップタイム Sとに基づいて、該ノイズが当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスに到達してから該セットアップ時間が始まるまでのタイミングマージン M {ただし、 M= (T + g) - (a + b + c + d + e + f) -S }が 0以上となるような値であることを特徴とする、ノくスシステム。

[5] 該バススィッチ制御部が、該タイミング信号供給源から該タイミング信号バスを介して供給される該タイミング信号の位相を変更可能な調整回路をそなえ、当該位相変更後の該タイミング信号に基づレ、て、該バススィッチに対して該接続制御信号を出力することを特徴とする、請求の範囲第 4項に記載のデバイスユニット。

[6] 該調整回路が PLL (Phase Locked Loop ;位相ロックループ）回路であることを特徴とする、請求の範囲第 5項に記載のデバイスユニット。

[7] 該調整回路が DLL (Delay Locked Loop；遅延ロックループ）回路であることを特徴とする、請求の範囲第 5項に記載のデバイスユニット。

[8] データバスとタイミング信号供給源と当該タイミング信号供給源に接続されたタイミング信号バスとをそなえたバスユニットに取り付け可能なデバイスユニットであって、当該デバイスユニットと該データバスとの間における信号の接続/切断状態を切替可能に構成されたバススィッチと、

該バススィッチに対して該デバイスユニットと該データバスとを接続するための接続制御信号を出力することにより、該バススィッチの接続/切断動作を制御可能なバススィッチ制御部とをそなえ、

該バススィッチ制御部が、該デバイスユニットと該タイミング信号バスとが接続され、当該バススィッチ制御部において該タイミング信号が入力されてから該バススィッチに対して該接続制御信号が出力されるまでの制御用遅延時間 b経過後に該デバイスユニットと該データバスとを接続させるように該バススィッチを制御するものであり、該制御用遅延時間 bが、該タイミング信号の周期 Tと、該タイミング信号供給源から該バススィッチ制御部までのスキュー aと、該制御用遅延時間 bと、該バススィッチ制御部と該バススィッチとの間における信号伝搬遅延時間 cと、該バススィッチの動作遅延時間 dと、該データバスに当該デバイスユニットを活性接続することによって生じるノイズのパルス幅（時間） eと、該デバイスユニットおよび該データバスにおける該ノィズの伝搬遅延時間 fと、該タイミング信号供給源から当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスまでのスキュー gと、該バスシステムにおけるセットアップタイム Sとに基づいて、該ノイズが該データバスに接続された当該デバイスユニット以外のデバイスユニットもしくは該データバスに接続されたデバイスに到達してから該セットアップ時間が始まるまでのタイミングマージン M {ただし、 M= (T + g) _ (a + b + c + d + e + f) _S }が 0以上となるような値であることを特徴とする、デバイスユニット。

[9] 該バススィッチ制御部が、該タイミング信号供給源から該タイミング信号バスを介して供給される該タイミング信号の位相を変更可能な調整回路をそなえ、当該位相変更後の該タイミング信号に基づレ、て、該バススィッチに対して該接続制御信号を出力することを特徴とする、請求の範囲第 8項に記載のデバイスユニット。

[10] 該調整回路が PLL (Phase Locked Loop ;位相ロックループ）回路であることを特徴とする、請求の範囲第 9項に記載のデバイスユニット。

[11] 該調整回路が DLL (Delay Locked Loop ;遅延ロックループ）回路であることを特徴とする、請求の範囲第 9項に記載のデバイスユニット。

[12] データバスとタイミング信号供給源と当該タイミング信号供給源に接続されたタイミング信号バスとをそなえたバスユニットに取り付け可能なデバイスユニットであって、当該デバイスユニットと該データバスとの間における信号の接続/切断状態を切替可能に構成されたバススィッチと、

該タイミング信号供給源から該タイミング信号バスを介して供給される該タイミング信号の位相を変更可能な調整回路をそなえ、当該位相変更後の該タイミング信号に基づいて、該バススィッチに対して該デバイスユニットと該データバスとを接続するための接続制御信号を出力することにより、該バススィッチの接続/切断動作を制御可能なバススィッチ制御部とをそなえることを特徴とする、デバイスユニット。

[13] 該調整回路が PLL (Phase Locked Loop ;位相ロックループ）回路であることを特徴とする、請求の範囲第 12項に記載のデバイスユニット。

[14] 該調整回路が DLL (Delay Locked Loop；遅延ロックループ）回路であることを特徴とする、請求の範囲第 12項に記載のデバイスュニ、 j