JP2001256178A - 同期式インターフェースを有する半導体集積回路およびそれを用いた同期制御システム - Google Patents

Abstract

(57)【要約】 【課題】スレーブＬＳＩのセットアップ、ホールド時間
の最小規定を満たし、データレイテンシが小さく、マス
ターＬＳＩでデータを安定に受け取る。 【解決手段】内部回路からのシステムクロックCLK を反
転させて外部に出力するクロック出力バッファ22と、ク
ロック出力バッファの出力クロックが入力するバッファ
回路27と、内部回路からの出力データをシステムクロッ
クにより取り込む第１のＦＦ23と、第１のＦＦから出力
するデータを外部に出力するデータ出力バッファ24と、
外部からデータが入力するデータ入力バッファ25と、デ
ータ入力バッファの出力に対してクロック出力バッファ
の出力クロックとは逆相の信号であるラッチ制御信号の
論理レベルに応じてスルー動作／ラッチ動作を行うラッ
チ回路61と、ラッチ出力データをシステムクロックによ
り取り込む回路28とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期式インターフ
ェースを有する半導体集積回路およびそれを用いた同期
制御システムに係り、特に同期式インターフェースに関
するもので、例えば論理ＬＳＩおよびそれに対してスレ
ーブ動作をする同期型メモリＬＳＩを含む同期制御シス
テムに使用されるものである。

【０００２】

【従来の技術】ＣＰＵなどのマスター側ＬＳＩにスレー
ブ側ＬＳＩを接続して同期制御システムを構成する場合
が多くなっている。この場合、マスター側ＬＳＩに対し
て完全なスレーブ動作をするスレーブ側ＬＳＩとして、
同期型DRAM（ＳＤＲＡＭ）、同期型ＳＲＡＭ、同期型Ｒ
ＯＭなどが挙げられる。

【０００３】ここで、スレーブ側ＬＳＩの完全なスレー
ブ動作とは、図４に示すように、マスター側ＬＳＩから
の入力データ（制御信号、アドレスを含む）を同期クロ
ックCLK の前縁で取り込み、また、出力データを同期ク
ロックCLK の前縁からある遅延時間（delay 、スレーブ
側ＬＳＩのアクセスタイム）後にマスター側ＬＳＩに送
る動作をいう。なお、入力データの前縁と同期クロック
CLK の前縁とのセットアップ（setup ）時間、同期クロ
ックCLK の前縁と入力データの後縁とのホールド（hol
d）時間はそれぞれ最小値が規定されている。

【０００４】図５は、従来の同期制御システムでマスタ
ー側ＬＳＩとして使用される論理ＬＳＩの同期式インタ
ーフェース回路の一例を示すブロック図である。

【０００５】図５に示す論理ＬＳＩにおいて、内部回路
（図示せず）から供給されるシステムクロックCLK は、
インバータ回路91により反転された後、入／出力セル群
の一部であるクロック出力バッファ92を介してシステム
クロックRAMCLKとして外部に出力する。このシステムク
ロックRAMCLKは、外部配線（図示せず）を介してスレー
ブ側ＬＳＩ（図示せず、例えばＳＤＲＡＭ）へ供給され
る。即ち、マスター側ＬＳＩのシステムクロックCLK
と、スレーブ側ＬＳＩへ供給されるシステムクロックRA
MCLKとの位相関係は逆位相の関係にある。

【０００６】一方、内部回路（図示せず）から供給され
る出力データoutdata は、第１のフリップフロップ回路
（ＦＦ１）93のデータ入力端に入力し、ここで前記シス
テムクロックCLK により取り込まれた後、入／出力セル
群の一部であるデータ出力バッファ94を介してデータDA
TAとして外部に出力し、さらに、外部配線（図示せず）
を介してスレーブ側ＬＳＩへ供給される。

【０００７】前記スレーブ側ＬＳＩの出力データRAMDAT
A は外部配線（図示せず）を介してマスター側ＬＳＩの
入／出力セル群の一部であるデータ入力バッファ95に入
力し、このデータ入力バッファ95の出力は、第２のＦＦ
回路（ＦＦ２）96のデータ入力端に入力する。この第２
のＦＦ回路96は、前記インバータ回路91の出力である反
転クロック/CLKを受けて前記データ入力端の入力を取り
込む。この第２のＦＦ回路96の出力は、第３のＦＦ回路
（ＦＦ３）97のデータ入力端に入力し、ここで前記シス
テムクロックCLK により取り込まれた後、内部回路（図
示せず）へ入力データindataとして入力する。

【０００８】しかし、上記したようにマスター側ＬＳＩ
のインバータ回路91の出力である反転クロック/CLKを使
用してスレーブ側ＬＳＩからのデータRAMDATA を取り込
む構成は、同期制御システムの高速化が進展するにつれ
てスレーブ側ＬＳＩとマスター側ＬＳＩと間の負荷に比
較的影響を受け、不都合が生じてくる。

【０００９】即ち、同期制御システムの高速化が進展す
るにつれて、マスター側ＬＳＩの内部システムクロック
CLK を受けてスレーブ側ＬＳＩへシステムクロックRAMC
LKを供給するためのクロック出力バッファ92における遅
延時間が無視できなくなり、しかも、この遅延時間はＬ
ＳＩの電源電圧や温度の変動、製造プロセスのばらつき
に依存して変動するので、スレーブ側ＬＳＩからのデー
タRAMDATA を取り込む動作のタイミングが不安定にな
り、ひいては、データ取り込み動作が不安定になる。

【００１０】このような問題の対策の１つとして、マス
ター側ＬＳＩにおいて、スレーブ側ＬＳＩからのデータ
RAMDATA を取り込むための同期クロックを、図中点線で
示すようにスレーブ側ＬＳＩから受け取る構成が考えら
れるが、この構成は、スレーブ側ＬＳＩから同期クロッ
クを受け取るための外部端子を追加する必要が生じるの
で好ましくない。

【００１１】また、別の対策として、特開平９−１２８
３３３号公報に開示された技術、即ち、デジタルＩＣに
おいて、外部ＬＳＩからのデータを取り込む回路のサン
プリングクロックとして、デジタルＩＣから外部ＬＳＩ
に出力する制御信号の分岐信号を使用する技術を適用し
た構成が考えられる。このように構成すれば、スレーブ
側ＬＳＩに供給されるシステムクロックRAMCLKと第２の
ＦＦ回路96の入力クロックCLK'は、マスター側ＬＳＩと
スレーブ側ＬＳＩとの間の負荷の影響を同等に受けるの
で、両者の位相差は少なくなり、入力クロックCLK'の遅
延に対するマージンが増える。したがって、同期制御シ
ステムの高速化が進展しても、マスター側ＬＳＩが負荷
の影響を比較的受けずにスレーブ側ＬＳＩからのデータ
を受け取ることができ、データ取り込み動作の安定化が
可能になることが期待される。

【００１２】

【発明が解決しようとする課題】ところで、上記したよ
うな同期制御システムに使用されるマスター側ＬＳＩに
搭載する同期式インターフェースを設計する際には、次
の３点を考慮する必要があり、これらの３点を極力満た
すことが望ましい。

【００１３】（ａ）スレーブ側ＬＳＩのセットアップ
（setup ）時間の最小規定およびホールド（hold）時間
の最小規定を満たすこと。

【００１４】（ｂ）スレーブ側ＬＳＩとマスター側ＬＳ
Ｉとの間のデータのレイテンシが比較的小さいこと。

【００１５】（ｃ）スレーブ側ＬＳＩとマスター側ＬＳ
Ｉとの間の負荷に比較的影響を受けずにマスター側ＬＳ
Ｉがデータを受け取れること。

【００１６】以下、前述したようなデジタルＩＣから外
部ＬＳＩに出力する制御信号の分岐信号を使用する技術
を適用した図６に示すマスター側ＬＳＩの同期式インタ
ーフェース回路について、上記３つの観点から検討す
る。

【００１７】即ち、図６の同期式インターフェース回路
において、内部回路から供給されるシステムクロックCL
K は、インバータ回路21により反転された後、入／出力
セル群の一部である双方向入／出力バッファのクロック
出力バッファ22および外部端子141 を介してシステムク
ロックRAMCLKとして外部に出力する。このシステムクロ
ックRAMCLKは、クロック信号線（図示せず）を介してス
レーブ側ＬＳＩ（図示せず）へ供給される。ここで、シ
ステムクロックCLK とシステムクロックRAMCLKとの位相
関係は逆位相の関係にある。

【００１８】内部回路から供給される出力データoutdat
a は、第１のフリップフロップ回路（ＦＦ１）23のデー
タ入力端に入力し、ここで前記システムクロックCLK に
より取り込まれた後、入／出力セル群の一部であるデー
タ出力バッファ24および外部端子142 を介してデータDA
TAとして外部に出力する。このデータDATAは、データ信
号線（図示せず）を介してスレーブ側ＬＳＩへ供給され
る。

【００１９】スレーブ側ＬＳＩの出力データRAMDATA は
データ信号線を介してマスター側ＬＳＩの外部端子142
から入／出力セル群の一部であるデータ入力バッファ25
に入力する。このデータ入力バッファ25の出力は、第２
のＦＦ回路（ＦＦ２）26のデータ入力端に入力する。こ
の第２のＦＦ回路26は、前記クロック出力バッファ22の
出力であるシステムクロックRAMCLKが双方向入／出力バ
ッファの入力バッファ回路27を経たクロックCLK'（クロ
ックCLK との位相関係は逆位相の関係にある）を受けて
前記データ入力端の入力を取り込む。この第２のＦＦ回
路26の出力は、第３のＦＦ回路（ＦＦ３）28のデータ入
力端に入力し、ここで前記システムクロックCLK により
取り込まれた後、内部回路へ入力データindataとして入
力する。

【００２０】図７（ａ）および（ｂ）は、図６の回路の
データ出力動作の一例およびデータ入力動作の一例を示
すタイミング波形図である。

【００２１】（１）まず、第１のＦＦ回路23からスレー
ブ側ＬＳＩまでのデータ出力パスのデータ出力動作の一
例について、図７（ａ）のタイミング波形図を参照して
説明する。

【００２２】図６の同期式インターフェース回路では、
前述したようにシステムクロックCLK とRAMCLKとの位相
関係は逆位相の関係にあり、システムクロックCLK の立
ち上がりで出力されたデータDATAはスレーブ側ＬＳＩで
システムクロックRAMCLKの立ち上がりで受け取られる。
システムクロックRAMCLKの立ち上がりのタイミングは、
データDATAのデータ幅中央位置に対応するので、スレー
ブ側ＬＳＩのセットアップ・ホールド仕様に違反する可
能性は低い。なお、このデータ出力動作で使用されたク
ロック数は0.5 サイクルである。

【００２３】（２）次に、スレーブ側ＬＳＩからマスタ
ー側ＬＳＩの第２のＦＦ回路26までのデータ入力パスの
データ入力動作の一例について、図７（ｂ）のタイミン
グ波形図を参照して説明する。

【００２４】図６の回路では、前述したようにシステム
クロックRAMCLKと第２のＦＦ回路26の入力クロックCLK'
は、マスター側ＬＳＩとスレーブ側ＬＳＩとの間の負荷
の影響を同等に受けるので、両者の位相差は少ない。

【００２５】よって、スレーブ側ＬＳＩでシステムクロ
ックRAMCLKの立ち上がりから出力されたデータRAMDATA
を第２のＦＦ回路26の入力CLK'の立ち上がりで受け取る
場合、第２のＦＦ回路26に対するセットアップ・ホール
ド仕様を違反する可能性は低い。なお、このデータ入力
動作で使用されたクロック数は1 サイクルである。

【００２６】（３）次に、第２のＦＦ回路26から第３の
ＦＦ回路28までのデータパスのデータ転送動作の一例に
ついて、図７（ｂ）のタイミング波形図を参照して説明
する。

【００２７】第２のＦＦ回路26の入力クロックCLK'の立
ち上がりから出力された第２のＦＦ回路26の出力データ
をシステムクロックCLK の立ち上がりで受け取る場合、
上記入力クロックCLK'はマスター側ＬＳＩとスレーブ側
ＬＳＩとの間の負荷の影響を受けて遅延にばらつきが生
じる。そして、前述したようにシステムクロックCLKと
第２のＦＦ回路26の入力クロックCLK'の位相関係は逆位
相の関係にあるので、上記入力クロックCLK'が大きく遅
延した場合には、第２のＦＦ回路26の出力データはシス
テムクロックCLK の立ち上がりのセットアップ・ホール
ドに対するセットアップ・ホールド仕様の関係を満たせ
なくなる可能性が大きい。しかし、スレーブ側ＬＳＩに
供給されるシステムクロックRAMCLKと第２のＦＦ回路26
の入力クロックCLK'は、マスター側ＬＳＩとスレーブ側
ＬＳＩとの間の負荷の影響を同等に受けるので、両者の
位相差は少なくなっており、その分だけ入力クロックCL
K'の遅延に対するマージンが増える。なお、このデータ
転送動作で使用されたクロック数は0.5 サイクルであ
る。

【００２８】図６の同期式インターフェース回路を用い
た同期制御システムにおけるスレーブ側ＬＳＩからのデ
ータレイテンシは、前記（1 ）から（3 ）で使用された
クロック数の和であるので、2 サイクルとなる。

【００２９】しかし、図６の同期式インターフェース回
路を有する論理ＬＳＩによれば、前述した同期式インタ
ーフェースに望まれる３つの条件（ａ）、（ｂ）、
（ｃ）のうちの２つの条件（ａ）、（ｂ）を十分に満足
しているが、残りの１つの条件（ｃ）については、必ず
しも十分には満足していない。

【００３０】一方、図８は、図６の同期式インターフェ
ース回路の変形例を示している。

【００３１】即ち、図８の同期式インターフェース回路
は、図６を参照して前述した同期式インターフェース回
路と比べて、インバータ回路21が省略されることによ
り、システムクロックCLK とRAMCLKの位相関係およびシ
ステムクロックCLK と第２のＦＦ回路26の入力クロック
CLK'は同位相の関係にある点が異なり、その他は同じで
ある。

【００３２】図９（ａ）および（ｂ）は、図８の回路の
データ出力動作の一例およびデータ入力動作の一例を示
すタイミング波形図である。

【００３３】（１）まず、第１のＦＦ回路23からスレー
ブ側ＬＳＩまでのデータ出力パスのデータ出力動作の一
例について、図９（ａ）のタイミング波形図を参照して
説明する。

【００３４】図８の同期式インターフェース回路では、
前述したようにシステムクロックCLK とRAMCLKとの位相
関係は同位相の関係にあり、システムクロックCLK の立
ち上がりで出力されたデータDATAはスレーブ側ＬＳＩで
システムクロックRAMCLKの立ち上がりで受け取られる。
この場合、出力データDATAは、システムクロックCLKの
立ち上がりからの駆動遅延、データ出力バッファ24の遅
延、データ信号線（図示せず）の遅延などによって遅れ
る。また、システムクロックRAMCLKは、クロック出力バ
ッファ22の遅延、クロック信号線（図示せず）の遅延な
どによって遅れる。これらの遅延にはばらつきがあるの
で、スレーブ側ＬＳＩのセットアップ・ホールド仕様に
違反する可能性が大きい。なお、このデータ出力動作で
使用されたクロック数は1 サイクルである。

【００３５】（２）次に、スレーブ側ＬＳＩからマスタ
ー側ＬＳＩの第２のＦＦ回路26までのデータ入力パスの
データ入力動作の一例について、図９（ｂ）のタイミン
グ波形図を参照して説明する。

【００３６】図８の回路では、システムクロックCLK と
第２のＦＦ回路26の入力クロックCLK'は同位相の関係に
あり、前述したようにシステムクロックRAMCLKと第２の
ＦＦ回路26の入力クロックCLK'は、マスター側ＬＳＩと
スレーブ側ＬＳＩとの間の負荷の影響を同等に受けるの
で、両者の位相差は少ない。

【００３７】よって、スレーブ側ＬＳＩでシステムクロ
ックRAMCLKの立ち上がりから出力されたデータRAMDATA
を第２のＦＦ回路26の入力クロックCLK'の立ち上がりで
受け取る場合、第２のＦＦ回路26に対するセットアップ
・ホールド仕様を違反する可能性は低い。なお、このデ
ータ入力動作で使用されたクロック数は1 サイクルであ
る。

【００３８】（３）次に、第２のＦＦ回路26から第３の
ＦＦ回路28までのデータパスのデータ転送動作の一例に
ついて、図９（ｂ）のタイミング波形図を参照して説明
する。

【００３９】第２のＦＦ回路26の入力クロックCLK'の立
ち上がりから出力された第２のＦＦ回路26の出力データ
をシステムクロックCLK の立ち上がりで受け取る場合、
上記入力クロックCLK'はマスター側ＬＳＩとスレーブ側
ＬＳＩとの間の負荷の影響を受けて遅延にばらつきが生
じる。そして、前述したようにシステムクロックCLKと
第２のＦＦ回路26の入力クロックCLK'の位相関係は同位
相の関係にあるので、上記入力クロックCLK'が大きく遅
延した場合において第２のＦＦ回路26の出力データとシ
ステムクロックCLK の立ち上がりのセットアップ・ホー
ルドに対するセットアップ・ホールド仕様の関係は、図
６を参照して前述した回路と比べて余裕がある。なお、
このデータ転送動作で使用されたクロック数は1 サイク
ルである。

【００４０】図８の回路を用いた同期制御システムにお
けるスレーブ側ＬＳＩからのデータレイテンシは、前記
（1 ）から（3 ）で使用されたクロック数の和であるの
で、3 サイクルとなる。

【００４１】即ち、図８の同期式インターフェース回路
を有する論理ＬＳＩによれば、前述した同期式インター
フェースに望まれる３つの条件（ａ）、（ｂ）、（ｃ）
のうち（ｃ）を十分に満足しているものの、残りの２つ
の条件（ａ）、（ｂ）について若干犠牲が生じている。

【００４２】本発明は上記の事情に鑑みてなされたもの
で、スレーブ側ＬＳＩのセットアップ時間の最小規定お
よびホールド時間の最小規定を満たすこと、スレーブ側
ＬＳＩとマスター側ＬＳＩとの間のデータのレイテンシ
が比較的小さいこと、スレーブ側ＬＳＩとマスター側Ｌ
ＳＩとの間の負荷に比較的影響を受けずにマスター側Ｌ
ＳＩがデータを受け取れることの３点を極力同時に満た
すことが可能な半導体集積回路およびそれを用いた同期
制御システムを提供することを目的とする。

【００４３】

【課題を解決するための手段】本発明の同期式インター
フェースを有する半導体集積回路は、部回路から供給さ
れるシステムクロックを反転させる第１の反転回路と、
前記第１の反転回路から出力するクロックを第１の外部
端子に出力するクロック出力バッファと、前記内部回路
から供給される出力データがデータ入力端に入力し、前
記内部回路から供給されるシステムクロックにより取り
込む第１のフリップフロップ回路と、前記第１のフリッ
プフロップ回路から出力するデータを第２の外部端子に
出力するデータ出力バッファと、前記第２の外部端子か
ら入力するデータが入力するデータ入力バッファと、前
記データ入力バッファの出力がデータ入力端に入力し、
前記クロック出力バッファの出力クロックと同相または
逆相の信号がラッチ制御信号として入力し、前記ラッチ
制御信号の論理レベルに応じて前記データ入力端のデー
タ入力に対してスルー動作／ラッチ動作を行うラッチ回
路と、前記ラッチ回路の出力データを前記内部回路から
供給されるシステムクロックにより取り込み、前記内部
回路へ入力データとして供給するデータ取り込み回路と
を具備することを特徴とする。

【００４４】本発明の同期式インターフェースを有する
半導体集積回路は、内部回路から供給されるシステムク
ロックを反転させる第１の反転回路と、前記第１の反転
回路から出力するクロックを第１の外部端子に出力する
クロック出力バッファと、前記クロック出力バッファか
ら出力するシステムクロックが入力するバッファ回路
と、前記内部回路から供給される出力データがデータ入
力端に入力し、前記内部回路から供給されるシステムク
ロックにより取り込む第１のフリップフロップ回路と、
前記第１のフリップフロップ回路から出力するデータを
第２の外部端子に出力するデータ出力バッファと、前記
第２の外部端子から入力するデータが入力するデータ入
力バッファと、前記データ入力バッファの出力がデータ
入力端に入力し、前記バッファ回路から前記クロック出
力バッファの出力クロックと同相または逆相の信号がラ
ッチ制御信号として入力し、前記ラッチ制御信号の論理
レベルに応じて前記データ入力端のデータ入力に対して
スルー動作／ラッチ動作を行うラッチ回路と、前記ラッ
チ回路の出力データを前記内部回路から供給されるシス
テムクロックにより取り込み、前記内部回路へ入力デー
タとして供給するデータ取り込み回路とを具備すること
を特徴とする。

【００４５】また、本発明の同期制御システムは、本発
明の同期式インターフェースを有するマスター側の半導
体集積回路と、前記マスター側の半導体集積回路にクロ
ック信号線およびデータ信号線を介して接続され、前記
マスター側の半導体集積回路から入力するデータを同期
クロックの前縁で取り込み、また、前記同期クロックの
前縁からある遅延時間後に出力データを前記マスター側
の半導体集積回路に送るスレーブ動作を行うスレーブ側
の半導体集積回路とを具備することを特徴とする。

【００４６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００４７】図１は、本発明の同期制御システムの一実
施形態を示すブロック図である。

【００４８】図１において、11はマスター側ＬＳＩとし
て使用される論理ＬＳＩ（例えば動画圧縮信号デコーダ
用のＬＳＩ）であり、12は前記マスター側ＬＳＩに対し
て完全なスレーブ動作をするスレーブ側ＬＳＩ（例えば
ＳＤＲＡＭ）、13は上記マスター側ＬＳＩとスレーブ側
ＬＳＩとの間の外部配線であり、クロック信号線131お
よびデータ信号線132 を含む。前記論理ＬＳＩ11は、内
部回路10と同期式インターフェース回路20が搭載されて
いる。

【００４９】＜同期式インターフェース回路の実施形態
＞図２は、図１中のマスター側ＬＳＩの同期式インター
フェース回路を取り出して一実施形態を示すブロック図
である。

【００５０】図２に示すマスター側ＬＳＩの同期式イン
ターフェース回路において、内部回路から供給されるシ
ステムクロックCLK は、第１のインバータ回路21により
反転された後、入／出力セル群の一部である双方向バッ
ファのクロック出力バッファ22および外部端子141 を介
してシステムクロックRAMCLKとして外部に出力する。こ
のシステムクロックRAMCLKは、外部配線を介してスレー
ブ側ＬＳＩ（例えばＳＤＲＡＭ）へ供給される。ここ
で、システムクロックCLK とRAMCLKとの位相関係は逆位
相の関係にある。

【００５１】一方、内部回路から供給される出力データ
outdata は、第１のＦＦ回路23のデータ入力端に入力
し、ここで前記システムクロックCLK により取り込まれ
た後、入／出力セル群の一部である双方向バッファのデ
ータ出力バッファ24および外部端子142 を介してデータ
DATAとして外部に出力し、さらに、外部配線を介してス
レーブ側ＬＳＩへ供給される。

【００５２】前記スレーブ側ＬＳＩの出力データRAMDAT
A は外部配線を介してマスター側ＬＳＩの入／出力セル
群の一部である双方向バッファのデータ入力バッファ25
に入力し、このデータ入力バッファ25の出力は、ラッチ
回路（LATCH ）61に入力データＤとして入力する。

【００５３】このラッチ回路61は、前記クロック出力バ
ッファ22の出力クロックRAMCLKが双方向バッファの入力
バッファ回路27を経た後、第２のインバータ回路62によ
り反転された信号（システムクロックCLK とは同相）が
ラッチ制御信号Latch inとして入力し、このラッチ制御
信号Latch inの論理レベル“Ｈ”／“Ｌ”に応じて入力
データＤに対してスルー動作／ラッチ動作を行う。即
ち、このラッチ回路61の入力データＤ、ラッチ制御信号
Latch in、ラッチ出力データLatch OUT の関係は、次の
表１の真理値表に示すようになる。

【００５４】

【表１】

【００５５】上記ラッチ回路61のラッチ出力データLatc
h OUT は、データ取り込み回路（本例ではＦＦ３）28の
データ入力端に入力し、ここで前記システムクロックCL
K により取り込まれた後、内部回路へ入力データindata
として入力する。

【００５６】図３（ａ）は、図２の同期式インターフェ
ース回路のデータ出力動作の一例を示すタイミング波形
図である。

【００５７】図３（ｂ）は、図２の同期式インターフェ
ース回路のデータ入力動作の一例としてスレーブ側ＬＳ
Ｉの出力データRAMDATA の遅延が小さい場合の動作を示
すタイミング波形図である。

【００５８】図３（ｃ）は、図２の同期式インターフェ
ース回路のデータ入力動作の一例としてスレーブ側ＬＳ
Ｉの出力データRAMDATA の遅延が大きい場合の動作を示
すタイミング波形図である。なお、図３（ｃ）では、負
荷の影響を受けたスレーブ側ＬＳＩのシステムクロック
RAMCLKが半クロック分遅延し、スレーブ側ＬＳＩの出力
データRAMDATA が大きく遅れた場合を示している。

【００５９】（１）まず、マスター側ＬＳＩの第１のＦ
Ｆ回路23からスレーブ側ＬＳＩまでのデータ出力パスの
データ出力動作の一例について、図３（ａ）のタイミン
グ波形図を参照して説明する。

【００６０】図２の同期式インターフェース回路では、
前述したようにシステムクロックCLK とRAMCLKとの位相
関係は逆位相の関係にあり、マスター側ＬＳＩからシス
テムクロックCLK の立ち上がりで出力されたデータDATA
はスレーブ側ＬＳＩでシステムクロックRAMCLKの立ち上
がりで受け取られる。RAMCLKの立ち上がりのタイミング
はデータ幅の中央位置に対応するので、スレーブ側ＬＳ
Ｉのセットアップ・ホールド仕様に違反する可能性は低
い。なお、このデータ出力動作で使用されたクロック数
は0.5 サイクルである。

【００６１】（２）次に、スレーブ側ＬＳＩからマスタ
ー側ＬＳＩのデータ取り込み回路28までのデータ入力パ
スのデータ入力動作の一例について、図３（ｂ）、
（ｃ）のタイミング波形図を参照して説明する。

【００６２】図２の同期式インターフェース回路では、
システムクロックRAMCLKとラッチ回路61のラッチ制御信
号Latch inは、マスター側ＬＳＩとスレーブ側ＬＳＩと
の間の負荷の影響を同等に受けるので、両者の位相差は
少ない。

【００６３】スレーブ側ＬＳＩでシステムクロックRAMC
LKの立ち上がりt1から出力されたデータはマスター側Ｌ
ＳＩのラッチ回路61を通り、システムクロックCLK の立
ち上がりt4でデータ取り込み回路28に受け取られる。こ
のようにマスター側ＬＳＩでラッチ回路61を使用するこ
とにより、スレーブ側ＬＳＩからのデータを1.5 サイク
ル（システムクロックRAMCLKの立ち上がりからシステム
クロックCLK の立ち上がり）で受け取ればよいことにな
る。

【００６４】この際、スレーブ側ＬＳＩの出力データRA
MDATA は遅れる可能性がある。ここで、図３（ｂ）に示
すように、スレーブ側ＬＳＩの出力データRAMDATA の遅
延が小さい場合は、ラッチ回路61のホールド期間のデー
タをデータ取り込み回路28が受け取ることになる。これ
に対して、図３（ｃ）に示すように、スレーブ側ＬＳＩ
の出力データRAMDATA の遅延が大きい場合は、ラッチ回
路61のスルー期間のデータをデータ取り込み回路28が受
け取ることになる。

【００６５】なお、上記データ入力動作で使用されたク
ロック数は1.5 サイクルである。

【００６６】図２の同期式インターフェース回路を用い
た同期制御システムにおけるスレーブ側ＬＳＩからのデ
ータレイテンシは、前記（1 ）から（2 ）で使用された
クロック数の和であるので、2 サイクルとなる。

【００６７】即ち、図２の同期式インターフェース回路
を有する論理ＬＳＩによれば、前述した同期式インター
フェースに望まれる３つの条件（ａ）、（ｂ）、（ｃ）
の全てを同時に満足している。

【００６８】したがって、図２の同期式インターフェー
ス回路を有する論理ＬＳＩおよびそのスレーブ側に接続
される同期型ＬＳＩからなる同期制御システムにおいて
も、上記したような図２の同期式インターフェース回路
による効果が得られる。

【００６９】なお、前記したラッチ回路61を用いる利点
は、上記実施形態に限らず、スレーブ側ＬＳＩからのク
ロックを第２のインバータ回路62により反転した信号を
ラッチ制御信号Latch inとして用いても得られるが、上
記実施形態のように、クロック出力バッファ22から出力
されるシステムクロックRAMCLKを、入力バッファ回路27
を経た後、第２のインバータ回路62により反転した信号
をラッチ制御信号Latch inとして用いることにより、ラ
ッチ制御信号Latch inはシステムクロックRAMCLKと同等
にマスター側ＬＳＩとスレーブ側ＬＳＩとの間の負荷の
影響を受けて位相差が少なくなることに伴う利点があ
る。

【００７０】なお、前記ラッチ回路61の入力データＤ、
ラッチ制御信号Latch in、ラッチ出力データLatch OUT
の関係を、次の表２に示す真理値表のように変更すれ
ば、クロック出力バッファ22から出力されるシステムク
ロックRAMCLKと同相の信号をラッチ制御信号Latch inと
して用いても、前記した場合と同様の動作を得ることが
できる。この場合には、前記クロック入力バッファ27の
出力を第２のインバータ回路62により反転することなく
ラッチ制御信号Latch inとして用いることができ、第２
のインバータ回路62を省略することができる。

【００７１】

【表２】

【００７２】また、上記実施形態において、マスター側
ＬＳＩのシステムクロックRAMCLKのタイミングを微調整
するために、図２中に点線で示すようにシステムクロッ
クCLK の経路に可変遅延セル63を挿入してもよい。そし
て、マスター側ＬＳＩを実装ボードに搭載してシステム
製品に使用した状態で、システムの立ち上げ時に可変遅
延セルの遅延時間を最適値に調整した後、調整値を固定
することが望ましい。

【００７３】また、マスター側ＬＳＩに対して完全なス
レーブ動作をするスレーブ側ＬＳＩとしては、上記した
実施の形態で例示したＳＤＲＡＭに限らず、他の同期型
SRAM、同期型ROM などの同期型メモリや、同期型論理Ｌ
ＳＩなどを使用する場合にも本発明を適用可能である。

【００７４】

【発明の効果】上述したように本発明の同期式インター
フェースを有する半導体集積回路およびそれを用いた同
期制御システムによれば、完全なスレーブ動作をするス
レーブ側ＬＳＩのセットアップ時間の最小規定およびホ
ールド時間の最小規定を満たし、マスター側ＬＳＩのセ
ットアップ・ホールドを満たし易く、スレーブ側ＬＳＩ
とマスター側ＬＳＩとの間のデータのレイテンシが比較
的小さく、かつスレーブ側ＬＳＩとマスター側ＬＳＩと
の間の負荷の影響に対して強い。

【図面の簡単な説明】

【図１】本発明の同期制御システムの一実施形態を示す
ブロック図。

【図２】図１中のマスター側ＬＳＩの同期式インターフ
ェース回路を取り出してその実施の形態を示すブロック
図。

【図３】図２の同期式インターフェース回路のデータ出
力動作の一例およびデータ入力動作の相異なる例を示す
タイミング波形図。

【図４】スレーブ側ＬＳＩの完全なスレーブ動作の一例
を示すタイミング波形図。

【図５】従来の同期制御システムでマスター側ＬＳＩと
して使用される論理ＬＳＩの同期式インターフェース回
路の一例を示すブロック図。

【図６】従来考えられるマスター側ＬＳＩの同期式イン
ターフェース回路を示すブロック図。

【図７】図６の同期式インターフェース回路のデータ出
力動作の一例およびデータ入力動作の一例を示すタイミ
ング波形図。

【図８】図６のマスター側ＬＳＩの同期式インターフェ
ース回路の変形例として従来考えられる例を示すブロッ
ク図。

【図９】図８の同期式インターフェース回路のデータ出
力動作の一例およびデータ入力動作の一例を示すタイミ
ング波形図。

【符号の説明】

141 …第１の外部端子、 142 …第２の外部端子、 21…第１のインバータ回路、 22…クロック出力バッファ、 23…第１のＦＦ回路、 24…データ出力バッファ、 25…データ入力バッファ、 26…第２のＦＦ回路、 27…クロック入力バッファ、 28…データ取り込み回路（第３のＦＦ回路）、 61…ラッチ回路、 62…第２のインバータ回路、

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B060 CC01 CC05 5B077 FF11 GG07 GG16 HH03

Claims (4)

【特許請求の範囲】
1. 【請求項１】 内部回路から供給されるシステムクロッ
   クを反転させる第１の反転回路と、 前記第１の反転回路から出力するクロックを第１の外部
   端子に出力するクロック出力バッファと、 前記内部回路から供給される出力データがデータ入力端
   に入力し、前記内部回路から供給されるシステムクロッ
   クにより取り込む第１のフリップフロップ回路と、 前記第１のフリップフロップ回路から出力するデータを
   第２の外部端子に出力するデータ出力バッファと、 前記第２の外部端子から入力するデータが入力するデー
   タ入力バッファと、 前記データ入力バッファの出力がデータ入力端に入力
   し、前記クロック出力バッファの出力クロックと同相ま
   たは逆相の信号がラッチ制御信号として入力し、前記ラ
   ッチ制御信号の論理レベルに応じて前記データ入力端の
   データ入力に対してスルー動作／ラッチ動作を行うラッ
   チ回路と、 前記ラッチ回路の出力データを前記内部回路から供給さ
   れるシステムクロックにより取り込み、前記内部回路へ
   入力データとして供給するデータ取り込み回路とを具備
   することを特徴とする同期式インターフェースを有する
   半導体集積回路。
2. 【請求項２】 内部回路から供給されるシステムクロッ
   クを反転させる第１の反転回路と、 前記第１の反転回路から出力するクロックを第１の外部
   端子に出力するクロック出力バッファと、 前記クロック出力バッファから出力するシステムクロッ
   クが入力するバッファ回路と、 前記内部回路から供給される出力データがデータ入力端
   に入力し、前記内部回路から供給されるシステムクロッ
   クにより取り込む第１のフリップフロップ回路と、 前記第１のフリップフロップ回路から出力するデータを
   第２の外部端子に出力するデータ出力バッファと、 前記第２の外部端子から入力するデータが入力するデー
   タ入力バッファと、 前記データ入力バッファの出力がデータ入力端に入力
   し、前記バッファ回路から前記クロック出力バッファの
   出力クロックと同相または逆相の信号がラッチ制御信号
   として入力し、前記ラッチ制御信号の論理レベルに応じ
   て前記データ入力端のデータ入力に対してスルー動作／
   ラッチ動作を行うラッチ回路と、 前記ラッチ回路の出力データを前記内部回路から供給さ
   れるシステムクロックにより取り込み、前記内部回路へ
   入力データとして供給するデータ取り込み回路とを具備
   することを特徴とする同期式インターフェースを有する
   半導体集積回路。
3. 【請求項３】 請求項１または２のいずれか１項に記載
   の同期式インターフェースを有するマスター側の半導体
   集積回路と、 前記マスター側の半導体集積回路にクロック信号線およ
   びデータ信号線を介して接続され、前記マスター側の半
   導体集積回路から入力するデータを同期クロックの前縁
   で取り込み、また、前記同期クロックの前縁からある遅
   延時間後に出力データを前記マスター側の半導体集積回
   路に送るスレーブ動作を行うスレーブ側の半導体集積回
   路とを具備することを特徴とする同期制御システム。
4. 【請求項４】 前記スレーブ側の半導体集積回路は同期
   型半導体メモリであることを特徴とする請求項３記載の
   同期制御システム。