WO2004081997A1

WO2004081997A1 - 半導体装置製造装置および半導体装置の製造方法

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Publication number: WO2004081997A1
Application number: PCT/JP2004/003332
Authority: WO
Inventors: Kazuya Okamoto
Original assignee: Nikon Corp; Nippon Kogaku KK
Current assignee: Nikon Corp
Priority date: 2003-03-14
Filing date: 2004-03-12
Publication date: 2004-09-23
Anticipated expiration: 2005-09-14
Also published as: JP2006049334A; TW200425352A

Abstract

　半導体装置製造装置（１）は、チップ又はチップの集合体に形成された電極部分同士を接合する工程を実行するものであって、チップ又はチップの集合体の各チップの電極部分同士を接合する接合手段（２４）と、接合手段（２４）と他の各工程を実行する実行手段との間に設けられ、チップ又はチップの集合体を搬送する搬送手段と、チップ又はチップの集合体に応じて、接合手段（２４）を使用した工程を含むチップ又はチップの集合体を積層するための工程を決定する制御手段（ＰＣ）とを有する。そして、制御手段（ＰＣ）は、チップ又はチップの集合体に関する情報を取得し、前記決定された工程に応じた情報を搬送手段及び実行手段に送信する。

Description

明細書半導体装置製造装置および半導体装置の製造方法本出願は日本国特許出願 2 0 0 3年第 6 9 2 9 6号（2 0 0 3年 3月 1 4日出願）を基礎として、その内容は引用文としてここに組み込まれる。技術分野

本発明は、複数のチップが積層された三次元実装半導体装置の製造装置に関するものであり、個々のチップの性状に応じ、柔軟に対応可能な製造装置に関する発明である。背景技術

現在の半導体デパイスの基本である CMO S - F E T (相補型 MO S構造電界効果型トランジスタ）はリソグラフィを中心とした微細化により L S I の処理能力の高速 · 高性能を実現してきた。しかしながら、 5 Οηηι以下のトランジスタゲ一ト長を有する F E Tにおいては、 L S I内部での配線遅延が顕在化し、極力チップサイズを縮小することで抵抗と容量の積である R C遅延を低減する必要性が生じている。一方では、携帯電話等が大きく普及し、 L S I 自体の多機能'小型化も求められている。これらの事項を解決する手法として、 2次元の L S Iチップを縦に積層する 3次元実装 L S Iが普及されつつあるが、この 3次元積層によるチップ形成には幾つかの形態が考えられる。

第 1の方式は、 L S Iチップを良品選別して薄型のパッケージに搭載し、このパッケージを複数積層する方式である。この方法は例えば、日本国特許公開平 1 0 一 2 3 34 8 1号（出願人：三星電子）などに開示されている。

第 2の方式は、良品選別された複数のチップを縦に直接積層する方式である。この方法は、例えば日本国特許公開 2 0 0 2— 1 0 0 7 2 8号（出願人：シヤープ）などに開示されている。

第 3の方式は、ウェハ自体を積層し後にチップに分割する方式である。この方法は、例えば日本国特許公開平 1 1一 2 6 1 0 0 0号（出願人：科学技術振興事業団）などに開示されている。

上記各方式には様々な長所 ·短所がある。第 1の方式は良品選別されたチップを積層してゆくことで歩留まりの低下を抑制できるものの、パッケージコストによるコストアップに加え、チップとパッケージ間の付加的な接続配線が存在することにより L S I の処理能力の高速化に限界がある。第 3の方式はウェハ毎の積層であるため、そのハンドリングには比較的優れるものの、チップ分割の前工程での歩留まりは 100パ一セントに至らず、三次元 S I の歩留まりとなるとウェハの総数 Nのべき乗に比例して劣化する。そのため、現在においては実際の L S I 製造工程への適用は難しい。

L S I製造において最もありえる形態はチップを積層する第 2の方式であり、これには 2つの方法がある。第 1がチップ積層後にチップ毎にパッドをワイヤ配線（ワイヤボンド）する方式である。この場合、安価なチップやメモリなどには大変有効であるものの、チップの最終配線がワイヤ配線となるため、遅延が生ずる。第 2の方法はそれを改善したものであり、チップ上にあるバンプを用いて直接接続する方法である。

将来の装置コストや設計容量の膨大性を考慮した微細化の限界を凌駕する方式として、卜ランジス夕の構造を工夫する方式、例えば歪 S iチャネル構造を採用したりする方式が提案され、さらに実現化されている。そのような方式においても、最終的な実装段階での信号遅延を考慮すると、ワイヤボンドを使用せず、バンプを用いて直接接続する方法が有望な方法と据えられる。

しかしながら、現在においては様々な個別の製造装置を個々の条件の範囲で適用するため、その最適条件抽出の再現性やチップ製造の再現性に欠ける。また、ウェハゃチップのハンドリングも人的な介在が必要とされるため、スループットが低く、良品選別されたチップを用いているにもかかわらず最終積層時には低い歩留まりとなっていた。発明の開示

本発明は、ウェハやチップに人的な介在を必要とせず、スループットが高い三次元実装半導体装置を製造する装置を提案することを目的とする。

また、三次元実装半導体装置の製造においては、通常の L S I と比較して処理工程が増えてしまうので、通常の L S I をマザ一ポードに取り付ける方法と比較して高価になる傾向がある。そこで、本発明のもう一つの目的は、三次元実装半導体装置を低価格で製造できる方法を提供することにある。

前記目的を達成するために、本発明は、回路パターンが形成されたチップ又は前記チップの集合体に形成され、前記回路パターンと導通する前記チップの各々に形成された電極部分同士を接合する工程を少なくとも実行する半導体装置製造装置であって、前記チップ又は前記チップの集合体の各チップの電極部分同士を接合する接合手段と、前記接合手段と他の各工程を実行する実行手段との間に設けられ、前記チップ又は前記チップの集合体を搬送する搬送手段と、前記チップ又は前記チップの集合体に応じて、前記接合工程を使用した工程を含む前記チップ又は前記チップの集合体を積層するための工程を決定する制御手段とを有し、前記制御手段は.，前記チップ又は前記チップの集合体に関する情報を取得し、前記決定された工程に応じた前記惜報を前記搬送手段及び前記実行手段へと送信する。

前記実行手段が前記チップの集合体を切断する切断手段を少なくとも有し、前. 記制御手段が前記切断手段に切断情報を提供するようにしても良い。

前記チップ又は前記チップの集合体に関する情報を、前記チップの設計情報又は前記チップの検査情報としても良い。

また、前記設計情報又は前記検査情報を基に前記チップの選定を行う選定手段を備えるようにしても良い。

さらに、前記制御手段が、前記接合手段による接合を制御する制御手段を兼ねるようにしても良い。

また、本発明はウェハに形成されたチップを処理する半導体装置製造装置であつて、少なくとも異なる複数の場所に配置され、前記ウェハ又は前記チップに施される処理を行う複数の実行部と、前記実行部間に配置され、前記ウェハ又は前記チップを搬送する搬送手段と、前記実行部の各々に設けられた制御手段と、前記制御手段間を共通プロトコルにより通信可能に接続するネットワークとを有するものである。

前記実行部は、共通の搬送手段が取り付け可能としても良い。

また、本発明は、回路パターンが形成されたチップ又は前記チップの集合体に形成され、前記回路パターンと導通する前記チップの各々に形成された電極部分同士を接合する工程を有する半導体装置の製造方法であって、前記チップ又は前記チップの集合体に関する情報を取得する工程と、前記チップ又は前記チップの集合体に関する情報に応じ、少なくとも前記チップの集合体を切断する切断工程と前記チップ同士又は前記チップの集合体を接合する接合工程とを含む製造工程を決定する工程決定工程と、前記工程決定工程で決定された製造工程に応じ、接合対象同士を加熱加圧することで前記電極部分同士を接合する接合工程と前記チップの集合体を切断する切断工程とを実行する実行工程と、からなる。

さらにまた、本発明は、回路パターンが形成されたチップを積層して得られる半導体装置の製造方法であって、積層される前記チップを同一ウェハにパターンニングする工程と、前記ウェハを前記チップ毎に分割し、前記チップに形成された回路パターン毎に前記分割されたチップを分別する工程と、前記回路パターン毎に分別された前記チップを、所定の順番で積層する積層工程とを有するものである。

なお，本発明では、「各チップの電極部分同士を接合する」との表現があるが、この意味はワイヤボンドのような別に配線を設けたものとは異なるという意味で、'チップの電極間をバンプや導電性アンダーフィル、又は再配線層形成技術やィンターポーザーを使用し、チップ間において狭い間隔で導通が得られる手段を使用した三次元実装半導体装置を排除したものではない。この技術範囲は以下に示す発明の実施の形態を参酌すれば容易に理解することができる。図面の簡単な説明

図 1は、本発明の実施の形態に係る製造方法の一つの代表工程を示すフローチヤートであり、積層チップの製造プロセスを示したものである。

図 2は、ウェハ上の同一露光エリァ内における各種チップの配置を示す図である。図 3は、本発明の実施の形態に係る半導体装置製造装置の概略構成を示す図である。

図 4は、本発明の実施の形態に係る積層チップの製造プロセスを示す図であり、ウェハ単位で積層した後に積層チップを製造する工程の一部を示すフローチヤ一卜である。

図 5は、本発明の実施の形態に係る積層チップの製造プロセスを示す図であり、チップクラス夕単位で積層した後に積層チップを製造する工程の一部を示すフローチャートである。発明を実施するための最良の形態

三次元実装半導体装置である積層チップの製造プロセスには幾つかの形態が存在する。本発明の実施の形態では、一つの例を取り上げ、そのプロセス工程の場合に必要な機器（製造装置、検査装置）について記述する。従って、プロセスの変更に伴い機器の種類や仕様は異なることはいうまでもなく、そのような場合でも本発明の意図はそのまま適用できるものである。

そこで、本発明の実施の形態では、三次元実装半導体装置として貫通電極が形成されたものを例示する。貫通電極は回路が形成されたウェハを上下に貫くように形成された電極であり各チップ間をワイヤボンドで接合する場合よりも実質的な配線長が短く、信号遅延が改善される。したがって、この貫通電極方式がもつとも有望な方法と据えられる。

[装置構成]

図 1は、本実施形態における三次元実装半導体装置（積層チップ）の製造手順を示すフローチャートである。また、図 3は本実施の形態の半導体装置製造装置のレイアウトを示すブロック図である。本半導体装置製造装置 1は、積層チップ製造における各処理を個別に行う複数の実行部を有している。

その実行部としては、貫通ビア処理モジュール 1 1、貫通ビア側壁絶縁膜形成モジュール 1 2、電極金属埋設処理モジュール 1 3、支持体形成処理モジュール 1 4、薄片化処理モジュール 1 5、マイクロバンプ形成モジュール 1 6、個片化処理モジュール 1 7、テーピング処理モジュール 1 8、洗浄モジュール 1 9、チップエキスパンド処理モジュール 2 0、チップセレクションモジュール 2 1、個片チップライブラリ処理モジュール 2 2、チップライブラリモジュール 2 3、高精度ァライメント加圧モジュール 2 4、樹脂フィルィン装置 2 5及びチップ積層処理モジュール 2 6が設けられている。また、実行部として、各モジュールや装置で処理された結果を検査する真空検査系モジュール 3 0、大気検査系モジユール 3 1 も設けられている。さらに、実行部として貫通電極を形成するためのレジスト塗布 · 現像装置 4 0および露光装置 4 1を備えている。この半導体装置製造装置 1で製造された三次元実装半導体チップは、 3 Dチップローダ 5 1により半導体装置製造装置 1から搬出される。

これらのモジュールおよび装置は一つの筐体に収納されておらず、図示していないが、半導体装置製造装置 1には、ウェハ又はチップを搬送し各モジュール間および装置間を接続する搬送装置が設けられている。これらの搬送装置は、真空チャックやべルヌーイチャックを用いたロボッ卜アームなどの既存の搬送装置を適宜選定して配置したものである。

各実行部はそれらの制御を司るプロセッサ ( P C ) を備えており，それぞれのプロセッサ（P C ) 及び図示されていない搬送装置のプロセッサは、共通のプロ卜コルを利用したネットワークに接続されている。そして-，後述する K G D選別工程（S 2 ) で得られるチップの良否情報や、ウェハに形成された各チップの設計情報（後述する E D A情報）や、該当チップがどこの工程の処理中なのか等の各チップ情報などが、ネットワークを介して各実行部のプロセッサ ( P C ) に提供される。

そのため、チップの設計情報に応じて製造工程を変えた場合には、各チップに対する三次元実装化のための処理を実行部が正確に行えるように、各実行部の制御を E D Aによる設計情報に基づいて行うことができる。なお、その製造工程は、本発明の実施の形態による半導体装置製造装置 1では、実行部の一つである高精度ァライメント加圧モジュール 2 4に設けられたプロセッサ（P C ) で決定される。

[製造工程の説明]

積層チップの製造手順を示す図 1のフローチャートでは、 S 4 〜 S 1 4までの工程が図 3に示した本実施の形態の半導体装置製造装置 1において処理される。 (ステップ S 1 )

まずは、図 1のフローチヤ一卜に示すように本実施形態で使用される半導体装置製造装置 1 とは異なる装置によりウェハの前工程処理が行われ、前工程処理済みのウェハが入力される（S 1 ) 。なお、本実施の形態での前工程とは、ウェハに通常の半導体装置の回路や素子を形成する方法と同じ製造工程を経て形成する工程で、前工程終了後は、 1枚のウェハに複数のチップの回路パターンが形成されている。

ところで、前工程では通常、投影露光装置によってウェハ上に回路パターンが形成される。この投影露光装置を使用するにあたって必要なマスクは、非常に高価である。三次元実装半導体装置では、異なる複数のチップが必要になるので、少ないマスクでこれら複数種類のチップを投影露光できるようにマスクを設計することが好ましい。なお、本実施の形態では 4種類のチップを積層して、一つの半導体装置を製造することを想定して、以下に説明する。

図 2はウェハの一部を示す概略構成図であり、ウェハには本実施の形態における三次元実装半導体装置に用いるパターンが形成されている。図 2のハッチングの部分がチップに該当する部分であり、図示された範囲がウェハ上での露光フィ —ルドに対応した領域である。ウェハ全面においては図 2に示すような配列で規則的にチップが形成されている。図 2に示すようなチップ配列を有するウェハでは、例えば露光フィールドが 4 O mmx 2 5 mmのチップの場合、このフィールド内に A , B , C , Dの 4種類のチップが存在するように、マスクを設計する。そして、前工程が終了し、本実施の形態である半導体装置製造装置 1にウェハが供給されると、後述するように A , B , C , Dの 4種類の各チップ同士で自動的に高精度にァラィメントおよび積層され、 1つの立体的な積層チップが完成することになる。したがって、一枚のマスクで三次元実装半導体装置（積層チップ ) が出来るので、一枚のウェハに同一種類のチップしか作らない方法に比べて、マスク枚数を抑えることができ、マスクに掛かるコストを削減することが可能となる。

各チップの回路パターンを設計する際には、 E D A (E l ec t ron i c Des i gn Au t o nation) により、各チップを積層した場合を想定して設計が行われる。これにより各チップまたは I Pブロック間の接続が最適化（自動配線の最適化）されるように設計される。そして、 EDAにより設計された配線パターンの設計情報は、ゥェハに形成されたチップと関連づけされて後述する本実施の形態における半導体装置製造装置 1に供給される。

(ステップ S 2 )

次に、図 1に示すように、前工程を終え、最上層に配線パターンを形成するェ程を終えたウェハは KG D (Known Good Die：パッケージ品と同等の品質保証をされたもの）毎に選別され、ウェハ上の各不良チップは自動的にチップ座標を用いてマーキングされる ( S 2 ) 。この K G D等の選別工程は製造者側に一任され、 KTD (Known Test Die：パッケージと同じプロ一ビングテストまでを実施。伹し、保証対象外）、 PD (Probed Die： —部の検査のみを規定したもので、保証対象外）といった異なるレベルの選別基準を採用することも可能である。これらの各検査情報もチップ毎に後述するネッ卜ワークを介して半導体装置製造装置 1の各モジュールや装置に情報提供される。

なお、この KGD選別工程（S 2) は後述する半導体装置製造装置 1に取り込んでも構わない。

(ステップ S 3 )

次に、図 1に示す初期洗浄工程 (S 3) によりウェハの洗浄が行われる。この洗浄工程では既存のウェハ洗浄装置が使用されるので、ここでの詳細な説明を省略する。洗浄が終了したウェハは、図 3に示す半導体装置製造装置 1に供給される。

(ステップ S 4 )

初期洗浄工程（S 3) を終了したウェハは、一旦ローダ 50に収納される。口ーダ 5 0に収納されたウェハは、次に、貫通ビア処理工程に入る（S 4) 。貫通ビア処理工程では、最初にレジスト塗布 ·現像装置 40によりレジストがウェハに塗布され、次に EDAから提供されるウェハ情報を基に、形成する貫通ビアパターンに対応したマスクが露光装置 41により選定される。そして、選定されたマスクを用いて、貫通ビアパターンがウェハに投影露光される。その後、再びレジスト塗布 ·現像装置 4 0によりレジストの現像が施され、貫通ビア処理モジュール 1 1にウェハが搬送される。これらの各装置、モジュール間には、ウェハを機械的に保持する日本国特許公開平 9 - 1 4 8 3 9 4号などに開示されている公知の搬送装置が配置されている。

貫通ビア処理モジュール 1 1では、提供されたウェハに対し所定の深さのビアが形成される。その際、反応性イオンエッチングなどを用いて、所定の深さのビァを形成する。このとき、貫通ピア処理モジュール 1 1を制御する P Cは、反応性イオンエッチングの処理条件を処理されたウェハと対応づけてネットワーク上に送信することができる。なお、この情報を用いることにより、後に説明する検査工程でチップが不良と判定されたとき、不良の原因が突き止めやすくなる。

(ステップ S 5 )

次に、ビアが形成されたウェハを貫通ビア側壁絶縁膜形成モジュール 1 2に移送して、側壁絶縁膜形成処理工程（S 5 ) が実行される。このとき、搬送装置として、ウェハを機械的に保持する搬送装置が使用される。側壁絶縁膜形成処理ェ程では、プラズマ C V D成膜法などによりウェハのビア側壁に S i 〇₂などの酸化膜が形成される。なお、この貫通ビア側壁絶縁膜形成モジュール 12を制御する P Cもネッ I、ワークに接銃されて-おり、処理されたウェハ毎の成膜条件がネットヮーク上に送信可能となっている。ゆえに、チップが不良と判定されたとき、不良の原因を解明する手がかりが得られやすくなつている。

(ステップ S 6 )

続く電極金属埋設処理工程（S 6 ) では、ビアに酸化膜が形成されたウェハを電極金属埋設処理モジュール 1 3に移送し、絶縁膜が形成されたピアに銅材料などを充填する。この電極金属埋設処理モジュール 1 3では C V D成膜法によりビァ内壁にパリア層 (窒化チタンなど) とシード層（銅）が形成され、ついで電錡法などにより銅を成長させることによりビア内に銅材料が充填される。

ところで、貫通ビア処理モジュール 1 1、貫通ビア側壁絶縁膜形成モジュール 1 2、電極金属埋設処理モジュール 1 3のそれぞれは、不図示の搬送装置により真空検査系モジュール 3 0と接続されている。真空検査系モジュール 3 0では、各工程で所定の深さおよび所定の形状でビアが形成されているか、ビア内に絶縁膜や銅材料が欠陥無く形成されているかを検査する。この真空検査系モジュール

30には X線画像処理装置や赤外線画像処理装置などが設けられており、適宜ビァ内の検査を行い、不良チップを検出する。そして、不良チップの情報は、他の各実行部のモジュールや装置のプロセッサ（P C) にネットワークを介して提供される。

(ステップ S 7 )

次に、貫通電極が形成されたウェハは、搬送装置により、支持体形成処理工程 (S 7 ) に移される。支持体形成処理工程ではウェハに UV硬化型樹脂を塗布し、ウェハの回路パターンが形成された面（表面）に石英等の基板を貼り付け、 U Vキュアを行ってウェハを支持体である基板に接着する。そして、支持体が接着されたウェハは薄片化処理工程（S 8) に移される。

(ステツプ S 8 )

薄片化処理工程（S 8) では薄片化処理モジュール 1 5にウェハを移送して、ウェハを厚さ 50マイクロメ一トル程度以下まで薄片化する。また、ウェハを薄片化することで、貫通電極のもう一方の端面が露出されるので、ウェハの両面に貫通電極を露出させることができる。この薄片化処理モジュール 1 5では、グラインダーによりウェハの裏面を研削し、更に CMP (Chemical Mechanical o lisliing) 装置によりその面を平滑化、平坦化する。その平坦度は接合方法に合わせて設定されている。

(ステツプ S 9 )

次に、薄片化されたウェハがウェハマイクロバンプ形成モジュール 1 6に移送され、ウェハの裏面にマイクロバンプを形成するマイクロバンプ形成処理工程 ( S 9 ) が実行される。マイクロバンプ形成処理工程では、貫通ビア形成時と同様にフォトリソグラフィ一法によりマイクロバンプのパターンニングが行われ、周知の成膜法を用いて金などのバンプを形成する。

(ステップ S 1 0 )

裏面にマイクロバンプが形成されたウェハは、次に個片化処理工程（S 1 0) に移される。この工程では、ダイシングソーを有した個片化処理モジュール 1 7 により、ウェハがチップ毎に切り分けられる。その際、非常に薄くなつたウェハは支持体に張り付いた状態でダイシングされるので、薄片化されたチップ生じやすいチッビングの問題を低減することができる。なお、このとき支持体が完全に切り離されないように、ダイシングを施す。

(ステップ S 1 1 )

ダイシングされて個片化されたチップは、支持体に固定された状態でテーピング処理モジュール 1 8に移送され、テーピング処理工程（S 1 1 ) が施される。テーピング処理工程では、個片化されたチップが支持体に固定された状態で、支持体が接着された面とは反対のチップの面に搬送用樹脂テープを接着する。なお、この樹脂テープは支持体に固定された全てのチップを同一テープで接着できる程度の面積を有し、同一支持体に固定されたチップは同一樹脂テープに固定されることになる。そして、テーピング処理モジュール 1 8では樹脂テープに接着されたチップから支持体を剥離する。

ところで、電極金属埋設処理モジュール 1 3、支持体形成処理モジュール 1 4 、薄片化処理モジュール 1 5、マイクロバンプ形成モジユール 1 6 . 個片化処理モジュール 1 7、テーピング処理モジュール 1 8は、それぞれ真空チャックを有する搬送装置により大気検査系モジュール 3 1に接続されている。大気検査系モジュール 3 1には光学顕微鏡や画像計測装置などが設置されており _a それらを用いて各モジュールで処理されたウェハやチップの状態を観察することにより各工程で生じた欠陥の有無を調べる。また、マイクロバンプ形成モジュール 1 6で形成されるマイクロバンプの段差なども大気検査系モジュール 3 1で調べることができ、検査結果により得られたこれらの情報は他のモジュールや装置にネットワークを介して提供される。

(ステップ S 1 2 )

次に、樹脂テープに接着された各チップは、洗浄モジュール 1 9に搬送され、洗浄された後、個片チップライブラリ処理工程（S 1 2 ) に移される。個片チップライブラリ処理工程（S 1 2 ) では、テープェクスパンドモジュール 2 0により樹脂テープをチップの配列方向に沿って、引き延ばし、個々のチップをハンドリングしやすくする。そして、チップセレクションモジュール 2 1で、ネットヮ —クで得られた情報を基に今までの工程で不良や欠陥と判断された部位を有するチップと、良品のチップとを選別し、良品チップのみピックアップするか、又は不良や欠陥と判断された部位を有するチップをピックアップする。このようにして、以降の工程に良品チップのみが処理されるようにする。

また、先に述べたように同一ウェハに異なるチップが形成されているので、良品チップの中で、チップの種類ごと（A , B , C , D毎）にチップを分別している。このとき、欠陥や不良と判断された部位を有するチップを以降の工程から排除することで、各種類毎のチップの数が同数でなくなってしまうことがありうるこのような場合、個片チップライブラリ処理モジュール 2 2では、予め異なるウェハで製造しておいたチップの中から足りなくなったチップを供給し、チップ種類ごとに良品チップの数を合わせる。その後、 K G D選別工程（S 2 ) により選別された良品チップと、図 1に示した 4種類のチップ A , B , C , Dに関する 4つのチップブロックデータの良品チップとがチップラィブラリモジュール 2 3 に送られる。チップライブラリモジュール 2 3には、例えば 4チップブロック毎に格納するか、又は 4種類のチップ A， B， C， Dを順番に配列するかしておき、その配列順番とチップの種類とを対応づける。そして、ネットワークを通じて、後段の処理を行う実行部に配列情報とチップの種類情報とを提供する。

(ステップ S 1 3 )

次に、チップライブラリモジュール 2 3で選別されたチップを、ベルヌ一イチャックなどを有した搬送装置により高精度ァライメント加圧モジュール 2 4に搬送し、チップ積層処理工程（S 1 3 ) を実行する。チップ積層処理工程では、チップの種類に応じて互いのバンプゃ電極が同一位置になるように、各チップを順次ァライメントし積層する。

なお、この高精度ァライメント加圧モジュール 2 4としては、例えば既存のフリップチップポンダーのように、電極やマイク口バンプ形成部分の位置を画像により取得し、接合される電極やマイクロバンプ同士が同じ位置になるようにァラィメントするものであって、露光装置に用いられるような高精度ァライメント機構を付加したものが利用可能である。

バンプ接合の方法としては、加熱加圧や超音波による金属接合、あるいは、 N CP (Non Conductive Paste)、 NCF (Non Conductive Film) , A C P (Anisotro pic Conductive Paste) , A C F (Anisotropic Conductive Film)などの非金属接続がある。金属接合されたチップは樹脂フィルイン装置 25に搬送され、樹脂フィルイン装置 25によりチップ間に樹脂を充填して積層されたチップを樹脂封止する。

(ステップ S 14)

最後に、樹脂封止されたチップは三次元実装半導体装置（3D— Ch i p) 口ーダ 5 1へ移送され、積層されたチップが本装置から出力される（S 14) 。なお、樹脂フィルイン装置 2 5は積層後にチップ間に樹脂を充填するものだけに限られず、 N C Pや AC Fによる非金属接続の場合にも使用される。この場合は、チップ同士の積層面に熱硬化エポキシ樹脂を塗布し、高精度ァライメント加圧モジュール 24で積層時に加熱加圧することにより、バンプ同士が接合されるところで、本実施の形態における半導体装置製造装置 1は、このような各実行部同士を搬送装置で接続しているので、製造方法によらず搬送装置の制御を調整することだけで対応可能な装置である。例えば、接合方法が変わっても対応可能である。

また、本発明の実施の形態における半導体装置製造装置 1では各モジュールおよび装置を搬送装置で接続するとともにそれらの間をネットワークで接続しているので、ネットワーク上で配信された製造工程を搬送装置の制御部が受信することができる。そして、チップの種類や製造工程に応じて、搬送装置を制御することで、各チップに的確な処理を与えることが可能となる。

なお、前述とは異なり、異なるウェハにそれぞれ異なるチップを形成し、各々のウェハから使用可能なチップを選択しながら、使用可能な異なるチップを三次元実装して製造する方法を採用することも可能である。そして、更に人手を介さず安いコス卜で製造が可能となる。

たとえば、不良チップがウェハの決まった位置で発生する場合やウェハー枚当たりの不良チップの発生確率が非常に低い場合は、一枚のウェハに同一チップを形成し、ウェハ毎に積層することが好ましい。このようにすることにより、タクトタイムが短くなり、製造コストを低減することができる。

[変形例 1 ]

そこで、上述した半導体装置製造装置 1において、 E D Aでの設計情報をネットワーク上から取得してそれぞれのウェハに形成されるチップがどのようなものかを検知し、各ウェハを相互に積層した後にチップ毎に切断しても積層チップが製造可能と判断される場合には、図 1の S 1から S 6までの工程が終了した時点で、それ以降の処理工程を図 4に示す工程に切り替えるようにしても良い。その際は、各モジュール、装置及び搬送手段を以下の工程となるように制御する。まず、ウェハを図 1に示す S 1から S 6まで同じように処理し、埋め込み電極が形成されたら、図 4に示す各工程を行う。

つぎに、図 1の S 9に示すマイク口バンプ処理工程と同じ工程であるマイク口バンプ処理工程 ( S 4 1 ) を行う。そのため、マイクロバンプ形成モジュール 1 6までウェハを搬送する。そして、先の説明のようにマイクロバンプを形成したら、ウェハを洗浄モジュール 1 9に搬送して洗浄し、洗浄後に高精度ァライメント加圧モジュール 2 4でウェハ同士を加圧接合する ( S 4 2 ) 。

その際、樹脂フィルイン装置 2 5により、接合されたウェハ同士の間を樹脂で充填することが好ましい。もしくは、接合ウェハを形成する前に、樹脂フィルィン装置 2 5に含まれる機能としてスプレコ一夕などにより樹脂を事前にコ一トしておく方法でもよい。

そして、 2枚のウェハを使って互いのマイクロバンプ同士を接合したら、真空検査系モジュール 3 0に搬送してマイクロバンプ同士の接合を確認し、接合が確認できたならば接合されたウェハを薄片化処理モジュール 1 5に搬送する。その後、接合されたウェハの少なくとも一方を薄片化処理モジュール 1 5でもって薄片化し（S 4 3 ) 、一方のウェハの裏面から埋め込み電極が露出したら、マイク口バンプ形成モジュール 1 6に搬送して露出した埋め込み電極にマイクロバンプを形成する（S 4 1 ) 。

また、それと同時に、新たなウェハを図 1の S 6の工程まで処理する。そして、新たなウェハをマイクロバンプ形成モジュール 1 6に搬送して、回路パターン形成面にマイクロバンプを形成する。次に、裏面から埋め込み電極が露出したウェハの積層体と、新たなウェハ同士とをそれぞれ洗浄し、洗浄後に高精度ァライメント加圧モジュール 2 4でウェハを積層して加圧接合する（S 4 2 ) 。その後、新たなウェハの裏面を薄片化する ( S 4 3 ) 。ただし、最後の積層時には、新たなウェハの裏面、または、最初に接合されたウェハであって埋め込み電極が露出していないウェハのどちらか一方を薄片化すればよい。そのときも、埋め込み電極が露出する程度に薄片化すれば良い。

そして、この工程を必要な積層数になるま'で、繰り返し行う。その後、個片化処理工程（S 4 4 ) を行う為に、個片化処理モジュール 1 7にウェハの積層体を搬送し、個片化して積層チップを取得する。そして、最後に、 3 Dチップローダ 5 1に搬送することで、三次元積層チップを出力することができる（S 4 5 ) 。特に、この製造方法では積層処理工程の回数と個片化処理工程の回数が少なくなるので、製造工数の低減が図れ、製造コスト低減を達成することができる。また，支持体を設けなくとも、必ず一方のウェハが厚い状態のままなので.，支持体を設けずに薄片化処理工程を実施できる。

[変形例 2 ]

ところで、このような製造方法以外にも図 1に示す工程と図 4に示す工程の中間の製造コストが得られる工程も採用可能となる。

例えば、ウェハー枚当たりの良品率が悪いか、又はウェハー枚当たりの良品率は悪くないが不良チップが発生する個所がウェハ毎に変わることが多い場合は、図 5に示す各工程を採用した製造方法で三次元実装半導体装置を製造するのが好ましい。

この製造方法では、図 1に示すマイクロバンプ処理工程（S 9 ) までは上述した製造方法と同様に行い、マイク口バンプ処理工程 ( S 9 ) に続いて図 5に示す一連の工程を実行する。すなわち、図 1の個片化処理工程（S 1 0 ) 以降の処理は行わずに図 5のウェハ分割工程（S 5 1 ) に進み、ウェハから数個のチップの集合体になるように、ウェハからチップクラス夕に分割する。このウェハ分割ェ程（S 5 1 ) では、ウェハから幾つかのチップが連なった状態（以下、「チップクラスタ」と言う）になるように切り出すときに、チップクラスタの外郭形状は、互いに積層するチップクラスタ同士で同じになるように切り出すことが好ましい。

また、チップクラスタをウェハから切り出すときには、互いに積層するチップクラスタ同士において、不良チップが同じ位置関係になるように切り出すことが好ましい。そのようにすると積層時に不良チップ同士が積層されるので、不良チップから成る積層チップのみを一括して廃棄することが可能となる。

このウェハ分割工程は、個片化処理モジュール 1 7で行われる。また、ウェハからチップクラスタに分割する際、どのように分割するかは個片化処理モジユール 1 7の制御を行う P Cで行う。その際には、ネットワーク上から取得された K G D情報や、真空検査系モジュール 3 0や大気検査系モジュール 3 1から取得された情報に基づいて、ウェハ毎に分割方法を決定する。

しかし、このような各処理モジュールや装置の集合体からなる製造装置では、実際設置される装匿に、高精度ァライメント加圧モジュール 2 4が装備されない場合もあり得る。したがって、積層を行うことを前提とした場合、積層を行うことによって実施が確実となる工程に関する事項については，高精度ァライメント加圧モジュール 2 4を制御する P Cで制御することが好ましい場合もある。このようにすることで、各処理モジュールや装置に使用されないプログラムを多く常駐させる必要が無くなるので、制御する P Cのリソースを確保しやすいというメリッ卜も有する。

次に、ウェハ分割工程 ( S 5 1 ) が終了したならば、得られたチップクラス夕はテーピング処理工程（S 5 2 ) へと移送される。このテーピング処理工程（S 5 2 ) は、図 1に示したテーピング処理工程（S 1 1 ) と同じで、分割されたゥェハをそのままテーピングし、チップクラスタから支持体を取り外す。

テーピングされたチップクラス夕はテープェクスパンドモジュール 2 0により取り外されるが、その際、チップクラスタがテープから取り外しやすくなるようにテープを引き延ばす。テープが引き延ばされた状態でチップクラスタを取り外し、チップライブラリモジュール 2 3にそれぞれのチップクラスタを収める（S 5 3 ) 。このとき、各チップクラスタは、積層するチップクラスタ同士がわかるようにチップライブラリに集積される。その後、高精度ァライメント加圧モジュール 2 4によりチップクラスタ同士を積層し、チップクラス夕に形成された各マイクロバンプ同士が接合される。そして、樹脂フィルイン装置 2 5によりチップクラス夕の間に樹脂を導入し、チップクラスタ積層工程（S 5 4 ) が終了する。

その後、再び個片化処理モジュール 1 7に積層されたチップクラス夕を搬送し、チップ毎に切り離す。このようにして切り離された積層チップは 3 D—チップローダ 5 1に搬送され、三次元実装されたチップが出力される。

図 5に示す工程を採用した製造方法では、図 1に示した製造方法よりも、チップを積層する積層工程の回数が少なくなる。また、不良チップ同士を積層させることにより、不良積層チップの除去が容易になる。その結果、良品チップと不良チップとが積層されてしまうのを避けることができ、不良チップと一緒に良品チップまでが除去されてしまう確率が低くなる。

ところで、先の述べたように、ウェハに形成されたチップの状態や不良チップの存在位置分布により、最適な製造方法が変わる。特に、三次元実装半導体装置 (積層チップ）を製造する際にはこのような問題が生じる。しかし、上述した半導体装置製造装置 1では、各処理モジュールや装置がネットワークと搬送手段とで互いに接続され、ネットワークを介して各処理モジュール、装置，搬送手段が決定された製造工程に応じて制御可能となっている。その結果、ウェハに形成されたチップの状態や不良チップの存在位置状況に応じて、的確な製造方法を採用できるというメリツトを有している。

なお、製造方法の決定は、上述したように高精度ァライメン卜加圧モジュール 2 4を制御するプロセッサ（P C ) で行われることが好ましい。高精度ァライメント加圧モジュール 2 4は、チップやウェハを含めたチップ集合体を積層する装置であり、他の用途に使用される可能性は無い。一方、他のモジュールや装置は他の用途に使用される可能性がある。そのため、チップ又はウェハやチップクラスタなどのチップの集合体の積層に必要な工程の選択を高精度ァライメント加圧モジュール 2 4のプロセッサ（P C ) で行わせることで、高精度ァライメント加圧モジュール 2 4のプロセッサ（P C ) を有効に活用することができる。

さらに、上記の半導体装置製造装置 1は以下のような特徴も有している。例え W

. 18 ば、図示されているもの以外の各処理モジュールも含めて、各処理モジュールは、メインチャンパ一と称する中央管理ユニットに繋がっており、このメインチヤンパーには真空検査系と大気検査系との 2つの検査ュニッ卜が存在する。真空検査系には、 S E M (走査型電子顕微鏡）、光学顕微鏡、 X線 · I R画像計測装置が装備されており、大気検査系には光学顕微鏡、画像計測装置が装備されている。そして、これらの検査ユニットを使い分けることにより、各処理工程の状況を必要に応じて確認することができる。

このように、検査系を中央に配置することで、各工程の各処理後にチップゃゥェハの検査を随時行うことができる。そのような検査を行い検査情報を他の工程で利用することにより、各工程で生じた欠陥や不良に応じて、チップ積層前に不良チップを排除することが可能となる。その結果、不良チップが不用意に積層されて、積層された他の良品チップとともに半導体装置（積層チップ）全体が不良となってしまう事態を防止することができる。なおこの検査系に採用される検査装匿としては、バンプの形状を検査する三次元形状測定装置、非破壊で貫通電極を検査できる X線又は赤外線検査装置、又はその表面状態を検査するための光学顕微鏡や電子顕微鏡などが挙げられる。

また、電極間のァライメント精度はく 0 , 5 υιι ( 3 σ ) を得ており、配線微細化に伴いチップ間の積層方法に常温接合も適用可能となる。この場合高精度ァライメント加圧モジュール 2 4に対して、表面活性化のための装置を新たに付加する必要がある。

更に、電極を再配線するための再配線層を本実施の形態の半導体装置製造装置 1に組み込むことで、各チップ間が直接接合されるようにしても良いし、反対にィン夕一ポーザーを介して各チップの電極が導通できるようにしてもよい。各処理モジュールや装置は、全て個別のプロセッサ（P C ) を備えた分散処理システムとなっている。勿論、全てのモジュールを 1つのホストコンピュータで一元管理する「中央制御システム」も有効であるが、ここではユーザの様々な要求に柔軟に対応できるシステムとして分散処理型を採用している。この場合、各モジュールゃ装置、ユニット間の情報交換は、プロトコルの共通化通信を行うことで対応できる。また、このように共通のプロトコルで通信可能となっているので、それぞれのモジュールや装置、ユニットが互いに認識し合い、選択できる工程に自由度を持たせることが可能となった。

更に、共通の搬送装置が取り付け可能となっており、各モジュールや装置、ュニット間の増設やレイアウト変更が容易に可能となっている。したがって、採用する工程に応じて、各モジュールや装置、ユニットの増設が簡単にできる。また、上述したメインチャンバ一に設置された真空検査系や大気検査系の各検査機器も、同じネットワーク上に接続されており、ここで得られた検査結果を E D A設計データにフィ一ドバックすることで、製造時に欠陥が出にくい回路レイアウトを設計できるという効果も期待できる。

更に分散処理システムとなっているので、各工程の中でタクトタイムが最も長い工程においては、そのモジュールを複数並列に接続することができる。その結果. スループットを向上させることができる。

さらに、処理工程においては、逐次ウェハが送られ、モジュール毎に処理が進められ、人手を介すことなく、高いスループットで最適な条件で処理が進められる。

なお、本装置はウェハレベルでの積層にもュニット搬送系等を交換することで容易に対応でき、また、上述の工程ではチップを選別するためにチップライプラリを利用したが、エキスパンドされたウェハリングから直接ダイボンダへ搭載することが可能であることはいうまでもない。

なお、本発明は個々のプロセスの最適化に関するものでなく、各工程製造装置を集約し、また時により検査工程を投入することで、高スループット、高歩留まりを実現するものである。

以上、説明したように本発明の実施の形態によれば、各モジュールや装置、ュニット毎に最適なウェハ処理が進行し、また良品チップは K G D選別工程により選別され、 E D A設計データから積層チップが自動で認識され、適宜最適な製造方法を選択することから、極めて高い効率で 3次元し S I を自動生成することができる。

また、各実行部のプロセッサ（P C ) 同士が共通のプロトコルで通信可能となつており、選択可能な工程に自由度を持たせることが可能となる。更に、共通の搬送装置が取り付け可能となっているので、各モジュールや装置、ユニット間の増設やレイアウト変更が容易に可能となっている。したがって、採用する工程に応じて、各モジュールや装置、ユニットの増設が簡単にできる。

また、本発明の実施の形態による製造方法によれば、使用マスクの枚数を増や. すことなく低価格な三次元実装半導体装置を提供することができる。産業上の利用の可能性

本発明の半導体製造装置は、半導体チップの三次元実装に使用することができる。また、本発明の半導体装置の製造方法は、半導体チップの実装を行う為に用いることができる。

Claims

請求の範囲

1 . 回路パターンが形成されたチップ又は前記チップの集合体に形成され、前記回路パターンと導通する前記チップの各々に形成された電極部分同士を接合する工程を少なくとも実行する半導体装置製造装置であって、

前記チップ又は前記チップの集合体の各チップの電極部分同士を接合する接合手段と、

前記接合手段と他の各工程を実行する実行手段との間に設けられ、前記チップ又は前記チップの集合体を搬送する搬送手段と、

前記チップ又は前記チップの集合体に応じて、前記接合手段を使用した工程を含む前記チップ又は前記チップの集合体を積層するための工程を決定する制御手段とを有し、

前記制御手段は、前記チップ又は前記チップの集合体に関する情報を取得し、前記決定された工程に応じた前記情報を前記搬送手段及び前記実行手段へと送信する。

2 . 請求項 1に記載の半導体装置製造装置であって、

前記実行手段は前記チップの集合体を切断する切断手段を少なくとも有し、前記制御手段は、前記切断手段に切断情報を提供する。

3 . 請求項 1に記載の半導体装置製造装置であって、

前記チップ又は前記チップの集合体に関する情報は、前記チップの設計情報又は前記チップの検査情報である。

4 . 請求項 3に記載の半導体装置製造装置であって、

前記設計情報又は前記検査情報を基に前記チップの選定を行う選定手段を備える。

5 . 請求項 1乃至 4にいずれか一項に記載の半導体装置製造装置であって、前記制御手段は、前記接合手段による接合を制御する制御手段を兼ねる。

6 . ウェハに形成されたチップを処理する半導体装置製造装置であって、少なくとも異なる複数の場所に配置され、前記ウェハ又は前記チップに施される処理を行う複数の実行部と、

前記実行部間に配置され、前記ウェハ又は前記チップを搬送する搬送手段と、前記実行部の各々に設けられた制御手段と、

前記制御手段間を共通プロトコルにより通信可能に接続するネットワークとを有する。

7 . 請求項 6に記載の半導体装置製造装置であって、

前記実行部は、共通の搬送手段が取り付け可能である。

8 , 回路パターンが形成されたチップ又は前記チップの集合体に形成され前記回路パターンと導通する前記チップの各々に形成された電極部分同士を接合する工程を有する半導体装置の製造方法であって、

前記チップ又は前記チップの集合体に関する情報を取得する工程と，前記チップ又は前記チップの集合体に関する情報に応じ.，少なくとも前記チップの集合体を切断する切断工程と前記チップ同士又は前記チップの集合体を接合する接合工程とを含む製造工程を決定する工程決定工程と、

前記工程決定工程で決定された製造工程に応じ、接合対象同士を加熱加圧することで前記電極部分同士を接合する接合工程と前記チップの集合体を切断する切断工程とを実行する実行工程と、からなる。

9 . 回路パターンが形成されたチップを積層して得られる半導体装置の製造方法であって、

積層される前記チップを同一ウェハにパターンニングする工程と、

前記ウェハを前記チップ毎に分割し、前記チップに形成された回路パターン毎に前記分割されたチップを分別する工程と、前記回路パターン毎に分別された前記チップを、所定の順番で積層する積層ェ程とを有する。