WO2004066370A1 - マスク、マスクの製造方法および半導体装置の製造方法 - Google Patents
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/20—Masks or mask blanks for imaging by charged particle beam [CPB] radiation, e.g. by electron beam; Preparation thereof
Definitions
- the present invention relates to a mask, a mask manufacturing method, and a semiconductor device manufacturing method. More specifically, the present invention relates to a mask for reducing displacement of a transfer pattern, a mask manufacturing method, and a semiconductor device manufacturing method.
- a transfer-type exposure method using a charged particle beam such as an electron beam or ion beam has attracted attention.
- a mask blank substrate on which the mask is based
- a thin S-molar region membrane with a thickness of about 10 nm to 10 m on the mask, which is transferred onto the membrane. It has a technology for arranging patterns to be formed.
- a mask that forms a transfer pattern by opening the membrane is called a stencil mask.
- a stencil mask For example, HC Pfeiffer, “Japanese Journal of Applied Physics (Jpn. J. App 1. Phy s) .) ", 34, p. 6658 (1995).
- a mask in which the transfer pattern is formed by a scatterer such as a metal thin film is called a scattering membrane mask.
- LR Harriott “Journal of Vacuum 'Science and' Technology” I. (J. Vac. Sci. Te cno l.) "B 15, p. 2130 (1997).
- the stencil mask is used for both the electron beam transfer exposure method (EPL: Electron_beam Projection Lit hog raphy) and the ion beam transfer exposure method (IPL: Ion—beam Projection on; Lit hog raphy).
- EPL Electron_beam Projection Lit hog raphy
- IPL Ion—beam Projection on; Lit hog raphy
- the scattering membrane mask cannot be used for IPL.
- the transfer type exposure method includes a method of reducing and projecting charged particles transmitted through a mask using an electron / ion optical system [SCALPEL (Scattering wi th Ang u1 ar: Limi tati on in Projection on E 1 ectr on— be am Lit hog raphy) and EB (Electron Be am) stepper, etc.) and a method of transferring onto a wafer approaching directly under the mask without using an electronic Z-ion optical system [: L EE PL (Low Energy Electron—beam Prox imi ty P rojection on L itograp hy)].
- SCALPEL Scattering wi th Ang u1 ar: Limi tati on in Projection on E 1 ectr on— be am Lit hog raphy
- EB Electro Be am
- FIG. 1A, FIG. IB, and FIG. 1C, and FIG. 2A, FIG. 2B, and FIG. 2C are schematic cross-sectional views showing an example of main steps of a method of manufacturing a stencil mask according to a conventional technique.
- boron is diffused on the surface of the SOI (Silicon—on—Insulator) wafer 101 by a diffusion method or an ion implantation method. Further, a silicon oxide film 102 is formed on the back surface.
- the SOI wafer 101 has a silicon layer 105 on a silicon wafer 103 via a silicon oxide film (buried oxide film) 104. Although not shown, the silicon oxide film 102 is etched.
- the silicon wafer 103 is etched from the back side of the SOI wafer 101. This etching is performed using the silicon oxide film 102 as a mask until it reaches the buried oxide film 104. Since the etching rates of silicon and silicon oxide are different by several orders of magnitude or more, the silicon wafer 103 is selectively etched with respect to the buried oxide film 104 and the silicon oxide film 102. Etching stops at the buried oxide film 104.
- a portion of the buried oxide film 104 exposed by etching of the silicon wafer 103 is removed.
- a membrane (thin film region) 106 made of silicon is formed.
- the part that separates the membrane 106 The silicon wafer 103 becomes a beam 107.
- Beam 107 is used as a support for membrane 106.
- the buried oxide film 104 is removed by, for example, wet etching using hydrofluoric acid.
- the silicon oxide film 102 is also removed by this etching.
- the membrane 106 and the beam 103 are not formed near the edge of the Si wafer 101, and the silicon wafer remaining in this portion is used as a mask support frame.
- a resist 108 is applied on the silicon layer 105 including the membrane 106.
- the mask blanks coated with the resist 108 are fixed on an electron beam lithography machine and drawn on the resist 108.
- the mask blanks are fixed to the electron beam lithography machine by the mask holding method used in the electron beam lithography machine, for example, a mechanical clamp, a vacuum chuck, or an electrostatic chuck. Side) is facing up.
- the silicon layer 105 is etched using the resist 108 as a mask to form holes 109 in a transfer pattern.
- the stencil mask 110 is formed by removing the resist 108.
- the formed stencil mask 110 is fixed to the exposure apparatus so that the beam 107 and the support frame side face upward and the membrane 106 faces the lower face side during exposure.
- the charged particles are irradiated from the back surface side (beam 107 side) of the stencil mask 110, and the pattern is transferred to the entire wafer by the charged particles passing through the holes 109.
- a 1: 1 exposure apparatus such as LE EPL
- Figure 1A, Figure IB and Figure 1C and Figure 2A, Figure 2B and Figure 2C use SOI wafers as mask blanks.
- diamond diamond-like carbon (DLC: D i amond L i ke Carb on), silicon carbide (SiC), silicon nitride (SiN), amorphous silicon
- SiC silicon carbide
- SiN silicon nitride
- amorphous silicon It is also possible to form a mask blank by forming a film of silicon or other crystalline silicon.
- the buried oxide film 104 of the SOI wafer functions as a backside etching blocking layer. It is, but by the etching process and the membrane material, blocking layer (2 except S I_ ⁇ ) unnecessary or if another material may be desirable.
- FIG. 3 is a schematic plan view showing an example of the stencil mask.
- the membrane 106 divided by the beam 107 is placed in the center of the silicon wafer 103 (support frame), and the membrane is used to secure the mechanical strength of the mask. 106 is divided into small areas. Each subregion is supported by beams 107. Note that the thick beam 107a differs from the beam 107 only in width, and the cross-sectional structure is the same as the beam 107.
- FIG. 4 is an enlarged perspective view of a part (A) of FIG.
- FIG. 5 is an enlarged view of the membrane 106 of FIGS. 3 and 4.
- a transparent portion 109 is formed on the membrane 106 in a predetermined pattern. The charged particles pass through the transmission part 109.
- a portion S between the dotted line and the beam 107 shown in FIG. 5 is also called a force, and usually no pattern is formed.
- the most important factor in the positional accuracy of the mask is the internal stress of the membrane.
- the free standing membrane is kept in tensile stress. Under compressive stress conditions, the membrane may flex or wrinkle.
- device patterns generally have large densities, mask patterns are displaced because sparse areas pull dense areas.
- FIG. 6 is a graph showing the relationship between the internal stress of the membrane applied to the formed mask and the maximum displacement.
- the horizontal axis shows the internal stress (MS) of the membrane and the vertical axis shows the maximum displacement (D max ).
- MS internal stress
- D max maximum displacement
- SOI wafers are often selected as stencil mask materials. Since the SOI wafer has a laminated structure of a silicon layer, a silicon oxide film (buried oxide film) and a substrate, the silicon layer can be made into a membrane by deeply etching the wafer from the substrate side.
- the initial internal stress of the silicon layer of the SOI wafer depends on the specifications of the wafer and the manufacturing method, and is not always an ideal value. Fortunately, it is necessary to adjust the stress. Fortunately, silicon is known to be able to control its internal stress by introducing boron, phosphorus, etc. with a small atomic radius. Therefore, it can be said that controlling the internal stress by introducing impurities is one of the most important technologies in the mask manufacturing process.
- a silicon active layer is formed by introducing boron into one surface of a silicon substrate by a thermal diffusion method or an ion implantation method, a predetermined etching is performed on a supporting silicon portion to form a support, and an active gas is formed. Heat (anneal) the silicon active layer in an atmosphere.
- the diffusion method has a problem that the process time is long and the impurity concentration in the mask surface and in the direction of the membrane thickness is low. In particular, when the membrane thickness is 2 m or more, the non-uniformity of the impurity concentration becomes remarkable. Since the impurity concentration and the induced internal stress are in a substantially proportional relationship, the non-uniformity of the impurity concentration is directly linked to the non-uniformity of the internal stress.
- the impurity concentration distribution has a steep peak in the film thickness direction, and it is not clear that the concentration distribution is flattened by annealing. Therefore, trial-and-error process optimization is indispensable to determine the optimal process conditions, and it took time to optimize the process. Further, there is a problem that impurities implanted during the annealing process are desorbed by surface force and impurities near the surface are reduced.
- the present invention has been made in view of the above circumstances, and has as its object to control the internal stress of a thin film constituting a mask to a desired value and reduce the displacement of a transfer pattern, and a method of manufacturing a mask. And a method for manufacturing a semiconductor device.
- the method for manufacturing a mask according to the present invention is a method for manufacturing a mask having a thin film in which a transmitting portion and a blocking portion of charged particles are formed in a predetermined transfer pattern.
- the thin film into which the impurities are introduced is heated.
- impurities are introduced into the thin film
- the thin film into which the impurities are introduced is heated.
- the concentration distribution of the introduced impurities becomes substantially constant at least in the film thickness direction by the heating.
- the mask of the present invention includes a thin film having one surface irradiated with charged particles, a transmitting portion and a blocking portion for charged particles formed on the thin film by a predetermined transfer pattern, and a blocking portion on one surface. And a thin film support formed in the portion.
- impurities are introduced into the thin film so as to control the internal stress.
- at least one desorption preventing film is formed so as to suppress the desorption of impurities from the surface of the thin film.
- the internal stress of the thin film is suppressed by introducing impurities into the thin film.
- a desorption preventing film is formed on the back surface of the surface on which the thin film support is formed. As a result, desorption of impurities from the surface of the thin film during heating is suppressed.
- the method of manufacturing a semiconductor device according to the present invention described above is a method of manufacturing a semiconductor device having a step of exposing charged particles on a photosensitive surface via a mask, wherein the mask includes a step of exposing the charged particles to a predetermined transfer pattern. It is formed of a thin film on which a transmitting portion and a blocking portion are formed, and a thin film support formed on one surface of the thin film.
- the thin film is doped with impurities so as to reduce the influence of the internal stress on the transfer pattern, and is removed so as to suppress desorption of impurities from the thin film surface during heating on the other surface of the thin film. An anti-separation film is formed.
- the photosensitive surface is exposed to charged particles through the mask.
- a thin film having a charged particle transmitting portion and a blocking portion formed in a predetermined pattern is provided.
- FIG. 1A, FIG. IB, and FIG. 1C are schematic cross-sectional views showing a part of the manufacturing process of the stencil mask.
- 2A, 2B, and 2C are schematic cross-sectional views showing a part of a stencil mask manufacturing process.
- FIG. 3 is a plan view showing an example of the stencil mask.
- FIG. 4 is a perspective view of a part of FIG.
- FIG. 5 is an enlarged perspective view of one of the membranes of FIGS. 3 and 4.
- FIG. 6 is a graph showing an example of the relationship between the internal stress of the membrane and the maximum displacement.
- FIG. 7 shows a flowchart of a method for manufacturing a mask according to the present invention.
- FIG. 8 is a graph showing the relationship between the impurity density in the thin film according to the present invention and the position from the surface.
- 9A and 9B show a flow of a mask manufacturing process according to the embodiment of the present invention and its modification.
- FIG. 10 is a graph showing the relationship between the internal stress and the impurity density in the thin film according to the embodiment of the present invention.
- FIG. 11 is a graph showing the relationship between the impurity density in the Si wafer and the position from the surface according to the example of the present invention.
- the mask of the present invention is a mask manufactured by using the mask manufacturing method of the present invention.
- the semiconductor manufacturing method of the present invention is a step of exposing using a mask manufactured by using the mask manufacturing method of the present invention. Of semiconductor devices including Manufacturing method.
- FIG. 7 is a flow chart showing the main steps of the mask production of this embodiment.
- a silicon oxide film (buried oxide film) and a silicon layer (thin film) are formed on a silicon wafer (substrate).
- the SOI wafer as a mask blank, in order to measure the initial internal stress, for example, the warpage of the wafer is measured by a capacitance sensor (ST1).
- ion implantation is performed using boron or phosphorus as an impurity (ST 2).
- the ion source is assumed to be the standard one for each ion implanter, the acceleration voltage is 10 to 500 keV, and the incident angle is 0 to 0, depending on the target internal stress and thin film thickness. 30 °, the azimuth is arbitrary, the dose is 1 ⁇ 10i2 to 1017 atoms / cm 2, and the implantation concentration is 1 ⁇ 10i7 to 1021 at omsZcms.
- wet cleaning is performed by a usual method (ST3) and annealing is performed (ST4).
- the annealing is performed, for example, in a dry diffusion atmosphere in a barrel type diffusion furnace at 1000 to 1300 ° C for 1 to 180 minutes to obtain a surface oxide film thickness of: ⁇ 100 nm.
- the wafer is warped again after annealing (ST 5).
- the internal stress can be determined by a bulge method, a measurement of the warpage of the mask substrate by a capacitance sensor, a laser interferometer, a length measuring device, or the like.
- the impurity concentration distribution can be obtained by elemental analysis such as secondary ion mass spectrometry, or electrical characteristic analysis such as spreading resistance measurement.
- the substrate is removed into a predetermined pattern by etching or the like, as in the conventional method shown in FIGS. 1A, IB and 1C, and FIGS. 2A, 2B and 2C.
- a support consisting of
- impurities are introduced
- a resist film is applied on the sealed thin film, a predetermined transfer pattern is formed in a transmission portion forming region of the membrane, and a stencil mask having a transmission portion and a blocking portion is formed.
- variable parameters of the impurity introduction step or the heating step in steps ST2 and ST4 for example, TCAD (Technology Computer Aid d De sign) simulation, etc.
- Optimum conditions can also be calculated.
- a mask is manufactured based on the obtained optimum conditions.
- Table 1 is a table showing one example of parameters in the ion implantation step according to the present embodiment.
- the standard of the wafer such as the silicon layer, the buried oxide film, the substrate thickness h s , h b , h sub and the substrate resistivity p is determined by the wafer used, so there is no room for changing the conditions.
- the heating and cooling rates of the annealing furnace d T X) d T 2 , and the incident angles ⁇ and (/> ) of the ion implantation basically follow the standard recipes of the equipment. May be.
- impurity introduction and in the state where the detachment preventing film is formed You can also do an anneal.
- the desorption preventing film include a film having a smaller impurity diffusion coefficient than a thin film.
- a surface oxide film was formed on the silicon layer, and ion implantation was performed under the same conditions while changing the thickness of the surface oxide film.
- FIG. 8 is a graph showing the impurity concentration distribution after annealing according to the present embodiment.
- the vertical axis shows the impurity (boron) concentration distribution (BD)
- the horizontal axis shows the position from the thin film surface (P)
- the concentration distribution when the surface oxide film thickness is 2 mm is shown by a broken line.
- the solid line shows the concentration distribution at 5 mm.
- the thickness of the surface oxide film is 2 mm
- the thickness of the surface oxide film is not sufficient, and boron added as an impurity is desorbed and the concentration decreases near the surface.
- Such non-uniformity in the concentration distribution may cause non-uniform stress in the vertical direction of the thin film, and may degrade the mask accuracy.
- the surface oxide film thickness is 5 mm, no decrease in impurity concentration near the surface is observed, and a concentration distribution with extremely high flatness is obtained.
- the optimum thickness of the desorption preventing film varies depending on the material of the underlying thin film and the annealing conditions. After the annealing, the desorption preventing film may be removed in a later step, if necessary.
- the surface oxide film is removed at the same time.
- the diffusion coefficient of boron in silicon oxide is much smaller than that in silicon, desorption of boron added by the surface oxide film can be suppressed.
- boron atoms confined in a silicon layer sandwiched between a buried oxide film and a relatively thick surface oxide film must be stabilized with a uniform concentration distribution in the film thickness direction by annealing. Can be. Similar effects can be obtained by forming a material other than an oxide film, such as boron, whose impurity diffusion coefficient is smaller than that of a thin film on the outermost layer side.
- the SOI wafer is used as a substrate and a thin film, and boron is used as an impurity.
- the substrate may be one that satisfies a diameter of 100 to 300 mm and a thickness of 100 to 10,000 / m mainly composed of silicon.
- the thin film may be a thin film having a thickness of 10 nm to 10 m, for example, formed of silicon, silicon carbide, silicon nitride, diamond, or DLC.
- the impurity to be implanted for example, boron, nitrogen, oxygen, aluminum, phosphorus, gallium, arsenic, or indium can be used.
- a process of manufacturing a mask after performing test processing will be described.
- the step of performing the above-described steps ST1 to ST4 using a test substrate in the same manner as an actual mask is referred to as a test processing step, and steps ST5 and ST6 are referred to as measurement steps.
- an SOI wafer was used as a mask blank, but a diamond thin film or the like formed on a silicon substrate by a chemical vapor deposition (CVD) method was used. Is also good.
- CVD chemical vapor deposition
- FIG. 9A is a flowchart illustrating an example of the test processing process.
- Steps ST1 to ST4 in FIG. 7 are performed to perform test processing (ST11). ).
- a measurement process is performed to measure the impurity concentration distribution of the test mask and the internal stress of the membrane subjected to ion implantation and annealing under a plurality of conditions.
- FIG. 9B is a flowchart showing another example of the step of performing the test processing.
- condition optimization by TCAD simulation is performed (ST23).
- test processing (ST21) and measurement (ST22) are performed based on the obtained conditions.
- step ST24 After confirming whether the condition obtained in step ST23 and the result obtained in step ST22 match (ST24), an actual mask is created under the matching condition (ST26). In step ST24, if they do not match, change the parameters and calculate again until they match, or repeat test machining and measurement. Also, the membrane thickness and the target internal stress value changed. If it does, perform the simulation again and make further adjustments (ST25).
- a wafer-specific standard and a standard recipe of an apparatus shown in Table 1 are set as the specific parameters. Excluding these parameters, the parameters that fixed the optimal conditions for the four parameters of dose (D), acceleration voltage (E k ), anneal temperature (T a ), and anneal time (t a ) and the desired internal stress Calculate based on the value of. Then, test processing and measurement are performed based on the calculated optimum conditions.
- the simulation values are compared with the experimental results. If not enough match is obtained, adjust the parameters used overnight to improve the simulation. Once the simulation method is established, the actual machining conditions can be determined using only the TCAD simulation.
- FIG. 10 is a graph showing the relationship between the impurity concentration and the induced internal stress according to the present embodiment.
- the vertical axis represents the internal stress (I S), and the horizontal axis represents the impurity concentration (D).
- the relationship between the impurity concentration and the internal stress as shown in FIG. 10 can be obtained by the above measurement process, whereby the optimum concentration can be estimated from the target value of the internal stress. By combining these with the results of the test machining, the actual machining can be performed without repeatedly setting the conditions.
- condition optimization up to mask manufacturing can be shortened by optimizing conditions by TCAD simulation. Also, if the membrane thickness and target internal stress values are changed, the process can be changed very quickly, without the need for time and money, since the simulation is only repeated.
- FIG. 11 is a graph showing the impurity concentration distribution according to the present example.
- the vertical axis shows the impurity (boron) density (BD), the horizontal axis shows the position from the surface (P), and the left side of the graph shows the silicon layer (S i L), buried oxide film (BOXL) and substrate (Sub). ing.
- the impurity density before annealing is shown by a solid line, and the impurity density after annealing is shown by a broken line.
- the impurity (boron) dose was 1.4 ⁇ 10i5 atoms / cm2, and the anneal was introduced into the thin film at 150 ° C for 150 minutes at 150 ° C.
- the distribution of impurities in the thin film before annealing has a steep peak near the surface of the film, and the density of impurities in the thin film decreases as the distance from the surface increases.
- the size and position of this peak depends on the accelerating voltage at the time of introduction.
- the impurity density in the thin film after annealing becomes almost constant in the film thickness direction as shown by the broken line. In the buried oxide film, diffusion is slower than in the silicon layer, so that impurities are segregated at the interface with the adjacent layer, and the density does not become constant.
- the above-described desorption preventing film is preferably formed on the surface of the thin film.
- the present embodiment by introducing impurities into the thin film, the internal stress in the thin film is reduced. Is controlled, and the thin film into which the impurities are introduced is heated. As a result, the impurity concentration distribution in the film thickness direction becomes uniform, and the stress in the film thickness direction can be made uniform.
- a desorption preventing film is formed on the surface of the thin film and annealing is performed.
- the desorption of impurities from the surface of the thin film is suppressed, the impurity concentration distribution in the film thickness direction becomes uniform even near the surface, and the stress in the film thickness direction can be reduced.
- accurate internal stress control can be performed, the time for stress adjustment and process optimization can be reduced, and productivity can be improved.
- the time for optimizing the process is reduced, and the mask can be manufactured quickly.
- the optimum heating condition and the optimum introduction condition are calculated, and the mask is created under those conditions. From the results, the internal stress of the thin film formed under the above-mentioned optimum conditions can be estimated.
- the stencil mask has been described. However, a similar effect can be expected for a scattering membrane mask.
- the present invention is not limited to the above embodiment.
- the thin film can be changed to the above-mentioned materials, composites thereof, or composites thereof with a metal.
- a mask in which internal stress is suppressed and pattern displacement is reduced can be manufactured.
- the mask of the present invention by using the mask of the present invention, the displacement of the pattern due to the internal stress is reduced, and the transfer closer to the design value can be performed.
- the mask and the mask manufacturing method of the present invention are applicable to transfer type exposure using charged particles.
- the method for manufacturing a semiconductor device of the present invention is applicable to the manufacture of semiconductor elements such as ICs and LSIs and semiconductor elements in liquid crystal display devices.
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Abstract
マスクを構成する薄膜の内部応力を所望の値に制御し、転写パターンの変位を低減するマスク、マスクの製造方法および半導体装置の製造方法を提供する。基板の一方の表面に少なくとも1層の薄膜を形成し、薄膜の内部応力が転写パターンに与える影響を低減するように薄膜に不純物を導入し(ST2)、導入された不純物の濃度分布を薄膜の少なくとも膜厚方向で一定にするように薄膜を加熱し(ST4)、基板の他方の表面から少なくとも透過部に相当する部分を除去し、基板を薄膜の支持体に加工する。その後、不純物が導入され加熱された薄膜に荷電粒子の透過部を形成し、前記転写パターンに沿った透過部と遮断部とを形成する。
Description
明 細 書 マスク、 マスクの製造方法および半導体装置の製造方法 技術分野
本発明は、 マスク、 マスク製造方法および半導体装置の製造方法に関する。 詳 しくは、 転写パターンの変位を低減するマスク、 マスク製造方法および半導体装 置の製造方法にかかるものである。
背景技術
フォトリソグラフィに代わる次世代の露光技術として、 電子線やイオンビーム という荷電粒子線を用いた転写型露光方法が注目されている。 これらは、 マスク ブランクス (マスクのもとになる基板) を裏面から深くエッチングして、 マスク 上に厚さおよそ 10 nmから 10 mの薄 S莫領域 (メンプレン) を形成し、 その メンブレン上に転写すべきパターンを配置する技術を有する。
転写パターンをメンブレンの開口により形成するマスクがステンシルマスクと 呼ばれ、 たとえば、 H. C. ファイファー (H. C. P f e i f f e r), 「ジャ パニーズ ·ジャーナル ·ォブ ·アプライド ·フィジックス (J pn. J. App 1. Phy s.)」 34, p. 6658 (1995) に記載されている。 また、 転 写パ夕一ンを金属薄膜等の散乱体で形成するマスクが散乱メンブレンマスクと呼 ばれ、たとえば、 L. R.ハリオット (L. R. Ha r r i o t t), 「ジャーナル · ォブ'バキューム 'サイエンス ·アンド 'テクノロジ一 (J. Vac. S c i . Te c hno l.)」 B 15, p. 2130 (1997) に記載されている。 ステ ンシルマスクは電子線転写露光法 (EPL : E l e c t r on_b e am P r o j e c t i o n L i t hog r aphy) とイオンビーム転写露光法 ( I P L : I on— be am P r o j e c t i on ; L i t hog r aphy) の両 方に用いられるが、 散乱メンブレンマスクを I PLに用いることはできない。
転写型露光方法には、 マスクを透過した荷電粒子を電子/イオン光学系により 縮小投影する方法 〔SCALPEL (S c a t t e r i ng wi t h Ang u 1 a r : L imi t a t i on i n P r o j e c t i on E 1 e c t r on— be am L i t hog r aphy) および EB (E l e c t r o n Be am) ステッパーなど〕 と、 マスク直下に接近させたウェハーに電子 Zィォ ン光学系を介さずに転写する方法 〔: L EE PL (Low Ene r gy E l e c t r on— b e am P r ox imi t y P r o j e c t i on L i t o g r a p hy)〕 が挙げられる。
図 1A、 図 IBおよび図 1C並びに図 2 A、 図 2Bおよび図 2Cは、従来の技術 にかかるステンシルマスクの製造方法の主要な工程の一例を示す概略断面図であ る。
図 1Aに示すように、 SO I (S i l i c on— on— I n s u l a t o r) ウェハ一 101の表面にホウ素を拡散法あるいはイオン打ち込み法などにより拡 散する。 また、 裏面にシリコン酸化膜 102を形成する。 SO Iウェハー 101 はシリコンウェハ一 103上にシリコン酸化膜 (埋め込み酸化膜) 104を介し てシリコン層 105を有する。 図示は省略されるが、 シリコン酸化膜 102がェ ツチングされる。
次に、 図 1Bに示すように、 SO Iウェハー 101の裏面側からシリコンゥェ ハー 103にエッチングを行う。 このエッチングは、 シリコン酸化膜 102をマ スクとして、 埋め込み酸化膜 104に達するまで行う。 シリコンと酸化シリコン のエッチング速度は数桁以上異なるため、 埋め込み酸化膜 104およびシリコン 酸化膜 102に対して選択的にシリコンウェハ一 103がエッチングされる。 ェ ツチングは埋め込み酸化膜 104で停止する。
次に、 図 1Cに示すように、 シリコンウェハ一 103のエッチングにより露出 した部分の埋め込み酸化膜 104を除去する。 これにより、 シリコンからなるメ ンブレン (薄膜領域) 106が形成される。 メンブレン 106を区分する部分の
シリコンウェハー 103は梁 107となる。 梁 107はメンブレン 106の支持 体として用いられる。 埋め込み酸ィ匕膜 104は、 たとえばフッ化水素酸を用いた ゥエツトエッチングにより除去される。 また、 このエッチングにより、 シリコン 酸化膜 102も除去される。 図示は省略されているが、 S〇 Iウェハー 101の 縁近傍にはメンブレン 106や梁 103が形成されず、 この部分に残るシリコン ウェハーはマスクの支持枠として用いられる。
次に、 図 2Aに示すように、 メンブレン 106を含むシリコン層 105上にレ ジスト 108を塗布する。
次に、 図 2Bに示すように、 レジスト 108が塗布されたマスクブランクスを 電子線描画機に固定してレジスト 108に描画する。 マスクブランクスは電子線 描画機で採用されているマスク保持方法、 たとえば機械式クランプ、 真空チヤッ クあるいは静電チャック等により電子線描画機に固定されるが、 いずれの場合も マスクブランクス表面 (レジスト 108側) が上を向いた状態になる。
次に図 2Cに示すように、 レジスト 108をマスクとしてシリコン層 105に エッチングを行い、 転写パターンで孔 109を形成する。 その後、 レジスト 10 8を除去することにより、 ステンシルマスク 110が形成される。 形成されたス テンシルマスク 110は、 露光時に梁 107や支持枠側が上となり、 メンブレン 106が下面側となるように露光装置に固定される。
荷電粒子はステンシルマスク 110の裏面側 (梁 107側) から照射され、 孔 109を透過する荷電粒子によりウェハ一にパターンが転写される。 特に、 LE E PLのような等倍露光装置では、 メンブレン 106とウェハ一とを接近させる 必要があり、 メンブレン 106は必然的に下面側となる。
図 1A、 図 IBおよび図 1C並びに図 2 A、 図 2Bおよび図 2 Cは SO Iウェハ 一をマスクブランクスとしているが、 他にもシリコンなどのウェハー上にダイヤ モンド、 ダイヤモンドライクカーボン (DLC: D i amond L i ke C a r b on)、 炭化シリコン (S i C)、 窒化シリコン (S i N)、 アモルファスシ
リコン、 他結晶シリコンなどを成膜してマスクブランクスとすることも可能であ る。 また、 図 1 A、 図 I Bおよび図 1 C並びに図 2 A、 図 2 Bおよび図 2 Cのフロ —では S O Iウェハ一の埋め込み酸ィ匕膜 1 0 4が裏面エッチングの阻止層として 機能しているが、 エッチングプロセスやメンブレン材料によっては、 阻止層が不 要な場合や別の物質 (S i〇2 以外) が望ましい場合もある。
図 3はステンシルマスクの一例を示す概略平面図である。 図 3に示すように、 梁 1 0 7によって区分されたメンブレン 1 0 6が、 シリコンウェハ一 1 0 3 (支 持枠) の中央部に配置され、 マスクの機械的強度を確保するため、 メンブレン 1 0 6は小さい領域に区切られている。 各小領域は梁 1 0 7によって支持されてい る。 なお、 太い梁 1 0 7 aは梁 1 0 7と幅のみ異なり、 断面構造は梁 1 0 7と共 通する。
図 4は図 3の一部 (A) を拡大した斜視図である。 また、 図 5は図 3および図 4のメンブレン 1 0 6の拡大図である。 図 5に示すように、 メンブレン 1 0 6に は所定のパターンで透過部 1 0 9が形成されている。 荷電粒子は透過部 1 0 9を 透過する。 なお、 図 5に示す点線と梁 1 0 7との間の部分 Sはス力一トとも呼ば れ、 通常はパターンが形成されない。
マスクの位置精度において最も重要なのはメンブレンの内部応力である。 自立 したメンブレンは引っ張り応力状態に保たれている。 圧縮応力状態においては、 メンブレンが撓んだり、 しわがよることもある。 しかし、 デバイスパターンには —般に大きな粗密が存在するので、 疎な領域が密な領域を引っ張るためにマスク パターンが変位する。
図 6は形成されたマスクにかかるメンブレンの内部応力と最大変位との関係を 示すグラフである。 マスクの l mm角のシリコンメンブレン (厚さ 6 0 0 nm) に含まれるある典型的なデバイスパターンに対し、 横軸にメンブレンの内部応力 (M S ) , 縦軸に最大変位 (Dm a x ) を示した。 図 6に示すように、 内部応力が 小さいほど位置精度が高くなることがわかる。
しかし、 内部応力をあまりにも低い値に制御しょうとすると、 制御プロセスの 小さな変動によって、 メンブレンが圧縮応力状態に転換してしまい、 マスクが形 成できない可能性がある。 以上の検討から、 内部応力としては I M P a以上の値 が望ましいことがわかる。
一方、 図 1 A、 図 I Bおよび図 1 C並びに図 2A、 図 2 Bおよび図 2 Cに示した ように、 高度な成膜技術を必要とせずに高品質のメンブレンが得られるという利 点から、 S O Iウェハーがステンシルマスクの材料に選ばれることが多い。 S O Iウェハーは、 シリコン層、 シリコン酸化膜 (埋め込み酸化膜) および基板の積 層構造を有しているので、基板側からウェハーを深くエッチングすることにより、 シリコン層をメンブレンにすることができる。
S O Iウェハ一のシリコン層の初期内部応力は、 ウェハ一の仕様や製造方法に より異なり、 理想的な値になっているとは限らない。 そこで、 応力調整が必要に なるのだが、 幸いなことに、 シリコンは原子半径の小さなホウ素やリンなどを導 入することにより、 その内部応力を制御可能なことが知られている。 そのため、 不純物導入による内部応力制御はマスク製造プロセスの最も重要な技術の一つで あると言える。
不純物導入には複数の方法が知られている。 ステンシルマスク開発の初期 (1 9 8 0年代前半) には固相 Z気相拡散法が用いられていた。 また、 半導体プロセ スの進化と同期して、 イオン打ち込みも応用されるようになっている。 一般的に 不純物導入は図 1 Aに示す薄膜を形成した後に基板を加工する前に行われる。 従来の不純物導入による転写用マスクおよびマスクブランクスの製造方法とし ては、 日本特許出願公開特開 2 0 0 0 - 2 0 6 6 7 5号公報に記載の方法が知ら れている。 具体的には、 シリコン基板の片面に熱拡散法またはイオン注入法によ りホウ素を導入してシリコン活性層を形成し、 支持シリコン部に所定のエツチン グを行って支柱を形成し、 活性ガス雰囲気下においてシリコン活性層を加熱 (ァ ニール) 処理する。
しかしながら、 拡散法においては、 プロセス時間が長く、 また、 マスク面内お よびメンブレン膜厚方向に関する不純物濃度の均一性が低いという問題点があつ た。 特にメンブレン膜厚が 2 m以上の場合、 不純物濃度の不均一性は顕著にな る。 不純物濃度と誘起される内部応力とはほぼ比例の関係にあるので、 この不純 物濃度の不均一性は内部応力の不均一に直結する。
一方、 イオン打ち込みにおいては、 不純物濃度分布が膜厚方向に急峻なピーク を有し、 ァニールによる濃度分布の平坦化が明らかではない。 そのため、 最適な プロセス条件を決定するためには試行錯誤的なプロセス最適化が必須であり、 最 適ィ匕に時間を要していた。 さらに、 ァニールの過程で打ち込まれた不純物が表面 力 脱離して表面付近の不純物が低下してしまうという問題点があった。
発明の開示
本発明は、 かかる事情に鑑みてなされたものであり、 その目的は、 マスクを構 成する薄膜の内部応力を所望の値に制御し、 転写パターンの変位を低減するマス ク、 マスクの製造方法および半導体装置の製造方法を提供することにある。 上記目的を達成するために、 上記の本発明のマスクの製造方法は、 荷電粒子の 透過部と遮断部とが所定の転写パターンに形成された薄膜を有するマスクの製造 方法であって、 基板の一方の表面に少なくとも 1層の薄膜を形成する工程と、 薄 膜の内部応力が転写パターンに与える影響を低減するように薄膜に不純物を導入 する工程と、 導入された不純物の濃度分布を薄膜の少なくとも膜厚方向で一定に するように薄膜を加熱する工程と、 基板の他方の表面から少なくとも透過部に相 当する部分を除去して、 基板を薄膜の支持体に加工する工程と、 不純物が導入さ れ加熱された薄膜に荷電粒子の透過部を形成し、 転写パターンに沿つた透過部と 遮断部とを形成する工程とを有する。
上記の本発明のマスクの製造方法においては、 基板の一方の表面に少なくとも 1層の薄膜を形成し、 薄膜に不純物を導入し、 不純物が導入された薄膜を加熱す る。 ここで、 不純物の導入により、 薄膜の内部応力による転写パターンの変位を
低減される。 さらに、 加熱により、 導入された不純物の濃度分布を薄膜の少なく とも膜厚方向でほぼ一定になる。
次に、 基板の他方の表面から少なくとも透過部に相当する部分を除去し、 基板 を薄膜の支持体を形成する。
次に、 不純物が導入され加熱された薄膜に荷電粒子の透過部および遮断部を形 成する。
上記の本発明のマスクは、 一方の表面に荷電粒子が照射される薄膜と、 薄膜に 所定の転写パ夕一ンで形成された荷電粒子の透過部および遮断部と、 一方の表面 上の遮断部に形成された薄膜の支持体とを有する。 ここで、 薄膜には、 内部応力 を制御するように不純物が導入されている。 さらに、 薄膜の他方の表面に、 薄膜 の表面から不純物が脱離することを抑制するように脱離防止膜が少なくとも 1層 形成されている。
上記の本発明のマスクにおいては、 薄膜に不純物が導入されることにより、 薄 膜の内部応力が抑制される。一方、薄膜の支持体が形成されている面の裏面には、 脱離防止膜が形成されている。 その結果、 加熱中に薄膜の表面から不純物が脱離 することを抑制する。
上記の本発明の半導体装置の製造方法は、 感光面にマスクを介して荷電粒子を 露光する工程を有する半導体装置の製造方法であって、 マスクは、 所定の転写パ 夕一ンに荷電粒子の透過部および遮断部が形成された薄膜と、 薄膜の一方の表面 に形成された薄膜の支持体とから形成されている。 上記のマスクにおいて、 薄膜 は、 内部応力が転写パターンに与える影響を低減するように薄膜に不純物が導入 され、 薄膜の他方の表面に加熱中に薄膜表面の不純物の脱離を抑制するように脱 離防止膜が形成されている。
上記の本発明の半導体装置の製造方法においては、 感光面に前記マスクを介し て荷電粒子を露光する。 マスクとして、 所定のパターンに荷電粒子の透過部およ び遮断部が形成された薄膜を有し、 薄膜は前記薄膜の内部応力によるパターンの
変位を低減するように不純物が導入され、 薄膜の支持体が形成されている面の裏 面において加熱中に薄膜表面の不純物の脱離を抑制するように脱離防止膜が形成 されているマスクを用いる。
図面の簡単な説明
図 1 A、 図 I Bおよび図 1 Cは、 ステンシルマスクの製造工程の一部を示す概 略断面図である。
図 2A、 図 2 Bおよび図 2 Cは、 ステンシルマスクの製造工程の一部を示す概 略断面図である。
図 3は、 ステンシルマスクの一例を示す平面図である。
図 4は、 図 3の一部の斜視図である。
図 5は、 図 3および図 4のメンブレンの一つを拡大した斜視図である。
図 6は、メンブレンの内部応力と最大変位との関係の一例を示すグラフである。 図 7は、 本発明にかかるマスクの製造方法のフロ一を示す。
図 8は、 本発明にかかる薄膜中の不純物密度と表面から位置との関係を示すグ ラフである。
図 9Aおよび図 9 Bは、 本発明の実施形態およびその変形例にかかるマスクの 製造工程のフローを示す。
図 10は、 本発明の実施形態にかかる薄膜中の内部応力と不純物密度との関係 を示すグラフである。
図 11 は、 本発明の実施例にかかる S〇 Iウェハー中の不純物密度と表面から の位置との関係を示すグラフである。
発明を実施するための最良の形態
以下、 本発明のマスク、 マスクの製造方法および半導体装置の製造方法につい て、 図面を参照にして説明する。 本発明のマスクは、 本発明のマスクの製造方法 を用いて製造されるマスクとし、 本発明の半導体製造方法は、 本発明のマスクの 製造方法を用いて製造されるマスクを用いて露光する工程を含む半導体装置の製
造方法とする。
図 Ίは、 本実施形態のマスク製造の主な工程を示すフローチヤ一トである図 7 に示すように、 シリコンゥヱハー (基板)上にシリコン酸化膜(埋め込み酸化膜) およびシリコン層 (薄膜) を有する SO Iウェハーをマスクブランクスとし、 初 期の内部応力を測定するために、 たとえばウェハ一の反りを静電容量センサ一で 計測する (ST 1)。
次に、 不純物としてホウ素あるいはリンを用いてイオン打ち込みを行う (ST 2)。
ここで、 たとえば、 イオン源は各イオン打ち込み装置の標準のものとし、 目的 とする内部応力および薄膜の膜厚に応じて、 加速電圧は 10〜500 k eV、 入 射角は極角が 0〜30° 、方位角が任意、 ドーズ量は 1 X 10i2〜l 017 a t o m s / c m2 、打ち込み濃度は 1 X 10i7〜l 021 a t omsZcms とする。 次に、 通常の方法でウエット洗浄し (ST3)、 ァニールする (ST4)。 ァニールは、 たとえば、 バレル型拡散炉内の乾燥窒素雰囲気下で 1000〜1 300°Cにおいて、 1〜180分行い、 表面酸化膜厚を:!〜 100 nmとする。 次に、 不純物を導入したことにより誘起された内部応力を調べるために、 ァニ —ル後に再びウェハ一の反りなどを計測する (ST 5)。
内部応力は、 バルジ法、 静電容量センサ一あるいはレーザー干渉計および測長 計などによるマスク基板の反り測定などにより求めることができる。
出荷する場合は、 一部のマスクを抜き取って、 ウェハーを切断して拡がり抵抗 (SR) 測定などの不純物濃度分布測定を行う (ST6)。
不純物濃度分布は、 2次イオン質量分析法などの元素分析、 あるいは、 拡がり 抵抗測定法などの電気特性分析などにより求めることができる。
この後、 図 1A、 図 IBおよび図 1C並びに図 2A、 図 2Bおよび図 2 Cで示し たような従来の方法と同様に、 基板を所定のパターンにエッチングなどにより除 去し、 梁および支持枠からなる支持体を形成する。 さらに、 不純物を導入しァニ
ールした薄膜上にレジスト膜を塗布し、 メンブレンの透過部形成領域に所定の転 写パターンを形成し、透過部および遮断部が形成されたステンシルマスクとする。 ここで、 ステップ ST 2およびステップ ST 4における不純物導入工程あるい は加熱工程の可変パラメ一夕一、たとえば、 TCAD (Te chno l ogy C ompu t e r A i de d De s i gn) シミュレ一ションなどにより、 最 適条件を算出することもできる。 そして、 得られた最適条件に基づいてマスクの 製造を行う。 TCADシミュレーションは、 モンテカルロ法など第 1原理的に行 われるものと、 多くの実験データベースに経験式をフィッティングさせて得られ たパラメ一夕一を用いて行うものとがある。 デバイス開発の現場で十分な精度が 実証されていれば、 そのどちらの方法でもよい。
上記の可変パラメーターを実験的に最適化するためには、 非常に多くのテスト 加工および計測を繰り返さなくてはならない。 しかし、 TCADシミュレ一ショ ンなどにおいて最適条件を算出することにより、 テスト加工の時間を大幅に短縮 し、 効率よく製造することができる。
表 1は本実施形態にかかるイオン打ち込み工程におけるパラメ一夕一の一例を 示す表である。 これらのうち、 シリコン層、 埋め込み酸化膜および基板の膜厚 h s, hb, hsubや基板の抵抗率 pなどのウェハ一の規格は用いるウェハーで決定 されるので、 条件を振る余地はない。 また、 ァニール炉の昇温および降温速度 d TX) dT2、 およびイオン打ち込みの入射角度 θ, (/>などは装置の標準的なレシ ピが存在するので、 基本的にはそれらを踏襲してもよい。
Γ— "!
イオン源 B
ドーズ量 D atoms/ cm
加速電圧 Ek keV
入射角(極角) Θ 一 / degree
入射角 (方位角) φ 45 degree
膿厚 (シリコン層) hs 0.6 μτη 臟厚 (埋め込み酸化膜) hb 0.4 μτη
膜厚(基板) hs 2 μττι
表面酸化膜厚 h。 1 μηι
¾板抵抗 p 14 Ω-cm
ァニール温度 . Ta degree
ァニール時間 ta min.
昇温速度 dl^ 5 degree/min.
降温速度 dT2 3 degree/min. さらに、 不純物濃度分布を均一にするためには、 ウェハ一の薄膜の表面に脱離 防止膜を形成し、 脱離防止膜が形成された状態において不純物導入およびァニ一 ルを行うこともできる。 脱離防止膜としては、 たとえば、 薄膜よりも不純物の拡 散係数の小さい膜などが挙げられる。 ここでは、 シリコン層に表面酸化膜を形成 し、 表面酸化膜の膜厚を変えて同一の条件にてイオン打ち込みを行った。
図 8は本実施形態にかかるァニール後の不純物濃度分布を示すグラフである。 縦軸に不純物 (ホウ素) の濃度分布 (B D)、 横軸に薄膜表面からの位置(P) と し、 表面酸化膜厚が 2 mmのときの濃度分布を破線で、 表面酸化 S莫厚が 5 mmの ときの濃度分布を実線で示している。
表面酸化膜厚が 2 mmの場合、 表面酸化膜の膜厚が十分ではなく、 不純物とし て添加されたホウ素が脱離し表面近傍で濃度が減少している。 このような濃度分 布の不均一性は、 薄膜の垂直方向での応力不均一を引き起し、 マスク精度を劣ィ匕 させる恐れがある。 一方、 表面酸化膜厚が 5 mmの場合、 表面付近での不純物の 濃度減少は観察されず、 極めて平坦性の高い濃度分布が得られている。
脱離防止膜の最適膜厚は、 下層の薄膜の材質およびァニール条件などにより異 なる。また、ァニ一ル後、脱離防止膜は必要に応じて後の工程で除去してもよい。
ここでは、 従来の方法である図 1Cと同一の工程、 つまり、 シリコン酸化膜 10 2および埋め込み酸化膜 104の除去する工程において表面酸ィ匕膜は同時に除去 される。
本実施形態においては、 酸化シリコン中でのホウ素の拡散係数は、 シリコン中 よりもはるかに小さいので、 表面酸化膜により添加されたホウ素の脱離を抑える ことができる。 特に、 SO Iウェハーの場合、 埋め込み酸化膜と比較的厚い表面 酸化膜との間に挟まれたシリコン層中に閉じ込められたホウ素原子は、 ァニール によって膜厚方向に均一な濃度分布で安定することができる。 酸化膜以外にも、 たとえば、 ホウ素を始めとする不純物の拡散係数が薄膜よりも小さい物質を、 最 表層側に形成することにより、 同様の効果が得られる。
このように不純物をメンブレン内に封じ込めることができれば、 ァニール時間 や温度が多少変動しても濃度は変化し難くなり、 プロセスマ一ジンが向上する。 本実施形態においては、 SO Iウェハ一を基板および薄膜とし、 不純物として ホウ素を用いたが、 これらに限定されることはない。 たとえば、 基板はシリコン を主材とする直径 100〜300mm、 厚さ 100〜 10000 / mを満たすも のであればよい。 薄膜は厚さ 10 nm〜l 0 mの、 たとえば、 シリコン、 炭ィ匕 シリコン、 窒化シリコン、 ダイヤモンドあるいは DLCから形成される薄膜でも よい。 また、 打ち込む不純物としては、 たとえば、 ホウ素、 窒素、 酸素、 アルミ 二ゥム、 リン、 ガリウム、 砒素あるいはインジウムなどを用いることができる。 次に、 テスト加工を行った後にマスクを製造する工程について説明する。 ここで、 テスト基板を用いて実際のマスクと同様に上記のステツプ S T 1〜ス テツプ ST 4を行う工程をテスト加工の工程とし、 ステップ ST 5およびステツ プ ST 6を計測工程とする。 ここでは、 マスクブランクスとして SO Iウェハー を用いたが、 化学的気相成長 (CVD: Ch em i c a 1 Vapo r De p o s i t i on) 法などによりシリコン基板上に成膜したダイヤモンドの薄膜な どを用いてもよい。 上記の不純物導入およびァニールにより、 マスクを構成する
薄膜の内部応力を 1〜 500 MP aの範囲内で所望の値に制御することができる。 以下、 本実施形態のテスト加工について、 図 9A、 図 9Bおよび図 10を参照 して説明する。 図 9Aはテスト加工の工程の一例を示すフローである。
まず、 図 9A'において、 テスト基板に複数の条件でイオン打ち込みおよびァニ —ルを行い、上記の図 7のステップ S T 1〜ステップ S T 4と同様の工程を行い、 テスト加工とする (ST 11)。
次に、 複数の条件においてイオン打ち込みおよびァニールが行われたテストマ スクの不純物濃度分布およびメンブレンの内部応力を計測する計測工程を行う
(ST12)。 '
テスト加工および計測において、 内部応力の目標値から不純物の最適濃度が得 られ、不純物の濃度分布が膜厚方向に均一であることを確認した後に(ST 13)、 上記の条件で実際のマスクを作成する (ST14)。
ここで、 不純物の最適濃度および濃度分布が不適当な場合、 あるいは、 薄膜の 厚みあるいは内部応力の目標値が変更された場合には、 その度に図中の点線で囲 まれたテスト加工および計測の工程を繰り返して条件出しを行う必要がある。 次に、 テスト加工の他の例について、 図 9Bを参照して説明する。 図 9Bはテ スト加工を行う工程の他の例を示すフローである。
まず、 たとえば、 TCADシミュレーションによる条件最適化を行う (ST2 3)。
次に、 得られた条件に基づいてテスト加工(S T 21 ) および計測(S T 22) を行う。
その後、 ステップ ST23において得られた条件とステップ ST 22において 得られた結果が一致するか確認した後に(ST24)、一致した条件で実際のマス クを作成する (ST26)。ステップ ST 24において、一致しなかった場合は一 致するまでパラメータ一を変更し再度算出するか、 あるいは、 テスト加工および 計測を繰り返す。 また、 メンブレンの厚さおよび目標とする内部応力値が変更し
た場合は再度シミュレーションを行いさらに調整する (S T 2 5 )。
本実施形態において、 たとえば、 表 1に示すウェハー固有の規格および装置の 標準的なレシピを固有パラメータ一とする。それらを除く、 ドーズ量(D)、 加速 電圧 (Ek )、 ァニール温度 (Ta )、 およびァニール時間 (t a ) の 4つのパラ メーターに対する最適条件を固定したパラメータ一および目的とする内部応力の 値を基に算出する。 そして、 算出された最適条件に基づいてテスト加工および計 測を行う。
その後、 シミュレーション値と実験結果とを比較する。 十分な一致が得られな いときは、 用いるデ一夕べ一スゃパラメ一ターを調整してシミュレーションを改 良する。 一度シミュレーション方法が確立すれば、 あとは T C ADシミュレーシ ヨンのみを用いて本番加工条件を決定することができる。
この方法ならば、 メンブレンの厚さおよび目標とする内部応力値が変更されて も、 図中点線で囲まれたシミュレーションをやり直すだけなので、 時間も費用も かからず、 極めて迅速にプロセスを変更することが可能になる。
図 1 0は本実施形態にかかる不純物濃度と誘起される内部応力との関係を示す グラフである。 縦軸に内部応力 (I S )、 横軸に不純物濃度 (D) とする。 上記計測工程により、 図 1 0のような不純物濃度と内部応力の関係が得られ、 これにより、 内部応力の目標値から最適濃度を見積もることができる。 これらと テスト加工の結果とを合わせると繰り返し条件出しを行うことなく本番加工を行 うことができる。
本実施形態によれば、 T C A Dシミュレーションにより条件の最適化を行うこ とによりマスクの製造までの条件出しを短縮することができる。 また、 メンブレ ンの厚さおよび目標とする内部応力値が変更されても、 シミュレーションをやり 直すだけなので、 時間も費用もかからず、 極めて迅速にプロセスを変更すること ができる。
〔実施例〕
本実施例にあたっては、 図 9Bに示したように、 TCADシミュレーションに より条件の最適化を行った。
検討の結果、 不純物濃度分布に最も影響を与えるのはァニール温度で、 100 0°Cよりも高い温度で 30分間以上加熱することが望ましいことがわかった。 一 方、 加速電圧の影響は小さく、 およそ 30 k e V以上であれば、 ァニール条件の 最適化により膜厚方向に対して均一な不純物濃度分布が得られることがわかった。 図 11は本実施例にかかる不純物濃度分布を示すグラフである。 縦軸に不純物 (ホウ素) 密度 (BD)、 横軸に表面からの位置(P) を示し、 グラフの左側から シリコン層 (S i L)、 埋め込み酸化膜(BOXL) および基板 (Sub) を表し ている。 ァニール前の不純物密度を実線で、 ァニール後の不純物密度を破線で示 す。
TCADシミュレーションにより最適化された条件、 不純物 (ホウ素) のド一 ズ量を 1. 4X 10i5 a t oms/cm2 、 ァニールを 1150°C150分にて 薄膜への不純物導入および加熱を行つた。
ァニール前の薄膜中における不純物の分布は、 膜の表層付近に急峻なピークを 有し、 表層から遠ざかるに従い薄膜中の不純物の密度は減少してゆく。 このピー クの大きさや位置は導入時の加速電圧に依存する。 一方、 ァニール後の薄膜中の 不純物密度は破線で示すようにほぼ膜厚方向に一定となる。 また、 埋め込み酸化 膜においては、 シリコン層中に比べ拡散が遅いために隣接層との界面に不純物が 偏析し、 一定の密度にはならない。
この結果と、 たとえば図 10に示したような不純物濃度分布と内部応力との関 係を示すグラフとから、 本実施例において形成された薄膜の内部応力を見積もる ことができる。
さらに平坦な不純物密度の分布を得るには、 上記のような脱離防止膜を薄膜の 表面に形成するとよい。
本実施形態によれば、 薄膜に不純物を導入することにより、 薄膜中の内部応力
を制御し、 不純物が導入された薄膜を加熱する。 その結果、 膜厚方向の不純物濃 度分布が均一になり、 膜厚方向における応力を均一化することができる。
また、 上記不純物導入および加熱を行うにあたり、 それらの最適条件および周 辺のプロセス条件を予め算出する。 その結果、 繰り返し条件出しを行うことなく マスクを製造することができる。
さらに、 薄膜の表面に脱離防止膜を形成しァニールを行う。 その結果、 薄膜表 面からの不純物の脱離を抑制し、 表面近傍においても膜厚方向の不純物濃度分布 が均一になり、 膜厚方向における応力を均一ィ匕することができる。 これにより、 正確な内部応力の制御ができ、 応力調整およびプロセスを最適化する時間が短縮 でき、 生産性を向上することができる。
またさらに、 テスト加工の結果から内部応力と不純物濃度などとの関係を求め ることにより、 プロセスの最適化を行う時間が短縮され、 迅速にマスクの製造を 行うことができる。
本実施例によれば、 最適加熱条件および最適導入条件を算出し、 それらの条件 でマスク作成を行う。 その結果から上記最適条件により形成された薄膜の内部応 力を見積もることができる。各実施形態は、 S O Iウェハーに関して実施したが、 上記の他の基板および薄膜に関しても同様の効果が得られる。 また、 各実施形態 は、 ステンシルマスクについて説明したが、 散乱メンプレンマスクについても同 様効果が期待できる。
本発明は、 上記の実施形態に限定されない。
たとえば、 薄膜は上記材質の他、 それらの複合体あるいはそれらと金属との複 合体などに変更できる。
その他、 本発明の要旨を逸脱しない範囲で種々の変更が可能である。
以上説明してきたように、 本発明によれば、 マスクの製造方法において、 内部 応力を抑制し、 パターンの変位が低減されたマスクを製造できる。
また、 マスクにおいて、 パターンの変位が低減され、 より設計値に近い転写が
できる。
さらに、 半導体装置の製造方法において、 本発明のマスクを用いすることによ り、 内部応力によるパターンの変位が低減されてより設計値に近い転写が可能に なる。
産業上の利用可能性
本発明のマスクおよびマスク製造方法は、 荷電粒子を用いた転写型露光に適用 可能である。
本発明の半導体装置の製造方法は、 ICや LSIなどの半導体素子、 液晶表示装 置中の半導体素子の製造に適用可能である。
Claims
1 . 荷電粒子の透過部と遮断部とが所定の転写パ夕ニンに形成されている薄膜 を有するマスクの製造方法であつて、
基板の一方の表面に少なくとも 1層の薄膜を形成する工程と、
前記薄膜の内部応力が前記転写パターンに与える影響を低減するように前記薄 膜に不純物を導入する工程と、
導入された前記不純物の濃度分布を前記薄膜の少なくとも膜厚方向で一定にす るように前記薄膜を加熱する工程と、
前記基板を他方の表面から少なくとも前記透過部に相当する部分を除去して前 記基板を前記薄膜の支持体に加工する工程と、
不純物が導入され加熱された前記薄膜に荷電粒子の透過部を形成して前記転写 パターンに沿つた透過部と遮断部とを形成する工程と
を有するマスクの製造方法。
2 . 少なくとも前記薄膜の厚さおよび前記薄膜の内部応力の目標値から、 少なく とも前記不純物導入工程および前記加熱工程における可変パラメーターの最適条 件を算出する工程と
をさらに有し、
前記薄膜に純物導入する工程において、 前記算出工程により得られた最適条件 で導入し、
前記加熱工程において、 前記算出工程により得られた最適条件で加熱する 請求項 1記載のマスクの製造方法。
3 . 前記マスクの製造前に、 少なくとも 1層の薄膜が形成された少なくとも 1つ のテスト基板の表面に、 前記薄膜の内部応力が前記転写パターンに与える影響を 低減するように前記薄膜に不純物を導入し、 導入された前記不純物の密度を前記 薄膜中の少なくとも膜厚方向で一定にするように前記薄膜を加熱 1
クを製造するテスト加工の工程と、
前記テストマスクの内部応力および前記不純物濃度分布を計測する工程と、 前記計測工程の計測結果に基づいて目的とする内部応力値から不純物の最適導 入条件および最適加熱条件を求める工程と
をさらに有し、
前記マスクの製造の前記不純物導入工程においては、 前記最適導入条件におい て前記薄膜に前記不純物を導入し、
前記マスクの製造の前記加熱工程においては、 前記最適加熱条件において前記 薄膜を加熱する
請求項 1記載のマスクの製造方法。
4. 少なくとも前記薄膜の厚さおよび内部応力の目標値から、 少なくとも前記不 純物導入工程および前記加熱工程における可変パラメ一ターの最適条件を算出す る工程と
をさらに有し、
前記テスト加工工程において、 前記算出工程において得られる最適条件に基づ いて前記テストマスクを生成し、
前記計測工程の結果より得られる最適導入条件および最適加熱条件と、 前記算 出工程において得られる最適条件とがー致する条件において前記マスクの製造を 行う
請求項 3記載のマスクの製造方法。
5 . 少なくとも前記薄膜の厚さおよび内部応力の目標値から、 少なくとも前記不 純物導入工程および前記加熱工程における可変パラメ一夕一の最適条件を算出す る工程と
をさらに有し、
前記マスクの製造前に前記算出工程を行い、 前記計測工程の後に求められる最 適導入条件および最適加熱条件に対してさらに調整を行う
請求項 3記載のマスクの製造方法。
6 . 前記薄 J3莫を形成する工程の後に、 前記薄膜の表面に加熱中に前記薄膜の表面 から不純物が脱離することを抑制する脱離防止膜を形成する工程を
さらに有する請求項 1記載のマスクの製造方法。
7 . 前記脱離防止膜として、 前記薄膜よりも前記不純物の拡散係数が小さい膜を 形成する
請求項 6記載のマスクの製造方法。
8 . 前記支持体加工工程の後に、 前記脱離防止膜を除去する工程を有する 請求項 6記載のマスク製造方法。
9 . 前記計測工程において、 マスク基板の元素分析あるいは電気特性を測定する ことにより前記不純物濃度分布を計測する
請求項 3記載のマスク製造方法。
1 0 . 前記計測工程において、 マスク基板の反りを測定することにより前記内部 応力を計測する
請求項 3記載のマスク製造方法。
1 1 . 前記透過部および前記遮断部を形成する工程において、 前記透過部として 前記薄膜に開口部を形成する
請求項 1記載のマスクの製造方法。
1 2 . —方の表面に荷電粒子が照射される薄膜と、
前記薄膜に所定の転写パターンで形成された荷電粒子の透過部および遮断部と、 一方の表面上の遮断部に形成された前記薄膜の支持体と
を有し、
前記薄膜は、 内部応力を制御するように不純物が導入され、 前記薄膜の他方の 表面に、 前記薄膜の表面から不純物が脱離することを抑制するように脱離防止膜 が少なくとも 1層形成されている
マスク。
1 3 . 前記透過部が前記薄膜に形成された開口部である
請求項 1 2記載のマスク。
1 4. 感光面にマスクを介して荷電粒子を露光する工程を有する半導体装置の製 造方法であって、
前記マスクは、 所定の転写パターンに荷電粒子の透過部および遮断部が形成さ れた薄膜と、 前記薄膜の一方の表面に形成された前記薄膜の支持体とから形成さ れ、 前記薄膜は、 内部応力が前記転写パターンに与える影響を低減するように前 記薄膜に不純物が導入され、 前記薄膜の他方の表面に加熱中に前記薄膜表面の不 純物の脱離を抑制するように脱離防止膜が形成されているマスクを用いる 半導体装置の製造方法。
1 5 . 前記マスクの前記透過部が前記薄膜に形成された開口部である
請求項 1 4記載の半導体装置の製造方法。
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