WO2004004009A1 - 半導体集積回路 - Google Patents

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spare
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Hiroshi Miyagi
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NSC Co Ltd
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Toyota Industries Corp
Nigata Semitsu Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/27—Structural arrangements therefor
    • H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers

Definitions

  • the present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit including a spare element used as a substitute for an element used first.
  • a semiconductor integrated circuit is provided in advance with a redundant circuit in order to substitute a circuit or an element which has become defective due to a defect generated in a manufacturing process.
  • a spare element is provided in advance in order to correct a wrong part of the manufactured circuit using a substitute element when the circuit is incorrect.
  • a typical example of the redundant circuit is a semiconductor memory redundant circuit.
  • semiconductor memory In the case of semiconductor memory, most defects occur in memory cells, so redundant memory cells are provided for each word line or bit line.
  • the wiring of the redundant circuit is connected by a fuse like the normal circuit. When a failure occurs, the fuse connected to the defective circuit is disconnected and other processing is performed, so that the redundant circuit that has not been used until now can be used instead of the defective circuit. .
  • a spare element such as a transistor, a resistor, or a capacitor
  • the spare element itself is mounted on the semiconductor integrated circuit, but no wiring is connected. If there was a defect in the element of the manufactured semiconductor integrated circuit, the defective element was replaced with a spare element using a metal mask or the like, and the metal wiring was not used until then. The spare element is brought into a usable state.
  • Recent semiconductor integrated circuits such as system LSIs, often have a plurality of function blocks mounted on a single chip. In this case, in the conventional semiconductor integrated circuit, a spare element for replacement is mounted in an empty space (dead space) formed between the functional blocks.
  • FIG. 1 is a plan view schematically showing a configuration of a conventional semiconductor integrated circuit.
  • a semiconductor chip 40 is provided with a plurality of function blocks 41 (41-1, 41-2,... -41-7).
  • the dead space 42-1 has a capacitor 43 and a resistor 44
  • the dead space 42-2 has an NMOS transistor 45, a PMOS transistor 46, a NOT gate 47, and a NAND gate 48 as spare elements. Is arranged as.
  • the dead spaces 42-1 and 42-2 are products produced as a result of laying out each functional block 41, and their positions are not always close to any of the functional blocks 41. For example, this is the case where the PMOS transistor 46 is required for the function block 41-7.
  • the dead spaces 42-1 and 42-2 often occur in a narrow area surrounded by a plurality of function blocks 41.
  • the present invention has been made in order to solve such a problem, and it has been made possible to easily perform wiring switching from an element used first in a certain function block to a spare element. It is another object of the present invention to provide a semiconductor integrated circuit capable of shortening a wiring length to a spare element as much as possible. Disclosure of the invention
  • the semiconductor integrated circuit of the present invention is a semiconductor integrated circuit having at least one function block in which a circuit for realizing a predetermined function is integrated, and an auxiliary circuit for substituting elements in the function block.
  • a spare element block provided with elements, wherein the functional block is arranged around the spare element block;
  • the above functional blocks are, for example, a tuner section and an interface section when configuring a semiconductor of a high-frequency radio circuit, and the spare element is surrounded by such a tuner section / interface section. Blocks are provided.
  • the functional blocks By arranging the functional blocks around the spare element block in this way, it is possible to wire the spare element with the shortest distance from any of the functional blocks. In this case, the wiring to the spare element can be easily performed, and the length of the wiring to the spare element can be shortened.
  • the functional block is arranged around the spare element block with the spare element block as a center. Therefore, the wiring to the spare element can be easily performed from any function block, and the wiring length to the spare element can be shortened.
  • the function block includes a power supply rail for supplying a power supply voltage to the function block, and a ground rail for setting a reference voltage in the function block. Is desirably arranged in a region other than the region between the power supply rail where the functional blocks are arranged and the ground rail.
  • the semiconductor integrated circuit may have a configuration in which the spare element block is arranged in parallel with the functional block and is formed to be elongated.
  • the semiconductor integrated circuit may have a structure in which the spare element is connected to an uppermost wiring layer of a plurality of wiring layers.
  • FIG. 1 is a plan view schematically showing a configuration of a conventional semiconductor integrated circuit.
  • FIG. 2 is a plan view schematically showing the configuration of the semiconductor integrated circuit according to the embodiment of the present invention.
  • FIG. 3 is an enlarged view of a broken line A shown in FIG.
  • Figure 4 is a plan view schematically showing a configuration of a semiconductor integrated circuit in another embodiment t
  • FIG. 2 is a plan view schematically showing the configuration of the semiconductor integrated circuit according to the embodiment of the present invention.
  • the semiconductor chip 10 is composed of a plurality of function blocks 11 (11-1, 1, 1-2,..., 11-7) and a spare element group block 12. I have.
  • a circuit for realizing one function is integrated by a MOS structure or a bipolar structure.
  • the function referred to here is a coherent and small function that divides the entire processing to be implemented by one semiconductor chip 10 into units, and the processing content and the number of divisions differ depending on the application of the semiconductor chip 10.
  • the functional block 11 includes an RF (RadioFreqe ency) tuner section, an IF (Intreme de iateFreqeency) processing section, an interface section, and the like.
  • Some chips further include a baseband signal processing unit.
  • spare elements that are likely to be required in the functional blocks 11 in the future are collectively configured in one block. deep.
  • the spare element group block 12 composed of the spare elements is semiconductive. Place it at the center of body chip 10.
  • the spare element group block 12 is arranged at a position closest to any of the functional blocks 11. .
  • the failed element is replaced with a spare element in the spare element group block 12 by wiring using metal or the like.
  • the defective element is replaced with the spare element by changing the mask in the uppermost layer.
  • a semiconductor integrated circuit having a five-phase structure is composed of three metal layers (wiring layers) and two VIA (through-hole) layers
  • a spare element group block 12 is previously placed in the lowest layer. Place it. Then, the spare element and the uppermost layer are connected by VIA and metal wiring.
  • VIA and metal wiring are connected by VIA and metal wiring.
  • the spare element group block 12 shown in Fig. 2 includes a capacitor 12-1, a resistor 12-2, an NMOS transistor 12-3, a PMOS transistor 12-4, a NOT gate 12-5, and a NAN. D gates 12-6 are arranged. Note that the spare element shown in FIG. 2 is merely an example, and the present invention is not limited to this.
  • the above spare element may be used as a substitute element for repairing a circuit integrated in a functional block when a failure occurs in the circuit. is there. Therefore, how many elements are arranged in the spare element group block 12 depends on the circuit contents of the functional block 11 arranged around the spare element group block 12. However, if a spare element that is likely to be needed in the future is known, the spare element may be placed closer to the corresponding functional block.
  • the spare elements are arranged in the dead spaces 42-1 and 42-2 formed between the functional blocks 41. Therefore, for example, when the resistor 44 is required for the function block 415, or when the PMOS transistor 46 is required for the function block 411, reconnect the wiring to those spare elements. Even so, the existence of other functional blocks 41, for example, functional blocks 41_6, etc. hindered the wiring itself. In addition, if the circuit is designed to bypass other functional blocks, the wiring itself is possible, but the wiring length becomes very long.
  • a spare element group block 12 having necessary spare elements is arranged at the center of each function block 11 provided in the semiconductor chip 10. Therefore, for example, when an element is defective in the function block 11-1 or the function block 11-7, the wiring should be replaced with the spare element arranged in the spare element group block 12 by replacing the wiring. In this case, wiring to the spare element can be easily performed, and the wiring length can be significantly reduced.
  • FIG. 3 is an enlarged view of a broken line A shown in FIG.
  • each function block 11 in Fig. 3, function blocks 11-2, 11-3, and 11-4) is connected to a power supply for supplying the power supply voltage to each function block 11. It is provided between the (VCC) rail 20 and a ground (GND) rail 21 for setting a reference voltage in each function block 11.
  • the spare element group block 12 is provided next to (outside) the ground rail 21. That is, the spare element group block 12 is desirably provided not in the area a between the power supply rail 20 and the ground rail 21 where the functional block 11 is arranged, but in the area b located outside the area a.
  • the power rail 20 and the ground rail 21 are provided on both sides of the other functional blocks 11-1, 1 1-4, 11_5, 11-6, and 11-7. Is provided in the same way.
  • the spare element group block 12 is arranged on the ground rail 21 side, but may be arranged on the power supply rail 20 side depending on the configuration of the functional block 11.
  • the spare element group block 12 is provided in the area a between the power rail 20 and the ground rail 21. Since the distance (area) from the rail 21 can be reduced, the area of the entire semiconductor chip 10 can be reduced.
  • the semiconductor integrated circuit of the present embodiment when a failure occurs in a used element in a certain functional block, wiring to a spare element can be performed extremely easily.
  • the wiring length to the spare element can be made as short as possible, and deterioration of equipment performance (particularly noise, etc.) can be minimized.
  • the function blocks 11 around the spare element group block 12 around the center the size of the semiconductor chip 10 is slightly increased, but the work time conventionally required an enormous amount of time And the benefits that can greatly reduce costs By comparison, it can compensate for the disadvantages.
  • the semiconductor integrated circuit according to the embodiments described above is merely an example of the embodiment of the present invention, and various modifications may be made without departing from the gist of the present invention. It can take any configuration or shape.
  • FIG. 4 is a plan view schematically showing a configuration of a semiconductor integrated circuit according to another embodiment.
  • the semiconductor chip 30 shown in FIG. 4 is similar to the semiconductor chip 10 shown in FIG. 2 in that the functional blocks 11 (11-1, 11-2,...) Center on the spare element group block 31. ⁇ , 1 1-7) are arranged.
  • the difference from the semiconductor chip 10 in FIG. 2 is that the spare element group block 31 is arranged in parallel with the functional block 11 and is elongated.
  • the spare element group block 31 shown in FIG. 4 is configured by arranging each spare element one by one, but if the shape of the block is slender, the shape of the arrangement of the spare elements is particularly limited. Not.
  • the spare element group block 31 can be arranged in a space-saving manner at the center of the semiconductor chip 30, so that the area of the semiconductor chip 30 is reduced. It is possible to do.
  • the number of spare elements that can be arranged in the spare element group block 31 decreases because the spare element group block 31 has an elongated shape and a small area, but the overall area of the semiconductor chip 30 is small. Become smaller.
  • the semiconductor integrated circuit of the present invention includes a spare element block provided with a spare element that substitutes when an element in a functional block becomes defective, and the above-described functions are arranged around the spare element block. Since the block is arranged, it is possible to easily wire the spare element when an element in a certain functional block fails, and also to reduce the wiring length to the spare element.

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Abstract

機能ブロック１１内の素子に不具合が生じたときに代用する予備素子をまとめて、予備素子群ブロック１２とし、その予備素子群ブロック１２の周りに上記各機能ブロック１１を配置する。

Description

明 細 書 半導体集積回路 技術分野
本発明は、 半導体集積回路に関し、 特に、 最初に用いられた素子の代用とし て用いられる予備素子を備える半導体集積回路に関する。 背景技術
一般に、 半導体集積回路には、 製造工程で発生する欠陥によって不良となつ た回路や素子を代用するために、 冗長回路が予め備えられている。 また、 製造 された回路が間違っていた場合にその回路の間違い部分を代用素子を用いて修 正するために、 予備素子が予め備えられているものもある。
冗長回路の代表的な例としては、 半導体メモリの冗長回路がある。 半導体メ モリの場合、 不良の多くは、. メモリセルで発生するため、 ワード線またはビ、 ト線を単位とした冗長メモリセルが備えられる。 冗長回路は、 正規の回路と同 様にヒュ一ズによって配線が接続されている。 そして、 不良が発生した段階で、 不良回路に接続されているヒユーズを切断するなどの処理を行うことにより、 それまで使用されていなかった冗長回路が不良回路に代わって使用可能な状態 とされる。
一方、 トランジスタ、 抵抗、 コンデンサ等の予備素子を用いる場合は、 予備 素子自体は半導体集積回路に搭載するが、 配線は接続しない。 そして、 製造さ れた半導体集積回路の素子に不具合があった場合に、 その不具合のあった素子 から予備素子にメタルマスク等を使ってメタル配線をつなぎ替えることにより、 それまで使用されていなかった予備素子が使用可能な状態とされる。 システム L S Iに代表される近年の半導体集積回路は、 複数の機能プロック を 1チップ上に搭載して構成されることが多い。 この場合において、 従来の半 導体集積回路では、 代替用の予備素子は、 各機能ブロックの間に形成される空 きスペース （デッドスペース） に搭載されていた。
図 1は、 従来の半導体集積回路の構成を模式的に示す平面図である。
図 1に示すように、 半導体チップ 40に、 複数の機能プロック 41 (41- 1、 41— 2、 · · - 41 -7) が構成されている。
複数の機能プロック 41を 1つの半導体チップ 40上に実装する場合、 各機 能ブロック 41の大きさや形の違いなどから、 各機能プロック 41の間には何 れの素子も配線も存在しないデッドスペース 42— 1及び 42— 2が生じる。 従来は、 このデッドスペース 42一 1及ぴ 42-2に普段は使用しない予備素 子を搭載して半導体チップ 40の面積の有効利用を図ってきた。
例えば、 図 1においては、 デッドスペース 42— 1に、 コンデンサ 43及び 抵抗 44が、 デッドスペース 42— 2に、 NMO S トランジスタ 45、 PMO S トランジスタ 46、 NOTゲート 47、 及び N ANDゲート 48が予備素子 として配置されている。
しかしながら、 デッドスペース 42— 1及ぴ 42— 2は、 各機能ブロック 4 1をレイアウトした結果として生まれる産物であり、 その位置がどの機能プロ ック 41からも近い距離にあるとは限らない。 例えば、 機能ブロック 4 1 -7 に PMO Sトランジスタ 46が必要となった場合などである。 また、 デッドス ペース 42— 1及び 42-2は複数の機能プロック 41に囲まれた狭い領域に 生じることが多い。
従って、 そのようなデッドスペース 42— 1及ぴ 42— 2に予備素子を搭載 した場合、 ある機能ブロック 41内で用いられていた素子から予備素子に配線 をつなぎ替えようとしても、 配線自体が困難であったり、 配線ができたとして も配線長が非常に長くなつてしまうなどの問題が生じていた。 特に、 アナログ 回路の場合は、 配線長が長くなるとノイズが大きくなり、 機器の性能を落とす 結果となり好ましくない。
本発明は、 このような問題を解決するためになされたものであり、 ある機能 プロック内で最初に用いられていた素子から予備素子への配線の切り替えを簡 単に行うことができるようにするとともに、 予備素子への配線長もできるだけ 短くすることが可能な半導体集積回路を提供することを目的とする。 発明の開示
上記の課題を解決するために本発明では、 以下のような構成を採用した。 すなわち、 本発明の半導体集積回路は、 所定の機能を実現するための回路が 集積された機能プロックを 1以上有する半導体集積回路であって、 該機能プロ ック内の素子に対して代用する予備素子が設けられる予備素子ブロックを備え、 該予備素子プロックの周りに上記機能プロックを配置する。
ここで、 上記機能ブロックとは、 例えば、 高周波無線回路の半導体を構成す る場合、 チューナ部やインターフェース部のことであって、 そのようなチュー ナ部ゃインターフェース部に囲まれるようにして予備素子が設けられるプロッ クが配置されている。
このように、 予備素子ブロックの周りに機能ブロックを配置することによつ て、 どの機能ブロックからも最短距離で予備素子と配線することができるので、 ある機能プロック内の素子に不具合が生じた場合における予備素子への配線を 簡単に行うことができると共に、 予備素子への配線長も短くすることが可能と なる。
また、 上記半導体集積回路は、 上記機能ブロックが、 上記予備素子ブロック を中心として、 該予備素子プロックの周りに配置されることが望ましい。 とれより、 どの機能プロックからも予備素子への配線を簡単に行うことがで きると共に、 予備素子への配線長も短くすることが可能となる。
また、 上記半導体集積回路は、 上記機能プロックが、 該機能ブロックに電源 電圧を供給するための電源レールと、 上記機能プロック内における基準電圧を 設定するためのグラウンドレールとを備え、 上記予備素子プロックは、 上記機 能ブロックが配置される上記電源レールから上記グラウンドレールまでの間の 領域以外に配置されていることが望ましい。
これより、 電源レールからグラウンドレールまでの領域を大きくさせないの で、 回路全体の大型化を抑えることが可能となる。
また、 上記半導体集積回路は、 上記予備素子ブロックが、 上記機能ブロック に並行に配置し、 且つ、 細長く形成される構成でもよい。
これより、 半導体集積回路の中央部分に予備素子プロックを省スペースで配 置することが可能となる。
また、 上記半導体集積回路は、 上記予備素子が、 複数の配線層の最上位の配 線層に接続されている構造としてもよい。
これより、 半導体素子に不具合が生じた場合、 最上位の配線層のマスクを変 更するだけで、 予備素子につなぎ替えることができるので、 下層までにさかの ぼってマスクを変更するという作業がなくなり、 その分の作業時間ゃコストを 大幅に削減することが可能となる。 図面の簡単な説明
本発明は、 後述する詳細な説明を、 下記の添付図面と共に参照すればより明 らかになるであろう。
図 1は、 従来の半導体集積回路の構成を模式的に示す平面図である。
図 2は、 本発明の実施形態である半導体集積回路の構成を模式的に示す平面 図である。
図 3は、 図 2に示す破線 Aの拡大図である。
図 4は、 他の実施形態の半導体集積回路の構成を模式的に示す平面図である t
発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて説明する。
図 2は、 本発明の実施形態である半導体集積回路の構成を模式的に示す平面 図である。
図 2に示すように、 半導体チップ 10は、 複数の機能プロック 1 1 (1 1— 1、 1 1 -2, · · ·、 1 1— 7) と、 予備素子群ブロック 12とで構成され ている。 各々の機能ブロック 1 1には、 1つの機能を実現するための回路が M o S構造或レヽはバイポーラ構造などにより集積化されている。
ここでいう機能とは、 1つの半導体チップ 10で実現しょうとする処理全体 を、 まとまりのある小さな機能.単位で分割したものであり、 その処理内容や分 割数は半導体チップ 10の用途によって異なる。 例えば、 高周波無線回路を半 導体チップ 10で実現する場合は、 機能ブロック 1 1として RF (Ra d i o F r e q u e n c y) チューナ部、 I F (I n t e rme d i a t e F r e q u e n c y) 処理部、 インターフェース部などが含まれる。 チップによって は、 更にベースバンド信号処理部が含まれる。
これらの機能ブロック 1 1については、 拡散工程を経てメタルマスクによる メタル配線が行われており、 上記回路の配線は済んでいる。 本実施形態の半導 体集積回路では、 これらの機能プロック 1 1とは別に、 機能プロック 1 1で将 来的に必要となる可能性が高い予備素子を予め 1つのプロックにまとめて構成 しておく。 そして、 この予備素子で構成される予備素子群ブロック 12を半導 体チップ 1 0の中心に配置する。 これより、 どの機能ブロック 1 1からも最も 近い位置に予備素子群ブロック 1 2が配置される。 .
また、 機能プロック 1 1内の素子に不具合が生じた場合は、 その不具合が生 じた素子と予備素子群ブロック 1 2内の予備素子とをメタルなどを用いた配線 でつなぎ替えるようにする。
また、 本実施形態の半導体集積回路が多相構造である場合は、 最上位層のマ スクを変更することによって、 不具合が生じた素子と予備素子とをつなぎ替え る。 すなわち、 例えば、 メタル層 （配線層） 3枚と V I A (スルーホール） 層 2枚の配線層が 5相構造の半導体集積回路を構成する場合、 予め最下位層に予 備素子郡プロック 1 2を配置しておく。 そして、 予備素子から最上位層までを V I A及びメタル配線により接続しておく。 これより、 半導体素子に不具合が 生じた場合は、 最上位層のマスクを変更するだけで、 予備素子につなぎ替える ことができるので、 下位層までさかのぼってマスクを変更するという作業がな くなり、 その分の作業時間ゃコストを大幅に削減することが可能となる。 このように、 予備素子群プロ.ック 1 2を中心として、 その周りに機能ブロッ ク 1 1を配置する構成としているので、 どの機能プロック 1 1からも最も近い 位置で予備素子を使用することが可能となる。 すなわち、 予備素子までの配線 長を短くすることが可能となる。
図 2に示す予備素子群プロック 1 2には、 コンデンサ 1 2— 1、 抵抗 1 2— 2、 NMO S トランジスタ 1 2— 3、 P MO S トランジスタ 1 2— 4、 N O T ゲート 1 2— 5、 NAN Dゲート 1 2— 6などが配置されている。 なお、 図 2 に示した予備素子は、 あくまでも例示に過ぎず、 これに限定されるものではな い。
また、 上記予備素子は、 機能ブロック内に集積化された回路に不具合が生じ たとき、 その回路の修正のための代用素子として使用する可能性があるもので ある。 そのため、 どんな素子を何個、 予備素子群プロック 1 2に配置するかは その予備素子群プロック 1 2の周りに配置される機能ブロック 1 1の回路内容 によって異なる。 しかしながら、 将来必要とされそうな予備素子がわかるので あれば、 その予備素子を対応する機能プロックに近づけて配置するようにして あよい。
また、 上述したように、 従来の半導体集積回路では、 予備素子は各機能プロ ック 4 1の間に形成されるデッドスペース 4 2— 1及び 4 2— 2に配置されて いた。 そのため、 例えば、 機能ブロック 4 1一 5に抵抗 4 4が必要になる場合 や機能ブロック 4 1一 7に P MO S トランジスタ 4 6が必要になる場合などは、 それらの予備素子に配線をつなぎ替えようとしても、 他の機能ブロック 4 1、 例えば、 機能ブロック 4 1 _ 6などの存在が邪魔になって配線自体が非常に困 難であった。 また、 他の機能ブロックを迂回する形にすれば、 配線自体は可能 であるが、 配線長が非常に長くなつてしまう。
これに対して、 本実施形態の半導体集積回路では、 半導体チップ 1 0に備え られる各機能プロック 1 1の中心に必要な予備素子を備える予備素子群プロツ ク 1 2を配置するようにしている。 そのため、 例えば機能ブロック 1 1— 1や 機能プロック 1 1— 7内において素子に不具合があつたときは、 予備素子群プ ロック 1 2内に配置されている予備素子に配線をつなぎ替えて代用すればよく、 予備素子への配線を簡単に行うことができるとともに、 その配線長を格段に短 くすることができる。
また、 本実施形態の半導体集積回路において、 予備素子群ブロック 1 2に予 備素子のみを配置した場合、 従来の半導体集積回路のように、 デッドスペース のみに点々と予備素子を配置するよりも多くの予備素子を配置することが可能 となる。
ここで、 図 3は、 図 2に示す破線 Aの拡大図である。 図 3に示すように、 各機能プロック 1 1 (図 3では、 機能プロック 1 1一 2、 1 1— 3、 及び 11—4) は、 各機能プロック 1 1に電源電圧を供給するため の電源 (VCC) レール 20と各機能プロック 1 1において基準電圧を設定す るためのグラウンド （GND) レール 21との間に設けられている。 そして、 予備素子群プロック 12は、 グラウンドレール 21の隣 （外側） に設けられて いる。 すなわち、 予備素子群プロック 1 2は、 機能ブロック 1 1が配置される 電源レール 20とグラウンドレール 21との間の領域 aではなく、 その外側に 位置する領域 bに設けられていることが望ましい。 また、 図 3では示されてい ないが、 電源レール 20及ぴグラウンドレール 21は、 その他の機能ブロック 1 1-1, 1 1-4, 1 1_5、 1 1— 6、 及び 1 1— 7の両側にも同様にし て設けられている。 なお、 図 3において、 予備素子群ブロック 1 2は、 グラウ ンドレール 21側に配置されているが、 機能ブロック 1 1の構成によっては、 電源レール 20側に配置されてもよい。
このように、 例えば、 予備素子群プロック 1 2を領域 bに設けることにより、 予備素子群ブロック 12を電源レール 20とグラウンドレール 21との間の領 域 aに設ける構成より、 電源レール 20とグラウンドレール 21との距離 （領 域） を小さくすることができので、 半導体チップ 10全体の面積を小さくする ことが可能となる。
以上のように、 本実施形態の半導体集積回路によれば、 ある機能ブロック内 の使用素子に不具合が生じた場合に、 予備素子への配線を極めて簡単に行うこ とができる。 また、 予備素子への配線長もできるだけ短くすることができ、 機 器の性能劣化 （特にノイズなど） を極力抑えることができる。 なお、 予備素子 群ブロック 1 2を中心にしてその周りを各機能プロック 1 1が配置する構成に することにより、 半導体チップ 10のサイズはわずかに大きくなるが、 従来莫 大にかかっていた作業時間とコストを大幅に削減することができるメリットと 比較考量すれば、 デメリットを補って余りあるものである。
また、 以上、 説明した実施形態の半導体集積回路は、 本発明を実施するにあ たつての具体化の一例を示したものに過ぎず、 本発明の要旨を逸脱しな 、範囲 内で種々の構成または形状を取ることができる。
例えば、 図 4は、 他の実施形態の半導体集積回路の構成を模式的に示す平面 図である。
図 4に示す半導体チップ 3 0は、 図 2に示す半導体チップ 1 0と同様に、 予 備素子群ブロック 3 1を中心に、 機能ブロック 1 1 ( 1 1— 1、 1 1— 2、 · · ·、 1 1 - 7 ) が配置されている。
図 2の半導体チップ 1 0と異なる点は、 予備素子群プロック 3 1を機能プロ ック 1 1に平行に配置し、 且つ、 細長く構成した点である。 なお、 図 4に示す 予備素子群ブロック 3 1は、 各予備素子が 1つづつ一列に並んで構成されてい るが、 ブロックの形状が細長ければ、 予備素子の配列の形などは特には限定さ れない。
このように、 予備素.子群ブロック 3 1を細長くすることにより、 予備素子群 プロック 3 1を半導体チップ 3 0の中心に省スペースで配置することができる ので、 半導体チップ 3 0の面積を小さくすることが可能となる。 なお、 予備素 子群プロック 3 1は、 形状を細長くし面積を小さくした分、 その予備素子群ブ ロック 3 1に配置できる予備素子の数は減るが、 半導体チップ 3 0の全体の面 積は小さくなる。
本発明の半導体集積回路は、 上述したように、 機能ブロック内の素子に不具 合が生じたときに代用する予備素子を設けた予備素子プロックを備え、 その予 備素子プロックの周りに上記各機能プロックを配置する構成としたので、 ある 機能ブロック内の素子に不具合が生じた場合における予備素子への配線を簡単 に行うことができるとともに、 予備素子への配線長も短くすることが可能とな
οτ
98l7.00/C00Zdf/X3d 600簡 tOOZ OAV

Claims

請 求 の 範 囲
1 . 所定の機能を実現するための回路が集積された機能プロックを 1以上有 する半導体集積回路であって、
上記機能プロック内の素子に対して代用する予備素子が設けられる予備素子 プロックを備え、
上記予備素子プロックの周りに上記機能プロックを配置することを特徴とす る半導体集積回路。
2 . 請求の範囲の第 1項に記載の半導体集積回路であって、
上記機能プロックは、 上記予備素子プロックを中心として、 該予備素子プロ ックの周りに配置されることを特徴とする半導体集積回路。
3 . 請求の範囲の第 1項に記載の半導体集積回路であって、
上記機能プロックは、 .該機能プロックに電源電圧を供給するための電源レー ルと、 該機能プロック内における基準電圧を設定するためのグラウンドレール とを備え、
上記予備素子プロックは、 上記機能プロックが配置される上記電源レールか ら上記グラウンドレールまでの間の領域以外に配置することを特徴とする半導 体集積回路。
4 . 請求の範囲の第 1項に記載の半導体集積回路であって、
上記予備素子プロックは、 上記機能ブロックに並行に配置し、 且つ、 細長く 形成することを特徴とする半導体集積回路。
5 . 請求の範囲の第 1項に記載の半導体集積回路であって、 上記予備素子は、 複数の配線層の最上位の配線層に接続されていることを特 徴とする半導体集積回路。
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