WO2002101925A1 - Dispositif d'interpolation de donnees et procede correspondant, dispositif de generation de fonctions d'echantillonnage, programme d'interpolation de donnees, et support enregistre - Google Patents

Dispositif d'interpolation de donnees et procede correspondant, dispositif de generation de fonctions d'echantillonnage, programme d'interpolation de donnees, et support enregistre Download PDF

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WO2002101925A1
WO2002101925A1 PCT/JP2002/004988 JP0204988W WO02101925A1 WO 2002101925 A1 WO2002101925 A1 WO 2002101925A1 JP 0204988 W JP0204988 W JP 0204988W WO 02101925 A1 WO02101925 A1 WO 02101925A1
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data
interpolation
multiplier
circuit
output data
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PCT/JP2002/004988
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Inventor
Yukio Koyanagi
Original Assignee
Neuro Solution Corp.
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
    • H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
    • H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/15—Correlation function computation including computation of convolution operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method

Definitions

  • the present invention relates to a data interpolation device and method, a sampling function generation device, a data interpolation program, and a recording medium, and is particularly suitable for use in a data interpolation method for interpolating between discrete data such as voices and images. It is something. Background art
  • FIG. 1 is an explanatory diagram of the sine function.
  • the sine function appears when the Dirac delta function is inverse Fourier-transformed, and is defined as sine ( ⁇ ft) / ( ⁇ ft) when the sampling frequency is f.
  • FIG. 2 is an explanatory diagram of data interpolation using the sampling function shown in FIG.
  • the discrete data values at equally spaced sample points t 1, t 2, t 3, and t 4 are represented by Y (t 1), Y (t 2), Y (t 3), Y I
  • an interpolated value y (t 0) corresponding to a predetermined position t 0 (a position a distance from t 2) between the sample points t 2 and t 3 is considered.
  • the interpolated value y To obtain (t 0) using the sampling function multiple samplings with amplitudes corresponding to the discrete data values Y (t 1) to Y (t 4) at each sample point t 1 to t 4
  • the values at the interpolation position t 0 (indicated by X) are obtained, and all of them are added by convolution.
  • Such data interpolation includes, for example, a digital-to-analog conversion process that converts discrete digital data into a continuous analog signal, and a continuous original data restoration by interpolation from the data that was discretized during compression. This is used for decompression processing. In that case, it is often required to interpolate the value between given discrete sample points as smoothly as possible.
  • the obtained interpolated values are held by a sample and hold circuit to generate a step-like signal waveform, and then was passed through a mouth-pass filter to output a smooth signal.
  • this method has a problem in that the output continuous signal is degraded in phase characteristics due to the one-pass filter.
  • the sinc function described above converges to 0 at ⁇ ⁇ , it is necessary to find and add values of the sinc function corresponding to all discrete data values in order to obtain an accurate interpolation value.
  • the convolution operation was performed by limiting the range of the discrete data to be considered due to the processing capacity and the circuit scale. For this reason, the obtained interpolated value includes a truncation error, and there has been a problem that an accurate interpolated value cannot be obtained.
  • the sampling function shown in Fig. 3 is differentiable once in the entire region, and the sampling position t along the horizontal axis has a finite value other than 0 only in a finite local region. Is a finite function whose value is all 0 in the region.
  • the sampling function shown in Fig. 3 has the characteristic that it takes a maximum value only at the sampling point t3 and the value becomes 0 at the four sampling points t1, t2, t4, and t5. However, all the sample points required to obtain a smooth waveform signal pass.
  • the function shown in Fig. 3 is a finite-order sampling function that is once differentiable over the entire range and converges to 0 at sampling points t1 and t5. Therefore, instead of the conventional sinc function shown in Fig. 1, superposition based on each discrete data is performed by using the sampling function of Fig. 3 to obtain a function that can differentiate once between the discrete data. This allows smooth interpolation. This eliminates the need for a one-pass filter and prevents its phase characteristics from deteriorating.
  • the present invention enables a smoother deinterpolation based on a finite number of sampling functions that can be differentiated at least once in the entire region by a simpler operation, thereby shortening the operation time,
  • An object of the present invention is to enable simplification of a circuit for performing an operation. Disclosure of the invention
  • the data interpolation apparatus comprises: a plurality of delay circuits for sequentially delaying sequentially input discrete data; and a digital basic function for each data extracted from each output stage of the plurality of delay circuits. And a multiplying and adding circuit for obtaining an interpolation data for the sequentially input discrete data by performing weighted addition according to the value of
  • Another aspect of the present invention is characterized in that a plurality of over-sampling circuits are cascade-connected as a set of over-sampling circuits including the several stages of delay circuits and the multiply-add circuit.
  • a three-stage delay circuit for sequentially delaying sequentially input discrete data, and a digital basic function for each data extracted from each output stage of the three-stage delay circuit, By performing weighted addition according to the value of And a multiply-add circuit for obtaining an overnight.
  • Another embodiment of the present invention is characterized in that a plurality of oversampling circuits are cascade-connected as a set of oversampling circuits including the three-stage delay circuit and the multiply-add circuit.
  • a digital basic function is provided for several stages of delay circuits for sequentially delaying sequentially input discrete data, and for each data taken out from each output stage of the several stages of delay circuits.
  • a plurality of oversampling circuits are cascade-connected as a set of oversampling circuits including the several stages of delay circuits, the multiplying and adding circuits, and the averaging circuit.
  • a four-stage delay circuit for sequentially delaying sequentially input discrete data, and a digital basic function for each data extracted from each output stage of the four-stage delay circuit, And a multiplying and adding circuit for obtaining an interpolation data for the sequentially input discrete data by performing weighted addition in accordance with the value of.
  • Another embodiment of the present invention is characterized in that the four-stage delay circuit and the multiplying and adding circuit are cascaded to form a set of oversampling circuits and a plurality of oversampling circuits.
  • a digital basic function is provided for a five-stage delay circuit for sequentially delaying sequentially input discrete data, and for each data extracted from each output stage of the five-stage delay circuit. By performing weighted addition according to the value of And a multiply-add circuit for obtaining an overnight.
  • Another embodiment of the present invention is characterized in that the five-stage delay circuit and the multiplying and adding circuit are cascade-connected to a plurality of oversampling circuits as a set of oversampling circuits.
  • data acquisition means for discrete data that is sequentially input, data acquisition means for acquiring discrete data of a sample point to be watched and discrete data of several sample points around the data, and acquisition by the data acquisition means
  • interpolating means for sequentially obtaining interpolation data for the discrete data at the sample point of interest by performing weighted addition according to the value of the digital basic function on the obtained discrete data.
  • the processing of the data acquisition unit and the interpolation unit is repeated several times using output data of the interpolation unit as input to the data acquisition unit.
  • an averaging means for averaging adjacent interpolation data with respect to the interpolation data obtained by the interpolation means is provided.
  • the data interpolation method of the present invention is based on the value of the digital basic function for discrete data that is sequentially input to discrete data of a sample point of interest and scattered data of several sample points around it. By performing weighted addition, interpolation data for the discrete data of the noted sample point is obtained.
  • Another aspect of the present invention is characterized in that an averaging operation is performed between adjacent interpolation data with respect to interpolation data obtained by weighting addition according to the value of the digital basic function.
  • the interpolation data obtained by weighted addition according to the value of the digital basic function is used to determine the sample point of interest.
  • the interpolation data for the interpolation data of the sample point to be noted can be further obtained. It is characterized by the following.
  • discrete data of one sample point to be noted and discrete data of sample points on both sides of the discrete data are focused on according to a value of a digital basic function.
  • the feature is that the weighted addition is used to sequentially obtain the interpolation data of two sample points from the discrete data of one sample point.
  • discrete data of two adjacent sample points of interest and discrete data of both adjacent sample points of interest are determined according to the value of the digital basic function.
  • interpolation data for interpolating between the above two sample points is sequentially obtained.
  • the sampling function generation device of the present invention includes a plurality of delay circuits for sequentially delaying a single input digital data, and a plurality of data extracted from each output stage of the plurality of delay circuits.
  • a set of oversampling circuits is configured from the multiplying and adding circuit that obtains the interpolation data for the single digital data.
  • the oversampling circuits of the above are cascaded.
  • the data interpolation program of the present invention is a program for causing a computer to function as each means described in claim 17, or a data interpolation program according to claim 20, 24, 24, 26.
  • the computer-readable recording medium of the present invention includes a program for causing a computer to function as each unit described in claim 17 or a program for causing a computer to function as each of the means described in claim 17 or claim 20. It is characterized in that a program for causing a computer to execute the processing procedure of the data interpolation method described in any one of Items 26 to 26 is recorded.
  • FIG. 1 is an explanatory diagram of the sine function.
  • FIG. 2 is an explanatory diagram of data interpolation using the sampling function shown in FIG. 1.
  • FIG. 3 is a characteristic diagram showing a conventional sampling function generated from the digital basic function shown in FIG.
  • FIG. 4 is a diagram illustrating a configuration example of the data interpolation device according to the first embodiment.
  • FIG. 5 is a diagram for explaining the principle of data interpolation according to the first embodiment.
  • FIG. 6 is a characteristic diagram showing an oversampling result obtained when unit pulse data is input to the data interpolation device shown in FIG.
  • FIG. 7 is a characteristic diagram in which the waveform function indicated by 4 in FIG. 6 and the waveform function illustrated in FIG. 3 are arranged side by side for comparison.
  • FIG. 8 is a partially enlarged view of the sampling function shown in FIG.
  • FIG. 9 is a diagram showing frequency characteristics of the sampling function shown in FIG.
  • FIG. 10 is a diagram illustrating another configuration example of the data interpolation device according to the first embodiment.
  • FIG. 11 is a diagram illustrating another configuration example of the data interpolation device according to the first embodiment.
  • FIG. 12 is a diagram illustrating another configuration example of the data interpolation device according to the first embodiment.
  • FIG. 13 is a diagram for explaining the principle of data interpolation according to the second embodiment.
  • FIG. 14 is a diagram illustrating a configuration example of a data interpolation device according to the second embodiment.
  • FIG. 15 is a diagram showing digital basic functions used in the present embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 4 is a diagram illustrating a configuration example of the data interpolation device according to the first embodiment.
  • FIG. 5 is a diagram for explaining the principle of data interpolation according to the first embodiment. First, the principle of data interpolation according to the present embodiment will be described with reference to FIG.
  • A, B, C, ... on the horizontal axis indicate discrete data at each sample point sequentially input at each clock, and the data value is a coefficient for the digital basic function.
  • the vertical axes a, b, c, ... indicate the center positions of the discrete data processed by the digital basic function.
  • the digital basic function used here is the basis of the sampling function used when performing data interpolation by oversampling, and is shown in Fig.13. This digital basic function was created by changing the de-emphasis value to 1, 1, 8, 8, 8, 1, -1 every clock.
  • the digital basic function for discrete data A is given by shifting each function value (11,1,8,8,1,11) by one clock starting from the first clock position.
  • the basic digital functions are given by shifting each function value by one clock starting from the clock position two clocks after the first clock position.
  • the digital basic function for the discrete data C, D, E, F,... Sequentially input is given by shifting each function value by one clock with the clock position delayed by two clocks as the head. Can be
  • the discrete data B corresponds to an intermediate value between the two data bl / 8 and b28.
  • one discrete data B can be replaced by two interpolated data B and B2,
  • one discrete data C is two interpolated data — one CI, C2
  • one discrete data D is two interpolated data Dl, D2
  • one discrete data Evening E is replaced by two interpolated data El and E2
  • one discrete data F is replaced by two interpolated data Fl and F2.
  • E ⁇ E1 (D + 8E— F) 8
  • E2 (-D + 8E + F) / 8
  • the first interpolated value (for example, B1) is obtained by adding the value obtained by multiplying the discrete data by 8 and the value obtained by multiplying the discrete data at the preceding and following sample points by +1 times and —1 and dividing the added value by 8. Get. Also, the value obtained by multiplying the target discrete data by 8 times and the value obtained by multiplying the discrete data at the preceding and succeeding sample points by 11 and +1 are added, and the added value is divided by 8 to obtain the second value. To obtain the interpolated value of (eg B2). By doing this for each sample point, the original data is oversampled twice.
  • the same interpolation processing based on the interpolated data that has been oversampled twice it is possible to oversample the original data four times. It is possible. Furthermore, by performing the same interpolation processing based on the interpolated data that has been oversampled four times, the original data can be oversampled eight times. Theoretically, by repeating the same interpolation process n times, it is possible to oversample the original data by 2 n times.
  • the data interpolation device shown in Fig. 4 has a configuration in which circuits for performing double oversampling are connected in three stages in cascade. (-1 to -3). Also, circuit configurations that differ only in subscripts and have the same main code indicate that they have the same function.
  • the first-stage oversampling circuit operates according to a clock CK having a reference frequency (for example, 44.1 kHz).
  • the three-stage D-type flip-flop 23 delays sequentially input discrete data (for example, 16 bits) by one clock CK of the reference frequency.
  • These D-type flip-flops 23 correspond to a three-stage delay circuit according to the present invention.
  • the data extracted from the output tap of the first-stage D-type flip-flop 1 _ forms the first term shown in equations (5) and (6), and the second-stage D-type flip-flop 2
  • the data extracted from the output tap of — forms the second term
  • the data extracted from the output tap of the third stage D-type flip-flop 3 forms the third term.
  • the data extracted from the output tap of the first stage D-type flip-flop 1 is AND-gated through a multiplier 4 ⁇ (corresponding to the first multiplier in claim 3). Is input to one input terminal of the Input to one input terminal of AND gate 6 without passing through a circuit (equivalent to +1 times).
  • the other input terminal of the AND gate 5 receives the inverted clock CK that has passed through the inverter 7—.
  • the clock CK is input to the other input terminal of the AND gate 6—.
  • the output data of the two AND gates 56- is output via the OR gate 8-.
  • the OR gate 8 outputs the discrete data multiplied by +1 while the clock CK is at "H".
  • discrete data multiplied by -1 is output from the OR gate 8. That is, the first term shown in the above equation (5) is obtained while the clock CK is "H”, and the first term shown in the above equation (6) is obtained while the clock CK is "L”.
  • the two AND gates 5, 6 _, the inverter 7 and the OR gate 8 constitute a first switching circuit according to claim 3.
  • the data extracted from the output tap of the second stage D-type flip-flop 2 is output via a multiplier 9 of +8 times (corresponding to the second multiplier in the third claim).
  • the data extracted from the output tap of the third stage D-type flip-flop 3 is passed through an 11 times multiplier 10 _, (corresponding to the third multiplier in the third claim).
  • the signal is input to one input terminal of the ND gate 11-, and is input to one input terminal of the AND gate 12 without passing through a multiplier (equivalent to +1).
  • the clock CK is input to the other input terminal of the AND gate 11_.
  • the inverted clock CK that has passed through the inverter 13 is input to the other input terminal of the AND gate 12-.
  • the output data of the two AND gates 12 is output via the OR gate 14. As a result, during the period when the clock CK is "H" , The discrete data multiplied by 11 is output from the OR gate 14.
  • the output data of the OR gate 8, the output data of the octuple multiplier 9 —, and the output data of the OR gate 14 are combined into two adders 15-16-, ( (Corresponding to the adder in the third term).
  • the operation result shown in the above equation (5) is output from the adder 16 while the clock CK is “H”
  • the operation result shown in the above equation (6) is output while the clock CK is “L”.
  • the result is output from the adder 16-.
  • the adder 16 By sequentially inputting the discrete data ⁇ , ⁇ ,... as shown in FIG. 5 to the above circuit, the adder 16 outputs A, Bl, ⁇ 2, CI, C2,. In this way, interpolation data oversampled twice is output. Although the data values are multiplied by 1/8 as a whole in the equations (5) and (6), a circuit for this is not provided in the first-stage oversampling circuit. In the circuit of FIG. 4, a multiplier 2 0 of the final stage together three stages 1 Bruno 5 1 2 (1 Zeta 8 3) are multiplied.
  • the second term of equations (5) and (6) common to both pieces of interpolation data is used.
  • the output stage of the adder 16 is provided with an averaging circuit composed of a D-type flip-flop 17, an adder 18 and a ⁇ multiplier 19.
  • the D-type flip-flop 17- delays the output data of the adder 16_ by one clock according to the clock 2CK having a frequency twice the reference frequency.
  • the adder 18 adds the output data of the adder 16 and the output data of the D-type flip-flop 17_.
  • the 1 ⁇ 2 multiplier 19_ multiplies the output data of the adder 18_, by 12 times.
  • the reason why the averaging circuit is provided in this way is to recover the relative position shift of the clock caused by the interpolation processing. For example, if interpolation data is output from the adder 16 as Bl, B2, CI, C2,..., the averaging circuit calculates (81 + 82) 2, (B2 + CD / 2, (CI + C2) / 1,... are executed in order.
  • Output data of 1 double multiplier 1 9 _, constituting the averaging circuit is inputted to the D-type flip-flop 1 -2 over one sampling circuit of the second stage, twice over a two-stage Sampling is performed.
  • the second-stage oversampling circuit is the same as the first-stage oversampling circuit, except that it operates according to the clock 2 CK at twice the reference frequency. It is.
  • the third-stage oversampling circuit is the same as the first-stage oversampling circuit, except that it operates according to a clock 4CK having a frequency four times the reference frequency.
  • FIG. 6 is a characteristic diagram showing an oversampling result obtained when unit pulse data is input to the data interpolation device shown in FIG.
  • (1) shows unit pulse input data
  • (2) shows double oversampled data
  • (3) shows four times over one sampled data
  • (4) shows eight times oversampled data.
  • the waveform function of the oversampled data indicated by 4 has substantially the same waveform as the sampling function obtained by the convolution operation described in Japanese Patent Application No. 11-173732 shown in FIG.
  • Fig. 7 shows the waveform function shown in Fig. 6 and the waveform function shown in Fig. 3 side by side for comparison.
  • the solid line graph I is the waveform function shown in 4 of FIG. 6
  • the dotted line graph ⁇ is the waveform function shown in FIG.
  • the function indicated by 4 in Fig. 6 is differentiable at least once in the entire region.
  • the superposition based on each discrete data is performed using the sampling function shown in 4 of FIG. 6, and the value between the discrete data is set to 1 Using a function that can be differentiated more than once enables more smooth interpolation. As a result, a low-pass filter is not required, and deterioration of the phase characteristic can be prevented.
  • FIG. 8 is a partially enlarged view of the sampling function shown in FIG.
  • the sampling function II obtained by Japanese Patent Application No. 11-173, forcibly converges to 0 at the position of the sample point t 7.
  • the sampling function I obtained by the present embodiment does not have such a forced censoring. Therefore, according to the present embodiment, it is possible to more smoothly interpolate between discrete data.
  • FIG. 9 is a diagram showing frequency characteristics of the sampling function shown in FIG.
  • the solid line graph I shows the frequency characteristic of the sampling function obtained by the present embodiment
  • the dotted line graph II shows the sampling function of the sampling function obtained by Japanese Patent Application No. 11-1733245. 6 shows frequency characteristics.
  • both have very good frequency characteristics. According to this, the shape of the notch filter is exactly where the so-called aliasing noise appears, and the occurrence of aliasing noise can be effectively suppressed.
  • a finite-level sampling function that can be differentiated at least once in the entire region is calculated using only the extremely simple four arithmetic operations as in the above equations (5) and (6).
  • the data interpolation based on the sampling function can be performed by a simple calculation.
  • the formulas (5) and (6) when obtaining interpolation data for discrete data at a sample point of interest, only the discrete data at the sample points on both sides need to be considered. But According to the present embodiment, it is possible not only to obtain good interpolation data without phase distortion or truncation error of the low-pass filter, but also to shorten the calculation time for the interpolation, and to reduce the calculation circuit. Can be simplified.
  • the data interpolation circuit shown in FIG. 4 is an example of a circuit configuration for realizing the data interpolation method of the present invention, and is not limited to this.
  • a first multiply-add circuit that adds 1x, 8x, and +1 times the data extracted from the output taps of three D-type flip-flops, and three D-type flip-flops
  • it may be provided separately from a second multiplying and adding circuit that adds +1 times, 8 times, and ⁇ 1 times the data taken out from the output taps of the second tap.
  • FIG. 10 is a diagram showing a circuit configuration example in this case. Note that only the circuit that performs double oversampling is shown here, but by cascading n similar circuits, 2 "times oversampling can be performed as shown in Fig. 4. The illustration of the averaging circuit is omitted here.
  • the first multiplier / adder circuit includes a first multiplier 24 for multiplying the output data of the first stage D-type flip-flop 21 by 11 and an output data of the second stage D-type flip-flop 22.
  • the output data of the second multiplier 25, the first multiplier 24, the output data of the second multiplier 25, and the output data of the third stage D-type flip-flop 23 It has adders 26 and 27 for adding overnight.
  • the second multiplying and adding circuit includes a third multiplier 28 for multiplying the output data of the second stage D-type flip-flop 22 by eight, and a third stage D-type flip-flop.
  • a fourth multiplier 209 that multiplies the output data of the step 23 by one, an output data of the third multiplier 28, an output data of the fourth multiplier 29, and a first stage D type Adders 30 and 31 for adding the output data of the flip-flop 21 are provided.
  • the data output from the first multiplying and adding circuit (adder 27) is input to one input terminal of the AND gate 32.
  • the inverted clock CK that has passed through the inverter 33 is input to the other input terminal of the AND gate 32.
  • the data output from the second multiplying and adding circuit (adder 31) is input to one input terminal of the AND gate 34.
  • the clock CK is input to the other input terminal of the AND gate 34.
  • the output data of the two AND gates 32 and 34 is output via an OR gate 35.
  • the clock CK is “H”
  • the operation result as shown in the above equation (5) is output from the OR gate 35
  • the clock CK is “L”
  • the above equation (6) is output.
  • FIG. 11 shows only a circuit that performs double oversampling, 2 n times oversampling can be performed by connecting n similar circuits in cascade. You. The illustration of the averaging circuit is also omitted here.
  • the data interpolation device shown in FIG. 11 includes three stages of D-type flip-flops 41, 42, and 43 that sequentially delay discrete data that is sequentially input by one clock CK. Also, the first multiplier 44 that multiplies the output data of the first stage D-type flip-flop 41 by 1 and the second multiplier 44 that multiplies the output data of the second stage D-type flip-flop 42 by 8 times And a third multiplier 46 for multiplying the output data of the third stage D-type flip-flop 43 by 11 times. I have.
  • first adder 4 adds the output data of the first multiplier 44, the output data of the second multiplier 45, and the output data of the third stage D-type flip-flop 43.
  • 7, 48, the output data of the second multiplier 45, the output data of the third multiplier 46, and the output data of the first stage D-type flip-flop 41 are added.
  • 2 adders 49, 50 are provided.
  • the data output from the adder 48 is input to one input terminal of the AND gate 51.
  • the inverted clock CK that has passed through the inverter 52 is input to the other input terminal of the AND gate 51.
  • the data output from the adder 50 is input to one input terminal of the AND gate 53.
  • the clock CK is input to the other input terminal of the AND gate 53.
  • the output data of the two AND gates 51 and 53 is output via an OR gate 54.
  • the clock CK is "H”
  • the operation result as shown in the above equation (5) is output from the OR gate 54
  • the clock CK is "L”
  • the above equation (6) is output.
  • the operation result as shown in) is output from the OR gate 54.
  • the data interpolation is performed by performing the operations such as the above equations (5) and (6), and the averaging operation is further performed on the obtained interpolation data to thereby obtain the relative position of the clock.
  • the averaging operation may be omitted by directly performing the operation as shown in the above equation (7).
  • FIG. 12 is a diagram showing a circuit configuration example in this case. Note that, here, only a circuit that performs double oversampling is shown, but it is possible to perform 2 n oversampling by cascading n similar circuits.
  • the data interpolator shown in FIG. 12 includes four stages of D-type flip-flops 61, 62, 63, and 64 that sequentially delay discrete data that is sequentially input by one clock CK.
  • the four-stage D-type flip-flops 61 to 64 correspond to a four-stage delay circuit according to the present invention.
  • a first multiplier 65 that multiplies the output data of the first stage D-type flip-flop 61 by 1 and a second multiplier that multiplies the output data of the second stage D-type flip-flop 62 by 9 times.
  • Multiplier 2 6 the third multiplier 6 7 that multiplies the output data of the third stage D-type flip-flop 63 by 9, and the output data of the fourth stage D-type flip-flop 6 4
  • a fourth multiplier 6 8 for multiplying by one.
  • adders 69, 70 and 71 are provided for adding all the output data of the first to fourth multipliers 65 to 68.
  • the data output from the adder 71 is input to one input terminal of the AND gate 72.
  • the inverted clock CK that has passed through the inverter 73 is input to the other input terminal of the AND gate 72.
  • the discrete data input to the first stage D-type flip-flop 61 is AND gated 75 through a delay circuit 74 that delays by an amount corresponding to the delay of each of the circuit blocks 61 to 71 described above. Is input to one of the input terminals.
  • the clock CK is input to the other input terminal of the AND gate 75.
  • the output data of the two AND gates 72 and 75 are OR gates 76 Is output via.
  • the clock CK is "H”
  • the input discrete data is output from the R gate 76 as it is, and while the clock CK is "L”, the above equation (8) is used.
  • the interpolation data obtained by such an operation is output from the OR gate 76.
  • FIG. 12 is an example of a circuit for performing an operation such as the above equation (8), and is not limited to this.
  • the following configuration may be used instead of the multiplying / adding circuits 65 to 71 shown in FIG. 12, the following configuration may be used. That is, a first adder that adds the output data of the first stage D-type flip-flop 61 and the output data of the fourth stage D-type flip-flop 64, and a second stage D A second adder for adding the output data of the second flip-flop 62 and the output data of the third D-type flip-flop 63, and a first adder for multiplying the output data of the first adder by one.
  • the second multiplier for multiplying the output data of the second adder by 9 and the output data of the first multiplier and the output data of the second multiplier
  • the third adder forms a multiply-add circuit. In this way, the number of multipliers can be reduced.
  • FIG. 13 is a diagram for explaining the principle of data interpolation according to the second embodiment.
  • A, B,... On the horizontal axis indicate the discrete data of each sample point sequentially input for each clock, and the data value is the digital basic function of the present embodiment.
  • Is the coefficient for A, b, c, ... on the vertical axis indicate the center position of the discrete data processed by the digital basic function.
  • the digital basic function for discrete data A has each function value (11, 0, 9, 16, 16, 9, 0,-1) starting two clocks before the first clock position. Are shifted by one clock.
  • the digital basic function for the next discrete data B is given by shifting each function value by one clock starting from the first clock position.
  • the digital basic function for each sequentially input discrete data C, D, E, F,... Is given by shifting each function value by one clock starting from the clock position delayed by two clocks.
  • the center position c of the digital basic function added according to the value of the discrete data C overlaps with one data position unlike the first embodiment. Therefore, in the second embodiment, by performing a convolution operation using the data at the clock position c and the data at the clock positions before and after the clock position c, two interpolation data are obtained from one thinned data C. Evening Find Cl and C2.
  • a value obtained by multiplying the discrete data of the target by 25 a value obtained by multiplying the scattered data of the immediately preceding sample point by 10 times, and a value obtained by multiplying the discrete data of the next sample point by 9 times.
  • the second interpolated value (for example, C2) is obtained by adding the value obtained by multiplying the discrete data at the next two sample points by 11 and dividing the added value by 8.
  • a similar interpolation is performed based on the interpolated data that is oversampled twice. By performing the processing, it is possible to oversample the original data by 4 times. Furthermore, by performing the same interpolation processing based on the interpolated data that has been oversampled by a factor of four, it is possible to oversample the original data by a factor of eight. Theoretically, by repeating the same interpolation process n times, it is possible to oversample the original data by 2 n times.
  • FIG. 14 is a diagram illustrating a configuration example of a data interpolation device according to the second embodiment.
  • the data interpolator shown in Fig. 14 has a configuration in which circuits for performing double oversampling are connected in three stages in cascade. 1 to -3). Further, it is shown that circuit configurations that differ only in the subscript and have the same main code have the same function.
  • the first-stage oversampling circuit operates according to a clock CK having a reference frequency (for example, 44.1 kHz).
  • the data extracted from the output tap of the D-type flip-flop 81 of the first stage is input to the 11 times multiplier 86 (corresponding to the first multiplier of the claims 14).
  • the data extracted from the output tap of the second stage D-type flip-flop 82-I is a +9 times multiplier 87 (corresponding to the second multiplier in claim 14).
  • 11 times multiplier 9 3 _ (corresponding to the fifth multiplier in claim 14).
  • the data extracted from the output tap of the third stage D-type flip-flop 83 is applied to a 25-times multiplier 88_, (a third multiplier of claim 14). Equivalent).
  • the data extracted from the output tap of the D-type flip-flop 84 in the fourth stage is: a 1-time multiplier 8 9-, (corresponding to the fourth multiplier in claim 14) and + The input is input to a 9-times multiplier 9 4 _, (corresponding to the sixth multiplier in claim 14).
  • the data extracted from the output tap of the fifth stage D-type flip-flop 85 is input to a 1-times multiplier 95 (corresponding to the seventh multiplier in claim 14). You.
  • the output data of the above-mentioned one-time multipliers 8 6 _ ,, 9-time multipliers 8 7 _ ,, 25-time multipliers 8 8 and 11-time multipliers 89 are divided into three adders 90- 9 1— ,, 9 2 —, are all added.
  • the output data of the 1 ⁇ multiplier 9 3 _ ,, 25 ⁇ multiplier 8 8 9 ⁇ multiplier 94 4 ⁇ , and the 1 ⁇ multiplier 95 is divided into three adders 96, 97. ,, and 9 8 are all added.
  • the data output from the adder 9 2 _ is input to one input terminal of the AND gate 9 9 _.
  • the clock CK is input to the other input terminal of the AND gate 99_.
  • the data output from the adder 98 is input to one input terminal of the AND gate 100-.
  • the inverted clock CK that has passed through the inverter 10 1 _, is input to the other input terminal of the AND gate 10 0—.
  • the output data of the two AND gates 99 9 and 100 0 is output via the OR gate 102 _.
  • the clock CK is "H”
  • the operation result as shown in the above equation (14) is output from the OR gate 102
  • the clock CK is "L”
  • the above equation is output.
  • the operation result as shown in (15) is output from the OR gate 102_.
  • the output data of the OR gate 10 2 _ is input to the D-type flip-flop 8 1 -2 of the second-stage oversampling circuit, and the second-stage double-oversampling is performed. Be executed.
  • the second-stage oversampling circuit is the same as the first-stage oversampling circuit except that it operates according to a clock 2CK having a frequency twice the reference frequency.
  • the third-stage oversampling circuit is the same as the first-stage oversampling circuit, except that it operates according to a clock 4CK having a frequency four times the reference frequency.
  • OR gate one provided in the final stage of the oversampling circuit of the third stage Bok 1 0 2 output data Isseki -3 is held in the D type disadvantageous flop 1 0 3 in accordance with the clock 8 CK of eight times the frequency After that, the signal is output via a 15 ⁇ 2 multiplier 104.
  • interpolation data is obtained using a function obtained by adding (averaging) the digital basic functions shown in FIG. 15 by shifting one clock at a time.
  • the averaging operation has already been performed in this function. Therefore, there is no need to perform the averaging operation after performing the interpolation operations by the above equations (14) and (15), and the averaging circuit can be omitted.
  • a digital basic function in which the data value is changed to 11, 11, 8, 8, 1, 11 every clock is used. This value is the best, but any other value is used (for example, the weights on the sides are set to 1 or 0 instead of --1, and the weights in the middle are other than 8) May be used as the digital basic function. Even in this case, compared with the conventional method using the sine function, it is possible to obtain good interpolated data that smoothly connects discrete data by a simple operation.
  • the data interpolation methods according to the first and second embodiments described above can be realized by any of the hardware configuration, DSP, and software.
  • the data interpolation device of the present embodiment is actually configured by a computer CPU or MPU, RAM, ROM, etc., and the programs stored in RAM or ROM operate. This can be achieved by:
  • a program that causes a computer to perform the functions of the present embodiment is recorded on a recording medium such as a CD-ROM, It can be realized by reading it on a computer.
  • a recording medium for recording the above program a floppy disk, a hard disk, a magnetic tape, an optical disk, a magneto-optical disk, a DVD, a nonvolatile memory card, or the like can be used in addition to the CD-ROM. Can be. It can also be realized by downloading the above program via a network, such as the Internet, at the time of the combination.
  • the data interpolation device shown in Fig. 4 and Fig. 14 performs data interpolation by sequentially inputting a plurality of discrete data.However, by inputting a single digital data, the sample shown in Fig. 6 It can also be used as a sampling function generator that generates a sampling function.
  • the data interpolation device includes, for example, a digital-to-analog conversion for converting discrete digital data into a continuous analog signal, an expansion process for restoring original data by interpolation from data discretized at the time of compression, It can be applied to enlargement processing of image data.
  • the interpolation data is obtained by performing the above operation, so that a finite number of sampling functions that can be differentiated finitely over the entire area can be obtained by only four simple arithmetic operations, and a smooth data interpolation based on the sampling function can be performed. It can be done with simple calculations. Therefore, it is possible to shorten the operation time for obtaining good interpolation data without the phase distortion and the truncation error of the one-pass filter, and to simplify the operation circuit.
  • the present invention enables smoother data interpolation based on a finite number of sampling functions that can be differentiated at least once in the entire region by a simpler calculation, thereby shortening the calculation time and performing the calculation. This is useful for realizing the simplification of the circuit.

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Description

明 細 書 データ補間装置および方法、 標本化関数生成装置、 データ補間プロダラ ム、 記録媒体 技術分野
本発明はデータ補間装置および方法、 標本化関数生成装置、 データ補 間プログラム、 記録媒体に関し、 特に、 音声や画像などの離散的なデ一 タ間を補間するデ一夕補間方式に用いて好適なものである。 背景技術
従来、 あらかじめ与えられた標本値間の値を求めるデータ補間方法と して、 様々な方法が提案されている。 最も簡単な方法は、 直線補間であ る。 この直線補間では、 例えば 2つの標本値 X 1 ， X 2の間を補間する 中間値として、 （ X 1 + X 2 ) / 2で表される補間データを求める。 また、 所定の標本化関数を用いてデータ補間を行う方法も知られてい る。 この場合のデータ補間には、 通常、 従来から知られている s i n c 関数と称される標本化関数が用いられる。
図 1 は、 s i n e 関数の説明図である。 s i n e関数は、 ディ ラック のデルタ関数を逆フーリエ変換したときに現れるものであり、 標本化周 波数を f としたときに s i n ( κ f t ) / ( π f t ) で定義される。 こ の s i n c 関数は、 t = 0のサンプル点のみで値が 1 になり、 他の全て のサンプル点では値が 0 となる。
図 2 は、 図 1 に示した標本化関数を用いたデータ補間の説明図である 。 図 2 において、 等間隔のサンプル点 t 1 , t 2 , t 3 , t 4のそれぞ れにおける離散データの値を Y ( t 1 ) ， Y ( t 2 ) , Y ( t 3 ) ， Y I
( t 4 ) とし、 例えばサンプル点 t 2 と t 3の間の所定位置 t 0 ( t 2 から距離 aの位置） に対応した補間値 y ( t 0 ) を求める場合を考える 一般に、 補間値 y ( t 0 ) を標本化関数を用いて求めるには、 各サン プル点 t 1 〜 t 4の離散データ値 Y ( t 1 ) 〜 Y ( t 4 ) に対応した振 幅を有する複数の標本化関数について、 補間位置 t 0 における値 （ X印 で示す） を夫々求め、 これらを畳み込み演算によって全て加算すればよ い。
これらのデータ補間は、 例えば、 離散的なデジタルデータを連続的な アナログ信号に変換するデジタル一アナログ変換処理や、 圧縮時に離散 化されたデ一夕から補間によって連続的な元デ一夕を復元する伸長処理 などに利用される。 その際には、 与えられた離散的なサンプル点間の値 をできるだけ滑らかに補間することが要求されることが多い。
この要求に対応するために、 補間処理によって擬似的にサンプリ ング 周波数を上げる従来のデータ補間方法では、 求めた各補間値をサンプル ホールド回路によって保持して階段状の信号波形を生成した後に、 それ を口一パスフィルタに通すことによって滑らかな信号を出力するように していた。
ところが、 この方法では、 出力される連続信号に、 口一パスフィルタ による位相特性の劣化が生じるという問題があった。
また、 上述した s i n c関数は、 ±∞で 0 に収束する関数であるため 、 正確な補間値を求めようとすると、 全ての離散データ値に対応した s i n c関数の値を求めて加算する必要がある。 ところが実際には、 処理 能力や回路規模等の都合から、 考慮する離散データの範囲を限定して畳 み込み演算が行われていた。 そのため、 得られる補間値には打ち切り誤 差が含まれ、 正確な補間値が得られないという問題があった。 このような問題を解決するために、 本出願人は、 口一パスフィルタに よる位相特性の劣化や打ち切り誤差がなく、 歪みの少ない出力波形を得 ることが可能なデータ補間方式を発明し、 既に特許出願した （特願平 1 1 — 1 7 3 2 4 5号） 。 この特願平 1 1 一 1 7 3 2 4 5号に記載の発明 は、 図 1 5に示すデジタル基本関数を入力される n個の離散データの値 に応じた振幅に加工し、 それらをオーバーサンプリ ングおよび畳み込み 演算によって合成することにより、 結果として図 3に示すような標本化 関数に基づきデータ補間を行うようにしたものである。
この図 3に示す標本化関数は、 全域において 1 回微分可能であって、 横軸に沿った標本位置 t が有限の局所的な領域内でのみ 0以外の有限な 値を有し、 それ以外の領域では値が全て 0 となる有限台の関数である。
また、 図 3の標本化関数は、 サンプル点 t 3のみで極大値をとり、 4 つのサンプル点 t 1 , t 2 , t 4 , t 5で値が 0 になるという特徴を持 つ関数であり、 滑らかな波形の信号を得るために必要なサンプル点は全 て通る。
このように、 図 3に示す関数は、 全域において 1回微分可能であり、 しかもサンプル点 t 1 , t 5 において 0 に収束する有限台の標本化関数 である。 したがって、 図 1 に示した従来の s i n c 関数の代わりに、 図 3の標本化関数を用いて各離散データに基づく重ね合わせを行うことに より、 離散データ間の値を 1 回微分可能な関数を用いて滑らかに補間す ることが可能となる。 これにより、 口一パスフィルタを不要とし、 その 位相特性の劣化を防止することができる。
また、 図 3の標本化関数は、 サンプル点 t 1 , t 5で 0 に収束するた め、 t l 〜 t 5の範囲内での離散データだけを考慮に入れればよい。 し たがって、 ある 1つの補間値を求める場合には、 限られた数の離散デー 夕の値のみを考慮すればよいことになり、 処理量を大幅に削減すること ができる。 しかも、 t l 〜 t 5の範囲外の各離散データについては、 本 来考慮すべきであるが処理量や精度等を考慮して無視しているというわ けではなく、 理論的に考慮する必要がないため、 打ち切り誤差の発生を 防止することもできる。
しかしながら、 上記特願平 1 1 一 1 7 3 2 4 5号に記載されたデータ 補間方式では、 上述のように優れた特性は得ることができるものの、 畳 み込み演算あるいは移動平均演算など、 直線補間などの簡単なデータ補 間方式に比べて複雑な演算を行う必要があった。
そこで本発明は、 全域において 1 回以上微分可能な有限台の標本化関 数に基づく滑らかなデ一夕補間をより簡単な演算で行う ことができるよ うにし、 演算時間の短縮化や、 その演算を行うための回路の簡素化を実 現できるようにすることを目的とする。 発明の開示
本発明のデータ補間装置は、 順次入力される離散データを順次遅延さ せる数段の遅延回路と、 上記数段の遅延回路の各出力段から取り出され るそれぞれのデータに対して、 デジタル基本関数の値に応じた重み付け 加算をすることにより、 上記順次入力される離散デ一夕に対する補間デ —夕を求める乗加算回路とを備えたことを特徴とする。
本発明の他の態様では、 上記数段の遅延回路と上記乗加算回路とを 1 組のオーバーサンプリ ング回路として、 複数のオーバ一サンプリ ング回 路をカスケー ド接続したことを特徴とする。
本発明のその他の態様では、 順次入力される離散データを順次遅延さ せる 3段の遅延回路と、 上記 3段の遅延回路の各出力段から取り出され るそれぞれのデータに対して、 デジタル基本関数の値に応じた重み付け 加算をすることにより、 上記順次入力される離散デ一夕に対する補間デ 一夕を求める乗加算回路とを備えたことを特徴とする。
本発明のその他の態様では、 上記 3段の遅延回路と上記乗加算回路と を 1組のオーバーサンプリ ング回路として、 複数のオーバーサンプリ ン グ回路をカスケード接続したことを特徴とする。
本発明のその他の態様では、 順次入力される離散データを順次遅延さ せる数段の遅延回路と、 上記数段の遅延回路の各出力段から取り出され るそれぞれのデータに対して、 デジタル基本関数の値に応じた重み付け 加算をすることにより、 上記順次入力される離散データに対する補間デ —夕を求める乗加算回路と、 上記乗加算回路から出力される隣接する補 間データどう しの平均データを求める平均化回路とを備えたことを特徴 とする。
本発明のその他の態様では、 上記数段の遅延回路と上記乗加算回路と 上記平均化回路とを 1組のオーバーサンプリ ング回路として、 複数のォ 一バーサンプリ ング回路をカスケ一ド接続したことを特徴とする。 本発明のその他の態様では、 順次入力される離散データを順次遅延さ せる 4段の遅延回路と、 上記 4段の遅延回路の各出力段から取り出され るそれぞれのデータに対して、 デジタル基本関数の値に応じた重み付け 加算をすることにより、 上記順次入力される離散データに対する補間デ 一夕を求める乗加算回路とを備えたことを特徴とする。
本発明のその他の態様では、 上記 4段の遅延回路と上記乗加算回路と を 1組のオーバーサンプリ ング回路として、 複数のオーバーサンプリ ン グ回路をカスケ一ド接続したことを特徴とする。
本発明のその他の態様では、 順次入力される離散データを順次遅延さ せる 5段の遅延回路と、 上記 5段の遅延回路の各出力段から取り出され るそれぞれのデータに対して、 デジタル基本関数の値に応じた重み付け 加算をすることにより、 上記順次入力される離散データに対する補間デ 一夕を求める乗加算回路とを備えたことを特徴とする。
本発明のその他の態様では、 上記 5段の遅延回路と上記乗加算回路と を 1組のオーバーサンプリ ング回路として、 複数のオーバ一サンプリ ン グ回路をカスケ一 ド接続したことを特徴とする。
本発明のその他の態様では、 順次入力される離散データについて、 注 目するサンプル点の離散データとその周辺数個のサンプル点の離散デー タを取得するデータ取得手段と、 上記データ取得手段により取得した数 個の離散データに対して、 デジタル基本関数の値に応じた重み付け加算 をすることにより、 上記注目するサンプル点の離散データに対する補間 データを順次求める補間手段とを備えたことを特徴とする。
本発明のその他の態様では、 上記データ取得手段および上記補間手段 の処理を、 上記補間手段の出力データを上記データ取得手段の入力とし て数回繰り返し行う ことを特徴とする。
本発明のその他の態様では、 上記補間手段により求められた補間デ一 夕について、 隣接する補間データどう しで平均化演算を行う平均化手段 を備えたことを特徴とする。
また、 本発明のデータ補間方法は、 順次入力される離散データについ て、 注目するサンプル点の離散データとその周辺数個のサンプル点の離 散データとに対して、 デジタル基本関数の値に応じた重み付け加算をす ることにより、 上記注目するサンプル点の離散データに対する補間デー タを求めるようにしたことを特徴とする。
本発明の他の態様では、 上記デジタル基本関数の値に応じた重み付け 加算により求められた補間データについて、 隣接する補間データどう し で平均化演算を行うようにしたことを特徴とする。
本発明のその他の態様では、 上記デジタル基本関数の値に応じた重み 付け加算により求められた補間データをついて、 注目するサンプル点の 補間データとその周辺数個のサンプル点の補間データとに対して、 上記 デジタル基本関数の値に応じた重み付け加算をすることにより、 上記注 目するサンプル点の補間データに対する補間データを更に求めるように したことを特徴とする。
本発明のその他の態様では、 順次入力される離散データについて、 注 目する 1つのサンプル点の離散データとその両隣のサンプル点の離散デ 一夕とに対して、 デジタル基本関数の値に応じた重み付け加算をするこ とにより、 上記 1つのサンプル点の離散デ一夕から 2つのサンプル点の 補間デ一夕を順次求めるようにしたことを特徴とする。
本発明のその他の態様では、 順次入力される離散データについて、 注 目する隣接する 2つのサンプル点の離散データとその両隣のサンプル点 の離散データとに対して、 デジタル基本関数の値に応じた重み付け加算 をすることにより、 上記 2つのサンプル点の間を補間する補間データを 順次求めるようにしたことを特徴とする。
また、 本発明の標本化関数生成装置は、 入力される単一のデジタルデ 一夕を順次遅延させる数段の遅延回路と、 上記数段の遅延回路の各出力 段から取り出されるそれぞれのデ一夕に対して、 デジタル基本関数の値 に応じた重み付け加算をすることにより、 上記単一のデジタルデータに 対する補間データを求める乗加算回路とから 1組のオーバーサンプリ ン グ回路を構成し、 複数のオーバ一サンプリ ング回路をカスケ一 ド接続し たことを特徴とする。
また、 本発明のデータ補間プログラムは、 請求の範囲第 1 7項に記載 の各手段としてコンピュータを機能させるためのプログラム、 あるいは 、 請求の範囲第 2 0項， 第 2 4項， 第 2 6項の何れか 1項に記載のデー 夕補間方法の処理手順をコンピュータに実行させるためのプログラムで ある。 また、 本発明のコンピュータ読み取り可能な記録媒体は、 請求の範囲 第 1 7項に記載の各手段としてコンピュータを機能させるためのプログ ラム、 あるいは、 請求の範囲第 2 0項， 第 2 4項， 第 2 6項の何れか 1 項に記載のデータ補間方法の処理手順をコンピュータに実行させるため のプログラムを記録したことを特徵とする。 図面の簡単な説明
図 1 は、 s i n e 関数の説明図である。
図 2は、 図 1 に示した標本化関数を用いたデータ補間の説明図である 図 3は、 図 1 5に示すデジタル基本関数から生成される従来の標本化 関数を示す特性図である。
図 4は、 第 1 の実施形態によるデータ補間装置の構成例を示す図であ る。
図 5は、 第 1 の実施形態によるデータ補間の原理を説明するための図 である。
図 6は、 図 4に示したデータ補間装置にュニッ トパルスのデータを入 力した場合に得られるオーバーサンプル結果を示す特性図である。
図 7は、 図 6の④に示す波形関数と、 図 3に示す波形関数とを比較の ために並べて示す特性図である。
図 8は、 図 7に示した標本化関数の一部拡大図である。
図 9は、 図 7に示した標本化関数の周波数特性を示す図である。
図 1 0は、 第 1 の実施形態によるデータ補間装置の他の構成例を示す 図である。
図 1 1 は、 第 1 の実施形態によるデ一夕補間装置の他の構成例を示す 図である。 図 1 2は、 第 1 の実施形態によるデータ補間装置の他の構成例を示す 図である。
図 1 3は、 第 2の実施形態によるデータ補間の原理を説明するための 図である。
図 1 4は、 第 2の実施形態によるデータ補間装置の構成例を示す図で ある。
図 1 5は、 本実施形態で用いるデジタル基本関数を示す図である。 発明を実施するための最良の形態
(第 1 の実施形態）
以下、 本発明の第 1 の実施形態を図面に基づいて説明する。
図 4は、 第 1 の実施形態によるデータ補間装置の構成例を示す図であ る。 図 5は、 第 1 の実施形態によるデータ補間の原理を説明するための 図である。 まず、 図 5 を用いて本実施形態によるデータ補間の原理につ いて説明する。
図 5 に示すデータ構造において、 横軸の A, B，C ,…は 1 クロック毎に順 次入力される各サンプル点の離散データを示し、 そのデータ値がデジタ ル基本関数に対する係数となる。 また、 縦軸の a , b，c，…は、 デジタル基 本関数により加工された離散データの中心位置を示す。
ここで用いるデジタル基本関数は、 オーバーサンプリ ングによるデー 夕補間を行う際に使用する標本化関数の基本となるものであり、 図 1 3 に示されるものである。 このデジタル基本関数は、 1 クロック毎にデ一 夕値を一 1， 1 , 8 , 8 , 1 , — 1 と変化させて作成したものである。 図 5 に示すように、 離散データ Aに対するデジタル基本関数は、 最初 のクロック位置を先頭として各関数値 （一 1 , 1 , 8 , 8， 1 , 一 1 ) を 1 クロックずつずらして与えられる。 また、 次の離散データ Bに対す るデジタル基本関数は、 最初のクロック位置より 2 クロック後のクロッ ク位置を先頭として各関数値を 1 クロックずつずらして与えられる。 同 様に、 順次入力される各離散データ C, D， E， F,…に対するデジタル基本関 数は、 更に 2 クロックずつ遅れたクロック位置をそれぞれ先頭として、 各関数値を 1 クロックずつずらして与えられる。
このようなデータ構造に基づいて、 1つの離散データ Bから 2つの補 間データ B1，B2 を生成する場合を例に挙げて説明する。 ここでは、 デジ タル基本関数により加工された離散データ Bの中心位置 b を挟む 2行の データをそれぞれ M, b2 とし、 これらのデータ bl, b2 に対して畳み込み 演算を行う ことを考える。 この場合、 2つの隣接するデータ値 bl, b2 は 、 それぞれ
bl = A+ 8B- C - (1)
b2=— A+ 8B+ C … ）
と表される。
上記式（1) (2)より、
bl + b2= 16B …（3)
と表され、 さ らに、
B= (bl/8+ b2/8)/2 …（
のように変形される。
上記式（4)から、 離散データ Bは、 2つのデータ bl/ 8， b2 8の中間 値に相当すると言える。 これを逆に考えることで、 1つの離散データ B は、 2つの補間データ Bし B2 に置き換えることができ、 それらは、
Bl= (A+ 8B-O/8 …（5)
B2= (-A+ 8B+ 0/8 …（6)
のように表される。
また、 離散データ Bについて式（4)に示される関係が他の離散データ D， E, F，…についても同様に成り立つことから、
C= (cl/8+ c2/8)/2
D= (dl/8+ d2/8)/2
E= (el/8+ e2/8)/2
F= (f 1/8+ f 2/8) / 2 となる。
したがって、 次式に示すように、 1つの離散デ一夕 Cは 2つの補間デ —夕 CI, C2 に、 1つの離散データ Dは 2つの補間デ一夕 Dl， D2 に、 1 つの離散デ一夕 Eは 2つの補間データ El, E2 に、 1つの離散データ Fは 2つの補間データ Fl， F2 にそれぞれ置き換えられる。
C→C1= (B+ 8C— D)/8、 C2= (- B+ 8C+ D) /8
D→D1= (C+ 8D— E)/8、 D2 = (— C + 8D + E)ノ 8
E→E1 = (D+ 8E— F) 8、 E2= (- D+ 8E + F) /8
F→F1= (E+ 8F-G)/8, F2= (-E+8F+G)/8 以上のように、 あるサンプル点の離散データ （例えば B) に関して補間 値を求める際には、 その離散データを 8倍した値と、 前後のサンプル点 の離散データを + 1倍、 — 1倍した値とを加算し、 その加算値を 8で割 ることによって第 1 の補間値 （例えば B1) を得る。 また、 対象の離散デ 一夕を 8倍した値と、 前後のサンプル点の離散デ一夕を一 1倍、 + 1倍 した値とを加算し、 その加算値を 8で割ることによって第 2の補間値 （ 例えば B2) を得る。 これを各サンプル点について行う ことにより、 元デ —夕を 2倍にオーバーサンプルする。
また、 2倍にオーバーサンプルされた補間データをもとに同様の補間 処理を行う ことにより、 元データを 4倍にオーバーサンプルすることが 可能である。 さらに、 4倍にオーバーサンプルされた補間データをもと に同様の補間処理を行うことにより、 元デ一夕を 8倍にオーバーサンプ ルすることが可能である。 理論的には、 同様の補間処理を n回繰り返し 行うことにより、 元データを 2 n倍にオーバーサンプルすることが可能で ある。
次に、 図 4を用いて、 上述の補間動作を実現する第 1 の実施形態によ るデータ補間装置の構成について説明する。
図 4に示すデータ補間装置は、 2倍のオーバーサンプリ ングを行うた めの回路を 3段カスケ一 ド接続した構成になっており、 1段目〜 3段目 の回路構成を符号の添数字 （- 1〜- 3 ) により区別している。 また、 添数 字のみが異なり主符号が同じ回路構成は互いに同一の機能を有するもの であることを示している。
1段目のオーバーサンプリ ング回路は、 基準周波数 （例えば 4 4 . 1 K H z ) のクロック C Kに従って動作する。 3段の D型フリ ップフロッ プ 2 3 は、 順次入力される離散データ （例えば 1 6 ビッ ト） を基準周波数の 1 クロック C Kずつ順に遅延させる。 これらの D型フリ ップフロップ 2 3 は、 本発明による 3段の遅延回路に相当す る。
1段目の D型フリ ップフロップ 1 _ ,の出力タップから取り出されるデ 一夕は、 例えば式（5) (6)に示す第 1項を形成し、 2段目の D型フリ ップ フロップ 2—,の出力タップから取り出されるデータは第 2項を形成し、 3段目の D型フリ ップフロップ 3 の出力タップから取り出されるデー タは第 3項を形成する。
1段目の D型フリ ップフロップ 1 の出力タップから取り出されたデ 一夕は、 一 1倍の乗算器 4 ^ (請求の範囲第 3項の第 1 の乗算器に相当） を介して A N Dゲー 卜 5 の一方の入力端に入力されるとともに、 乗算 器を介することなく （ + 1倍に相当） A N Dゲー ト 6 の一方の入力端 に入力される。 AN Dゲー ト 5 の他方の入力端には、 イ ンバ一タ 7—,を 通過した反転クロック C Kが入力される。 また、 A N Dゲート 6—,の他 方の入力端には、 クロック C Kが入力される。
上記 2つの AN Dゲー ト 5 6—，の出力データは、 O Rゲー ト 8—,を 介して出力される。 これにより、 クロック C Kが " H " の期間中は + 1 倍された離散データが O Rゲー ト 8 から出力される。 また、 クロック C Kが " L " の期間中は— 1倍された離散データが O Rゲート 8 から 出力される。 すなわち、 クロック C Kが " H " の期間中に上記式（5)に示 す第 1項が求められ、 " L " の期間中に上記式（6)に示す第 1項が求めら れる。 2つの AN Dゲート 5—い 6 _,, イ ンバ一タ 7 および O Rゲート 8 により請求の範囲第 3項の第 1 の切替回路が構成される。
2段目の D型フ リ ップフロップ 2 の出力タップから取り出されたデ —夕は、 + 8倍の乗算器 9 (請求の範囲第 3項の第 2の乗算器に相当） を介して出力される。 上記式（5) (6)に示すように、 第 2項については両 式において土の符号が変わることはないので、 第 1項のようなクロック C Kによる符号切替のための回路は不要である。
また、 3段目の D型フリ ップフロップ 3 の出力タップから取り出さ れたデータは、 一 1倍の乗算器 1 0 _, (請求の範囲第 3項の第 3の乗算器 に相当） を介して A NDゲ一 卜 1 1 -，の一方の入力端に入力されるとと もに、 乗算器を介することなく （+ 1倍に相当） ANDゲート 1 2 の 一方の入力端に入力される。 AN Dゲー ト 1 1 _,の他方の入力端には、 クロック C Kが入力される。 また、 A N Dゲー ト 1 2—,の他方の入力端 には、 インバー夕 1 3 を通過した反転クロック C Kが入力される。 上記 2つの AN Dゲー ト 1 2 の出力データは、 O Rゲー ト 1 4 を介して出力される。 これにより、 クロック C Kが " H " の期間中 は一 1倍された離散データが O Rゲー ト 1 4 から出力される。 また、 クロック C Kが " L " の期間中は + 1倍された離散データが 0 Rゲー ト 1 4 から出力される。 すなわち、 クロック C Kが " H " の期間中に上 記式（5)に示す第 3項が求められ、 " L " の期間中に上記式（6)に示す第 3項が求められる。 2つの A N Dゲート 1 1—，， 1 2 _ぃ ィ ンバー夕 1 3— ,および O Rゲー ト 1 4—,により請求の範囲第 3項の第 2の切替回路が構 成される。
上記 O Rゲート 8 の出力デ一夕、 8倍乗算器 9—,の出力デ一夕、 およ び O Rゲー ト 1 4 の出力データは、 2つの加算器 1 5 -い 1 6—， （請求 の範囲第 3項の加算器に相当） によって全て加算される。 これにより、 クロック C Kが " H " の期間中に上記式（5)に示す演算結果が加算器 1 6 より出力され、 クロック C Kが " L " の期間中に上記式（6)に示す演 算結果が加算器 1 6 -,より出力される。
以上のような回路に対して、 図 5に示すような離散デ一タ Α,Β, …を 順に入力することにより、 加算器 1 6 からは、 A, Bl， Β2, CI, C2,…のよ うに 2倍にオーバ一サンプリ ングされた補間データが出力される。 なお 、 式（5) (6)ではデータ値が全体として 1 / 8倍されているが、 そのため の回路が 1段目のオーバーサンプリ ング回路には設けられていない。 図 4の回路では、 3段分をまとめて最終段の乗算器 2 0で 1ノ 5 1 2 ( 1 Ζ 83) 倍している。
図 4に示すデータ補間装置では、 例えば 1つの離散データ Βから 2つ の補間データ Bl, Β2 を生成する際に、 両補間データで共通している式（5 ) (6)の第 2項については、 1 つの 8倍乗算器 9—,を共有してデ一夕形成 するようにしている。 このように、 2つの補間データを生成する際に共 有できる回路はできる限り共有化することにより、 全体としての回路構 成を簡素化している。 上記加算器 1 6 の出力段には、 D型フリ ップフロップ 1 7 と、 加算 器 1 8 と、 1 / 2倍乗算器 1 9 とから成る平均化回路が設けられてい る。 D型フ リ ップフロップ 1 7 -,は、 基準周波数の 2倍の周波数のクロ ック 2 C Kに従って、 加算器 1 6 _，の出力デ一夕を 1 クロック分遅延さ せる。 加算器 1 8 は、 加算器 1 6 の出力データと D型フリ ップフロッ プ 1 7 _,の出力データとを加算する。 1 2倍乗算器 1 9 _,は、 加算器 1 8 _,の出力データを 1 2倍する。
このように平均化回路を設けているのは、 補間処理によって生じたク ロックの相対位置のずれを元に戻すためである。 例えば、 加算器 1 6 から Bl, B2, CI, C2, …のように補間データが出力されている場合、 平 均化回路では、 （81 + 82) 2， (B2+ CD/2, (CI + C2) / 1, …の演算を順 に実行する。
この平均化演算の実行結果は、
(B1 + B2)/ 2= { { (A+ 8B- C) /8} + { (- A+ 8B+ 0/8} } /2 = B (B2+ Cl)/ 2= { { (- A+ 8B+ C) /8} + { (B+ 8C- D)/8} } /2
= (- A+ 9B+ 9C- D)/ 16 … ）
(CI + C2)/2= { { (B+ 8C- D)/8} + { (- B+ 8C+ D)/8} } /2 = C となり、 クロックの相対位置のずれが元の正しい位置に修正される。 こ れによって、 図 9 を用いて後述するように、 得られる標本化関数の周波 数特性を良好にすることが可能となる。
上記平均化回路を構成する 1 2倍乗算器 1 9 _,の出力データは、 2 段目のオーバ一サンプリ ング回路の D型フリ ップフロップ 1 -2に入力さ れ、 2段目の 2倍オーバーサンプリ ングが実行される。 2段目のオーバ 一サンプリ ング回路は、 基準周波数の 2倍の周波数のクロック 2 C Kに 従って動作すること以外は、 1段目のオーバーサンプリ ング回路と同様 である。
2段目のオーバーサンプリ ング回路の最終段に設けられた 1 Z 2倍乗 算器 1 9 - 2の出力データは、 3段目のオーバーサンプリ ング回路の D型 フリ ップフロップ 1 - 3に入力され、 3段目の 2倍オーバ一サンプリ ング が実行される。 3段目のオーバ一サンプリ ング回路は、 基準周波数の 4 倍の周波数のクロック 4 C Kに従って動作すること以外は、 1段目のォ 一バーサンプリ ング回路と同様である。
図 6は、 上記図 4に示したデータ補間装置にュニッ トパルスのデータ を入力した場合に得られるオーバーサンプル結果を示す特性図である。 図 6 において、 ①はユニッ トパルスの入力データ、 ②は 2倍ォ一バーサ ンプルデータ、 ③は 4倍オーバ一サンプルデ一夕、 ④は 8倍ォ一バーサ ンプルデータを示す。 ④に示すオーバーサンプルデータの波形関数は、 図 3に示した特願平 1 1 一 1 7 3 2 4 5号に記載の畳み込み演算により 得られる標本化関数とほぼ同じ波形を有している。
参考までに、 図 6の④に示す波形関数と、 図 3に示した波形関数とを 比較のために並べて図 7 に示す。 図 7 において、 実線のグラフ I は図 6 の④に示す波形関数、 点線のグラフ Π は図 3 に示す波形関数である。 こ れから分かるように、 両者の波形にほとんど差はなく、 有限の標本位置 において 0に収束する有限台の標本化関数である。 しかも、 図 6 の④に 示す関数は、 全域において 1 回以上微分可能である。
したがって、 本実施形態のデータ補間処理を適用した場合は、 結果と して図 6の④に示す標本化関数を用いて各離散データに基づく重ね合わ せを行うこととなり、 離散データ間の値を 1 回以上微分可能な関数を用 いてより滑らかに補間することが可能となる。 これにより、 ローパスフ ィルタを不要とし、 その位相特性の劣化を防止することができる。
また、 ある 1 つの離散データに関して補間値を求める場合には、 限ら れた数 （上記式（5) (6)で示されるように 3個） の離散データの値のみを 考慮すればよいことになり、 処理量を大幅に削減することができる。 し かも、 有限台の範囲外の各離散データについては、 本来考慮すべきであ るが処理量や精度等を考慮して無視しているというわけではなく、 理論 的に考慮する必要がないため、 打ち切り誤差の発生を防止することもで さる。
図 8は、 図 7 に示した標本化関数の一部拡大図である。 図 8 に示すよ うに、 特願平 1 1 一 1 7 3 2 4 5号により得られる標本化関数 I I は、 サ ンプル点 t = 7 の位置にて強制的に 0に収束する形になっているが、 本 実施形態により得られる標本化関数 I は、 そのような強制的な打ち切り がない。 したがって、 本実施形態によれば、 離散データ間をより滑らか に補間することができる。
図 9は、 図 7 に示した標本化関数の周波数特性を示す図である。 図 9 において、 実線のグラフ I は本実施形態により得られる標本化関数の周 波数特性を示し、 点線のグラフ I I は特願平 1 1 — 1 7 3 2 4 5号により 得られる標本化関数の周波数特性を示す。 この図 9から分かるように、 両方とも極めて良好な周波数特性が得られている。 これによれば、 いわ ゆる折り返しノイズが出るところにちょう どノ ッチフィルタが入ったよ うな形になっており、 折り返しノイズの発生を効果的に抑制することが できる。
以上詳しく説明したように、 第 1 の実施形態によれば、 全域において 1 回以上微分可能な有限台の標本化関数を、 上記式（5) ( 6)のような極め て簡単な四則演算のみで得ることができ、 当該標本化関数に基づくデー 夕補間を簡単な演算で行う ことができる。 この式（5 ) (6)によれば、 ある 注目するサンプル点の離散データについて補間データを求める際には、 その両隣のサンプル点の離散データのみを考慮に入れれば良い。 したが つて、 本実施形態によれば、 ローパスフィルタの位相歪みや打ち切り誤 差のない良好な補間データを得ることができることはもちろん、 そのた めの演算時間を短縮化することができるとともに、 その演算回路を簡素 化することができる。
なお、 上記図 4に示したデータ補間回路は、 本発明のデータ補間手法 を実現するための回路構成の一例であって、 これに限定されるものでは ない。
例えば、 3つの D型フリ ップフロップの出力タップから取り出される それぞれのデータを— 1倍、 8倍、 + 1倍して加算する第 1 の乗加算回 路と、 3つの D型フリ ップフ口ップの出力タップから取り出されるそれ ぞれのデータを + 1倍、 8倍、 — 1倍して加算する第 2の乗加算回路と 別個に設けるようにしても良い。
図 1 0は、 この場合の回路構成例を示す図である。 なお、 ここでは 2 倍のオーバーサンプルを行う回路のみを示しているが、 同様の回路を n 個カスケ一ド接続することにより、 2 "倍のオーバーサンプルを行う こと ができるのは、 図 4の場合と同様である。 また、 ここでは平均化回路の 図示を省略している。
図 1 0において、 3段の D型フリ ップフロップ 2 1 , 2 2， 2 3は、 順次入力される離散データを 1 クロック C Kずつ順に遅延させる。 第 1 の乗加算回路は、 1 段目の D型フリ ップフロップ 2 1 の出力データを一 1倍する第 1 の乗算器 2 4と、 2段目の D型フ リ ップフロップ 2 2の出 力データを 8倍する第 2の乗算器 2 5 と、 第 1 の乗算器 2 4の出力デー 夕、 第 2の乗算器 2 5の出力データおよび 3段目の D型フリ ップフロッ プ 2 3の出力デ一夕を加算する加算器 2 6 , 2 7 とを備える。
また、 第 2の乗加算回路は、 2段目の D型フ リ ップフロップ 2 2の出 力データを 8倍する第 3の乗算器 2 8 と、 3段目の D型フリ ップフロッ プ 2 3の出力デ一夕を一 1倍する第 4の乗算器 2 9 と、 第 3の乗算器 2 8の出力データ、 第 4の乗算器 2 9の出力データおよび 1段目の D型フ リ ップフロップ 2 1 の出力データを加算する加算器 3 0 , 3 1 とを備え る。
第 1 の乗加算回路 （加算器 2 7 ) から出力されたデータは、 ANDゲ — ト 3 2の一方の入力端に入力される。 AN Dゲー ト 3 2の他方の入力 端には、 インバー夕 3 3 を通過した反転クロック C Kが入力される。 ま た、 第 2の乗加算回路 （加算器 3 1 ) から出力されたデータは、 AN D ゲート 3 4の一方の入力端に入力される。 AN Dゲー ト 3 4の他方の入 力端には、 クロック C Kが入力される。
上記 2つの AN Dゲー ト 3 2 , 3 4の出力デ一夕は、 O Rゲート 3 5 を介して出力される。 これにより、 クロック C Kが " H " の期間中は、 上記式（5)に示すような演算結果が O Rゲート 3 5より出力され、 クロッ ク C Kが " L " の期間中は、 上記式（6)に示すような演算結果が O Rゲー ト 3 5より出力される。
また、 図 1 1 に示すように、 図 1 0では 2つ用いていた 8倍乗算器を 1つの乗算器で兼用するようにしても良い。 なお、 図 1 1 でも 2倍のォ —バ一サンプルを行う回路のみを示しているが、 同様の回路を n個カス ケ一 ド接続することにより、 2 n倍のオーバーサンプルを行うことができ る。 また、 ここでも平均化回路の図示は省略している。
図 1 1 に示すデータ補間装置は、 順次入力される離散データを 1 クロ ック C Kずつ順に遅延させる 3段の D型フリ ップフロップ 4 1 , 4 2 , 4 3 を備えている。 また、 1段目の D型フリ ップフロップ 4 1 の出力デ —夕を— 1倍する第 1の乗算器 4 4と、 2段目の D型フリ ップフロップ 4 2の出力データを 8倍する第 2の乗算器 4 5 と、 3段目の D型フリ ツ プフロップ 4 3の出力データを一 1倍する第 3の乗算器 4 6 とを備えて いる。
さらに、 第 1 の乗算器 4 4の出力データ、 第 2 の乗算器 4 5 の出力デ —タおよび 3段目の D型フリ ップフロップ 4 3の出力デ一タを加算する 第 1 の加算器 4 7， 4 8 と、 第 2 の乗算器 4 5 の出力デ一夕、 第 3 の乗 算器 4 6の出力デ一夕および 1段目の D型フリ ップフロップ 4 1 の出力 データを加算する第 2の加算器 4 9 , 5 0 とを備えている。
加算器 4 8から出力されたデータは、 A N Dゲート 5 1 の一方の入力 端に入力される。 A N Dゲート 5 1 の他方の入力端には、 インバー夕 5 2 を通過した反転クロック C Kが入力される。 また、 加算器 5 0から出 力されたデータは、 A N Dゲート 5 3の一方の入力端に入力される。 A N Dゲー ト 5 3の他方の入力端には、 クロック C Kが入力される。
上記 2 つの A N Dゲート 5 1 , 5 3 の出力データは、 O Rゲート 5 4 を介して出力される。 これにより、 クロック C Kが " H " の期間中は、 上記式（5 )に示すような演算結果が O Rゲート 5 4より出力され、 クロッ ク C Kが " L " の期間中は、 上記式（6)に示すような演算結果が O Rゲ一 ト 5 4より出力される。
また、 上記実施形態では、 上記式（5) (6)のような演算を行うことによ つてデータ補間を行い、 求めた補間データに対して更に平均化演算を行 うことによってクロックの相対位置のずれを補正するようにしていた。 これに対して、 上記式（7)に示すような演算を直接行う ことによって、 平 均化演算を省略できるようにしても良い。
上記式（7)に示すような演算を直接行う場合は、 順次入力される離散デ 一夕について、 注目する隣接する 2つのサンプル点の離散データとその 両隣のサンプル点の離散データとに対して、 デジタル基本関数の値に応 じた重み付け加算をすることにより、 上記 2つのサンプル点の離散デー 夕の間を補間する補間データを順次求めることになる。 例えば、 注目す る 2つの離散データが B，Cの場合は、 その間の補間データ（B+C)/2 は、 次式のように求められる。
(B+C)/2= (— A+9B+9C— D) 16 … ）
図 1 2は、 この場合の回路構成例を示す図である。 なお、 こ こでも 2 倍のオーバーサンプルを行う回路のみを示しているが、 同様の回路を n 個カスケ一 ド接続することにより、 2 n倍のオーバーサンプルを行う こと が可能である。
図 1 2に示すデータ補間装置は、 順次入力される離散データを 1 クロ ック C Kずつ順に遅延させる 4段の D型フリ ップフロップ 6 1 , 6 2， 6 3 , 6 4を備えている。 この 4段の D型フ リ ップフロップ 6 1 〜 6 4 は、 本発明による 4段の遅延回路に相当する。
また、 1段目の D型フリ ップフロップ 6 1 の出力デ一夕を— 1倍する 第 1 の乗算器 6 5 と、 .2段目の D型フリ ップフロップ 6 2の出力データ を 9倍する第 2の乗算器 6 6 と、 3段目の D型フリ ップフロップ 6 3の 出力データを 9倍する第 3の乗算器 6 7 と、 4段目の D型フリ ップフ口 ップ 6 4の出力データを— 1倍する第 4の乗算器 6 8 とを備えている。 さらに、 上記第 1〜第 4の乗算器 6 5〜 6 8の出力データを全て加算す る加算器 6 9， 7 0， 7 1 を備えている。
加算器 7 1から出力されたデータは、 AN Dゲート 7 2の一方の入力 端に入力される。 AN Dゲ一 卜 7 2の他方の入力端には、 インバー夕 7 3を通過した反転クロック C Kが入力される。 また、 初段の D型フリ ツ プフロップ 6 1 に入力される離散データは、 上述の各回路ブロック 6 1 〜 7 1の遅延に合わせた量だけ遅延させる遅延回路 7 4を介して A N D ゲー ト 7 5の一方の入力端に入力される。 ANDゲー ト 7 5の他方の入 力端には、 クロック C Kが入力される。
上記 2つの AN Dゲー ト 7 2， 7 5の出力データは、 O Rゲー ト 7 6 を介して出力される。 これにより、 クロック C Kが " H " の期間中は、 入力される離散データがそのまま〇 Rゲー ト 7 6より出力され、 クロッ ク C Kが " L " の期間中は、 上記式（8)に示すような演算により得られる 補間データが O Rゲー ト 7 6 より出力される。
なお、 この図 1 2は上記式（8)のような演算を行うための 1つの回路例 であり、 これに限定されるものではない。 例えば、 図 1 2 に示した乗加 算回路 6 5〜 7 1 の代わりに、 以下のような構成を用いても良い。 すな わち、 1段目の D型フリ ップフロップ 6 1 の出力デ一夕と 4段目の D型 フリ ップフロップ 6 4の出力データとを加算する第 1 の加算器と、 2段 目の D型フリ ップフロップ 6 2の出力データと 3段目の D型フリ ップフ ロップ 6 3の出力データとを加算する第 2の加算器と、 上記第 1 の加算 器の出力データを一 1倍する第 1 の乗算器と、 上記第 2の加算器の出力 デ 夕を 9倍する第 2の乗算器と、 上記第 1 の乗算器の出力データと上 記第 2の乗算器の出力データとを加算する第 3の加算器とにより乗加算 回路を構成する。 このようにすれば、 乗算器を削減することができる。
(第 2 の実施形態）
次に、 本発明の第 2の実施形態について説明する。 第 2の実施形態で は、 図 1 5に示すデジタル基本関数を 1 クロックずつずらして加算 （平 均化） した関数を使用する。
図 1 3は、 第 2の実施形態によるデータ補間の原理を説明するための 図である。 図 1 3に示すデータ構造において、 横軸の A， B, …は 1 クロ ック毎に順次入力される各サンプル点の離散デ一夕を示し、 そのデータ 値が本実施形態のデジタル基本関数に対する係数となる。 また、 縦軸の a , b , c ,…は、 デジタル基本関数により加工された離散データの中心位置を 示す。 図 1 3 に示すように、 離散データ Aに対するデジタル基本関数は、 最 初のクロック位置より 2 クロック前を先頭として各関数値 （一 1 ， 0， 9， 1 6， 9 , 0 , — 1 ) を 1 クロックずつずらして与えられる。 また 、 次の離散データ Bに対するデジタル基本関数は、 最初のクロック位置 を先頭として各関数値を 1 クロックずつずらして与えられる。 同様に、 順次入力される各離散データ C, D, E, F，…に対するデジタル基本関数は、 更に 2クロックずつ遅れたクロック位置をそれぞれ先頭として、 各関数 値を 1 クロックずつずらして与えられる。
このようなデータ構造によると、 例えば離散データ Cの値に応じて加 ェされるデジタル基本関数の中心位置 cは、 第 1 の実施形態と異なり 1 つのデータ位置の上に重なる。 そこで、 第 2の実施形態では、 このクロ ック位置 cのデータと、 その前後のクロック位置のデータとを用いて畳 み込み演算を行うことにより、 1 つの間引きデータ Cから 2つの補間デ 一夕 Cl， C2 を求める。
クロック位置 c を中心とする前後 3行分のデータをそれぞれ、 c -， c c +とすると、
C- =一 A+ 9B+ 9C- D … (9)
c= 16C 〜（10)
c + = - B+ 9C+ 9D— E …（11)
と表される。
上記式（9) (10)より、
(c-+ c) = (- A+ 9B+ 25C- D) (12)
と表され、 また、 上記式（10) (Π)より、
(c + c + ) = (- B+ 25C+ 9D- E) — (13)
と表される。
この式（12) (13)をもとに振幅の調整分を考慮すると、 1 つの離散デ一 夕 Cは、 2つの補間デ一夕 C 1， C 2 に置き換えることができ、 それらは、 Cl= (- A+9B+ 25C-D)/32 — ( )
C2= (- B+ 25C+ 9D- E)/32 〜（15)
のように表される。
また、 離散データ Cについて式（14) (15)に示される関係が他の離散デ —夕 D,E，F，…についても同様に成り立つ。 したがって、 次式に示すよう に、 1つの離散データ ！）は 2つの補間データ D1， D2 に、 1 つの離散デー タ Eは 2つの補間データ El， E2 に、 1つの離散データ Fは 2つの補間デ 一夕 Fl, F2 にそれぞれ置き換えられる。
D→D1 = (― B+ 9C+ 25D— E) 32、 D2= (- C+ 25D + 9E - F) / 32 E→E1 = (- C+ 9D + 25E- F) /32, E 2 = (— D + 25E + 9F— G) / 32 F→F1 = (- D + 9E+ 25F- G) /32, F2= (-E+ 25F + 9G - H) / 32 以上のように、 あるサンプル点の離散データ （例えば C) に関して補間 値を求める際には、 その離散データを 2 5倍した値と、 1 つ前のサンプ ル点の離散データを 9倍した値と、 2つ前のサンプル点の離散データを - 1倍した値と、 1つ後のサンプル点の離散データを— 1倍した値とを 加算し、 その加算値を 8で割ることによって第 1 の補間値 （例えば C 1 ) を得る。
また、 対象の離散データを 2 5倍した値と、 1つ前のサンプル点の離 散デ—夕を一 丄倍した値と、 1 つ後のサンプル点の離散データを 9倍し た値と、 2つ後のサンプル点の離散デ一夕を一 1倍した値とを加算し、 その加算値を 8で割ることによって第 2の補間値 （例えば C2) を得る。
これを各サンプル点について行うことにより、 元データを 2倍にォ一 バ一サンプルする。
また、 2倍にオーバ一サンプルされた補間データをもとに同様の補間 処理を行う ことにより、 元データを 4倍にオーバーサンプルすることが 可能である。 さらに、 4倍にオーバーサンプルされた補間データをもと に同様の補間処理を行う ことにより、 元データを 8倍にオーバーサンプ ルすることが可能である。 理論的には、 同様の補間処理を n回繰り返し 行う ことにより、 元データを 2 n倍にオーバーサンプルすることが可能で ある。
図 1 4は、 第 2の実施形態によるデータ補間装置の構成例を示す図で ある。 図 1 4に示すデータ補間装置は、 2倍のオーバーサンプリ ングを 行うための回路を 3段カスケード接続した構成になっており、 1段目〜 3段目の回路構成を符号の添数字 （-1〜- 3) により区別している。 また 、 添数字のみが異なり主符号が同じ回路構成は互いに同一の機能を有す るものであることを示している。
1段目のオーバーサンプリ ング回路は、 基準周波数 （例えば 4 4. 1 KH z ) のクロック C Kに従って動作する。 5段の D型フリ ップフロッ プ 8 1 _,， 8 2 _,, 8 3—い 8 4 8 5 は、 順次入力される離散デ一夕
(例えば 1 6 ビッ ト） を基準周波数の 1 クロック C Kずつ順に遅延させ る。 これらの D型フリ ップフロップ δ Ι—, δ δ -,は、 請求の範囲第 1 3 項による 5段の遅延回路に相当する。
1段目の D型フ リ ップフロップ 8 1 の出力タップから取り出された データは、 一 1倍の乗算器 8 6 (請求の範囲第 1 4項の第 1 の乗算器に 相当） に入力される。 2段目の D型フ リ ップフロップ 8 2 -Iの出力タツ プから取り出されたデ一夕は、 + 9倍の乗算器 8 7 （請求の範囲第 1 4 項の第 2の乗算器に相当） と一 1倍の乗算器 9 3 _, (請求の範囲第 1 4項 の第 5の乗算器に相当） とに入力される。
3段目の D型フリ ップフロップ 8 3 の出力タップから取り出された データは、 2 5倍の乗算器 8 8 _, (請求の範囲第 1 4項の第 3の乗算器に 相当） に入力される。 4段目の D型フリ ップフロップ 8 4 の出力タツ プから取り出されたデータは、 — 1倍の乗算器 8 9 -， （請求の範囲第 1 4 項の第 4の乗算器に相当） と + 9倍の乗算器 9 4 _, (請求の範囲第 1 4項 の第 6の乗算器に相当） とに入力される。 5段目の D型フ リ ップフロッ プ 8 5 の出力タップから取り出されたデータは、 ― 1倍の乗算器 9 5 (請求の範囲第 1 4項の第 7の乗算器に相当） に入力される。
上記一 1倍乗算器 8 6 _,， 9倍乗算器 8 7 _,, 2 5倍乗算器 8 8 およ び一 1倍乗算器 8 9 の出力データは、 3つの加算器 9 0—い 9 1—,, 9 2 -,によって全て加算される。 上記一 1倍乗算器 9 3 _,, 2 5倍乗算器 8 8 9倍乗算器 9 4—,および一 1倍乗算器 9 5 の出力データは、 3つ の加算器 9 6 ， 9 7.,, 9 8 によって全て加算される。
加算器 9 2 _,から出力されたデータは、 A N Dゲート 9 9 _,の一方の入 力端に入力される。 AN Dゲー ト 9 9 _,の他方の入力端には、 クロック C Kが入力される。 また、 加算器 9 8 から出力されたデータは、 AN Dゲ一 ト 1 0 0 -,の一方の入力端に入力される。 ANDゲート 1 0 0— ,の 他方の入力端には、 インバータ 1 0 1 _,を通過した反転クロック C Kが 入力される。
上記 2つの ANDゲート 9 9—い 1 0 0—,の出力データは、 O Rゲート 1 0 2 _，を介して出力される。 これにより、 クロック C Kが " H" の期 間中は、 上記式（14)に示すような演算結果が O Rゲート 1 0 2 より出 力され、 クロック C Kが " L " の期間中は、 上記式（15)に示すような演 算結果が O Rゲート 1 0 2 _,より出力される。
以上のような回路に対して、 図 1 3に示すような離散デ一夕 A, B, … を順に入力することにより、 O Rゲート 1 0 2 からは、 A, B, CI, C2， D1, D2 ,…のように 2倍にオーバーサンプリ ングされた補間デ一夕が出力され る。 なお、 式（14) (15)ではデ一夕値が全体として 1 3 2倍されている が、 そのための回路が 1段目のオーバーサンプリ ング回路には設けられ ていない。 図 1 4の回路では、 3段分をまとめて最終段の乗算器 1 0 4 で 1 / 3 2 7 6 8 ( 1 / 3 23) 倍している。
上記 O Rゲ一 卜 1 0 2 _,の出力デ一夕は、 2段目のオーバ一サンプリ ング回路の D型フリ ップフロップ 8 1 -2に入力され、 2段目の 2倍ォ一 バーサンプリ ングが実行される。 2段目のオーバーサンプリ ング回路は 、 基準周波数の 2倍の周波数のクロック 2 C Kに従って動作すること以 外は、 1段目のオーバーサンプリ ング回路と同様である。
2段目のオーバ一サンプリ ング回路の最終段に設けられた 0 Rゲート 1 0 2 -2の出力データは、 3段目のオーバーサンプリ ング回路の D型フ リ ップフロップ 8 1 3に入力され、 3段目の 2倍オーバ一サンプリ ング が実行される。 3段目のオーバ一サンプリ ング回路は、 基準周波数の 4 倍の周波数のクロック 4 C Kに従って動作すること以外は、 1段目のォ ーバ一サンプリ ング回路と同様である。
3段目のオーバーサンプリ ング回路の最終段に設けられた O Rゲ一卜 1 0 2 -3の出力デ一夕は、 8倍周波数のクロック 8 C Kに従って D型フ リ ップフロップ 1 0 3 に保持された後、 1 5 1 2倍乗算器 1 0 4を介 して出力される。
この図 1 4のようにデータ補間装置を構成した場合も、 ュニッ トパル スのデ一夕を入力した場合に得られる標本化関数は、 図 6④に示したも のとほぼ同じものとなる。 したがって、 第 2の実施形態によるデータ補 間処理を適用した場合も、 離散データ間の値を 1 回以上微分可能な関数 を用いてより滑らかに補間することが可能となる。 これにより、 ローパ スフィルタを不要とし、 その位相特性の劣化を防止することができる。 また、 ある 1 つの離散データに関して補間値を求める場合には、 限ら れた数 （上記式（14) (15)で示されるように 4個） の離散データの値のみ を考慮すればよいことになり、 処理量を大幅に削減することができる。 しかも、 有限台の範囲外の各離散データについては、 本来考慮すべきで あるが処理量や精度等を考慮して無視しているというわけではなく、 理 論的に考慮する必要がないため、 打ち切り誤差の発生を防止することも できる。
また、 第 2の実施形態では、 図 1 3 に示すように、 図 1 5に示すデジ タル基本関数を 1 クロックずつずらして加算 （平均化） した関数を使用 して補間データを求めているので、 この関数内で既に平均化演算は行わ れている。 したがって、 上記式（14) (15)による補間演算を行った後に平 均化演算を行う必要がなく、 平均化回路を省略することができる。
なお、 上記第 1および第 2の実施形態では、 デジタル基本関数として 、 1 クロック毎にデータ値を一 1 , 1 ， 8 , 8， 1， 一 1 と変化させた ものを用いた。 この数値が最良ではあるが、 これ以外の数値を用いたも の （例えば、 両脇に当たる部分のウェイ トを— 1ではなく 1 あるいは 0 にしたもの、 真中に当たる部分のウェイ トを 8以外の値にしたものなど ) をデジタル基本関数としても良い。 この場合でも、 s i n e関数を用 いる従来と比べれば、 離散データ間を滑らかにつなぐ良好な補間データ を簡単な演算によって得ることができる。
以上に説明した第 1 および第 2の実施形態によるデータ補間の手法は 、 ハー ドウェア構成、 D S P、 ソフ トウェアの何れによっても実現する ことが可能である。 例えばソフ トウェアによって実現する場合、 本実施 形態のデータ補間装置は、 実際にはコンピュータの C P Uあるいは M P U、 R AM、 R OMなどで構成され、 R AMや R OMに記憶されたプロ グラムが動作することによって実現できる。
したがって、 コンピュータが上記本実施形態の機能を果たすように動 作させるプログラムを例えば C D— R O Mのような記録媒体に記録し、 コ ンピュー夕に読み込ませることによって実現できるものである。 上記 プログラムを記録する記録媒体と しては、 C D— R O M以外に、 フロ ッ ピーディ スク、 ハー ドディ スク、 磁気テープ、 光ディ スク、 光磁気ディ スク、 D V D、 不揮発性メモリ カー ド等を用いるこ とができる。 また、 上記プログラムをイ ンタ一ネッ ト等のネッ トワーク を介してコ ンビユー 夕 にダウン口一ドする ことによつても実現できる。
また、 コ ンピュータが供給されたプログラムを実行する ことによ り上 述の実施形態の機能が実現されるだけでなく 、 そのプログラムがコ ンビ ユー夕において稼働している O S (オペレーティ ングシステム） あるい は他のアプリ ケ一ショ ンソフ 卜等と共同して上述の実施形態の機能が実 現される場合や、 供給されたプログラムの処理の全てあるいは一部がコ ンピュー夕の機能拡張ボー ドや機能拡張ユニッ トによ り行われて上述の 実施形態の機能が実現される場合も、 かかるプログラムは本発明の実施 形態に含まれる。
図 4および図 1 4 に示すデータ補間装置は、 複数の離散データを順次 入力することによってデータ補間を行う ものであるが、 単一のデジタル データを入力する こ とによって、 図 6④のような標本化関数を生成する 標本化関数生成装置と しても用いる こ とが可能である。
また、 上記のデータ補間装置は、 例えば、 離散的なデジタルデータを 連続的なアナログ信号に変換するデジタル一アナログ変換や、 圧縮時に 離散化されたデータから補間によって元のデータを復元する伸長処理、 画像データの拡大処理などに応用する ことが可能である。
その他、 上記各実施形態は、 本発明を実施するにあたっての具体化の 一例を示したものに過ぎず、 これらによって本発明の技術的範囲が限定 的に解釈されてはならないものである。 すなわち、 本発明はその精神、 またはその主要な特徴から逸脱する こ となく 、 様々な形で実施する こと ができる。
本発明は上述したように、 順次入力される離散データについて、 注目 するサンプル点の離散データとその周辺数個のサンプル点の離散データ とに対して、 デジタル基本関数の値に応じた重み付け加算をすることに より補間データを求めるようにしたので、 全域において有限回微分可能 な有限台の標本化関数を極めて簡単な四則演算のみで得ることができ、 当該標本化関数に基づく滑らかなデータ補間を簡単な演算で行う ことが できる。 したがって、 口一パスフィルタの位相歪みや打ち切り誤差のな い良好な補間データを得るための演算時間を短縮化することができると ともに、 その演算回路を簡素化することができる。 産業上の利用可能性
本発明は、 全域において 1 回以上微分可能な有限台の標本化関数に基 づく滑らかなデータ補間をより簡単な演算で行う ことができるようにし 、 演算時間の短縮化や、 その演算を行うための回路の簡素化を実現でき るようにするのに有用である。

Claims

請 求 の 範 囲
1 . 順次入力される離散データを順次遅延させる数段の遅延回路と、 上記数段の遅延回路の各出力段から取り出されるそれぞれのデータに 対して、 デジタル基本関数の値に応じた重み付け加算をすることにより 、 上記順次入力される離散データに対する補間データを求める乗加算回 路とを備えたことを特徴とするデータ補間装置。
2 . 上記数段の遅延回路と上記乗加算回路とを 1組のオーバーサンプリ ング回路として、 複数のオーバ一サンプリ ング回路をカスケ一ド接続し たことを特徴とする請求の範囲第 1項に記載のデータ補間装置。
3 . 順次入力される離散データを順次遅延させる 3段の遅延回路と、 上記 3段の遅延回路の各出力段から取り出されるそれぞれのデータに 対して、 デジタル基本関数の値に応じた重み付け加算をすることにより 、 上記順次入力される離散データに対する補間データを求める乗加算回 路とを備えたことを特徴とするデータ補間装置。
4 . 上記乗加算回路は、 1段目の遅延回路の出力データを一 1倍する第 1 の乗算器と、
2段目の遅延回路の出力デ一夕を 8倍する第 2の乗算器と、
3段目の遅延回路の出力データを一 1倍する第 3の乗算器と、 上記 1段目の遅延回路の出力データと上記第 1 の乗算器の出力データ とを選択的に切り替えて出力する第 1 の切替回路と、
上記 3段目の遅延回路の出力データと上記第 3の乗算器の出力データ とを選択的に切り替えて出力する第 2の切替回路と、
上記第 2の乗算器の出力データ、 上記第 1 の切替回路の出力データお よび上記第 2 の切替回路の出力データを加算する加算器とを備えること を特徴とする請求の範囲第 3項に記載のデータ補間装置。
5 . 上記乗加算回路は、 1段目の遅延回路の出力データを一 1倍する第 1 の乗算器と、 2段目の遅延回路の出力データを 8倍する第 2の乗算器 と、 上記第 1 の乗算器の出力データ、 上記第 2の乗算器の出力データお よび 3段目の遅延回路の出力データを加算する加算器とから成る第 1 の 乗加算回路と、
上記 2段目の遅延回路の出力データを 8倍する第 3の乗算器と、 上記 3段目の遅延回路の出力データを— 1倍する第 4の乗算器と、 上記第 3 の乗算器の出力データ、 上記第 4の乗算器の出力データおよび上記 1段 目の遅延回路の出力データを加算する加算器とから成る第 2の乗加算回 路と、
上記第 1 の乗加算回路の出力データと上記第 2の乗加算回路の出力デ 一夕とを選択的に切り替えて出力する切替回路とを備えることを特徴と する請求の範囲第 3項に記載のデータ補間装置。
6 . 上記乗加算回路は、 1段目の遅延回路の出力データを一 1倍する第 1 の乗算器と、
2段目の遅延回路の出力データを 8倍する第 2の乗算器と、
3段目の遅延回路の出力データを一 1倍する第 3の乗算器と、 上記第 1 の乗算器の出力データ、 上記第 2の乗算器の出力データおよ び上記 3段目の遅延回路の出力データを加算する第 1 の加算器と、 上記第 2の乗算器の出力データ、 上記第 3の乗算器の出力データおよ び上記 1段目の遅延回路の出力データを加算する第 2の加算器と、 上記第 1 の加算器の出力データと上記第 2の加算器の出力データとを 選択的に切り替えて出力する切替回路とを備えることを特徴とする請求 の範囲第 3項に記載のデータ補間装置。
7 . 上記 3段の遅延回路と上記乗加算回路とを 1組のオーバーサンプリ ング回路として、 複数のオーバーサンプリ ング回路をカスケー ド接続し たことを特徴とする請求の範囲第 3項に記載のデータ補間装置。
8 . 順次入力される離散データを順次遅延させる数段の遅延回路と、 上記数段の遅延回路の各出力段から取り出されるそれぞれのデータに 対して、 デジタル基本関数の値に応じた重み付け加算をすることにより 、 上記順次入力される離散データに対する補間データを求める乗加算回 路と、
上記乗加算回路から出力される隣接する補間データどう しの平均デー 夕を求める平均化回路とを備えたことを特徴とするデータ補間装置。
9 . 上記数段の遅延回路と上記乗加算回路と上記平均化回路とを 1組の オーバーサンプリ ング回路として、 複数のオーバーサンプリ ング回路を カスケー ド接続したことを特徴とする請求の範囲第 8項に記載のデータ 補間装置。
1 0 . 順次入力される離散データを順次遅延させる 4段の遅延回路と、 上記 4段の遅延回路の各出力段から取り出されるそれぞれのデータに 対して、 デジタル基本関数の値に応じた重み付け加算をすることにより 、 上記順次入力される離散データに対する補間データを求める乗加算回 路とを備えたことを特徴とするデータ補間装置。
1 1 . 上記乗加算回路は、 1段目の遅延回路の出力データを一 1倍する 第 1 の乗算器と、
2段目の遅延回路の出力データを 9倍する第 2の乗算器と、
3段目の遅延回路の出力データを 9倍する第 3の乗算器と、
4段目の遅延回路の出力データを一 1倍する第 4の乗算器と、 上記第 1 〜第 4の乗算器の出力データを加算する加算器と、 上記加算器の出力デ一夕と上記 1段目の遅延回路に入力される離散デ
—夕とを選択的に切り替えて出力する切替回路とを備えることを特徴と する請求の範囲第 1 0項に記載のデータ補間装置。
1 2 . 上記乗加算回路は、 1段目の遅延回路の出力データと 4段目の遅 延回路の出力データとを加算する第 1 の加算器と、
2段目の遅延回路の出力データと 3段目の遅延回路の出力データとを 加算する第 2の加算器と、
上記第 1 の加算器の出力データを一 1倍する第 1 の乗算器と、 上記第 2の加算器の出力データを 9倍する第 2の乗算器と、 上記第 1 の加算器の出力データと上記第 2の加算器の出力データとを 加算する第 3の加算器と、
上記第 3の加算器の出力データと上記 1段目の遅延回路に入力される 離散データとを選択的に切り替えて出力する切替回路とを備えることを 特徴とする請求の範囲第 1 0項に記載のデータ補間装置。
1 3 . 上記 4段の遅延回路と上記乗加算回路とを 1組のオーバーサンプ リ ング回路として、 複数のオーバ一サンプリ ング回路をカスケ一 ド接続 したことを特徴とする請求の範囲第 1 0項に記載のデ一夕補間装置。
1 4 . 順次入力される離散データを順次遅延させる 5段の遅延回路と、 上記 5段の遅延回路の各出力段から取り出されるそれぞれのデータに 対して、 デジタル基本関数の値に応じた重み付け加算をすることにより 、 上記順次入力される離散データに対する補間データを求める乗加算回 路とを備えたことを特徴とするデータ補間装置。
1 5 . 上記乗加算回路は、 1段目の遅延回路の出力データを一 1倍する 第 1 の乗算器と、 2段目の遅延回路の出力データを 9倍する第 2の乗算 器と、 3段目の遅延回路の出力データを 2 5倍する第 3の乗算器と、 4 段目の遅延回路の出力データを一 1倍する第 4の乗算器と、 上記第 1 〜 第 4の乗算器の出力データを加算する加算器とから成る第 1の乗加算回 路と、
上記 2段目の遅延回路の出力データを一 1倍する第 5の乗算器と、 上 記 4段目の遅延回路の出力デ一夕を 9倍する第 6の乗算器と、 上記第 5 の乗算器の出力データを一 1倍する第 7の乗算器と、 上記第 3の乗算器 の出力データおよび上記第 5〜第 7の乗算器の出力データを加算する加 算器とから成る第 2の乗加算回路と、
上記第 1 の乗加算回路の出力データと上記第 2の乗加算回路の出力デ —夕とを選択的に切り替えて出力する切替回路とを備えることを特徴と する請求の範囲第 1 4項に記載のデータ補間装置。
1 6 . 上記 5段の遅延回路と上記乗加算回路とを 1組のオーバーサンプ リ ング回路として、 複数のオーバーサンプリ ング回路をカスケ一ド接続 したことを特徴とする請求の範囲第 1 4項に記載のデータ補間装置。
1 7 . 順次入力される離散データについて、 注目するサンプル点の離散 データとその周辺数個のサンプル点の離散データを取得するデータ取得 手段と、
上記データ取得手段により取得した数個の離散データに対して、 デジ タル基本関数の値に応じた重み付け加算をすることにより、 上記注目す るサンプル点の離散データに対する補間データを順次求める補間手段と を備えたことを特徴とするデータ補間装置。
1 8 . 上記データ取得手段および上記補間手段の処理を、 上記補間手段 の出力データを上記データ取得手段の入力として数回繰り返し行う こと を特徴とする請求の範囲第 1 7項記載のデータ補間装置。
1 9 . 上記補間手段により求められた補間データについて、 隣接する補 間データどう しで平均化演算を行う平均化手段を備えたことを特徴とす る請求の範囲第 1 7項に記載のデータ補間装置。
2 0 . 順次入力される離散データについて、 注目するサンプル点の離散 データとその周辺数個のサンプル点の離散データとに対して、 デジタル 基本関数の値に応じた重み付け加算をすることにより、 上記注目するサ ンプル点の離散データに対する補間データを求めるようにしたことを特 徴とするデータ補間方法。
2 1 . 上記順次入力される離散データを、 上記デジタル基本関数の値に 応じた重み付け加算により求めた 2つの補間データにそれぞれ置き換え るようにしたことを特徴とする請求の範囲第 2 0項に記載のデータ補間 方法。
2 2 . 上記デジタル基本関数の値に応じた重み付け加算により求められ た補間データについて、 隣接する補間データどう しで平均化演算を行う ようにしたことを特徴とする請求の範囲第 2 1項に記載のデータ補間方 法。
2 3 . 上記デジタル基本関数の値に応じた重み付け加算により求められ た補間データをついて、 注目するサンプル点の補間データとその周辺数 個のサンプル点の補間デ一夕とに対して、 上記デジタル基本関数の値に 応じた重み付け加算をすることにより、 上記注目するサンプル点の補間 データに対する補間データを更に求めるようにしたことを特徴とする請 求の範囲第 2 0項に記載のデータ補間方法。
2 4 . 順次入力される離散データについて、 注目する 1つのサンプル点 の離散データとその両隣のサンプル点の離散データとに対して、 デジタ ル基本関数の値に応じた重み付け加算をすることにより、 上記 1つのサ ンプル点の離散データから 2つのサンプル点の補間データを順次求める ようにしたことを特徴とするデータ補間方法。
2 5 . 上記求められた補間データについて、 隣接する補間データどう し で平均化演算を行うようにしたことを特徴とする請求の範囲第 2 4項に 記載のデータ補間方法。
2 6 . 順次入力される離散データについて、 注目する隣接する 2つのサ ンプル点の離散データとその両隣のサンプル点の離散データとに対して 、 デジタル基本関数の値に応じた重み付け加算をすることにより、 上記 2つのサンプル点の間を補間する補間データを順次求めるようにしたこ とを特徴とするデータ補間方法。
2 7 . 入力される単一のデジタルデータを順次遅延させる数段の遅延回 路と、
上記数段の遅延回路の各出力段から取り出されるそれぞれのデータに 対して、 デジタル基本関数の値に応じた重み付け加算をすることにより 、 上記単一のデジタルデータに対する補間データを求める乗加算回路と から 1組のオーバーサンプリ ング回路を構成し、
複数のオーバ一サンプリ ング回路をカスケ一ド接続したことを特徴と する標本化関数生成装置。
2 8 . 請求の範囲第 1 7項に記載の各手段としてコンピュータを機能さ せるためのデータ補間プログラム。
2 9 . 請求の範囲第 2 0項に記載のデータ補間方法の処理手順をコンビ ユー夕に実行させるためのデ一夕補間プログラム。
3 0 . 請求の範囲第 2 4項に記載のデータ補間方法の処理手順をコンビ ュ一夕に実行させるためのデータ補間プログラム。
3 1 . 請求の範囲第 2 6項に記載のデータ補間方法の処理手順をコンビ ュ一夕に実行させるためのデータ補間プログラム。
3 2 . 請求の範囲第 1 7項に記載の各手段としてコンピュータを機能さ せるためのプログラムを記録したコンピュータ読み取り可能な記録媒体
3 3 . 請求の範囲第 2 0項に記載のデータ補間方法の処理手順をコンビ ュ一夕に実行させるためのプログラムを記録したコンピュータ読み取り 可能な記録媒体。
3 4 . 請求の範囲第 2 4項に記載のデータ補間方法の処理手順をコンビ ユ ー夕に実行させるためのプログラムを記録したコ ンピュータ読み取り 可能な記録媒体。
3 5 . 請求の範囲第 2 6項に記載のデータ補間方法の処理手順をコ ンビ ユ ー夕に実行させるためのプログラムを記録したコ ンピュータ読み取り 可能な記録媒体。
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