WO2002029701A1 - Schaltungsanordnung zur verhältnisbildung und zur erzeugung eines dem verhältnis entsprechenden ausgangssignals - Google Patents
Schaltungsanordnung zur verhältnisbildung und zur erzeugung eines dem verhältnis entsprechenden ausgangssignals Download PDFInfo
- Publication number
- WO2002029701A1 WO2002029701A1 PCT/DE2000/003502 DE0003502W WO0229701A1 WO 2002029701 A1 WO2002029701 A1 WO 2002029701A1 DE 0003502 W DE0003502 W DE 0003502W WO 0229701 A1 WO0229701 A1 WO 0229701A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- signal
- ratio
- counter
- integrator
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
Definitions
- Circuit arrangement for ratio formation and for generating an output signal corresponding to the ratio
- the invention relates to a circuit arrangement for forming the ratio of two analog input signals and for generating a digital output signal corresponding to the ratio of the two input signals.
- Circuit arrangements of this type are implemented, for example, by means of special analog-digital converters and are implemented, for example, from ü. Tietze, Ch. Schenk, semiconductor circuit technology, 9th edition, 1990, pages 784 to 790. This also as an analog-digital converter based on the single-soap
- Methods or arrangements designated according to the dual sloap method generally have a counter, an oscillator as a timer, at least one comparator and an integrator or instead a sawtooth generator.
- an input signal is set in relation to a fixed reference voltage.
- the ratio formation on the analog side for example by logarithmization, subtraction and subsequent delogarithmization, or by digital circuits requiring some computation, has generally been implemented to date. In this case, those which only have a variable input signal were used as analog-digital converters. In both cases, however, the implementation effort is relatively high.
- the object of the invention is therefore to provide a circuit arrangement of the type mentioned at the outset in which less effort is required.
- DJ ⁇ p- ⁇ rt 0T P- 3 ⁇ 3 LQ DJ ⁇ P- P- C ⁇ ⁇ ⁇ ⁇ ß: hi s ⁇ s ⁇ 3 C ⁇ O:
- DJ > D
- ⁇ o ß hi 3 ⁇ 0 M DJ C ⁇ s ⁇ ⁇ DJ ⁇ O iQ DJ P- O ⁇ ⁇ hi DJ rt P- ⁇ rt
- the control signal for the integrator is preferably an integrator reset signal, the occurrence of which causes the integrator to be reset to a start (for example zero).
- control signal for the integrator is an integrator reversal signal, when the integrator occurs, the integrator is back-integrated up to a start value. It is advantageous if a Schmitt trigger with two thresholds is provided as the comparator, the thresholds depending on the second input signal and the integration direction of the integrator being switched when the thresholds are reached.
- FIG. 1 shows a preferred embodiment of a circuit arrangement according to the invention
- FIG. 2 shows the course of different voltages in the exemplary embodiment according to FIG. 1.
- an input signal Uj_ is fed to an integrator 1, the output of which is connected to the inverting input of a comparator 2.
- An input signal U is applied to the non-inverting input of the comparator 2.
- the output of the comparator 2 controls the integrator 1 in such a way that the integrator 1 is reached when the value of the input signal U2 is reached by the integrated input signal U] _, hereinafter referred to as voltage integral Uj_ n -t- (T) the integrator is reset to a start value (for example zero).
- the integrator 1 then starts the integration again, so that there is an overall sawtooth-shaped profile of the voltage integral Uj_ n .
- the comparator 2 is followed by a counter 3, which is clocked by the square-wave signals occurring at the output of the comparator 2.
- the output of the counter 3 is fed to a register 4, which takes over the current counter reading by means of a corresponding periodic signal from a timer 5.
- the content of the register then forms the digital output signal B.
- the timer 5 resets the counter 3 with or after loading the counter reading of the counter 3 into the register 4.
- the digital output signal R finally represents the ratio of the " two input signals U] _ to U2 as a binary word.
- Figure 2 shows the course of the input voltage U2 and the voltage integral U ⁇ nt over time t.
- the two input voltages U] _ and U2 are assumed to be approximately constant for the observation period.
- the input voltage U ] _ is thereby integrated into the voltage integral Uj_ n t, so that its voltage value rises steadily over time until the value of the input voltage U2 is reached.
- the comparator 2 tilts at this point in time and thus sets the integrator 1 and thus the voltage integral U-j_ n - (- back to the initial value (for example zero) in a very short time. Then the integrator 1 starts again, so that the Voltage integral Uj_ n t results. This results in a continuous sawtooth signal, with a time interval Tj_ n - (- between two reset times.
- the timer 5 specifies a time period which is determined by the
- Reset times of the counter 3 are defined and define a time interval T ⁇ p j _ mer . Because the temporal
- a Schmitt trigger is advantageously provided as comparator 1, which then integrates up and down between the thresholds specified by the input voltage U2 and the negative input voltage U2.
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Schaltungsanordnung zur Verhältnisbildung zweier analoger Eingangssignale und zur Erzeugung eines dem Verhältnis beider Eingangssignale entsprechenden digitalen Ausgangssignals mit einem durch ein erstes Steuersignal steuerbaren Integrator, an den das erste der beiden Eingangssignale angelegt ist und der das erste Eingangssignal unter Steuerung des ersten Steuersignals integriert, einem dem Integrator nachgeschalteten Komparator, dem zudem das zweite der beiden Eingangssignale zugeführt wird und der das zweite Eingangssignal mit dem integrierten ersten Eingangssignal vergleicht, wobei am Ausgang des Komparators das Steuersignal für den Integrator abgenommen wird, einem dem Komparator nachgeschalteten Zähler, der über ein Zählerrücksetzsignal rücksetzbar ist und der ein seinem Zählerstand entsprechendes Binärwort abgibt, einem dem Zähler nachgeschalteten Register, das bei Auftreten eines Registerladesignals das Binärwort übernimmt, wobei das Register das digitale Ausgangssignal bereitstellt und einem mit Zähler und Register verbundenen Zeitgeber, der periodisch das Zählerrücksetzsignal und das Registerladesignal erzeugt.
Description
Beschreibung
Schaltungsanordnung zur Verhältnisbildung und zur Erzeugung eines dem Verhältnis entsprechenden Ausgangssignals
Die Erfindung betrifft eine Schaltungsanordnung zur Verhältnisbildung zweier analoger Eingangssignale und zur Erzeugung eines dem Verhältnis beider Eingangssignale entsprechenden digitalen Ausgangssignals.
Derartige Schaltungsanordnungen werden beispielsweise mittels speziellen Analog-Digital-Umsetzern realisiert und sind beispielsweise aus ü. Tietze, Ch. Schenk, Halbleiterschaltungstechnik, 9. Auflage, 1990, Seiten 784 bis 790 bekannt. Diese auch als Analog-Digital-Umsetzer nach dem Single-S oap-
Verfahren bzw. nach dem Dual-Sloap-Verfahren bezeichneten Anordnungen weisen in der Regel einen Zähler, einen Oszillator als Zeitgeber, mindestens einen Komparator sowie einen Integrator oder statt dessen einen Sägezahngenerator auf. In beiden Fällen wird jedoch ein Eingangssignal in Bezug auf eine feste Referenzspannung gesetzt. Insbesondere bei Anwendungen in der Automobiltechnik wie beispielsweise der Aufprallerkennung ist es jedoch notwendig, zwei sich ändernde Eingangssignale ins Verhältnis zu setzen. Daher wurde bisher in der Regel entweder die Verhältnisbildung auf analoger Seite wie beispielsweise durch Logarithmierung, Subtraktion und anschließender Delogarithmierung oder durch einigen Rechenaufwand erfordernde digitale Schaltungen realisiert. Als Analog- Digital-Umsetzer wurden dabei solche verwendet, die lediglich ein variables Eingangssignal aufweisen. In beiden Fällen ist jedoch der Realisierungsaufwand verhältnismäßig hoch.
Aufgabe der Erfindung ist es daher, eine Schaltungsanordnung der eingangs genannten Art anzugeben, bei der ein geringerer Aufwand notwendig ist.
ω tX Xi rt PJ INI CΛ O sQ Φ ß C CΛ α φ 3 M tr CΛ N α s; H P- CΛ 0 CO < Hi tO o
P- Φ P- φ Φ Φ φ DJ: P- rt DJ DJ DJ P- 3 P- P- P- P- P- hi DJ: Φ 2, 3 P- O CΛ DJ: P- 3 O P- DJ P- Q hj n ιQ hi hi hi 0- 3 φ 3 co CO 3 rt 3 sΩ s 3 O hi H rt Φ CΛ Φ u3 rt rt ω Φ hi 3 rt φ
0 3* P- h-1 CO ß vQ Φ Φ sΩ 0 P- Φ er Φ rt N P- Φ 1 • N er N rt α Φ
DJ Xi ω DJ 3 rt Φ φ O N N 3 hi DJ DJ rt CΛ P- P- 3 rt rt er σ h-1 P- P- Φ ß 3 > Φ Φ rt DJ DJ hj Φ hj CO ≤ 3 -1 DJ h-1 O P- DJ N P- P- > P- Φ P- 3 rt 0
H φ Φ O 3 hi P- CO P- φ Φ Q- O sΩ α α - Cfl 3 φ CΛ sΩ 3 o α -> P' sΩ DJ Hi
P- N hi ω 0T α 0: 3 P- ιQ P- P- Φ rt W ω Φ φ ß er s: DJ ι-i tr P- CΛ tr ß H" CΛ 3 ιQ o Φ P- ιQ O υa 3 rt rt 3 Φ CΛ rt 3 3 3 0 -> Φ rt rt φ 3 Φ α sΩ CΛ DJ α £ uq Φ φ ?T 3 DJ Φ Φ ß H- Φ sΩ φ er O CΛ hi DJ Φ hj sΩ 3 φ Φ i er
P- ιQ DJ 3 co 3 CO Φ DJ H Φ uQ ß > < p- Φ sQ φ h-1 hi CL Φ co rt co DJ n rt Φ 3 M 3 hi 3 Φ ß φ N hi P- Φ 1 h-1 > N > DJ ß o h-1 tr o rt <! P- Φ rt ß DJ hi CΛ hi ≤ P- er er P- Φ 0 s: 3 C 3 Ω tr Φ CΛ J i N ^ Hi Φ 3 hi Φ 3 _-< er sΩ 0- Φ Φ M CΛ hi 3 Φ DJ hj ?T tr P-
P- P- hi o ß: hi iQ sQ sΩ Φ DJ DJ DJ: P- P- Φ P- rt co Φ s: P- hh Φ H
0 uq rt Φ P- 3 hi V-2 DJ er hi 3 Φ P- 3 φ P- DJ φ o P- 3 α
DJ P- PJ Φ n sQ Td 3 Φ DJ a DJ φ sΩ rt hi Φ Φ up < 3 rt 3 3 hi υ2 3 CO •
03 3 rt CΛ rt tr 0 DJ Φ vQ P- rt Φ 3 3 CΛ 3 co 3 DJ O ß N Φ . 1 CL sΩ
P- DJ Φ Φ DJ hi φ P- CO O CΛ iQ CO P- DJ P- 3 hi 3 Φ hi <! O 0 CO φ tsi rt h-1 K) CO 3 DJ 3 O CO Φ hi Φ H P- C0 3 er M sΩ iQ sΩ hi hh DJ P- 0 P- ß P-
DJ: φ p- α rt 0T P- 3 Φ 3 LQ DJ Φ P- P- CΛ Φ α < ß: hi sΩ sΩ 3 CΛ O:
3" CO 3 Xi Φ hi o M rt sΩ. 3 hi Φ rt 3 er P- 3 rt CΛ 3 P- o Φ P- P- P- sΩ CO
DJ: > D): Φ o ß: hi 3 ^ 0 M DJ CΛ sΩ Φ DJ φ O iQ DJ P- O Φ α hi DJ rt P- Φ rt
Φ 31 0 hi sΩ O rt DJ P- O rt rt sΩ P- Ω Φ DJ iQ 3 Φ tr α er DJ CΛ cn CΛ i co ≤ P- co ? 3 Φ ≤ H 3 tr Φ hi α Φ P- 3 Φ 3 y < hi DJ: P- -1 rt φ rt CL hj φ iQ 0 CΛ P- ω DJ iQ O uq sΩ. 3 P- DJ α Φ hi 3 sΩ DJ Φ Φ _-" φ φ 1 sΩ DJ 0 ß: DJ hi rt 3 Φ O hi er 3 DJ Φ CΛ rt ß hi Φ CO 3 hi 3 rt hj G φ Φ I-1 hj
O 3 rt Φ DJ= rt 3J DJ Φ P- 3 CΛ CO rt 0 hi H H CO ß Φ 0T DJ 3 < 3 CΛ
O rt hi O M P- P- CΛ DJ: O P- φ M o "^ 3 rt Ω
?r ß ιQ hi N sQ rt P- rt iQ c CO ß 0T ω 3 CΛ 0: € er Φ o CΛ 1 Φ ß 0T P- 3 w sΩ ιQ P- O -1 01 ω hi P- φ rt 3
Φ CL co tx O DJ co hi DJ α CΛ DJ ß 3 3 ιQ o 0 DJ 3 o et er tr 3 rt DJ sΩ Φ rt P- Φ a. hi hi O 3 φ p- Φ C DJ Φ sΩ DJ 1 DJ 3 CΛ 3 0 P- DJ: sΩ N DJ 3 Φ P-
N po ιQ hi DJ rt 3" DJ 3 vQ rt hi 3 P- DJ 3 DJ -1 u3 P- H- Φ ^ DJ Φ CΛ CL 3 3
CΛ Φ 3 3 CO P- DJ er 3 Φ CΛ 3 3 sΩ (-J Φ CO < rt C0 3 rt 3 hi CΛ Φ
P- sΩ DJ P- DJ CO h-1 iQ 0 P- DJ rt P- Φ Φ ιQ CO rt «: Φ er ß 3 sΩ X3 <! ß uq P- H 9 er er rt rt Φ CO 3 h-1 Φ sΩ hi Φ 3 CO co ß P- Φ s: P- > 3 P- O hi CL o 3 CΛ
3 CΛ Φ ιQ Φ 3 u3 rt Φ 3 0 3 O P- 3 CΛ hi - Φ _-; 0 s CΛ CO P- ß 3 CL Ω
OJ rt er rt P- (___.. ß rt O DJ Φ DJ α P- iQ sΩ rt rt DJ: hj DJ er P- 3 hj tr φ Φ " er 3 Φ |3 3 ιQ N Xi DJ ß sΩ 3 CO • ß l-1 Φ P- ιQ N O σ S DJ hi hi r+ hi g sQ hi ß O CO CΛ DJ hi 3 DJ DJ t) rt Φ 3 o 3 P' 3 P- 0T 3 Φ P-1 ß Φ < ß Φ P- iQ 3 CΛ o DJ 3 hi 3 3 sΩ sΩ rt CL DJ X3 rt P- rt
3 < P- O hh α IS! 3 Q. Φ Φ Xi P- φ 0T P-1 Φ O O P- 1 s: 0 l-J ω CL Φ rt ß α φ rt hi rt CO Φ DJ= Φ hi hh DJ 3 hi Φ Φ hi 13 CΛ DJ D Φ Φ ^ P- hj Φ 3 hi CΛ ιQ hi o hi tr €, ω rt ß: rt ω hj φ ß O ß o P- CL sΩ Φ DJ hi s er rt Φ φ s: P- Φ tr DJ Φ rt CΛ P- Φ 3 3 hi N Hi 3 sΩ Φ N CL 3 er CO
D> ß φ ω rt P- Φ Φ hi X 3 hi rt sΩ Φ rt 3 3 ß rt ß P- hi 0 ß DJ < CO P- DJ ω 3 φ Φ Φ P- hi α O rt O hi φ rt 3 P- Φ φ > rt P- CΛ Φ Xi h-1 3
CL 3" 3 3 • 3 Φ hi P- H Φ CO N sΩ O P- P- 0 DJ o DJ: hj H CL o
_χi Φ rt Φ Φ O ' hj C Φ P- i ß 3 3 3 DJ h-1 O tr O ≤ ß: ß hi
Φ • 3 Φ P- co CL s DJ cn P- hi 3 φ CΛ hj N DJ DJ Hi 1 hi rt CO P- Φ Ω 3 α sΩ Φ ^ P- 3 Φ Φ Φ hi rt hi α rt ιQ H rt Φ ß M 3 DJ O rt Φ 3 tr s 3
P- hi co 3 P- H P- DJ Φ Φ » DJ Φ O N hi α O sΩ 3 CL 3 "«« CL Φ Φ ß co Ω ≤ Φ CL 3 rt rt 3 3 3 er CΛ 1 Φ N φ 0T 1 CΛ Φ o < 0 3 3 3 rt DO 0T O CO Φ Φ ß: Φ O ß O sΩ Φ Φ ß < ß Φ σ Φ 3 rt Φ Φ 0 sΩ φ φ h-1 er 3 3 er i H H 3 N o CO P- o 3 sΩ Φ 3 P- rt P- hi sΩ CL ι-i P- P- Φ X) φ tr CO P- ß CΛ α rt α 0 hi iQ s sΩ N > Φ 3 tr Φ sΩ rt Φ P- Φ N N hi P- 3 P- P- Φ Φ φ 0 0T < Φ φ P- Φ 3 3 DJ: Φ CΛ Φ iU iß EP sΩ DJ: D): 3 1 α Φ φ U3 3 ß 3 s DJ: φ 1 P- rt hi DJ N P- 3 α φ 1 α P- t 3' Φ DJ Φ 3 3 Φ h-1 hi CΛ DJ 1 P- ß rt 3 d DJ: φ 1 ω 1 1 P- ω hi DJ hi rt 1 φ sΩ 1 1 Φ hj £
1 1 3 1 1 1 1
Bevorzugt ist dabei das Steuersignal für den Integrator ein Integratorrücksetzsignal, bei dessen Auftreten der Integrator auf einen Start wird (beispielsweise Null) rückgesetzt wird.
Alternativ dazu kann vorgesehen werden, dass das Steuersignal für den Integrator ein Integratorumkehrsignal ist, bei dessen Auftreten der Integrator bis zu einem Startwert zurückintegriert. Dabei ist es vorteilhaft, wenn als Komparator ein Schmitt-Trigger mit zwei Schwellen vorgesehen ist, wobei die Schwellen von dem zweiten Eingangssignal abhängen und bei Erreichen der Schwellen die Integrationsrichtung des Integrie- res umgeschaltet wird.
Die Erfindung wird nachfolgend anhand des in den Figuren der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt:
Figur 1 eine bevorzugte Ausführungsform einer erfindungsgemä- ßen Schaltungsanordnung und
Figur 2 den Verlauf verschiedener Spannungen bei dem Ausführungsbeispiel nach Figur 1.
Bei der in Figur 1 gezeigten Ausführungsform wird ein Eingangssignal Uj_ einem Integrator 1 zugeführt, dessen Ausgang mit dem invertierenden Eingang eines Komparators 2 verbunden ist. An den nicht invertierenden Eingang des Komparators 2 ist ein Eingangssignals U angelegt. Der Ausgang des Kompara- tors 2 steuert dabei den Integrator 1 derart, dass der Integrator 1 beim Erreichen des Wertes des Eingangssignals U2 durch das integrierte Eingangssignal U]_, im weiteren als Spannungsintegral Uj_n-t- (T) genannt, erreicht, wird der Integrator auf einen Startwert (beispielsweise Null) zurückge- setzt. Der Integrator 1 beginnt daraufhin erneut mit der Integration, so dass sich insgesamt ein sägezahnförmiger Verlauf des Spannungsintegrals Uj_n.|- über der Zeit ergibt.
Dem Komparator 2 ist ein Zähler 3 nachgeschaltet, welcher durch die am Ausgang des Komparators 2 auftretenden Rechtecksignale getaktet wird. Der Ausgang des Zählers 3 ist auf ein Register 4 geführt, dass durch ein entsprechendes periodisches Signal eines Zeitgebers 5 den aktuellen Zählerstand ü- bernimmt. Der Inhalt des Registers bildet dann das digitale Ausgangssignal B. Der Zeitgeber 5 setzt mit oder nach dem Laden des Zählerstandes des Zählers 3 in das Register 4 den Zähler 3 zurück. Das digitale Ausgangssignal R gibt schließlich als Binärwort das Verhältnis der" beiden Eingangssignale U]_ zu U2 wieder.
Figur 2 zeigt den Verlauf der Eingangsspannung U2 und des Spannungsintegrals U^nt über der Zeit t. Für den Beobachtungszeitraum werden die beiden Eingangsspannungen U]_ und U2 als annähernd konstant angenommen. Die Eingangsspannung U]_ wird dabei das Spannungsintegral Uj_nt ergebend aufintegriert, so dass dessen Spannungswert mit der Zeit stetig ansteigt bis der Wert der Eingangsspannung U2 erreicht wird. Zu diesem
Zeitpunkt kippt der Komparator 2 und setzt so in kürzester Zeit den Integrator 1 und damit das Spannungsintegral U-j_n-(- auf den Anfangswert (beispielsweise Null) zurück. Danach startet der Integrator 1 von neuem, so dass sich auch erneut ein Anstieg des Spannungsintegrals Uj_nt ergibt. Somit ergibt sich ein fortlaufendes Sägezahnsignal, mit einem zeitlichen Abstand Tj_n-(- zwischen zwei Rücksetzzeitpunkten. Darüber hinaus ergibt der Zeitgeber 5 eine Zeitspanne vor, die durch die
Rücksetzzeitpunkte des Zählers 3 festgelegt werden und die einen zeitlichen Abstand T<pj_mer definieren. Da der zeitliche
Abstand Tτimer deutlich größer ist als der zeitliche Abstand τint ergibt sich somit, dass eine bestimmte Anzahl von durch die Rücksetzzeitpunkte des Integrators 1 charakterisierte Impulse innerhalb des zeitlichen Abstands Tτimer auftreten. Der Zähler 3 zählt die Anzahl der Rücksetzzeitpunkte N des Integrators 1 während der Zeitspanne τj_mer (= Wandlungszeit) :
N = τTimer/ int
Unter der Annahme, dass die analogen Eingangssignal U]_ und U2 während der Zeitspanne Tτj_mer konstant sind, dann ist die Zeitspanne T±nt zwischen Integrationsstart und Integrationsende:
und somit
N = ττiltιer/τint = ττimer (υ1/υ2 ) .
Der digitale Ausgangswert R (= N) ist somit proportional zur Eingangsspannung U]_ (sowie der Zeitspanne Tτ-j_mer) und umgekehrt proportional zu der Eingangspannung U2.
Anstatt den Integrator 1 beim Erreichen der durch die Eingangsspannung U2 vorgegebenen Schwelle zurückzusetzen (Säge- zahnwandler) kann alternativ auch mit der negativen Eingangsspannung U]_ zurückintegriert werden (Dreieckswandler) . Dabei wird vorteilhafterweise als Komparator 1 ein Schmitt-Trigger vorgesehen, der dann ein Auf- und Abintegrieren zwischen den durch die Eingangsspannung U2 und der negativen Eingangsspan- nung U2 vorgegebenen Schwellen.
Claims
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/DE2000/003502 WO2002029701A1 (de) | 2000-10-05 | 2000-10-05 | Schaltungsanordnung zur verhältnisbildung und zur erzeugung eines dem verhältnis entsprechenden ausgangssignals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/DE2000/003502 WO2002029701A1 (de) | 2000-10-05 | 2000-10-05 | Schaltungsanordnung zur verhältnisbildung und zur erzeugung eines dem verhältnis entsprechenden ausgangssignals |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2002029701A1 true WO2002029701A1 (de) | 2002-04-11 |
Family
ID=5647962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/DE2000/003502 WO2002029701A1 (de) | 2000-10-05 | 2000-10-05 | Schaltungsanordnung zur verhältnisbildung und zur erzeugung eines dem verhältnis entsprechenden ausgangssignals |
Country Status (1)
Country | Link |
---|---|
WO (1) | WO2002029701A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004003574A1 (en) * | 2002-07-01 | 2004-01-08 | Infineon Technologies Ag | Under-voltage detection circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58161420A (ja) * | 1982-03-18 | 1983-09-26 | Nec Corp | モノリシツク・アナログ・デイジタル変換器 |
SU1587634A1 (ru) * | 1988-04-20 | 1990-08-23 | Предприятие П/Я В-2969 | Аналого-цифровой преобразователь |
-
2000
- 2000-10-05 WO PCT/DE2000/003502 patent/WO2002029701A1/de active Application Filing
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58161420A (ja) * | 1982-03-18 | 1983-09-26 | Nec Corp | モノリシツク・アナログ・デイジタル変換器 |
SU1587634A1 (ru) * | 1988-04-20 | 1990-08-23 | Предприятие П/Я В-2969 | Аналого-цифровой преобразователь |
Non-Patent Citations (4)
Title |
---|
DATABASE WPI Section EI Week 199128, Derwent World Patents Index; Class U21, AN 1991-206356, XP002170985 * |
DURNAL: "Frequency modulator serves two masters", EDN ELECTRICAL DESIGN NEWS., vol. 15, no. 9, 1 May 1970 (1970-05-01), CAHNERS PUBLISHING CO. NEWTON, MASSACHUSETTS. 81963 1, US, pages 60, XP002170983, ISSN: 0012-7515 * |
ESTEBAN ET AL.: "Frequency Voltage Controlled Oscillator. April 1970.", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 12, no. 11, 1 April 1970 (1970-04-01), New York, US, pages 2022 - 2023, XP002170984 * |
PATENT ABSTRACTS OF JAPAN vol. 007, no. 284 (E - 217) 17 December 1983 (1983-12-17) * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004003574A1 (en) * | 2002-07-01 | 2004-01-08 | Infineon Technologies Ag | Under-voltage detection circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69417978T2 (de) | Analog Digitalwandler mit Zittersignal | |
DE3855000T2 (de) | Digitaler messwert-sender mit von der geschwindigkeit abhängiger veränderbarer auflösung | |
DE69614170T2 (de) | Kostengünstige integrierbare Vorrichtung zur Verarbeitung elektrischer Signale nach der ARINC-429-Norm | |
DE102018222791A1 (de) | Drehzahlsensor mit erhöhter Auflösung und mehreren Schaltschwellen | |
WO2001008311A1 (de) | Taktsignalgenerator | |
DE2553919A1 (de) | Verfahren und vorrichtung zur korrektur von durch teilchenkoinzidenz bedingten fehlern bei der bestimmung des teilchengesamtvolumens | |
WO2013113570A1 (de) | Empfangsanordnung für ein steuergerät in einem fahrzeug und verfahren zum erzeugen eines synchronisationspulses | |
DE69227059T2 (de) | Digitaler Phase/Frequenzwandler für VHF-Phasenregelschleifen | |
WO2002029701A1 (de) | Schaltungsanordnung zur verhältnisbildung und zur erzeugung eines dem verhältnis entsprechenden ausgangssignals | |
DE102004031153B4 (de) | Hochauflösender Sigma-Delta-Wandler | |
WO2002084880A2 (de) | Rückgekoppelter a/d- bzw. d/a-wandler mit reduziertem stromverbrauch | |
CH669464A5 (de) | ||
DE69305827T2 (de) | Analog digitalwandler und einen solchen analog digitalwandler benutzenderegelschleife. | |
EP2051881B1 (de) | Vorrichtung, verfahren und steuergerät zur seitenaufprallerkennung und drucksensor | |
DE2932528A1 (de) | Digital-/analog-wandlersystem | |
DE2230540A1 (de) | Verfahren und vorrichtung zur feststellung der kritischen verzoegerung fuer antiblockiergeraete | |
DE3732962C1 (de) | Auswerteschaltung fuer Rechtecksignale | |
DE102016119244B4 (de) | Zeit-zu-Digital-Konverter | |
DE2952311A1 (de) | Verfahren und vorrichtung zum umsetzen einer messspannung in einen digitalen wert | |
DE69601174T2 (de) | Verfahren und einrichtung zur übertragung analoger signale mittels eines übertragungssystems mit optischen übertragungsleitungen | |
DE2056402C2 (de) | Schaltungsanordnung für die Nullinienkorrektur | |
DE102017117112B4 (de) | Verfahren und schaltungsanordnung zur reduzierung eines einflusses eines taktjitters in einem delta-sigma-modulator | |
DE10139089C2 (de) | Signalgenerator insbesondere zum Erzeugen eines Dithersignals | |
DE1238068B (de) | Verfahren zur Spannungs-Frequenz-Umsetzung | |
DE19960560B4 (de) | Verfahren und System zum Übertragen eines Meßwertes zu einer Steuereinrichtung, die mit einem Integral des Meßwertes arbeitet |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
AK | Designated states |
Kind code of ref document: A1 Designated state(s): JP KR US |
|
AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
122 | Ep: pct application non-entry in european phase |