WO2001086714A1 - Verfahren zum verlöten eines ersten metallelements und eines zweiten metallelements durch ein lotmaterial und halbleiterchip-montagevorrichtung - Google Patents

Verfahren zum verlöten eines ersten metallelements und eines zweiten metallelements durch ein lotmaterial und halbleiterchip-montagevorrichtung Download PDF

Info

Publication number
WO2001086714A1
WO2001086714A1 PCT/DE2001/001650 DE0101650W WO0186714A1 WO 2001086714 A1 WO2001086714 A1 WO 2001086714A1 DE 0101650 W DE0101650 W DE 0101650W WO 0186714 A1 WO0186714 A1 WO 0186714A1
Authority
WO
WIPO (PCT)
Prior art keywords
solder material
metal element
semiconductor chip
heating process
intermetallic
Prior art date
Application number
PCT/DE2001/001650
Other languages
English (en)
French (fr)
Inventor
Holger HÜBNER
Vaidyanathan Kripesh
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2001086714A1 publication Critical patent/WO2001086714A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B23K20/02—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating by means of a press ; Diffusion bonding
    • B23K20/023—Thermo-compression bonding
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K20/00—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating
    • B23K20/22—Non-electric welding by applying impact or other pressure, with or without the application of heat, e.g. cladding or plating taking account of the properties of the materials to be welded
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/40—Semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Definitions

  • the invention relates to a method for soldering a first metal element and a second metal element by means of a solder material and a semiconductor chip mounting device.
  • a semiconductor chip with a metal element for example a wire or a metal foil, i.e. a metal layer, brought into contact to achieve a permanent coupling between the semiconductor chip and the metal element or
  • the coupling can take place, for example, via a metal layer as a metal element on the surface of the semiconductor chip.
  • solder material a high-temperature-resistant metallic connection, the so-called intermetallic phase, is generated by the solder material with metal elements melting at high temperature forms a high-temperature-resistant and mechanically stable intermetallic phase. The solder material is completely converted into the intermetallic phase.
  • Diffusion soldering has the problem that so-called voids can form during the soldering process. Blowholes are understood to be holes in the metal or in the intermetallic phase which can occur. when they get together soldering metal elements have not been pressed together with sufficient pressure during the soldering process.
  • voids is due to the volume difference between the liquid phase of the molten solder material and the solid phase of the intermetallic phase formed.
  • the semiconductor chips or metal elements to be soldered to one another are usually pressed together under a pressure of one to three bars.
  • soldering process is diffusion-controlled and takes longer, the thicker the solder metal layer, i.e. is the layer of solder material to be soldered.
  • the conversion process into the intermetallic phase i.e. the process of complete soldering, a few minutes.
  • soldering time of less than one second is particularly desirable in semiconductor chip assembly, since the soldering process should take place in a very expensive bonding device as part of the adjustment of the semiconductor chips and the metal elements to be applied thereon, which serve as electrical connections.
  • soldering duration of less than one second, however, with a customary thickness of a layer of solder material, this cannot be completely used up, so that a complete intermetallic phase cannot be formed between the semiconductor chip and the metal element.
  • the element formed, in particular the remaining solder material that has not yet reacted is not stable at a high temperature and would melt.
  • the desired temperature resistance of the intermetallic phase to be formed as the soldering result cannot be achieved completely in the desired time.
  • a method for producing a temperature-stable connection of two bodies between which bodies one layer of a higher-melting material and another of the lower-melting material is arranged.
  • One of the metals of the fourth to eighth subgroup of the periodic table is selected for the higher-melting material and applied to a semiconductor wafer as the first body.
  • the low-melting material of the third or fourth main group of the periodic table is applied to a substrate as a second body and, after it with the higher melting material has been brought into contact, melted.
  • [4] describes a semiconductor body consisting of silicon, which can be soldered to a metal carrier plate via a sequence of metal layers. A chrome layer is applied to the back of the semiconductor body and a tin layer is applied to the chrome layer.
  • the invention is based on the problem of soldering two metal elements to one another, at least part of the soldering process being able to be carried out in a very short period of time without the quality of the intermetallic phase ultimately formed being reduced.
  • the problem is solved by the method for soldering a first metal element and a second metal element by means of a solder material and by means of a semiconductor chip mounting device having the features according to the independent patent claims.
  • one or more intermetallic partial phases are formed between the first metal element and the solder material and / or between the first metal element and the solder material in a first heating process.
  • Intermetallic phases are formed in the first heating process.
  • the solder material is then completely converted into one or more intermetallic phases between the metal elements in a second heating process.
  • the first heating process serves to form an intermetallic partial phase, which has a thickness of only a few nanometers, between the first metal element and the solder material or between the second metal element and the solder material.
  • intermetallic subphases in the first heating process, not all of the solder material has to be converted into the intermetallic phase.
  • a sufficiently thick intermetallic partial phase can be formed between the metal elements and the respective solder material in a very short time, sometimes in a few fractions of a second.
  • the diffusion process formed by the first heating process between the metal elements and the solder material means that only a few nanometers of the solder material have been penetrated in the short time, so that only this small area leads to one or more intermetallic phases, which are referred to as intermetallic subphases can be converted.
  • the result of the first heating process is thus a unit of the first metal element, the second metal element, which are mechanically coupled in each case with intermetallic partial phases via the solder material, it being noted that this coupling is not yet temperature-resistant, since the entire solder material is not yet in one or several intermetallic phases is converted, which would be able to withstand high temperatures.
  • metal elements The following metal can be used as metal elements:
  • Gold, silver, copper, zinc, palladium, chromium, platinum, aluminum, iron, or an alloy of at least one of these metals can be used as such an alloy:
  • solder material Copper-tin (CuSn, bronze), copper-zinc (CuZn, brass), chrome-nickel-iron (CrNiFe, steel).
  • solder material Copper-tin (CuSn, bronze), copper-zinc (CuZn, brass), chrome-nickel-iron (CrNiFe, steel).
  • the temperature which is selected for the first heating process is to be selected in accordance with the metals to be used and in particular the solder material used, such that the solder material is melted but not the metal elements.
  • This procedure clearly corresponds to a subdivision of the soldering process into two steps, a first heating process that can be carried out quickly and a second heating process that is not critical in terms of time.
  • the first heating process can be carried out very quickly, so that it can be carried out together with the adjustment of the semiconductor chip and the electrical contact elements in a bonding device, in particular as part of a semiconductor chip assembly.
  • the second heating process takes place by solid-state diffusion, for example in a tempering furnace, which is arranged spatially separated from the semiconductor chip mounting device.
  • Heating process which completes the formation of the intermetallic phase is carried out in a batch process, i.e. in a device which is spatially separated from the semiconductor chip mounting device and whose implementation is uncritical in terms of time and cost.
  • Solid diffusion is carried out, this is advantageous, since in this way the formation of voids is avoided.
  • a semiconductor chip mounting device has a semiconductor chip supply device for supplying semiconductor chips and a connection supply device for supplying metal elements which serve as electrical connections and are to be applied to the respective semiconductor chip. Furthermore, an adjustment device is provided in which at least one metal element is brought into contact with a semiconductor chip.
  • the respective metal element and the respective semiconductor chip are soldered together using solder material using a soldering device.
  • the soldering device is controlled by means of a control device, which is also provided, such that the solder material with the metal element and / or with the semiconductor chip, in particular with a metal surface of the semiconductor chip, forms only one or two intermetallic partial phases.
  • Figure 1 is a flow chart in which the individual process steps of the soldering process according to a
  • FIG. 2 shows a semiconductor chip mounting device according to an exemplary embodiment of the invention.
  • Figures 3A to 3C cross sections of a semiconductor chip, a solder layer and a metal foil to different process states before the soldering process (Figure 3A), after the first heating process (Figure 3B) and after the second heating process (Figure 3C) according to one
  • FIG. 2 shows a system 200 for soldering a
  • the system 200 has a semiconductor chip mounting device 201 and an annealing furnace 202.
  • the semiconductor chip mounting device 201 has a semiconductor chip feed device 203, by means of which the semiconductor chips 205 are transported to an adjustment device 206 by a first roller 204, on which semiconductor chips 205 are applied.
  • connection feed device 207 By means of a connection feed device 207, the film 209 with the electrically conductive material is transported from a second roller 208, on which a film 209 with electrically conductive material is rolled, to the adjusting device 206.
  • the foil 209 is also referred to below as a metal foil 209.
  • the film 209 is brought into contact with a respective semiconductor chip 205 in such a way that electrical connections from the film 209 are applied to the metal surface of the semiconductor chip 205 in accordance with predetermined, desired connection contacting.
  • solder material in accordance with this exemplary embodiment solder material made of a tin / indium alloy, symbolized in FIG. 2 by a reference numeral 210, from a storage container 211 by a soldering device 212 corresponding connections are applied and a first heating process is carried out, which leads to the solder material 210, the metal of the electrical connections 209 and the metal on the surface of the semiconductor chip 205 partially transitioning into one or more intermetallic phases, the intermetallic partial phases, wherein the Metal of electrical connections 209 and the metal on the Surface of the semiconductor chip 205 remain in the solid phase, ie not be melted.
  • a control device 213 which controls the temperature of the solder material and the duration of the first heating process by means of control signals 214.
  • the soldering device 212 is controlled by the control device 213 in such a way that one or more intermetallic partial phases with a thickness of a few nanometers are formed between the solder material 210 and the metal on the surface of the semiconductor chip 205 and between the solder material 210 and the metal element of the electrical connections 209.
  • the control device 213 prevents the entire solder material 210 from being converted into one or more intermetallic phases. This means that the soldering process in the semiconductor chip mounting device 201 usually takes a fraction of a second, at most a few seconds.
  • the electrical wires 215 are applied to the semiconductor chip 205 and are coupled by means of a fixed coupling, which is formed by the intermetallic partial phases.
  • the fixed coupling is not yet temperature resistant.
  • the metal on the semiconductor chip 205 or the metal element has already formed one or more intermetallic sub-phases with the solder material 210 before the first heating process, so that these are already firmly attached the solder material 210 are coupled.
  • the electrically conductive wires 215 are brought into contact with the solder material 210 before being applied to the semiconductor chip 205, and one or more intermetallic subphases are formed between the metal elements and the solder material 210 in a previous heating process.
  • electrical wires 215 are not applied to the semiconductor chip 205, but rather
  • Metal foils which are applied to the semiconductor chip 205 and coupled by means of a fixed coupling, which are formed by the intermetallic phases.
  • the semiconductor chips 205 with the wires 215 applied thereon, which are coupled to one another in the intermetallic partial phases via the remaining, not yet converted solder material, are fed via a conveyor belt 216 to a further chamber, according to the exemplary embodiment the tempering furnace 202.
  • the semiconductor chips 205 are subjected to a second heating process in such a way that the solder material 210 which is still present is not melted again.
  • solder material is completely converted into one or more intermetallic phases between the metal elements by solid-state diffusion between the solder material 210, the intermetallic sub-phases and the metal elements, i.e. the semiconductor chip 205 and the wires 215.
  • Solid-state diffusion can take place at a temperature in the annealing furnace 202 a few degrees Celsius below the melting point of the solder material 210.
  • the second heating process carried out in this way usually takes a few hours until the intermetallic phase has been completely formed.
  • solder material 210 is melted again in the annealing furnace 202.
  • the semiconductor chips 205 and the wires 215 are pressed together with sufficient physical pressure in a range of one to three bars.
  • FIG. 1 a flowchart 100 is shown in FIG. 1, by means of which the individual process steps of the soldering process are explained again.
  • step 101 the semiconductor chips 205 are fed to the semiconductor chip mounting device 201.
  • solder material 210 used for soldering is supplied (step 102).
  • the semiconductor chip 205 and the metal element with which the semiconductor chip is to be soldered are pressed together at a pressure of one to three bars (step 103).
  • solder material 210 and between the metal element, ie for example the metal foil or wires and the solder material 210, one or more intermetallic partial phases each having a thickness of a few nm are formed (step 104).
  • Semiconductor chips 205 coupled in this way and the solder material 210 are transported to the annealing furnace 202 in a further step (step 105).
  • the entire solder material is completely converted into one or more intermetallic phases between the respective semiconductor chip 205 and the metal elements by solid-state diffusion (step 106).
  • FIGS. 3A to 3A show the process states before the soldering process (see FIG. 3A), after the first heating process (see FIG. 3A) and after the second heating process (see FIG. 3A).
  • 3A shows a semiconductor chip 205 with a chip body 301 and a metal surface 302.
  • a solder layer 303 is applied to the metal surface 302.
  • the metal foil 304 is in turn applied to the solder layer 303 and is to be soldered to the metal surface 302 of the chip body 301 by the solder layer 303.
  • the metal surface 302, the solder layer 303 and the metal foil 304 are not yet coupled to one another.
  • Fig. 3B shows the elements after the first heating process. It is shown that two intermetallic partial phases 305, 306 have formed. Furthermore, the remaining solder layer 307 is shown, which has not yet been converted into an intermetallic phase even after the first heating process.
  • Figure 3C shows the elements after the second heating process. It is shown that the entire solder layer 303, ie also the remaining solder layer 307, has now been converted into one or more complete intermetallic phase layers 308. The complete intermetallic phase layer or intermetallic phase layers 308 are now stable at high temperatures.

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

In einem ersten Erwärmungsvorgang werden zwischen den Metallelementen und dem Lotmaterial Intermetallische Teilphasen gebildet und in einem zweiten Erwärmungsvorgang wird das gesamte Lotmaterial in eine oder mehrere Intermetallische Phasen zwischen den Metallelementen umgewandelt.

Description

Be s ehr eibung
Verfahren zum Verlöten eines ersten Metallelements und eines zweiten Metallelements durch ein Lotmaterial und Halbleiterchi -Montagevorrichtung
Die Erfindung betrifft ein Verfahren zum Verlöten eines ersten Metallelements und eines zweiten Metallelements durch ein Lotmaterial und eine Halbleiterchip-Montagevorrichtung.
Mit einer Halbleiterchip-Montagevorrichtung wird ein Halbleiterchip mit einem Metallelement, beispielsweise einem Draht oder einer Metallfolie, d.h. einer Metallschicht, in Kontakt gebracht, um eine dauerhafte Kupplung zwischen dem Halbleiterchip und dem Metallelement oder den
Metallelementen, die als elektrische Anschlüsse dienen, zu bilden.
Die Kupplung kann beispielsweise über eine Metallschicht als Metallelement auf der Oberfläche des Halbleiterchips erfolgen.
Eine Möglichkeit beim Verlöten der Metallelemente besteht darin, das Prinzip des Diffusionslötens einzusetzen, gemäß dem mittels eines bei niedriger Temperatur schmelzenden
Lotmaterials eine hochtemperaturfeste metallische Verbindung, die sogenannte Intermetallische Phase, erzeugt wird, indem das Lotmaterial mit bei hoher Temperatur schmelzenden Metallelementen eine hochtemperaturfeste und mechanisch stabile Intermetallische Phase bildet. Dabei wird das Lotmaterial vollständig in die Intermetallische Phase umgewandelt .
Problematisch beim Diffusionslöten ist, dass sich während des Lötvorgangs sogenannte Lunker ausbilden können. Unter Lunkern sind Löcher in dem Metall bzw. in der Intermetallischen Phase zu verstehen, die auftreten können, . wenn die miteinander zu verlötenden Metallelemente während des Lötvorgangs nicht mit ausreichend großem Druck aufeinandergepresst worden sind.
Die Lunkerbildung ist zurückzuführen auf die Volumendifferenz der flüssigen Phase des geschmolzenen Lotmaterials und der festen Phase der gebildeten Intermetallischen Phase.
Üblicherweise werden die miteinander zu verlötenden Halbleiterchips bzw. Metallelemente unter einem Druck von einem bis drei Bar zusammengepresst .
Der Lötvorgang ist diffusionsgesteuert und dauert umso länger, je dicker die Lotmetallschicht, d.h. die Schicht des Lotmaterials ist, die verlötet werden soll.
Bei einer typischen Dicke des Lotmaterials von 2μm dauert der Umwandlungsprozess in die Intermetallische Phase, d.h. der Prozess des vollständigen Verlötens, einige Minuten.
Insbesondere bei der Halbleiterchip-Montage ist jedoch eine Lötzeit von unter einer Sekunde sehr wünschenswert, da der Lötvorgang im Rahmen der Justierung der Halbleiterchips und der darauf aufzubringenden Metallelemente, die als elektrische Anschlüsse dienen, in einer sehr teuren Bondvorrichtung erfolgen soll.
Bei einer Lötdauer von unter einer Sekunde kann jedoch bei üblicher Dicke einer Schicht von Lotmaterial dieses nicht vollständig verbraucht werden, so dass keine vollständige Intermetallische Phase zwischen dem Halbleiterchip und dem Metallelement gebildet werden kann.
Wird ein auf eine solche Weise hergestelltes Element verwendet, so ist das gebildete Element, insbesondere die noch das restliche Lotmaterial, das noch nicht reagiert hat, bei einer hohen Temperatur nicht stabil und würde schmelzen. Somit kann gemäß der bekannten Vorgehensweise die erwünschte Temperaturfestigkeit der zu bildenden Intermetallischen Phase als Lötergebnis nicht in der gewünschten Zeit vollständig erreicht werden.
Diese Problematik könnte dadurch gelöst werden, dass das Lotmaterial sehr dünn ausgestaltet ist. In diesem Fall sind aber hohe Anforderungen an die Oberfläche der Halbleiterchips zu stellen, d.h. die Oberflächen eines Halbleiterchips müssen extrem planar ausgestaltet sein.
Eine solche planare Oberfläche ist jedoch bei Wafern ab einer
2 Halbleiterchip-Größe von 5 5 mm nicht mehr mit heutigen
Prozesstechniken zu gewährleisten, insbesondere aufgrund von Verbiegungen in Folge von SchichtSpannungen, die in einem Wafer und insbesondere auch in einem Halbleiterchip auftreten.
Weiterhin besteht bei einer sehr dünnen Schicht des Lotmaterials die Gefahr, dass die Schicht aus Lotmaterial vollständig durchoxidiert , bevor sie flüssig wird.
Aus [1] und [2] sind Anordnungen und Verfahren zum Diffusionslöten eines mehrschichtigen Aufbaus bekannt.
Weiterhin ist in [3] ein Verfahren zum Erzeugen einer temperaturstabilen Verbindung von zwei Körpern bekannt, zwischen welchen Körpern eine Schicht aus einem höherschmelzenden und eine weitere aus demgegenüber niedrigschmelzenden Material angeordnet wird. Für das höherschmelzende Material wird eines der Metalle der vierten bis achten Nebengruppe des Periodensystems ausgewählt und auf einer Halbleiterscheibe als erstem Körper aufgebracht. Das niedrigschmelzende Material der dritten oder vierten Hauptgruppe des Periodensystems wird auf einem Substrat als zweitem Körper aufgebracht und, nachdem es mit dem höherschmelzenden Material in Berührung gebracht worden ist, aufgeschmolzen .
In [4] ist ein aus Silizium bestehender Halbleiterkörper beschrieben, der mit einer metallenen Trägerplatte über eine Folge von Metallschichten verlδtbar ist. Auf die Halbleiterköperrückseite ist eine Chromschicht aufgebracht und auf die Chromschicht ist eine Zinnschicht aufgebracht.
Der Erfindung liegt das Problem zugrunde, zwei Metallelemente miteinander zu verlöten, wobei zumindest ein Teil des Lötvorgangs in einer sehr kurzen Zeitdauer durchführbar ist, ohne dass die Qualität der schließlich gebildeten Intermetallischen Phase verringert wird.
Das Problem wird durch das Verfahren zum Löten eines ersten Metallelements und eines zweiten Metallelements durch ein Lotmaterial sowie durch eine Halbleiterchip- Montagevorrichtung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Bei einem Verfahren zum Löten eines ersten Metallelements durch ein Lotmaterial werden in einem ersten Erwärmungsvorgang zwischen dem ersten Metallelement und dem Lotmaterial und/oder zwischen dem ersten Metallelement und dem Lotmaterial eine oder mehrere Intermetallische Teilphasen gebildet .
Anders ausgedrückt bedeutet dies, dass nur teilweise unter Zurücklassen von Lotmaterial eine oder mehrere
Intermetallische Phasen in dem ersten Erwärmungsvorgang gebildet werden.
Anschließend wird in einem zweiten Erwärmungsvorgang eine das Lotmaterial vollständig in eine oder mehrere Intermetallische Phasen zwischen den Metallelementen umgewandelt. Anschaulich dient der erste Erwärmungsvorgang dazu, dass zwischen dem ersten Metallelement und dem Lotmaterial bzw. zwischen dem zweiten Metallelement und dem Lotmaterial jeweils eine Intermetallische Teilphase gebildet wird, die eine Dicke von lediglich einigen Nanometern aufweist.
In anderen Worten ausgedrückt bedeutet dies, dass in dem ersten Erwärmungsvorgang nicht das gesamte Lotmaterial schon in die Intermetallische Phase umgewandelt werden muss. Dies bedeutet, dass in einer sehr kurzen Zeit, teilweise schon in einigen Bruchteilen einer Sekunde, eine ausreichend dicke Intermetallische Teilphase zwischen den Metallelementen und dem jeweiligen Lotmaterial gebildet werden kann. Der durch den ersten Erwärmungsvorgang gebildete Diffusionsprozess zwischen den Metallelementen und dem Lotmaterial führt dazu, dass nur einige wenige Nano eter des Lotmaterials in der kurzen Zeit durchdrungen worden sind, so dass nur dieser geringe Bereich zu einer oder mehreren Intermetallischen Phasen, die als Intermetallische Teilphasen bezeichnet werden, umgewandelt werden kann.
Das Ergebnis des ersten Erwärmungsvorgangs ist somit eine Einheit des ersten Metallelements, des zweiten Metallelements, die jeweils mit Intermetallischen Teilphasen über das Lotmaterial mechanisch fest gekuppelt sind, wobei anzumerken ist, dass diese Kupplung noch nicht temperaturbelastbar ist, da noch nicht das gesamte Lotmaterial in eine oder mehrere Intermetallische Phasen umgewandelt ist, die hochtemperaturbelastbar wäre.
Als Metallelemente können beispielsweise folgende Metall verwendet werden:
Gold, Silber, Kupfer, Zink, Palladium, Chrom, Platin, Aluminium, Eisen, oder eine Legierung mindestens eines dieser Metalle. Als eine solche Legierung können beispielsweise eingesetzt werden:
Kupfer-Zinn (CuSn, Bronze) , Kupfer-Zink (CuZn, Messing) , Chrom-Nickel-Eisen (CrNiFe, Stahl) . Als Lotmaterial kann beispielsweise verwendet werden:
Quecksilber, Gallium, Indium, Zinn, Blei, Wismut, Natrium, Kalium oder eine Legierung mindestens zweier der zuvor genannten Metalle.
Die Temperatur, die für den ersten Erwärmungsvorgang gewählt wird, ist entsprechend der zu verwendenden Metalle und insbesondere des verwendeten Lotmaterials zu wählen derart, dass zwar das Lotmaterial geschmolzen wird, nicht jedoch die Metallelemente .
Vollständige, temperaturbelastbare Kupplungsbildung der Metallelemente, d.h. das vollständige Verlöten der Metallelemente durch das Lotmaterial erfolgt anschaulich in einem zweiten Schritt, d.h. in einem zweiten Erwärmungsvorgang, in dem die vollständige Intermetallische Phase zwischen den Metallelementen gebildet wird. In anderen Worten ausgedrückt bedeutet dies, dass in dem zweiten Erwärmungsvorgang das gesamte Lotmaterial in eine oder mehrere Intermetallische Phasen zwischen den Metallelementen umgewandelt wird.
Anschaulich entspricht diese Vorgehensweise einer Unterteilung des Lötvorgangs in zwei Schritte, einem schnell durchführbaren ersten Erwärmungsvorgang und einem zeitlich unkritischen zweiten Erwärmungsvorgang.
Ein Vorteil der Erfindung ist insbesondere darin zu sehen, dass der erste Erwärmungsvorgang sehr schnell durchführbar ist, so dass er insbesondere im Rahmen einer Halbleiterchip- Montage gemeinsam mit der Justierung des Halbleiterchips und der elektrischen Kontaktelemente in einer Bondvorrichtung durchführbar ist. Der zweite Erwärmungsvorgang erfolgt gemäß einer Ausgestaltung der Erfindung durch Festkörperdiffusion, zum Beispiel in einem Temperofen, der von der Halbleiterchip- Montagevorrichtung räumlich getrennt angeordnet ist.
Auf diese Weise ist es gemäß der Ausgestaltung der Erfindung anschaulich erreicht worden, dass der zweite
Erwärmungsvorgang, der das Bilden der Intermetallischen Phase vervollständigt, in einem Batchprozess durchgeführt wird, d.h. in einer Vorrichtung, die räumlich von der Halbleiterchip-Montagevorrichtung getrennt ist und deren Durchführung zeitlich und aus Kostensicht unkritisch ist.
Wird der zweite Erwärmungsvorgang mittels einer
Festkörperdiffusion durchgeführt, so ist dies vorteilhaft, da auf diese Weise eine Lunkerbildung vermieden wird.
Dies ist darauf zurückzuführen, dass ein zweites Aufschmelzen der Intermetallischen Teilphasen und des Lotmaterials vermieden wird.
Gemäß dieser Weiterbildung wird ferner vermieden, dass aufgrund eines wiederholten Aufschmelzens des Lotmaterials und der Intermetallischen Phasen ein erneutes, sehr exaktes Zusammenpressen der Metallelemente, insbesondere des Halbleiterchipelements und der Metallelemente, die als elektrische Anschlüsse dienen, vermieden wird.
Eine Halbleiterchip-Montagevorrichtung weist eine Halbleiterchip-Zuführeinrichtung zum Zuführen von Halbleiterchips sowie eine Anschluss-Zuführeinrichtung zum Zuführen von Metallelementen, die als elektrische Anschlüsse dienen und auf dem jeweiligen Halbleiterchip aufgebracht werden sollen, auf. Weiterhin ist eine Justiereinrichtung vorgesehen, in der mindestens ein Metallelement mit einem Halbleiterchip in Kontakt gebracht wird.
Mit einer Löteinrichtung werden das jeweilige Metallelement und der jeweilige Halbleiterchip unter Verwendung von Lotmaterial zusammengelötet. Die Löteinrichtung wird mittels einer ebenfalls vorgesehenen Steuereinrichtung derart gesteuert, dass das Lotmaterial mit dem Metallelement und/oder mit dem Halbleiterchip, insbesondere mit einer Metalloberfläche des Halbleiterchips, nur eine bzw. zwei Intermetallische Teilphasen bildet.
Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im weiteren näher erläutert.
Es zeigen
Figur 1 ein Ablaufdiagramm, in dem die einzelnen Verfahrensschritte des Lötverfahrens gemäß einem
Ausführungsbeispiel der Erfindung dargestellt ist;
Figur 2 eine Halbleiterchip-Montagevorrichtung gemäß einem Ausführungsbeispiel der Erfindung; und
Figuren 3A bis 3C Querschnitte eines Halbleiterchips, einer Lotschicht und einer Metallfolie zu verschiedenen Verfahrenszuständen vor dem Lötvorgang (Figur 3A) , nach dem ersten Erwärmungsvorgang (Figur 3B) und nach dem zweiten Erwärmungsvorgang (Figur 3C) gemäß einem
Ausführungsbeispiel der Erfindung.
Fig.2 zeigt ein System 200 zum Verlöten eines
Halbleiterchips, dessen Metalloberfläche als erstes Metallelement mit elektrischen Anschlüssen, insbesondere Drähten oder leitenden Folien, als zweite Metallelemente, verlötet werden soll. Das System 200 weist eine Halbleiterchip-Montagevorrichtung 201 sowie einen Temperofen 202 auf.
Die Halbleiterchip-Montagevorrichtung 201 weist eine Halbleiterchip-Zuführeinrichtung 203 auf, mittels der von einer ersten Rolle 204, auf der Halbleiterchips 205 aufgebracht sind, die Halbleiterchips 205 zu einer Justiereinrichtung 206 transportiert werden.
Mittels einer Anschluss-Zuführeinrichtung 207 wird von einer zweiten Rolle 208, auf der eine Folie 209 mit elektrisch leitendem Material aufgerollt ist, die Folie 209 mit elektrisch leitendem Material zu der Justiereinrichtung 206 transportiert. Die Folie 209 wird im weiteren auch als Metallfolie 209 bezeichnet.
In der Justiereinrichtung 206 wird die Folie 209 mit jeweils einem Halbleiterchip 205 in Kontakt gebracht derart, dass gemäß vorgegebener, gewünschter Anschlusskontaktierung elektrische Anschlüsse von der Folie 209 auf die Metalloberfläche des Halbleiterchips 205 aufgebracht werden.
Zum Verlöten der entsprechenden elektrischen Anschlüsse 209 mit den Metallelementen der Oberfläche des Halbleiterchips 205 wird Lotmaterial, gemäß diesem Ausführungsbeispiel Lotmaterial aus einer Zinn/Indium-Legierung, in Fig.2 symbolisiert durch ein Bezugszeichen 210, aus einem Vorratsbehälter 211 durch eine Löteinrichtung 212 auf die entsprechenden Anschlüsse aufgebracht und es wird ein erster Erwärmungsvorgang ausgeführt, der dazu führt, dass das Lotmaterial 210, das Metall der elektrischen Anschlüsse 209 und das Metall auf der Oberfläche des Halbleiterchips 205 teilweise in eine oder mehrere Intermetallische Phasen übergehen, die Intermetallischen Teilphasen, wobei das Metall der elektrischen Anschlüsse 209 und das Metall auf der Oberfläche des Halbleiterchips 205 in fester Phase verbleiben, d.h. nicht aufgeschmolzen werden.
Zur Steuerung der Löteinrichtung ist eine Steuereinrichtung 213 vorgesehen, die mittels Steuersignalen 214, insbesondere die Temperatur des Lotmaterials und die Dauer des ersten Erwärmungsvorgangs steuert .
Die Löteinrichtung 212 wird von der Steuereinrichtung 213 derart gesteuert, dass zwischen dem Lotmaterial 210 und dem Metall auf der Oberfläche des Halbleiterchips 205 und zwischen dem Lotmaterial 210 und dem Metallelement der elektrischen Anschlüsse 209 eine oder mehrere Intermetallische Teilphasen der Dicke einiger Nanometer gebildet wird.
Es wird durch die Steuereinrichtung 213 vermieden, dass das gesamte Lotmaterial 210 in eine oder mehrere Intermetallische Phasen umgewandelt wird. Das bedeutet, dass der Lötvorgang in der Halbleiterchip-Montagevorrichtung 201 üblicherweise einen Bruchteil einer Sekunde, maximal einige Sekunden, dauert.
Nach Beenden des ersten Erwärmungsvorgangs sind die elektrischen Drähte 215 auf dem Halbleiterchip 205 aufgebracht und mittels einer festen Kupplung, die durch die Intermetallischen Teilphasen gebildet wird, gekuppelt. Die feste Kupplung ist jedoch noch nicht temperaturbelastbar.
Anzumerken ist in diesem Zusammenhang, dass in einem alternativen Ausführungsbeispiel der Erfindung vorgesehen ist, dass schon das Metall auf dem Halbleiterchip 205 oder das Metallelement, vor dem ersten Erwärmungsvorgang mit dem Lotmaterial 210 eine oder mehrere Intermetallische Teilphasen gebildet haben, so dass diese schon fest mit dem Lotmaterial 210 gekuppelt sind. In diesem Fall werden beispielsweise die elektrisch leitenden Drähte 215 vor Aufbringen auf den Halbleiterchip 205 mit dem Lotmaterial 210 in Kontakt gebracht und in einem vorangegangenen Erwärmungsvorgang werden eine oder mehrere Intermetallische Teilphasen zwischen den Metallelementen und dem Lotmaterial 210 gebildet.
Es ist in diesem Zusammenhang anzumerken, dass in einer alternativen Ausführungsform nicht elektrische Drähte 215 auf dem Halbleiterchip 205 aufgebracht werden, sondern
Metallfolien, die auf dem Halbleiterchip 205 aufgebracht und mittels einer festen Kupplung, die durch die Intermetallischen Phasen gebildet werden, gekuppelt werden.
Die Halbleiterchips 205 mit den darauf aufgebrachten Drähten 215, die in den Intermetallischen Teilphasen miteinander über das restliche, noch nicht umgewandelte Lotmaterial gekuppelt sind, werden über ein Fließband 216 einer weiteren Kammer, gemäß dem Ausführungsbeispiel dem Temperofen 202, zugeführt.
In dem Temperofen 202 werden die Halbleiterchips 205 einem zweiten Erwärmungsvorgang unterzogen derart, dass das noch vorhandene Lotmaterial 210 nicht erneut aufgeschmolzen wird.
Stattdessen wird das Lotmaterial vollständig in eine oder mehrere Intermetallische Phasen zwischen den Metallelementen umgewandelt, indem eine Festkörperdiffusion zwischen dem Lotmaterial 210, den Intermetallischen Teilphasen und den Metallelementen, d.h. dem Halbleiterchip 205 und den Drähten 215, erfolgt.
Festkörperdiffusion kann bei einer Temperatur in dem Temperofen 202 wenige Grad Celsius unterhalb des Schmelzpunkts des Lotmaterials 210 erfolgen. Der auf diese Weise durchgeführte zweite Erwärmungsvorgang dauert üblicherweise einige Stunden, bis die Intermetallische Phase vollständig gebildet worden ist.
Vorzugsweise ist es gemäß einer Alternative des
Ausführungsbeispiels vorgesehen, dass in dem Temperofen 202 das Lotmaterial 210 erneut aufgeschmolzen wird. In diesem Fall ist es jedoch erforderlich, dass, um eine Lunkerbildung zu vermeiden, die Halbleiterchips 205 und die Drähte 215 mit ausreichendem physikalischem Druck in einem Bereich von einem bis drei Bar zusammengepresst werden.
Zusammenfassend ist in Fig.l ein Ablaufdiagramm 100 dargestellt, anhand dessen die einzelnen Verfahrensschritte des Lötverfahrens noch einmal erläutert werden.
In einem ersten Schritt (Schritt 101) werden die Halbleiterchips 205 der Halbleiterchip-Montagevorrichtung 201 zugeführt .
Weiterhin wird das zum Löten verwendete Lotmaterial 210 zugeführt (Schritt 102) .
In einem weiteren Schritt werden der Halbleiterchip 205 und das Metallelement, mit dem der Halbleiterchip verlötet werden soll, bei einem Druck von einem bis drei Bar zusammengepresst (Schritt 103) .
Durch Erwärmen in einem ersten Erwärmungsvorgang werden zwischen der Metalloberfläche des Halbleiterchips 205 und dem
Lotmaterial 210 sowie zwischen dem Metallelement, d.h. z.B. der Metallfolie oder Drähten und dem Lotmaterial 210 jeweils eine oder mehrere Intermetallische Teilphasen der Dicke einiger nm gebildet (Schritt 104) . Auf diese Weise miteinander gekuppelte Halbleiterchips 205 und das Lotmaterial 210 werden in einem weiteren Schritt in den Temperofen 202 transportiert (Schritt 105) .
Bei einem weiteren Erwärmungsvorgang wird das gesamte Lotmaterial vollständig in eine oder mehrere Intermetallische Phasen zwischen dem jeweiligen Halbleiterchip 205 und den Metallelementen durch Festkörperdiffusion umgewandelt (Schritt 106) .
Zur weiteren Verdeutlichung der Erfindung zeigen Fig.3A bis Fig.3C die Verfahrenszustände vor dem Lötvorgang (vgl. Fig.3A), nach dem ersten Erwärmungsvorgang (vgl. Fig.3B) und nach dem zweiten Erwärmungsvorgang (vgl. Fig.3C) .
Fig.3A zeigt einen Halbleiterchip 205 mit einem Chipkörper 301 und einer Metalloberfläche 302.
Auf der Metalloberfläche 302 ist eine Lotschicht 303 aufgebracht .
Auf der Lotschicht 303 wiederum ist die Metallfolie 304 aufgebracht, die durch die Lotschicht 303 mit der Metalloberfläche 302 des Chipkörpers 301 verlötet werden soll.
In dem in Fig.3A dargestellten Zustand sind die Metalloberfläche 302, die Lotschicht 303 und die Metallfolie 304 noch nicht miteinander gekoppelt.
Fig.3B zeigt die Elemente nach dem ersten Erwärmungsvorgang. Es ist dargestellt, dass sich zwei Intermetallische Teilphasen 305, 306 gebildet haben. Weiterhin ist die restliche Lotschicht 307 dargestellt, die auch nach dem ersten Erwärmungsvorgang noch nicht in eine Intermetallische Phase umgewandelt worden ist. Fig.3C zeigt die Elemente nach dem zweiten Erwärmungsvorgang. Es ist dargestellt, dass sich nunmehr die gesamte Lotschicht 303, d.h. auch die restliche Lotschicht 307 in eine oder mehrere vollständige Intermetallische Phasenschichten 308 umgewandelt worden ist. Die vollständige Intermetallische Phasenschicht bzw. Intermetallische Phasenschichten 308 sind nunmehr hochtemperaturstabil.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] DE 195 32 250 AI;
[2] DE 195 32 251 AI;
[3] DE 195 31 158 AI;
[4] DE 196 39 438 AI;
Bezugszeichenliste
100 Ablaufdiagramm
101 Zuführen Halbleiterchip und Metallelement
102 Zuführen Lotmaterial
103 Zusammenpressen Halbleiterchip und Metallelement
104 Bilden Intermetallische Teilphase (n) zwischen Halbleiterchip und Lotmaterial und/oder zwischen Metallelement und Lotmaterial
105 Transportieren in Temperofen
106 Bilden vollständige Intermetallische Phase zwischen Halbleiterchip und Metallelement durch Festkörperdiffusion
200 LötSystem
201 Halbleiterchipmontagevorrichtung
202 Temperofen
203 Halbleiterchip-Zuführeinrichtung
204 Erste Rolle
205 Halbleiterchip
206 Justiereinrichtung
207 Anschluss-Zuführeinrichtung
208 Zweite Rolle
209 Folie
210 Lotmaterial
211 Vorratsbehälter
212 Löteinrichtung
213 Steuereinrichtung
214 Steuersignal
215 Drähte
216 Fließband
301 Chipkörper
302 Metalloberfläche
303 Lotschicht
304 Metallfolie
305 Intermetallische Teilphase 306 Intermetallische Teilphase
307 restliche Lotschicht
308 vollständige Intermetallische Phasenschicht

Claims

Patentansprüche
1. Verfahren zum Verlöten eines ersten Metallelements und eines zweiten Metallelements durch ein Lotmaterial, • bei dem in einem ersten Erwärmungsvorgang zwischen dem ersten Metallelement und dem Lotmaterial und/oder zwischen dem ersten Metallelement und dem Lotmaterial nur teilweise unter Zurücklassen von Lotmaterial eine oder mehrere Intermetallische Phasen gebildet werden, und
• bei dem anschließend in einem zweiten Erwärmungsvorgang das Lotmaterial vollständig in eine oder mehrere Intermetallische Phasen zwischen den Metallelementen umgewandelt wird.
2. Verfahren nach Anspruch 1, bei dem der erste Erwärmungsvorgang in einer kürzeren Zeitdauer durchgeführt wird als der zweite Erwärmungsvorgang.
3. Verfahren nach Anspruch 1 oder 2, bei dem der erste Erwärmungsvorgang derart durchgeführt wird, dass die Intermetallische Teilphase bzw. die Intermetallischen Teilphasen eine Dicke von lediglich mehreren Nanometern aufweist.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der zweite Erwärmungsvorgang derart durchgeführt wird, dass sich die vollständige Intermetallische Phase durch Festkörperdiffusion bildet.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem das erste Metallelement und/oder das zweite
Metallelement mindestens eines der folgenden Metalle enthält:
• Gold, Silber, Kupfer, Nickel, Zink, Palladium, Chrom, Platin, Aluminium, Eisen, oder
• eine Legierung mindestens eines der zuvor genannten Metalle, beispielsweise Bronze, Messing, Stahl.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem das Lotmaterial mindestens eines der folgenden Metalle enthält: • Quecksilber, Gallium, Indium, Zinn, Blei, Wismut, Natrium, Kalium, oder
• eine Legierung mindestens zweier der zuvor genannten Metalle.
7. Verfahren nach einem der Ansprüche 1 bis 6, eingesetzt zum Bonden von Halbleiterchips.
8. Verfahren nach Anspruch 7,
• bei dem der erste Erwärmungsvorgang während eines Justiervorgangs der Halbleiterelemente in einer
Halbleiterchipmontagevorrichtung durchgeführt wird, und
• bei dem der zweite Erwärmungsvorgang in einem Temperofen durchgeführt wird.
9. Halbleiterchipmontagevorrichtung, mit
• einer Halbleiterchip-Zuführeinrichtung zum Zuführen von Halbleiterchips,
• einer Anschluss-Zuführeinrichtung zum Zuführen von Metallelementen, • einer Justiereinrichtung, in der jeweils mindestens ein Metallelement mit einem Halbleiterchip in Kontakt gebracht wird,
• einer Löteinrichtung, in der das jeweilige Metallelement und der jeweilige Halbleiterchip mittels Lotmaterial zusammengelötet werden können, wobei die Löteinrichtung derart gesteuert ist, dass das Lotmaterial mit dem Metallelement und/oder mit dem Halbleiterchip nur eine oder mehrere Intermetallische Teilphasen bildet.
PCT/DE2001/001650 2000-05-05 2001-05-03 Verfahren zum verlöten eines ersten metallelements und eines zweiten metallelements durch ein lotmaterial und halbleiterchip-montagevorrichtung WO2001086714A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10021868 2000-05-05
DE10021868.7 2000-05-05

Publications (1)

Publication Number Publication Date
WO2001086714A1 true WO2001086714A1 (de) 2001-11-15

Family

ID=7640863

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2001/001650 WO2001086714A1 (de) 2000-05-05 2001-05-03 Verfahren zum verlöten eines ersten metallelements und eines zweiten metallelements durch ein lotmaterial und halbleiterchip-montagevorrichtung

Country Status (2)

Country Link
TW (1) TW552172B (de)
WO (1) WO2001086714A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8134236B2 (en) 2006-07-05 2012-03-13 Infineon Technologies, Ag Electronic module with switching functions and method for producing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4611746A (en) * 1984-06-28 1986-09-16 International Business Machines Corporation Process for forming improved solder connections for semiconductor devices with enhanced fatigue life
EP0365919A2 (de) * 1988-10-28 1990-05-02 International Business Machines Corporation Verfahren, um goldene oder goldlegierte Drähte mit einer Lötstelle zu verbinden
DE19531158A1 (de) * 1995-08-24 1997-02-27 Daimler Benz Ag Verfahren zur Erzeugung einer temperaturstabilen Verbindung
EP1002612A1 (de) * 1998-11-20 2000-05-24 Lucent Technologies Inc. Kinetisch überprüfte Lötverbindung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4611746A (en) * 1984-06-28 1986-09-16 International Business Machines Corporation Process for forming improved solder connections for semiconductor devices with enhanced fatigue life
EP0365919A2 (de) * 1988-10-28 1990-05-02 International Business Machines Corporation Verfahren, um goldene oder goldlegierte Drähte mit einer Lötstelle zu verbinden
DE19531158A1 (de) * 1995-08-24 1997-02-27 Daimler Benz Ag Verfahren zur Erzeugung einer temperaturstabilen Verbindung
EP1002612A1 (de) * 1998-11-20 2000-05-24 Lucent Technologies Inc. Kinetisch überprüfte Lötverbindung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SO W W ET AL: "HIGH TEMPERATURE JOINTS MANUFACTURED AT LOW TEMPERATURE", 1998 PROCEEDINGS OF THE 48TH. ELECTRONIC COMPONENTS AND TECHNOLOGY CONFERENCE. ECTC 1998. SEATTLE, WA, MAY 25 - 28, 1998, PROCEEDINGS OF THE ELECTRONIC COMPONENTS AND TECHNOLOGY CONFERENCE, NEW YORK, NY: IEEE, US, PAGE(S) 284-291, ISBN: 0-7803-4527-4, XP000803628 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8134236B2 (en) 2006-07-05 2012-03-13 Infineon Technologies, Ag Electronic module with switching functions and method for producing the same

Also Published As

Publication number Publication date
TW552172B (en) 2003-09-11

Similar Documents

Publication Publication Date Title
DE10208635B4 (de) Diffusionslotstelle, Verbund aus zwei über eine Diffusionslotstelle verbundenen Teilen und Verfahren zur Herstellung der Diffusionslotstelle
DE2424857C2 (de) Verfahren zur Herstellung einer Lötverbindung durch Aufschmelzlöten
DE2710835A1 (de) Vorrichtung zum anloeten oder anschweissen von anschlussdraehten an anschlusskontakten in halbleitervorrichtungen
EP2456589B1 (de) Bleifreie hochtemperaturverbindung
DE3414065A1 (de) Anordnung bestehend aus mindestens einem auf einem substrat befestigten elektronischen bauelement und verfahren zur herstellung einer derartigen anordnung
DE2318727A1 (de) Verfahren zum herstellen einer druckverbindung
WO2009140709A2 (de) Verfahren zur herstellung einer leiterplatte sowie verwendung und leiterplatte
EP0193127A1 (de) Filmmontierter Schaltkreis und Verfahren zu seiner Herstellung
DE19522338B4 (de) Chipträgeranordnung mit einer Durchkontaktierung
DE2217737B2 (de) Verfahren zum Herstellen eines elektrischen Leitungssystems
DE2457488A1 (de) Duennschichtwiderstaende und kontaktanschluesse fuer schaltkreise
WO2001086714A1 (de) Verfahren zum verlöten eines ersten metallelements und eines zweiten metallelements durch ein lotmaterial und halbleiterchip-montagevorrichtung
WO2010072534A1 (de) Hochtemperaturbeständige lötmittelfreie bauelementstruktur und verfahren zum elektrischen kontaktieren
DE69834298T2 (de) Verbundwerkstoff aus beryllium, kupferlegierung und rostfreier stahl und verfahren zum verbinden
EP0193128A2 (de) Filmmontierter Schaltkreis und Verfahren zu seiner Herstellung
EP0191300B1 (de) Widerstandsverbindungsverfahren zum Löten oder Schweissen metastabiler Metalle
DE1254727B (de) Verfahren zum Herstellen gedruckter Leitungen
WO2001086715A2 (de) Verfahren zum verlöten einer ersten metallschicht, die eine dicke von weniger als 5 $g(m)m aufweist, mit einer zweiten metallschicht, löteinrichtung und halbleiterchip-montagevorrichtung
DE1621258B2 (de) Kontaktstueck aus einem leitenden traeger aus einem unedlen metall und einem dreischichtigen verbundkontaktkoerper sowie dessen herstellungsverfahren
DE10014308B4 (de) Vorrichtung zum gleichzeitigen Herstellen von mindestens vier Bondverbindungen und Verfahren dazu
DE202020101197U1 (de) Temperatursensorverbund
EP1987534A1 (de) Verfahren zum austauschen eines halbleiterchips eines flip-chip-moduls und ein hierfür geeignetes flip-chip-modul
DE102005024430B4 (de) Verfahren zum Beschichten eines Siliziumwafers oder Siliziumchips
DE102019124953B4 (de) Verfahren zum Herstellen einer kohäsiven Verbindung zwischen einem Halbleiter und einem Metallformkörper
WO2019012050A1 (de) Einpressstift und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): BR CA CN IL IN JP KR MX RU UA US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
122 Ep: pct application non-entry in european phase
NENP Non-entry into the national phase

Ref country code: JP