WO2001047160A2 - Schaltungsanordnung und verfahren zur taktsignalbereitstellung - Google Patents

Schaltungsanordnung und verfahren zur taktsignalbereitstellung Download PDF

Info

Publication number
WO2001047160A2
WO2001047160A2 PCT/DE2000/003938 DE0003938W WO0147160A2 WO 2001047160 A2 WO2001047160 A2 WO 2001047160A2 DE 0003938 W DE0003938 W DE 0003938W WO 0147160 A2 WO0147160 A2 WO 0147160A2
Authority
WO
WIPO (PCT)
Prior art keywords
circuit arrangement
module
clock
arrangement according
processor
Prior art date
Application number
PCT/DE2000/003938
Other languages
English (en)
French (fr)
Other versions
WO2001047160A3 (de
Inventor
Imre Hipp
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Priority to DE10084066T priority Critical patent/DE10084066D2/de
Publication of WO2001047160A2 publication Critical patent/WO2001047160A2/de
Publication of WO2001047160A3 publication Critical patent/WO2001047160A3/de

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master

Definitions

  • phase stability of the clock generators of the switching technology With the introduction of the SDH-Techmk, the requirements for the phase stability of the clock generators of the switching technology increased. A phase stability of the clock generators is particularly important for interference and failure safety when transferring data with a high Qualltat.
  • the required clock pulse act is specified in the international standard ITU-T G.812.
  • the invention is based on the object of specifying a circuit arrangement and an associated method of a clock generator.
  • the invention has the advantage that the entire hardware function can be flexibly adjusted by programmable logic.
  • the invention has the advantage that the interfaces can be configured universally.
  • the invention has the advantage that service-friendly hardware is used and that offline access is possible.
  • the invention has the advantage that the control behavior and the monitoring criteria can be changed in a clock signal provision by means of parameters.
  • the invention has the advantage that it enables learning behavior with regard to a local quartz frequency.
  • the invention has the advantage that a control ⁇ bare fully digital frequency control is istigmabar.
  • the invention has the advantage that the use of a precision quartz oscillator with a fixed frequency and high short-term stability is made possible.
  • the invention has the advantage that it is possible to support a global synchronization network management system.
  • the invention has the advantage that adaptation by configuration to the respective standard or customer requirement is possible.
  • the invention has the advantage that simultaneous quality controls (phase, frequency, MTIE, TDEV etc.) of all reference inputs can be carried out.
  • the invention has the advantage that these quality controls enable the central clock generator CCGE m to recognize or reject quality-worsening synchronization signals in good time and thereby to prevent a network fault.
  • the invention has the advantage that an expandable redundant system is possible in its own assembly frame. F urther features of the invention will become apparent from the nachfol ⁇ constricting detailed explanations of an embodiment based on drawings.
  • FIG. 1 shows a basic circuit of a clock generator
  • FIG. 2 shows a structure of the clock generator
  • FIG. 3 shows an integration of the clock generator into a clock supply unit.
  • FIG. 1 A basic circuit for the flexible provision of clock signals is shown in FIG.
  • This basic circuit is essentially formed by a frequency synchronization device FS.
  • the modules SM, ZB, ER connected to a processor P and a logic module L are shown in the frequency synchronization device FS.
  • the processor P is connected, for example, via a bus to a logic module L and to a memory module SM m.
  • a time base unit ZB provides, among other things, the clock for the processor P, for the logic module L and for the output reference clock module ER.
  • the logic module L is connected to a large number of interface units 2 to n.
  • the processor P also uses control interfaces of the so-called off-lame access V for purposes of service management, off-line configuration, etc.
  • the greatest possible flexibility is achieved in that the entire functionality of the circuit arrangement is provided by the first module L, a programmable module (e.g. field programmable gate array FPGA) with connection to the processor (P).
  • a programmable module e.g. field programmable gate array FPGA
  • the input interface 1 has at least one universal input, to which any reference clock types can be applied.
  • the physical adaptation (line termination, EMC protection ..) is on the input reference clock module ER performed.
  • Emgangs- reference clock module ER synchronization information is derived from the respective reference clock type and Logikmo dul ⁇ L supplied.
  • Time-critical measurement and control processes are carried out in the logic module L and digital frequency ⁇ readjustment of the output clock signals of the frequency synchronization device (FS) is carried out with the aid of the synchronization information.
  • the processor P carries out computation-intensive, time-uncritical sequences of the measurement and control processes from the digital frequency readjustment of the output signals of the frequency synchronization device.
  • the logic module L is designed such that the hardware functionality of the logic module L can be changed depending on the requirements of the time-critical measurement and control processes.
  • digital frequency readjustment is carried out with the aid of a firmware algorithm, e.g. a method for digital frequency control performed.
  • This circuit design has the additional advantage that the respective country variants can only be formed by different firmware versions.
  • a fixed-frequency precision quartz oscillator with high short-term and long-term stability is used in the time base unit ZB.
  • FIG. 2 shows an embodiment of the clock generator shown in FIG. 1, in particular a central clock generator CCGES.
  • Essential modules of the central clock generator CCGES which are preferably arranged on a module, are the processor P, the memory modules SRAM, FEPROM combined in the memory module SM, the modules high-frequency phase-looking loop arranged, for example, in ZeitJoasis HF-PLL and the precision quartz oscillator of an oven
  • Controlled Oscillator Quartz OCXO is, the logic module L that is Siert by a field programmable gate array FPGA block reali ⁇ , as well as the reference clock module Emgangs ER.
  • the function of the central clock generator CCGES is mainly realized with the processor P and the programmable module FPGA.
  • the module contains input and output drivers, a discrete high-frequency phase-looking loop HF-PLL, a precision quartz oscillator OCXO, a temperature sensor digital Temp dT and a module for voltage conversion DCC.
  • the processor P which may be an MPC860 processor, for example, has a 32-bit Power PC RISC CPU and a communication processor module CPM.
  • the communication processor module CPM essentially manages the interfaces 2, ..., n of the circuit arrangement of the central clock generator CCGES. These interfaces can be used, for example, to operate a display panel, e software offline access, e partner central clock generator CCGES as well as GPS and Rubidium expansion units via a V24 interface.
  • all D units (clock distributors) can be controlled directly via I C and their protocols and without the involvement of the CPU of the processor P.
  • the SRAM and FEPROM memory modules each comprising 2 MB of storage capacity and the field programmable gate array FPGA are preferably connected to the processor bus PB.
  • this processor bus PB is used to exchange data between processor P and the field programmable gate array FPGA; to k ö can register in the field programmable gate array, such as memory locations written and read.
  • the bus master is the CPU of the processor P.
  • the field programmable gate array makes no active accesses on the bus. Events in the field programmable gate array FPGA are reported to the CPU via interrupts, which then queries the cause.
  • the processor P processes the computationally complex, time-uncritical sequences of the control or measurement algorithms of a method for digital frequency readjustment.
  • the XC4044XLA module from XILINX can be used as a field programmable gate array FPGA.
  • This module has logic cells for approx. 44,000 gate equivalents.
  • the functionality is stored in SRAM cells; it must therefore be configured each time it boots. This is done via dedicated lines from the processor.
  • the programmable hardware functionality makes it possible to adapt configurations, control parameters m of the digital frequency readjustment as well as monitoring criteria etc. in accordance with changed standard or customer requirements at any time.
  • the time-critical areas of the control or measurement process are executed.
  • field programmable gate array FPGA functions include control and operation of the interfaces to the central clock generators CCGE internal and external units.
  • the universally configurable ER-reference clock module ER accepts all common synchronization signals and derives the respective from all common reference clock types
  • This reception reference clock module ER also supports standard-compliant level monitoring simultaneously on all channels.
  • the associated physical interface is defined in ITU-T G.703, which is implemented in input interface 1.
  • interface units 2, ..., n are an EWSD external interface 2 according to G.703, an interface 3 serves the internal clock supply of the EWSD, an interface 4 enables service HW off-line access and another interface 5 forms an internal CCCGE Interface to D, GPS, Rb units etc.
  • a PDH lme clock 2048kHz / 1544kHz over LTG corresponds to
  • PCM30 / PCM24 EWSD internal
  • SEC SDH lme clock according to ITU-T G.813
  • SSU slave node clock according to ITU-T G.812
  • PRC master node clock according to ITU-T G.811
  • the connected reference clocks are automatically selected with the aid of an algorithm based on pulse frequency and pulse width measurement.
  • a reference clock handling according to location lists as well as switching strategies can be configured.
  • the basis for the high accuracy of the delivered clocks is a precision quartz oscillator OCXO.
  • the processor P is also synchronized with its 5 MHz output frequency, which generates a 25 MHz processor clock with an internal PLL.
  • a temperature sensor integrated in the precision quartz oscillator OCXO signals that the operating state has been reached, in which a high frequency accuracy is guaranteed. This frequency accuracy is preferably achieved in the specified temperature range from -5 to 70 ° C. Therefore kontrol ⁇ em Prazisionsquarzoszillator OCXO profiled external digital temperature sensor dT also the ambient temperature. Together with the pronounced good short and long-term behavior of the precision quartz oscillator OCXO, these designs provide the opportunity for an adaptable system.
  • the absolute frequency position of the precision quartz oscillator OCXO can be determined with the help of a learning algorithm. This is necessary in order to be able to keep the output frequency of the clock generator in compliance with standards even if all synchronization sources are lost.
  • a so-called holdover value for a holdover operation is stored in non-volatile memory in the FEPROM in order to quickly achieve the required clock accuracy after a brief suspension of operation and a subsequent boot process.
  • the learning process can take a relatively long time (> 12h). In the presence of non-migrating atomic normal sources (cesium, rubidium etc.) this process can be drastically reduced to just a few minutes using an optional learning mode.
  • the central clock generator CCGE Taking into account the determined frequency offset of the local precision quartz oscillator OCXO, the reference signals are measured simultaneously and the data with the digitally determined ambient temperature are included in the control process.
  • the central clock generator CCGE has flexible quality signals, such as phase and frequency response, maximum, which are defined by the standard Time Interval Error MTIE, Time Deviation TDEV etc. of all its reference inputs. Thanks to this quality measurement method, the central clock generator CCGE m is the Ability to recognize or reject synchromsation signals that deteriorate in good time and thereby one
  • phase disturbances in reference clock switchovers or failures and the possibility of simultaneous monitoring of the replacement synchronization sources offered in the network are particularly advantageous. It is also possible to relate several reference signals in parallel to the control.
  • Another metrological advantage lies in the possibility of e.g. mutual frequency measurement of the reference receptions during operation. This leads to service-friendly rectification of network faults.
  • the detuning range of the control (pull m ranks) is determined by the respective method for digital frequency readjustment.
  • the detuning range is usually several powers of ten above the worst case limit of the intrinsic stability of the precision quartz oscillator OCXO. This has the advantage that avoiding the clock generator in the event of network disturbances due to reaching the limits of the narrow detuning range is avoided.
  • a sufficient clamp-level quantization is made possible by the use of the HF-PLL module by generating an I ⁇ OMHz system clock from the 5 MHz precision quartz oscillator OCXO.
  • the quality control of the reference inputs is carried out with the aid of a 40 MHz sampling signal (oversampling) derived therefrom.
  • ⁇ DCC is arranged on the shelf of the central clock generator CCGES. This converter generates gen the benot costumen DC voltages from the offered by the Office voltage potential.
  • FIG. 3 uses a block diagram to show an overall system for providing a clock. This overall system of a central clock generator including redundant units with an additional extension of an interface configuration is explained in more detail below.
  • the first and second central clock generators CCGES0, CCGES1 arranged in the overall circuit arrangement for clock generation are preferably connected to one another via a serial V.24 interface m of the so-called crossover connection.
  • Information e.g. exchanged about clock quacking, switching protocols and changes of state.
  • the assignment of the slots "0" and "1" is determined with the help of a short-circuit contact m of the cross-out connection (mternal clock / control data).
  • the unit at slot "0" always becomes the master.
  • the bidirectional communication links each Zvi ⁇ rule the first / second central clock generators CCGESO, CCGES1 and a first and second expansion unit CCGED, CCGEGPS or third expansion unit is realized CCGERB ü via an I 2 C bus. Through this bus, Para ⁇ meter m the expansion units are set and these Polled. This enables automatic recognition and configuration of all first, second and further extension units via the first or second central tract generator CCGESO, CCGE2.
  • the second unit CCGEGPS can either be a complete GPS receiver module or just an interface circuit for an existing external GPS receiver. In the latter case, communication with the central clock CCGES0 / 1 takes place via a serial interface according to V.24 standard. The same interface configuration is also provided for the third unit CCGERB (Rubidium Booster). Clock and control signals are exchanged via differential low voltage TTL, so-called LVT connections.
  • CCGERB Red Booster
  • the units of the first expansion unit CCGED are used for expansion for an external clock distribution. Eight CCGES synchronous clock outputs are expanded by 32 additional T4 outputs per CCGED. When fully expanded with four first CCGED expansion units, the overall structure of the CCGE central clock generator provides a total of 136 redundant synchronous clock signals to external EWSD devices.
  • the first and second central clock generators CCGESO, CCGES1 are connected to the two redundant CP units via so-called IOP-MB interfaces (CP control / clock).
  • the CP Coordinat Processor
  • the daily routing of the redundant CCGE units also takes place via CP commands dos by the slave Emheit obligations the active driving the Taktlei ⁇ m direction redundant EWSD interfaces such as MB and SSNC takes for three minutes by the master. In this so-called "cold standby" redundancy system, the redundancy path is regularly checked in this way and the reliability is guaranteed.
  • the CCGES In addition to four reference inputs (T3 / BITS), the CCGES also has a service interface (Off-L e access).
  • This interface consists of a standard RS 232 / V.24 interface, two HF measuring sockets and a status display field with LEDs, which are accessible from the front panel.
  • the central clock generator CCGES can be configured and controlled very conveniently with the help of a notebook or a service PC with a user-friendly interface.
  • support is provided here for service (reading out internal diagnoses, FW download), manufacturing and repair (start BOST, reading out error syndromes).
  • the diagnostic option via HF test sockets is particularly service-friendly.
  • various clock signals that can be configured can e.g. Reference inputs, outputs, internal clocks etc. are output.
  • a reset button preferably triggers a module reset with complete initial loading. During this time, the redundant unit takes over the clock supply.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Information Transfer Systems (AREA)

Abstract

Mit dieser Schaltungsanordnung und dem dazugehörigen Verfahren kann auf Anforderungen an Prozesse der digitalen Frequenznachsteuerung sowie an Prozesse der Schnittstellenfunktionen durch progammierbare Hardwarefunktionalität flexibel eingegangen werden.

Description

Beschreibung
Schaltungsanordnung und Verfahren zur Taktsignalbereitstel- lung
Mit der Einfuhrung der SDH-Techmk erhöhten sich die Anforderungen an die Phasenstabilitat der Taktgeneratoren der Vermittlungstechnik . Eine Phasenstabilitat der Taktgeneratoren ist zur Stör- und Ausfallsicherheit bei einer Datenubertra- gung mit hoher Qualltat besonders wichtig. Die dazu erforderliche Taktqualltat ist in der internationalen Norm ITU-T G.812 festgelegt.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungs- anordnung und ein dazugehöriges Verfahren eines Taktgenerators anzugeben.
Die Losung der Aufgabe ergibt sich aus den Merkmalen des Patentanspruchs 1 oder 16.
Die Erfindung bringt den Vorteil mit sich, daß die gesamte Hardwarefunktionalltat durch programmierbare Logik flexibel einstellbar ist.
Die Erfindung bringt den Vorteil mit sich, daß die Schnittstellen universell konfigurierbar sind.
Die Erfindung bringt den Vorteil mit sich, daß eine service- freundliche Hardware verwendet und ein Software offline Zugriff möglich ist.
Die Erfindung bringt den Vorteil mit sich, daß mittels Parametern das Regelverhalten sowie die Uberwachungskriterien bei einer Taktsignalbereitstellung veränderbar sind. Die Erfindung bringt den Vorteil mit sich, daß sie ein Lernverhalten bezüglich einer lokalen Quarzfrequenz ermöglicht.
Die Erfindung bringt den Vorteil mit sich, daß eine steuer¬ bare volldigitale Frequenznachsteuerung durchfuhrbar ist.
Die Erfindung bringt den Vorteil mit sich, daß ein Einsatz eines Prazisionsquarzoszillators mit fester Frequenz und ho- her Kurzzeitstabilitat ermöglicht wird.
Die Erfindung bringt den Vorteil mit sich, daß eine Unter- stutzung eines globalen Synchronisationsnetz-Management- Systems möglich ist.
Die Erfindung bringt den Vorteil mit sich, daß Anpassung durch Konfiguration an die jeweilige Norm bzw. Kundenanforderung möglich ist.
Die Erfindung bringt den Vorteil mit sich, daß simultane Qualitätskontrollen (Phase, Frequenz, MTIE, TDEV etc.) aller Referenzeingange durchfuhrbar ist.
Die Erfindung bringt den Vorteil mit sich, daß durch diese Qualitätskontrollen der Zentraltaktgenerator CCGE m der Lage ist, qualitativ verschlechternde Synchronisationssignale rechtzeitig zu erkennen bzw. abzuweisen und dadurch eine Netzstorung vorzubeugen.
Die Erfindung bringt den Vorteil mit sich, daß ein erweiterungsfähiges redundantes System im eigenen Baugruppen-Rahmen möglich ist. Weitere Besonderheiten der Erfindung werden aus den nachfol¬ genden näheren Erläuterungen eines Ausfuhrungsbeispiels anhand von Zeichnungen ersichtlich.
Es zeigen:
Figur 1 eine Prinzipschaltung eines Taktgenerators, Figur 2 ein Aufbau des Taktgenerators und Figur 3 eine Integration des Taktgenerators in eine Taktversorgungseinheit .
In Figur 1 ist eine Prinzipschaltung zur flexiblen Taktsig- nalbereitstellung gezeigt. Diese Prinzipschaltung wird im Wesentlichen durch eine Frequenzsynchromsier-Emrichtung FS gebildet. In der Frequenzsynchronisier-Emrichtung FS sind die mit einem Prozessor P und einem Logikbaustein L verbundenen Module SM, ZB, ER gezeigt. Der Prozessor P steht dabei beispielsweise über einen Bus mit einem Logikmodul L und mit einem Speichermodul SM m Verbindung. Eine Zeitbasiseinheit ZB liefert unter anderem den Takt für den Prozessor P, für das Logikmodul L sowie für das Emgangs-Referenztaktmodul ER. Das Logikmodul L steht m Verbindung mit einer Vielzahl von Schnittstellenemheiten 2 bis n. Neben schnittstellenspezifl- schen Verarbeitungsprozeduren bedient der Prozessor P noch Steuerschnittstellen des sogenannten Off-Lme Zuganges V für Zwecke der Serviceverwaltung, Off-Line Konfiguration etc..
Mit der gezeigten Anordnung wird eine größtmögliche Flexibilität dadurch erreicht, dass die gesamte Funktionalität der Schaltungsanordnung vom ersten Modul L , einem programmierbaren Baustein (z.B. field programmable gate array FPGA) m Verbindung mit dem Prozessor (P) bereitgestellt wird.
Die Eingangsschnittstelle 1 weist mindestens einen universellen Eingang auf, an dem jeweils beliebige Referenztakttypen anlegbar sind. In dieser Eingangsschnittstelle 1 wird die physikalische Anpassung (Leitungsabschluß, EMV-Schutz .. ) an das Emgangs-Referenztaktmodul ER durchgeführt. Im Emgangs- Referenztaktmodul ER wird aus dem jeweiligen Referenztakttyp eine Synchronisationsinformation abgeleitet und dem Logikmo¬ dul L zugeführt. In dem Logikmodul L werden zeitkritische Meß- und Regelprozesse ausgeführt und eine digitale Frequenz¬ nachsteuerung der Ausgangstaktsignale der Frequenzsynchroni- sier-E richtung (FS) mit Hilfe der Synchronisierinformation durchgeführt. Der Prozessor P fuhrt rechenintensive zeitunkritische Ablaufe der Meß- und Regelprozesse von der digitalen Frequenznachsteuerung der Ausgangssignale der Frequenzsynchronisier-Em- richtung durch.
Das Logikmodul L ist derart ausgebildet, das abh ngig von den Anforderungen der zeitkritischen Meß- und Regelprozesse die Hardwarefunktionalitat des Logikmoduls L veränderbar ist.
Auf Basis der m Figur 1 gezeigten Prinzipschaltung wird eine digitale Frequenznachsteuerung mit Hilfe eines Firmware-Algo- rithmuses, z.B. eines Verfahrens zur digitalen Frequenznachsteuerung durchgeführt.
Diese Schaltungsausgestaltung bringt den zusatzlichen Vorteil mit sich, daß die jeweiligen Landervarianten lediglich durch verschiedene Firmware-Versionen ausgebildet werden können.
In der Zeitbasiseinheit ZB wird ein Festfrequenz-Prazisions- quarzoszillators mit hoher Kurz- und Langzeitstabilitat eingesetzt .
In Figur 2 ist eine Ausgestaltung des m Figur 1 dargestell- ten Taktgenerators, insbesondere eines Zentraltaktgenerators CCGES, gezeigt. Wesentliche Module des Zentraltaktgenerators CCGES die vorzugsweise auf einer Baugruppe angeordnet sind, sind der Prozessor P, die in dem Speichermodul SM zusammengefaßten Speichermodule SRAM, FEPROM, die der ZeitJoasise - heit ZB angeordneten Module Hochfrequenz Phase Looked Loop HF-PLL und der Prazisionsquarzoszillators der ein Oven
Controlled Quartz Oscillator OCXO ist, das Logikmodul L, das durch ein field program able gate array FPGA Baustein reali¬ siert ist, sowie das Emgangs-Referenztaktmodul ER.
Die Funktion des Zentraltaktgenerators CCGES wird überwiegend mit dem Prozessor P und dem programmierbaren Baustein FPGA realisiert .
Neben den Speichermodulen SRAM und FEPROM die beispielsweise je 2MByte Speicherkapazität aufweisen, sind auf der Baugruppe Eingangs- und Ausgangstreiber, eine diskrete Hochfrequenz Phase Looked Loop HF-PLL, ein Prazisionsquarzoszillators OCXO, ein Temperaturfühler digital Temp dT sowie ein Modul zur Spannungswandlung DCC angeordnet.
Der Prozessor P der beispielsweise ein MPC860 Prozessor sein kann, weist neben einer 32 bit Power-PC RISC CPU em Kommuni- kationsprozessor odul CPM auf. Das Kommumkationsprozessor- modul CPM verwaltet im wesentlichen die Schnittstellen 2,..., n der Schaltungsanordnung des Zentraltaktgenerators CCGES. Über diese Schnittstellen können beispielsweise ein Anzeigefeld, e Software offline access, e Partner Zentraltakt- generator-CCGES sowie GPS und Rubidium Erweiterungseinheiten über eine V24 Schnittstelle bedient werden. Darüber hinaus können alle D-Units (Taktverteiler ) über I C und deren Protokolle direkt und ohne Mitwirkung der CPU des Prozessors P angesteuert werden.
Am Prozessorbus PB sind vorzugsweise je 2 MB Speicherkapazität umfassenden Speichermodule SRAM und FEPROM sowie das field programmable gate array FPGA angeschlossen. Über diesen Prozessorbus PB werden im Betrieb Daten zwiscnen Prozessor P und dem field programmable gate array FPGA ausgetauscht; dazu können Register im field programmable gate array wie Speicherplatze beschrieben und gelesen werden.
Der Busmaster ist in dieser Ausgestaltung die CPU des Prozes- sors P. Das field programmable gate array macht keine aktiven Zugriffe auf dem Bus. Ereignisse im field programmable gate array FPGA werden über Interrupts an die CPU gemeldet, die dann jeweils die Ursache abfragt.
Der Prozessor P bearbeitet die rechenaufwandigen, zeitunkritischen Ablaufe der Regel- bzw. Meßalgorithmen eines Verfahrens zur digitalen Frequenznachsteuerung ab.
Als field programmable gate array FPGA kann beispielsweise em Baustein XC4044XLA von XILINX eingesetzt werden. Dieser Baustein weist Logikzellen für ca. 44000 Gatteraquivalente auf. Die Funktionalität wird in SRAM Zellen gespeichert; beim Booten muß er deshalb jedesmal konfiguriert werden. Das erfolgt über dedizierte Leitungen vom Prozessor aus. Durch die programmierbare Hardwarefunktionalitat ist eine Anpassung von Konfigurationen, Regelparametern m der digitalen Frequenznachsteuerung sowie Uberwachungskπterien etc. entsprechend veränderter Norm- bzw. Kundenanforderungen jederzeit möglich.
Im field programmable gate array FPGA erfolgt die Ausführung der zeitkritischen Bereiche des Regel- bzw. Meßprozesses.
Zu den weiteren Funktionen des field programmable gate array FPGA gehören die Steuerung sowie die Bedienung der Schnittstellen zu den Zentraltaktgebern CCGE internen und externen Einheiten.
Das universell konfigurierbare Emgangs-Referenztaktmodul ER nimmt alle gangigen Synchromsations-Signale entgegen und leitet aus allen gangigen Referenztakttypen die jeweilige
Synchronisationsinformation daraus ab. Dieses Emgangs-Refe- renztaktmodul ER unterstutzt zudem die normgerechte Pegel- uberwachung simultan auf allen Kanälen. Die dazugehörige phy- sikalische Schnittstelle ist m ITU-T G.703 definiert, welche in der Eingangsschnittstelle 1 realisiert ist.
Weitere Schnittstellenemheiten 2,..., n sind eine EWSD externe Schnittstelle 2 gemäß G.703, eine Schnittstelle 3 dient der internen Taktversorgung des EWSD, eine Schnittstellenheit 4 ermöglicht einen Service HW Off-Line access und eine weitere Schnittstelle 5 bildet eine CCCGE interne Schnittstelle zu D-, GPS-, Rb-Units usw..
Folgende Synchronisationsquellen können beispielsweise für den Zentraltaktgenerator CCGE Betracht kommen:
Eine PDH lme clock 2048kHz/1544kHz über LTG entspr.
PCM30/PCM24 (EWSD intern), eine SDH lme clock gemäß ITU-T G.813 (SEC) , em Slave Node Clock gemäß ITU-T G.812 (SSU) , em Master Node Clock gemäß ITU-T G.811 (PRC),
BITS Clock gemäß GR-1244-CORE (US-Standard) ,
Atomnormal für plesiochronen Betrieb.
Eine automatische Selektion der angeschlossenen Referenztakte erfolgt mit Hilfe eines auf Pulsfrequenz- und Pulsbreitemes- sung basierenden Algoπthmuses .
Eine Referenztakthandhabung nach Pπoritatslisten sowie Umschaltestrategien sind konfigurierbar.
Basis für die hohe Genauigkeit der abgegebenen Takte ist em Prazisionsquarzoszillator OCXO. Mit seiner 5MHz-Ausgangsfre- quenz wird auch der Prozessor P synchronisiert, der mit einer internen PLL einen 25MHz-Prozessortakt erzeugt. Em im Prazisionsquarzoszillator OCXO integrierter Temperatursensor signalisiert em Erreichen des Betπebszustandes, bei dem eine hohe Frequenzgenauigkeit gewährleistet wird. Diese Frequenzgenauigkeit wird vorzugsweise im spezifizierten Temperaturbereich von -5 bis 70 °C erreicht. Deshalb kontrol¬ liert em Prazisionsquarzoszillator OCXO externer digitaler Temperaturfühler dT zusätzlich die Umgebungstemperatur. Diese Ausgestaltungen bewirken zusammen mit einem ausgeprägten guten Kurz- und Langzeitverhalten des Prazisionsquarzoszilla- tors OCXO die Möglichkeit für em lernfahiges System. Bei vorhandenen guten Referenzen kann die absolute Frequenzlage des Prazisionsquarzoszillators OCXO mit Hilfe eines Lernalgo- rithmus ermittelt werden. Dies ist notwendig, um die Ausgangsfrequenz des Taktgenerators selbst bei Verlust aller Synchronisationsquellen normgerecht halten zu können. Em sogenannter Holdover-Wert für einen Holdover-Betrieb wird im FEPROM nichtfluchtig gespeichert, um nach einem kurzzeitigen Aussetzen des Betriebes und einem darauffolgenden Bootvorgang, die erforderliche Taktgenauigkeit rasch zu erreichen. Der Lernprozess kann abhangig von der Qualltat der vorhandenen Referenzen (Wanderprodukt) relativ lange (>12h) dauern. Bei Vorhandensein wanderfreier Atomnormalquellen (Cäsium, Rubidium etc.) kann dieser Prozess durch einen optioneilen Lernmodus drastisch auf nur wenige Minuten reduziert werden.
Unter Berücksichtigung der ermittelten Frequenzablage des lokalen Prazisionsquarzoszillators OCXO werden die Referenzsignale simultan gemessen und die Daten mit der digital ermittelten Umgebungstemperatur in den Regelprozeß embezo- gen. Dadurch verfugt der Zentraltaktgenerator CCGE zur flexiblen Taktsignalbereitstellung kontinuierlich über m der Norm festgelegten Qualitatsmerkmale wie Phase und Frequenzverlauf, Maximum Time Intervall Error MTIE, Time Deviation TDEV etc. aller seiner Referenzeingange. Durch dieses Quali- tatsmeßverfahren ist der Zentraltaktgenerator CCGE m der Lage, qualitativ verschlechternde Synchromsationssignale rechtzeitig zu erkennen bzw. abzuweisen und dadurch eine
Netzstorung vorzubeugen.
Besonders vorteilhaft ist bei dieser Ausgestaltung der Wegfall von Phasenstorungen bei Referenztaktumschaltungen bzw. Ausfalle sowie die Möglichkeit eines simultanen Monitorings der im Netz angebotenen Ersatz-Synchronisationsquellen . Ferner ist es möglich, mehrere Referenzsignale parallel m die Regelung emzubeziehen.
Em weiterer meßtechnischer Vorteil liegt m der Möglichkeit einer z.B. gegenseitigen Frequenzmessung der Referenzemgange untereinander wahrend des Betriebes. Dies fuhrt zur service- freundlichen Behebung von Netzstorungen .
Da die Frequenz des lokalen Prazisionsquarzoszillators OCXO nicht veränderbar ist (kein VCXO) , wird der Verstimmbereich der Regelung (pull m ränge) allem vom jeweiligen Verfahren zur digitalen Frequenznachsteuerung bestimmt. Der Verstimmbe- reich liegt m der Regel mehrere Zehnerpotenzen über der worst case Grenze der Eigenstabilitat des Prazisionsquarzoszillators OCXO. Dies bringt den Vorteil mit sich, daß em Aussetzen des Taktgenerators bei Netzstorungen aufgrund erreichen der Grenzen des zu engen Verstimmbereiches vermieden wird.
Eine ausreichend klemstufige Quantisierung wird durch den Einsatz des Moduls HF-PLL ermöglicht, indem aus der 5 MHz Prazisionsquarzoszillator OCXO em IβOMHz-Systemtakt erzeugt wird. Mit Hilfe eines daraus abgeleiteten 40MHz-Abtastsιgnals (oversamplmg) wird die Qualitätskontrolle αer Referenzeingange durchgeführt. Als eine weitere Hardware-Komponente ist noch der Spannungs¬ wandler DCC auf der Baugruppe des Zentraltaktgenerators CCGES angeordnet. Dieser Spannungswandler erzeugt aus dem vom Amt angebotenen Spannungspotentials die benotigten Gleichspannun- gen. Bis auf den Prazisionsquarzoszillator OCXO das vorzugs¬ weise mit 12V betrieben wird und den Modulen HF-PLL sowie die diskrete Re erenztaktschnittestelle mit ±5V wird die gesamte Hardware vorzugsweise mit einer 3,3V LV-Technologie realisiert. Dies bringt den Vorteil mit sich, daß die Verlust- leistung gering ist und sichert durch die geringe Eigenerwärmung eine optimale Umgebung für den Prazisionsquarzoszillator OCXO.
In Figur 3 wird anhand eines Blockdiagrammes e Gesamtsystem zur Bereitstellung eines Taktes gezeigt. Dieses Gesamtsystem eines Zentraltaktgenerators mclusive redundanter Einheiten mit einer zusätzlichen Erweiterung einer SchnittstellenkonfI- guration wird nachfolgend naher erläutert.
Die m der Gesamtschaltungsanordnung zur Takterzeugung angeordneten ersten und zweiten Zentraltaktgeneratoren CCGES0, CCGES1 sind vorzugsweise über eine serielle V.24-Schnιtt- stelle m der sogenannten Auskreuzverbindung miteinander verbunden. Über diese Schnittstelle werden Informationen z.B. über Taktqualltat, Umschalteprotokolle sowie Zustandsanderungen ausgetauscht.
Zur sicheren Auflosung von Prioπtatskonflikten zwischen Master und Slave-Emheiten wird mit Hilfe eines Kurzschluß- kontaktes m der Auskreuzverbindung (mternal clock/control data) die Zuordnung der Steckplatze "0" und "1" festgelegt. Beim Hochlaufen des Systems und bei möglichen Prioritatskon- flikten bei Quasi-Gleichzeitigkeit wird immer die Einheit am Steckplatz "0" zu Master. Die bidirektionelle Kommunikationsverbindungen jeweils zwi¬ schen den ersten/zweiten Zentraltaktgeneratoren CCGESO, CCGES1 und einer ersten und zweiten Erweiterungseinheit CCGED, CCGEGPS oder dritten Erweiterungseinheit CCGERB wird über einen I2C-Bus realisiert. Über diesen Bus werden Para¬ meter m den Erweiterungseinheiten eingestellt und von diesen Abgefragt. Damit wird über den ersten oder zweiten Zentraltraktgenerator CCGESO, CCGE2 eine automatische Erkennung und Konfiguration aller ersten , zweiten und weiteren Erweite- rungsemheiten ermöglicht.
Auf der zweiten Einheit CCGEGPS kann entweder em komplettes GPS-Empfangermodul oder nur eine Interfaceschaltung für einen vorhandenen externen GPS-Receiver realisiert sein. Im letzteren Fall erfolgt die Kommunikation mit den Zentraltaktgeber CCGES0/1 über eine serielle Schnittstelle gemäß V.24 Standard. Für die dritte Einheit CCGERB (Rubidium-Booster) ist ebenso die gleiche Schnittstellenkonflguration vorgesehen. Takt- und Steuersignale werden über differenzielle Low Voltage TTL sogenannte LVT-Verbmdungen ausgetauscht.
Die Einheiten der ersten Erweiterungseinheit CCGED dienen der Erweiterung für eine externe Taktverteilung . So werden acht Synchrontakt-Ausgange des CCGES pro CCGED um 32 zusatzliche T4-Ausgange erweitert. Bei einem Vollausbau mit vier ersten Erweiterungseinheiten CCGED stellt dann der Gesamtaufbau des Zentraltaktgenerators CCGE insgesamt 136 redundante Synchrontaktsignale EWSD-externen Geraten zur Verfugung.
Der erste und zweite Zentraltaktgenerator CCGESO, CCGES1 wird über sog. IOP-MB Schnittstellen (CP control / clock) mit den beiden redundanten CP-Emheiten verbunden. Der CP (Coordma- tion Processor) steuert zentral alle EWSD-Emheiten, wertet sämtliche Meldungen aus und fuhrt Mamtenance-Aufgaben sowie Qualitätskontrollen durch. Auch die tägliche Routmeumschal- tung der redundanten CCGE-Emheiten erfolgt über CP-Komman- dos, indem die Slave-Emheit das aktive Treiben der Taktlei¬ tungen m Richtung redundante EWSD-Schnittstellen wie z.B. MB und SSNC für drei Minuten vom Master übernimmt . In diesem sog. "cold standby" Redundanzsystem wird auf die-ser Weise der Redundanzweg regelmäßig überprüft und die Ausfallsicher- heit gewährleistet.
Im Kommunikationskanal zwischen CP und CCGE stehen vier Datenbytes zur freien Verfugung, um CCG-Statusmeldungen, Meßdaten etc. einer übergeordneten Managementsystem zu übermitteln. Hierüber sind auch alle CCGE-Parameter (Pnontats- listen, Regelparameter etc.) vom CP aus einstellbar. Durch Auswertung der Informationen über Synchronisationszustand und Qualität der angebotenen Referenzquellen können Störungen im Netz rasch lokalisiert und beseitigt werden. Auch einer
Integration moderner Zeit und Datum Erfassungs- und Verteilungstechniken über diese Schnittstelle steht nichts mehr im Wege. Durch Routing der betreffenden Daten vom OMC (Operation and mamtenance center) einer Vermittlungsstelle zu einer zentralen Leitstelle für Netzsynchronisation können Informationen innerhalb eines Netzes oder sogar eines Landes gesammelt und übergeordnet bewertet werden. Ferner können von hier aus Veränderungen der Einstellungen sowie Wartungsaufgaben auch bei unbemannten sog. Rural Vermittlungsstellen durch autorisiertes Personal vorgenommen werden.
Neben vier Referenzeingangen (T3/BITS) verfugt weiter der CCGES über eine Service-Schnittstelle (Off-L e Zugang) . Diese Schnittstelle besteht aus einem Standard RS 232 / V.24 Interface, zwei HF-Meßbuchsen sowie einem Zustandsanzeigefeld mit LEDs, welche zusammen von der Baugruppenfrontblende zugangig sind. Em schneller Überblick über die wichtigsten Zustande der Reglerbaugruppe wird mit Hilfe von preiswerten grun-rot LED-Paaren für Test- und Servicezwecke ermöglicht. Vorteihaft ist die platzsparende Bauweise sowie die Möglich- keit, pro LED-Zeile vier Zustande signalisieren zu können, was den Informationsinhalt erheblich steigert.
Über das V.24 Interface kann der Zentraltaktgenerator CCGES mit Hilfe eines Notebooks oder eines Service-PC sehr bequem m einer benutzerfreundlichen Oberflache konfiguriert und gesteuert werden. Zusatzlich wird hier Unterstützung bei Service (Auslesen interner Diagnosen, FW-Download) , Fertigung und Reparatur (Start BOST, Auslesen von Fehlersyndromen) ermöglicht. Besonders service-freundlich ist die Diagnosemog- lichkeit über HF-Meßbuchsen. Hier können im Betrieb des Taktgenerators diverse durch Konfiguration einstellbare Taktsignale z.B. Referenzeingange, Ausgange, interne Takte etc. ausgegeben werden. Eine Resettaste lost vorzugsweise em Baugruppenreset mit kompletten Urladen aus. Wahrend dieser Zeit übernimmt die redundante Einheit die Taktversorgung.

Claims

Patentansprüche
1. Schaltungsanordnung (CCGES) zur flexiblen Taktsignalbe- reitstellung mit einer Frequenzsynchronisier-Emrichtung (FS) die em Emgangs-Referenztaktmodul (ER) aufweist, wobei das Emgangs- Referenztaktmodul (ER) mit mindestens einem universellen Eingang an dem jeweils beliebige Referenztakttypen anlegbar sind ausgebildet ist, daß das Emgangs-Referenztaktmodul (ER) aus dem jeweiligen
Referenztakttyp eine Synchronisationsinformation ableitet und an eine erste Verarbeitungseinheit (L) der Frequenzsynchroni- sier-Emπchtung (FS) weiterleitet, deren Ausgangstaktsignale durch Ausfuhrung von zeitkritischen Meß- und Regelprozessen mit Hilfe der Synchronisierinformation nachgesteuert werden, daß eine zweite Verarbeitungseinheit (P) vorgesehen ist, die rechenintensive zeitunkπtische Ablaufe der Meß- und Regelprozesse der digitalen Frequenznachsteuerung der Ausgangstaktsignale durchfuhrt.
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die erste Verarbeitungseinheit (L) em Logikmodul (L) ist
3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die zweite Verarbeitungseinheit (P) em Prozessor ist.
4. Schaltungsanordnung nach einem der vorhergehenden
Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Logikmodul (L) derart ausgebildet ist, wobei abhangig von den Anforderungen die Hardwarefunktionalitat für zeitkri¬ tische Meß- und Regelprozesse veränderbar ist.
5. Schaltungsanordnung nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Logikmodul (L) em programmierbarer Baustein ist, wobei die jeweilige Hardwarefunktionalitat des Logikmoduls (L) durch Laden eines Firmware-Kodes aus einem nichtfluchti- gen Bereich eines Speichermoduls (SM) prozessorgesteuert durchgeführt wird.
6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß weitere Schnittstellen (V, 2, 3,...) vorgesehen sind, wo- bei mit diesen jeweils eine schnittstellenspezifische physikalische Anpassung der Daten- und Taktsignale zur und von der Frequenzsynchronisier-Emπchtung (FS) durchgeführt wird .
7.Schaltungsanordnung nach einem der vorhergehenden Anspru- ehe, d a d u r c h g e k e n n z e i c h n e t, daß die Frequenzsynchronisier-Emrichtung (FS) eine Zeit- basisemheit (ZB) zur Bereitstellung mindestens eines ersten Taktes für den Prozessor (P) und mindestens eines zweiten Taktes für das Logikmodul (L) und das Emgangs-Ref erenztaktmodul (ER) aufweist.
8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Prozessor (P) ein Kommunikationsprozessormodul (CPM) aufweist .
9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Kommunikationsprozessormodul (CPM) über eine physikalische Schnittstelle (V) einen Off-Line Zugang aufweist.
10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß der Prozessor (P) mit dem Logikmodul (L) verbunden ist und einen Zugriff auf in mindestens einem Speichermodul (SM) abgelegte Daten hat.
11. Schaltungsanordnung nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß das Speichermodul (SM) aus mindestens einem ersten Speicherbaustein (SRAM) zur Zwischen- speicherung von Daten aus aktuell laufenden Prozessen und mindestens einem zweiten Speicherbaustein (FEPROM) zur nichtfluchtigen Speicherung von Konfigurations- und Lerndaten gebildet ist.
12. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß das Logikmodul (L) ein field programmable gate array (FPGA) ist.
13. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Zeitbasisemheit (ZB) aus einem Prazisionsquarzoszillator (OCXO) zur Erzeugung einer ersten Frequenz und einer Frequenzvervielfachungsemheit (HF-PLL) zur Erzeugung mindestens einer zweiten Frequenz gebildet ist.
14. Schaltungsanordnung nach einem der vorhergehenden
Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß diese mit mindestens einer ersten Erweitungsemheit ( CCGED) zur Erweiterung für eine externe Taktverteilung, einer zweiten Erweitungsemheit (CCGEPS) zum Empfang eines
Referenztaktes aus dem Global Positionmg System (GPS) oder eine Interfaceschaltung für einen externen GPS Receiver, eine dritte Erweiterungseinheit (CCGERB) die als em
Rubidium-Booster ausgebildet ist, verbunden ist.
15. Schaltungsanordnung nach Anspruch 14, d a d u r c h g e k e n n z e i c h n e t, daß zwei Schaltungsanordnungen gemäß Anspruch 14 parallel angeordnet sind, wobei jeweils die nicht aktive Schaltungsan- ordnung bei Ausfall der aktiven Schaltungsanordnung die flexible Taktsignalbereitstellung übernimmt.
16. Verfahren zur flexiblen Taktsignalbereitstellung bei dem aus einem Referenztakttyp eine Synchronisationsinformation abgeleitet wird, daß zeitkritische und zeitunkritische Meß- und Regelprozesse m unterschiedlichen Verarbeitungseinheiten durchgeführt und jeweils mit Hilfe der Synchronisationsinformation eine digitale Frequenznachsteuerung der bereitzustellenden Aus- gangstaktsignale erfolgt.
17. Verfahren nach Anspruch 16, d a d u r c h g e k e n n z e i c h n e t, daß abhängig von den Anforderungen die Hardwarefunktionalität in einer ersten Verarbeitungseinheit (L) für zeitkritischen Meß- und Regelprozesse verändert wird.
18. Verfahren nach Anspruch 17, d a d u r c h g e k e n n z e i c h n e t, daß die jeweilige Hardwarefunktionalität durch Laden eines Firmware-Kodes aus einem nichtflüchtigen Bereich eines Speichermoduls (SM) prozessorgesteuert durchgeführt wird.
19. Verfahren nach Anspruch 16, d a d u r c h g e k e n n z e i c h n e t, daß jeweils eine schnittstellenspezifische physikalische Anpassung der Daten- und Taktsignale durchgeführt wird.
20. Verfahren nach Anspruch 16, d a d u r c h g e k e n n z e i c h n e t, daß für die zeitkritischen und zeitunkritischen Prozesse mindestens ein erster und zweiter Takt bereitgestellt wird.
21. Verfahren nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß in einem ersten Speicherbaustein (SRAM) Daten aus aktuell laufenden Prozessen und in einem zweiten Speicherbaustein (FEPROM) Konfigurationsund Lerndaten zwischengespeichert werden.
PCT/DE2000/003938 1999-12-22 2000-11-10 Schaltungsanordnung und verfahren zur taktsignalbereitstellung WO2001047160A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10084066T DE10084066D2 (de) 1999-12-22 2000-11-10 Schaltungsanordnung und Verfahren zur Taktsignalbereitstellung

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19962217 1999-12-22
DE19962217.5 1999-12-22

Publications (2)

Publication Number Publication Date
WO2001047160A2 true WO2001047160A2 (de) 2001-06-28
WO2001047160A3 WO2001047160A3 (de) 2002-02-07

Family

ID=7933939

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2000/003938 WO2001047160A2 (de) 1999-12-22 2000-11-10 Schaltungsanordnung und verfahren zur taktsignalbereitstellung

Country Status (3)

Country Link
CN (1) CN1435021A (de)
DE (1) DE10084066D2 (de)
WO (1) WO2001047160A2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10329116B3 (de) * 2003-06-27 2004-12-09 Siemens Ag Verfahren und Vorrichtung zur Zeitbildung in einer Datenverarbeitungseinheit
CN112769518A (zh) * 2021-01-22 2021-05-07 上海宽域工业网络设备有限公司 一种带秒准时沿的串口时间发送系统及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4598257A (en) * 1983-05-31 1986-07-01 Siemens Corporate Research & Support, Inc. Clock pulse signal generator system
EP0631407A2 (de) * 1993-06-07 1994-12-28 Alcatel STR AG Verfahren und Vorrichtung zum phasengenauen Umschalten gleichgearteter Impulszüge mit unterschiedlicher Phasenlage
US5666330A (en) * 1994-07-21 1997-09-09 Telecom Solutions, Inc. Disciplined time scale generator for primary reference clocks
US5726607A (en) * 1992-06-15 1998-03-10 Adc Telecommunications, Inc. Phase locked loop using a counter and a microcontroller to produce VCXO control signals
WO1999011017A1 (en) * 1997-08-28 1999-03-04 Ascend Communications, Inc. Timing synchronization and switchover in a network switch
CA2217840A1 (en) * 1997-10-09 1999-04-09 Northern Telecom Limited Synchronization system multiple modes of operation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4598257A (en) * 1983-05-31 1986-07-01 Siemens Corporate Research & Support, Inc. Clock pulse signal generator system
US5726607A (en) * 1992-06-15 1998-03-10 Adc Telecommunications, Inc. Phase locked loop using a counter and a microcontroller to produce VCXO control signals
EP0631407A2 (de) * 1993-06-07 1994-12-28 Alcatel STR AG Verfahren und Vorrichtung zum phasengenauen Umschalten gleichgearteter Impulszüge mit unterschiedlicher Phasenlage
US5666330A (en) * 1994-07-21 1997-09-09 Telecom Solutions, Inc. Disciplined time scale generator for primary reference clocks
WO1999011017A1 (en) * 1997-08-28 1999-03-04 Ascend Communications, Inc. Timing synchronization and switchover in a network switch
CA2217840A1 (en) * 1997-10-09 1999-04-09 Northern Telecom Limited Synchronization system multiple modes of operation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10329116B3 (de) * 2003-06-27 2004-12-09 Siemens Ag Verfahren und Vorrichtung zur Zeitbildung in einer Datenverarbeitungseinheit
CN112769518A (zh) * 2021-01-22 2021-05-07 上海宽域工业网络设备有限公司 一种带秒准时沿的串口时间发送系统及方法
CN112769518B (zh) * 2021-01-22 2022-09-13 上海宽域工业网络设备有限公司 一种带秒准时沿的串口时间发送系统及方法

Also Published As

Publication number Publication date
WO2001047160A3 (de) 2002-02-07
CN1435021A (zh) 2003-08-06
DE10084066D2 (de) 2003-01-30

Similar Documents

Publication Publication Date Title
EP1450223B1 (de) Universeller konfigurierbarer Schnittstellenschaltkreis für E/A-Ankopplungen zu einem Prozess
DE10159697B4 (de) Redundante Einrichtungen in einem Prozesssteuersystem
DE112007001566B4 (de) Steuervorrichtung
EP2093934B1 (de) System, gerät, einrichtung und verfahren zur überwachungsverwaltung
EP1217771A2 (de) Verfahren, Taktgebermodul und Empfängermodul zur Synchronisierung
DE102004040041A1 (de) Verbessertes Kommunikationssystem für die Implementierung von synchronen galvanisch getrennten Multikanalinstrumentationsvorrichtungen
DE19645735A1 (de) Numerisches Steuerungssystem unter Einsatz eines Personalcomputers und Verfahren zum Steuern desselben
EP2619935B1 (de) Vorrichtung und verfahren zur bereitstellung einer globalen zeitinformation in ereignisgesteuerter buskommunikation
EP0879445A1 (de) Einrichtung zur eigensicheren signalanpassung
DE4416795C2 (de) Redundant konfigurierbares Übertragungssystem zum Datenaustausch und Verfahren zu dessen Betrieb
DE19744071B4 (de) Eine programmierbare Logiksteuervorrichtung verwendendes Steuerungssystem
EP1857827A2 (de) Schaltungsanordnung mit einer seriellen Testschnittstelle bzw. serielles Testbetriebsverfahren
EP0530749B1 (de) Verfahren und Vorrichtung zur Synchronisation einer Takteinrichtung eines Fernmeldevermittlungssystems
WO2001047160A2 (de) Schaltungsanordnung und verfahren zur taktsignalbereitstellung
EP0012185B1 (de) Prüfschaltung für synchron arbeitende Taktgeber
DE60104336T2 (de) Fehlertolerante synchronisationseinrichtung für ein echtzeit-computernetzwerk
EP1223698B1 (de) Verfahren und Kompensationsmodul zur Phasenkompensation von Taktsignalen
DE4131063C1 (de)
EP0631407B1 (de) Verfahren und Vorrichtung zum phasengenauen Umschalten gleichgearteter Impulszüge mit unterschiedlicher Phasenlage
EP1094610A1 (de) Digitaler Phasenregelkreis
DE10340419A1 (de) System und Verfahren zum Schalten von Taktquellen
EP1287435B1 (de) Vorrichtung und verfahren zur synchronisation eines systems von gekoppelten datenverarbeitungsanlagen
EP1176744B1 (de) Taktversorgungseinheit
DE10134194C2 (de) Verfahren und Vorrichtung zum Synchronbetrieb eines Steuerungssystems
EP2203837A2 (de) Server mit einer schnittstelle zum anschluss an ein serversystem und serversystem

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): CN DE US

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
AK Designated states

Kind code of ref document: A3

Designated state(s): CN DE US

WWE Wipo information: entry into national phase

Ref document number: 10168947

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 008191336

Country of ref document: CN

REF Corresponds to

Ref document number: 10084066

Country of ref document: DE

Date of ref document: 20030130

Kind code of ref document: P

WWE Wipo information: entry into national phase

Ref document number: 10084066

Country of ref document: DE