CN1435021A - 产生时钟信号的电路布置及方法 - Google Patents

Abstract

根据本发明的线路布置及其所属方法，通过可编程硬件功能性，根据请求，向数字频率再调整过程和接口功能过程灵活输入。

Description

产生时钟信号的电路布置及方法

随着SDH技术的引入，愈加需要了解交换技术的时钟发生器的相稳定性。在高质量数据传输的情况下，时钟发生器的抗干扰和无故障的相稳定性尤其重要。在国际标准ITU-T G.812中对此已经确定了必要的时钟质量。

本发明基于以下任务，说明时钟发生器的线路布置及相关方法。

完成该任务的方法从权利要求1或16的特征得出。

本发明带来了以下优点：通过现场可编程逻辑线路可以灵活设置整体硬件功能。

本发明带来了以下优点：可以将接口配置成通用接口。

本发明带来了以下优点，可以使用方便业务的硬件和离线访问软件。

本发明带来了以下优点，在提供时钟信号时，借助参数可以改变调节行为和监测标准。

本发明带来了以下优点，它使得参照局部石英频率的学习行为成为可能。

本发明带来了以下优点，实现可控全数字频率再调整。

本发明带来了以下优点，可以使用具有固定频率和高的短时稳定性的精密石英振荡器。

本发明带来了以下优点，可以支持全球同步网络管理系统。

本发明带来了以下优点，可以通过配置使与相应标准的和客户的要求相适应。

本发明提供完成对全部基准输入的进行同时质量检查(相位、频率、MTIE、TDEV等)的优点。

本发明提供以下优点，即通过这些质量检查的性能，在工作期间，中央时钟发生器CCGE能及时识别或拒绝质量降低的同步信号，由此可以防止网络故障。

本发明提供以下优点，即使在专用机柜中的可扩展冗余系统成为可能。

从以下结合附图对实施例的详细说明，本发明的其它特点将变得更加明显。

在附图中：

图1示出了时钟发生器的基本电路，

图2示出了时钟发生器的结构，和

图3示出了把时钟发生器集成于时钟供应装置。

图1示出了提供灵活时钟信号的基本电路。该基本电路基本上由一个频率同步装置FS组成。在频率同步装置FS中，示出了与处理器P和逻辑模块L相连接的SM、ZB、ER组件。例如，在这种情况下，处理器P经过总线与逻辑模块L和存储模块SM相连接。此外，时基单元ZB提供用于处理器P的时钟，用于逻辑模块L和输入基准时钟模块ER。逻辑模块L与多个的接口装置2至n相连接。除了特殊的接口处理过程，处理器P还用于控制业务管理、离线配置等目的所谓的离线访问V的控制接口。所示布置通过由第一模块L，一个现场可编程组件(即现场现场可编程门阵列FPGA)和处理器P共同提供的电路布置的整体功性实现了最大的灵活性。

输入接口1具有至少一个通用输入，在各种情况下都可以向该输入施加任意基准时钟类型。在所说的输入接口1中完成与输入基准时钟模块ER的物理匹配(线路终端，EMC保护等)。在输入基准时钟模块ER中，从相应的基准时钟类型中引出同步化信息并提供给逻辑模块L。在逻辑模块L中，执行时间临界测量和控制过程，并且借助同步信息来完成频率同步装置(FS)的输出时钟信号的数字频率再调整。

处理器P进行频率同步装置输出信号的数字频率再调整的测量和控制过程的高强度计算的非时间临界过程。

逻辑模块L进行如此构建，使得逻辑模块L的硬件功能性可以按照时间临界测量和控制过程的要求改变。

借助于固件算法，例如用于数字频率再调整方法实施基于图1所示的基本电路。

该电路的配置带来了另外的优点，即仅仅通过不同的固件型式就可以形成相应国家变量。

在时基单元ZB中，采用精密石英振荡器，该石英振荡器具有高的短期和长期稳定性的固定频率。

图2示出了图1所示的时钟发生器的布置，特别是中央时钟发生器CCGES。优先安装在组件上的中央时钟发生器CCGES的基本模块是处理器P、存储器SRAM、结合在存储器SM中的FEPROM、安装在时基单元ZB中高频锁相回路模块HF-PLL和精密石英振荡器，精密石英振荡器是一个受控欧文石英振荡器OCXO、由现场现场可编程门阵列FPGA器件实现的逻辑模块L、以及输入基准时钟模块ER。

中央时钟发生器CCGES的功能主要借助于处理器P和现场可编程模块FPGA来实现。

除了每个都具有2MB存储能力的存储器SRAM和FEPROM之外，在组件上还安装有，例如，输入、输出驱动器、分立的高频锁相回路HF-PLL、精密石英振荡器OCXO、温度传感器digital Temp dT和电压转换模块DCC。

处理器P，例如MPC860处理器，除了一个32位的power-PC RISCCPU外，还具有一个通信处理器模块CPM。该通信处理器模块CPM基本上管理中央时钟发生器CCGES的电路布置的接口2，...，n。经过这些接口，它可以控制例如显示屏区、软件离线访问、伙伴中央时钟发生器CCGES和GPS，以及经过接口V24的铷扩展单元。另外，经过I2C及其协议，可以直接驱动全部D单元(时钟分配器)而没有处理器P的CPU的参与。

最好各模块都包含2MB的存储容量的存储器SRAM和FEPROM和现场现场可编程门阵列FPGA与处理器总线PB相连。运行中，数据在处理器P和现场可编程门阵列FPGA之间经所说处理器总线PB进行交换；结果，现场现场可编程门阵列中的寄存器可以像存储器的存储单元一样进行写入和读取。

在这种配置中，总线控制器是处理器P的CPU。该现场可编程门阵列使得没有对总线的有效访问，现场可编程门阵列FPGA中的事件通过中断向CPU报告，然后，无论如何CPU都将询问原因。

处理器P处理用于数字频率再调整方法的控制或测量算法的耗费计算的非时间临界过程。

例如，可以将XILINX的XC4044XLA器件用作现场可编程门阵列FPGA。该器件具有大约44000门等效值的逻辑单元。该功能性被储存在SRAM单元里；因此，在引导时，每次必须将其进行配置。这是经过来自处理器的专用线路来完成的。通过该可编程的功能性，可以随时对改变的标准或顾客要求相对应的在数字频率再调整以及监测标准中的控制参数等进行配置配合。

在现场可编程门阵列FPGA中执行控制或测量过程的时间临界区域。

现场可编程门阵列FPGA的另外的功能包括与中央时钟发生器CCGE的内部和外部单元接口的控制和运行。

可通用配置的输入基准时钟模块ER接受所有通常的同步信号并从所有通常的基准时钟类型推出相应同步信息。该输入基准时钟模块ER还支持所有通道的符合标准的电平同步监测。ITU-TG.703中对所属物理接口进行了定义，它是在输入接口1中实现的。

根据G.703，另外的接口装置2，...，n是EWSD外部接口2，接口3用于EWSD内部时钟供应，接口单元4能使业务HW离线访问，接口5形成一个到D、GPS、Rb单元等的CCGE内部接口。

可以考虑例如用于中央时钟发生器CCGE的以下同步源，：

PDH线路时钟2048kHz/1544kHz，经过与PCM30/PCM24(EWSD内部)对应的LTG，

按照ITU-T G.813(SEC)的一个SDH线路时钟，

按照ITU-T G.812(SSU)的一个从属节点时钟，

按照ITU-T G.811(PRC)的一个主节点时钟，

按照GR-1244-CORE(US标准)的BITS时钟，

近同步运行的原子标准。

借助基于脉冲频率和脉冲宽度测量的算法来实现所连接的基准时钟的自动选择，。

根据优先级表的基准时钟处理和转换策略是可配置的。

输出时钟的高精度的基础是一个精密石英振荡器OCXO。处理器P与其5MHz输出频率同步，该处理器利用一个内部PLL产生25MHz的处理器时钟。

集成到精密石英振荡器OCXO中的温度传感器发出确保已经达到高频率精度的运行状态的信号。最好在-5℃到70℃的规定温度范围内达到该频率精度。因此，外部数字温度传感器dT的精密石英振荡器OCXO附带监测环境温度。这些配置与一个具有优异的短期和长期性能的精密石英振荡器OCXO一起，对一个具有学习能力的系统提供了这种可能性。当优良的基准存在时，借助于学习算法来测定精密石英振荡器OCXO的绝对频率。在同步源全部丢失的情况下，为了保持时钟发生器的输出频率符合标准，这是必要的。用于保持故障(holdover)运行的所谓的保持故障值，按非易失方式存储在FEPROM，以便在运行和后续引导过程的短暂中断之后，尽快达到所要求的时钟精度。学习过程可能持续相对较长时间(＞12小时)，它取决于现有(漂移产品(Wanderprodukt))基准的质量。在无漂移原子标准源(铯、铷等)情况下，该过程通过任意学习模式仅仅几分钟就显著降低。

考虑到所确定的局部精密石英振荡器OCXO的频率偏差(Frequenzablage)，同时测量基准信号，采用数字法确定的环境温度数据包括在控制过程中。由此，用于提供灵活时钟信号的中央时钟发生器CCGE被连续提在标准中限定的质量特征，诸如，相位和频率走向、最大时间间隔误差MTIEK、时间偏差TDEV等，所有它的基准输入。借助该质量测量方法，中央时钟发生器CCGE能及时地识别和拒绝品质变坏的同步信号，因此，避免了网络故障。

该配置特别有利于即使在基准时钟进行切换或发生故障的情况下，也能排除相位故障，并且能同时监测由网络提供的替代同步源。另外，把多个基准信号并行控制是可能的。

另一个测量技术优点在于：在工作期间，可以测量基准输入的相互频率。这就导致业务方便地排除网络故障。

由于局部的精密石英振荡器OCXO的频率是不可变的(没有VCXO)，控制(牵引范围)的失谐范围仅仅由数字频率再调整的相应方法确定。失谐的范围一般高于精密石英振荡器OCXO固有稳定性的最坏情况的限制10的若干次幂。这带来了以下优点：避免了在网络发生故障时，由于到达过分窄的失谐范围的边界，使得时钟发生器中断。

通过使用模块HF-PLL使得足够小步量化成为可能，其中，从5MHz精密石英振荡器OCXO里产生160MHz系统时钟。借助于从中导出的40MHz采样信号(过采样)，完成基准输入的质量检查。

作为另一个硬件组件，电压转换器DCC也被布置在中央时钟发生器CCGES的部件上。从交换提供的电压电位，电压转换器产生所需要的直流电压。除了最好采用12V运行精密石英振荡器和模块HF-PLL以及采用±5V运行分立的基准时钟接口，所有硬件最好采用3.3V LV技术实现。由此带来的优点是：功耗低，通过低的自身的发热确保了精密石英振荡器OCXO的最佳环境。

图3用框图表示了提供时钟的整体系统。该中央时钟发生器的整体系统包括具有接口配置的附加扩展的冗余单元，整体系统在下文得以更详细地说明。

布置在时钟发生器的整体线路布置中的第一和第二中央时钟发生器CCGES0、CCGES1最好经串行的V.24接口采用所谓的交叉连接方式相互连接。通过所说的接口交换关于例如，时钟质量、转换协议和状态变化的信息。

为了确保主机和从属单元之间的优先级冲突的分辨率，借助于在交叉连接(内部时钟/控制数据)中的短路连接确定“0”和“1”的位置分配。在系统高速运行和在准同时的可能的优先级冲突的情况下，位置处于“0”的单元总成为主机。在每一种情况下，第一/第二中央时钟发生器CCGES0，CCGES1之间，以及在第一和第二扩展单元CCGED，CCGEGPS或第三扩展单元CCGERB之间，通过T2C总线实现双向通信。通过这条总线，设置扩展单元中的参数，并被后者询问。由此，通过第一或第二中央时钟发生器CCGES0，CCGE2所有第一、第二和另外的扩展单元的自动识别和配置都成为可能。

在第二单元CCGEGPS上可以实现完整的GPS接收机模块或者仅仅实现用于外部GPS接收机的接口电路。在后一种情况下，采用中央时钟发生器CCGES0/1通过一个根据V.24标准的串行接口拟定通信。同样，第三单元CCGERB(铷放大器)也可以设置相同的接口配置。通过差动低电压TTL，所谓的LVT连接，交换时钟和控制信号。

第一扩展单元CCGED的模块为外部时钟分配起扩展作用。因此，每个CCGED的CCGES的8个同步时钟输出被32个附加T4输出扩展。在带有4个第一扩展单元CCGED完全扩展的情况下，中央时钟发生器CCGED的整体构造总共产生136个可供EWSD-外部装置使用的同步时钟信号。

通过所谓的IOP-MB接口(CP控制/时钟)，第一和第二中央时钟发生器CCGES0、CCGES1被连接到2个冗余的CP单元上。CP(协处理器)集中控制所有的EWSD单元，分析所有的信息和执行维护任务以及质量检查。通过CP指令也完成CCGE冗余单元的日常转换，其中，从属单元沿EWSD冗余接口(如：MB和SSNC)方向接管来自主机的时钟线路的主动驱动3分钟。在这个所谓的“冷待机”冗余系统中，用这种方式，冗余通道经常被检查，确保无故障。

在CP和CCGE之间的通信信道中，为了把CCG状态报告、测量数据等传输给上级管理系统，有4个数据字节供自由支配。通过这种方法，所有CCGE参数(优先级表、控制参数等)也可以由CP进行设置。通过分析关于同步状态的信息以及所提供的基准源质量，可以快速地定位并排除网络中的故障。此外，通过这个接口，对现代时间和日期获取技术以及分配技术的集成不再有任何障碍。通过把交换中心的OMC(操作和维护中心)的相关数据路由给网络同步的中央控制中心，可以在一个网络或甚至一个国家范围内收集信息和进行上级方式的评价。此外，由此出发，由授权人员完成更变设定和等待任务，即使是在无人管理的所谓的郊区交换中心。

除了4个基准输入(T3/BITS)以外，CCGES还装备一个业务接口(离线访问通道)。这个接口包括一个标准的RS 232/V.24接口，二个HF测量插口以及一个带有LED的状态显示区，这些均可在部件的前面板前看到。为了测试和业务目的，借助于廉价的绿-红LED对，可以快速查看控制器部件的最重要的状态。该节省空间的构筑方式是有利的，每个LED行也能发4个状态信号，这就大大地增加了信息量。

经V.24接口，中央时钟发生器CCGES借助笔记本或服务P在用户友好的界面中非常方便地进行配置和控制。此外，支持服务(内部诊断的读出，FW下载)，生产和检修(启动BOST，故障并发位的读出)在这里成为可能。特别是，通过HF测量插口的判断的可能性是服务便利的。在这种情况下，在时钟发生器的运行中，可以输出各种通过配置可设定的时钟信号，如标准输入、输出、内部时钟等。通过加载引导装载程序，复位键优先触发组件复位，其间冗余单元接管时钟供应。

Claims (21)

1.用于灵活提供时钟信号的线路布置(CCGES)，具有：

包括输入基准时钟模块(ER)的频率同步设备(FS)，该输入基准时钟模块(ER)被设计成带有至少一个通用输入，在各种情况下都可以向该输入施加任意基准时钟类型，

输入基准时钟模块(ER)从相应的基准时钟类型导出同步信息，并转交给频率同步单元(FS)的第一处理单元(L)，借助同步信息，通过实施时间临界测量和控制过程对FS的输出时钟信号进行在调整，设置的第二处理单元(P)，实施输出时钟信号的数字频率再调整测量和控制过程的高强度计算的非时间临界过程。

2.根据权利要求1的线路布置，其特征在于：

第一处理单元(L)是逻辑模块(L)。

3.根据权利要求1的线路布置，其特征在于：

第二处理单元(P)是处理器。

4.根据上述根据权利要求之一的线路布置，其特征在于：

逻辑模块(L)进行如此构建，即：针对时间临界测量和控制过程可以按照要求改变硬件的功能性。

5.根据上述权利要求之一的线路布置，其特征在于：

逻辑模块(L)是一个现场可编程组件，在处理器控制下，通过加载来自存储模块(SM)非易失区的固件码实施逻辑模块(L)的相应的硬件功能性。

6.根据上述权利要求之一的线路布置，其特征在于：

设置另外的接口(V，2，3...)，各种情况下利用这些接口实施发送至和来自频率同步装置(FS)的数据和时钟信号的针对特定接口的物理匹配。

7.根据上述权利要求之一的线路布置，其特征在于：

频率同步装置(FS)具有一个时基单元，用于提供处理器(P)的至少一个第一时钟和逻辑模块(L)及输入基准时钟模块(ER)的至少一个第二时钟。

8.根据上述权利要求之一的线路布置，其特征在于：

处理器(P)具有一个通信处理器模块(CPM)。

9.根据上述权利要求之一的线路布置，其特征在于：

通信处理器模块(CPM)具有经物理接口(V)的离线访问通道。

10.根据上述权利要求之一的线路布置，其特征在于：

处理器(P)与逻辑模块(L)相连接，并可以访问存储在至少一个存储器模块(SM)中的数据。

11.权利要求10中的线路布置，其特征在于：

存储模块(SM)，该存储模块(SM)包括至少一个用于缓存来自当前运行过程的数据的第一存储器(SRAM)和至少一个用于配置数据和学习数据的非易失存储的第二存储器(FEPROM)。

12.根据上述权利要求之一的线路布置，其特征在于：

逻辑模块(L)是一个现场可编程门阵列(FPGA)。

13.根据上述权利要求之一的线路布置，其特征在于：

时基单元(ZB)包括用于产生第一频率的精密石英振荡器(OCXO)和用于产生至少一个第二频率的倍频单元(HF-PLL)。

14.根据上述权利要求之一的线路布置，其特征在于：

它被至少连接到：

一个用来扩展外部时钟分配的第一扩展单元(CCGED)，

一个用来接收来自全球定位系统(GPS)或外部GPS接收机接口线路的基准时钟的第二扩展单元(CCGEPS)，

一个作为铷放大器构建的第三扩展单元(CCGERB)。

15.根据权利要求14的线路布置，其特征在于：

并联布置根据权利要求14的两个线路布置，在各种情况下，一旦有源线路布置出现故障，无源线路布置接管灵活时钟信号供应。

16.用于灵活时钟信号供应的方法，其中

从基准时钟类型中推出同步信息，

在不同的处理单元中，实施时间临界和非时间临界测量过程与控制过程；并且在各种情况下，利用同步信息，进行有待提供的输出时钟信号的数字频率再调整。

17.根据权利要求16的方法，其特征在于：

在用于时间临界测量过程和控制过程的第一处理单元(L)中，根据要求改变硬件的功能性。

18.根据权利要求17的方法，其特征在于：

在处理器的控制下，通过加载来自存储器(SM)非易失区的固件码实现相应的硬件功能性。

19.根据权利要求16的方法，其特征在于：

在各种情况下，实现针对特定接口的数据信号和时钟信号的物理匹配。

20.根据权利要求16的方法，其特征在于：

提供至少一个用于时间临界和非时间临界过程的第一和第二时钟。

21.根据上述权利要求之一的方法，其特征在于：

在第一存储器(SRAM)中缓存来自当前运行过程的数据，以及在第二存储器(FEPROM)中缓存配置数据和学习数据。

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