WO2001039275A1 - Mos transistor and method for producing the same - Google Patents

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WO2001039275A1
WO2001039275A1 PCT/DE2000/004215 DE0004215W WO0139275A1 WO 2001039275 A1 WO2001039275 A1 WO 2001039275A1 DE 0004215 W DE0004215 W DE 0004215W WO 0139275 A1 WO0139275 A1 WO 0139275A1
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source
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PCT/DE2000/004215
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Erhard Landgraf
Franz Hofmann
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Infineon Technologies Ag
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Definitions

  • MOS transistor MOS transistor and method for its production.
  • the invention relates to a MOS transistor and a method for its production.
  • Such a MOS transistor is described, for example, in German patent application 198 07 213.9.
  • a trench is arranged in a substrate and has a widening in the region of a surface of the substrate.
  • An insulating structure is arranged in the expansion. Highly doped regions of two source / drain regions of the MOS transistor adjoin the expansion. Among the highly doped areas are low-doped areas of the two source
  • the recess is provided with a gate dielectric.
  • a cylindrical gate electrode is arranged in the recess.
  • a channel region of the MOS transistor is consequently U-shaped.
  • an insulation graph is first created in the substrate with the aid of a first mask and is filled with insulating material. Then, using a second mask, a further trench is created, which is arranged within the isolation trench and extends deeper than the isolation trench. Remaining parts of the insulating material in the isolation trench form the insulating structures. The isolation grave forms, together with the further trench, the depression which has the widening in the area of the isolation trench.
  • the MOS transistor is suitable as a so-called embedded MOS transistor, which is integrated in a circuit arrangement with transistors of another technology.
  • the MOS transistor has a high
  • the second mask of the first Mas ⁇ ke is the insulating structure in the region of a source / dram region configured differently than in the region of the other source / dram Geb ⁇ ets, so that carriers m the source / dram region on average have a greater distance to the channel area than charge carriers in the other source / dram area.
  • Such a MOS transistor is asymmetrical in terms of the locations of the source / dram regions with respect to the gate electrode.
  • the invention is based on the object of specifying a MOS transistor which, with a high voltage stability and a small space requirement at the same time, can be nernered so that an asymmetry with regard to the positions of source / dram areas with respect to a gate electrode of the MOS transistor is excluded.
  • the object is achieved by a MOS transistor with a first source / dram region and a second source / drain region, which are arranged in a substrate, adjoin a horizontal surface of the substrate and extend to a first depth. Between the first source / dram device and the second source / dram device, a recess is arranged in the substrate which adjoins the first source / dram device and the second source / dram device and is deeper than that first depth is enough.
  • the depression is delimited laterally by vertical surfaces of the substrate, which run essentially perpendicular to the horizontal surface of the substrate and extend from the horizontal surface of the substrate to a bottom of the recess.
  • a gate electrode of the transistor is arranged in the depression and extends from the bottom of the depression to substantially the first depth.
  • the recess is provided with a gate dielectric such that the gate electrode is separated from the substrate.
  • a contact is arranged on the gate electrode. Between the contact and the first source / dram area and between the contact and the second source / dram device is arranged at least one insulating structure which is arranged in the depression, extends from the gate electrode to at least the horizontal surface of the substrate and is thicker than the gate dielectric.
  • the insulating structure Since the insulating structure is thicker than the gate dielectric, it increases the dielectric strength of the MOS transistor.
  • the source / dram areas are spaced apart from the contact by the insulating structure.
  • the insulating structure lowers a capacitance that is formed by the contact and the source / dram regions.
  • the depression Since the vertical surfaces of the substrate, which extend from the bottom of the depression to the horizontal surface of the substrate / laterally delimit the depression, the depression has no widening, so that the MOS transistor can have a particularly small space requirement.
  • the recess has no widening, which is configured differently in the area of the first source / dram area than in the area of the second source / dram area.
  • the transistor is consequently symmetrical with respect to the positions of the source / dram regions with respect to the gate electrode.
  • the source / dram areas are preferably configured identically.
  • the channel area is U-shaped because the first depth, up to the source / dram areas, is above the bottom of the
  • the channel length of the MOS transistor is particularly large in comparison to a planar MOS transistor, with the same space requirement. Due to the large channel length, the MOS transistor can have a particularly high dielectric strength. In the following, a method for producing such a MOS transistor is described, which also accomplishes the task.
  • a depression is created in a suostrate such that the depression is laterally delimited by vertical surfaces of the substrate which are substantially perpendicular to a horizontal surface of the substrate and extend from the horizontal surface of the substrate to a bottom of the depression.
  • a first source / dram region and a second source / dram region are produced in the substrate in such a way that they adjoin the horizontal surface of the substrate and the depression and extend to a first depth that is more honorable than the floor the depression.
  • the bottom of the depression and the vertical surfaces of the substrate are provided with a gate dielectric.
  • a gate electrode is generated in the depression, which extends from the bottom of the depression to the first depth.
  • a contact is created on the gate electrode.
  • At least one insulating structure which is arranged in the recess, extends from the gate electrode to at least the horizontal surface of the substrate between the contact and the first source / dram device and between the contact and the second source / dram device extends and is thicker than the gate dielectric.
  • the contact can be made before or after the insulating structure is created.
  • the depression can be produced, for example, by anisotropic etching of the substrate. Since the indentation has no widening, the indentation can be produced in a single etching step, so that the MOS transistor can be produced with little outlay on the process.
  • the insulating structure is created within the depression, which is delimited by the vertical surfaces, so that the shape of the isolating structure does not affect the shape of the source / dram regions.
  • the deepening is at Every source / dram package is configured identically, since the vertical surfaces extend from the top to the bottom of the recess.
  • the source / dram areas can be generated in a self-aligned manner adjacent to the recess.
  • a doped layer is generated by implantation or by msitu doped epitaxy.
  • the doped layer is structured by producing at least the depression, so that the source / dram regions are formed from the doped layer.
  • the depression is first produced and then an implantation is carried out, so that the source / dram regions are produced in a self-aligned manner adjacent to the depression.
  • the gate electrode can be self-adjusted in the recess.
  • conductive material is deposited and etched back to the first depth.
  • the first source / dram device consists of a first highly doped region un ⁇ consists of a first lightly doped region
  • the second source / drain region consists of a second highly doped region and a second lightly doped region.
  • the first highly doped region and the second highly doped region each extend from a second depth that lies above the first depth to the horizontal sheet of the substrate.
  • the first low-doped region and the second low-doped region each extend from the first depth to the second depth.
  • the first highly doped area and the first low doped area border aneman ⁇ er r- O on.
  • the second highly doped region and the second low doped region are adjacent to one another.
  • the highly doped geoietes can, for example, be generated by an implantation with a first implantation energy.
  • the low-eared areas can be generated, for example, by implantation with a second implantation energy that is greater than the first implantation energy.
  • the highly doped regions and the low-doped regions can alternatively also be generated by msitu doped epitaxy.
  • the first still doped region is separated from the rest of the substrate by the first low-doped region, and the second highly doped region is separated by the second low-doped region is separated from the rest of the substrate.
  • the first lightly doped region surrounds the first highly doped region and the second lightly doped region surrounds the second highly doped region.
  • the first lightly doped region has a vertical part which adjoins and deviates from one of the vertical surfaces of the substrate extends from the first depth to the second depth.
  • the first lightly doped region has a horizontal part that laterally adjoins the vertical part of the first lightly doped region and extends from a third depth that lies between the first depth and the second depth to the second depth.
  • the second lightly doped region also has a vertical part which adjoins another of the vertical surfaces of the substrate and extends from the first depth to the second depth.
  • the second low doped area has a horizontal part, which laterally adjoins the vertical part of the second lightly doped region and extends from the third depth to the second depth.
  • an oblique implantation is carried out after producing the gate electrode but before producing the insulating structure and the contact such that parts of the vertical surfaces of the Be implanted substrate.
  • the source / dram areas are generated such that they hit the source / dram areas and the gate electrode at the same, namely at the first depth.
  • the oblique implantation adapts the source / drain regions to the depth of the gate electrode.
  • the horizontal parts of the low-doped regions are produced with a depth less than the first depth, so that they are not deeper than the gate electrode and the source / drain regions can be adapted to the depth of the gate electrode by the oblique implantation.
  • the contact contains metal.
  • the contact oestent for example, from a metal, such as AI, or from a metal silicide, e.g. WSi.
  • the contact can also consist of doped polysilicon.
  • the gate electrode is preferably made of doped polysilicon.
  • the contact can be generated, for example, as follows:
  • an insulating layer is produced which fills the depression.
  • a contact hole m in the insulating layer is opened by masked etching and extends to the gate electrode. In the contact loc a contact is created. Remaining parts of the insulating layer of the m Vertie ⁇ Fung can form the insulating structure. In this case, the opening m of the mask that is used in masked etching of the contact is smaller than the depression.
  • the insulating structure In order to avoid a short circuit between the contact and the source / drain sensors by using the mask with respect to the recess, it is advantageous to produce the insulating structure as follows: after the gate electrode has been produced, insulating material is deposited and jerked, so that the insulating structure in the form of a spacer is produced. The contact is created according to the insulating structure. Naer. Generation of the insulating structure, but before the contact is made, the insulating layer can be deposited. The contact hole to the gate electrode can be opened by masked etching selective to the insulating structure.
  • the opening of the mask used can be misaligned with respect to the recess and the insulating structure can overlap without a short circuit between the contact and the source / dram regions.
  • the contact is produced immediately after the insulating structure has been created in the depression.
  • the spacer-shaped insulating structure is just as thick in the area of the first source / dram device as in the area of the second source / dram device. A distance between the contact and the first source / dram device is consequently equal to a distance between the contact and the second source / dram device.
  • the MOS transistor can have a high dielectric strength, it is suitable as a high-voltage transistor.
  • the MOS transistor is suitable as an embedded transistor, which is arranged, for example, in the periphery of a memory cell arrangement, such as an EEPROM.
  • the insulating layer can, for example, be an intermediate oxide which is deposited on the EEPROM.
  • the gate dielectric can line the entire recess, so that both the gate electrode and the insulating structure adjoin the gate dielectric.
  • only the gate electrode is adjacent to the gate dielectric.
  • the gate dielectric is arranged only at the bottom of the depression and on parts of the vertical surfaces of the substrate which are arranged between the bottom of the depression and the first depth.
  • FIG. 1 shows a cross section through a substrate after a first doped layer and a second doped layer have been produced.
  • FIG. 2 shows the cross-section from FIG. 1, including a mask, a depression, a first highly doped region of a first source / dram device, a non-central part of a first low-doped geoiet of the first source / dram device a second highly doped area of a second source / dram area and a horizontal part of a second low doped area of the second source / dram area.
  • FIG. 3 shows the cross-section from FIG. 2, after a gate element, a gate electrode, a vertical part of the first lightly doped region and a vertical part of the second lightly doped region were generated.
  • FIGURE -. shows the Querscnmtt from Figure 3, after a ⁇ iso-regulating structure, an insulating layer and a Konta ⁇ t were produced.
  • a substrate 1 made of silicon is provided as the starting material, which in the area of a horizontal surface H has a dopant concentration of approximately 10! cm -3 is p-doped.
  • An implantation with n-doping ions at an implantation energy of approx. 50 keV produces a approx. 200 nm deep first rotated area S1, which adjoins the horizontal plane H of the substrate 1 (see FIG. 1).
  • a further implantation with n-doping ions at an implantation energy of approx. 200 keV produces an approx. 300 nm thick second doped layer S2 in the substrate 1, which is adjacent to the first ⁇ oped layer S1 (see FIG. 1).
  • S1O2 m is deposited with a thickness of approximately 400 nm and structured by a photolithographic process.
  • the substrate 1 is anisotropically etched to a depth of approximately 800 nm using the mask M (see FIG. 2).
  • a horizontal cross section of the depression V is rectangular with a first side length of approximately 1 ⁇ m and a second side length of approximately 500 nm.
  • the first doped layer S1 and the second doped layer S2 are structured by the recess V.
  • a first highly doped region H1 of a first source / drain region S / Dl and a second highly doped region H2 of a second source / dram region S / D2 of a MOS transistor are formed from the first doped layer S1, between which the recess V is arranged and which adjoin the recess V (see Figure 2).
  • a horizontal part of a first lightly doped region N1 of the first source / dram unit S / D1 and a horizontal part of a second lightly doped region N2 of the second source / dram unit S / D2 are generated, which are among the highly doped ones Areas Hl, H2 are arranged. Furthermore, a part of a vertical part of the first lightly doped region N1 and a part of a vertical part of the second lightly doped region N2 are produced from the second doped layer S2, which laterally adjoin and to the horizontal parts of the lightly doped regions N1, N2 Adjacent depression V.
  • msitu-doped polysilicon is deposited to a thickness of approximately 200 nm and etched back.
  • the gate electrode GA extends from a bottom of the depression V to a first depth T1, which is approximately 600 nm below the horizontal surface H of the substrate 1 (see FIG. 3).
  • the low-doped regions N1, N2 each extend from the first depth T1 to a second depth T2, which is approximately 200 nm below the horizontal surface H of the substrate 1.
  • the horizontal parts of the low-doped regions N1, N2 each extend from a third depth T3, which is approximately 500 nm below the horizontal plane H of the substrate 1 lies to the second depth T2.
  • the vertical parts of the low-doped regions Nl, N2 each range from which it ⁇ most Tl depth to the second depth T2.
  • the vertical parts of the low-doped regions N1, N2 each have an aomeasure perpendicular to the vertical surface of the substrate 1 to which they adjoin, which is approximately 100 nm.
  • insulating structures I silicon oxide is deposited to a thickness of approximately 50 nm and etched back until mask M is exposed (see FIG. 4).
  • the insulating structures I range from the second depth T1 to approximately 350 nm above the horizontal surface H of the substrate 1.
  • the insulating structure I is arranged on the gate electrode GA and adjoins the gate dielectric GD.
  • Masked etching creates an approximately 800 nm deep isolation trench (not shown) that surrounds the MOS transistor.
  • S1O2 is deposited in a thickness of approximately 1000 nm. This fills the isolation trench with S1O2.
  • Masked etching opens a contact hole m in the insulating layer IS, which extends as far as the gate electrode GA.
  • S1O2 is selectively etched to silicon oxide so that the insulating structure I is not attacked.
  • Al is deposited in a thickness of approximately 400 nm and removed until the insulating one
  • the distance of the contact K from the source / Dra regions S / Dl, S / D2 is approximately 70 nm due to the insulating structure I.
  • the second source / Dra area S / D2 is arranged and adjoins the depression V, is suitable as a channel area.
  • the method produces a MOS transistor which, because of the depression V, has a large channel length with a small space requirement. Because of the subdivision of the source / dram regions S / Dl, S / D2, the highly doped regions Hl, H2 and the low-doped regions Nl, N2, the dielectric strength of the MOS transistor is particularly high. Because of the insulating structure I, the dielectric strength between the contact K and the source / dram areas S / Dl, S / D2 is high. The MOS transistor is symmetrical with respect to the positions of the source / dram areas S / Dl, S / D2 with respect to the gate electrode GA.
  • the source / dram areas S / Dl, S / D2 can be p-doped instead of n-doped.
  • the substrate 1 is n-doped.
  • the insulating structures I can also be produced in such a way that, instead of separating silicon t ⁇ d, the insulating layer IS is immediately molded off and the contact K is generated therein. Remaining parts of the isolating layer IS within the depression V in this case form the insulating structure I.

Abstract

According to the invention, a recess (V) is interposed between a first source/drain region (S/D1) and a second source/drain region (S/D2) that reach down to a first depth (T1), said recess reaching deeper than the first depth (T1). The recess (V) is provided with a gate dielectric (GD). A gate electrode (GA) is disposed in the recess (V) and extends from the bottom of said recess (V) down to the first depth (T1). An insulating structure (I) is disposed on said gate electrode (GA) and spaces a contact (K) to the gate electrode (GA) in the recess (V) apart from the source/drain regions (S/D1, S/D2). Said source/drain regions (S/D1, S/D2) can be subdivided into highly doped regions (H1, H2) and lightly doped regions (N1, N2). In order to produce self-adjusting source/drain regions (S/D1, S/D2) with respect to the gate electrode (GA) at least parts of the source/drain regions (S/D1, S/D2) are produced by oblique implantation after the gate electrode (GA) has been produced and before the insulating structure (I) and the contact (K) are produced.

Description

Beschreibungdescription
MOS-Transistor und Verfahren zu dessen Herstellung.MOS transistor and method for its production.
Die Erfindung betrifft einen MOS-Transistor sowie ein Verfahren zu dessen Herstellung.The invention relates to a MOS transistor and a method for its production.
Ein solcher MOS-Transistor wird beispielsweise m der deutschen Patentanmeldung 198 07 213.9 beschrieben. In einem Sub- strat ist ein Graben angeordnet, der im Bereich einer Oberflache des Substrats eine Aufweitung aufweist. In der Aufweitung ist eine isolierende Struktur angeordnet. An die Aufweitung grenzen hochdotierte Gebiete zweier Source-/Draιn- Gebiete des MOS-Transistors an. Unter den hocndotierten Ge- bieten sind niedrig dotierte Gebiete der beiden Source-Such a MOS transistor is described, for example, in German patent application 198 07 213.9. A trench is arranged in a substrate and has a widening in the region of a surface of the substrate. An insulating structure is arranged in the expansion. Highly doped regions of two source / drain regions of the MOS transistor adjoin the expansion. Among the highly doped areas are low-doped areas of the two source
/Dram-Gebiete angeordnet, die bis zu einer Tiefe reichen, die zwischen dem Boden der Vertiefung und der Aufweitung der Vertiefung liegt. Die Vertiefung ist mit einem Gatedielektπ- kum versehen. In der Vertiefung ist eine zylinderformige Ga- teelektrode angeordnet. Ein Kanalgebiet des MOS-Transistors ist folglich u-formig./ Dram areas arranged that extend to a depth that lies between the bottom of the depression and the expansion of the depression. The recess is provided with a gate dielectric. A cylindrical gate electrode is arranged in the recess. A channel region of the MOS transistor is consequently U-shaped.
Zur Erzeugung des MOS-Transistors wird zunächst mit Hilfe einer ersten Maske ein Isolationsgraioen im Substrat erzeugt und mit isolierendem Material gefüllt. Anschließend ^ιrd mit Hilfe einer zweiten Maske ein weiterer Graben erzeugt, der innerhalb des Isolationsgrabens angeordnet ist unc tiefer als der Isolationsgraben reicht. Übrigbleibende Teile des isolierenden Materials im Isolationsgraben bilden αie isolierenden Strukturen. Der Isolationsgraoen bildet zusammen mit dem weiteren Graben die Vertiefung, die im Bereich des Isolationsgrabens die Aufweitung aufweist. Der MOS-Transistor ist als sogenannter embedded MOS-Transistor, der m einer Schaltungsanordnung mit Transistoren einer anderen Technologie mte- griert wird, geeignet. Der MOS-Transistor weist eine hoheTo generate the MOS transistor, an insulation graph is first created in the substrate with the aid of a first mask and is filled with insulating material. Then, using a second mask, a further trench is created, which is arranged within the isolation trench and extends deeper than the isolation trench. Remaining parts of the insulating material in the isolation trench form the insulating structures. The isolation grave forms, together with the further trench, the depression which has the widening in the area of the isolation trench. The MOS transistor is suitable as a so-called embedded MOS transistor, which is integrated in a circuit arrangement with transistors of another technology. The MOS transistor has a high
Spannungsfestigkeit auf und ist als Hochvolttrar.sistor geeignet. Bei Verjustierung der zweiten Maske bezüglich der ersten Mas¬ ke ist die isolierende Struktur im Bereich des einen Source- /Dram-Gebiets anders ausgestaltet als im Bereich des anderen Source-/Dram-Gebιets, so daß Ladungsträger m dem einen Source/Dram-Gebiet im Mittel einen größeren Abstand zum Kanalgebiet aufweisen als Ladungsträger im anderen Source/Dram-Gebiet. Ein solcher MOS-Transistor ist asymmetrisch insichtlich der Lagen der Source-/Dram-Gebιete bezuglich αer Gateelektrode.Dielectric strength and is suitable as Hochvolttrar.sistor. With respect Verjustierung the second mask of the first Mas ¬ ke is the insulating structure in the region of a source / dram region configured differently than in the region of the other source / dram Gebιets, so that carriers m the source / dram region on average have a greater distance to the channel area than charge carriers in the other source / dram area. Such a MOS transistor is asymmetrical in terms of the locations of the source / dram regions with respect to the gate electrode.
Der Erfindung liegt die Aufgabe zugrunde, einen MOS- Transistor anzugeben, der bei zugleich hoher Soannungsfestig- keit und kleinem Platzbedarf so nerstellbar ist, daß eine Asymmetrie hinsichtlich der Lagen von Source-/Dram-Gebιeten bezüglich einer Gateelektrode des MOS-Transistors ausgeschlossen wird.The invention is based on the object of specifying a MOS transistor which, with a high voltage stability and a small space requirement at the same time, can be nernered so that an asymmetry with regard to the positions of source / dram areas with respect to a gate electrode of the MOS transistor is excluded.
Die Aufgabe wird gelost durch einen MOS-Transistor mit einem ersten Source-/Dram-Gebιet und einem zweiten Source-/Draιn- Gebiet, die m einem Substrat angeordnet sind, an eine horizontale Flache des Substrats angrenzen und bis zu einer ersten Tiefe reichen. Zwischen dem ersten Source-/Dram-Gebιet und dem zweiten Source-/Dram-Gebιet ist eine Vertiefung im Substrat angeordnet, die an das erste Source-/Dram-Gebιet und an das zweite Source-/Dram-Gebιet angrenzt und tiefer als die erste Tiefe reicht. Die Vertiefung wird seitlich von vertikalen Flachen des Substrats begrenzt, die im wesentlichen senkrecht zur horizontalen Flache des Substrats verlau- fen und sich von der horizontalen Flache des Substrats bis zu einem Boden der Vertiefung erstrecken. Eine Gateelektrode αes Transistors ist m der Vertiefung angeordnet und erstreckt sich vom Boden der Vertiefung bis im wesentlichen zur ersten Tiefe. Die Vertiefung ist derart mit einem Gatedielektrikum versehen, daß die Gateelektrode vom Substrat getrennt ist. Auf der Gateelektrode ist ein Kontakt angeordnet. Zwischen dem Kontakt und dem ersten Source-/Dram-Gebιet und zwischen dem Kontakt und dem zweiten Source-/Dram-Gebιet ist mindestens eine isolierende Struktur angeordnet, die m der Vertiefung angeordnet ist, sich von der Gateelektrode bis mindestens zur horizontalen Flache des Substrats erstreckt und dicker als das Gatedielektrikum ist.The object is achieved by a MOS transistor with a first source / dram region and a second source / drain region, which are arranged in a substrate, adjoin a horizontal surface of the substrate and extend to a first depth. Between the first source / dram device and the second source / dram device, a recess is arranged in the substrate which adjoins the first source / dram device and the second source / dram device and is deeper than that first depth is enough. The depression is delimited laterally by vertical surfaces of the substrate, which run essentially perpendicular to the horizontal surface of the substrate and extend from the horizontal surface of the substrate to a bottom of the recess. A gate electrode of the transistor is arranged in the depression and extends from the bottom of the depression to substantially the first depth. The recess is provided with a gate dielectric such that the gate electrode is separated from the substrate. A contact is arranged on the gate electrode. Between the contact and the first source / dram area and between the contact and the second source / dram device is arranged at least one insulating structure which is arranged in the depression, extends from the gate electrode to at least the horizontal surface of the substrate and is thicker than the gate dielectric.
Da die isolierende Struktur dicker als das Gatedielektriku ist, erhöht sie die Spannungsfestigkeit des MOS-Transistors. Die Source-/Dram-Gebιete sind durch die isolierende Struktur vom Kontakt beabstandet. Die isolierende Struktur senkt eine Kapazität, die durch den Kontakt und die Source-/Dram- Gebiete gebildet wird.Since the insulating structure is thicker than the gate dielectric, it increases the dielectric strength of the MOS transistor. The source / dram areas are spaced apart from the contact by the insulating structure. The insulating structure lowers a capacitance that is formed by the contact and the source / dram regions.
Da die vertikalen Flachen des Substrats, die vom Boden der Vertiefung zur horizontalen Flache des Substrats reichen/ die Vertiefung seitlich begrenzen, weist die Vertiefung keine Aufweitung auf, so daß der MOS-Transistor einen besonders kleinen Platzbedarf aufweisen kann.Since the vertical surfaces of the substrate, which extend from the bottom of the depression to the horizontal surface of the substrate / laterally delimit the depression, the depression has no widening, so that the MOS transistor can have a particularly small space requirement.
Insbesondere weist die Vertiefung keine Aufweitung auf, die im Bereich des ersten Source-/Dram-Gebιets anders ausgestaltet ist als im Bereich des zweiten Source-/Dram-Gebιets . Der Transistor ist folglich symmetrisch hinsichtlich der Lagen der Source-/Dram-Gebιete bezüglich αer Gateelektrode. Die Source-/Dram-Gebιete sind vorzugsweise gleich ausgestaltet.In particular, the recess has no widening, which is configured differently in the area of the first source / dram area than in the area of the second source / dram area. The transistor is consequently symmetrical with respect to the positions of the source / dram regions with respect to the gate electrode. The source / dram areas are preferably configured identically.
Zwischen den Source-/Dram-Gebιeten ist ein Kanalgebiet des MOS-Transistors angeordnet, der an die Vertiefung angrenzt. Das Kanalgebiet ist U-formig, da die erste Tiefe, bis zu αer die Source-/Dram-Gebιete reichen, oberhalb des Bodens derA channel region of the MOS transistor, which adjoins the recess, is arranged between the source / dram regions. The channel area is U-shaped because the first depth, up to the source / dram areas, is above the bottom of the
Vertiefung liegt. Aufgrund des U-formigen Verlaufs αes Kanal- gebiets ist die Kanallange des MOS-Transistors im Vergleicn zu einem planaren MOS-Transistor oei gleichem Platzbedarf oe- sonders groß. Aufgrund der großen Kanallange kann der MOS- Transistor eine besonders hohe Spannungsfestigkeit aufweisen. Im folgenden wird ein Verfahren zur Erzeugung eines solchen MOS-Transistors beschrieben, das ebenfalls die Aufgabe lost.Deepening. Due to the U-shaped course of the channel region, the channel length of the MOS transistor is particularly large in comparison to a planar MOS transistor, with the same space requirement. Due to the large channel length, the MOS transistor can have a particularly high dielectric strength. In the following, a method for producing such a MOS transistor is described, which also accomplishes the task.
In einem Suostrat wird eine Vertiefung derart erzeugt, daß die Vertiefung seitlich von vertikalen Flachen des Substrats oegrenzt wird, die im wesentlichen senkrecht zu einer horizontalen Flache des Substrats verlaufen und sich von der horizontalen Flache des Substrats bis zu einem Boden αer Vertiefung erstrecken. In dem Substrat werden ein erstes Source- /Dram-Gebiet und ein zweites Source-/Dram-Gebιet derart erzeugt, daß sie an die horizontale Flache des Substrats unα an die Vertiefung angrenzen und bis zu einer ersten Tiefe reichen, die honer als der Boden der Vertiefung liegt. Der Boαen der Vertiefung und die vertikalen Flachen des Substrats wer- den mit einem Gatedielektπkum versehen. Eine Gateelektroαe wird m der Vertiefung erzeugt, die sich vom Boden der Vertiefung bis zur ersten Tiefe erstreckt. Auf der Gateelektrode wird ein Kontakt erzeugt. Zwischen dem Kontakt und dem ersten Source-/Dram-Gebιet und zwischen dem Kontakt und dem zweiten Source-/Dram-Gebιet wird mindestens eine isolierende Struktur erzeugt, die m der Vertiefung angeordnet ist, sich von der Gateelektrode bis mindestens zur horizontalen Flache αes Substrats erstreckt und dicker als das Gatedielektrikum ist.A depression is created in a suostrate such that the depression is laterally delimited by vertical surfaces of the substrate which are substantially perpendicular to a horizontal surface of the substrate and extend from the horizontal surface of the substrate to a bottom of the depression. A first source / dram region and a second source / dram region are produced in the substrate in such a way that they adjoin the horizontal surface of the substrate and the depression and extend to a first depth that is more honorable than the floor the depression. The bottom of the depression and the vertical surfaces of the substrate are provided with a gate dielectric. A gate electrode is generated in the depression, which extends from the bottom of the depression to the first depth. A contact is created on the gate electrode. At least one insulating structure, which is arranged in the recess, extends from the gate electrode to at least the horizontal surface of the substrate between the contact and the first source / dram device and between the contact and the second source / dram device extends and is thicker than the gate dielectric.
Der Kontakt kann vor oder nach Erzeugung der isolierenden Struktur erzeugt werden.The contact can be made before or after the insulating structure is created.
Die Vertiefung kann beispielsweise durch anisotropes Atzen des Substrats erzeugt werden. Da die Vertiefung keine Aufwei- tung aufweist, kann die Vertiefung in einem einzigen Atzschritt erzeugt werden, so daß der MOS-Transistor mit kleinem Prozeßaufwand herstellbar ist.The depression can be produced, for example, by anisotropic etching of the substrate. Since the indentation has no widening, the indentation can be produced in a single etching step, so that the MOS transistor can be produced with little outlay on the process.
Die isolierende Struktur wird innerhalb der Vertiefung er- zeugt, die von den vertikalen Flachen begrenzt wird, so daß die Form αer isolierenαen Struktur sich nicht auf die Form der Source-/Dram-Gebιete auswirkt. Die Vertiefung ist bei jedem Source-/Dram-Gebιet gleich ausgestaltet, da die vertikalen Flachen vom oberen Ende bis zum Boden der Vertiefung reichen.The insulating structure is created within the depression, which is delimited by the vertical surfaces, so that the shape of the isolating structure does not affect the shape of the source / dram regions. The deepening is at Every source / dram package is configured identically, since the vertical surfaces extend from the top to the bottom of the recess.
Die Source-/Dram-Gebιete können selbstjustiert angrenzend an die Vertiefung erzeugt werden. Beispielsweise wird durch Implantation oder durch msitu dotierte Epitaxie eine dotierte Schicht erzeugt. Durch Erzeugung mindestens der Vertiefung wird die dotierte Schicht strukturiert, so daß die Source- /Dram-Gebiete aus der dotierten Schicht gebildet werden. Alternativ wird zunächst die Vertiefung erzeugt und anschließend eine Implantation durchgeführt, so daß die Source- /Dram-Gebiete selbstjustiert angrenzend an die Vertiefung erzeugt werden.The source / dram areas can be generated in a self-aligned manner adjacent to the recess. For example, a doped layer is generated by implantation or by msitu doped epitaxy. The doped layer is structured by producing at least the depression, so that the source / dram regions are formed from the doped layer. Alternatively, the depression is first produced and then an implantation is carried out, so that the source / dram regions are produced in a self-aligned manner adjacent to the depression.
Die Gateelektrode kann selbstjustiert m der Vertiefung erzeugt werden. Dazu wird leitendes Material abgeschieden und bis zur ersten Tiefe ruckgeatzt.The gate electrode can be self-adjusted in the recess. For this purpose, conductive material is deposited and etched back to the first depth.
Zur Prozeßvereinfachung ist es vorteilhaft, zunächst die isolierende Struktur und danacn den Kontakt zu erzeugen.To simplify the process, it is advantageous to first create the insulating structure and then the contact.
Zur Ernohung der Spannungsfestigkeit zwischen deir ersten Source-/Dram-Gebιet und dem zweiten Source-/Dram-Gebιet und zwischen den Source-/Dram-Gebιeten und der Gateelektrode ist es vorteilhaft, wenn das erste Source-/Dram-Gebιet aus einem ersten hoch dotierten Gebiet unα aus einem ersten niedrig dotierten Gebiet besteht, und wenn das zweite Source-/Draιn- Gebiet aus einem zweiten hocn dotierten Gebiet und aus einem zweiten niedrig dotierten Gebiet besteht. Das erste hoch αo- tierte Gebiet und das zweite hoch dotierte Gebiet erstrecken sich dabei jeweils von einer zweiten Tiefe, die oberhalb der ersten Tiefe liegt, bis zur horizontalen Flacne des Substrats. Das erste niedrig αotierte Gebiet und das zweite niedrig dotierte Gebiet erstrecken sich jeweils von αer ersten Tiefe bis zur zweiten Tiefe. Das erste hoch dotierte Gebiet und das erste niedrig αotierte Gebiet grenzen anemanαer r- O an. Das zweite hoch dotierte Gebiet und das zweite niedrig dotierte Gebiet grenzen aneinander an.In order to increase the dielectric strength between the first source / dram device and the second source / dram device and between the source / dram device and the gate electrode, it is advantageous if the first source / dram device consists of a first highly doped region unα consists of a first lightly doped region, and if the second source / drain region consists of a second highly doped region and a second lightly doped region. The first highly doped region and the second highly doped region each extend from a second depth that lies above the first depth to the horizontal sheet of the substrate. The first low-doped region and the second low-doped region each extend from the first depth to the second depth. The first highly doped area and the first low doped area border anemanαer r- O on. The second highly doped region and the second low doped region are adjacent to one another.
Die hoch dotierten Geoiete können oeispielsweise durch eine Implantation mit einer ersten Implantationsenergie erzeugt werden. Die niedrig αotierten Gebiete können beispielsweise durch Implantation mit einer zweiten Implantationsenergie, die großer als die erste Implantationsenergie ist, erzeugt werden. Die hoch dotierten Gebiete unα die niedrig dotierten Gebiete können alternativ auch durch msitu dotierte Epitaxie erzeugt werden.The highly doped geoietes can, for example, be generated by an implantation with a first implantation energy. The low-eared areas can be generated, for example, by implantation with a second implantation energy that is greater than the first implantation energy. The highly doped regions and the low-doped regions can alternatively also be generated by msitu doped epitaxy.
Zur E nonung der Spannungsfestigkeit zwiscnen den Source- /Dram-Geoieten und αem Substrat ist es vorteilhaft, wenn das erste noch dotierte Gebiet durch as erste niedrig αotierte Gebiet vom restlichen Substrat getrennt ist, und das zweite hoch dotierte Gebiet durch das zweite niedrig dotierte Gebiet vom restlichen Substrat getrennt ist. Innerhalb des Substrats umgibt also das erste niedrig dotierte Gebiet das erste hoch dotierte Gebiet und umgibt das zweite niedrig dotierte Gebiet das zweite hoch dotierte Gebiet.In order to level the dielectric strength between the source / dram geographic regions and the substrate, it is advantageous if the first still doped region is separated from the rest of the substrate by the first low-doped region, and the second highly doped region is separated by the second low-doped region is separated from the rest of the substrate. Within the substrate, therefore, the first lightly doped region surrounds the first highly doped region and the second lightly doped region surrounds the second highly doped region.
Damit die Gateelektrode und die Source-/Dram-Gebιete bezuglich αer ersten Tiefe selbstjustiert zueinander erzeugt wer- den können, ist es vorteilhaft, wenn das erste niedrig dotierte Gebiet einen vertikalen Teil aufweist, der an eine der vertikalen Flachen des Substrats angrenzt und sich von der ersten Tiefe bis zur zweiten Tiefe erstreckt. Das erste niedrig dotierte Gebiet weist einen horizontalen Teil auf, der seitlich an den vertikalen Teil des ersten niedrig dotierten Gebiets angrenzt und sich von einer dritten Tiefe, die zwischen der ersten Tiefe und der zweiten Tiefe liegt, bis zur zweiten Tiefe erstreckt. Auch das zweite niedrig dotierte Gebiet weist einen vertikalen Teil auf, der an eine andere der vertikalen Flachen des Substrats angrenzt und sich von der ersten Tiefe bis zur zweiten Tiefe erstreckt. Das zweite niedrig dotierte Gebiet weist einen horizontalen Teil auf, der seitlich an den vertikalen Teil des zweiten niedrig dotierten Gebiets angrenzt und sich von der dritten Tiefe bis zur zweiten Tiefe erstreckt. Zur Erzeugung des vertikalen Teils des ersten niedrig dotierten Gebiets und des vertikalen Teils des zweiten niedrig dotierten Gebiets wird nach Erzeugung der Gateelektrode aber vor Erzeugung der isolierenden Struktur und des Kontakts eine schräge Implantation derart durchgeführt, daß durch die Gateelektrode nicht bedeckte Teile der vertikalen Flachen des Substrats implantiert werden.So that the gate electrode and the source / dram regions can be produced in a self-aligned manner with respect to the first depth, it is advantageous if the first lightly doped region has a vertical part which adjoins and deviates from one of the vertical surfaces of the substrate extends from the first depth to the second depth. The first lightly doped region has a horizontal part that laterally adjoins the vertical part of the first lightly doped region and extends from a third depth that lies between the first depth and the second depth to the second depth. The second lightly doped region also has a vertical part which adjoins another of the vertical surfaces of the substrate and extends from the first depth to the second depth. The second low doped area has a horizontal part, which laterally adjoins the vertical part of the second lightly doped region and extends from the third depth to the second depth. To produce the vertical part of the first lightly doped region and the vertical part of the second lightly doped region, an oblique implantation is carried out after producing the gate electrode but before producing the insulating structure and the contact such that parts of the vertical surfaces of the Be implanted substrate.
Auf diese Weise werden die Source-/Dram-Gebιete so erzeugt, daß sicn die Source-/Dram-Gebιete und die Gateelektrode bei derselben, nämlich bei der ersten Tiefe, treffen. Die Source- /Drain-Gebiete werden durch die schräge Implantation selbst- justiert an die Tiefe der Gateelektrode angepaßt. Die horizontalen Teile der niedrig dotierten Gebiete werden mit einer geringeren Tiefe als die erste Tiefe erzeugt, damit sie nicht tiefer als αie Gateelektrode liegen und die Source-/Draιn- Gebiete durcn die schräge Implantation an die Tiefe der Ga- teelektrode angepaßt werden können.In this way, the source / dram areas are generated such that they hit the source / dram areas and the gate electrode at the same, namely at the first depth. The oblique implantation adapts the source / drain regions to the depth of the gate electrode. The horizontal parts of the low-doped regions are produced with a depth less than the first depth, so that they are not deeper than the gate electrode and the source / drain regions can be adapted to the depth of the gate electrode by the oblique implantation.
Zur Ernohung der elektrischen Leitfähigkeit ist es vorteil- naft, wenn αer Kontakt Metall enthalt. Der Kontakt oestent oeispielsweise aus einem Metall, wie z.B. AI, oder aus einem Metallsil zid, wie z.B. WSi. Der Kontakt kann auch aus dotiertem Polysilizium bestehen.To improve the electrical conductivity, it is advantageous if the contact contains metal. The contact oestent, for example, from a metal, such as AI, or from a metal silicide, e.g. WSi. The contact can also consist of doped polysilicon.
Die Gateelektrode besteht vorzugsweise aus dotiertem Polysilizium.The gate electrode is preferably made of doped polysilicon.
Der Kontakt ann beispielsweise wie folgt erzeugt werαen:The contact can be generated, for example, as follows:
Nach Erzeugung der Gateelektrode wird eine isolierende Schicht erzeugt, die αie Vertiefung füllt. Durch maskiertes Atzen wird ein Kontaktloch m der isolierenden Schicht geöffnet, αie bis zur Gateelektrode reicht. In dem Kontaktlocn wirα αer Kontakt erzeugt. Übrigbleibende Teile der isolierenden Schicht m der Vertie¬ fung können die isolierende Struktur bilden. In diesem Fall ist αie Öffnung m der Maske, die beim maskierten Atzen des Konta tloc.is verwendet wird, kleiner als die Vertiefung.After the gate electrode has been produced, an insulating layer is produced which fills the depression. A contact hole m in the insulating layer is opened by masked etching and extends to the gate electrode. In the contact loc a contact is created. Remaining parts of the insulating layer of the m Vertie ¬ Fung can form the insulating structure. In this case, the opening m of the mask that is used in masked etching of the contact is smaller than the depression.
Um einen Kurzschluß zwischen dem Kontakt und den Source- /Draιn-Geb_eten durch Ver ustierung der Maske bezüglich der Vertiefung zu vermeiden ist es vorteilhaft, die isolierende Struktur wie folgt zu erzeugen: Nach Erzeugung der Gateelek- troüe wirα isolierendes Material abgeschieden und ruckgeatzt, so daß die isolierende Struktur m Form eines Spacers erzeugt wirα. Der Kontakt wird nach αer isolierenden Struktur erzeugt. Naer. Erzeugung der isolierenden Struktur aber vor Er- zeugung des Kontakts kann die isolierende Schicht abgeschie- αen werden. Durch maskiertes Atzen selektiv zur isolierenden Struktur kann das Kontaktloch zur Gateelektrode geöffnet werden. Da selektiv zur isolierenden Struktur geatzt wird, kann die Öffnung der verwendeten Maske bezüglich der Vertiefung dejustiert sein und die isolierende Struktur überlappen ohne daß ein Kurzschluß zwischen dem Kontakt und den Source- /Dram-Gebieten entsteht. Alternativ wird der Kontakt gleich nach Erzeugung der isolierenden Struktur m der Vertiefung erzeugt .In order to avoid a short circuit between the contact and the source / drain sensors by using the mask with respect to the recess, it is advantageous to produce the insulating structure as follows: after the gate electrode has been produced, insulating material is deposited and jerked, so that the insulating structure in the form of a spacer is produced. The contact is created according to the insulating structure. Naer. Generation of the insulating structure, but before the contact is made, the insulating layer can be deposited. The contact hole to the gate electrode can be opened by masked etching selective to the insulating structure. Because the insulating structure is etched selectively, the opening of the mask used can be misaligned with respect to the recess and the insulating structure can overlap without a short circuit between the contact and the source / dram regions. Alternatively, the contact is produced immediately after the insulating structure has been created in the depression.
Die spacerformige isolierende Struktur ist im Bereich des ersten Source-/Dram-Gebιets genauso dick wie im Bereich des zweiten Source-/Dram-Gebιets . Ein Abstand des Kontakts zum ersten Source-/Dram-Gebιet ist folglich gleich einem Abstand αes Kontakts zum zweiten Source-/Dram-Gebιet .The spacer-shaped insulating structure is just as thick in the area of the first source / dram device as in the area of the second source / dram device. A distance between the contact and the first source / dram device is consequently equal to a distance between the contact and the second source / dram device.
Da der MOS-Transistor eine hohe Spannungsfestigkeit aufweisen kann, ist er als Hochvolttransistor geeignet.Since the MOS transistor can have a high dielectric strength, it is suitable as a high-voltage transistor.
Beispielsweise ist der MOS-Transistor als embedded Transistor geeignet, der z.B. m einer Peripherie einer Speicherzellen- anordnung, wie zum Beispiel eines EEPROM's, angeordnet ist. Die isolierende Schicht kann beispielsweise ein Zwiscnenoxid sein, das auf dem EEPROM abgeschieden wird.For example, the MOS transistor is suitable as an embedded transistor, which is arranged, for example, in the periphery of a memory cell arrangement, such as an EEPROM. The insulating layer can, for example, be an intermediate oxide which is deposited on the EEPROM.
Das Gatedielektrikum kann die gesamte Vertiefung auskleiden, so daß sowohl die Gateelektrode als auch die isolierende Struktur an das Gatedielektrikum angrenzen. Alternativ grenzt nur die Gateelektrode an das Gatedielektrikum an. In diesem Fall ist das Gatedielektrikum nur am Boden der Vertiefung und an Teilen der vertikalen Flachen des Substrats angeordnet, die zwischen dem Boden der Vertiefung und der ersten Tiefe angeordnet sind.The gate dielectric can line the entire recess, so that both the gate electrode and the insulating structure adjoin the gate dielectric. Alternatively, only the gate electrode is adjacent to the gate dielectric. In this case, the gate dielectric is arranged only at the bottom of the depression and on parts of the vertical surfaces of the substrate which are arranged between the bottom of the depression and the first depth.
Im folgenden wird ein Ausfuhrungsbeispiel der Erfindung an- hand der Figuren naher erläutert.An exemplary embodiment of the invention is explained in more detail below with reference to the figures.
Figur 1 zeigt einen Querschnitt durch ein Substrat, nachdem eine erste dotierte Schicht und eine zweite dotierte Schicht erzeugt wurden.FIG. 1 shows a cross section through a substrate after a first doped layer and a second doped layer have been produced.
Figur 2 zeigt den Querscnmtt aus Figur 1, nacndem eine Maske, eine Vertiefung, ein erstes hocn dotiertes Gebiet eines ersten Source-/Dram-Gebιets, ein noπzontaler Teil eines ersten niedrig dotierten Geoiets des er- sten Source-/Dram-Gebιets, ein zweites hoch dotiertes Gebiet eines zweiten Source-/Dram-Gebιets und ein horizontaler Teil eines zweiten niedrig dotierten Gebiets αes zweiten Source-/Dram-Geoιets erzeugt wurαen .FIG. 2 shows the cross-section from FIG. 1, including a mask, a depression, a first highly doped region of a first source / dram device, a non-central part of a first low-doped geoiet of the first source / dram device a second highly doped area of a second source / dram area and a horizontal part of a second low doped area of the second source / dram area.
Figur 3 zeigt αen Querscnmtt aus Figur 2, nachαem ein Gate- αιeleκtrιkum, eine Gateelektrode, ein vertikaler Teil des ersten niedrig dotierten Gebiets und ein vertikaler Teil αes zweiten niedrig dotierten Gebiets er- zeuσt wurαen. Figur -. zeigt den Querscnmtt aus Figur 3, nachdem eine iso¬ lierende Struktur, eine isolierende Schicht und ein Kontaκt erzeugt wurden.FIG. 3 shows the cross-section from FIG. 2, after a gate element, a gate electrode, a vertical part of the first lightly doped region and a vertical part of the second lightly doped region were generated. FIGURE -. shows the Querscnmtt from Figure 3, after a ¬ iso-regulating structure, an insulating layer and a Kontaκt were produced.
Die Figuren sind nicht maßstabsgerecht.The figures are not to scale.
In einem Ausfuhrungsbeispiel ist als Ausgangsmateπal ein Substrat 1 aus Silizium vorgesenen, das im Bereich einer horizontalen Flache H mit einer Dotierstoffkonzentration von ca. lθ! cm-3 p-dotiert ist.In one exemplary embodiment, a substrate 1 made of silicon is provided as the starting material, which in the area of a horizontal surface H has a dopant concentration of approximately 10! cm -3 is p-doped.
Durch eine Implantation mit n-dotierenden Ionen bei einer Implantationsenergie von ca. 50keV wird eine ca. 200 nm tiefe erste αotierte Scnicht Sl erzeugt, αie an die horizontale Flacne H des Substrats 1 angrenzt (siehe Figur 1) . Durch eine weitere Implantation mit n-dotierenden Ionen bei einer Implantationsenergie von ca. 200keV wird im Substrat 1 eine ca. 300 nm dicke zweite dotierte Schicht S2 erzeugt, die an die erste αotierte Schicht Sl angrenzt (siehe Figur 1).An implantation with n-doping ions at an implantation energy of approx. 50 keV produces a approx. 200 nm deep first rotated area S1, which adjoins the horizontal plane H of the substrate 1 (see FIG. 1). A further implantation with n-doping ions at an implantation energy of approx. 200 keV produces an approx. 300 nm thick second doped layer S2 in the substrate 1, which is adjacent to the first αoped layer S1 (see FIG. 1).
Zur Erzeugung einer Maske M wird S1O2 m einer Dicke von ca. 400 nm abgeschieden und durch ein photolithographisches Verfahren strukturiert. Zur Erzeugung einer Vertiefung V wird m t Hilfe der Maske M das Substrat 1 anisotrop bis zu einer Tiefe von ca. 800 nm geatzt (siehe Figur 2). Ein horizontaler Querschnitt der Vertiefung V ist rechteckig mit einer ersten Seitenlange von ca. lμm und einer zweiten Seitenlange von ca. 500 nm.In order to produce a mask M, S1O2 m is deposited with a thickness of approximately 400 nm and structured by a photolithographic process. To create a recess V, the substrate 1 is anisotropically etched to a depth of approximately 800 nm using the mask M (see FIG. 2). A horizontal cross section of the depression V is rectangular with a first side length of approximately 1 μm and a second side length of approximately 500 nm.
Durch αie Vertiefung V werden die erste dotierte Schicht Sl und die zweite dotierte Schicht S2 strukturiert. Dabei werden aus der ersten dotierten Schicht Sl ein erstes hoch dotiertes Gebiet Hl eines ersten Source-/Draιn-Gebιets S/Dl und ein zweites hoch dotiertes Gebiet H2 eines zweiten Source-/Dram- Gebiets S/D2 eines MOS-Trransistors gebildet, zwischen denen die Vertiefung V angeordnet ist und die an die Vertiefung V angrenzen (siehe Figur 2) . Aus der zweiten dotierten Schicht S2 werden ein horizontaler Teil eines ersten niedrig dotierten Gebiets Nl des ersten Source-/Dram-Gebιets S/Dl und ein horizontaler Teil eines zweiten niedrig dotierten Gebiets N2 des zweiten Source-/Dram-Gebιets S/D2 erzeugt, die unter den hoch dotierten Gebieten Hl, H2 angeordnet sind. Ferner werden aus der zweiten dotierten Schicht S2 ein Teil eines vertikalen Teils des ersten niedrig dotierten Gebiets Nl und ein Teil eines vertikalen Teils des zweiten niedrig dotierten Gebiets N2 erzeugt, die seitlich an die horizontalen Teile der niedrig dotierten Gebiete Nl, N2 angrenzen und an die Vertiefung V angrenzen.The first doped layer S1 and the second doped layer S2 are structured by the recess V. In this case, a first highly doped region H1 of a first source / drain region S / Dl and a second highly doped region H2 of a second source / dram region S / D2 of a MOS transistor are formed from the first doped layer S1, between which the recess V is arranged and which adjoin the recess V (see Figure 2). From the second doped layer S2, a horizontal part of a first lightly doped region N1 of the first source / dram unit S / D1 and a horizontal part of a second lightly doped region N2 of the second source / dram unit S / D2 are generated, which are among the highly doped ones Areas Hl, H2 are arranged. Furthermore, a part of a vertical part of the first lightly doped region N1 and a part of a vertical part of the second lightly doped region N2 are produced from the second doped layer S2, which laterally adjoin and to the horizontal parts of the lightly doped regions N1, N2 Adjacent depression V.
Durch thermische Oxidation wird ein ca. 20 nm dickes Gatedielektrikum GD aus S1O2 erzeugt, das einen Boden der Vertiefung V sowie vertikale Flachen des Substrats 1, die die Vertiefung V seitlich begrenzen, bedeckt (siehe Figur 3).Thermal oxidation produces an approximately 20 nm thick gate dielectric GD from S1O2, which covers a bottom of the depression V and vertical surfaces of the substrate 1, which laterally delimit the depression V (see FIG. 3).
Zur Erzeugung einer Gateelektrode GA des MOS-Transistors wird msitu dotiertes Polysilizium m einer Dicke von ca. 200 nm abgeschieden und ruckgeatzt. Die Gateelektrode GA erstreckt sich von einem Boden der Vertiefung V bis zu einer ersten Tiefe Tl, die ca. 600 nm unterhalb der horizontalen Flache H des Substrats 1 liegt 'siehe Figur 3) .To generate a gate electrode GA of the MOS transistor, msitu-doped polysilicon is deposited to a thickness of approximately 200 nm and etched back. The gate electrode GA extends from a bottom of the depression V to a first depth T1, which is approximately 600 nm below the horizontal surface H of the substrate 1 (see FIG. 3).
Durcn schräge Implantation mit n-dotierenden Ionen unter einem Winkel von ca. 75° bezüglich der horizontalen Flacne H des Substrats 1 werden Teile αer vertikalen Flacnen αes Substrats 1, die nicht durch die Gateelektrode GA bedeckt werden, implantiert. Dadurcn werden im Suostrat 1 weitere Teile der vertikalen Teile der niedrig αotierten Gebiete Nl, N2 erzeugt, die an die vertikalen Flachen αes Substrats 1 angrenzen. Die niedrig dotierten Gebiete Nl, N2 reichen jeweils von der ersten Tiefe Tl bis zu einer zweiten Tiefe T2, αie ca. 200 nm unterhalb αer horizontalen Flache H des Substrats 1 liegt. Die horizontalen Teile der niedrig dotierten Gebiete Nl, N2 reichen jeweils von einer dritten Tiefe T3, die ca. 500 nm unterhalb der horizontalen Flacne H des Substrats 1 liegt, bis zur zweiten Tiefe T2. Die vertikalen Teile der niedrigdotierten Gebiete Nl, N2 reichen jeweils von der er¬ sten Tiefe Tl bis zur zweiten Tiefe T2. Die vertikalen Teile der niedrig dotierten Gebiete Nl, N2 weisen jeweils eine zur vertixalen Flache des Substrats 1, an die sie angrenzen, senkrechte Aomessung auf, die ca. 100 nm betragt.By oblique implantation with n-doping ions at an angle of approximately 75 ° with respect to the horizontal sheet H of the substrate 1, parts of the vertical sheet of the substrate 1 which are not covered by the gate electrode GA are implanted. For this reason, further parts of the vertical parts of the low-eared regions N1, N2 are generated in the Suostrat 1, which adjoin the vertical surfaces of the substrate 1. The low-doped regions N1, N2 each extend from the first depth T1 to a second depth T2, which is approximately 200 nm below the horizontal surface H of the substrate 1. The horizontal parts of the low-doped regions N1, N2 each extend from a third depth T3, which is approximately 500 nm below the horizontal plane H of the substrate 1 lies to the second depth T2. The vertical parts of the low-doped regions Nl, N2 each range from which it ¬ most Tl depth to the second depth T2. The vertical parts of the low-doped regions N1, N2 each have an aomeasure perpendicular to the vertical surface of the substrate 1 to which they adjoin, which is approximately 100 nm.
Zur Erzeugung von isolierenden Strukturen I wird Siliziumm- trid m einer Dicke von ca. 50 nm abgeschieden und ruckge- atzt, bis αie Maske M freigelegt wird (siehe Figur 4) . Die isolierenden Strukturen I reichen von der zweiten Tiefe Tl bis ca. 350 nm oberhalb der horizontalen Flache H des Substrats 1. Die isolierende Struktur I ist auf der Gateelektrode GA angeordnet und grenzt an das Gatedielektrikum GD an.To produce insulating structures I, silicon oxide is deposited to a thickness of approximately 50 nm and etched back until mask M is exposed (see FIG. 4). The insulating structures I range from the second depth T1 to approximately 350 nm above the horizontal surface H of the substrate 1. The insulating structure I is arranged on the gate electrode GA and adjoins the gate dielectric GD.
Durch maskiertes Atzen wird ein ca. 800nm tiefer Isolationsgraben (nicnt dargestellt) erzeugt, der den MOS-Transistor umgibt .Masked etching creates an approximately 800 nm deep isolation trench (not shown) that surrounds the MOS transistor.
Zur Erzeugung einer isolierenden Schicht IS wird S1O2 in einer Dicke von ca. 1000 nm abgeschieden. Dadurch wird der Isolationsgraben mit S1O2 gefüllt.To produce an insulating layer IS, S1O2 is deposited in a thickness of approximately 1000 nm. This fills the isolation trench with S1O2.
Durch masKiertes Atzen wird ein Kontaktloch m der isolieren- den Scnicht IS geöffnet, das bis zur Gateelektrode GA reicht. Dabei wird S1O2 selektiv zu Siliziummtπd geatzt, so daß die isolierende Struktur I nicht angegriffen wird.Masked etching opens a contact hole m in the insulating layer IS, which extends as far as the gate electrode GA. S1O2 is selectively etched to silicon oxide so that the insulating structure I is not attacked.
Zur Erzeugung eines Kontakts K wird AI m einer Dicke von ca. 400 nm abgeschieden und abgetragen, bis die isolierendeTo produce a contact K, Al is deposited in a thickness of approximately 400 nm and removed until the insulating one
Schient IS freigelegt wird. Der Abstand des Kontakts K von den Source-/Dra -Gebιeten S/Dl, S/D2 betragt aufgrund der isolierenden Struktur I ca. 70 nm.Seems to be exposed. The distance of the contact K from the source / Dra regions S / Dl, S / D2 is approximately 70 nm due to the insulating structure I.
Ein Teil des Substrats 1, der zwischen dem ersten Source-A part of the substrate 1 that is between the first source
/Dra -Gebiet S/Dl und dem zweiten Source-/Dra -Gebιet S/D2 angeordnet ist und an die Vertiefung V angrenzt, ist als Kanalgebiet geeignet./ Dra area S / Dl and the second source / Dra area S / D2 is arranged and adjoins the depression V, is suitable as a channel area.
Durch das Verfahren wird ein MOS-Transistor erzeugt, der auf- grund der Vertiefung V bei kleinem Platzbedarf eine große Kanallange aufweist. Aufgrund oer Unterteilung der Source- /Dram-Gebiete S/Dl, S/D2 m die hoch dotierten Gebiete Hl, H2 und die niedrig dotierten Gebiete Nl , N2 ist die Span- nungsfestigkeit des MOS-Transistors besonders groß. Aufgrund der isolierenden Struktur I ist die Spannungsfestigkeit zwischen dem Kontakt K und den Source-/Dram-Gebιeten S/Dl, S/D2 hoch. Der MOS-Transistor ist symmetrisch hinsichtlich der Lagen der Source-/Dram-Gebιete S/Dl, S/D2 bezüglich der Gateelektrode GA.The method produces a MOS transistor which, because of the depression V, has a large channel length with a small space requirement. Because of the subdivision of the source / dram regions S / Dl, S / D2, the highly doped regions Hl, H2 and the low-doped regions Nl, N2, the dielectric strength of the MOS transistor is particularly high. Because of the insulating structure I, the dielectric strength between the contact K and the source / dram areas S / Dl, S / D2 is high. The MOS transistor is symmetrical with respect to the positions of the source / dram areas S / Dl, S / D2 with respect to the gate electrode GA.
Es sind viele Variationen des Ausfuhrungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der beschriebenen Schichten, Gebiete, Vertiefungen, Strukturen und Masken an die jeweiligen Erfordernisse ange- paßt werden. Dasselbe gilt für die Dotierstoffkonzentrationen und für die Wahl der Materialien. Die Source-/Dram-Gebιete S/Dl, S/D2 können statt n-dot ert p-dotiert sein. In diesem Fall ist das Substrat 1 n-dotiert. Die isolierenden Strukturen I Können auch so erzeugt werden, daß statt Aoscheidung von Silizium tπd sofort die isolierende Schicht IS abge- scmeden wird und darin der Kontakt K erzeugt wird. Übrigbleibende Teile der isolierenαen Schicht IS innerhalb der Vertiefung V bilden in oieserr Fall die isolierende Struktur I. Many variations of the exemplary embodiment are conceivable, which are also within the scope of the invention. In this way, dimensions of the layers, areas, depressions, structures and masks described can be adapted to the respective requirements. The same applies to the dopant concentrations and the choice of materials. The source / dram areas S / Dl, S / D2 can be p-doped instead of n-doped. In this case, the substrate 1 is n-doped. The insulating structures I can also be produced in such a way that, instead of separating silicon tπd, the insulating layer IS is immediately molded off and the contact K is generated therein. Remaining parts of the isolating layer IS within the depression V in this case form the insulating structure I.

Claims

Patentansprüche claims
1. MOS-Transistor,1. MOS transistor,
- mit einem ersten Source/Dra -Gebiet (S/Dl) und einem zwei- ten Source/Dram-Gebiet (S/D2), die einem Substrat (1) angeordnet sind, an eine horizontale Flache (H) des Substrats (1) angrenzen und bis zu einer ersten Tiefe (Tl) reichen,- With a first source / dra region (S / Dl) and a second source / dram region (S / D2), which are arranged on a substrate (1), on a horizontal surface (H) of the substrate (1 ) border and reach a first depth (Tl),
- bei dem zwischen dem ersten Source/Dram-Gebiet (S/Dl) und dem zweiten Source/Dram-Gebiet (S/D2) eine Vertiefung (V) im Substrat (1) angeordnet ist, die an das erste Source/Dram-Gebiet (S/Dl) und an das zweite Source/Dram- Gebiet (S/D2) angrenzt und tiefer als die erste Tiefe (Tl^ reicht, - bei dem die Vertiefung (V) seitlich von vertikalen Flachen des Substrats (1) begrenzt wird, die im wesentlichen senkrecht zur horizontalen Flache (H) des Substrats (1) verlaufen und sich von der horizontalen Flache (H) des Substrats (1) bis zu einem Boden der Vertiefung (V) erstrecken, - mit einer Gateelektrode (GA) , die m der Vertiefung (V) angeordnet ist und sich vom Boden der Vertiefung (V) bis im wesentlichen zur ersten Tiefe (Tl) erstreckt,- In which a recess (V) is arranged in the substrate (1) between the first source / dram region (S / Dl) and the second source / dram region (S / D2), which is connected to the first source / dram Area (S / Dl) and adjacent to the second source / dram area (S / D2) and deeper than the first depth (Tl ^ ranges, - in which the recess (V) laterally bounded by vertical surfaces of the substrate (1) which are substantially perpendicular to the horizontal surface (H) of the substrate (1) and extend from the horizontal surface (H) of the substrate (1) to a bottom of the depression (V), - with a gate electrode (GA) which is arranged in the depression (V) and extends from the bottom of the depression (V) to substantially the first depth (T1),
- bei dem die Vertiefung (V) derart mit einem Gatedielektrikum (GD) versehen ist, daß die Gateelektrode (GA) vom Suo- strat (1) getrennt ist,in which the depression (V) is provided with a gate dielectric (GD) in such a way that the gate electrode (GA) is separated from the substrate (1),
- bei dem auf der Gateelektrode (GA) em Kontakt (K) angeord¬- In which on the gate electrode (GA) em contact (K) angeord¬
- bei dem zwischen dem Kontakt (K) und dem ersten Source/Dram-Gebiet (S/Dl) und zwischen dem Kontakt (K) und dem zweiten Source/Dram-Gebiet (S/D2) mindestens eine isolierende Struktur (I) angeordnet ist, die m der Vertiefung (V) angeordnet ist, sich von der Gateelektrode (GA) bis mindestens zur horizontalen Flache (H) des Substrats (1) erstreckt und dicker als das Gatedielektrikum (GD) ist.- In which at least one insulating structure (I) is arranged between the contact (K) and the first source / dram region (S / Dl) and between the contact (K) and the second source / dram region (S / D2) which is arranged in the recess (V), extends from the gate electrode (GA) to at least the horizontal surface (H) of the substrate (1) and is thicker than the gate dielectric (GD).
2. MOS-Transistor nach Anspruch 1, - bei dem das erste Source/Dram-Gebiet (S/Dl) aus einem ersten hoch dotierten Gebiet (Hl) und aus einem ersten niedrig dotierten Gebiet (Nl) besteht,2. MOS transistor according to claim 1, in which the first source / dram region (S / Dl) consists of a first highly doped region (Hl) and a first low-doped region (Nl),
- bei dem das zweite Source/Dram-Gebiet (S/D2) aus einem zweiten hoch dotierten Gebiet (H2) und aus einem zweiten niedrig dotierten Gebiet (N2) besteht,in which the second source / dram region (S / D2) consists of a second highly doped region (H2) and a second low-doped region (N2),
- bei dem sich das erste hoch dotierte Gebiet (Hl) und das zweite hoch dotierte Gebiet (H2) jeweils von einer zweiten Tiefe (T2), die oberhalb der ersten Tiefe (Tl) liegt, bis zur horizontalen Flache (H) des Substrats (1) erstrecken,- In which the first highly doped region (Hl) and the second highly doped region (H2) each from a second depth (T2), which lies above the first depth (Tl), to the horizontal surface (H) of the substrate ( 1) extend
- bei dem sich das erste niedrig dotierte Gebiet (Nl) und das zweite niedrig dotierte Gebiet (N2) jeweils von der ersten Tiefe (Tl) bis zur zweiten Tiefe (T2) erstrecken.- In which the first lightly doped region (Nl) and the second lightly doped region (N2) each extend from the first depth (T1) to the second depth (T2).
3. MOS-Transistor nach Anspruch 2,3. MOS transistor according to claim 2,
- bei dem das erste hoch dotierte Gebiet (Hl) durch das erste niedrig dotierte Gebiet (Nl) vom restlichen Substrat (1) getrennt ist,- in which the first highly doped region (Hl) is separated from the rest of the substrate (1) by the first lightly doped region (Nl),
- bei dem das zweite hoch dotierte Gebiet (H2) durch das zweite niedrig dotierte Gebiet (N2) vom restlichen Substrat (1) getrennt ist.- In which the second highly doped region (H2) is separated from the rest of the substrate (1) by the second low doped region (N2).
4. MOS-Transistor nach Ansprucn 2 oder 3,4. MOS transistor according to Claim 2 or 3,
- cei dem das erste niedrig dotierte Gebiet (Nl) einen verti- Kaien Teil aufweist, der an eine der vertikalen Flacnen des- In which the first low-doped region (Nl) has a vertical part which is connected to one of the vertical surfaces of the
Substrats (1) angrenzt und sich von der ersten Tiefe (Tl) bis zur zweiten Tiefe (T2) erstreckt,Adjacent to the substrate (1) and extending from the first depth (T1) to the second depth (T2),
- bei dem das erste niedrig dotierte Gebiet (Nl) einen noπ- zontalen Teil aufweist, der seitlich an den vertikalen Teil des ersten niedrig dotierte Gebiets (Nl) angrenzt und s ch von einer dritten Tiefe (T3), die zwischen oer ersten Tiefe (Tl) und der zweiten Tiefe 'T2) liegt, bis zur zweiten Tiefe (T2) erstreckt,- in which the first lightly doped region (Nl) has a non-central part which laterally adjoins the vertical part of the first lightly doped region (Nl) and s ch from a third depth (T3) which is between the first depth ( T1) and the second depth 'T2), extends to the second depth (T2),
- bei dem das zweite niedrig dotierte Gebiet (N2) einen ver- tikalen Teil aufweist, der an eine andere der vertikalen- in which the second low-doped region (N2) has a vertical part which is connected to another of the vertical ones
Flachen des Substrats (1) angrenzt und sich von der ersten Tiefe (Tl) bis zur zweiten Tiefe (T2) erstreckt, - bei dem das zweite niedrig dotierte Gebiet (N2) einen hori¬ zontalen Teil aufweist, der seitlich an den vertikalen Teil des zweiten niedrig dotierte Gebiets (N2) angrenzt und sich von der dritten Tiefe (T3) bis zur zweiten Tiefe (T2) er- streckt.Faces of the substrate (1) and extends from the first depth (T1) to the second depth (T2), - wherein the second low doped region (N2) having a hori ¬ zontal part adjacent laterally to the vertical part of the second lightly doped region (N2) and to it by the third depth (T3) to the second depth (T2) - stretches.
5. MOS-Transistor nacn einem der Ansprüche 1 bis 4,5. MOS transistor according to one of claims 1 to 4,
- bei dem der Kontakt (K) Metall enthalt,- where the contact (K) contains metal,
- bei dem die Gateelektrode (GA) aus Polysiliziur. besteht.- in which the gate electrode (GA) made of polysilicon. consists.
6. MOS-Transistor nach einem der Ansprüche 1 bis 5,6. MOS transistor according to one of claims 1 to 5,
- bei dem die isolierende Struktur (I) spacerformig ist,- in which the insulating structure (I) is spacer-shaped,
- bei dem em Abstand des Kontakts (K) zum ersten Source/Dram-Gebiet (S/Dl) gleich einem Abstand des Kontakts (K) zum zweiten Source/Dram-Gebiet (S/D2) ist.- In the em distance of the contact (K) to the first source / dram area (S / Dl) is equal to a distance of the contact (K) to the second source / dram area (S / D2).
7. Verfahren zur Erzeugung eines MOS-Transistors,7. Method for producing a MOS transistor,
- bei dem m einem Substrat (1) eine Vertiefung (V) derart erzeugt wird, daß die Vertiefung (V) seitlich von vertika- len Flachen des Substrats (1) begrenzt wird, die im wesentlichen senkrecht zu einer horizontalen Flache (H) des Substrats (1) verlaufen und sich von der horizontalen Flache (H) des Substrats (1) bis zu einem Boden der Vertiefung (V) erstrecken, - bei dem m dem Substrat (1) e erstes Source/Dram-Gebiet (S/Dl) und em zweites Source/Dram-Gebiet (S/D2) derart erzeugt werden, daß sie an die horizontale Flache (H) des Substrats (1) und an die Vertiefung (V) angrenzen und bis zu einer ersten Tiefe (Tl) reichen, die hoher als der Boden der Vertiefung (V) liegt,- In which a recess (V) is produced in a substrate (1) in such a way that the recess (V) is delimited laterally by vertical surfaces of the substrate (1) which are essentially perpendicular to a horizontal surface (H) of the Substrate (1) and extend from the horizontal surface (H) of the substrate (1) to a bottom of the recess (V), - in which m the substrate (1) e first source / dram region (S / Dl ) and em a second source / dram region (S / D2) are generated such that they adjoin the horizontal surface (H) of the substrate (1) and the recess (V) and extend to a first depth (T1) that is higher than the bottom of the recess (V),
- bei dem e Boden der Vertiefung (V) und die vertikalen Flachen des Substrats (1) mit einem Gatedielektrikum (GD) versehen werden,- At the bottom of the depression (V) and the vertical surfaces of the substrate (1) are provided with a gate dielectric (GD),
- bei dem eine Gateelektrode (GA) m der Vertiefung (V) er- zeugt wird, die sich vom Boden der Vertiefung (V) bis zur ersten Tiefe (Tl) erstreckt, - bei dem auf der Gateelektrode (GA) em Kontakt (K) erzeugt wird,a gate electrode (GA) is produced in the depression (V) and extends from the bottom of the depression (V) to the first depth (T1), in which a contact (K) is produced on the gate electrode (GA),
- bei dem zwischen dem Kontakt (K) und dem ersten Source/Dram-Gebiet (S/Dl) und zwischen dem Kontakt (K) und dem zweiten Source/Dram-Gebiet (S/D2) mindestens eine isolierende Struktur (I) erzeugt wird, die in der Vertiefung (V) angeordnet ist, sich von der Gateelektrode (GA) bis mindestens zur horizontalen Flache (H) des Substrats (1) erstreckt und dicker als das Gatedielektrikum (GD) ist.- In which at least one insulating structure (I) is generated between the contact (K) and the first source / dram region (S / Dl) and between the contact (K) and the second source / dram region (S / D2) which is arranged in the recess (V), extends from the gate electrode (GA) to at least the horizontal surface (H) of the substrate (1) and is thicker than the gate dielectric (GD).
8. Verfahren nacn Anspruch 7,8. The method according to claim 7,
- bei dem em erstes hoch dotiertes Gebiet (Hl) des ersten Source/Dra -Gebiets (S/Dl) und em zweites hoch dotiertes Gebiet (H2) des zweiten Source/Dram-Gebiets (S/D2) erzeugt werden, die sich von einer zweiten Tiefe (T2), die oberhalb der ersten Tiefe (Tl) liegt, bis zur horizontalen Flache (H) des Substrats (1) erstrecken,- In the em first highly doped region (Hl) of the first source / dra region (S / Dl) and em second highly doped region (H2) of the second source / dram region (S / D2) are generated, which differ from a second depth (T2), which lies above the first depth (T1), extends to the horizontal surface (H) of the substrate (1),
- bei dem em erste niedrig dotiertes Gebiet (Nl) des ersten Source/Dram-Gebiets (S/Dl) und e zweites niedrig dotier- tes Gebiet (N2) des zweiten Source/Dram-Gebiets (S/D2) erzeugt werden, die sich von der ersten Tiefe (Tl) bis zur zweiten Tiefe 'T2^ erstrecken.- In which em first low-doped region (Nl) of the first source / dram region (S / Dl) and e second low-doped region (N2) of the second source / dram region (S / D2) are generated, which extend from the first depth (T1) to the second depth 'T2 ^.
9. Verfahren nacn Anspruch 8, - oei dem das erste hoch dotierte Gebiet (Hl) derart erzeugt wird, daß es durch das erste niedrig dotierte Gebiet (Nl^ vom restlicher Substrat (1) getrennt ist,9. The method according to claim 8, - in which the first highly doped region (Hl) is produced such that it is separated from the rest of the substrate (1) by the first low-doped region (Nl ^),
- bei dem das zweite noch dotierte Gebiet (H2) derart erzeugt wird, daß es durch das zweite niedrig dotierte Gebiet (N2) vom restlichen Substrat (1) getrennt ist.- In which the second still doped region (H2) is generated such that it is separated from the rest of the substrate (1) by the second lightly doped region (N2).
10. Verfahren nach Anspruch 8 oder 9,10. The method according to claim 8 or 9,
- bei dem zur Erzeugung eines vertikalen Teils des ersten niedrig dotierten Gebiets (Nl) und eines vertikalen Teils des zweiten niedrig dotierten Gebiets (N2) nach Erzeugung der Gateelektrode (GA) aber vor Erzeugung oer isolierenden Struktur (I) und des Kontakts (K) eine schräge Implantation derart durchgeführt wird, daß durch die Gateelektrode (GA) nicht bedeckte Teile der vertikalen Flachen des Substrats (1) implantiert werden,- In the case of producing a vertical part of the first lightly doped region (Nl) and a vertical part of the second lightly doped region (N2) after producing the gate electrode (GA) but before producing the insulating structure (I) and the contact (K) an oblique implantation is carried out in such a way that parts of the vertical surfaces of the substrate (1) which are not covered are implanted by the gate electrode (GA),
- bei dem das erste niedrig dotierte Gebiet (Nl) so erzeugt wird, daß em horizontaler Teil des ersten niedrig dotierten Gebiets (Nl) seitlich an den vertikalen Teil des ersten niedrig dotierten Gebiets (Nl) angrenzt und sich von einer dritten Tiefe (T3), die zwischen der ersten Tiefe (Tl) und der zweiten Tiefe (T2) liegt, bis zur zweiten Tiefe (T2) erstreckt,- in which the first lightly doped region (Nl) is produced in such a way that a horizontal part of the first lightly doped region (Nl) laterally adjoins the vertical part of the first lightly doped region (Nl) and extends from a third depth (T3) , which lies between the first depth (T1) and the second depth (T2), extends to the second depth (T2),
- bei dem aas zweite niedrig dotierte Gebiet (N2) so erzeugt wird, daß em horizontaler Teil des zweiten niedrig dotierten Gebiets (N2) seitlich an den vertikalen Teil des zweiten niedrig dotierten Gebiets (N2^ angrenzt und sich von der dritten Tiefe (T3) bis zur zweiten Tiefe (T2) erstreckt .- In the case of which the second lightly doped region (N2) is produced in such a way that a horizontal part of the second lightly doped region (N2) laterally adjoins the vertical part of the second lightly doped region (N2 ^ and from the third depth (T3) extends to the second depth (T2).
11. Verfahren nach einem der Ansprucne 7 bis 10,11. The method according to one of claims 7 to 10,
- bei dem der Kontakt (K) mindestens teilweise aus Metall er- zeugt wird,in which the contact (K) is at least partially made of metal,
- bei dem die Gateelektrode (GA) aus Polysilizium erzeugt wird.- In which the gate electrode (GA) is produced from polysilicon.
12. Verfahren nach einem der Ansprüche 7 bis 11, - bei dem nach Erzeugung der Gateelektrode (GA) eine isolierende Schicht (IS) erzeugt wird, die die Vertiefung (V) füllt,12. The method according to any one of claims 7 to 11, - in which after generation of the gate electrode (GA), an insulating layer (IS) is produced which fills the depression (V),
- bei dem durch maskiertes Atzen em Kontaktloch m der isolierenden Schicht (IS) geöffnet wird, die bis zur Gateelek- trode (GA) reicht,- in which a contact hole m of the insulating layer (IS) is opened by masked etching, which extends to the gate electrode (GA),
- bei dem im Kontaktloch der Kontakt (K) erzeugt wird.- The contact (K) is generated in the contact hole.
13. Verfahren nach Anspruch 12,13. The method according to claim 12,
- bei dem übrigbleibende Teile der isolierenden Schicht der Vertiefung die isolierende Struktur bildet.- In the remaining parts of the insulating layer of the recess forms the insulating structure.
14. Verfahren nach einem der Ansprüche 7 bis 13, - bei dem nach Erzeugung der Gateelektrode (GA) isolierendes Material abgeschieden und ruckgeatzt wird, so daß die isolierende Struktur (I) in Form eines Spacers erzeugt wird,14. The method according to any one of claims 7 to 13, in which insulating material is deposited and back-etched after generation of the gate electrode (GA), so that the insulating structure (I) is produced in the form of a spacer,
- bei dem der Kontakt (K) nach der isolierenden Struktur (I) erzeugt wird. - In which the contact (K) is produced after the insulating structure (I).
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