WO1999049653A1

WO1999049653A1 - Survolteur et systeme utilisant ce survolteur

Info

Publication number: WO1999049653A1
Application number: PCT/JP1998/001229
Authority: WO
Inventors: Masahiko Ishihara; Makoto Furihata; Masayuki Horie
Original assignee: Hitachi,Ltd.
Priority date: 1998-03-23
Filing date: 1998-03-23
Publication date: 1999-09-30

Description

明紬増幅出力回路およびそれを用いた技術分野

この発明は、増幅出力回路およびそれを用いたシステムに関し、主として電池動作させられるカメラ一体型 VTR (ビデオ .テープ' レコ一ダ）、デジ夕ルスチルカメラ等のような映像機器に用いられる映像信号出力回路に利用して有効な技術に関するものである。背景技術

VTR等の映像機器（映像システム）においては、輝度信号とカラ一信号を分けて出力するという S端子出力方式と、輝度信号とカラ一信号とを合成した複合映像信号の形態で出力するいわゆるコンポジット出力方式があり、そのいずれの方式においても、その出力回路には 75Ω夕一ミネーシヨンを介してテレビジョン受像機等のような表示装置のビデォ入力端子に接続される。

上記コンポジット出力方式の場合、輝度信号レベルが出力端子解放時に 2Vpp (peak to peak)、 75 Ω短絡時 1 Vp pと規定されている。上記 S端子出力方式では、輝度信号出力レベルが端子解放時に 2 Vp P、 75Ω短絡時に 1 Vppと規定され、カラー信号出力レベルは端子解放時に 0. 57 1 Vpp, 75 Ω短絡時に 0. 286 Vppと規定されている。

このような規格を満した映像信号出力回路として、第 1 4図に示したようなデジ夕ルスチルカメラがある。このデジタルスチルカメラでは、 CCD (電荷移送素子）から出力された光電変換信号をシステム LS I で信号処理して映像信号を形成し、それをェミッタフォロワ出カトランジスタを介して、結合容量と 7 5 Ωの抵抗からなる夕一ミネ一シヨンを介してビデオ出力端子に出力させるものである。このビデオ出力端子は、ビデオケ一ブルを介してテレビジョン受像機 TVのヒデォ入力端子に接続される。

上記映像信号出力回路では、動作周波数は少なくとも 5 MH zまでの帯域が必要であり、かつ直線性がよくて 7 5 Ωという重い負荷（テレビジョン受像機のビデオ入力端子の負荷抵抗）を駆動できなければならない。この場合、エミッタフロォヮ出力トランジスタのエミッタ電圧（最大出力電圧）は、上記のように 2 V p pであり、所望の直線性を得るためにエミッタ電流の増減によってトランジスタのベース，エミッタ間電圧 VBEが変動しないようにする必要がある。このため、 6 Vのバッテリ一で動作させる場合には、 D C— D Cコンバ一夕で 9 Vの電圧を形成して上記エミッタフォロワ出力トランジスタのコレクタに供給される動作電圧とし、ェミッタ抵抗を極力定電流源に近づけるよう抵抗にかかる電位差を大きくするものである。また、 7 5 Ωという負荷をドライブするためには、輝度信号、コンネポジット信号が 1 V p pであることからェミッタ電流は、 1 3 . 7 mA ( 1 VZ 7 5 Ω) 以上、通常はバイアス電流を含めて 2 0 mA程度を出力できるようにするものである。したがつて、この 7 5 Ωの負荷をドライブするェミッタフォロワ出力回路での消費電力だけでも 1 8 O mW ( 9 V X 2 0 mA) にもなつてしまう。したがって、従来の力メラー体型 V T Rやデジ夕ルスチルカメラでは、上記のような大きな消費電力を必要とする映像出力回路によって電池寿命を短くしたり、あるいは大きな電流容量の大型のバッテリーを必要とするという問題を有する。

本願発明者にぉレ、ては、動作電圧をそのまま出力させることができる CMOSインバ一タ回路による増幅出力回路を検討した。 CMOSインバー夕回路を増幅回路として用いる例として、特開平 1一 1 1 75 1 1 号公報がある。この公報では、 PLL回路の入力回路に CMOSインバ一夕回路を用レ、て入出力間に帰還抵抗を付加するものである。しかしながら、このような CMOSインバー夕回路を用いた入力回路では、上記映像信号の出力動作に求められるような直線性を得ることは到底期待できない。そこで、本願発明者においては、 CMOSインバー夕回路を複数個縦列接続して利得を大きくしておいて、負帰還をかけることにより直線性の改善を図ることを検討したが、 CMOSインバー夕回路を縦列接続して帰還をかけると、 CMOSインバー夕回路における入力容量によって特定の周波数信号に対して 1 80° の位相シフトが生じて発振が起こり、到底増幅出力回路として機能し得ないことが判明した。

したがって、この発明は、良好な直線性を維持しつつ、所望の出力電流を得るとともに消費電流を大幅に低減させた増幅出力回路を提供することを目的としている。この発明は、良好な直線性を維持しつつ、所望の出力電流を得るとともに低電圧での動作を可能にした増幅出力回路を提供することを他の目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。発明の開示

本発明は、バイポーラ型トランジス夕で構成された入力回路により P チャンネル型 MOSFETと Nチャンネル型 MOSFETからなる CM 〇S出力回路を駆動し、その CMOS出力信号を上記入力回路に帰還させる負帰還回路を設けて負帰還増幅動作を行わせ、上記 CMO S出力回路から出力信号を得るようにする。図面の簡単な説明

第 1図は、この発明に係る増幅出力回路を映像信号出力回路に適用した場合の一実施例を示す回路図であり、

第 2図は、第 1図に示した増幅出力回路の入出力伝達特性図であり、第 3図は、この発明に係る増幅出力回路を映像信号出力回路に適用した場合の他の一実施例を示す回路図であり、

第 4図は、この発明に係る増幅出力回路を映像信号出力回路に適用した場合の他の一実施例を示す回路図であり、

第 5図は、この発明に係る増幅出力回路を映像信号出力回路に適用した場合の他の一実施例を示す回路図であり、

第 6図は、第 5図に示した増幅出力回路の入出力伝達特性図であり、第 7図は、この発明に係る増幅出力回路を映像信号出力回路に適用した場合の他の一実施例を示す回路図であり、

第 8図は、この発明に係る増幅出力回路を映像信号出力回路に適用した場合の他の一実施例を示す回路図であり、

第 9図は、この発明に係る増幅出力回路の入力信号電流を形成する D Z A変換回路の一例を示す回路図であり、

第 1 0図は、この発明に係る映像信号信号出力回路が搭載されたデジ夕ルスチルカメラの一実施例を示すブロック図であり、

第 1 1図は、この発明に係る映像信号信号出力回路が搭載されたデジ夕ルスチルカメラの他の一実施例を示すブロック図であり、

第 1 2図は、この発明に係る映像信号信号出力回路が搭載されたカメラー体型 V T Rの一実施例を示すプロック図であり、

第 1 3図は、この発明に係る増幅出力回路を半導体集積回路装置に搭載した場合の一実施例を示す概略素子断面図であり、第 1 4図は、従来のデジタルスチルカメラの一例を示すブロック図でめる。発明を実施するための最良の形態

この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。

第 1図には、この発明に係る増幅出力を映像信号出力回路に適用した場合の一実施例を示す回路図が示されている。この実施例の映像信号出力回路は、バイポーラ型トランジスタで構成された入力回路 1と、 CM OSインバ一夕回路からなる CMOS出力回路 2と、この CMOS出力回路 2の出力信号をビデオ出力端子に伝える 75Ωのターミネーシヨン 3から構成される。

上記入力回路 1は、入力段回路と駆動段回路からなる正相増幅回路により構成される。映像入力信号 V i nは、入力抵抗 R4を通して入力段回路を構成する PNPトランジスタ T 1のベースに供給される。このトランジス夕 T 1のエミッ夕と電源電圧 VCCとの間には、特に制限されないが、ェミッタ抵抗 R 1が設けられる。上記トランジスタ T 1のコレク夕と回路の接地電位 GNDとの間には、負荷抵抗 R 2が設けられる。これにより、上記トランジスタ T 1は、反転増幅回路としての動作を行い、コレクタ出力信号を駆動段を構成する反転増幅回路を構成する NP Nトランジスタ T2のベースに供給される。上記トランジスタ T2のェミッタは、回路の接地電位に接続され、コレクタと電源電圧 VCCとの間には、負荷抵抗 R 3が設けられる。そして、このトランジスタ T 2のコレクタ出力信号は、次に説明する CM〇 S出力回路 2を構成する CM OSインバー夕回路の駆動信号として用いられる。上記のように入力回路 1は、反転増幅回路からなる入力段回路と駆動段回路を縦列接続することにより正相増幅回路としての動作を行う。

上記 CMOS出力回路 2は、 Pチャンネル型 MOSFETQ 1と Nチヤンネル型 M 0SFETQ2の直列回路から構成され、共通接続されたゲートに上記トランジスタ T2で形成された駆動信号が供給される。 M OSFETQ 1のソースと、基板（チャンネル）とは電源電圧 VCCに接続される。 MOSFETQ 2のソースと基板（チャンネル）とは回路の接地電位 GNDに接続される。そして、共通接続された MOSFET Q 1と Q 2のドレインから出力される出力信号は、夕一ミネーシヨン 3 を通して出力端子に接続される。また、上記 CMOS出力回路 2の出力信号は、帰還抵抗 R 5を通して上記入力回路 1の入力であるトランジス夕 T 1のベースに負帰還されて、負帰還増幅動作を行う。

ターミネーシヨン 3は、実装基板上に搭載されたカップリング（直流阻止）用のコンデンサとインピーダンスマッチング用の抵抗（ほぼ 75 Ω) の直列回路から構成される。出力端子は、ビデオケーブルを介してテレビジョン受像機 TV等の表示装置のビデオ入力端子に接続される。上記入力回路 1での駆動信号により CMOSインバー夕回路からなる CMOS出力回路 2を駆動し、その出力信号を抵抗 R 5により入力回路 1の人力に負帰還をかけている。したがって、この負帰還増幅回路は反転増幅回路として動作し、その利得 Gは上記 3段の反転増幅回路での総合利得（オープン利得）が十分大きいので、次式（1) より求めることできる。

G^-R 5/R 4 (1) 上記式（ 1 ) より入出力伝達特性は上記抵抗比— R 5 ZR 4に対応した良好な直線性を実現することができる。

この実施例回路では、上記 CMOSインバー夕回路を CMOS出力回路として用いているので、その最大の出力信号レベルを電源電圧 VC C 付近までまで大きくすることができる。したがって、上記入力回路 1に供給される入力信号 V i nが上記コンポジット出力方式での複合映像信号の場合には、前記のように出力端子解放時に 2 V p p、 7 5 Ω短絡時 1 V p pを出力させ、上記入力信号 V i nが上記 S端子出力方式での輝度信号の場合には、出力端子解放時に 2 V p p、 7 5 Ω短絡時に 1 V p Pを出力させるようにするために必要な電源電圧 V C Cは、上記 2 V近くまで低くてよいことが判る。

上記入力抵抗 R 4と負帰還抵抗 R 5との抵抗比 R 5 /R 4で上記利得 Gが近似できるようにするための条件として、上記オーブン利得が十分大きいことが必要である力かかるオープン利得を大きくするために設けられた入力回路 1がバイポーラ型トランジスタを用いて構成されている。このようなバイポーラ型トランジスタを用いた場合には、等価回路的には入力回路 1が抵抗として見えるために、約 5 MH zの帯域までの映像信号に対して、前記のように C MO Sインバー夕回路を縦列接続してオープン利得を確保した場合のような各段の入力容量が原因となる位相シフトによる発振動作を生じなくすることができる。

第 2図には、上記第 1図の増幅出力回路を 3 Vの電源電圧 V C Cで動作させた場合の入出力特性図が示されている。この入出力特性図に示すように、反転増幅特性となり、ほぼ回路の接地電位 0 Vから電源電圧 V C Cの範囲で良好な直線性の入出力特性、つまり上記抵抗比— R 5 ZR 4に対応した入出力伝達特性を実現することができる。したがって、本回路を映像信号出力回路として用い、前記のように出力端子解放時に 2 V p p、 7 5 Ω短絡時 1 V p pを出力させることが十分可能であることが判る。

前記同様に 7 5 Ωという負荷をドライブするために、輝度信号ゃコンネポジット信号が 1 V p pであることから信号成分として 1 3 . 7 mA 必要であるが、上記のように電源電圧 V C Cが 3 Vと低くなつており、消費電力は 3 V x 1 3. 7 mA = 4 1 . 1 mWと小さくなる。仮にバイァス電流を含めて 2 0 m A程度を出力させるようにしたとしても上記 C MO S出力回路での消費電力は 6 O mW ( 3 V x 2 O mA) に大幅に低減できる。

なお、上記入力回路 1でも電流消費が行われるが、入力回路 1では前記のようにオーブン利得をかせぐためのものであり、電流駆動能力は必要ないから上記のような C M〇 S出力回路 2での消費電流 2 0 m Aに比ベて無視できる程度に小さくできるものである。

第 3図には、この発明に係る増幅出力を映像信号出力回路に適用した場合の他の一実施例を示す回路図が示されている。この実施例では、電流形態での入力電流信号 I i nが前記入力段トランジスタ T 1のコレク夕に供給される。他の構成は、前記第 1図の実施例と同様である。近年、映像信号処理回路においては、デジタル処理による低電源電圧化が進み、 3 V〜3 . 3 Vの電源電圧での信号処理を行い、最終段のデジタル信号をデジタル Zアナ Dグ（D/A) 変換回路によって電流出力とする場合が多くなつている。

第 3図の実施例回路では、上記 DZA変換回路で形成された電流出力信号を電圧信号に変換するまでもなく、そのまま上記映像信号出力回路の入力信号 I i nとして用いるようにすることができる。このように映像信号出力回路に対して電流信号での入力を可能とすることにより、電流出力形式の映像信号、例えば上記 DZA変換回路による出力信号の 7 5 Ω出力回路も実現可能となる。

第 4図には、この発明に係る増幅出力を映像信号出力回路に適用した場合の他の一実施例を示す回路図が示されている。この実施例は、上記第 3図の実施例の変形例であり、電流形態での入力電流信号 I i nが前記入力段トランジスタ T 1のコレクタに代えてエミッ夕に供給される。他の構成は、前記第 3図の実施例と同様である。

上記電流出力の DZA変換回路においては、その出力端子の電圧は固定されていることが望ましい。この点においても、上記第 4図の実施例回路のように、エミッ夕入力の場合はその条件を満たしており、有効な構成となるものである。

第 5図には、この発明に係る増幅出力を映像信号出力回路に適用した場合の他の一実施例を示す回路図が示されている。この実施例は、入力回路がェミッ夕接地の反転増幅回路 1段で構成される。この反転増幅回路は、 ΝΡΝトランジスタ Τ3と、そのエミッ夕と接地電位 GNDとの間に設けられたエミッ夕抵抗 R 7、そのコレクタと電源電圧 VCCとの間に設けられた負荷抵抗 R 6から構成され、ベースに入力電圧信号 V i nが供給され、コレクタ出力が CMOS出力回路を構成する Pチャンネル型 MOSFETQ 1と Nチャンネル型 MOSFETQ2の共通接続されたゲートに伝えられる。したがって、入力回路と CMOS出力回路とにより正相増幅動作を行うものとなるので、上記トランジスタ T 3のェミッ夕にエミッタ抵抗 R 7を設けて、エミッ夕に帰還抵抗 R 8を通して負帰還信号を供給するものである。

本回路では、ェミッタ接地増幅回路は、ベースから供給される入力電圧信号 V i nに対しては反転増幅動作を行うが、エミッ夕から入力される帰還信号に対しては正相増幅動作を行う。すなわち、 NPNトランジスタ T 3のべ一ス電位が上昇すると、このエミッタ接地増幅回路が反転増幅回路として動作するためにコレクタ電圧は低下する。このコレクタ出力信号が CMOS出力回路の入力に伝えられ、 CMOS出力信号は上昇する。この CMOS出力信号の電位の上昇は抵抗 R 8を介してェミツ夕電位を上昇させるものであり、上記入力電圧信号 Vi nの上昇に対して負帰還をかけることとなる。この実施例回路での利得 Gは、次式（2 ) より求めることができる。

(R 8 +R 7) /R 7 (2) 第 6図には、上記第 5図の増幅出力回路を 3 Vの電源電圧 V C Cで動作させた場合の入出力特性図が示されている。この入出力特性図に示すように、正相増幅特性となり、電源電圧 VCC側でコレクタ負荷抵抗 R 6に流れる直流電流成分での電圧ロスがみられるが、ほぼ回路の接地電位 0 Vから電源電圧 V C C近傍までまでの範囲で良好な直線性のよい入出力特性、つまり上記抵抗比（R 8 + R 7) /R 7に対応した入出力伝達特性を実現することができる。したがって、前記同様に本回路を映像信号出力回路として用い、出力端子解放時に 2Vpp、 75Ω短絡時 1 Vppを出力させることは十分可能であることが判る。

第 7図には、この発明に係る増幅出力を映像信号出力回路に適用した場合の他の一実施例を示す回路図が示されている。この実施例では、電流形態での入力電流信号 I i nが前記第 5図の実施例の増幅トランジス夕 T 3のエミッ夕に供給され、増幅トランジスタ T 3のべ一スには固定のバイアス電圧 VBが印加される。他の構成は、前記第 5図の実施例と同様である。

増幅トランジスタ T 3が能動状態のとき、 CMOS出力回路の出力信号が抵抗 R 8、トランジスタ T8のベース、コレクタを通して入力ゲ一ト（<21と<32のゲ一卜）に帰還される。このため、 CMOS出力回路の出力直流成分は 1 00%CMOS出力回路の入力に負帰還される。このため、 CMOS出力回路の入力ゲートの直流電位は、電源電圧 VCC の中点電圧 VCC/ 2に落ち着く。つまり、トランジスタ T3のコレクタ電位は一定になる。

トランジスタ T 3のエミッ夕電位は、ベースに固定のバイアス電圧 V Bが印加されているので V B— VBE( トランジスタ T 3のベース，エミッ夕間電圧）になる。したがって、入力電流信号 I i nが零のときには、帰還抵抗 R 8に出力側から入力側に向けて電流が流れるように回路定数が決められる。

入力電流信号 I i nが入力されると、抵抗 R 6と抵抗 R 7に流れる電流は、上記の固定電圧により制限されるので、入力信号電流 I i nを帰還抵抗 R 8が吸収することとなる。つまり、抵抗 R 8を流れる電流が入力電流信号 I i n分減り、出力電圧が低下する。この出力電圧の低下により、帰還量が減り抵抗 R 7に流れる電流が減少して抵抗 R 6に流れる電流も減少する。このとき、 R 7く R 6に設定されているので、帰還信号が増幅されて上記 CMO S出力回路の入力ゲートに伝えられる。第 8図には、この発明に係る増幅出力を映像信号出力回路に適用した場合の他の一実施例を示す回路図が示されている。この実施例では、電流形態での入力電流信号 I i nが前記第 5図の実施例の増幅トランジス夕 T 3のェミッタに代えてコレクタに供給される。他の構成及び増幅動作は、前記第 7図の実施例と同様である。

これら第 7図と第 8図の実施例回路では、前記第 3図又は第 4図と同様に D / A変換回路で形成された電流出力信号を電圧信号に変換するまでもなく、そのまま上記映像信号出力回路の入力信号 I i nとして用いるようにすることができる。このように映像信号出力回路に対して電流信号での入力を可能とすることにより、電流出力形式の映像信号、例えば上記 DZA変換回路による出力信号の 7 5 Ω出力回路も実現可能となるものである。

第 9図には、上記映像信号出力回路の入力電流信号を形成する D/A 変換回路の一例を説明するための回路図が示されている。

定電流（ I 0 ) セル群は、代表としてソースに電源電圧 V C Cが供給され、ゲートに後述する基準電圧発生部で形成された定電圧が印加された定電流源を構成する Pチャンネル型の MOSFETQ4と、出力選択部を構成する Pチャンネル型のスィツチ MOSFETQ 5及び Nチャンネル型のスィツチ MOSFETQ 6から構成される。上記 Pチャンネル型 MOSFETQ 5は、上記定電流源 MOS F ETQ 4と出力端子 ZO UTとの間にソース，ドレイン経路が接続され、上記 Nチャンネル型 M 0 S F E T Q 4は、上記定電流源 M OSFETQ2と出力端子 0 U Tとの間にソース，ドレイン経路が接続される。これにより、定電流源 MO SFETQ4で形成された定電流〗 0は、入力信号により相補的にスィツチ制御される MOSFETQ 5又は Q 6を通して出力端子 ZOUT又は OUTに供給される。

特に制限されないが、 10ビットからなるデジタル信号のうちの上位 6ビットに対応したデジタル信号を 63通りにデコードして形成され、かかる 63通りのデコ一ド信号に対応して上記定電流 I 0が形成される。他の残り 62個のカレントミラ一MOS群も上記同様な MOSFET Q 4〜Q 6と同様な構成にされる。

つまり、 10ビットからなる入力信号 D 0〜D 9のうち、上位 6ビットに対応したディジタル信号 D 4〜D 9の 00〜0のような最小値から 1 1… 1のような最大値までの入力信号に対応して 0〜63 I 0の電流が上記スィツチ MOSFETQ 6等を通して出力端子 OUTに流れるようにされる。

同図では省略されているが、 I oZ2、 I o/4, I o/8及び I o /1 6の各定電流を MOSFETのサイズ比で形成し、下位 4ビッ卜のディジ夕ル信号 D 3〜D 0に対応して上記スィツチ MO S F E T Q 6に対応したスィッチ MOSFETにより出力端子に供給し、上記のような定電流 I 0による階段状のステップを更に 1 6段階に分解して 1 024 通りのアナ口グ電流が形成される。映像信号出力回路の出力電圧の最大値が 1 Vなら、約 1 mVの分解能の映像信号を得るようにすることができる。このような出力電流は、前記第 3図、第 4図あるいは第 7図、第 8図に示したような実施例回路の入力信号として直接利用することができる。

この実施例では、出力電圧の最大値（フルスケール電圧）を所望の電圧に精度よく設定できるようにするため、次のような基準電圧発生回路が用いられる。上記定電流源 MOSFETQ4と同じ構造の定電流源 M OS FETQ 3のソースとゲートと、上記定電流源 MOSFETQ 4等のソースとゲートにそれぞれ共通に接続する。上記 MOSFETQ 3のドレインと回路の接地電位との間には、基準抵抗 Rref を接続する。この基準抵抗 Rref は、出力端子に電圧変換用の抵抗を接続する場合、その抵抗値に対して、上記定電流源 M OSFETQ4等のカレントミラー MOS群の数に対応した倍数の抵抗値を持つようにされる。

上記基準抵抗 Rref で発生した電圧は、上記のように Pチャンネル型 MOSFE Tで定電流源を構成した場合には、差動増幅回路 0 P Aと M OSFETQ 3との間で負帰還回路を構成するようにするため、差動増幅回路 0 P Aの非反転入力に供給される。上記差動増幅回路〇 P Aの反転入力には、出力電圧の最大値に対応した基準電圧 Vref が供給される。これにより、 1\〇8?£丁(33に流れる電流1 oは、上記基準抵抗 R ref で発生する電圧降下が上記基準電圧 Vref と一致するように MOS FETQ 3のゲート電圧を制御する。例えば、 Vref >Rref x I oなら差動増幅回路〇P Aの出力電圧は低くなり、 MOSFETQ 1のつ一ス，ゲート間電圧を大きくして上記定電流 I 0を増加させ、 Vref <R ref x I oなら差動増幅回路〇 P Aの出力電圧は高くなり、 MOSFE TQ 1のソース，ゲート間電圧を小さくして上記定電流 I 0を減少させ、 Vref =Rref x I oになるように制御するものである。

カレントミラ一 MOS群の定電流 M OSFETQ4等にも、上記 M 0 SFETQ 3と同じ定電流 I 0が流れ、それが 63個設けられて全ての定電流が出力端子 OUTに流れると、負荷抵抗で発生する出力電圧は、その 63倍となり、フルスケール時の出力電圧を、上記基準電圧 Vref に等しくすることができる。

第 1 0図には、この発明に係る映像信号出力回路を用いたデジ夕ルスチルカメラの一実施例のブロック図が示されている。同図においては、電気信号に関する部分のみが示され、スィツチ等のメカニカルな機構は省略されている。

レンズを通して入力された被写体の光学像は、 C C Dによつて電気信号に変換され、ビデオ信号処理回路により RGB (赤緑青）電気信号から輝度信号とカラ一信号を生成し、 AZD変換してデジ夕ル信号として出力される。このデジタル信号は、デ一夕圧縮伸長回路 J PEGによりデータ量が圧縮されてメモリカードに記録される。メモリカードから読み出された信号は、上記デー夕圧縮伸長回路 J P E Gによりデータ伸長され、ビデオ信号処理回路によりデジタル/アナログ変換され、前記実施例にて説明したような映像信号出力回路を通してビデオ出力端子から出力される。

映像信号出力回路は、前記のようなコンポジット出力方式のときには

1回路が設けられ、いわゆる S端子出力方式では輝度信号とカラ一信号に対応した 2回路が設けられる。

特に制限されないが、 6 Vのようなバッテリ一電圧が電源として用いられ、 DC— DCコンバータによって 3. 3Vに変換されて、上記のようなビデオ信号処理、デ一夕圧縮伸長回路 JPEG、及び映像信号出力回路の動作電圧とされる。このような内部回路の低電圧化によって、電池寿命を長くすることができる。あるいは、電流容量の小さな小型軽量の電池を用いることができる。

第 1 1図には、この発明に係る映像信号出力回路を用いたデジ夕ルスチルカメラの他の一実施例のプロック図が示されている。この実施例では、電池電圧と内部回路の動作電圧のいっそうの低電圧化が進められている。 DC— DCコンパ一夕によって 3 Vの電池電圧が 2 Vに変換されて、上記のようなビデオ信号処理、データ圧縮伸長回路 J PEG等のデジタル回路に供給され、 DC— DCコンバータによって形成された 3 V が上記映像信号出力回路の動作電圧とされる。この DC— DCコンパ一夕は、電池電圧力肖耗よって 3 V以下に低下したときに、その電圧変換機能によって上記映像信号出力回路の動作電圧を 3 Vに維持するものでめる。

第 1 2図には、この発明に係る映像信号出力回路を用いた一体型 VT Rの一実施例のブロック図が示されている。固体撮像素子 C C Dにより光電変換された画像信号は、相関二重サンプリング回路 CDS及び自動ゲイン制御回路 AG Cを通して、半導体集積回路装置 LS Iで構成されたデジタル信号処理プロセッサ DSPに取り込まれる。この信号処理プ口セッサ DSPでは、入力部に設けられた ADC (アナログ /デジタル変換回路）でアナログ信号をデジタル信号に変換し、デジタル信号処理により画質制御や記録用の Y (輝度）信号、 C (色）信号を形成する。デジタル信号処理は、ラインメモリ、マトリックス回路、輝度処理、色処理及びエンコーダによって行われ、 DAC (デジタル/アナログ変換回路）によってアナログ信号に変換された上記 Y (輝度）信号と、 C ( 色）信号とを形成する。

上記 DSPには、デジタルインタフェースが設けられ、電子ズームコントロ一ル部から供給される拡大されたデジ夕ル画像信号を出力させる o 電子ズ一厶コントロール部には、ラインメモリやメモリコント一ル及びズームコントロールが設けられており、上記デジタルインタフェースを通して取り込まれた画像信号をレ、つたんラインメモリに取り込み、そのうちの拡大したい部分を取り出して上記デジ夕ルイン夕フェースを通して DSPに送って上記拡大画像に対応した信号を出力させる。上記 C CDは、センサ駆動システムによって駆動信号が供給される。マイクロコンピュータは、上記センサ駆動システム及び電子ズームコントロールを制御する制御信号を形成する。

上記 D A Cの出力部には、前記のような入力信号電流によつて動作する映像信号出力回路が設けられ、前記のような S端子出力方式の輝度信号（Y信号）とカラ一信号（C信号）とが出力される。前記のようにコンポジット出力方式のときには、エンコーダの後段に合成信号を形成するためのデジタル処理が行われ、 1つの D ACから合成映像信号が出力され、その出力部に設けられる映像信号出力回路を通して出力される。このようなカメラ一体型 VTRにおいても、上記デジタル処理処理回路及び映像信号出力回路を前記のように 3 V程度の低電圧で動作させることができ、電池寿命を長くすることができる。あるいは、電流容量の小さな小型軽量の電池を用いることができる。

第 1 3図には、この発明に係る増幅出力回路を半導体集積回路装置に搭載した場合の一実施例の概略素子断面図が示されている。特に制限されないが、 P型基板上に NPNトランジスタと PMOS (Pチャンネル型 MOSFET) とを形成する部分には、 N+型の埋込層が形成され、 NMOS (Nチャンネル型 MOSFET) を形成する部分には P+型の埋込層が形成される。なお、上記 NPNトランジスタと PMOSが形成される N+型の埋込層は、素子分離用の P+型の埋込層によって電気的な分離が行われている。上記埋込層上には、素子形成領域としてのェピタキシャル層が形成さされる。上記 PMOSが形成されるェピタキシャル層は、 Nゥヱルとされて、そこに P+型のソース Sとドレイン Dが形成され、かかるソース Sとドレイン Dを間の半導体表面上にゲート絶縁膜を介してゲート電極 Gが形成される。上記 NMOSが形成されるェピタキシャル層は、 Pゥヱルとされて、そこに N+型のソース Sとドレイン Dが形成され、かかるソース Sとドレイン Dを間の半導体表面上にゲート絶縁膜を介してゲ一ト電極 Gが形成される。

NPNトランジスタが形成されるェピタキシャル層は、上記 PMOS と同様に Nゥヱルとされ、そこにベース Bを構成する P型半導体領域、かかる P型半導体領域にはェミッタ Eを構成する N型半導体領域が形成される。上記 N型ゥエル及び N+型埋込層は、ォ一ミックコンタクト用の N+型領域とともにコレクタ Cを構成する。

同図では、省略されているが、 PNPトランジスタを構成する場合には、上記 NMOSと同様な Pゥエルに N型のベース領域を形成し、このベース領域に P型のェミッタを形成し、 Pゥヱル及び P+型埋込層をコレクタとし、ォーミックコンタクト用の P+型領域により半導体表面にコレクタ電極を取り出すようにする。

このようにすることにより、 1つの半導体基板上にバイポーラ型トランジス夕及び CMOS回路を構成する Nチャンネル型 MOSFETと P チャンネル型 MOSFETとを形成することができる。したがって、この発明に係る増幅出力回路を 1つの半導体集積回路で形成すること、及び前記 D S P L S Iのようなデジタル信号処理回路に内蔵させることができるものとなる。

上記の実施例から得られる作用効果は、下記の通りである。

( 1 ) バイポーラ型トランジスタで構成された入力回路で Pチャンネル型 MOSFETと Nチャンネル型 MOSFETからなる CMOS出力回路を駆動し、上記 CMOS出力回路の出力信号を上記入力回路に帰還させる負帰還回路を設けて増幅出力回路を構成することことにより、発振動作を防止して良好な直線性を持つ入出力特性を実現しつつ、上記 C MOS出力回路による電源電圧レベルまでの出力動作によって、所望の出力電流を得るとともに消費電流を大幅に低減させることができるという効果が得られる。

(2) 上記入力回路の入力端子に映像信号を供給し、上記出力回路の出力信号をカツプリングコンデンサと 75 Ωの抵抗からなる夕一ミネ一シヨンを介して出力端子に伝えるようにすることにより、消費電流を大幅に低減させた映像出力回路の実現によって、電池駆動れる映像機器におけるノくッテリ一の長寿命化あるいはバッテリーの小型軽量化が実現できるという効果が得られる。

(3) 上記入力回路として、入力電圧信号が入力抵抗を介してベースに供給され、コレクタに負荷抵抗が設けられた第 1導電型の第 1の増幅トランジスタと、上記第 1の増幅トランジスタのコレクタ出力信号がベ —スに供給され、コレクタに負荷抵抗が設けられた第 2の増幅トランジス夕とで構成し、上記第 2の増幅トランジスタのコレクタ出力により上記 CMOS出力回路を駆動し、上記 CMOS出力回路の出力信号を帰還抵抗を介して上記第 1の増幅トランジスタのベースに帰還することにより、高域周波数までの増幅動作にぉレ、て不所望な発振動作を防止ししつつ、上記入力抵抗と帰還抵抗の抵抗比に対応した良好な直線性の入出力伝達特性を実現できるという効果が得られる。

(4) 上記入力回路として、バイアス電圧が入力抵抗を介してベースに供給され、コレクタに負荷抵抗が設けられた第 1導電型の第 1の増幅トランジスタと、上記第 1の増幅トランジスタのコレクタ出力信号がベースに供給され、コレクタに負荷抵抗が設けられた第 2の増幅トランジス夕とで構成し、上記第 2の増幅トランジスタのコレクタ出力により C MO S出力回路を駆動し、上記 C MO S出力回路の出力信号を帰還抵抗を介して上記第 1の増幅トランジス夕のベースに帰還し、上記第 1の増幅トランジスタのコレクタに入力電流信号を供給することにより、高域周波数までの増幅動作において不所望な発振動作を防止ししつつ、上記入力抵抗と帰還抵抗の抵抗比に対応した良好な直線性の入出力伝達特性を得ることができるという効果が得られる。

( 5 ) 上記第 1の増幅トランジスタのコレクタに供給される入力電流信号として、デジタル/アナログ変換回路で形成されたアナログ電流信号を用いることにより、デジ夕ル /ァナ口グ変換回路の出力部での電流電圧変換回路を省略できるから回路の簡素化が可能になるという効果が得られる。

( 6 ) 上記入力回路として、バイアス電圧が入力抵抗を介してべ一スに供給され、コレクタに負荷抵抗が設けられた第 1導電型の第 1の増幅トランジスタと、上記第 1の増幅トランジスタのコレクタ出力信号がベースに供給され、コレクタに負荷抵抗が設けられた第 2の増幅トランジス夕とで構成し、上記第 2の増幅トランジスタのコレクタ出力により C MO S出力回路を駆動し、上記 C MO S出力回路の出力信号を帰還抵抗を介して上記第 1の増幅トランジスタのベースに帰還し、上記第 1の増幅トランジスタのエミッ夕に入力電流信号を供給することにより、高域周波数までの増幅動作にぉレ、て不所望な発振動作を防止ししつつ、上記入力抵抗と帰還抵抗の抵抗比に対応した良好な直線性の入出力伝達特性を得ることができるという効果が得られる。

( 7 ) 上記第 1の増幅トランジスタのエミッ夕に供給される入力電流信号として、デジタル/アナ口グ変換回路で形成されたアナ口グ電流信号を用いることにより、デジ夕ルアナ口グ変換回路の出力部での電流電圧変換回路を省略できるから回路の簡素化が可能になるとともに、ェミッタ電圧によってデジ夕ル Zァナ口グ電流出力端子を固定電位化することができるという効果が得られる。

( 8 ) 上記入力回路として、入力電圧信号がベースに供給され、コレクタに負荷抵抗が設けられ、ェミッタにエミッ夕抵抗が設けられた増幅トランジス夕で構成し、かかる増幅トランジス夕のコレクタ出力により C MO S出力回路を駆動し、上記 C MO S出力回路の出力信号を帰還抵抗を介して上記増幅トランジスタのェミッタに帰還させることにより、入力回路の簡素化を図りつつ、高域周波数までの増幅動作において不所望な発振動作を防止ししつつ、上記エミッタ抵抗と帰還抵抗の抵抗値に対応した良好な直線性の入出力伝達特性を得ることができるという効果が得られる。

( 9 ) 上記入力回路として、バイアス電圧がベースに供給され、コレクタに負荷抵抗が設けられ、ェミツ夕にエミッタ抵抗が設けられた増幅トランジスタで構成し、かかる増幅トランジスタのコレクタ出力により上記 C MO S出力回路を駆動し、上記 C MO S出力回路の出力信号を帰還抵抗を介して上記増幅トランジスタのエミッ夕に帰還し、上記増幅トランジス夕のエミッ夕に入力電流信号を供給することにより、入力回路の簡素化を図りつつ、高域周波数までの増幅動作において不所望な発振動作を防止ししつつ、上記エミッタ抵抗と帰還抵抗の抵抗値に対応した良好な直線性の入出力伝達特性を得ることができるという効果が得られる。

(10) 上記増幅トランジスタのエミッ夕に供給される入力電流信号として、デジタル/アナログ変換回路で形成されたアナログ電流信号を用いることにより、デジタル /ァナ口グ変換回路の出力部での電流電圧変換回路を省略できるから回路の簡素化が可能になるとともに、ェミッタ電圧によってデジ夕ル zァナ口グ電流出力端子を固定電位化することができるという効果が得られる。

(11) 上記入力回路として、バイアス電圧がベースに供給され、コレクタに負荷抵抗が設けられ、ェミッタにエミッ夕抵抗が設けられた増幅トランジスタで構成し、かかる増幅トランジスタのコレクタ出力により上記 CMO S出力回路を駆動し、上記 C MO S出力回路の出力信号を帰還抵抗を介して上記増幅トランジスタのェミッタに帰還し、上記増幅トランジス夕のコレクタに入力電流信号を供給することにより、入力回路の簡素化を図りつつ、高域周波数までの増幅動作において不所望な発振動作を防止ししつつ、上記エミッタ抵抗と帰還抵抗の抵抗値に対応した良好な直線性の入出力伝達特性を得ることができるという効果が得られる。

(12) 上記増幅トランジスタのコレクタに供給される入力電流信号として、デジタル/アナログ変換回路で形成されたアナログ電流信号を用いることにより、デジ夕ル Zァナ口グ変換回路の出力部での電流電圧変換回路を省略できるから回路の簡素化を実現できるという効果が得られる。

(13) 上記入力回路及び CMO S出力回路を電池電圧に基づいて形成された約 3 V以下の動作電圧により動作させることにより、 C MO S出力回路での消費電力の低減によつて電池の長寿命化あるいは電池の小型軽量化が可能になるという効果が得られる。

(14) 上記増幅出力回路を電池駆動される映像機器の映像出力回路に用いることにより、かかる映像機器での電池動作時間を長く、あるいは小型軽量化を実現できるという効果が得られる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもなレ、。バイポーラ型トランジス夕を用いた入力回路は、オープン利得を大きくするものであれば何であつてもよい。この発明に係る増幅出力回路を構成する各回路素子は、前記第 1 3図に示したように半導体集積回路で構成するもの他、それぞれの回路素子を単体のトランジスタあるいは MO S F E Tにより構成するもの、あるいは入力回路を構成するトランジスタ回路と CMO S出力回路を構成する MO S F E Tとをそれぞれ 1チップの I Cにより構成して組み合わせるもの等種々の実施形態を採ることができる。デジタル信号処理による映像機器の映像信号出力回路として用いる場合、入力電圧信号又は入力電流信号を形成する DZA変換回路の構成は、種々の実施形態を採ることができるものである。産業上の利用可能性

以上のように、この発明は、低電圧により大きな負荷駆動能力を有する映像信号出力回路等のような増幅出力回路およびそれを用いたシステムに広く利用できる。

Claims

請求の範囲

1. 入力端子に映像信号が供給され、バイポーラ型トランジスタで構成された入力回路と、

上記入力回路の出力信号がゲ一トに供給された Pチャンネル型 MOS ?£丁と1^チャンネル型1^03?£丁からなり、共通接続されたドレインから出力信号を送出させる CMOS出力回路と、

上記 CMOS出力回路の出力信号を上記入力回路に帰還させる負帰還回路と、

実装基板上に搭載されたカツプリングコンデサと 75Ωの抵抗とからなり、上記 CMO S出力回路の出力信号を出力端子に伝える夕一ミネーシヨンとを具備することを特徴とする増幅出力回路。

2. 上記入力回路は、

映像電圧信号が入力抵抗を介してベースに供給され、コレクタに負荷抵抗が設けられた第 1導電型の第 1の増幅トランジス夕と、上記第 1の増幅トランジスタのコレクタ出力信号がベースに供給され、コレクタに負荷抵抗が設けられた第 2の増幅トランジスタからなり、

上記第 2の増幅トランジスタのコレクタは上記 CMOS出力回路を構成する Pチヤンネル型 MO SFETと Nチャンネル型 M〇 S F E Tのゲートに接続され、

上記 CMOS出力回路の出力信号は帰還抵抗を介して上記第 1の増幅トランジス夕のベースに帰還されるものであることを特徴とする請求の範囲第 1項記載の増幅出力回路。

3. 上記入力回路は、

バイアス電圧が入力抵抗を介してベースに供給され、コレクタに負荷抵抗が設けられた第 1導電型の第 1の増幅トランジスタと、上記第 1の増幅トランジスタのコレクタ出力信号がベ一スに供給され、コレクタに負荷抵抗が設けられた第 2の増幅トランジスタからなり、

上記第 2の増幅トランジスタのコレクタは上記 CMOS出力回路をゲートに接続され、

上記 CMOS出力回路の出力信号は帰還抵抗を介して上記第 1の増幅トランジスタのベースに帰還され、

上記第 1の増幅トランジスタのコレクタに映像電流信号が供給されるものであることを特徴とする請求の範囲第 1項記載の増幅出力回路。

4. 上記第 1の増幅トランジスタのコレクタに供給される映像電流信号は、デジタルノアナログ変換回路で形成されたアナログ電流信号であることを特徴とする請求の範囲第 3項記載の増幅出力回路。

5. 上記入力回路は、

バイアス電圧が入力抵抗を介してベースに供給され、コレクタに負荷抵抗が設けら、ェミッタにエミッ夕抵抗が設けられた第 1導電型の第 1の増幅トランジスタと、

上記第 1の増幅トランジスタのコレクタ出力信号がベースに供給され、コレクタに負荷抵抗が設けられた第 2の第 2の増幅トランジス夕からなり、

上記第 2の増幅トランジスタのコレクタは上記 C MO S出力回路を構成する Pチャンネル型 MOSFETと Nチャンネル型 MOSFETのゲートに接続され、

上記 CMOS出力回路の出力信号は帰還抵抗を介して上記第 1の増幅トランジスタのベースに帰還され、上記第 1の増幅トランジスタのェミッタに映像電流信号が供給されるものであることを特徴とする請求の範囲第 1項記載の増幅出力回路。

6 . 上記第 1の増幅トランジスタのエミッ夕に供給される入力電流信号は、デジタル Zアナ口グ変換回路で形成されたアナ口グ電流信号であることを特徴とする請求の範囲第 5項記載の増幅出力回路。

7 . 上記入力回路は、

映像電圧信号がベースに供給され、コレクタに負荷抵抗が設けられ、エミッ夕にエミッ夕抵抗が設けられた増幅トランジスタで構成され、かかる増幅トランジスタのコレクタが上記 C MO S出力回路を構成トに接続され、

上記 C MO S出力回路の出力信号は帰還抵抗を介して上記増幅トランジス夕のェミッ夕に帰還されるものであることを特徴とする請求の範囲第 1項記載の増幅出力回路。

8 . 上記入力回路は、

バイアス電圧がベースに供給され、コレクタに負荷抵抗が設けられ、エミッ夕にエミッ夕抵抗が設けられた増幅トランジスタで構成され、かかる増幅トランジスタのコレクタが上記 C MO S出力回路を構成卜に接続され、

上記 C MO S出力回路の出力信号は帰還抵抗を介して上記増幅トランジス夕のエミッ夕に帰還され、

上記増幅トランジスタのェミッタに映像電流信号が供給されるものであることを特徴とする請求の範囲第 1項記載の増幅出力回路。

9 . 上記増幅トランジスタのェミッタに供給される入力電流信号は、デ

'ログ変換回路で形成されたアナ πグ電流信号であることを特徴とする請求の範囲第 8項記載の増幅出力回路。

10. 上記入力回路は、

くィァス電圧がベースに供給され、コレクタに負荷抵抗が設けられ、エミッ夕にエミッ夕抵抗が設けられた増幅トランジスタで構成され、かかる増幅トランジスタのコレクタが上記 CMOS出力回路を構成する Pチャンネル型 MOSFETと Nチャンネル型 MOSFETのゲ一トに接続され、

上記 CM〇 S出力回路の出力信号は帰還抵抗を介して上記増幅トランジス夕のェミッタに帰還され、

上記増幅トランジスタのコレクタに映像電流信号が供給されるものであることを特徴とする請求の範囲第 1項記載の増幅出力回路。

11. 上増幅トランジスタのコレクタに供給される映像電流信号は、デジタル Zアナログ変換回路で形成されたアナログ電流信号であることを特徵とする請求の範囲第 10項記載の増幅出力回路。

12. 上記入力回路及び CMOS出力回路は、電池電圧に基づいて形成された約 3 V以下の動作電圧により動作させられるものであることを特徴とする請求の範囲第 1項記載の増幅出力回路。

13. 上記増幅出力回路は、電池駆動される映像機器の映像出力回路に用レ、られるものであることを特徴とする請求の範囲第 12項記載の増幅出力回路。

14. 映像信号を形成する信号処理回路と、

上記信号処理回路で形成された映像信号が入力端子に供給され、ィポーラ型トランジスタで構成された入力回路と、

上記入力回路の出力信号がゲー卜に供給された Pチャンネル型 M〇S FETと Nチャンネル型 MOSFETからなり、共通接続されたドレインから出力信号を送出させる CMOS出力回路と、上記 C M O S出力回路の出力信号を上記入力回路に帰還させる負帰還回路とを備えてなる映像増幅出力回路と、

上記映像増幅出力回路の出力信号を出力端子に伝える力ップリングコンデンサと 7 5 Ωの抵抗からなるターミネーシヨンとを備えてなることを特徴とするシステム。

15. 上記システムは、電池駆動されるカメラ一体型 V T Rであることを特徴とする請求の範囲第 14項記載のシステム。

16. 上記システムは、電池駆動されるデジ夕ルスチルカメラであることを特徴とする請求の範囲第 14項記載のシステム。