WO1998037633A1 - Data processing system - Google Patents

Description

明 細 書 デ一夕処理システム 技術分野

本発明は、命令を実行する半導体集積回路とその半導体集積回路によ つてアクセスされる半導体集積回路とを配線基板に実装して成るデー 夕処理システムに係り、そのデータ処理システムにおけるデ一夕処理性 能をバスアクセスの高速化の観点から改善する技術に関するものであ る。 例えば本発明は、 P C (Personal Computer) ボードにおけるバス ネックの改善によるデ一夕処理性能の向上に適用して有効な技術に関 するものである。 背景技術

P Cボードにはマイクロプロセッサを中心にメモリやイン夕フエ一 スコントローラ等の周辺 L S I (Large Scale Integrated Circuits) が配線基板に実装されている。マイク口プロセッサは配線基板上のバス を介してそれら周辺 L S Iをアクセス若しくは制御する。

ここで、 P Cボード上のマイクロプロセッサは、 実行すべき命令を外 部からフヱツチし、フヱッチした命令を解読した結果に従って演算を行 い、 オペランドフヱツチのために外部メモリをアクセスする。 したがつ て、 マイクロプロセッサによるデータ処理速度を向上させるには、 内部 の演算速度の高速化、外部に対するアクセス速度の高速化が不可欠であ る。 このため、 マイクロプロセッサの動作周波数は近年益々高くされる 傾向にある。 そして、 半導体集積回路における回路素子の微細化並びに 半導体集積回路の低電圧動作などの技術によって、マイクロプロセッサ の動作速度は高速化の一途をたどっている。

これに対し、バスには比較的大きな配線抵抗や寄生容量があるから、 バス上でのデ一夕転送はマイクロプロセッサほど高速化されていない のが実状である。

こうした事情の下で、半導体集積回路の入出力ィン夕フェースの信号 レベルを小振幅とすることが行われている。 例えば G T L (Gunning Transceiver Logic) 、 C T T (Center Tapped Termination) は信号振 幅が 1 V程度の電圧にされる。 この GT L, CT Tレベルは、 CMO S (Complimentary Metal -Oxide-Semi conductor) で回路を構成すること を前提としている。これまでの小振幅ィン夕フェースの標準である E C L (Emitter Coupled Logic) と同様に、 電源電圧よりも低い電圧に配 線を終端する。ィン夕フェース回路の出力駆動電流が終端抵抗を流れる ことによって生ずる電圧降下で 1 V程度の信号振幅を得ることができ る。バスを構成する配線の特性ィンピーダンスに合わせて終端すること により信号の反射を防ぎ、 高速のデータ転送を可能にするものである。 上記の CMO S回路における小振幅ィン夕フエ一スについて記載さ れた文献の例としては日経エレク トロニクス（株式会社日経 P B社発行 1992.6.8 no.556号） の第 1 3 3頁〜第 1 3 9頁がある。

特開平 6— 2 1 6 7 5 1号公報には、 E C Lレベルと互換を持つ CM ◦ S集積回路装置に関する技術が記載されている。 すなわち、 E C Lレ ベルに対応した負の動作電圧を基準に CMO S回路の動作電圧に対応 した正の動作電圧との 2電源を用い、 Pチャンネル型の差動増幅回路と Nチャンネル型の差動増幅回路とにより E C Lレベルの入力信号を順 次増幅してそれを CM 0 Sバッファに供給して CMO Sレベルに変換 し、 また、 オープンドレインの出力 M0 S F E Tにより E C Lレベルの 出力信号を形成するものである。 E C L信号レベルを CMO S信号レべ ルに変換する技術について記載された文献としてその他に特開平 5— 2 0 6 8 3 5号公報、 及び特開昭 6 2— 1 9 4 7 3 2号公報がある。 本発明者は演算部に E C L回路を用いて演算速度を格段に高速化し たマイクロプロセッサを検討し、このマイクロプロセッサを用いて P C ボードのようなデータ処理システムを構成するとき周辺回路とマイク 口プロセッサとのィン夕フェースについて検討した。これによればバス 上でのィン夕フェース信号の信号振幅は小さいほど信号伝達を高速化 することができる。例えば、 E C L信号レベルを用いて C M O S周辺回 路とィン夕フエ一スすることについて検討した。 この場合、 周辺回路は 前記従来技術のような E C L信号レベルと C M O S信号レベルの変換 回路を備えることになる。 しかしながら、 E C Lの信号振幅は通常 0 . 7 V程度であり、 C M O S信号振幅は 3 . 3 V又は 5 Vのような電源電 圧レベルとされ、 双方の信号レベル差は比較的大きいから、 レベル変換 を完了させるには無視し得ない長い時間を要する。 このため、 バス上で の信号振幅が小さくても、レベル変換に要する時間によってマイクロプ 口セッサによる周辺回路のアクセス若しくは制御動作は遅れることが 予想される。 さらに、 P Cボードの配線基板上で E C L信号レベルのバ スを引き廻した場合には、 その信号振幅が極めて小さいことから、 クロ ス トークによるノイズ対策や電源ノイズ対策を厳重に施さなければ、 P Cボ一ドの信頼性が著しく低下してしまう。 P Cボ一ドはメインフレ一 ムのような比較的高価なシステムに用いられるものではなく、パ一ソナ ルコンピュータやワークステ一ション等の比較的安価なシステムに採 用されるものであるから、そのようなノィズ対策は P Cボードのコス ト を著しく増大させてしまうことが予想される。

また、 E C L信号レベルと C M 0 S信号レベルの変換回路を備えた C

M〇 S集積回路は、 E C L信号レベルで外部ィン夕フヱ一スを行うから、 前述のようにその実装基板上で厳重なノィズ対策を施すことが前提に なり、 それ故に、 そのような外部ィン夕フェース仕様を持ち汎用利用を 目的として提供されている C M O S集積回路の種類は多くないと予想 され、 P Cボードを構成するための周辺 L S Iを専用 L S Iとして新た に開発しなければならない事態も多分に予想される。

本発明の目的は、命令を実行する半導体集積回路とその半導体集積回 路によってアクセスされる半導体集積回路とを配線基板に実装したデ 一夕処理システムにおけるデータ処理性能をバスアクセスの高速化の 観点から改善する技術を提供することにある。

本発明の別の目的は、 E C L回路を含むマイクロプロセッサの高速デ 一夕処理能力を外部バス上での信号伝達の高速化という点から支援で きると共に、ノィズ対策や周辺 L S Iの調達という点でコス 卜の上昇を 抑えることができる P Cボードのようなデータ処理システムを提供す ることにある。

本発明の前記ならびにその他の目的と新規な特徴は本明細書の以下 の記述から明らかにされるであろう。 発明の開示

本発明に係るデ一夕処理システムは、内部信号振幅として第 1の信号 振幅を持つ単数または複数個の第 1の半導体集積回路と、命令を実行す るための演算部の内部信号振幅として前記第 1の信号振幅よりも振幅 の小さな第 2の信号振幅を持ち前記第 1の半導体集積回路を前記バス を介してアクセスする第 2の半導体集積回路とを、配線基板に実装して 構成される。前記第 1の半導体集積回路は、 前記第 1の信号振幅を持つ 内部信号を第 1の信号振幅よりも小さく第 2の信号振幅よりも大きな 第 3の信号振幅に変換して前記バスに出力し、 また、 前記バスから供給 される前記第 3の振幅を持つ信号を第 1の信号振幅に変換して内部に 取り込む第 1の振幅変換回路を有し、 前記第 2の半導体集積回路は、 前 記第 2の信号振幅を持つ内部信号を前記第 3の信号振幅に変換して前 記バスに出力し、 また、 前記バスから供給される第 3の信号振幅を持つ 信号を前記第 2の信号振幅に変換して内部に取り込む第 2の振幅変換 回路を有する。

例えば、前記第 1の半導体集積回路は C M O S回路を含む周辺回路で あり、前記第 2の半導体集積回路は E C L回路を演算部に含むマイクロ プロセッサである。 このとき、 前記第 1の信号振幅は C M O S回路の信 号振幅であり、 第 2の信号振幅は E C L回路の信号振幅である。前記第 3の信号振幅は例えば G T Lィン夕フェースの信号振幅である。

上記した手段によれば、 バス上に伝達される第 3の信号振幅は、 C M 0 S信号レベルのような第 1の信号振幅よりも小さく、 E C L信号レべ ルのような第 2の信号振幅よりも大きな中間の信号振幅である。これに より、第 1及び第 2の振幅変換回路の夫々における振幅変換若しくはレ ベル変換動作は、 E C L信号レベルと C M O S信号レベルを直接変換す る場合に比べて短時間で済む。 そして、 バス上に伝達される信号は E C L信号よりも耐ノイズ性が高くなる。 これにより、 E C L回路を演算部 に含むマイクロプロセッサの高速データ処理能力を外部バス上での信 号伝達の高速化という点から支援できると共に、ノィズ対策や周辺 L S Iの調達という点でコス トの上昇を抑えることができる。 さらに、 中間 振幅としての第 3の信号振幅を用いたバス上での信号伝達速度は E C L信号レベルの場合に比べて遅いが、遅い分だけ消費電力が少なくなる ₍ また、 C M O Sレベル信号に比べると信号振幅が小さいからこの観点に よれば消費電力が少なくなる。前記第 3の信号振幅とマイクロプロセッ サゃ周辺回路の出力動作周波数との関係にもよるが、バス上でのデ一夕 伝送によって消費される電力を小さくすることが可能になる。

前記バスは終端抵抗を介して終端電源に結合され、前記第 1及び第 2 の振幅変換回路は前記終端電源を動作電源とする。 E C L回路はソース フォロア出力回路を有し、通常そのソースフォロア回路の動作電源を前 記終端電源とする。 したがって、 終端電源を振幅変換回路の動作電源と すれば、振幅変換回路のために新たな電源回路を P Cボードに追加する 必要はない。

別の観点の発明によれば、上記振幅変換回路は半導体集積回路にオン チップされていなくてもよい。 即ち、 データ処理システムは、 信号振幅 を E C Lレベルとする E C L回路を演算部に含むマイクロプロセッサ と、信号振幅を C M 0 Sレベルとする C M O S回路を含み前記マイク口 プロセッサによってアクセスされる周辺回路と、前記マイクロプロセッ ザと前記周辺回路とを電気的に接続するためのバスと、を配線基板に含 む。 そして、 前記周辺回路から出力される C M O Sレベルの信号振幅を 前記 C M O Sレベルの信号振幅よりも小さく E C Lレベルの信号振幅 よりも大きな信号振幅に変換して前記バスに出力し、 また、 前記バスか ら供給される信号振幅を C M O Sレベルの信号振幅に変換して前記周 辺回路に供給する第 1の振幅変換回路と、前記マイクロプロセッサとバ スとの間に、前記マイク口プロセッサが出力する前記 E C Lレベルの信 号振幅を前記 C M O Sレベルの信号振幅よりも小さく E C Lレベルの 信号振幅よりも大きな信号振幅に変換して前記バスに出力し、 また、 前 記バスから供給される信号振幅を E C Lレベルの信号振幅に変換して 前記マイク口プロセッサに供給する第 2の振幅変換回路と有する。 図面の簡単な説明

第 1図は本発明に係るデ一夕処理システムの一実施例を示すプロッ ク図である。

第 2図は第 1図のデータ処理システムにおいて用いられる信号振幅 の一例を示す説明図である。

第 3図は第 1図のデ一夕処理システムの詳細な一例を示すプロック 図である。

第 4図は第 1図のデ一夕処理システムの詳細な別の例を示すプロッ ク図である。

第 5図はデータ処理システムに含まれるマイク口プロセッサの振幅 変換回路の一例を示す回路図である。

第 6図はマイクロプロセッサの演算部に含まれる E C L回路の一例 を示す回路図である。

第 7図は第 6図の E C L回路によって構成されたフルァダ一の論理 回路図である。

第 8図はデータ処理システムに含まれる周辺回路用の振幅変換回路 の一例を示す回路図である。

第 9図は" Spec int. 95"による整数演算処理能力を指標としたデ一夕 処理能力について示した説明図である。

第 1 0図は振幅変換回路に G T Lを採用しこれをマイクロプロセッ ザの外部に配置した別の例を示す回路図である。

第 1 1図は振幅変換回路に H S T Lを用いた別の例を示す回路図で ある。

第 1 2図は振幅変換回路に L V— T T Lを用いた別の例を示す回路 図である。 発明を実施するための最良の形態

第 1図には本発明の一実施例に係る P cボードが示される。 P Cボ一 ド 1は、 バス 2等を構成する配線が表面に形成された配線基板 3に、 マ イク口プロセッサ 4及び代表的に一つ図示された周辺回路 5が実装さ れている。マイクロプロセッサ 4及び周辺回路 5はそれぞれ半導体集積 回路化され、夫々の外部端子が前記バス 2の対応信号線に結合されてい る。特に図示はしないが、 配線基板 3の上には電源回路やその他の回路 が配置されている。

マイクロプロセッサ 4は、 実行すべき命令を外部からフェッチし、 フ ェッチした命令を解読した結果に従って演算を行い、オペランドフェツ チゃオペラン ドのライ トバック等のために外部バスサイクルを起動し たりする。第 1図において 40で示されるものは算術論理演算器（AL U)などを含む演算部であり、 演算部 40は E CL回路によって構成さ れる。第 1図では命令フェツチための論理手段やレジスタなどの回路は 図示を省略してある。 それら論理手段やレジスタ回路は、 E C L回路で 構成することも可能であり、或いは E C L回路と同一の動作電源を用い た CMO S回路によって構成することも可能である。マイクロプロセヅ サ 4が後者の E C L— CMO S集積回路として構成される場合、 CM〇 S回路部分と E C L回路部分との間での信号の受け渡しは、図示を省略 する内部信号のレベル変換回路を介して行われる。

前記周辺回路 5は、入出力チャネルやメモリなどの周辺機能を実現す る周辺回路部 50を含み、 それは CMO S回路によって構成される。 前記マイクロプロセッサ 4に含まれる E C L回路の E C L信号レべ ルの信号振幅は例えば第 2図に示されるように 0. 7 Vとされる。 これ に対して周辺回路 5を構成する CMO S回路における CMO S信号レ ベルの信号振幅は例えば 3. 3 V (電源電圧 3. 3 V) とされる。 前記 E C L信号レベルで与えられた情報と CMO S信号レベルで与 えられた情報とをバス 2を介して双方向に伝送可能にするために、周辺 回路 5は第 1の振幅変換回路 5 1を有し、マイクロプロセッサ 4は第 2 の振幅変換回路 4 1を有する。第 1の及び第 2の振幅変換回路 4 1 , 5 1がバス 2との間でやり取りする信号は、前記 C M O Sレベルの信号振 幅よりも小さく前記 E C Lレベルの信号振幅よりも大きな信号振幅（以 下単に中振幅とも称する） とされる。 中振幅は例えば第 2図に例示され るように、 所謂 G T Lインタフエースの信号振幅である 1 . 2 Vを採用 することができる。 特に制限されないが、 第 2図の例では、 中振幅の 1 - 2 Vは、 E C L回路におけるエミッ夕フォロア出力回路の動作電源電圧 V T Tもしくは伝送線の終端電圧 V T Tである 2 Vを基準に示してあ る。

前記第 1の振幅変換回路 5 1は、周辺回路部 5 0から出力される前記 C M O Sレベルの信号振幅 （単に C M O S振幅とも称する） を前記 C M 〇 S振幅よりも小さく前記 E C Lレベルの信号振幅（単に E C L振幅と も称する）よりも大きな前記中振幅の信号に変換して前記バス 2に出力 し、 また、 前記バス 2から供給される中振幅の信号を C M O S振幅に変 換して周辺回路部 5 0に供給する。 5 2は第 1の振幅変換回路 5 1をバ ス 2に接続する外部入出力端子を総称する。

前記マイクロプロセッサ 4は、前記 E C L振幅を前記中信号振幅の信 号に変換して前記バス 2に出力し、 また、 前記バス 2から供給される中 振幅の信号を E C L振幅の信号に変換して演算部 4 0に供給する。第 1 図の例では第 2の振幅変換回路は演算部 4 0に直接接続されているよ うに図示されているが、 これは単なる一例であり、 バスィン夕フヱ一ス 回路等を介することを妨げるものではなく、内部回路に接続されること を意図している。 4 2で示されるものは第 2の振幅変換回路 4 1をバス 2に接続する外部入出力端子を総称する。

第 3図には P Cボ一ドの更に詳細な一例が示される。第 3図には夫々 半導体集積回路化された周辺回路として、 RAM ( Random Access Memory) 5 A、 S CS I (Small Computer System Interface) 制御回 路 5 B、 プリン夕イン夕フェース （若しくはパラレルイン夕フェース） 制御回路 5 C、 表示制御回路 5 D及び R OM (Read Only Memory) 5 E がバス 2を共有して配線基板に実装されている。前記夫々の周辺回路 5 A〜 5 Eはバス 2とのィン夕フヱ一ス部分に前記第 1の振幅変換回路 5 1が設けられている。

第 3図に示されたマイクロプロセッサ 4は、演算部として算術論理演 算器 40 A、 積和演算ュニヅ ト 40B及びシフ夕 40 Cを有し、 更に、 命令フェッチ制御及び命令デコーダ 43、 プログラムカウンタ （PC) 44、 汎用レジス夕回路 45、 バスコントロ一ラとしてのロード 'ス ト ァロジック 46を備える。 48 A〜48 Cは内部バスである。前記プロ グラムカウンタ 44は次に実行すべき命令ァドレスを保有し、この命令 アドレスにしたがってロードス トアロジック 46を介して S C S I制 御回路 5 Bに接続された補助記憶装置若しくは RAM 5 Aなどをァク セスし、アクセスした命令を前記命令フェツチ制御及び命令デコーダ 4 3にフヱツチして解読する。 その解読結果にしたがって、 算術論理演算 器 40 Aや積和演算ュニッ ト 40 Bによる演算処理が制御され、また、 演算に必要なオペラン ドが口一ドス トァロジック 46を介して RAM 5 Aから読み込まれ、或いは演算結果がロードス トァロジック 46を介 して RAM5Aに書き込まれたりする。

第 3図の例に従えば、内部バス 48 A〜48 Cは E C L振幅で信号を 伝達する。 ロードストアロジック 46は、 外部に出力するデ一夕を第 2 の振幅変換回路 41で中振幅の信号に変換して出力し、 また、 バス 2か ら供給される中振幅の信号を E C L振幅に変換して内部バス 48 A〜 48 Cの何れかに供給する。前記第 1の振幅変換回路 5 1 A〜 5 1 Eは 第 1図で説明した第 1の振幅変換回路 5 1と同じである。

第 4図には P Cボードの更に詳細な別の例が示される。第 4図示され る例は、中振幅の信号レベルに応ずる電圧を動作電源とする回路がバス 上に介在された例を示す。

第 4図に示される P Cボードは、ビッ ト数ゃデータ転送速度などが相 違された複数のバス 2 A〜2 Cを有し、マイクロプロセヅサ 4が接続さ れた C P U (Central Processing Unit) バス 2 Aとその他のメモリバ ス 2 B及び P C I (Peripheral Component Interconnect) バス 2 Cと の橋渡しを行うシステムコントローラ 6が設けられている。前記 C P U バス 2 Aにはマイクロプロセッサ 4、そして周辺回路の一つとして S R AM (Static Random Access Memory) から成る 2次キャッシュメモリ 5 Fが設けられている。 メモリバス 2 Bには ED ODRAM (Extended Data Out Dynamic RAM) 等の高速 D RAM 5 Gなどの周辺回路が結合さ れている。 P C Iバス 2 Cにはグラフィ ックァクセラレ一夕 5 Hなどの 周辺回路が結合されている。

マイクロプロセッサ 4は前記第 2の振幅変換回路 4 1を介して C P Uバス 2 Aに結合されている。前記 2次キヤヅシュメモリ 5 F、 ED O DRAM 5 G及びグラフィ ックァクセラレー夕 5 Hはそれそれ CMO S半導体集積回路とされ、 前記第 1の振幅変換回路 5 1 F, 5 1 G， 5 1 Hを介して対応されるメモリバス 2 B又は P C Iバス 2 Cに接続さ れている。 したがって、 前記バス 2 A~ 2 Cに伝達される信号振幅は前 記中振幅とされる。そのようなバス 2 A〜 2 Cの間の橋渡しを制御する 前記システムコントローラ 6は、中振幅の信号レベルに応ずる電圧を動 作電源とする CMO S回路とされる。

第 5図には第 2の振幅変換回路 4 1の詳細な一例が示されている。こ の説明では、 CMO S回路から構成される周辺回路 5 J〜5 Kの動作電 源は接地電圧 GNDに対して例えば 3. 3Vとする。 また、 マイクロブ 口セッサ 4の動作電源は、 特に制限されないが正電源とされ、 接地電圧 GNDに対して 3. 3Vと、 2. 0Vとする。 3. 3Vは電源電圧 VC Cの一例とされる。 2. 0 Vは終端電圧 VT Tの一例とされる。 電圧 V TTは、 ECL回路のエミッ夕フォロア出力回路の動作電源、 前記第 2 の振幅変換回路 41の動作電源、及びバス 2の信号線 2 iの終端電圧と して利用されている。前記 P Cボードはマイクロプロセッサ 4及び周辺 回路 5のための図示を省略する電源回路を有し、この電源回路が前記電 源電圧 VC C及び終端電圧 VT Tなどを生成する。 尚、 図において ηチ ヤンネル型 MO Sトランジス夕は、基体ゲートに矢印が付された ρチヤ ンネル型 MO Sトランジスタと区別されている。

第 5図においてマイクロプロセッサ 4の内部回路 49は第 2の振幅 変換回路 41以外の回路を便宜的に総称する。第 5図には内部回路 49 の一部を構成する E C L回路が示されている。代表的に図示された出力 用の E C L回路は、 抵抗 R 1 , R 2、 η ρ ηバイポーラ トランジスタ Β Τ 1 , Β Τ 2及び電流源トランジスタ Β Τ 3とによって構成された電流 スィツチ回路と、抵抗 R 3及び np ηバイポーラ トランジスタ Β Τ 4か ら成るエミッ夕フォロア出力回路によって構成される。電流スィツチ回 路 49 Αの動作電源は VCC、エミッタフォロア回路 49 Bの動作電源 は VT Tとされる。 VRE F eは基準電位である。 VC Sはバイアス電 圧である。 この E C L回路は、 基準電位 VR E F eに対する トランジス 夕 B T 1のベース入力レベルの高低に応じてエミ ッタフォロア回路 4 9 Bの出力が決定され、 例えばその出力信号は、 電圧 VT Tに対してそ の約半分のレベルを閾値として 0. 7 Vの信号振幅を有する。

前記第 2の振幅変換回路 4 1において信号出力用のドライバ回路 4

1 Aはオープンドレインの nチャンネル型 MO Sトランジスタ MT 1 のスィ ツチ動作によって論理出力を形成する。 pチャンネル型 M〇 Sト ランジス夕 MT 2と nチャンネル型 M〇 Sトランジスタ MT 3は入力 ィンバ一夕を構成し、 nチャンネル型 MO Sトランジスタ MT4, MT 5は前記 MO Sトランジスタ MT 1の夕一ンオフ動作を高速化するた めに設けられている。前記 M〇 Sトランジスタ MT 1のオフ状態におい て出力端子 OU Tを含む信号経路には直流電流パスが形成されないか ら信号線 2 iは電圧 VTTを維持する。 MO Sトランジスタ MT 1のォ ン状態では出力端子 OUTを介して直流電流が流れ、終端抵抗 R eを介 して信号線 2 iのレベルは例えば 0. 8 Vまで降下される。 これにより、 バイポーラ トランジスタ B T 1に与えられる E C L振幅の信号に対し、 出力端子 OUTには、 振幅が 1. 2 Vの中振幅の信号が得られる。

前記第 2の振幅変換回路 4 1において信号入力用のレシーバ回路 4 1 Bは、基準電位 VRE F gに対する入力信号レベルを CMO S差動ァ ンプ AMP 1で判定し、その出力を直列 2段の CM 0 Sィンバ一夕を介 して出力する。 MOSトランジスタ MT 6, MT 7によって構成される 出力段の CM〇 Sィンバ一夕の出力振幅は、 抵抗 R 4, R5を介して E C L信号レベルに近付けられている。この CM〇 Sィンバ一夕の出力は、 内部回路 49の一部として示された E C L回路の npnバイポーラ ト ランジス夕 BT 5の入力とされる。 このトランジスタ BT 5は、 抵抗 R 6 , R 7及びバイポーラ トランジスタ BT 7, BT 8と共に E CL回路 の電流スィツチ回路を構成し、その出力は内部回路 49の後段回路に供 給される。

第 6図には内部回路 49に含まれる E C L回路の具体例を示す。第 6 図に示される E CL回路はオア （〇R)論理出力とノア （NOR)論理 出力を得ることができる 2入力論理ゲート回路である。この回路それ自 体については公知であり、 その詳細な説明は省略するが、 バッファ回路 としてのエミ ッ夕フォロア回路と電流スィツチ回路とによって構成さ れる。 特に制限されないが、 本実施例に従えば、 電流スィツチ回路の動 作電源は VC C、 エミッ夕フォロア回路の動作電源は VT Tとされる。 第 7図には第 6図に示した E C L回路を基本とする複数個の回路を フルァダ一に適用した場合の一例が示される。このフルァダ一は値 X， Yと下位からのけた上げ信号 Cを入力して、和 Sと桁上げ信号 C +を出 力する。第 7図において I Vは第 6図の構成において一方の入力だけを 信号入力とし他方をローレベル固定し、入力信号に対して反転及び非反 転信号を得るィンバ一夕である。

第 8図には第 1の振幅変換回路 5 1の詳細な一例が示されている。こ の例では CMO S回路から構成される一つの周辺回路 5 Jの一部が詳 細に示されている。第 8図において周辺回路 5 Jの内部回路 5 5は第 1 の振幅変換回路 5 1以外の回路を便宜的に総称する。前記内部回路 5 5 の一部の構成として代表的に一つのラツチ回路 5 6が図示されている。 このラッチ回路 5 6は、同図に例示される D型ラツチの論理構成を有し、 CMO S回路で構成されている。そのような D型ラツチは広く知られて いる。

前記第 1の振幅変換回路 5 1において信号出力用のドライバ回路 5 1 Aはオープンドレイ ンの nチャンネル型 MO S トランジスタ MT 1 1のスィヅチ動作によって論理出力を形成する。 pチャンネル型 MO S トランジスタ MT 1 2と nチヤンネル型 M〇 S トランジスタ MT 1 3 は入カインバ一夕を構成し、内部回路 5 5に含まれるラッチ回路 5 6の 出力によってスィツチ制御される。 nチャンネル型 MO S トランジスタ MT 14 , MT 1 5は前記 MO S トランジスタ MT 1 1の夕一ンオフ動 作を高速化するために設けられている。前記 MO S トランジスタ MT 1 1のオフ状態において出力端子 OU Tを含む信号経路には直流電流パ スが形成されないから信号線 2 iは電圧 VT Tを維持する。 MO S トラ ンジス夕 MT 1 1のオン状態では出力端子 O U Tを介して直流電流が 流れ、 終端抵抗 R eを介して信号線 2 iのレベルは例えば 0. 8 Vまで 降下される。 これにより、 入力インバー夕 （MT 1 2 , MT 1 3 ) に前 記ラッチ回路 5 6から与えられる CMO S振幅の信号に対し、出力端子 OUTには、 振幅が 1. 2 Vの中振幅の信号が得られる。

前記第 1の振幅変換回路 5 1において信号入力用のレシーバ回路 5 1 Bは、信号線 2 iからの入力信号の論理値を基準電位 VRE F gに対 して判定する CM 0 S差動アンプ A MP 2を入力初段に有する。差動ァ ンプ AMP 2の出力は直列 2段の CMO Sインバー夕を介して内部回 路 5 5に供給される。これにより信号線 2 i上の中振幅の信号は CM〇 S信号レベルに変換されて内部回路 5 5に供給される。

上記 P Cボードによれば以下の作用効果を得る。

( 1 )マイクロプロセッサ 4は演算部に E C L回路を含み演算処理速度 が高速化されている。 更に、 CMO S信号振幅で動作される周辺回路 5 とマイクロプロセッサ 4とのィン夕フェース信号振幅は、 CM〇 S振幅 よりも小さく E C L振幅よりも大きな中振幅とされる。この両者により、 マイクロプロセッサの動作周波数が 1 0 0MH z、 2 0 0 MH zのよう に上昇されても、マイクロプロセッサ 4の演算処理能力をバスネックに よって充分に引き出せないという事態を解消することができる。例えば、 第 9図には整数演算処理能力に対する一つの指標とされる" Spec int. 95"に準拠したデータ処理能力を基準に P Cボ一ドの演算処理能力の関 係が示されている。図 9の Aはマイクロプロセッサを CMO S回路で構 成し周辺回路とのイン夕フェースを CMO S信号レベルで行う場合を 示し、 Bはマイクロプロセッサを E C L回路と CMO S回路で構成し周 辺回路とのィン夕フェースを CM 0 S信号レベルで行う場合を示す。図 9の Cは本実施例の場合を示している。各傾向線 A〜 Cは、 半導体集積 回路のプロセスの進歩 （回路素子若しくは配線ピッチの微細化） にした がって演算処理速度が向上されている。 Bのようにマイクロプロセッサ の演算部に E C L回路を用いることによりデータ処理能力は格段に速 くなる。 このとき、 本発明のように、 バスインタフェース信号レベルと して前記中振幅を用いることにより、傾向線 Cのように更にデータ処理 能力を向上させることができる。

( 2 ) バス 2上に伝達される中振幅の信号は、 C M O S信号振幅よりも 小さく、 E C L信号振幅よりも大きな中間の信号振幅である。 これによ り、 第 1及び第 2の振幅変換回路 4 1 , 5 1の夫々における振幅変換若 しくはレベル変換動作は、 E C L信号レベルと C M 0 S信号レベルを直 接変換する場合に比べて短時間で済む。 そして、 E C L信号を直接バス 上で伝達する場合よりも耐ノイズ性が高くなる。

( 3 )上記により、 E C L回路を演算部に含むマイクロプロセヅサ 4の 高速データ処理能力を外部バス 2上での信号伝達の高速化という点か ら支援できると共に、ノィズ対策や周辺 L S Iの調達という点でコス ト の上昇を抑えることができる。汎用的に利用可能な周辺回路用の半導体 集積回路は、 信号振幅を 1 . 2 V程度とする、 所謂 G T Lイン夕フエ一 スのような規格化されたィン夕フェースで設計されたものが多く提供 されているので、中振幅のィン夕フェースを持つ専用の半導体集積回路 を新たに開発することなく、所望のデータ処理機能を持ちデータ処理速 度の高速なシステムを比較的容易に実現できる。

( 4 ) さらに、 バス上での信号伝達速度は E C L信号レベルの場合に比 ベて遅いが、 遅い分だけ消費電力が少なくなる。 また、 C M O Sレベル 信号に比べると信号振幅が小さいからこの観点によれば消費電力が少 なくなる。前記中振幅の値とマイクロプロセッサや周辺回路の出力動作 周波数との関係にもよるが、バス上でのデータ伝送によって消費される 電力を小さくすることが可能になる。

( 5 ) 前記バス 2は終端抵抗 R eを介して終端電源 （終端電圧） V T T に結合され、前記第 2の振幅変換回路 4 1は前記終端電源 V T Tを動作 電源とする。 E C L回路はソ一スフォロア出力回路を有し、 通常そのソ —スフォロア回路の動作電源を前記終端電源 V T Tとする。したがって、 終端電源 V T Tを振幅変換回路 4 1の動作電源とすれば、振幅変換回路 4 1のために新たな電源回路を P Cボードに追加する必要はない。

以上本発明者によってなされた発明を実施例に基づいて具体的に説 明したが、 本発明はそれに限定されるものではなく、 その要旨を逸脱し ない範囲において種々変更可能であることは言うまでもない。

例えば、前記第 1の振幅変換回路 5 1は周辺回路 5を構成する半導体 集積回路の外部に別の半導体集積回路として形成してもよい。 また、 前 記第 2の振幅変換回路 4 1も同様にマイクロプロセッサ 4を構成する 半導体集積回路の外部に別の半導体集積回路として成してもよい。例え ば第 2の振幅変換回路 4 1における ドライバは第 1 0図に例示される ように構成することができる。第 1 0図の構成は前記 G T Lの構成と実 質的に同じである。

また、第 1及び第 2の振幅変換回路の具体的な回路構成は上記実施例 に限定されず、 適宜変更することができる。 例えば、 第 1 1図に示され るように、 第 2の振幅変換回路 4 1のドライバを L V— T T L ( Low Voltage-TTL) 回路で構成することができる。 或いは、 第 1 2図に例示 されるように第 2の振幅変換回路 4 1の ドライバを H S T L ( High Speed Transistor Logic) 回路で構成することができる。

また、 E C L信号振幅、 C M O S信号振幅、 中振幅の具体的な電圧振 幅は上記実施例に限定されない。今後ますます半導体集積回路における 動作電源の低電圧が進んだ場合、それに応じて C M O S信号振幅及び中 振幅も小さくすればよい。 また、 E C L回路を含むマイクロプロセッサ の動作電源は正電源に限定されず、 負電源であってもよい。 また、 その 電圧レベルも上記実施例に限定されず適宜変更可能である。 産業上の利用可能性

以上のように、 本発明に係るデータ処理システムは、 パーソナルコン ピュー夕やワークステーションなどの P Cボード、更にはコンピュータ システム、 そして、 産業機器制御用のデータ処理システムなどに広く適 用することができ、演算部に E C L回路を含んだマイクロプロセッサを 実装して高速動作を企図するシステムに適用して特に有効である。

Claims

請 求 の 範 囲 .内部信号振幅として第 1の信号振幅を持つ単数または複数個の第 1 の半導体集積回路と、命令を実行するための演算部の内部信号振幅と して前記第 1の信号振幅よりも振幅の小さな第 2の信号振幅を持ち 前記第 1の半導体集積回路を前記バスを介してアクセスする第 2の 半導体集積回路とを、配線基板に実装して成るデータ処理システムで あって、

前記第 1の半導体集積回路は、前記第 1の信号振幅を持つ内部信号 を第 1の信号振幅よりも小さく第 2の信号振幅よりも大きな第 3の 信号振幅に変換して前記バスに出力し、 また、 前記バスから供給され る前記第 3の振幅を持つ信号を第 1の信号振幅に変換して内部に取 り込む第 1の振幅変換回路を有し、

前記第 2の半導体集積回路は、前記第 2の信号振幅を持つ内部信号 を前記第 3の信号振幅に変換して前記バスに出力し、 また、 前記バス から供給される第 3の信号振幅を持つ信号を前記第 2の信号振幅に 変換して内部に取り込む第 2の振幅変換回路を有するものであるこ とを特徴とするデータ処理システム。

. 前記第 1の信号振幅は C M O S回路の信号振幅であり、 第 2の信号 振幅は E C L回路の信号振幅であることを特徴とする請求の範囲第

1項に記載のデ一夕処理システム。

.前記第 3の信号振幅は G T Lインタフエースの信号振幅であること を特徴とする請求の範囲第 2項に記載のデ一夕処理システム。

. 前記バスは終端抵抗を介して終端電源に結合され、 前記第 2の振幅 変換回路は前記終端電源を動作電源とし、 この終端電源は E C L回路 のェミ ツ夕フォロァ回路の動作電源であることを特徴とする請求の 範囲第 2項に記載のデータ処理：

.信号振幅を E C Lレベルとする E C L回路を演算部に含むマイク口 プロセッサと、信号振幅を C M〇 Sレベルとする C M〇 S回路を含み 前記マイクロプロセッサによってアクセスされる周辺回路と、前記マ イク口プロセッサと前記周辺回路とを電気的に接続するためのバス と、 を配線基板に含むデータ処理システムであって、

前記周辺回路は、前記 C M O Sレベルの信号振幅を前記 C M O Sレ ベルの信号振幅よりも小さく前記 E C Lレベルの信号振幅よりも大 きな信号振幅に変換して前記バスに出力し、 また、 前記バスから供給 される信号振幅を C M O Sレベルの信号振幅に変換して取り込む第

1の振幅変換回路を有し、

前記マイクロプロセッサは、前記 E C Lレベルの信号振幅を前記 C M O Sレベルの信号振幅と E C Lレベルの信号振幅との間の信号振 幅に変換して前記バスに出力し、 また、 前記バスから供給される信号 振幅を E C Lレベルの信号振幅に変換して取り込む第 2の振幅変換 回路を有するものであることを特徴とするデータ処理システム。 6 .前記マイクロプロセッサと周辺回路は各々半導体集積回路化されて て成るものであることを特徴とする請求の範囲第 5項に記載のデー 夕処理システム。

7 .信号振幅を E C Lレベルとする E C L回路を演算部に含むマイク口 プロセッサと、信号振幅を C M 0 Sレベルとする C M〇 S回路を含み 前記マイクロプロセッサによってアクセスされる周辺回路と、前記マ イク口プロセッサと前記周辺回路とを電気的に接続するためのバス と、 を配線基板に含むデータ処理システムであって、

前記周辺回路から出力される C M O Sレベルの信号振幅を前記 C

M O Sレベルの信号振幅よりも小さく E C Lレベルの信号振幅より も大きな信号振幅に変換して前記バスに出力し、 また、 前記バスから 供給される信号振幅を C M O Sレベルの信号振幅に変換して前記周 辺回路に供給する第 1の振幅変換回路と、

前記マイクロプロセッサとバスとの間に、前記マイク口プロセッサ が出力する前記 E C Lレベルの信号振幅を前記 C M 0 Sレベルの信 号振幅よりも小さく E C Lレベルの信号振幅よりも大きな信号振幅 に変換して前記バスに出力し、 また、 前記バスから供給される信号振 幅を E C Lレベルの信号振幅に変換して前記マイクロプロセッサに 供給する第 2の振幅変換回路と、を設けて成るものであることを特徴 とするデータ処理システム。

. 前記バスは終端抵抗を介して終端電源に結合され、 前記第 2の振幅 変換回路は前記終端電源を動作電源とし、 この終端電源は E C L回路 のェミ ツ夕フォロア回路の動作電源であることを特徴とする請求の 範囲第 5項又は第 7項に記載のデータ処理システム。