WO1997041512A1 - Verfahren zur fehlerkorrektur von datenbits in halbleiterspeichern und halbleiterspeicherchip zur durchführung des verfahrens - Google Patents

Verfahren zur fehlerkorrektur von datenbits in halbleiterspeichern und halbleiterspeicherchip zur durchführung des verfahrens Download PDF

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Karel Sotek
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Siemens Aktiengesellschaft
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits

Definitions

  • the invention relates to a method for error correction of data bits in semiconductor memories, in which a group of parity bits is assigned to a predetermined number of data bits stored in memory cells, which group allows error detection and / or error correction of at least one of the data bits and a semiconductor memory chip Execution of the procedure.
  • Such a method is described, for example, in IEEE Journal of Solid-State Circuits, Vol. SC-20, No. 5, October 1985, pages 958 to 963.
  • a 1-Mbit ROM semiconductor memory chip with error detection and error correction logic integrated on the semiconductor memory chip is described.
  • the semiconductor memory chip has a useful memory area with a large number of memory cells.
  • the memory cells also contain so-called parity bits, which enable error detection and error correction according to well-known error correction algorithms.
  • An example of such an error correction algorithm is the so-called Hamming code.
  • a certain number of parity bits must be assigned to a group of data bits. The number of the necessary parity bits, which is necessary to correct a predetermined number of data bits, results from the relationship
  • the present invention has for its object to develop the known methods for error correction so that a more reliable error detection and thus a better error correction is possible.
  • a semiconductor chip for carrying out such an improved method is to be specified.
  • This object is achieved for the method in that, in addition to the logical bit information, the analog voltage value is also read from each memory cell as a criterion for the error probability of the logical bit information stored in the respective memory cell. In addition, in the event of an error detected by the parity bits, the data bit whose analog voltage value deviates the most from a predetermined voltage value for the current logical bit information of this data bit is corrected.
  • additional information about the probability of error of this binary information is also added to the binary logical bit information, ie "1" or "0". rated.
  • the information about the probability of error is derived from the analog voltage value read from the memory cell.
  • the derivation can by a suitable circuit such.
  • B. one or more analog-digital converter or comparator can be realized.
  • the device provided for detecting the analog voltage value of a memory cell is alternately switched from one control device to different memory cells of the semiconductor memory in order to keep the circuitry complexity within the semiconductor memory chip within limits.
  • a group of parity bits is assigned, a device for detecting the respective voltage value of these data bits is assigned.
  • the method according to the invention is fundamentally suitable for any group of data bits to which parity bits are assigned, it is advisable to use this only if an error in the group of data bits has actually been detected on the basis of the parity bits. As soon as this error has been detected, the detected analog voltage values of the individual data bits are used to investigate which of the data bits is most likely to be incorrect. This probability is determined, for example, on the basis of a Gaussian error curve, the error probability being determined as a function of the measured voltage in this error curve.
  • the method according to the invention can also be used. In this case it is examined which before the data bits have the greatest error probabilities. If the redundancy of the data and parity bits allows two errors to be corrected, for example, the logical bit information of those two data bits that have the highest error probability is changed. These two data bits to be corrected are characterized in that their measured voltage values in the associated memory cells deviate the furthest from the "standard voltage value" associated with the respective bit value for this memory cell.
  • a semiconductor memory chip for performing the method has the following features:
  • a useful memory with memory cells for data bits and parity bits, a decoding device for reading out the data and parity bits, a voltage value detection device for determining the voltage values of the memory cells, an error correction unit which is connected to the decoding unit and the voltage value detection device, and an interface device at the output of the Error correction device for outputting the corrected data and parity bits.
  • FIG. 1 shows a schematic block diagram of a semiconductor memory chip according to the invention with a voltage value detection device
  • Figure 2 shows an embodiment of an inventive
  • FIG. 3 shows the probability distribution of a logical bit information as a function of a measured voltage value of a memory cell.
  • FIG. 1 schematically shows a block diagram of a semiconductor memory chip as it is important for understanding the present invention.
  • a ROM semiconductor memory for example, is used as the semiconductor memory chip. Except for the differences yet to be explained, this ROM semiconductor memory chip can have a structure which is fundamentally that of the publication IEEE Journal of Solid-State Circuits, Vol. SC-20, no. 5, October 1985, page 959. This publication is therefore expressly referred to for the purpose of disclosure.
  • An essential component of the semiconductor memory chip is a useful memory 1 with a large number of memory cells, the majority of which have memory cells for data bits la and the smaller part of which have memory cells for parity bits 1b.
  • the individual memory cells of the useful memory 1 are connected via one or more lines to a decoder for reading out the data and parity bits stored in the memory cells.
  • the decoding device is denoted in FIG. 1 by reference number 2.
  • the output of the decoding device 2 is connected to an error correction circuit 3 via one or more additional lines. On this line 4, the digital bit information, ie logical "0" or logical "1" transmitted to the error correction circuit 3.
  • the error correction circuit 3 If an error is detected on the basis of a parity check, this error can be corrected in the error correction circuit 3 according to a known error correction method.
  • the error correction circuit 3 On the output side, the error correction circuit 3 is connected to an interface device 3a, on the output lines 6 of which the error-corrected data bits can be tapped for further processing.
  • the circuit arrangement of a semiconductor memory chip shown in FIG. 1 corresponds to the known semiconductor memory chips with the possibility of error correction.
  • the circuit arrangement of FIG. 1 is expanded.
  • the circuit arrangement additionally has a voltage value detection device 2a, on the one hand to detect the instantaneous analog voltage value present in the memory cells and, on the other hand, to make it available to the error correction circuit 3 via a further line or via a plurality of lines 5.
  • the error correction circuit 3 is not only supplied with the logical bit information "0" or "1" of a memory cell, but also with information about the voltage value currently stored in this memory cell.
  • This analog voltage value is a direct measure of the probability of error of this logical bit information. This is explained in more detail in connection with FIG. 3.
  • FIG. 2 shows a possible block diagram of the voltage value detection device 2a from FIG. 1.
  • the voltage value detection device has an analog-digital converter 14, which allows an input voltage on line 16 to be converted into a digital number proportional to it.
  • Suitable AD converters can work according to a wide variety of principles, e.g. B. by the known parallel method, by the known weighing method or by the known counting method.
  • An essential component of all AD converters is a reference voltage Uref, which is the block diagram in Figure 2 is applied to line 15.
  • the AD converter On the output side, the AD converter has an output terminal, which in the present exemplary embodiment is connected to an output line 5.
  • a digital numerical value can be tapped off from this output line 5, which can also include several output lines, which is directly proportional to the analog voltage present on line 16.
  • the input voltage present on the input line 16 is simultaneously compared with a plurality of reference voltages, it being investigated between which two reference voltages the input voltage lies.
  • the result is not formed in a single step, but rather only one place of the associated dual number is determined in each case.
  • the simplest procedure is the counting procedure. Here one counts down how often the reference voltage of the lowest digit has to be added in order to obtain the input voltage. Basically, all three methods are suitable for the method according to the invention.
  • the input line 16 can be connected to a memory cell 10, here via a switching device 13.
  • This switching device 13 is required if an AD converter has the analog voltage values of several
  • the memory cell 10 is connected to two voltage supply terminals 11, 12.
  • Terminal 11 is connected to the supply voltage VDD, e.g. B. +5 volts, connected, while the terminal 12 at reference potential, for. B. 0 volts.
  • FIG. 3 shows the probability of error of the logical bit information stored in a memory cell. dependence on the cell voltage.
  • the probability of error is e.g. B. determined by two Gauss curves lying side by side, which have their respective maxima at the potentials VPP and VDD.
  • a logical bit information "0" at a voltage value of VPP e.g. B. 0 volts
  • the logical bit information "1” is at the supply voltage potential VDD, z. B. +5 volts, most often.
  • the logical bit information "0" is also present in the memory cell when the voltage evaluation device 2a detects a voltage value of + 1 volt, for example.

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Abstract

Verfahren zur Fehlerkorrektur von Datenbits in Halbleiterspeichern. Das Verfahren sieht vor, aus jeder Speicherzelle neben der logischen Bitinformation auch deren analogen Spannungswert auszulesen als Kriterium für die Fehlerwahrscheinlichkeit des in der dieser Speicherzelle gespeicherten Datenbits.

Description

Beschreibung
Verfahren zur Fehlerkorrektur von Datenbits in Halbleiter¬ speichern und Halbleiterspeicherchip zur Durchführung des Verfahrens
Die Erfindung betrifft ein Verfahren zur Fehlerkorrektur von Datenbitε in Halbleiterspeichern, bei welchem einer vorgege¬ benen Anzahl von in Speicherzellen gespeicherten Datenbits jeweils eine Gruppe von Paritätsbits zugeordnet wird, die eine Fehlererkennung und/oder Fehlerkorrektur mindestens ei¬ nes der Datenbits erlaubt sowie einen Halbleiterspeicherchip zur Durchführung des Verfahrens.
Ein solches Verfahren ist beispielsweise aus IEEE Journal of Solid-State Circuits, Vol. SC-20, No. 5, October 1985, Seite 958 bis 963 bekannt. In dieser Veröffentlichung wird ein 1- Mbit-ROM-Halbleiterspeicherchip mit auf dem Halbleiterspei¬ cherchip integrierter Fehlererkennungs- und Fehlerkorrektur- logik beschrieben. Das Halbleiterspeicherchip weist einen Nutzspeicherbereich mit einer Vielzahl von Speicherzellen auf. Die Speicherzellen beinhalten neben Datenbits auch soge¬ nannte Parity-Bits, die die Fehlererkennung und Fehlerkorrek¬ tur nach hinlänglich bekannten Fehlerkorrektur-Algorithmen ermöglichen. Ein Beispiel für einen solchen Fehlerkorrektur- Algorithmus ist der sogenannte Hamming-Code. Um eine vorgege¬ bene Anzahl von Datenbits zu korrigieren, muß einer Gruppe von Datenbits eine bestimmte Anzahl von Paritätsbits zugeord¬ net werden. Die Anzahl der notwendigen Paritatsbits, die not- wendig ist, um eine vorgegebene Anzahl von Datenbits zu kor¬ rigieren, ergibt sich aus der Beziehung
2k ≥ m+k+l,
wobei m die Anzahl der zu korrigierenden Datenbits und k die Anzahl der hierfür notwendigen Paritätεbits ist. In der ge¬ nannten Veröffentlichung wird die Fehlerkorrektur fύr Daten- Wörter mit 64 Datenbits vorgesehen, denen 7 Paritätsbits zu¬ geordnet sind.
Problematisch bei der dortigen Lösung ist die Tatsache, daß mit dieser Einrichtung nur ein einziger Fehler in einem 71- Bit-Feld korrigiert werden kann. Sobald mehr als ein Fehler in einem 71-Bit-Feld auftritt, ist dieser nicht mehr identi¬ fizierbar und damit auch nicht mehr eindeutig korrigierbar. Um das Problem mehrerer innerhalb einer Datenbitgruppe auf- tretender Fehler zu entschärfen, wird in der Veröffentlichung vorgeschlagen, die 71-Bit so auszuwählen, daß deren zugehö¬ rende Speicherzellen möglichst weit voneinander beabstandet sind. Hierdurch kann vermieden werden, daß fehlerhafte, be¬ nachbarte Speicherzellen eine Fehlerkorrektur unmöglich ma- chen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die bekannten Verfahren zur Fehlerkorrektur so weiterzubilden, daß eine sicherere Fehlererkennung und damit eine bessere Fehlerkorrektur möglich ist. Zusätzlich soll ein Halbleiter¬ chip zur Durchführung eines solchen verbesserten Verfahrens angegeben werden.
Diese Aufgabe wird für das Verfahren dadurch gelöst, daß aus jeder Speicherzelle neben der logischen Bitinformation auch deren analoger Spannungswert ausgelesen wird als Kriterium für die Fehlerwahrscheinlichkeit der in der jeweiligen Spei¬ cherzelle gespeicherten logischen Bitinformation. Zusätzlich wird bei einem durch die Paritätsbits detektierten Fehler dasjenige Datenbit korrigiert, dessen analoger Spannungswert von einem vorgegebenen Spannungswert für die augenblickliche logische Bitinformation dieses Datenbits am weitesten ab¬ weicht.
Erfindungsgemäß wird also zu der binären logischen Bitinfor¬ mation, d. h. "1" oder "0", auch eine Zusatzinformation über die Fehlerwahrscheinlichkeit dieser binären Information aus- gewertet. Die Information über die Fehlerwahrscheinlichkeit wird von dem aus der Speicherzelle ausgelesenen analogen Spannungswert abgeleitet. Die Ableitung kann durch eine ge¬ eignete Schaltung, wie z. B. einen oder mehrerere Analog-Di- gital-Wandler oder Komparator, realisiert werden.
In einer bevorzugten Weiterbildung der Erfindung wird die zum Erfassen des analogen Spannungswertes einer Speicherzelle vorgesehene Einrichtung von einer Steuereinrichtung abwech- selnd an verschiedene Speicherzellen des Halbleiterspeichers geschaltet, um den schaltungstechnischen Aufwand innerhalb des Halbleiterspeicherchips in Grenzen zu halten.
In einer anderen Weiterbildung der Erfindung ist für jedes Datenbit der vorgegebenen Anzahl von Datenbits, denen eine
Gruppe von Paritätsbits zugeordnet ist, eine Einrichtung zur Erfassung des jeweiligen Spannungswertes dieser Datenbits zu¬ geordnet. Eine solche Lösung erlaubt eine schnellere Feh¬ lererkennung und -korrektur.
Obwohl das erfindungsgemäße Verfahren grundsätzlich für jede beliebige Gruppe von Datenbits, denen Paritätsbits zugeordnet ist, geeignet ist, empfiehlt es sich, dieses nur dann einzu¬ setzen, wenn tatsächlich auch anhand der Paritätsbits ein Fehler in der Gruppe von Datenbits detektiert wurde. Sobald dieser Fehler detektiert wurde, wird anhand der erfaßten ana¬ logen Spannungswerte der einzelnen Datenbits untersucht, wel¬ ches der Datenbits am wahrscheinlichsten fehlerhaft ist. Diese Wahrscheinlichkeit wird beispielsweise anhand einer Gauß'sehen Fehlerkurve ermittelt, wobei bei dieser Fehler¬ kurve die Fehlerwahrscheinlichkeit in Abhängigkeit der gemes¬ senen Spannung ermittelt wird.
Sofern es die durch die Paritätsbits gewählte Redundanz er- möglicht, auch mehrere Bitfehler in einer Gruppe von Daten¬ bits zu korrigieren, kann das erfindungsgemäße Verfahren ebenso angewandt werden. In diesem Fall wird untersucht, wel- ehe der Datenbits die größten Fehlerwahrscheinlichkeiten auf¬ weisen. Erlaubt es die Redundanz der Daten- und Paritätsbits zum Beispiel zwei Fehler zu korrigieren, so werden diejenigen beiden Datenbits in ihrer logischen Bitinformation geändert, die die größte Fehlerwahrscheinlichkeit aufweisen. Diese bei¬ den zu korrigierenden Datenbits sind dadurch charakterisiert, daß deren gemessenen Spannungswerte in den zugehörenden Spei¬ cherzellen am weitesten von dem zu dem jeweiligen Bitwert ge¬ hörenden "Normspannungswert" für diese Speicherzelle abwei- chen.
Eine Halbleiterspeicherchip zur Durchführung des Verfahrens weist folgende Merkmale auf:
- einen Nutzspeicher mit Speicherzellen für Datenbits und Paritätsbits, eine Dekodiereinrichtung zum Auslesen der Daten- und Pa¬ ritätsbits, eine Spannungswerterfassungeinrichtung zum Feststellen der Spannungswerte der Speicherzellen, eine Fehlerkorrektureinheit, die mit der Dekodiereinheit und der Spannungswerterfassungseinrichtung verbunden ist, und eine Schnittstelleneinrichtung am Ausgang der Fehlerkor- rektureinrichtung zur Ausgabe der korrigierten Daten- und Paritätsbits.
Das erfindungsgemäße Verfahren und ein zugehörendes Halblei¬ terspeicherchip wird nachfolgend im Zusammenhang mit einem Ausführungsbeispiel und vier Figuren näher erläutert. Es zei¬ gen:
Figur 1 ein schematisches Blockschaltbild eines Halbleiter¬ speicherchips nach der Erfindung mit einer Span- nungswerterfassungseinrichtung, Figur 2 ein Ausführungsbeispiel einer erfindungsgemäßen
Spannungswerterfassungseinrichtung im Blockschalt¬ bild, und
Figur 3 die Wahrscheinlichkeitsverteilung einer logischen Bitinformation in Abhängigkeit eines gemessenen Spannungswertes einer Speicherzelle.
In den nachfolgenden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
In Figur 1 ist schematisch ein Blockschaltbild eines Halblei¬ terspeicherchips dargestellt, wie es für das Verständnis der vorliegenden Erfindung von Bedeutung ist. Als Halbleiterspei¬ cherchip wird beispielsweise ein ROM-Halbleiterεpeicher ein¬ gesetzt. Bis auf die noch zu erläuternden Unterschiede kann dieses ROM-Halbleiterspeicherchip einen Aufbau haben, der grundsätzlich dem der eingangs genannten Veröffentlichung IEEE Journal of Solid-State Circuits, Vol. SC-20, No. 5, Oc¬ tober 1985, Seite 959, entspricht. Auf diese Veröffentlichung wird deshalb ausdrücklich zum Zwecke der Offenbarung bezug genommen.
Wesentlicher Bestandteil des Halbleiterspeicherchipε ist, wie Figur 1 zeigt, ein Nutzspeicher 1 mit einer Vielzahl von Speicherzellen, die zum Großteil Speicherzellen für Datenbitε la und zum geringeren Teil Speicherzellen für Parity-Bits lb aufweist. Die einzelnen Speicherzellen des Nutzspeichers 1 stehen über eine oder mehrere Leitungen mit einer Deko¬ diereinrichtung zum Auslesen der in den Speicherzellen ge¬ speicherten Daten- und Parity-Bitε in Verbindung. Die Deko¬ diereinrichtung ist in Figur 1 mit dem Bezugszeichen 2 be¬ zeichnet. Der Ausgang der Dekodiereinrichtung 2 steht über eine oder mehrere weitere Leitungen mit einer Fehlerkorrek¬ turschaltung 3 in Verbindung. Auf dieser Leitung 4 werden die digitalen Bitinformationen, also logische "0" oder logische "1" zur Fehlerkorrekturschaltung 3 übertragen. Wird anhand einer Parity-Überprüfung ein Fehler detektiert, kann dieser Fehler in der Fehlerkorrekturschaltung 3 nach einem bekannten Fehlerkorrekturverfahren korrigiert werden. Ausgangsseitig steht die Fehlerkorrekturschaltung 3 mit einer Schnittstel¬ leneinrichtung 3a in Verbindung, an deren Ausgangs1eitungen 6 die fehlerkorrigierten Datenbits zur Weiterverarbeitung ab¬ greifbar sind. Insoweit entspricht die in Figur 1 darge¬ stellte Schaltungsanordnung eines Halbleiterspeicherchips den bekannten Halbleiterspeicherchips mit Fehlerkorrekturmöglich¬ keit.
Die Schaltungsanordnung von Figur 1 iεt jedoch erweitert. Die Schaltungsanordnung weist zusätzlich eine Spannungswerterfas- sungseinrichtung 2a auf, um den in den Speicherzellen augen¬ blicklich vorhandenen analogen Spannungεwert einerseits zu erfassen und andererseits über eine weitere Leitung oder über mehrere Leitungen 5 der Fehlerkorrekturschaltung 3 zur Verfü¬ gung zu stellen. Erfindungsgemäß wird der Fehlerkorrektur- Schaltung 3 also nicht nur die logische Bitinformation "0" oder "1" einer Speicherzelle zugeführt, sondern zusätzlich eine Information über den augenblicklich in dieser Speicher¬ zelle gespeicherten Spannungswert. Dieser analoge Spannungs¬ wert ist ein direktes Maß für die Fehlerwahrscheinlichkeit dieser logischen Bitinformation. Im Zusammenhang mit Figur 3 wird dies noch näher erläutert.
In Figur 2 ist ein mögliches Blockschaltbild der Spannungε- werterfassungεeinrichtung 2a von Figur 1 dargeεtellt . Die Spannungswerterfassungseinrichtung weist einen Analog-Digi- tal-Wandler 14 auf, der es erlaubt eine Eingangsspannung an der Leitung 16 in eine dazu proportionale digitale Zahl umzu¬ wandeln. Geeignete AD-Wandler können nach den unterschied¬ lichsten Prinzipien arbeiten, z. B. nach dem bekannten Paral- lelverfahren, nach dem bekannten Wägeverfahren oder nach dem bekannten Zählverfahren. Zwingender Bestandteil sämtlicher AD-Wandler ist eine Referenzspannung Uref, die im vorliegen- den Blockschaltbild in Figur 2 an der Leitung 15 angelegt wird. Ausgangεseitig verfügt der AD-Wandler über eine Aus- gangsklemme, die im vorliegenden Ausführungsbeispiel mit ei¬ ner Ausgangsleitung 5 in Verbindung steht. An dieser Aus- gangsleitung 5, die auch mehrere Ausgangsleitungen umfassen kann, ist ein digitaler Zahlenwert abgreifbar, der direkt proportional zu der an der Leitung 16 anstehenden analogen Spannung ist.
Im Parallelverfahren wird die an der Eingangsleitung 16 an¬ stehende Eingangsspannung gleichzeitig mit mehreren Referenz¬ spannungen verglichen, wobei untersucht wird, zwischen wel¬ chen beiden Referenzspannungen die Eingangsspannung liegt. Beim Wägeverfahren wird das Ergebnis nicht in einem einzigen Schritt gebildet, sondern jeweils nur eine Stelle der zugehö¬ renden Dualzahl ermittelt. Das einfachste Verfahren ist das Zählverfahren. Dabei zählt man ab, wie oft die Referenzspan¬ nung der niedrigsten Stelle zu addieren ist, um die Eingangs¬ spannung zu erhalten. Grundsätzlich sind alle drei Verfahren für das erfindungsgemäß Verfahren geeignet.
Die Eingangsleitung 16 ist im Ausführungsbeispiel von Figur 2 mit einer Speicherzelle 10 verbindbar, hier über eine Schalt¬ einrichtung 13. Diese Schalteinrichtung 13 ist erforderlich, wenn ein AD-Wandler die analogen Spannungswerte mehrerer
Speicherzellen 10 zu erfassen hat. Wird dagegen für jedes zu prüfende Datenbit einer Datenbitgruppe ein AD-Wandler vorge¬ sehen, kann diese Schalteinrichtung 13 selbεtverεtändlich entfallen und eine durchgehende Leitung vorgesehen werden. Die Speicherzelle 10 ist im Ausführungsbeispiel von Figur 2 mit zwei Spannungsversorgungsklemmen 11, 12 verbunden. Die Klemme 11 ist an die Versorgungsspannung VDD, z. B. +5 Volt, angeschloεεen, während die Klemme 12 auf Bezugspotential, z. B. 0 Volt liegt.
In Figur 3 ist die Fehlerwahrscheinlichkeit der in einer Speicherzelle gespeicherten logischen Bitinformation in Ab- hängigkeit von der Zellenspannung dargestellt. Die Fehler¬ wahrscheinlichkeit ist z. B. durch zwei nebeneinander lie¬ gende Gauß-Kurven bestimmt, die ihre jeweiligen Maxima bei den Potentialen VPP und VDD aufweisen. In der in Figur 3 dar- gestellten Fehlerwahrscheinlichkeitskurve ist angenommen, daß eine logische Bitinformation "0" bei einem Spannungswert von VPP, z. B. 0 Volt, am häufigsten ist. Die logische Bitinfor¬ mation "1" ist dagegen bei dem Versorgungsspannungεpotential VDD, z. B. +5 Volt, am häufigεten. Die logiεche Bitinforma- tion "0" iεt auch dann in der Speicherzelle vorhanden, wenn die Spannungεauεwerteeinrichtung 2a beispielsweise einen Spannungswert von + 1 Volt feststellt. Allerdings ist die Wahrscheinlichkeit, daß eine εolche logische Bitinformation "0" falsch ist, wesentlich höher als bei einer logischen Bi- tinformation "0", deren analoger Spannungswert 0 Volt be¬ trägt. Die Fehlerwahrscheinlichkeit wird noch höher, je wei¬ ter sich im vorliegenden Ausführungsbeispiel der analoge Spannungswert dem Wert 2,5 Volt nähert. Entsprechendes gilt natürlich für die logische Bitinformation "1" .
Text

Claims

Patentansprüche
1. Verfahren zur Fehlerkorrektur von Datenbits in Halbleiter- εpeichern, bei welchem einer vorgegebenen Anzahl von in Spei- cherzellen geεpeicherten Datenbits eine Gruppe von Paritäts- bitε zugeordnet werden, die eine Fehlererkennung und/oder Fehlerkorrektur mindestens eines der Datenbits erlaubt, d a d u r c h g e k e n n z e i c h n e t, daß aus jeder Speicherzelle (10) neben der logischen Bitinformation auch deren analoger Spannungswert ausgelesen wird als Kriterium für die Fehlerwahrscheinlichkeit der in dieser jeweiligen Speicherzelle (10) gespeicherten logischen Bitinformation, und daß bei einem durch die Paritätsbits detektierten Fehler in den Datenbits, dasjenige Datenbit korrigiert wird, dessen analoger Spannungswert von einem vorgegebenen Spannungswert für die augenblickliche logische Bitinformation dieseε Daten¬ bits am weitesten abweicht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der analoge Spannungswert einer Speicherzelle (10) mittels einer oder mehrerer Komparatoreinnchtungen (14) und/oder Analog- Digital-Wandler erfaßt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Meßeinrichtung zum Erfassen des analogen Spannungs¬ wertes der Speicherzellen vorgesehen ist, und daß diese Meßeinrichtung von einer Steuereinrichtung gesteuert an ver¬ schiedene Speicherzellen des Halbleiterspeicherε geschaltet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge¬ kennzeichnet, daß die Datenbits nach Art eines Hammmg-Codes codiert sind, bei welchem die Anzahl k der Paritätsbits und die Anzahl m der Datenbits durch die Formel 2^ ≥ m+k+1 be- stimmt ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge¬ kennzeichnet, daß bei einer Fehlerdetektion in den Datenbits mehrere Datenbits korrigiert werden, wobei die zu korrigie¬ renden Datenbits anhand der im Vergleich zu den übrigen Da- tenbits höheren Fehlerwahrscheinlichkeiten ausgewählt werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch ge¬ kennzeichnet, daß der zu bestimmende analoge Spannungswert analog erfaßt und digital gewandelt als Digitalwert zur Ver- fügung gestellt wird.
7. Verfahren nach einem der Anprüche 1 bis 6, dadurch gekenn¬ zeichnet, daß der vorgegebene Spannungswert, mit dem der ana¬ loge Spannungswert einer Speicherzelle verglichen wird, das Bezugspotential der Speicherzelle für eine logische "0" und das Versorgungsspannungspotential für eine logische "1" ist.
8. Halbleiterspeicherchip zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 7, gekennzeichnet durch fol- gende Merkmale:
einen Nutzspeicher mit Speicherzellen (10) für Datenbits und Parity-Bits, eine Dekodiereinrichtung (2) zum Auεlesen der Datenbits und Parity-Bits, eine Spannungswerterfassungeinrichtung (2a) zum Erfassen des Spannungswertes einer Speicherzelle (10), eine Fehlerkorrektureinheit (3), die mit der Deko¬ diereinheit (2) und der Spannungswerterfasεungεeinrich- tung (2a) verbunden ist, und eine Schnittstelleneinrichtung (3a) am Ausgang der Feh¬ lerkorrektureinrichtung (3) zum Bereitstellen der korri¬ gierten Datenbits und Paritätsbitε.
9. Halbleiterspeicherchip nach Anspruch 8, dadurch gekenn¬ zeichnet, daß das Halbleiterspeicherchip ein ROM-Speicher ist.
PCT/DE1997/000795 1996-04-25 1997-04-21 Verfahren zur fehlerkorrektur von datenbits in halbleiterspeichern und halbleiterspeicherchip zur durchführung des verfahrens WO1997041512A1 (de)

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DE1996116546 DE19616546C1 (de) 1996-04-25 1996-04-25 Verfahren zur Fehlerkorrektur von Datenbits in Halbleiterspeichern und Halbleiterspeicherchip zur Durchführung des Verfahrens

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PCT/DE1997/000795 WO1997041512A1 (de) 1996-04-25 1997-04-21 Verfahren zur fehlerkorrektur von datenbits in halbleiterspeichern und halbleiterspeicherchip zur durchführung des verfahrens

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404674A (en) * 1981-07-10 1983-09-13 Communications Satellite Corporation Method and apparatus for weighted majority decoding of FEC codes using soft detection
US4521886A (en) * 1983-07-08 1985-06-04 At&T Bell Laboratories Quasi-soft decision decoder for convolutional self-orthogonal codes
EP0305987A2 (de) * 1987-08-31 1989-03-08 Oki Electric Industry Company, Limited Selbstkorrigierendes Halbleiterspeichergerät und Mikrorechner mit einem solchen Gerät
EP0307958A2 (de) * 1987-09-18 1989-03-22 Oki Electric Industry Company, Limited EEPROM-System mit Bitfehlererkennungsfunktion

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404674A (en) * 1981-07-10 1983-09-13 Communications Satellite Corporation Method and apparatus for weighted majority decoding of FEC codes using soft detection
US4521886A (en) * 1983-07-08 1985-06-04 At&T Bell Laboratories Quasi-soft decision decoder for convolutional self-orthogonal codes
EP0305987A2 (de) * 1987-08-31 1989-03-08 Oki Electric Industry Company, Limited Selbstkorrigierendes Halbleiterspeichergerät und Mikrorechner mit einem solchen Gerät
EP0307958A2 (de) * 1987-09-18 1989-03-22 Oki Electric Industry Company, Limited EEPROM-System mit Bitfehlererkennungsfunktion

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"ERROR CHECK AND CORRECTION FOR SOFT ERROR OF DYNAMIC RANDOM-ACCESS MEMORY", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 31, no. 10, March 1989 (1989-03-01), ARMONK, USA, pages 58 - 60, XP000049130 *
D. CHASE: "A Class of Algorithms for Decoding Block Codes With Channel Measurement Information", IEEE TRANSACTIONS ON INNFORMATION THEORY, vol. 18, no. 1, January 1972 (1972-01-01), NEW YORK, USA, pages 170 - 182, XP000500203 *

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