WO1997025706A1 - Procede d'adressage d'un ecran plat utilisant une precharge des pixels, circuit de commande permettant la mise en oeuvre du procede et son application aux ecrans de grandes dimensions - Google Patents

Procede d'adressage d'un ecran plat utilisant une precharge des pixels, circuit de commande permettant la mise en oeuvre du procede et son application aux ecrans de grandes dimensions Download PDF

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ven
lines
transistors
addressing
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Eric Sanson
Bruno Mourey
Hugues Lebrun
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    • G09G2320/0204—Compensation of DC component across the pixels in flat panels

Definitions

  • the present invention relates to a method for addressing a flat screen, more particularly a liquid crystal screen using a pixel preload.
  • the present invention also relates to a circuit for controlling the columns of such a screen allowing the implementation of the method as well as the application of the method to large screens.
  • Direct vision or projection liquid crystal screens are generally composed of lines (selection lines) and columns (data lines) at the intersections of which are located the pixel electrodes connected through transistors to these lines.
  • the gates of these transistors form the selection lines and are controlled by the peripheral control circuits, generally called “drivers" (in English) which scan the lines and make the transistors of each line pass, allowing, by the data lines connected to the other peripheral control circuits, to charge the electrodes of the pixels and modify the optical properties of the liquid crystal included between these electrodes and the counter-electrode (or reference electrode) thus allowing the formation of images on the screen.
  • FIG. 1 represents the equivalent electrical diagram of a flat screen pixel addressed by row and column control circuits.
  • the electrode and the counter-electrode framing the liquid crystal form a capacitor 1, the charge (most often constituted by video data) is transmitted by the column 2 through the transistor 3 controlled by the selection line 4.
  • the figure 2 represents the operating timing diagrams for this pixel, Vs being the signal sent by the selection line of a row of pixels, Vc the video signal sampled on the selected row of pixels and Vp the effective load of one of these pixels.
  • Vs being the signal sent by the selection line of a row of pixels
  • Vc the video signal sampled on the selected row of pixels
  • Vp the effective load of one of these pixels.
  • the pixel voltage Vp across the liquid crystal should be equal to the column voltage Vc, ie + / - V.
  • each transistor 3 when it is in the on state, has a resistance Ron which is not zero, so that the charge of the pixel has an exponential characteristic (as shown in FIG. 2) of time constant which is not zero since equal to the product Ron x C, C being the value of the capacity 1 of the pixel.
  • the residual convergence error is equal to Ven + in positive frame (negative value) or Ven- in negative frame (positive value), different from the values +/- V of the charging voltage Vc .
  • FIG. 3 Another known solution is shown in FIG. 3.
  • a screen 5 made up of pixels 6 is addressed by a line control circuit 7 and a column control circuit 8 formed by samplers controlled by a shift register.
  • the load of a sampler is none other than the distributed capacity of the column 9.
  • This column must be loaded for a very short time, with the convergence problems mentioned above aggravated by the fact that the charging time is only a fraction of the time when a row is addressed 9. Indeed, during this line time, it is necessary to successively sample the video on all the columns of the screen. For this reason, the production of screens with integrated drivers has hitherto required the use of semiconductor with high mobility, such as mono or polycrystalline silicon.
  • the present invention proposes a new addressing method making it possible to remedy the drawbacks mentioned above. Consequently, the subject of the present invention is a method for addressing a flat screen composed of rows and columns at the intersections of which pixels are located, characterized in that, at the start of each sampling of the video signal to be displayed on the 'screen, a voltage (Vr) greater than the useful voltage range (V) is applied to the selected pixel for a time tr, then the useful voltage is sampled for a time ts.
  • Vg is the voltage on the gate of the transistor during sampling, and Vt its threshold voltage.
  • Ven + Ven- is written:
  • the present invention also relates to a circuit for controlling the columns of a flat screen of the type comprising samplers controlled by the outputs of a shift register, characterized in that each sampler consists of three MIS type transistors mounted in parallel so that their first electrode is connected to the video signal and their second electrode to the controlled column, which gate of the first transistor is connected to one of the outputs of the shift register and the gates of the second and third transistors being connected to two clocks chosen so that the two transistors are activated, one to perform the preload of the even lines, the other of the odd lines.
  • the voltage of the clocks applied to the second and third transistors is chosen so that when a transistor is not used for preloading, it receives on its gate a negative voltage allowing later to compensate for capacitive couplings when this voltage returns to zero.
  • the three transistors are identical and are transistors produced in a thin layer or TFT.
  • This solution makes it possible to compensate for large capacitive couplings because the transistors used to produce samplers are large. It also makes it possible to distribute “stress” or fatigue evenly over the three transistors which are the same size, which increases the lifetime of the transistors.
  • the present invention also relates to the application of the above addressing method to large screens.
  • the present invention therefore relates to a method for addressing a flat screen comprising rows and columns at the intersections of which pixels are located, in which X line control circuits are each connected to Y lines, characterized in that , for a time tr, the preload of the pixels located on the lines connected to the first line control circuit is carried out, at a voltage (Vr) greater than the useful voltage range (V), then the Y lines are sampled successively and the above operation is repeated for the remaining X-1 control circuits.
  • the present invention also relates to a method for addressing a flat screen comprising rows and columns at the intersections of which are located pixels in which X row control circuits are each connected to Y rows, characterized in that simultaneously preloads the first line of the X line control circuits at a voltage Vr greater than the useful voltage range (V), and said line of the X line control circuits is then sampled successively and the above operation is repeated to the Y-1 other lines of each of the X line control circuits.
  • Vr the useful voltage range
  • FIG. 1 already described, represents the equivalent electrical diagram of a pixel of a liquid crystal screen
  • FIG. 2 already described, represents the timing diagrams of the operation of the pixel of FIG. 1,
  • FIG. 3 already described, represents a known structure of a screen controlled by row and column control circuits,.
  • FIG. 4 illustrates a method for addressing a liquid crystal screen according to the present invention
  • FIG. 5 represents an embodiment of a known column control circuit implementing the addressing method according to the present invention
  • FIG. 6 represents the timing diagram of a column control circuit according to FIG. 5,
  • FIG. 7 represents a preferred embodiment of a column control circuit implementing the method according to the present invention
  • FIG. 8 represents the chronogram of operation of the column control circuit of FIG. 7, and
  • FIG. 9 schematically represents part of a large flat screen connected to row and column control circuits using the method of the present invention.
  • a voltage Vr greater than the useful voltage is sampled on the load and the useful voltage is sampled for a time ts ( between + V and -V). Since we are trying to reach the useful voltage (between -lV and -V) from a higher voltage value, the residual convergence error is always of the same sign and equal to (Ven + -Ven -) / 2, which minimizes the error on the RMS voltage.
  • Vr amorphous silicon
  • Ven + ⁇ Vr-V +) exp ts ⁇ ⁇ Vg-Vt-V +)
  • Vg is the voltage on the gate of the transistor during sampling, and Vt its threshold voltage.
  • ⁇ Vr-Vt ⁇ Vr-V-) exp-ts ⁇ -— - * resort. - - - * doneJ v ' v ' v ⁇ ⁇ ⁇ Vg-Vt-V-) ⁇ ⁇ Vg-Vt-V + y
  • ⁇ Vr -V +) ⁇ Vr -V-) exp-- ⁇ ⁇ V + -V-) or ts exp-
  • Vr V + ⁇ V + -V-) ⁇ ⁇ V + -V-) ts
  • FIG. 5 represents an exemplary embodiment of a column control circuit of a screen allowing the implementation of the method according to the invention.
  • This control circuit is formed of transistors made of amorphous silicon.
  • This control circuit 11 is preferably made up of several video inputs operating in parallel to reduce the demultiplexing frequency accordingly.
  • the column control circuit comprises five video inputs DB1 to DB5 and six demultiplexing signal inputs DW1 to DW6, which makes it possible to load thirty columns 12.
  • Each column 12 is controlled by a single transistor 13 which is used successively for the precharge to reach the voltage Vr during the time tr, and for convergence towards the appropriate video voltage value.
  • FIG. 6 represents the chronogram of operation of the screen of FIG. 5 when it is used according to the method of the invention.
  • a voltage Vr greater than the useful voltage is applied to all the columns via the signals DW1 to DW6.
  • the inputs DW1 to DW6 are selected successively, as represented by DW1 to DW6, for each signal DB1 to DB5, the useful voltage is sampled during ts.
  • FIG. 7 represents a preferred embodiment of a column control circuit implementing the present invention.
  • each sampler consists of three transistors 16, 17 and 18 which are preferably identical and mounted in parallel.
  • the first electrodes or drains of the three transistors 16, 17 and 18 receive the input video signal 14 while their second electrode or source charges the column 15 to be controlled.
  • the gate of transistor 16 is connected to the output of a shift register and receives a demultiplexing signal 19 while the gates 20 and 21 of the other two transistors 17 and 18 are connected to two clocks which are described more in detail below.
  • FIG. 8 represents the timing diagram of a line control circuit of the type of that of FIG. 7.
  • the numerical values are given only by way of example.
  • the clock signals applied to the transistors 17 and 18 are such that one of the transistors performs the preload of the odd lines while the other performs the preload of the even lines.
  • the other transistor 18 receives on its gate 21 a negative pulse of for example -22V up to at the end of the line time, so as to be able to compensate the coupling of the convergence transistor at the end of the line time by means of a positive pulse on the control electrode 21.
  • the gate of the transistor 16 will receive a pulse of duration Ts so to achieve convergence. Preload takes approximately twice as long (2 ⁇ sec) as convergence (0.9 ⁇ sec), so the duty cycle of the three transistors is equivalent, which distributes the stress evenly.
  • the transistor In the case of a screen with a very large number of lines or a very large number of elementary pixels, the transistor is undersized to avoid having excessive coupling capacities.
  • the basic diagram can be of the type of that of FIG. 1. To improve the functioning of such a screen in which either the transistor is too small to correctly charge the pixel in a conventional manner, or the number of lines is so high that there is only a very short time available for charging, one can also use an operating diagram with a preload of the type of FIG. 4.
  • FIG. 9 which relates to a screen whose column control circuit is identical to the circuit of FIG. 5 and where the lines are grouped by five, each group being controlled by a line register R1, R2, R3. .. for packets of five lines, we first make a simultaneous preload on lines L1 to L5, then we sequentially sample these same lines LI to L5. Then, we make a simultaneous preload of lines L6 to L10, etc.
  • This mode of operation is not compatible with usual control circuits (control of five lines at a time). It therefore requires special electronics.
  • the precharge is carried out using a voltage Vr greater than the useful voltage V + / V-.
  • the present invention applies in particular to flat liquid crystal screens controlled by an active matrix of thin film transistors (AMLCD), and in general to any application requiring a sampler whose relative precision is more important than absolute precision.
  • AMLCD active matrix of thin film transistors

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Abstract

La présente invention concerne un procédé d'adressage d'un écran plat composé de lignes et de colonnes aux intersections desquelles sont situés des pixels, caractérisé en ce qu'au début de chaque échantillonnage du signal vidéo à afficher sur l'écran une tension (Vr) supérieure à la gamme de tension utile (V) est appliquée sur le pixel sélectionné pendant un temps tr, puis la tension utile est échantillonnée pendant un temps ts. Application aux circuits de commande des LCD.

Description

PROCEDE D'ADRESSAGE D'UN ECRAN PLAT UTILISANT
UNE PRECHARGE DES PIXELS, CIRCUIT DE COMMANDE
PERMETTANT LA MISE EN OEUVRE DU PROCEDE ET SON
APPLICATION AUX ECRANS DE GRANDES DIMENSIONS
La présente invention concerne un procédé d'adressage d'un écran plat, plus particulièrement un écran à cristaux liquides utilisant une précharge des pixels. La présente invention concerne aussi un circuit de commande des colonnes d'un tel écran permettant la mise en oeuvre du procédé ainsi que l'application du procédé aux écrans de grandes dimensions.
Les écrans à cristaux liquides à vision directe ou à projection sont en général composés de lignes (lignes de sélection) et de colonnes (lignes de données) aux intersections desquelles sont situées les électrodes de pixels connectées au travers de transistors à ces lignes. Les grilles de ces transistors forment les lignes de sélection et sont commandées par les circuits de commandes périphériques, généralement appelés "drivers" (en langue anglaise) qui balayent les lignes et rendent passant les transistors de chaque ligne en permettant, par les lignes de données connectées aux autres circuits de commandes périphériques, de charger les électrodes des pixels et modifier les propriétés optiques du cristal liquide compris entre ces électrodes et la contre-électrode (ou électrode de référence) permettant ainsi la formation d'images sur l'écran.
La figure 1 représente le schéma électrique équivalent d'un pixel d'écran plat adressé par des circuits de commande lignes et colonnes. L'électrode et la contre-électrode encadrant le cristal liquide forment une capacité 1 dont la charge (constituée le plus souvent par des données vidéo) est transmise par la colonne 2 au travers du transistor 3 commandé par la ligne de sélection 4. La figure 2 quant à elle représente les chronogrammes de fonctionnement de ce pixel, Vs étant le signal adressé par la ligne de sélection d'une rangée de pixels, Vc le signal vidéo échantillonné sur ia rangée de pixels sélectionnée et Vp la charge effective d'un de ces pixels. Théoriquement, à la fin d'une impulsion d'échantillonnage, la tension pixel Vp aux bornes du cristal liquide, devrait être égale à la tension colonne Vc, c'est à dire + /- V. Le problème de ce type d'adressage est qu'en pratique, ia tension Vp est différente de la tension de charge Vc de la colonne. En effet, chaque transistor 3, lorsqu'il est dans l'état passant, a une résistance Ron qui n'est pas nulle, de sorte que la charge du pixel présente une caractéristique exponentielle (comme cela est représenté sur la figure 2) de constante de temps qui n'est pas nulle puisque égale au produit Ron x C, C étant la valeur de la capacité 1 du pixel. Lorsque le temps de charge est écoulé, l'erreur résiduelle de convergence est égale à Ven + en trame positive (valeur négative) ou Ven- en trame négative (valeur positive), différentes des valeurs +/-V de la tension de charge Vc.
Il en résulte une erreur sur la tension RMS qui oriente le cristal liquide de l'ordre de (Ven + -Ven-)/2. Or, les spécifications électro¬ optiques de l'écran imposent une valeur maximale pour cette erreur de l'ordre de 5 à 10 mV pour un effet nématique en hélice à 90°. Le produit RC (résistance par capacité) doit donc être typiquement 7 à 8 fois plus faible que le temps d'adressage pour atteindre un taux de convergence compatible avec une application de qualité. Il en résulte des limites sur le nombre de lignes adressables ainsi que sur la taille des pixels. Dans ce cas, il faut diminuer R, c'est à dire élargir le transistor. Cela n'est pas réaliste au delà d'un rapport entre largeur et longueur du canal qui excède quelques unités. D'autre part, lorsque l'impulsion Vs appliquée sur la ligne de sélection revient à l'état bas (voir figure 2), le couplage parasite entre la ligne et le pixel devient excessif dans le cas où la largeur du transistor excède une certaine valeur. Une autre solution connue est représentée à la figure 3. Dans ce cas, un écran 5 constitué de pixels 6 est adressé par un circuit de commande ligne 7 et un circuit de commande colonne 8 formé par des échantillonneurs commandés par un registre à décalage. La charge d'un échantillonneur n'est autre que la capacité répartie de la colonne commandée 9. Cette colonne doit être chargée pendant un temps très court, avec les problèmes de convergence cités plus haut aggravés par le fait que le temps de charge n'est plus qu'une fraction du temps où l'on adresse une ligne 9. En effet, pendant ce temps ligne, il faut successivement échantillonner la vidéo sur toutes les colonnes de l'écran. Pour cette raison, la réalisation d'écrans à drivers intégrés a nécessité jusqu'à ce jour l'utilisation de semi-conducteur à haute mobilité, comme le silicium mono ou polycristallin.
Pour remédier aux inconvénients ci-dessus et permettre l'utilisation de transistors en couche mince réalisés en silicium, il est proposé notamment dans la demande PCT/FR94/16428, de réaliser une précharge des pixels à une tension inférieure à la tension utile. L'utilisation d'une telle tension présente un certain nombre d'inconvénients. Elle ne résout pas, en particulier, le problème de la convergence
La présente invention propose un nouveau procédé d'adressage permettant de remédier aux inconvénients mentionnés ci- dessus. En conséquence, la présente invention a pour objet un procédé d'adressage d'un écran plat composé de lignes et de colonnes aux intersections desquelles sont situés des pixels, caractérisé en ce que, au début de chaque échantillonnage du signal vidéo à afficher sur l'écran, une tension (Vr) supérieure à la gamme de tension utile (V) est appliquée sur le pixel sélectionné pendant un temps tr, puis la tension utile est échantillonnée pendant un temps ts.
De préférence, la tension de précharge (Vr) est choisie telle que Ven + = Ven- où Ven + et Ven- représentent l'erreur résiduelle respectivement en trame positive et en trame négative. Dans ce cas, la tension de précharge est obtenue par les formules suivantes : Ven + = {Vr - V+)Qχp ts τ(Vg - Vt - V+)
et Ven - = {Vr - V-) exp- ts τ{Vg -Vt -V-)
où Vg est la tension sur la grille du transistor pendant l'échantillonnage, et Vt sa tension de seuil. La condition Ven + = Ven- s'écrit :
(Vr -Vt^ψr -V-) exp-ts( τ(Vg Jyt _κ_r r(yg Jyι _y+))
ou τ{Vg -Vt -V-) = Ron{Vg -Vt - V-)xC
et Ron
Figure imgf000006_0001
d'où: ts
{Vr -V+) = {Vr -F-)exp- τ{V+ - V-) soit :
Figure imgf000006_0002
La présente invention a aussi pour objet un circuit de commande des colonnes d'un écran plat du type comprenant des échantillonneurs commandés par les sorties d'un registre à décalage, caractérisé en ce que chaque échantillonneur est constitué par trois transistors de type MIS montés en parallèle de telle sorte que leur première électrode soit connectée au signal vidéo et leur seconde électrode à la colonne commandée, laquelle grille du premier transistor étant connectée à une des sorties du registre à décalage et les grilles du second et troisième transistors étant connectées à deux horloges choisies de telle sorte que les deux transistors sont activés, l'un pour réaliser la précharge des lignes paires, l'autre des lignes impaires.
Selon une autre caractéristique de l'invention, la tension des horloges appliquée sur le deuxième et troisième transistors est choisie de telle sorte que lorsqu'un transistor n'est pas utilisé pour la précharge, il reçoit sur sa grille une tension négative permettant ultérieurement de compenser les couplages capacitifs lorque cette tension reviendra à zéro.
De préférence, les trois transistors sont identiques et sont des transistors réalisés en couche mince ou TFT. Cette solution permet de compenser des couplages capacitifs importants car les transistors utilisés pour réaliser des échantillonneurs sont gros. Elle permet de plus de répartir également le "stress" ou fatigue sur les trois transistors qui sont de même taille ce qui augmente la durée de vie des transistors. La présente invention concerne aussi l'application du procédé d'adressage ci-dessus aux écrans de grande taille.
La présente invention a donc pour objet un procédé d'adressage d'un écran plat comportant des lignes et des colonnes aux intersections desquelles sont situés des pixels, dans lequel X circuits de commande de lignes sont connectés chacun à Y lignes, caractérisé en ce que, pendant un temps tr, on réalise la précharge des pixels se trouvant sur les lignes reliées au premier circuit de commande lignes, à une tension (Vr) supérieure à la gamme de tension utile (V), puis on échantillonne successivement les Y lignes et on recommence l'opération ci-dessus pour les X-1 circuits de commande restants.
La présente invention a encore pour objet un procédé d'adressage d'un écran plat comportant des lignes et des colonnes aux intersections desquelles sont situés des pixels dans lequel X circuits de commande lignes sont connectés chacun â Y lignes, caractérisé en ce qu'on précharge simultanément la première ligne des X circuits de commande lignes à une tension Vr supérieure à la gamme de tension utile (V) et l'on échantillonne ensuite successivement ladite ligne des X circuits de commande lignes et on recommence l'opération ci-dessus pour les Y-1 autres lignes de chacun des X circuits de commande ligne. La présente invention sera mieux comprise et des avantages supplémentaires apparaîtront à la lecture de la description qui va suivre illustrée par les figures suivantes:
. la figure 1 , déjà décrite, représente le schéma électrique équivalent d'un pixel d'un écran à cristaux liquides,
. la figure 2, déjà décrite, représente les chronogrammes du fonctionnement du pixel de la figure 1 ,
. la figure 3, déjà décrite, représente une structure connue d'un écran commandé par des circuits de commande lignes et colonnes, . la figure 4 illustre un procédé d'adressage d'un écran à cristaux liquides selon la présente invention,
. la figure 5 représente un mode de réalisation d'un circuit de commande colonne connu mettant en oeuvre le procédé d'adressage selon la présente invention, . la figure 6 représente le chronogramme d'un circuit de commande colonne selon la figure 5,
. la figure 7 représente un mode de réalisation préférentiel d'un circuit de commande colonne mettant en oeuvre le procédé selon la présente invention, . la figure 8 représente le chronogramme de fonctionnement du circuit de commande colonne de la figure 7, et
. la figure 9 représente schématiquement une partie d'un écran plat de grandes dimensions connecté à des circuits de commande lignes et colonnes utilisant le procédé de la présente invention.
Comme cela est représenté sur la figure 4, pendant un temps de remise à zéro tr (ou temps de "reset"), on échantillonne sur la charge une tension Vr supérieure à la tension utile et on échantillonne pendant un temps ts la tension utile (comprise entre + V et -V). Puisque l'on cherche à atteindre la tension utile (entre -l-V et -V) à partir d'une valeur de tension supérieure, l'erreur résiduelle de convergence est toujours de même signe et égale à (Ven + -Ven-)/2, ce qui minimise l'erreur sur la tension RMS. Dans le cas où les transistors de pixels sont réalisés en silicium amorphe (a-Si) et ont une tension de seuil de quelques volts, il existe une tension de précharge Vr telle que les erreurs de convergence Ven + et Ven- pour atteindre les deux extrêmes de la gamme de tension utile ( + V,-V) sont égales (Ven+ =-Ven-). L*erreur sur la tension RMS est alors nulle. Cette tension Vr peut être obtenue en utilisant la formule ci- après :
Ven + = {Vr-V+)exp ts τ{Vg-Vt-V+)
ts et Ven - = {Vr - V-) exp τ{Vg-Vt-V-)
où Vg est la tension sur la grille du transistor pendant l'échantillonnage, et Vt sa tension de seuil.
La condition Ven+ = Ven- s'écrit :
{Vr-Vt) = {Vr-V-)exp-ts{-— — * „ . — — — * „ J v ' v ' v κτ{Vg-Vt-V-) τ{Vg-Vt-V+y
ou τ{Vg -Vt -V-) = Ron{Vg -Vt -V-)xC
et Ron
Figure imgf000009_0001
d'où: ts
{Vr -V+) = {Vr -V-)exp-- τ{V+-V-) soit ts exp-
Vr=V + {V + -V-) τ{V+-V-) ts
1-exp- τ{V+-V-) La figure 5 représente un exemple de réalisation d'un circuit de commande colonnes d'un écran permettant la mise en oeuvre du procédé selon l'invention. Ce circuit de commande est formé de transistors réalisés en silicium amorphe. Ce circuit de commande 11 est, de préférence, constitué de plusieurs entrées vidéo fonctionnant en parallèle pour réduire d'autant la fréquence de démultiplexage. Dans l'exemple volontairement simplifié de la figure 5, le circuit de commande colonnes comporte cinq entrées vidéo DB1 à DB5 et six entrées de signaux de démultiplexage DW1 à DW6, ce qui permet de charger trente colonnes 12. Chaque colonne 12 est commandée par un seul transistor 13 qui sert successivement à la précharge pour atteindre la tension Vr pendant le temps tr, et à la convergence vers la valeur de tension vidéo qui convient.
La figure 6 représente le chronogramme de fonctionnement de l'écran de la figure 5 lors de son utilisation selon le procédé de l'invention. Pendant le temps tr, une tension Vr supérieure à la tension utile est appliquée sur toutes les colonnes via les signaux DW1 â DW6. Ensuite, les entrées DW1 à DW6 sont sélectionnées successivement, comme représenté par DW1 à DW6, pour chaque signal DB1 à DB5, la tension utile est échantillonnée durant ts.
La figure 7 représente une réalisation préférentielle d'un circuit de commande de colonnes mettant en oeuvre le présente invention. Dans ce cas, chaque échantillonneur est constitué par trois transistors 16, 17 et 18 qui sont de préférence identiques et montés en parallèle. Comme représenté clairement sur la figure 7, les premières électrodes ou drains des trois transistors 16, 17 et 18 reçoivent le signal vidéo d'entrée 14 tandis que leur seconde électrode ou source charge la colonne 15 à commander. D'autre part, la grille du transistor 16 est connectée en sortie d'un registre à décalage et reçoit un signal de démultiplexage 19 tandis que les grilles 20 et 21 des deux autres transistors 17 et 18 sont connectées à deux horloges qui sont décrites plus en détail ci-après. L'utilisation des trois transistors permet de compenser les couplages capacitifs qui sont importants avec un seul gros transistor et de répartir le stress sur les transistors, ce qui allonge la durée de vie. La figure 8 représente le chronogramme d'un circuit de commande lignes du type de celui de la figure 7. Les valeurs numériques ne sont données qu'à titre d'exemple. En fait, les signaux d'horloges appliqués sur les transistors 17 et 18 sont tels que l'un des transistors réalise la précharge des lignes impaires tandis que l'autre réalise la précharge des lignes paires. De plus, lorsque l'un des transistors, par exemple le transistor 17, reçoit sur la grille 20 une impulsion de précharge pendant un temps tr, l'autre transistor 18 reçoit sur sa grille 21 une impulsion négative de par exemple -22V jusqu'à la fin du temps lignes, de façon à pouvoir en fin de temps ligne venir compenser le couplage du transistor de convergence grâce à une impulsion positive sur l'électrode de commande 21. La grille du transistor 16 recevra une impulsion de durée Ts de manière à réaliser la convergence. La précharge prend approximativement deux fois plus de temps (2μsec) que la convergence (0,9μsec), de sorte que le rapport cyclique de fonctionnement des trois transistors est équivalent, ce qui répartit équitablement le stress.
Dans le cas d'un écran à très grand nombre de lignes ou â très grand nombre de pixels élémentaires, le transistor est sous-dimensionné pour éviter d'avoir des capacités de couplage trop importantes. Le schéma de base peut être du type de celui de la figure 1. Pour améliorer le fonctionnement d'un tel écran dans lequel, soit le transistor est trop petit pour charger correctement le pixel de façon classique, soit le nombre de lignes est tellement élevé que l'on ne dispose que de très peu de temps pour la charge, on peut aussi utiliser un schéma de fonctionnement avec une précharge du type de la figure 4.
Dans ce cas, on travaille de préférence par paquets de lignes. Ainsi, comme représenté sur la figure 9, qui concerne un écran dont le circuit de commande colonnes est identique au circuit de la figure 5 et où les lignes sont groupées par cinq, chaque groupe étant commandé par un registre lignes R1 , R2, R3 ... pour des paquets de cinq lignes, on fait tout d'abord une précharge simultanée sur les lignes L1 à L5, puis on échantillonne séquentiellement ces mêmes lignes LI à L5. Ensuite, on fait une précharge simultanée des lignes L6 à L10, etc. Ce mode de fonctionnement n'est pas compatible avec les circuits de commande habituels (commande de cinq lignes à la fois). Il nécessite donc une électronique particulière.
On peut aussi si l'écran utilise par exemple cinq circuits de commande lignes, tels que R1 , R2, R3, ..., pour six cents lignes, charger simultanément ces cinq circuits de commande, et on utilise ia fonction souvent présente de "output enable" pour gérer successivement la précharge simultanée pour cinq lignes, telles que les cinq premières lignes L1 , L6, 11 1 dans le mode de réalisation de la figure 9, commandées par ces cinq circuits R1 , R2 ..., puis l'adressage successif de ces cinq lignes. Toutefois, cette solution nécessite une mémoire de trame pour pouvoir stocker et donc reconstituer l'image vidéo.
Dans tous les cas, la précharge est réalisée en utilisant une tension Vr supérieure à la tension utile V + /V-.
La présente invention s'applique en particulier aux écrans plats à cristaux liquides commandés par une matrice active de transistors (AMLCD) en couches minces, et en général à toute application nécessitant un échantillonneur dont la précision relative est plus importante que la précision absolue.

Claims

REVENDICATIONS
1 . Procédé d'adressage d'un écran plat composé de lignes et de colonnes aux intersections desquelles sont situés des pixels, caractérisé en ce qu'au début de chaque échantillonnage du signal vidéo à afficher sur l'écran une tension (Vr) supérieure à la gamme de tension utile (V) est appliquée sur le pixel sélectionné pendant un temps tr, puis la tension utile est échantillonnée pendant un temps ts.
2. Procédé selon la revendication 1 , caractérisé en ce que la tension de précharge (Vr) est choisie telle que Ven + = Ven- où Ven + et Ven- représentent l'erreur résiduelle respectivement en trame positive et en trame négative.
3. Procédé selon la revendication 3, caractérisé en ce que la tension de précharge est obtenue par la formule suivante :
Ven + = {Vr -V+)exp ts τ{Vg -Vt - V+)
ts et Ven - = {Vr -V-)cxp- τ{Vg - Vt - V-)
où Vg est la tension sur la grille du transistor pendant l'échantillonnage, et Vt sa tension de seuil.
La condition Ven + = Ven- s'écrit :
^-W)..(^ -^)^-B( ryg_^ _^)--_ L__)
ou τ{Vg -Vt - V-) = Ron{Vg -Vt -V-)xC
et Ron
Figure imgf000014_0001
d'où :
Figure imgf000014_0002
soit :
Figure imgf000014_0003
4. Circuit de commande des colonnes d'un écran plat du type comprenant des échantillonneurs commandés par les sorties d'un registre â décalage permettant fa mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que chaque échantillonneur est constitué par trois transistors (16, 17, 18) de type MIS montés en parallèle de telle sorte que leur première électrode soit connectée au signal vidéo (14) et leur seconde électrode à la colonne commandée (15), laquelle grille (19) du premier transistor étant connectée à une des sorties du registre â décalage et les grilles (20, 21 ) du second et troisième transistors étant connectées à deux horloges choisies de telle sorte que les deux transistors sont activés, l'un pour réaliser la précharge des trames paires, l'autre des trames impaires.
5. Circuit selon la revendication 4, caractérisé en ce que la tension des horloges appliquée sur le deuxième et troisième transistors est choisie de telle sorte que lorsqu'un transistor n'est pas utilisé pour la précharge, il reçoit sur sa grille une tension négative permettant de compenser les couplages capacitifs, à la remontée ultérieure de sa tension de grille.
6. Circuit selon l'une quelconque des revendications 4 et 5, caractérisé en ce que les trois transistors sont identiques.
7. Circuit selon l'une quelconque des revendications 4 à 6, caractérisé en ce que les trois transistors sont réalisés en couche mince.
8. Procédé d'adressage d'un écran plat comportant des lignes et des colonnes aux intersections desquelles sont situés des pixels, dans lequel X circuits de commande de lignes sont connectés chacun â Y lignes, caractérisé en ce que, pendant un temps tr, on réalise la précharge des pixels se trouvant sur les lignes reliées au premier circuit de commande lignes, à une tension (Vr) supérieure à la gamme de tension utile (V), puis on échantillonne successivement les Y lignes et on recommence l'opération ci-dessus pour les X-1 circuits de commande restants.
9. Procédé d'adressage d'un écran plat comportant des lignes et des colonnes aux intersections desquelles sont situés des pixels dans lequel X circuits de commande lignes sont connectés chacun â Y lignes, caractérisé en ce qu'on précharge la première ligne de chacun des X circuits de commande lignes à une tension Vr supérieure à la gamme de tension utile (V) et l'on échantillonne successivement ladite ligne des X circuits de commande lignes et on recommence l'opération ci-dessus pour les Y-1 autres lignes.
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