WO1996021947A1 - Chipträger-anordnung sowie chipträger zur herstellung einer chip-gehäusung - Google Patents

Chipträger-anordnung sowie chipträger zur herstellung einer chip-gehäusung Download PDF

Info

Publication number
WO1996021947A1
WO1996021947A1 PCT/DE1995/001780 DE9501780W WO9621947A1 WO 1996021947 A1 WO1996021947 A1 WO 1996021947A1 DE 9501780 W DE9501780 W DE 9501780W WO 9621947 A1 WO9621947 A1 WO 9621947A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
carrier
carrier film
arrangement
conductor tracks
Prior art date
Application number
PCT/DE1995/001780
Other languages
English (en)
French (fr)
Inventor
Elke Zakel
David Lin
Jörg GWIASDA
Andreas Ostmann
Original Assignee
Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. filed Critical Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
Priority to US08/836,721 priority Critical patent/US5956232A/en
Priority to JP52135796A priority patent/JP3473912B2/ja
Publication of WO1996021947A1 publication Critical patent/WO1996021947A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]

Definitions

  • the present invention relates to a chip carrier arrangement with a chip carrier for producing a chip housing, which is provided on a carrier film with conductor tracks which are connected to contact surface metallizations of the chip on the front side of the carrier film facing a chip, and which have one end with their free ends Form a surface-mounted connection surface arrangement for connection to an electronic component or a substrate. Furthermore, the invention relates to a chip carrier for producing a chip housing with a carrier foil having conductor tracks.
  • This housing also has the advantage that an improvement in the handling of the chip is achieved in a subsequent assembly by a connecting conductor arrangement leading outward from the chip connecting surfaces, since the connecting conductor arrangement leading outwards enlarges the connecting surfaces and also a fanned-out configuration guration of the connection conductor arrangement larger gaps between the externally accessible connection surfaces are created.
  • SMT surface-mounted technology
  • PGA pin grid array
  • the chips are arranged on a chip carrier which is many times larger than the chip itself in order to be able to form the connection conductor arrangement described above on the chip carrier. This results in an overall voluminous design of the chip housing, which proves to be disadvantageous in particular in the emerging multichip module technology.
  • the present invention is therefore based on the object of providing a chip housing which, compared to the known chip housing, enables a simplified structure and the use of conventional connection techniques in the production of the chip housing.
  • the conductor tracks are located on the back of the carrier film, with recesses being provided in the carrier film in the area of the contact metallizations, the thickness of the carrier film being less than or substantially equal to the height of the contact surface metallizations on the chip surface, and the conductor tracks for forming the pad arrangement are covered with a perforated mask.
  • carrier film is used here to describe a carrier body which is thin compared to its surface area and, depending on the choice of material for the carrier body, includes both relatively rigid and flexible carrier bodies.
  • the chip carrier arrangement according to the invention enables the chip carrier to be connected to the chip when it is manufactured, optionally using the TAB method or the flip-chip method. Because of the construction according to the invention, it is possible to connect the conductor tracks from the back of the carrier film to the contact surface metallizations of the chip using a thermode, as is customary in the TAB process, without the conductor tracks having to be bent out of the plane of the carrier film . A contact can then be made between contact sections of the conductor tracks and the contact surface metallizations of the chip in the region of recesses in the carrier film.
  • the thickness of the carrier film which is matched to the height of the contact surface metallizations, enables contacting without warping of the chip carrier, with that of the chip Carrier film facing the surface also serves as insulation of the conductor tracks from the chip surface.
  • the carrier film can also act as an elastic intermediate layer between the chip surface and the carrier film provided with the conductor tracks in order to form vibration isolation.
  • solder balls are applied in holes of the shadow mask intended for this purpose in order to form a contact surface metallization on the connection surface arrangement.
  • the shadow mask can also be designed as a so-called solder stop mask, which prevents the solder balls from converging during melting for connection to an electronic component and a substrate.
  • solder stop mask prevents the solder balls from converging during melting for connection to an electronic component and a substrate.
  • the application of solder balls represents a particularly cost-effective method for producing solder bumps.
  • At least one space between the carrier film and the chip surface is provided with a filler that adhesively connects the carrier film and the chip. In this way, a securely adhering unit of chip and chip carrier is formed.
  • the chip carrier and the chip are accommodated in a housing, which is made approximately of plastic, the adhesive filler filling gaps between the inner wall of the housing and the chip carrier and the chip, a chip housing is created in which the chip is reliably shielded on all sides.
  • the rear side of the housing which is arranged opposite the chip carrier, represents a labeling field.
  • a chip carrier for producing a chip carrier arrangement according to one or more of claims 1 to 4 has the features of claim 5.
  • the conductor tracks are arranged at least in a partial area in a sandwich-like manner between the carrier film and a shadow mask, which is used to form a connection surface arrangement on the inner end areas of the conductor tracks.
  • the chip carrier is designed as a film strip, the subareas being each assigned to a chip.
  • solder balls are applied in holes of the shadow mask intended for this purpose. When connected to an electronic component or a substrate, these can then be remelted in the reflow process.
  • the solder balls can be applied in the shadow mask before or after the chip carrier is connected to the chip.
  • the shadow mask can be designed not only in sections but also continuously, since no access to the conductor tracks from the back of the carrier film is necessary.
  • a connection of the chip carrier to the chip can be made by loading the contact sections from the rear side the carrier film forth with a thermode or the like in the TAB process.
  • the shadow mask is then formed in partial areas, wherein the individual partial areas can also be formed contiguously, that is to say only separated by a perforation that releases the contact sections of the conductor tracks.
  • the conductor tracks are designed in such a way that their contact sections extend into outer end regions pass over, which terminate in connection areas and are arranged diverging towards the connection areas.
  • an “outer” contacting of the chip is also possible, and at the same time, due to the fanned-out arrangement of the outer connection surfaces and the enlarged connection surfaces made possible, exact contacting, for example for quality inspection purposes , is considerably facilitated.
  • the carrier film has a circumferential film gap adjacent to the contact sections, such that a carrier film inner region is connected to a carrier film outer region via a plurality of predetermined separating devices, after completion of the connected chip carrier arrangements or chip housings, a quick and simple separation, for example by stamping, is possible. possible.
  • test contacting can be carried out in a quick and simple manner before the separation.
  • Fig. 1 is a sectional view of a chip carrier with a
  • FIG. 2 shows a top view of the chip carrier shown in FIG. 1;
  • FIG. 3 shows the chip carrier shown in FIG. 1, the ends of the conductor tracks being connected to contact surface metallizations of a chip to form a chip carrier arrangement;
  • FIG. 4 shows the chip carrier arrangement shown in FIG. 3 in a top view;
  • FIG. 5 shows the chip carrier arrangement shown in FIG. 4 with a solder ball application on inner end regions of the conductor tracks
  • FIG. 6 shows a top view of the chip carrier arrangement shown in FIG. 5;
  • FIG. 7 shows the chip carrier arrangement shown in FIG. 5 with a plastic encapsulation
  • FIG. 8 shows the chip carrier arrangement shown in FIG. 7 with an underfill provided between the chip carrier and the chip surface
  • FIG. 11 shows an illustration of the inner region of a carrier film shown in FIG. 2 in combination with an outer region of the carrier film;
  • FIG. 12 shows a variation of the carrier film shown in FIG. 11 with conductor tracks which are extended by outer end regions into the outer region of the carrier film to form test connection areas.
  • the carrier film 20 can be a polyimide film with conductor patterning (Kapton film), which is frequently used in particular in the TAB process. In principle, however, other types of film can also be used to form a chip carrier 23, which is described in more detail below, insofar as they are are suitable for applying a conductor track structure due to their material properties.
  • the individual conductor tracks 21 extend with a contact section 25 which connects to one inner end region 26 connects, via a here circumferential frame-like recess 28 in the inner region 24 of the carrier film 20.
  • the conductor tracks 21 connect a film frame 29 to a core region 30 of the inner region 24 of the carrier film 20.
  • the inner region 24 of the carrier film 20 is connected to an outer region 32 of the carrier film 20 in the corner regions of the film frame 29 via predetermined separating webs 31, which bridge a circumferential film gap 55.
  • the outer region 32 of the carrier film 20 shown in FIG. 11 in a longitudinal section has on its longitudinal edges 33 a perforation 34 which is provided for the engagement of a traction device (not shown here) for carrying out a forward movement of the carrier film 20 in the direction of arrow 35 .
  • solder mask 36 On the back of the carrier film 20, the conductor track structure 22 is covered with a solder mask 36, which is essentially congruent with the core region 30 of the carrier film 20 arranged on the opposite side of the conductor track structure 22.
  • the solder mask 36 can be designed as a coating, for example as a solder resist coating. It is essential that the solder stop mask 36 forms a shadow mask with individual holes 37, which are each arranged over an inner end region 26 of a conductor track 21 and thus allow direct access to the respective conductor track 21 from the back of the carrier film 20.
  • the filler 38 On the front side of the carrier film 20, covering the core area 30, there is provided a filler 38, for example made of an adhesive material, the function of which will be explained in more detail below.
  • the 3 shows the chip carrier 23 equipped with a chip 39 to form a chip carrier arrangement 27, the contact sections 25 of the conductor tracks 21 being connected to contact surface metallizations of the chip 39 designed as bumps 40.
  • the bumps 40 can be designed, for example, as gold bumps or also as gold / nickel bumps.
  • the conductor tracks can be designed as copper tracks, which in their end areas can be provided with a gold, gold / nickel or tin metallization for connection to the bumps 40 or solder balls 41. In any case, the metallization can be matched to the relevant connection.
  • the connection of the conductor tracks 21 connected to the carrier film 20 to the bumps 40 can take place via a TAB method, in which a thermode indicated by dashed lines in FIG.
  • TAB method also makes it possible, inter alia, that the film thickness s is less than or at most as large as the height h of the bumps 40 projecting beyond the surface of the chip 39. This is the only way that the carrier film 20 can be arranged parallel to the plane of the chip surface.
  • the filling layer 38 provided in FIG. 3 on the core area 30 of the carrier film 20 serves to fill up an intermediate space which is otherwise present between the carrier film 20 and the surface of the chip 39 and, by means of its adhesive properties, ensures mechanical adhesion between the chip carrier 23 and the chip 39. If the filling layer is elastic, this also ensures mechanical damping between the chip carrier. ger 23 and the chip 39 in mechanical stress.
  • the film thickness s such that it corresponds to the height h of the bumps 40. As a rule, this is around 25 ⁇ m.
  • Fig. 4 shows once again in a plan view the contact portions 25 of the conductor tracks 21 contacted with the bump 40 of the chip 39.
  • the chip carrier 23 can be populated not only in the TAB method but also in the flip-chip method.
  • the chip 39 with its bumps 40 is then placed on the contact sections 25 of the chip carrier 23 which may be arranged below the chip 39.
  • solder balls 41 arranged in the ball grid array 42 are used for connection to an electronic component, for example a chip also arranged on a chip carrier with a ball grid array, for producing a multichip structure or also for connection to a substrate .
  • the connection to the further component or the substrate can then be made by remelting the solder balls 41 in the reflow process.
  • FIG. 7 shows the chip carrier arrangement 27 shown in FIGS. 5 and 6 with a potting 43, which surrounds both a connection area 44 created by contacting the conductor tracks 21 with the bumps 40 and the sides of the chip 39 and thus forms a rigid chip housing 45 which is sealed against environmental influences.
  • the encapsulation 43 can be applied in the areas shown in FIG. 7, for example, in that the film carrier 20 is transported through a synthetic resin bath, not shown here.
  • FIG. 8 shows a variant which differs from FIG. 7 in that the arrangement of a filling layer 38 has been dispensed with and an already mentioned intermediate space remaining between the carrier film 20 and the chip surface when the potting 43 is applied through the underfill 46 forming potting material is filled.
  • FIG. 9 shows a chip housing 47, in which, in addition to the encapsulation 43 or an underfill 46, a housing 48, for example made of plastic, is pushed onto the back of the chip 39, with one between an inner wall of the housing 49 and the chip circumference remaining space is also filled with the potting or the underfill.
  • a housing 48 for example made of plastic
  • FIG. 10 shows the chip housing 47 which has been separated from the carrier film 20 by severing the predetermined separating webs 31 (FIG. 11).
  • the exemplary alternatives shown in FIGS. 7 to 8 are separated in the same way .
  • FIG. 12 shows a carrier film 50 which is provided with a conductor track structure 51.
  • the conductor track structure 51 has conductor tracks 52 which, in addition to a central contact section 25 and an inner end region 26, have an outer end region 53.
  • FIG. 12 shows that the outer end regions 53 of the conductor tracks 52 fan out from the contact sections 25 extend outward into the outer region 32 of the carrier film 50.
  • the ends of the outer end regions 53 are designed as contact surfaces 54, which are arranged linearly with respect to each edge length of the core region 30 of the carrier film 50 and which have a substantially increased center distance a from one another in comparison with the contact sections 25.
  • the contact surfaces of the contacts are made much larger in comparison to the conductor track thickness and their relatively large distance a from one another. tact surfaces 54, for example for test purposes, are considerably simplified.
  • the contacting of the outer contact surfaces 54 can take place at any time during the connection between the chip carrier 23 and the chip 39 or after completion of the chip housing 45 or 47 before it is separated (see 10).
  • a chip housing 45 or 47 which was produced using a carrier film 50 shown in FIG. 12, the outer end regions 53 of the conductor track 52 are separated together with the predetermined separating webs 31, for example by stamping.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

Chipträger-Anordnung (23) mit einem Chipträger (23) zur Herstellung einer Chip-Gehäusung, der auf einer Trägerfolie (20) mit Leiterbahnen (21) versehen ist, die auf der einem Chip (39) zugewandten Vorderseite der Trägerfolie mit Kontaktflächenmetallisierungen (40) des Chips verbunden sind, und die mit ihren freien Enden eine flächig verteilte Anschlußflächenanordnung (42) zur Verbindung mit einem elektronischen Bauelement oder einem Substrat bilden, wobei die Leiterbahnen (21) auf der Rückseite der Trägerfolie (20) angeordnet sind, in der Trägerfolie (20) im Bereich der Kontaktflächenmetallisierungen (40) Ausnehmungen (28) vorgesehen sind, die Leiterbahnen zur Ausbildung der Anschlußflächenanordnung (42) mit einer Lochmaske (36) abgedeckt sind und die Dicke (s) der Trägerfolie kleiner oder im wesentlichen gleich der Höhe (h) der Kontaktflächenmetallisierungen (40) auf der Chipoberfläche ist.

Description

CHIPTRÄGER-ANORDNUNG SOWIE CHIPTRÄGER ZUR HERSTELLUNG EINER
CHIP-GEHÄUSUNG
Die vorliegende Erfindung betrifft eine Chipträger-Anordnung mit einem Chipträger zur Herstellung einer Chip-Gehäusung, der auf einer Trägerfolie mit Leiterbahnen versehen ist, die auf der einem Chip zugewandten Vorderseite der Trägerfolie mit Kontaktflächenmetallisierungen des Chips verbunden sind, und die mit ihren freien Enden eine flächig verteilte Anschlu߬ flächenanordnung zur Verbindung mit einem elektronischen Bau¬ element oder einem Substrat bilden. Des weiteren betrifft die Erfindung einen Chipträger zur Herstellung einer Chip-Gehäu¬ sung mit einer Leiterbahnen aufweisenden Trägerfolie.
Zum Schutz vor ungewollten mechanischen und chemischen Ein¬ flüssen sowie zum Abführen und Verteilen von Verlustwärme ist es in der Regel erforderlich, Chips mit einer Gehäusung zu versehen. Diese Gehäusung bietet darüber hinaus den Vorteil, daß durch eine von den Chipanschlußflächen nach außen geführte Anschlußleiteranordnung eine Verbesserung der Handhabung des Chips bei einer nachfolgenden Montage erreicht wird, da durch die nach außen geführte Anschlußleiteranordnung eine Vergröße- rung der Anschlußflächen sowie durch eine aufgefächerte Konfi¬ guration der Anschlußleiteranordnung größere Zwischenräume zwischen den von außen zugänglichen Anschlußflächen geschaffen werden. In der heute verbreiteten Oberflächenmontagetechnik (surface-mounted technology (SMT)) ist es daher üblich, eine Gehäusung aus Kunststoff, Keramik oder Metall zu verwenden, bei der die äußere Anschlußleiter- bzw. Anschlußflächenan¬ ordnung durch eine Vielzahl von nach außen ragenden Anschluß- beinchen (pin-grid-array (PGA) ) realisiert wird. Bei derarti¬ gen Gehäusungen sind die Chips auf einem Chipträger angeord¬ net, der um ein Vielfaches größer ist als der Chip selbst, um auf dem Chipträger die vorstehend beschriebene Anschlußleiter- anordnung ausbilden zu können. Hieraus resultiert eine insge¬ samt voluminöse Ausbildung der Chip-Gehäusung, die sich insbe¬ sondere bei der aufkommenden Multichip-Modultechnik als nach¬ teilig erweist.
Dieser erkannte Nachteil war unter anderem ein Grund dafür, eine Chip-Gehäusung gemäß dem Oberbegriff des Anspruchs 1 zu entwickeln, die sich dadurch auszeichnet, daß der Chipträger selbst mit seiner Anschlußleiteranordnung etwa die gleiche Größe wie der Chip aufweist. Dies wurde dadurch erreicht, daß ein Chipträger geschaffen wurde, der eine Trägerfolie aus Polyimid aufweist, die auf einer Seite mit Anschlußleitern versehen ist, welche an ihren freien, über die Trägerfolie hinausragenden Enden mit den Chipanschlußflächen und an ihren auf der Trägerfolie angeordneten Endbereichen jeweils mit einer auf der Gegenseite der Trägerfolie angeordneten Kontakt- metallisierung verbunden sind. Durch eine flächig verteilte Anordnung der Kontaktmetallisierungen auf der vom Chip abge¬ wandten Gegenseite der Trägerfolie wird eine unter dem Begriff ball-grid-array bekannte Kontaktmetallisierungsanordnung ge¬ schaffen, die die konventionelle nach außen gerichtete An- schlußleiterbeinchenanordnung (PGR) ersetzt.
Zwar ergibt sich durch diese im Bereich der Chipoberfläche liegende "innere" Anschlußleiteranordnung insgesamt eine wesentlich kompaktere Ausbildung der Chip-Gehäusung, jedoch ist es bei der bekannten Chip-Gehäusung notwendig, zwischen den Leitern und der Chipoberfläche eine weitere isolierende Zwischenschicht vorzusehen. Diese Zwischenschicht macht es unter anderem notwendig, daß zur Verbindung der Leiteranord¬ nung mit den Chipanschlußflächen die Enden der einzelnen Leiter aus der Ebene der Trägerfolie herausgebogen werden müssen, um mit den Chipanschlußflächen in Kontakt zu kommen. Dies macht es unmöglich, zur Herstellung der bekannten Chip- Gehäusung eines der bekannten Verbindungsverfahren, wie etwa das tape-automated bonding (TAB) oder das Flip-Chip-Verfahren zu verwenden.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Chip-Gehäusung zu schaffen, die gegenüber der bekannten Chip-Gehäusung einen vereinfachten Aufbau und die Anwendung konventioneller Verbindungstechniken bei der Herstellung der Chip-Gehäusung ermöglicht.
Diese Aufgabe wird durch eine Chipträger-Anordnung mit den Merkmalen des Anspruchs 1 sowie durch einen Chipträger mit den Merkmalen des Anspruchs 5 gelöst.
Bei der erfindungsgemäßen Chipträger-Anordnung befinden sich die Leiterbahnen auf der Rückseite der Trägerfolie, wobei im Bereich der Kontaktmetallisierungen Ausnehmungen in der Trä¬ gerfolie vorgesehen sind, die Dicke der Trägerfolie kleiner oder im wesentlichen gleich der Höhe der Kontaktflächenmetal¬ lisierungen auf der Chipoberfläche ist, und die Leiterbahnen zur Ausbildung der Anschlußflächenanordnung mit einer Lochmas¬ ke abgedeckt sind. Es wird ausdrücklich darauf hingewiesen, daß der Begriff "Trägerfolie" hier zur Beschreibung eines ge- genüber seiner Flächenausdehnung dünnen Trägerkörpers verwen¬ det wird und je nach Materialwahl für den Trägerkörper sowohl relativ starre als auch flexible Trägerkörper einschließt.
Die erfindungsgemäße Chipträger-Anordnung ermöglicht bei ihrer Herstellung eine Verbindung des Chipträgers mit dem Chip wahl- weise im TAB-Verfahren oder im Flip-Chip-Verfahren. Aufgrund des erfindungsgemäßen Aufbaus ist es möglich, die Leiterbahnen von der Rückseite der Trägerfolie her mit einer Thermode, wie im TAB-Verfahren üblich, mit den Kontaktflächenmetallisie¬ rungen des Chips zu verbinden, ohne daß dabei die Leiterbahnen aus der Ebene des Trägerfilms herausgebogen werden müßten. Da¬ bei kann dann ein Verbindungskontakt zwischen Kontaktabschnit¬ ten der Leiterbahnen und den Kontaktflächenmetallisierungen des Chips im Bereich von Ausnehmungen in der Trägerfolie er¬ folgen. Die auf die Höhe der Kontaktflächenmetallisierungen abgestimmte Dicke der Trägerfolie ermöglicht eine Kontaktie- rung ohne Verwerfungen des Chipträgers, wobei die der Chip- Oberfläche zugewandte Trägerfolie gleichzeitig als Isolierung der Leiterbahnen gegenüber der Chipoberfläche dient. Bei ent¬ sprechend dicker Ausführung der Trägerfolie kann die Träger¬ folie auch als elastische Zwischenschicht zwischen der Chip- Oberfläche und der mit den Leiterbahnen versehenen Trägerfolie fungieren, um eine Schwingungsisolierung zu bilden.
Als besonders vorteilhaft erweist es sich, wenn zur Ausbildung einer Kontaktflächenmetallisierung auf der Anschlußflächenan¬ ordnung Lotkugeln in dafür bestimmte Löcher der Lochmaske ap- pliziert sind. Hierbei kann die Lochmaske auch als sogenannte Lötstopmaske ausgebildet sein, die ein Zusammenlaufen der Lot¬ kugeln beim Umschmelzen zur Verbindung mit einem elektroni¬ schen Bauelement und einem Substrat verhindert. Die Applizie- rung von Lotkugeln stellt ein besonders kostengünstiges Ver- fahren zur Erzeugung von Lotbumps dar.
Vorteilhaft ist es auch, wenn zumindest ein zwischen der Trä¬ gerfolie und der Chipoberfläche vorhandener Zwischenraum mit einem die Trägerfolie und den Chip adhäsiv miteinander verbin¬ denden Füllstoff versehen ist. Hierdurch wird eine sicher an- einanderhaftende Einheit von Chip und Chipträger gebildet.
Wenn der Chipträger und der Chip in einem etwa aus Kunststoff gebildeten Gehäuse aufgenommen sind, wobei der adhäsive Füll¬ stoff Zwischenräume zwischen der Gehäuseinnenwand und dem Chipträger sowie dem Chip ausfüllt, ist eine Chip-Gehäusung geschaffen, bei der der Chip allseitig sicher abgeschirmt wird. Darüber hinaus stellt dabei die dem Chipträger gegen¬ überliegend angeordnete Rückseite des Gehäuses ein Beschrif¬ tungsfeld dar.
Erfindungsgemäß weist ein Chipträger zur Herstellung einer Chipträger-Anordnung nach einem oder mehreren der Ansprüche 1 bis 4 die Merkmale des Anspruchs 5 auf. Bei dem erfindungs¬ gemäßen Chipträger sind die Leiterbahnen zumindest in einem Teilbereich sandwichartig zwischen der Trägerfolie und einer Lochmaske angeordnet, die zur Ausbildung einer Anschluß- flächenanordnung auf den inneren Endbereichen der Leiterbahnen dient. Um eine kontinuierliche Fertigung von Chip*-Gehäusungen zu er¬ möglichen, erweist sich als vorteilhaft, wenn der Chipträger als Folienband ausgebildet ist, wobei die Teilbereiche jeweils einem Chip zugeordnet sind.
Eine besonders kostengünstige Möglichkeit zur Ausbildung einer Kontaktflächenmetallisierung auf der Anschlußflächenanordnung ist gegeben, wenn Lotkugeln in hierfür bestimmte Löcher der Lochmaske appliziert sind. Diese können dann, bei Verbindung mit einem elektronischen Bauelement oder einem Substrat im Reflow-Verfahren umgeschmolzen werden. Die Applikation der Lotkugeln in der Lochmaske kann vor oder nach der Verbindung des Chipträgers mit dem Chip erfolgen.
Wenn die Leiterbahnen auf der Trägerfolie im Bereich von Kon¬ taktabschnitten auf einer Chipkontaktseite offenliegen, ist dies ausreichend, um eine Kontaktierung des Chipträgers im Flip-Chip-Verfahren durchzuführen, bei der etwa die Chips mit ihren Kontaktflächenmetallisierungen nach unten auf den unter¬ halb des Chips getaktet durchlaufenden Chipträger aufgesetzt werden. Bei einer Kontaktierung von Chipträger und Chip im Flip-Chip-Verfahren kann die Lochmaske nicht nur abschnitts¬ weise sondern auch kontinuierlich ausgebildet sein, da kein Zugriff auf die Leiterbahnen von der Rückseite der Trägerfolie her notwendig ist.
Wenn die Leiterbahnen des Chipträgers im Bereich von Kontakt- abschnitten beidseitig offenliegen, also sowohl auf der Vor¬ derseite (Chipkontaktseite) als auch auf der Rückseite der Trägerfolie, kann eine Verbindung des Chipträgers mit dem Chip durch eine Beaufschlagung der Kontaktabschnitte von der Rück¬ seite der Trägerfolie her mit einer Thermode oder ähnlichem im TAB-Verfahren durchgeführt werden. Hierbei ist dann, wie vor¬ stehend erwähnt, die Lochmaske in Teilbereichen ausgebildet, wobei die einzelnen Teilbereiche auch zusammenhängend, also etwa lediglich durch eine die Kontaktabschnitte der Leiterbah¬ nen freigebende Perforation getrennt, ausgebildet sein können.
Vorteilhaft ist es auch, wenn die Leiterbahnen derart ausge¬ bildet sind, daß deren Kontaktabschnitte in äußere Endbereiche übergehen, die in Anschlußflächen auslaufen und zu den An¬ schlußflächen hin divergierend angeordnet sind. Hierdurch wird neben der "inneren" Kontaktierung auf der Anschlußflächenan¬ ordnung auf der Rückseite der Trägerfolie auch eine "äußere" Kontaktierung des Chips möglich, wobei gleichzeitig durch die aufgefächerte Anordnung der äußeren Anschlußflächen und den damit ermöglichten vergrößerten Anschlußflächen eine genaue Kontaktierung, beispielsweise zu Qualitätsprüfzwecken, wesent¬ lich erleichtert wird.
Wenn die Trägerfolie benachbart den Kontaktabschnitten einen umlaufenden Folienspralt aufweist, derart daß über mehrere Solltrenneinrichtungen ein Trägerfolieninnenbereich mit einem Trägerfolienaußenbereich verbunden ist, ist nach Fertigstel¬ lung zusammenhängender Chipträger-Anordnungen bzw. Chip-Gehäu- sungen eine schnelle und einfache Vereinzelung, beispielsweise durch Stanzung, möglich.
Bei äußeren Endbereichen der Leiterbahnen im Trägerfolien¬ außenbereich, die sich über den Folienspalt erstrecken, kann vor dem Vereinzeln auf schnelle und einfache Art und Weise eine Prüfkontaktierung durchgeführt werden.
Nachfolgend wird die Erfindung unter Darstellung einer Ausfüh¬ rungsform eines Chipträgers sowie mehrerer Ausführungsformen einer Chip-Gehäusung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Schnittdarstellung eines Chipträgers mit einer
Trägerfolie und darauf angeordneten Leiterbah¬ nen;
Fig. 2 eine Draufsicht des in Fig. 1 dargestellten Chip¬ trägers;
Fig. 3 den in Fig. 1 dargestellten Chipträger, wobei des¬ sen Leiterbahnenden zur Ausbildung einer Chip¬ träger-Anordnung mit Kontaktflächenmetallisie¬ rungen eines Chips verbunden sind; Fig. 4 die in Fig. 3 dargestellte Chipträger-Anordnung in einer Draufsicht;
Fig. 5 die in Fig. 4 dargestellte Chipträger-Anordnung mit einer Lotkugelapplikation auf inneren Endberei- chen der Leiterbahnen;
Fig. 6 die in Fig. 5 dargestellte Chipträger-Anordnung in einer Draufsicht;
Fig. 7 die in Fig. 5 dargestellte Chipträger-Anordnung mit einem Kunststoffverguß;
Fig. 8 die in Fig. 7 dargestellte Chipträger-Anordnung mit einer zwischen dem Chipträger und der Chipober¬ fläche vorgesehenen Unterfüllung;
Fig. 9 eine Chip-Gehäusung mit einem Kunststoffgehäuse;
Fig. 10 eine aus der Trägerfolie herausgelöste, verein- zelte Chip-Gehäusung;
Fig. 11 eine Darstellung des in Fig. 2 dargestellten In¬ nenbereichs einer Trägerfolie im Verbund mit ei¬ nem Außenbereich der Trägerfolie;
Fig. 12 eine Variation der in Fig. 11 dargestellten Trä- gerfolie mit Leiterbahnen, die um äußere Endbe¬ reiche bis in den Außenbereich der Trägerfolie zur Ausbildung von Prüfanschlußflächen verlän¬ gert sind.
Fig. 1 zeigt in einer Schnittdarstellung eine Trägerfolie 20, die auf ihrer Rückseite mit einer einzelne Leiterbahnen 21 aufweisenden Leiterbahnstruktur 22 versehen ist. Bei der Trä¬ gerfolie 20 kann es sich um eine insbesondere beim TAB-Verfah¬ ren häufig verwendete Polyimidfolie mit Leiterbahnstrukturie- rung (Kaptonfolie) handeln. Grundsätzlich sind jedoch zur Aus- bildung eines im nachfolgenden genauer beschriebenen Chipträ¬ gers 23 auch andere Folienarten verwendbar, soweit sie sich aufgrund ihrer Materialeigenschaften zur Aufbringung einer Leiterbahnstruktur eignen.
Wie insbesondere aus Fig. 2 zu ersehen ist, in der ein Innen¬ bereich 24 einer in Fig. 11 in der gesamten Breite dargestell- ten Trägerfolie 20 abgebildet ist, erstrecken sich die einzel¬ nen Leiterbahnen 21 mit einem Kontaktabschnitt 25, der an einen inneren Endbereich 26 anschließt, über eine hier umlau¬ fend rahmenartig ausgebildete Ausnehmung 28 im Innenbereich 24 der Trägerfolie 20. Auf diese Art und Weise verbinden in dem hier dargestellten Ausführungsbeispiel die Leiterbahnen 21 einen Folienrahmen 29 mit einem Kernbereich 30 des Innenbe¬ reichs 24 der Trägerfolie 20. Wie Fig. 11 zeigt, ist der Innenbereich 24 der Trägerfolie 20 über Solltrennstege 31, die einen umlaufenden Folienspalt 55 überbrücken, in den Eckberei- chen des Folienrahmens 29 mit einem Außenbereich 32 der Trä¬ gerfolie 20 verbunden. Der Außenbereich 32 der in Fig. 11 in einem Längsabschnitt dargestellten Trägerfolie 20 weist an seinen Längsrändern 33 eine Perforation 34 auf, die für den Eingriff einer hier nicht näher dargestellten Traktionsvor- richtung zur Ausführung einer Vorschubbewegung der Trägerfolie 20 in Richtung des Pfeils 35 vorgesehen ist.
Auf der Rückseite der Trägerfolie 20 ist die Leiterbahnstruk¬ tur 22 mit einer Lötstopmaske 36 abgedeckt, die im wesent¬ lichen deckungsgleich mit dem auf der Gegenseite der Leiter- bahnstruktur 22 angeordneten Kernbereich 30 der Trägerfolie 20 ist. Die Lötstopmaske 36 kann als Beschichtung, beispielsweise als Lötstoplackauftrag, ausgebildet sein. Wesentlich ist, daß die Lötstopmaske 36 eine Lochmaske bildet mit einzelnen Löchern 37, die jeweils über einem inneren Endbereich 26 einer Leiterbahn 21 angeordnet sind und somit einen unmittelbaren Zugriff auf die jeweilige Leiterbahn 21 von der Rückseite der Trägerfolie 20 her ermöglichen. Von der Vielzahl der in Fig. 2 in beispielhafter Verteilung über der Leiterbahnstruktur 22 angeordneten Löcher 37 der Lötstopmaske 36 sind in Fig. 1 lediglich zwei in darüber hinaus von der Darstellung in Fig. 2 abweichender Anordnung dargestellt. In Fig. 1 ist auf der Vorderseite der Trägerfolie 20, den Kernbereich 30 überdeckend, eine beispielsweise aus einem adhäsiven Material gebildete Füllage 38 vorgesehen, deren Funktion nachfolgend noch genauer erläutert wird.
Fig. 3 zeigt den zur Ausbildung einer Chipträger-Anordnung 27 mit einem Chip 39 bestückten Chipträger 23, wobei die Kontakt¬ abschnitte 25 der Leiterbahnen 21 mit als Bumps 40 ausgeführ¬ ten Kontaktflächenmetallisierungen des Chips 39 verbunden sind. Die Bumps 40 können beispielsweise als Gold-Bumps oder auch als Gold-/Nickel-Bumps ausgebildet sein. Die Leiterbahnen können als Kupferbahnen ausgebildet sein, die in ihren Endbe¬ reichen zur Verbindung mit den Bumps 40 bzw. Lotkugeln 41 mit einer Gold-, Gold-/Nickel- bzw. Zinn-Metallisierung versehen sein können. In jedem Fall kann die Metallisierung auf die be- treffende Verbindung abgestimmt sein. Die Verbindung der mit der Trägerfolie 20 verbundenen Leiterbahnen 21 mit den Bumps 40 kann über ein TAB-Verfahren erfolgen, bei dem eine in Fig. 3 gestrichelt angedeutete Thermode von der Rückseite der Trä¬ gerfolie 20 her auf die Kontaktabschnitte 25 der Leiterbahnen aufgesetzt wird und diese unter Druck und Temperatureinwirkung gegen die Bumps 40 des Chips 39 preßt. Bei diesem Vorgang bleiben die Leiterbahnen 21 bzw. deren Kontaktabschnitte 25 in ebenenparalleler Anordnung zur Trägerfolie 20, wie es für das TAB-Verfahren charakteristisch ist.
Wie aus Fig. 3 deutlich hervorgeht, wird die Anwendung des
TAB-Verfahrens unter anderem auch dadurch ermöglicht, daß die Foliendicke s kleiner ist als oder höchstens so groß sein kann wie die Höhe h der die Oberfläche des Chips 39 überragenden Bumps 40. Nur so ist nämlich eine ebenenparallele Anordnung der Trägerfolie 20 zur Chipoberfläche möglich. Die in Fig. 3 auf dem Kernbereich 30 der Trägerfolie 20 vorgesehene Füllage 38 dient zum Auffüllen eines ansonsten zwischen der Träger¬ folie 20 und der Oberfläche des Chips 39 vorhandenen Zwischen¬ raums und schafft durch ihre adhäsiven Eigenschaften eine Sicherung der mechanischen Haftung zwischen dem Chipträger 23 und dem Chip 39. Bei elastischer Ausbildung der Füllage sorgt diese auch für eine mechanische Dämpfung zwischen dem Chipträ- ger 23 und dem Chip 39 bei mechanischer Beanspruchung. Zur Ausfüllung des vorgenannten Zwischenraums ist es jedoch eben¬ sogut möglich, die Foliendicke s so zu wählen, daß sie der Höhe h der Bumps 40 entspricht. Diese liegt im Regelfall bei etwa 25 μm.
Fig. 4 zeigt noch einmal in einer Draufsicht die mit den Bump 40 des Chips 39 kontaktierten Kontaktabschnitte 25 der Leiter bahnen 21.
Aus der Darstellung gemäß Fig. 3 wird ebenso deutlich, daß eine Bestückung des Chipträgers 23 nicht nur im TAB-Verfahren, sondern auch im Flip-Chip-Verfahren möglich ist. Dabei wird dann der Chip 39 mit seinen Bumps 40 voran auf die Kontaktab¬ schnitte 25 des gegebenenfalls unterhalb des Chips 39 angeord¬ neten Chipträgers 23 aufgesetzt.
Die Fig. 5 und 6 zeigen den in den Fig. 3 und 4 dargestellten Chipträger 23 nach erfolgter Lotkugelapplikation, so daß in den Löchern 37 der Lötstopmaske 36 jeweils eine Lotkugel 41 zur Ausbildung eines aus Fig. 6 besonders deutlich hervor¬ gehenden ball-grid-array 42 angeordnet ist. Die im ball-grid- array 42 angeordneten Lotkugeln 41 dienen zur Verbindung mit einem elektronischen Bauelement, etwa einem ebenfalls auf ei¬ nem Chipträger mit ball-grid-array angeordneten Chip zur Er¬ zeugung einer Multichip-Struktur oder auch zur Verbindung mit einem Substrat. Die Verbindung mit dem weiteren Bauelement oder dem Substrat kann dann durch Umschmelzen der Lotkugeln 41 im Reflow-Verfahren erfolgen.
Fig. 7 zeigt die in den Fig. 5 und 6 dargestellte Chipträger- Anordnung 27 mit einem Verguß 43, der sowohl einen durch die Kontaktierung der Leiterbahnen 21 mit den Bumps 40 geschaffe- nen Verbindungsbereich 44 als auch die Seiten des Chips 39 umgibt und somit eine gegen Umwelteinflüsse abgeschlossene, starre Chip-Gehäusung 45 bildet. Das Aufbringen des Vergusses 43 in den in Fig. 7 dargestellten Bereichen kann beispiels¬ weise dadurch erfolgen, daß der Folienträger 20 durch ein hier nicht näher dargestelltes Kunstharzbad transportiert wird. Fig. 8 zeigt eine von Fig. 7 dahingehend abweichende Variante, daß auf die Anordnung einer Füllage 38 verzichtet wurde und ein hierdurch zwischen der Trägerfolie 20 und der Chipober¬ fläche verbleibender, bereits erwähnter, Zwischenraum beim Aufbringen des Vergusses 43 durch das eine Unterfüllung 46 bildende Vergußmaterial ausgefüllt wird.
Fig. 9 zeigt schließlich in einer Variante eine Chip-Gehäusung 47, bei der zusätzlich zum Verguß 43 bzw. einer Unterfüllung 46 ein beispielsweise aus Kunststoff gebildetes Gehäuse 48 von der Rückseite des Chips 39 her auf diesen aufgeschoben ist, wobei hier ein zwischen einer Gehäuseinnenwand 49 und dem Chipumfang verbleibender Zwischenraum ebenfalls mit dem Verguß bzw. der Unterfüllung ausgefüllt ist.
Fig. 10 zeigt schließlich die durch Durchtrennung der Soll- trennstege 31 (Fig. 11) aus der Trägerfolie 20 herausgelöste und somit vereinzelte Chip-Gehäusung 47. Die Vereinzelung der in den Fig. 7 bis 8 dargestellten beispielhaften Alternativen erfolgt auf dieselbe Art und Weise.
Fig. 12 zeigt in einer alternativen Ausführungsform eine Trä- gerfolie 50, die mit einer Leiterbahnstruktur 51 versehen ist. Die Leiterbahnstruktur 51 weist Leiterbahnen 52 auf, die neben einem mittleren Kontaktabschnitt 25 und einem inneren Endbe¬ reich 26 einen äußeren Endbereich 53 aufweisen.
Die Unterschiede der in Fig. 12 dargestellten Trägerfolie 50 werden besonders deutlich im Vergleich mit der in Fig. 11 dar¬ gestellten Trägerfolie 20. Fig. 12 zeigt, daß die äußeren End¬ bereiche 53 der Leiterbahnen 52 sich von den Kontaktabschnit¬ ten 25 ausfächernd nach außen bis in den Außenbereich 32 der Trägerfolie 50 erstrecken. Die Enden der äußeren Endbereiche 53 sind als Kontaktflächen 54 ausgebildet, die auf jede Kan¬ tenlänge des Kernbereichs 30 der Trägerfolie 50 bezogen linear angeordnet sind und einen im Vergleich mit den Kontaktab¬ schnitten 25 wesentlich vergrößerten Mittenabstand a unterein¬ ander aufweisen. Durch die im Vergleich zur Leiterbahndicke wesentlich vergrößerten Kontaktflächen und deren relativ großen Abstand a voneinander wird eine Kontaktierung der Kon- taktflächen 54, beispielsweise zu Prüfzwecken, wesentlich ver¬ einfacht. Infolge des in Fig. 12 dargestellten vorteilhaften Aufbaus der Trägerfolie 50 kann die Kontaktierung der äußeren Kontaktflächen 54 zu einem beliebigen Zeitpunkt während der Verbindung zwischen dem Chipträger 23 und dem Chip 39 oder nach Fertigstellung der Chip-Gehäusung 45 bzw. 47 vor deren Vereinzelung (siehe Fig. 10) erfolgen. Bei der Vereinzelung einer Chip-Gehäusung 45 bzw. 47, die unter Verwendung einer in Fig. 12 dargestellten Trägerfolie 50 hergestellt worden ist, werden die äußeren Endbereiche 53 der Leiterbahn 52 zusammen mit den Solltrennstegen 31, beispielsweise durch Stanzung, abgetrennt.

Claims

PATENTANSPRÜCHE
1. Chipträger-Anordnung mit einem Chipträger zur Herstellung einer Chip-Gehäusung, der auf einer Trägerfolie mit Lei¬ terbahnen versehen ist, die auf der einem Chip zugewand¬ ten Vorderseite der Trägerfolie mit Kontaktflächenmetal- lisierungen des Chips verbunden sind, und die mit ihren freien Enden eine flächig verteilte Anschlußflächenan¬ ordnung zur Verbindung mit einem elektronischen Bauele¬ ment oder einem Substrat bilden, dadurch g e k e n n z e i c h n e t, daß die Leiterbahnen (21,52) auf der Rückseite der Trä¬ gerfolie (20,50) angeordnet sind, wobei in der Träger¬ folie (20,50) im Bereich der Kontaktflächenmetallisie¬ rungen (40) Ausnehmungen (28) vorgesehen sind, und die Leiterbahnen (21,52) zur Ausbildung der Anschlußflächen- anordnung (42) mit einer Lochmaske (36) abgedeckt sind, wobei die Dicke der Trägerfolie (20,50) kleiner oder im wesentlichen gleich der Höhe (h) der Kontaktflächen¬ metallisierungen (40) auf der Chipoberfläche ist.
2. Chipträger-Anordnung nach Anspruch 1, dadurch g e k e n n z e i c h n e t, daß zur Ausbildung einer Kontaktflächenmetallisierung auf der Anschlußflächenanordnung (42) Lotkugeln (41) in Löcher (37) der Lochmaske (36) appliziert sind.
3. Chipträger-Anordnung nach Anspruch 1 oder 2, dadurch g e k e n n z e i c h n e t, daß zur Ausbildung einer Chip-Gehäusung (45) zumindest
ERSATZBLÄTT(REGEL26) ein zwischen der Trägerfolie (20,50) und der Oberfläche des Chips (39) vorhandener Zwischenraum mit einem Füll¬ stoff (38,46) versehen ist.
4. Chipträger-Anordnung nach Anspruch 3, dadurch g e k e n n z e i c h n e t, daß zur Ausbildung einer Chip-Gehäusung (47) der Chipträ¬ ger (23) und der Chip (39) in einem Gehäuse (48) aufge¬ nommen sind, wobei zwischen einer Gehäuseinnenwand (49) und dem Chipträger (23) sowie dem Chip (39) und dem Chip- träger (23) vorhandene Zwischenräume durch den Füllstoff (38) ausgefüllt sind.
5. Chipträger zur Herstellung einer Chipträger-Anordnung nach einem oder mehreren der Ansprüche 1 bis 4 mit einer Leiterbahnen aufweisenden Trägerfolie, dadurch g e k e n n z e i c h n e t, daß die Leiterbahnen (21,52) zumindest in einem Teilbe¬ reich sandwichartig zwischen der Trägerfolie (20,50) und einer Lochmaske (36) angeordnet sind, die zur Ausbildung einer Anschlußflächenanordnung (42) auf inneren Endbe- reichen (26) der Leiterbahnen (21,52) dient.
6. Chipträger nach Anspruch 5, dadurch g e k e n n z e i c h n e t, daß zur Ausbildung einer Kontaktflächenmetallisierung auf der Anschlußflächenanordnung (42) Lotkugeln (41) in Löchern (37) der Lochmaske (36) appliziert sind.
7. Chipträger nach Anspruch 5 oder 6, dadurch g e k e n n z e i c h n e t, daß die Leiterbahnen (21,52) im Bereich von Kontaktab¬ schnitten (25) auf einer Chipkontaktseite offenliegen.
8. Chipträger nach Anspruch 6 oder 7, dadurch g e k e n n z e i c h n e t, daß die Leiterbahnen (21,52) im Bereich von Kontaktab¬ schnitten (25) beidseitig offenliegen.
ERSATZBLATT(REGEL26}
9. Chipträger nach einem oder mehreren der vorangehenden An¬ sprüche 5 bis 7, dadurch g e k e n n z e i c h n e t, daß die Kontaktabschnitte (25) in äußere Endbereiche (53) der Leiterbahnen (52) übergehen, die in Kontaktflächen
(54) auslaufen und zu den Kontaktflächen (54) hin diver¬ gierend angeordnet sind.
10. Chipträger nach Anspruch 8 oder 9, dadurch g e k e n n z e i c h n e t, daß die Trägerfolie (20,50) benachbart den Kontaktab¬ schnitten (25) einen umlaufenden Folienspalt (55) auf¬ weist, derart, daß über mehrere Solltrenneinrichtungen ein Trägerfolieninnenbereich (24) mit einem Trägerfolien- außenbereich (32) verbunden ist.
11. Chipträger nach Anspruch 10, dadurch g e k e n n z e i c h n e t, daß die Trägerfolie (50) Leiterbahnen (52) aufweist, die ausgehend von den Kontaktabschnitten (25) äußere Endbe¬ reiche (53) aufweisen, welche sich über den Folienspalt (55) bis auf den Trägerfolienaußenbereich (32) erstrek- ken.
PCT/DE1995/001780 1995-01-12 1995-12-07 Chipträger-anordnung sowie chipträger zur herstellung einer chip-gehäusung WO1996021947A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US08/836,721 US5956232A (en) 1995-01-12 1995-12-07 Chip support arrangement and chip support for the manufacture of a chip casing
JP52135796A JP3473912B2 (ja) 1995-01-12 1995-12-07 チップ支持体構造及びチップケーシングを製造するためのチップ支持体

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19500655A DE19500655B4 (de) 1995-01-12 1995-01-12 Chipträger-Anordnung zur Herstellung einer Chip-Gehäusung
DE19500655.0 1995-01-12

Publications (1)

Publication Number Publication Date
WO1996021947A1 true WO1996021947A1 (de) 1996-07-18

Family

ID=7751303

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE1995/001780 WO1996021947A1 (de) 1995-01-12 1995-12-07 Chipträger-anordnung sowie chipträger zur herstellung einer chip-gehäusung

Country Status (4)

Country Link
US (1) US5956232A (de)
JP (1) JP3473912B2 (de)
DE (1) DE19500655B4 (de)
WO (1) WO1996021947A1 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19702014A1 (de) * 1996-10-14 1998-04-16 Fraunhofer Ges Forschung Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
US6093971A (en) * 1996-10-14 2000-07-25 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Chip module with conductor paths on the chip bonding side of a chip carrier
DE19705745C2 (de) * 1997-02-14 2002-02-07 Fraunhofer Ges Forschung Verfahren zum Bilden einer strukturierten Metallisierung auf einem Halbleiterwafer
DE19728992C2 (de) * 1997-07-07 2001-08-09 Siemens Components Pte Ltd Sem Gehäuse mit zumindest einen Halbleiterkörper
DE19801247B4 (de) * 1998-01-15 2005-06-30 International Business Machines Corp. Verfahren und Vorrichtung zum präzisen Ausrichten von Halbleiter-Chips auf einem Substrat
US6380001B1 (en) * 1998-01-29 2002-04-30 Vlsi Technology, Inc. Flexible pin count package for semiconductor device
WO2000005765A1 (de) * 1998-07-22 2000-02-03 Dyconex Patente Ag Verfahren zur herstellung von umverdrahtungssubstraten für halbleiterchippackungen
JP3429718B2 (ja) * 1999-10-28 2003-07-22 新光電気工業株式会社 表面実装用基板及び表面実装構造
DE10005494A1 (de) * 2000-02-08 2001-08-16 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zur Herstellung des Bauteils
DE10104063A1 (de) * 2001-01-29 2002-08-22 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip
DE10206661A1 (de) * 2001-02-20 2002-09-26 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip
DE102019202718B4 (de) 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dünnes Dual-Folienpackage und Verfahren zum Herstellen desselben
DE102019202721B4 (de) 2019-02-28 2021-03-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. 3d-flexfolien-package
DE102019202716B4 (de) 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Flex-folien-package mit coplanarer topologie für hochfrequenzsignale und verfahren zum herstellen eines derartigen flex-folien-packages
DE102019202715A1 (de) 2019-02-28 2020-09-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Folienbasiertes package mit distanzausgleich

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218168A (en) * 1991-09-26 1993-06-08 Micron Technology, Inc. Leads over tab
US5289346A (en) * 1991-02-26 1994-02-22 Microelectronics And Computer Technology Corporation Peripheral to area adapter with protective bumper for an integrated circuit chip
US5350947A (en) * 1991-11-12 1994-09-27 Nec Corporation Film carrier semiconductor device
US5367763A (en) * 1993-09-30 1994-11-29 Atmel Corporation TAB testing of area array interconnected chips
EP0684644A1 (de) * 1994-05-25 1995-11-29 Nec Corporation Herstellungsverfahren einer mit Anschlusshöckern versehenen Halbleiteranordnung vom Filmträgertyp

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE343400C (de) * 1920-05-30 1921-11-01
DE684644C (de) * 1937-02-09 1941-07-03 Franz Siebert Verfahren zur Herstellung von kuenstlichen Daermen
US4736882A (en) * 1986-07-22 1988-04-12 Olin Corporation Thermode design for tab and method of use
JPH0740600B2 (ja) * 1987-04-30 1995-05-01 三菱電機株式会社 半導体装置
US5162896A (en) * 1987-06-02 1992-11-10 Kabushiki Kaisha Toshiba IC package for high-speed semiconductor integrated circuit device
US4937707A (en) * 1988-05-26 1990-06-26 International Business Machines Corporation Flexible carrier for an electronic device
DE3824008A1 (de) * 1988-07-15 1990-01-25 Contraves Ag Elektronische schaltung sowie verfahren zu deren herstellung
US4912547A (en) * 1989-01-30 1990-03-27 International Business Machines Corporation Tape bonded semiconductor device
US5389739A (en) * 1992-12-15 1995-02-14 Hewlett-Packard Company Electronic device packaging assembly
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5673479A (en) * 1993-12-20 1997-10-07 Lsi Logic Corporation Method for mounting a microelectronic circuit peripherally-leaded package including integral support member with spacer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289346A (en) * 1991-02-26 1994-02-22 Microelectronics And Computer Technology Corporation Peripheral to area adapter with protective bumper for an integrated circuit chip
US5218168A (en) * 1991-09-26 1993-06-08 Micron Technology, Inc. Leads over tab
US5350947A (en) * 1991-11-12 1994-09-27 Nec Corporation Film carrier semiconductor device
US5367763A (en) * 1993-09-30 1994-11-29 Atmel Corporation TAB testing of area array interconnected chips
EP0684644A1 (de) * 1994-05-25 1995-11-29 Nec Corporation Herstellungsverfahren einer mit Anschlusshöckern versehenen Halbleiteranordnung vom Filmträgertyp

Also Published As

Publication number Publication date
DE19500655A1 (de) 1996-07-18
DE19500655B4 (de) 2004-02-12
US5956232A (en) 1999-09-21
JP3473912B2 (ja) 2003-12-08
JPH11502059A (ja) 1999-02-16

Similar Documents

Publication Publication Date Title
DE68908808T2 (de) Verfahren zum Montieren elektronischer Mikrokomponenten auf einer Unterlage und Zwischenprodukt.
DE69525697T2 (de) Halbleiteranordnung vom Filmträgertyp mit Anschlusshöcher
DE69938582T2 (de) Halbleiterbauelement, seine herstellung, leiterplatte und elektronischer apparat
DE3814469C2 (de)
EP3262666B1 (de) Elektrisches bauelement und verfahren zur herstellung eines elektrischen bauelements
DE69207520T2 (de) Elektrische Leiterplattenbaugruppe und Herstellungsverfahren für eine elektrische Leiterplattenbaugruppe
WO1996021947A1 (de) Chipträger-anordnung sowie chipträger zur herstellung einer chip-gehäusung
EP0847597A1 (de) Verfahren zur ausbildung einer räumlichen chipanordnung und räumliche chipanordnung
DE19940633A1 (de) IC-Gehäuse
DE3125518A1 (de) "duenne verdrahtungsanordnung"
DE10223035A1 (de) Elektronisches Bauteil mit Hohlraumgehäuse, insbesondere Hochfrequenz-Leistungsmodul
DE69030223T2 (de) Gestapeltes Mehrschichtsubstrat zum Montieren integrierter Schaltungen
DE3512628A1 (de) Packung fuer eine integrierte schaltung
DE19720432A1 (de) Elektronisches Teil und Verfahren zur Herstellung desselben
DE3010876A1 (de) Verfahren zur herstellung einer leiterplatte
DE3930858C2 (de) Modulaufbau
EP0009610A1 (de) Verfahren zur Herstellung prüfbarer Halbleiter-Miniaturgehäuse in Bandform
DE19739495A1 (de) Piezoelektrisches Bauteil und Verfahren zur Herstellung desselben
DE2461624A1 (de) Anzeigevorrichtung
DE69520699T2 (de) Elektrisches Bauelement und Verfahren zu seiner Herstellung
DE102008009220A1 (de) Verfahren zum Herstellen einer Leiterplatte
DE102013221120A1 (de) Steuerungseinrichtung
DE19800928A1 (de) Gehäuse zur Aufnahme von Bauelementen und Verfahren zu dessen Herstellung
WO2013045222A1 (de) Kontaktfederanordnung und verfahren zur herstellung derselben
WO2003100854A2 (de) Elektronisches bauelement-modul und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CA JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 08836721

Country of ref document: US

ENP Entry into the national phase

Ref country code: JP

Ref document number: 1996 521357

Kind code of ref document: A

Format of ref document f/p: F

122 Ep: pct application non-entry in european phase