WO1994025984A1 - Ic package and method of its manufacture - Google Patents

Ic package and method of its manufacture Download PDF

Info

Publication number
WO1994025984A1
WO1994025984A1 PCT/JP1994/000692 JP9400692W WO9425984A1 WO 1994025984 A1 WO1994025984 A1 WO 1994025984A1 JP 9400692 W JP9400692 W JP 9400692W WO 9425984 A1 WO9425984 A1 WO 9425984A1
Authority
WO
WIPO (PCT)
Prior art keywords
hole
substrate
package
paste
bump
Prior art date
Application number
PCT/JP1994/000692
Other languages
English (en)
French (fr)
Inventor
Ryuji Komatsu
Yutaka Ueno
Original Assignee
Nihon Micron Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nihon Micron Kabushiki Kaisha filed Critical Nihon Micron Kabushiki Kaisha
Priority to AU65822/94A priority Critical patent/AU6582294A/en
Publication of WO1994025984A1 publication Critical patent/WO1994025984A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/0959—Plated through-holes or plated blind vias filled with insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909—Special local insulating pattern, e.g. as dam around component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other

Definitions

  • the present invention relates to an IC package, an IC package, and a method for manufacturing the same, and more particularly, to an IC package in which hemispherical bumps are provided on a substrate as connection terminals, and a method for manufacturing the same.
  • TAB is advantageous in terms of manufacturing cost because it can be inner-bonded by batch bonding, but since it can be connected only on the outer periphery ⁇ , the wiring pattern of the connection part must be finely formed. I have to. It also emphasizes the need for special equipment during bonding.
  • connection terminal of the QFP since the installation position of the connection terminal of the QFP is limited only to the periphery of the package, the only way to increase the number of pins is to increase the package external dimensions or narrow the pin pitch. There is a problem that conversion is restricted.
  • the BGA uses solder balls as connection terminals, and covers the entire board surface.
  • the number of pins can be increased appropriately because the body can be used as an installation space for the connection terminals.However, there is a risk that the solder balls may be broken and short-circuited during mounting, and the solder balls may be short-circuited during soldering. There was a problem that the solder balls had to be attached after IC bonding and resin sealing because of the possibility of chipping.
  • the IC package of the present application is formed by forming bumps on a substrate, similar to a BGA package.However, the method of forming bumps on a substrate is not only the method of attaching the solder balls described above, but also the method of forming a plated package. There is also a method of attaching a plastic ball. However, conventional packages with balls formed separately are attached with insufficient ball joint strength and handling very small parts, which makes handling difficult. There was a problem.
  • the heat dissipation of the IC package is a problem.
  • a method of improving the heat dissipation of the IC package there is a method of attaching a heat dissipating fin and a method of providing a thermal via.
  • the method of attaching the heat dissipating fin has the advantage that the heat dissipating effect can be obtained relatively easily, and the combined use with the air blower can achieve a higher heat dissipating effect.
  • the heat dissipating fin needs to have an appropriate size, which hinders miniaturization and thinning of the IC package.
  • the Ic package according to the present invention is a product in which hemispherical bumps are formed on the substrate surface to enable surface mounting, and the bumps are formed integrally with the substrate.
  • the method for manufacturing an Ic package according to the present invention is characterized in that it is formed so as to project hemispherically from the substrate surface. It is characterized in that hemispherical bumps are formed by filling. Note that the paste used may be conductive or may be electrically insulating.
  • the term “through holes” is used to mean electrical conductivity
  • a certain amount of paste is extruded from one end of the hole or through hole, and the paste is formed into a hemispherical shape by the action of its own weight and surface tension.
  • the viscosity and viscosity of the paste used are important factors. For example, if the stickiness is too high, the paste protrudes sharply from the through hole, and if the stickiness is too low, the paste flows aside and the rising shape is not formed.
  • the bumps formed in this way must be uniform in size and height. This is because if the height of the pump is not uniform, it will not be possible to make reliable connections during mounting.
  • the other end of the through hole on which the bump is formed as described above is connected to the wiring pattern formed on the board surface, and the hemispherical bump and the wiring pattern are electrically connected to each other at the through hole, enabling surface mounting. become.
  • a method of providing a hole for forming a through-hole in a substrate, applying a through-hole, and then filling the paste and a method of forming a hole for forming a through-hole in the substrate.
  • a paste is formed as it is without performing through-hole plating.
  • the through hole is not to be applied, the hole for forming the through hole Adhesion between the inner surface of the hole and the paste becomes a problem, while the through-hole plating has the advantage that the adhesion between the inner surface of the hole and the plating layer is improved, and the sealing performance of the package is improved. There is. In addition, when the through hole is provided, there is an advantage that the electric conduction in the through hole portion is improved.
  • an electrically insulating paste can be used instead of the conductive paste because the conductive layer is electrically connected to the inner layer of the through hole.
  • the paste constitutes a core portion that retains the shape of a hemispherical bump.
  • a conductor plating layer such as a copper plating layer is preferably formed on the surface of the hemispherical portion of the bump. This conductor-plated layer has the effect of reinforcing the bump, enabling soldering during mounting, improving the sealing of through holes, and preventing the IC package from absorbing moisture.
  • the conductor plating layer can be formed by electrolytic plating or electroless plating.
  • electrolytic plating it is necessary to electrically connect to the bumps. Therefore, it is necessary to select electrolytic plating or electroless plating in consideration of the manufacturing process for forming a wiring pattern and the like.
  • Electroless plating can also be used as a base plating that provides electrical continuity for electrolytic plating.
  • paste for forming a hemispherical bump used in the present invention in addition to the above-mentioned conductive or electrically insulating paste, a material having solderability can also be used.
  • Paste with solderability In the case of using a solder bump, there is an advantage that mounting can be performed by soldering without providing the above-mentioned conductor mounting layer on the surface of the hemispherical bump.
  • thermal vias are formed in the substrate to improve the thermal conductivity of the package. You can do that too.
  • the conventional solder body formed separately is used.
  • the bumps can be formed integrally with the substrate, and if the bumps are missing from the substrate, the bumps can be prevented. Therefore, it is not necessary to take a manufacturing process of bonding the solder balls after performing the IC bonding or resin sealing as in the related art, and it is possible to provide the IC package as a completed product. This makes it easy to manufacture a semiconductor device.
  • connection terminals are formed as hemispherical bumps, it is possible to effectively prevent the occurrence of an electric short circuit at the time of mounting.
  • the bump is formed by a core in which the paste is solidified in a hemispherical shape, the bump has shape retention, and can prevent the bump from being crushed during mounting.
  • the substrate material of the Ic package according to the present invention a material having electrical insulating properties can be widely applied.
  • heat-resistant glass epoxy modified from glass epoxy, BT resin, polyimide, or a mixture of these with epoxy resin is preferred. It is also possible to use a ceramic substrate instead of a plastic substrate.
  • the substrate constituting the Ic package according to the present invention is not limited to a single layer. Alternatively, a multilayer substrate having a plurality of wiring pattern layers can be used. Also, the present invention can be applied to a multi-chip type board on which a plurality of IC chips are mounted. In addition, the present invention can be applied to a substrate equipped with a heat spreader or a substrate used in combination with a tape carrier.
  • FIG. 1 is a sectional view showing a state in which holes for forming through holes are formed in a substrate in an embodiment of a method of manufacturing an IC package.
  • FIG. 2 is a cross-sectional view showing a state where a through-hole is applied.
  • FIG. 3 is a sectional view showing a state where a land is formed on a substrate.
  • FIG. 4 is a cross-sectional view showing a state where the conductive paste is filled in the through holes.
  • FIG. 5 is a cross-sectional view showing a state where electrolytic plating has been applied to the bump and the plating layer.
  • FIG. 6 is a cross-sectional view showing a state in which a wiring pattern has been formed and protection has been applied. .
  • FIG. 7 is a side sectional view of the IC package.
  • FIG. 8 is a bottom view of the IC package.
  • FIG. 9 is a cross-sectional view showing a state in which the IC chip is mounted on the IC package.
  • FIG. 10 is a sectional view showing another example of forming a hemispherical bump.
  • FIG. 11 is a cross-sectional view of a second embodiment of a method for manufacturing an IC package in which through-hole plating has been performed.
  • FIG. 12 is a sectional view showing a state where a wiring pattern and a land are formed by double-sided etching.
  • FIG. 13 is a sectional view showing a state where bumps are formed.
  • Fig. 14 shows the electroless copper plating applied to the bump surface and the plating layer. It is sectional drawing of a state.
  • FIG. 15 is a sectional view showing a state where a land is formed in the fourth embodiment of the method of manufacturing an IC package.
  • FIG. 16 is a sectional view showing a state where bumps are formed.
  • FIG. 17 is a sectional view showing a state where a copper plating layer is provided.
  • FIG. 18 is a sectional view showing a state where a wiring pattern is formed.
  • FIG. 19 shows the IC obtained by the sixth embodiment of the method of manufacturing an IC package.
  • FIG. 20 is a cross-sectional view of the IC package obtained in the seventh embodiment of the method of manufacturing an IC package.
  • FIG. 21 is an explanatory view showing a state in which an IC package is mounted on a motherboard.
  • FIG. 22 is an explanatory view showing a state of connection between a hemispherical bump and a wiring pattern.
  • FIG. 23 is an explanatory view showing a state of connection between a hemispherical bump and a wiring pattern.
  • FIG. 2 is an explanatory view showing a state of connection in a state where the hemispherical bump and the wiring pattern are misaligned.
  • FIG. 25 is an explanatory diagram showing a state of connection in a state where the flat bump and the wiring pattern are misaligned.
  • FIG. 1 to 6 show a first embodiment of a method of manufacturing an IC package according to the present invention.
  • This embodiment is an example of forming a hemispherical bump using a conductive paste.
  • the conductive paste for example, CLX-204 (manufactured by Tamura Seisakusho) and MDP-800, 900 (manufactured by Mitsui Toatsu Chemicals) can be used.
  • Fig. 1 shows a state in which a hole 14 for forming a through hole is formed by first making a hole in a substrate 10 on which copper foil 12 is adhered and formed on both sides.
  • the holes 14 are formed in a predetermined number in accordance with the planar arrangement of the bumps provided on the substrate 10. In the figure, only one hole 14 is shown for explanation.
  • plating layer 16 is formed on the inner wall surface of hole 14 to form through holes 15 and plating layer 16 is formed on the surface of copper foil 12 (Fig. 2). ).
  • the plating layer 16 is for electrically connecting a wiring pattern formed on the upper surface of the substrate 10 to a pump formed on the lower surface of the substrate 10.
  • Single-hole plating is performed by applying electroless copper after electroless copper is applied.
  • Land 18 has a circular planar shape, and is slightly larger in diameter than the diameter of the bump to be formed (FIG. 3).
  • FIG. 4 shows a state in which the conductive paste 20 is filled in the through hole 15.
  • the conductive paste 20 extruded from the lower end of the through hole 15 projects hemispherically below the land 18 by the action of its own weight and surface tension.
  • the conductive base 20 is solidified by heating to form a hemispherical portion 20 a on the lower surface of the substrate 10.
  • the conductive paste 20 on the through hole 15 is ground and flattened.
  • electrolytic copper plating is applied to the conductive paste 2
  • a copper plating layer 22 is provided on the outer surface of the hemispherical portion 20a of 0, the exposed surface of the conductive paste 20 on the upper surface of the substrate 10, and the surface of the plating layer 16 (FIG. 5).
  • a single-sided etching is performed on the conductor layer provided on the upper surface of the substrate 10 to form a wiring pattern 24.
  • a wiring pattern 24 is formed on the upper surface of the substrate 10, and the wiring pattern 24 and the bumps on the lower surface of the substrate 10 are electrically connected.
  • Fig. 6 shows a state in which nickel plating, gold plating and other protective plating 26 are provided on the surfaces of the bumps and wiring patterns 24 after the above process.
  • the IC package is subjected to external processing to make it a product.
  • the IC package of the present embodiment is different from a conventional product in which a bump is formed by using solder balls or the like, and the through hole 15 is formed by filling the conductive paste 20 into the through hole 15 so that the substrate 10 and the hemisphere are formed.
  • the feature is that the shaped bump is formed on the body.
  • the copper-plated layer 22 is provided on the outer surface of the hemispherical portion 20a of the conductive paste 20.
  • the copper-plated layer 22 functions to reinforce the hemispherical bump and has a function at the time of mounting. It has the effect of improving the sealing performance of the IC package by sealing the through hole 15 to obtain solderability.
  • the land 18 is formed to have a larger diameter than the hemispherical portion 20a, so that the copper plating layer 22 has a step shape at the base position of the bump.
  • Such a stepped shape is more effective for reinforcing a hemispherical bump.
  • FIG. 10 shows an example in which the diameter of the bump and the diameter of the land 18 are the same size so that no step is formed at the base of the bump.
  • electrolytic copper plating was performed to provide a copper plating layer 22.
  • other conductor plating such as nickel plating, silver plating, and gold plating can be used.
  • the same or different plating layers can be formed in a plurality of layers.
  • a conductive paste is used as the paste filled in the through-holes 15, but a paste having conductivity and a property of easily protruding electroless copper may be used.
  • the same manufacturing method as in the above embodiment is used.
  • the electroless copper plating is first performed by using the property of a base that is easy to protrude the electroless copper.
  • the copper plating layer is thickened by electrolytic copper plating.
  • electrolytic copper plating when it is difficult to form a copper plating layer even on a conductive paste, it is more reliable to deposit the copper plating layer by depositing electroless copper. It has the advantage that it can be formed.
  • the electroless plating is not limited to the copper plating, but may be nickel plating, silver plating, or other electroless plating, and these bumps may be formed by electroless plating. What is necessary is just to select the material which is easy to be able to break out a coating film.
  • FIG. 7 is a side sectional view of an IC package in which hemispherical bumps 30 are formed on a substrate 10, and FIG. 8 is a bottom view.
  • the example shown is a cavity-down type product, in which a mounting hole 32 for mounting an IC chip is formed in the center of the lower surface of the substrate 10, and a hemispherical bump 30 is formed around the mounting hole 32. are doing.
  • FIG. 9 shows a semiconductor device in which an IC chip 34 is mounted on an IC package in which hemispherical bumps 30 are formed.
  • a substrate 10 is constituted by a multilayer substrate having a plurality of inner layer wiring patterns 35 ⁇ Surface mount type IC package formed by a plastic substrate has a plurality of In general, the substrates are formed by laminating substrates having an inner wiring pattern.
  • a through hole is provided in the substrate as in the above embodiment, and the through hole is filled with a conductive paste 20 to form a hemispherical bump 30.
  • a conductive paste 20 to form a hemispherical bump 30.
  • an IC package can be manufactured.
  • the terminals of the wiring pattern connected by the IC chip and the wire bonding are formed in multiple stages. Such multi-stage formation enables multi-binning.
  • the inner wiring pattern 35 and the IC chip 34 are connected by wire bonding or the like, and the IC chip 34 is resin-sealed to form a semiconductor device. 36 is a sealing resin.
  • a through-hole is also provided on the bottom surface of the mounting hole, and the conductive paste 20 is filled to provide a thermal via 37.
  • the hemispherical bump is formed by using the conductive paste, but this embodiment is a method of manufacturing using a resin paste on which electroless copper is easily deposited.
  • a resin paste from which electroless copper can be easily pulled out a paste mixed with palladium, copper, or the like can be used. The method of manufacturing the IC package according to the present embodiment will be described with reference to FIGS.
  • a hole for forming a through-hole is formed in a board with copper foil attached on both sides, and the through-hole is applied (Fig. 11).
  • the substrate 10 is etched on both sides to form a wiring pattern 40 on one side of the substrate 10 and a land 42 on the other side (FIG. 12).
  • the resin paste 44 is filled in the holes for forming the through holes provided on the substrate 10 by the same method as in the first embodiment.
  • a hemisphere 44a is formed on the side of the land 42 (Fig. 13).
  • a copper plating layer 46 is provided on the outer surface of the hemispherical portion 44a and the wiring pattern 40 (FIG. 14). Since the resin paste 44 easily deposits electroless copper plating, electroless copper is selectively deposited only on the bumps and wiring pattern 40. It can be covered with the copper plating layer 46 as shown in FIG.
  • the outer surface of the copper plating layer 46 is subjected to nickel plating, gold plating, and other protective plating to form a product.
  • the use of the resin base 44 on which the electroless copper is easily deposited allows the copper plating layer 46 to be provided more favorably by the electroless copper plating.
  • the copper plating layer 46 is thickened only by electroless copper plating.
  • electroless plating is preferable.
  • the electroless plating is not limited to copper plating, and other electroless plating can be used. In this case, a paste that can easily bend out the electroless plating film may be used.
  • the wiring pattern 40 and the land 42 can be formed in a single-step etching process. It should be noted that the resin paste used in the present embodiment, from which the electroless copper is easily protruded, is not particularly required to have conductivity, and may be used even if it is electrically insulating.
  • the through holes are formed after the holes for forming the through holes are formed in the substrate.
  • this embodiment is a method of manufacturing without through hole plating.
  • FIGS. 15 to 18 show the manufacturing method of this embodiment.
  • a hole 14 for forming a through hole is formed on the substrate 10 on which copper foil 12 is attached and formed on both sides.
  • This IC package also consists of a substrate and a hemispherical bump.
  • the hemispherical bump and the wiring pattern 40 on the upper surface of the substrate 10 are electrically connected via the conductive paste 20 of the through hole 15.
  • bumps are formed by filling the through hole with a resin paste that has conductivity and is easy to bend out electroless copper.
  • the present invention is not limited to the electroless copper plating, and other electroless plating can be used by using a resin paste from which the electroless plating film can be easily pulled out. can do.
  • Embodiments 3 and 4 described above have an advantage that the manufacturing process can be simplified since the through-hole mounting is omitted.
  • the IC package obtained by these embodiments can also reinforce the bumps by covering the bumps with a copper plating layer, as in the case of the previous embodiment, and can obtain solderability and sealing of through holes. be able to.
  • the bumps and the wiring patterns are electrically connected by the conductive paste filled in the through holes.
  • the conductive paste has the disadvantage that the electrical resistance is higher than that of the plating layer due to the through-hole plating.
  • a hole for forming a through-hole is formed in a board with copper foil applied to both sides, and after through-hole plating is performed, the board is etched on both sides to form a land and wiring pattern.
  • FIG. 19 shows the configuration of an IC package obtained by the method of this embodiment.
  • a conductive paste 50 having conductivity and solderability is filled in the through hole, and the hemispherical portion 50a of the bump is not covered with a plating layer or the like, and is exposed to the outside as it is.
  • the IC package obtained by the method of this embodiment can be mounted as it is by soldering, and has the advantage that it is not necessary to provide a copper plating layer on the bump.
  • a land 18 having a diameter larger than the diameter of the bump is formed on the bump base similarly to the above-described embodiment.
  • nickel plating, gold plating or other protective plating may be applied to protect the bumps.
  • solder paste is used, and the through-hole plating is omitted.
  • FIG. 20 shows the configuration of an IC package obtained by the method of this embodiment.
  • the conductive base 50 is filled in the through holes, the substrate 10 and the bumps are integrally formed, and the wiring pattern 5 formed by etching the copper foil on the upper surface of the substrate 10 is formed. 2 is formed.
  • the IC package obtained by the method of the present embodiment is characterized in that the configuration is extremely simplified. Since the conductive paste 50 has solderability, it can be directly mounted by soldering.
  • the paste was filled in the through-hole and the bump was formed integrally with the substrate.
  • efficient heat dissipation was enabled by utilizing the thermal conductivity of the paste filled in the through-hole. It is possible to form an IC package with a thermal via.
  • a conductive paste having good thermal conductivity a paste containing a metal powder such as copper or silver can be used.
  • Fig. 21 shows an example in which an IC package formed using a conductive paste 60 having good thermal conductivity is mounted on a motherboard.
  • the IC package has a hemispherical bump 60a as a connection terminal and a thermal via 62 provided on the lower surface of the mounting hole of the IC chip 34.
  • the thermal via 62 is formed in the same manner as in the case of forming a hemispherical bump as a connection terminal, as described in the above embodiments. That is, in addition to through holes for forming connection terminals, through holes for forming thermal vias are provided in the IC chip mounting part, and conductive paste 60 is filled in these through holes to form bumps. I do. Then the substrate
  • the upper end surface of the thermal via 62 can be exposed on the mounting surface of the chip 34, and the IC chip 34 can be directly connected to the thermal via 62.
  • 64 is the motherboard insulation layer
  • 66 is the connection pad
  • 68 is the pre-predader
  • 70 is the shield layer
  • 72 is the motherboard heat conduction layer. It is.
  • the hemispherical bump 60a is used for the IC package.
  • the thermal via 62 is connected to the heat conductive layer 72 of the motherboard.
  • the IC package and the motherboard are electrically connected, and heat is efficiently dissipated from the IC chip 34 through the thermal via 62.
  • thermal vias 62 provided in the IC package of this embodiment are directly connected to the IC chip 34, heat can be efficiently dissipated from the IC chip 34.
  • connection terminals are formed by plating through holes, but other methods of forming connection terminals are also applicable.
  • the method of manufacturing an IC package having thermal vias according to this method is extremely effective in that thermal vias can be formed simultaneously with connection terminals.
  • connection terminal and the thermal via can be formed in different steps.
  • a thermal via may be formed in the IC chip mounting area using a pre-preparer in the case of multi-layer lamination, and the bump of the connection terminal portion may be formed in a later process according to the above method. it can.
  • Fig. 22 and Fig. 23 are explanatory diagrams showing the appearance of the connection part when mounting an IC package having hemispherical bumps.
  • Figure 74 shows how the IC package is mounted with solder 76.
  • Reference numeral 78 denotes a soldering pad provided on the surface of the print substrate 74.
  • Fig. 22 shows the case where the amount of solder 76 is small
  • Fig. 23 shows the case of solder 76. Is large.
  • the hemispherical bumps are soldered at the top.
  • Solder 76 adheres in a meniscus shape around the contact portion. When the connection terminal is hemispherical in this way, the solder 76 is pulled from the outside to the contact portion of the hemispherical bump, and the solder 76 is prevented from flowing out. This makes it possible to make a reliable connection even if the amount of solder changes.
  • FIG. 24 and FIG. 25 show the connection when the hemispherical bump and the wiring pattern are misaligned.
  • Fig. 25 shows the case of an IC package having a flat bump for comparison. As shown in Fig. 25, in the case of an IC package with flat bumps, when the soldering pad ⁇ 8 and the bump are misaligned, the solder 76 protrudes outside the soldering pad 78. In addition, the end surface of the bump and the mounting substrate surface are close to each other, and an electrical short circuit is likely to occur between the adjacent pad 78.
  • the solder 76 flows out of the soldering pad 76 because the outer surface of the bump is separated from the mounting board surface as shown in Fig. 24. This can prevent the occurrence of an electrical short circuit.
  • hemispherical bumps it is possible to prevent an electrical short circuit between the patterns and to make a suitable connection, and it is possible to form connection terminals at a high density, which is preferable. It is possible to cope with increasing the number of pins.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Wire Bonding (AREA)

Description

明 现 曞
発明の名称
I Cぺッケ ゞ及びその補造方法 技術分野
本発明は I Cノ、'ッケヌゞ及びその補造方法に関し、 より詳现には 接続端子ず しお基板に半球圢バンプを蚭けた I Cパッケ䞀ゞ及びそ の補造方法に関する。 背景技術
近幎、 I cの急速な高速化、 高機胜化にずもない、 小型か぀倚ピ ンで安䟡な、 しかも信頌性の高い I Cパッケヌゞが求められおいる, これに察し、 P G A、 T A B , Q F P、 B G Aなど皮々 のパ ッケ䞀 ゞが開発されおきた。 しかしながら、 埓来の I Cパッケヌゞは補造 コ ス トゃ倚ビン化の点で問題があった。
たずえば、 前蚘 P G Aは倚ビン化が比范的容易である ものの、 基 板にビンを立おる必芁がある こずから補造コ ス トがかかるずいう問 題がある。
たた、 T A B は䞀括ボンディ ングによ っおィ ンナヌボンディ ング できる こ ずから補造コ ス ト的には有利であるが、 倖呚緣でしか接続 できないため接続郚の配線パタヌ ンを埮现に圢成しなければならな い。 たた、 ボンデ ィ ングの際に特殊な装眮を必芁ずする ずいう問題 力くめる。
たた、 Q F P は接続端子の蚭眮䜍眮がパッケヌゞの呚緣郚のみに 限定されるため、 倚ピンにする堎合はパッケヌゞの倖圢寞法を倧き く するかピンのピッチを狭く する しか手段がな く 、 倚ビン化が制玄 されるずいう問題がある。
たた、 B G Aは接続端子ず しおハ ンダボヌルを䜿甚し、 基板面党 䜓を接続端子の蚭眮スペヌスにできる こ ずから奜適に倚ピ ン化が図 れるが、 実装時にハ ンダボヌルが぀ぶれおシ ョ ヌ トするおそれがあ る こ ずや、 ハン ドリ ング時にハンダボヌルが欠萜するおそれがある こ ずから I Cボンディ ングゃ暹脂封止した埌にハンダボヌルを取り 付けなければならないずい぀た問題があった。
本出願の I Cパッケヌゞは B G Aパッケヌゞず同様に基板にバン プを圢成しお成る ものであるが、 基板にバンプを圢成する方法ず し おは䞊蚘のハンダボヌルを取り付ける ものの他、 めっきを斜したプ ラ スチ ッ クボヌルを取り付ける ずいった方法もある。 しかしながら. 埓来のよう な別䜓で圢成したボヌルを取り付けたパッケ䞀ゞは、 ボ ヌルの接合匷床が䞍十分になる こ ずや、 きわめお小さな郚品を取り 扱う こ ずから取扱いが煩雑である ずいった問題があった。
たた、 最近の I Cは䞊蚘の倚ビン化、 小型化ずずもに高機胜化に ずもない発熱量が倧き く な぀おいる。 そのため、 I Cパッケヌゞの 熱攟散性が問題になっおいる。 I Cパッケヌゞの熱攟散性を向䞊さ せる方法ず しおは攟熱甚フ ィ ンを取り付ける方法ゃサ䞀マルビアを 蚭ける方法がある。 このう ち、 攟熱フ ィ ンを取り付ける方法は比范 的容易に攟熱効果を埗る こずができ、 送颚装眮ず䜵甚する こずによ ぀おさ らに高い攟熱効果を埗る こ ずができるずいう利点はあるが、 攟熱フ ィ ンは盞応な倧きさが必芁であり、 こ のため I Cパッケヌゞ の小型化、 薄型化が阻害される。 たた、 別郚品ずしお冷华装眮を蚭 けた堎合は機噚の小型化が難し く なる ずいう問題がある。 たた、 サ 䞀マルビアを蚭ける堎合、 埓来方法では I Cチップの盎䞋に蚭け難 く 、 そのため有効な熱攟散ができないずいう問題があった。 発明の開瀺
本発明に係る I cパッケヌゞは基板面に半球圢バンプを圢成しお 衚面実装を可胜にした補品であり、 バンプを基板ず䞀䜓に圢成した こ ず及び基板面から半球圢に突出させお圢成したこ ずを特城ずする , 本発明に係る I cパッケヌゞの補造方法は基板にスルヌホヌル圢 成甚の孔をあけ、 孔内にペヌス トを充塡する こ ずによ぀お半球圢の バンプを圢成する こ ずを特城ずする。 なお、 䜿甚するペヌス ト は導 電性を有するものであっおも良いし、 電気的絶緣性のものであっお もよい。
基板面から半球圢状にバンプを突出させるにはスク リ ヌン印刷法 等で基板に蚭けた孔あるいはスルヌホヌル スルヌホヌルの甚語は 電気的導通を有する ものの意で甚いる 内にペヌス トを充塡し、 孔 あるいはスルヌホヌルの䞀端からペヌス トを䞀定量抌し出すよう に し、 ペヌス トの自重ず衚面匵力の䜜甚によっお半球圢に圢成する。 このよう に孔内にペヌス トを充塡しお半球圢にする堎合は䜿甚す るペヌス ト の粘床ゃチク ã‚œ ビ リ ティが重芁な芁玠ずなる。 たずえば- チク ã‚œ ビリ ティ が高過ぎる ずスルヌホヌルからペヌス トが尖っお突 出するよう になり、 チク ゜ピリ ティ が䜎過ぎるずペヌス 卜がわきに 流れお立ち䞊がり圢状が圢成されな く なる。 このよう にしお圢成す る ノ ンプは各々の倧きさや高さが均䞀にならなければならない。 ノ ' ンプの高さ寞法などが䞍均䞀だず実装の際に確実な接続ができな く なるからである。
䞊蚘のよう にしおバンプを圢成したスルヌホヌルの他端は基板面 䞊に圢成した配線パタヌンに接続し、 半球圢バンプず配線パタヌ ン ずがスルヌホヌル郚分で電気的に導通しお、 衚面実装可胜になる。 なお、 半球圢バンプを圢成する堎合、 基板にスルヌホヌル圢成甚 の孔を蚭けおスルヌホヌルめ぀きを斜しおからペヌス トを充塡する 方法ず、 基板にスルヌホヌル圢成甚の孔を圢成した埌、 スルヌホヌ ルめっきを斜さずにそのたたペヌス トを 塡しお圢成する方法があ る。
スルヌホヌルめ぀きを斜さない堎合は、 スルヌホヌル圢成甚の孔 の内面ずペヌス ト ずの密着性が問題になるのに察し、 スルヌホヌル めっきを斜した堎合は、 孔の内面ずめっき局ずの密着性が良奜にな ぀おパッケヌゞの密封性が向䞊する ずいう利点がある。 たた、 スル —ホヌルめ぀きを斜した堎合はスルヌホヌル郚分での電気的導通が 良奜になる ずいう利点がある。
なお、 スルヌホヌルめ぀きを斜す堎合はスルヌホヌルの内面のめ ぀き局で電気的に導通するから、 導電性ペヌス トのかわりに電気的 絶緣性のペヌス トを䜿甚する こ ずが可胜である。 この堎合のペヌス ト は半球圢バンプの圢状を保持するコア郚を構成する こ ずになる。 半球圢バンプを圢成した埌はバンプの半球郚の衚面に銅め぀き局 等の導䜓め぀き局を圢成するのがよい。 この導䜓め぀き局は、 バン プを補匷する䜜甚ず、 実装の際におけるハンダ付けを可胜にする こ ず、 スルヌホヌルの密封性を向䞊させ I Cパッケヌゞの吞湿を防止 する ずいう䜜甚がある。
䞊蚘の導䜓め぀き局は電解め぀きあるいは無電解め぀きによっお 圢成できる。 電解め぀きを斜す堎合はバンプず電気的に導通をずる 必芁があるから配線パタヌン等を圢成する補造工皋ずのかねあいで 電解め぀き ず無電解め぀きを遞択する必芁がある。
無電解め぀きを䜿甚する堎合は必芁個所にのみ遞択的にめっき被 膜が圢成されるようにしなければならないから、 その堎合は無電解 めっき被膜を折出しやすいペヌス トを䜿甚すればよい。 無電解め぀ き被膜を折出しやすいペヌス トを䜿甚するこ ずによっお、 必芁個所 にのみ遞択的に導䜓め぀き被膜を圢成する こ ずができる。 無電解め ぀きは電解め぀きを斜すための電気的導通をずる䞋地め぀き ず しお も䜿甚できる。
本発明で䜿甚する半球圢バンプ圢成甚のペヌス ト ず しおは、 䞊蚘 の導電性あるいは電気的絶緣性を有するものの他にさ らに、 ハンダ 付け性を備えた材料も䜿甚できる。 ハンダ付け性を有するペヌス ト を䜿甚する堎合は、 半球圢バンプの衚面に䞊蚘のよう な導䜓め぀ き 局を蚭けずにそのたたハンダ付けによっお実装できる ずいう利点が ある。
たた、 さ らに半球圢バンプ圢成甚のペヌス ト ず しお良奜な熱䌝導 性を有するペヌス トを䜿甚する こ ずによっお基板にサヌマルビアを 圢成しおパッケヌゞの熱䌝導性を向䞊させるよう にする こ ずもでき る。
本発明に係る I cパッケヌゞの補造方法によれば、 基板に蚭けた スルヌホヌル圢成甚の孔にペヌス トを充塡しおバンプを圢成するか ら、 埓来のよう な別䜓で圢成したハンダボ䞀ルを基板に接合する方 法ずは異なり基板ず䞀䜓にバンプが圢成でき、 バンプが基板から欠 萜する ずい぀たこ ずを防止する こ ずができる。 したがっお、 埓来の ように I Cボンディ ングあるいは暹脂封止した埌にハンダボヌルを 接合する ずいう補造工皋をずる必芁がな く 、 I Cパッケヌゞの完成 品ず しお提䟛する こ ずができる。 これによ぀お、 半導䜓装眮の補造 を容易にする こ ずが可胜になる。
たた、 接続端子が半球圢バンプず しお圢成されるから実装時にお ける電気的短絡の発生を効果的に防止するこ ずができる。 たた、 バ ンプはペヌス トを半球圢に固化したコアによっお圢成されおいるか ら保圢性があり、 実装の際にバンプが぀ぶれたりする こ ずを防止す る こ ずができる。
本発明に係る I cパ ッ ケヌゞの基板材料ず しおは、 電気的絶緣性 を有する材料が広 く 適甚可胜である。 䞀般には、 ガラス゚ポキシを 倉性させた耐熱性のガラス゚ポキ シあるいは B T レゞン、 ポリ ã‚€ ミ ド、 あるいはこれらず゚ポキ シ暹脂ずを混合させたものが奜適であ る。 たた、 プラスチ ッ ク基板のかわり にセラ ミ ッ ク基板を䜿甚する こ ずも可胜である。
たた、 本発明に係る I cパ ッ ケヌゞを構成する基板も単局に限ら ず耇数の配線パタヌン局を有する倚局基板も䜿甚できる。 たた、 耇 数個の I Cチ ップを搭茉するマルチチ ップタむ プの基板に察しおも 適甚する こ ずができる。 たた、 ヒヌ トスプレ ッダを装着した基板や テヌプキ ャ リ ア ず組み合わせお䜿甚する基板等に぀いおも適甚でき る。 図面の簡単な説明
第 1 図は I Cパッケヌゞの補造方法の実斜䟋においお、 基板にス ルヌホヌル圢成甚の孔を圢成した状態の断面図である。
第 2図はスルヌホヌルめ぀きを斜した状態の断面図である。
第 3図は基板にラ ン ドを圢成した状態の断面図である。
第 4図はスルヌホヌルに導電性ペヌス トを充塡した状態の断面図 である。
第 5図はバンプおよびめ぀き局に電解め぀きを斜した状態の断面 図である。
第 6図は配線パタヌンを圢成し、 保護め぀きを斜した状態の断面 図である。 .
第 7図は I Cパッケヌゞの偎断面図である。
第 8図は I Cパッケヌゞの底面図である。
第 9図は I Cパッケヌゞに I Cチ ップを搭茉した状態の断面図で ある。
第 1 0図は半球圢バンプの他の圢成䟋を瀺す断面図である。
第 1 1 図は I Cパ ッケヌゞの補造方法の第 2実斜䟋においお、 ス ルヌホヌルめ぀きを斜した状態の断面図である。
第 1 2図は䞡面゚ ッチングによっお配線パタヌンおよびラ ン ドを 圢成した状態の断面図である。
第 1 3図はバンプを圢成した状態の断面図である。
第 1 4図はバンプ衚面およびめ぀き局に無電解銅め぀きを斜した 状態の断面図である。
第 1 5図は I Cパッケヌゞの補造方法の第 4実斜䟋においお、 ラ ン ドを圢成した状態の断面図である。
第 1 6図はバンプを圢成した状態の断面図である。
第 1 7図は銅め぀き局を蚭けた状態の断面図である。
第 1 8図は配線パタヌンを圢成した状態の断面図である。
第 1 9図は I Cパッケヌゞの補造方法の第 6実斜䟋で埗られる I
Cパッケヌゞの断面図である。
第 2 0図は I C ッケヌゞの補造方法の第 7実斜䟋で埗られる I
Cパッケヌゞの断面図である。
第 2 1図は I Cパッケヌゞをマザヌボ䞀 ドに搭茉した状態を瀺す 説明図である。
第 2 2図は半球圢バンプず配線パタヌンずの接続の様子を瀺す説 明図である。
第 2 3図は半球圢バンプず配線パタヌンずの接続の様子を瀺す説 明図である。
第 2 図は半球圢バンプず配線パタヌンが䜍眮ずれしおいる状態 での接続の様子を瀺す説明図である。
第 2 5図は平圢バンプず配線パタヌンずが䜍眮ずれしおいる状態 での接続の様子を瀺す説明図である。 発明を実斜するための最良の圢態
以䞋、 本発明に係る I Cパッケヌゞ及びその補造方法に関する奜 適な実斜䟋に぀いお添付図面ずずもに説明する。
(実斜䟋 1 )
第 1図〜第 6図は本発明に係る I Cパッケヌゞの補造方法の第 1 実斜䟋を瀺す。 本実斜䟋は導電性ペヌス トを䜿甚しお半球圢バンプ を圢成する䟋である。 導電性ペヌス ト ず しおは、 たずえば、 C L X— 2 0 4 (タム ラ補 䜜所補 、 M D P — 8 0 0、 9 0 0 (䞉井東圧化孊瀟補 が䜿甚で き る。
① 第 1 図は、 たず、 䞡面に銅箔 1 2 を被着圢成した基板 1 0 に穎 明け加工を斜しおスルヌホヌル圢成甚の孔 1 4 を圢成した状態を 瀺す。 孔 1 4 は基板 1 0 に蚭けるバンプの平面配眮に合わせお所 定数圢成する。 図では説明䞊、 䞀぀の孔 1 4 のみ瀺す。
② 次に、 スルヌホヌルめ぀きにより、 孔 1 4 の内壁面にめっき局 1 6 を蚭けスルヌホヌル 1 5 を圢成するずずもに、 銅箔 1 2衚面 にめ぀き局 1 6 を圢成する 第 2図 。 このめ぀き局 1 6 は基板 1 0 の䞊面に圢成する配線パタヌンず基板 1 0 の䞋面に圢成する ノ ンプずを電気的に導通させるためのものである。 ス ル䞀ホヌル めっきは、 無電解銅め぀きを斜した埌、 電解銅め぀きを斜しお行 ぀ o
③ 次に、 基板 1 0 のバンプ圢成面に片面ヱ ツチングを斜し、 各々 のスルヌホヌル 1 5 の䜍眮に合わせおラ ン ド 1 8 を圢成する。 ラ ン ド 1 8 は平面圢状を円圢ず し、 圢成すべきバンプの埄サむ ズよ り も若干倧埄に圢成する 第 3図 。
④ 次に、 スルヌホヌル 1 5 の䞋端郚から導電性ペヌス ト 2 0 を䞀 定量抌し出すよ う に しお基板 1 0 の䞊方からスルヌホヌル 1 5 内 に導電性ペヌス ト 2 0 を充塡する。 第 4図はスルヌホヌル 1 5内 に導電性ペヌス ト 2 0を充塡した状態を瀺す。
スルヌホヌル 1 5 の䞋端から抌し出された導電性ペヌス ト 2 0 は自重ず衚面匵力の䜜甚によっおラ ン ド 1 8 の䞋偎に半球圢に突 出する。 導電性べ䞀ス ト 2 0 を充塡した埌、 加熱しお導電性べ䞀 ス ト 2 0 を固化させ、 基板 1 0 の䞋面に半球郚 2 0 a を圢成する
â‘€ 次いで、 スルヌホヌル 1 5 の䞊郚の導電性ペヌス ト 2 0 を研削 しお平坊化する。 次に、 電解銅め぀きを斜し、 導電性ペヌス ト 2 0 の半球郚 2 0 a の倖面および基板 1 0䞊面の導電性ペヌス ト 2 0 の露出面、 めっき局 1 6 の衚面に銅め぀き局 2 2 を蚭ける 第 5図 。
⑥ 次に、 基板 1 0 の䞊面に蚭けられた導䜓局に察し片面゚ ツチ ン グを斜しお配線パタヌン 2 4 を圢成する。 これによ぀お基板 1 0 の䞊面に配線パタヌン 2 4 が圢成され、 配線バタヌン 2 4 ず基板 1 0䞋面のバンプが電気的に導通される。
⑩ 第 6図は䞊蚘工皋埌、 バンプず配線パタヌン 2 4 の衚面にニ ッ ケルめっき、 金め぀き等の保護め぀き 2 6 を蚭けた状態を瀺す。
I Cパッケヌゞはこの埌、 倖圢加工を斜しお補品ずされる。
本実斜䟋の I Cパッケヌゞは埓来のハ ンダボヌル等を甚いおバン プ圢成した補品ずは異なり、 スルヌホヌル 1 5 に導電性ペヌス ト 2 0 を充塡しお圢成したこ ずによっお基板 1 0 ず半球圢バンプずがヌ 䜓に圢成される点が特城である。
実斜䟋では導電性ペヌス ト 2 0 の半球郚 2 0 a の倖面に銅め぀き å±€ 2 2 を蚭けたが、 こ の銅め぀き局 2 2 は半球圢バンプを補匷する 䜜甚ず実装時におけるハ ンダ付け性を埗る こ ず、 スルヌホヌル 1 5 を密封しお I Cパッケヌゞの密封性を向䞊させる ずいう䜜甚を有す る。
実斜䟋ではラ ン ド 1 8 を半球郚 2 0 a より も倧埄に圢成しお、 銅 めっき局 2 2がバンプの基郚䜍眮で段差圢状になるよう にした。 こ のよ う に段差圢状にした方が半球圢バンプの補匷に有効である。 な お、 第 1 0図はバンプの埄ずラ ン ド 1 8 の埄を同サむ ズずしおバン プの基郚に段差を圢成しないよ うに䜜成した䟋である。
䞊蚘実斜䟋では電解銅め぀きを斜しお銅め぀き局 2 2 を蚭けたが、 銅め぀きの他にニ ッケルめっき、 銀め぀き、 金め぀き等の他の導䜓 めっきを䜿甚する こ ずも可胜であり、 たた、 同䞀又は異皮のめっき 局を耇数局に圢成する こ ずもできる。 なお、 䞊蚘実斜䟋ではスルヌホヌル 1 5 に充塡するペヌス ト ず し お導電性ペヌス トを䜿甚したが、 導電性ずずもに無電解銅を折出し やすい性質を有するペヌス トを䜿甚しおもよい。 こ のペヌス トを䜿 甚する堎合も䞊蚘実斜䟋ず同様な補法による。 ただし、 この堎合は バンプに銅め぀き局を圢成する際に、 無電解銅を折出しやすいべ䞀 ス ト の性質を利甚しおたず無電解銅め぀ きを斜しお電解銅め぀ き の 䞋地局を圢成した埌、 電解銅め぀きによっお銅め぀き局を厚付けす る。 この方法は、 導電性ペヌス 卜であっおも銅め぀き局が圢成しに く いずいった堎合に、 無電解銅を析出しお銅め぀き局を蚭けた方が 銅め぀き局が確実に被着圢成できる ずいう利点がある。 なお、 無電 解め぀き ず しおは銅め぀きに限らず、 ニ ッケルめっき、 銀め぀き等 の無電解め぀きが䜿甚でき、 バンプを圢成するペヌス ト ず しおはこ れら無電解め぀き被膜を折出しやすい材料を遞べばよい。
第 7図は基板 1 0 に半球圢バンプ 3 0 を圢成した I Cパッケヌゞ の偎断面図、 第 8図は底面図を瀺す。 図瀺䟋はキ ダビティ ダり ン圢 匏の補品で、 基板 1 0 の䞋面䞭倮郚に I Cチ ップを搭茉する搭茉穎 3 2を圢成し、 搭茉穎 3 2 の呚囲に半球圢バンプ 3 0を圢成しおい る。
第 9図は半球圢バンプ 3 0 を圢成した I Cパッケヌゞに I Cチ ッ プ 3 4 を搭茉した半導䜓装眮を瀺す。 この半導䜓装眮は基板 1 0が 耇数の内局配線パタヌ ン 3 5 を有する倚局基板によっお構成される < プラスチ ッ ク基板によ぀お圢成する衚面実装型の I Cパッケ䞀ゞで はこ のよう に耇数の内局配線パタヌンを有する基板を積局しお圢成 する堎合が䞀般的である。
このよう に積局䜓で圢成した基板を䜿甚する堎合も䞊蚘実斜䟋ず 同様に基板にスルヌホヌルを蚭け、 スルヌホヌルに導電性ペヌス ト 2 0 を充填しお半球圢バンプ 3 0 を圢成する こ ずにより I Cパッケ ヌゞを補造する こ ずができる。 こ の I Cパ ッケヌゞの実斜䟋では I Cチ ッ プず ワ ã‚€ ダボンデ ィ ン グによっお接続する配線パタヌ ンの端子郚を倚段に圢成しおいる。 こ のよ う に倚段に圢成するこずで倚ビン化を図るこずができる。 内局配線パタヌン 3 5 ず I Cチップ 3 4 ずはワむ ダボンディ ング 等で接続し、 I Cチップ 3 4を暹脂封止しお半導䜓装眮ずする。 3 6 は封止暹脂である。
図瀺䟋では搭茉穎の底面にもスルヌホヌルを蚭け導電性ペヌス ト 2 0を充填しおサヌマルビア 3 7を蚭けた。
(実斜䟋 2 )
䞊蚘実斜䟋では導電性ペヌス トを䜿甚しお半球圢バンプを圢成し たが、 本実斜䟋は無電解銅を析出しやすい暹脂ペヌス トを䜿甚しお 補造する方法である。 なお、 無電解銅を折出しやすい暹脂ペヌス ト ず しおは、 パラ ゞりム、 銅等を混入したペヌス トが䜿甚できる。 本実斜䟋の I Cパッケヌゞの補造方法を第 1 1図〜第 1 4図にし たがっお説明する。
① たず、 䞡面に銅箔を被着圢成した基板にスルヌホヌル圢成甚の 孔を透蚭し、 スルヌホヌルめ぀きを斜す 第 1 1図 。
② 次に、 基板 1 0に䞡面゚ ッチングを斜し、 基板 1 0の䞀方の面 に配線パタヌン 4 0及び他方の面にラ ン ド 4 2を圢成する 第 1 2図 。
③ 次に、 無電解銅を折出しやすい暹脂ペヌス ト 4 4を甚い、 実斜 䟋 1 ず同様な方法によっお、 基板 1 0に蚭けたスルヌホヌル圢成 甚の孔に暹脂ペヌス ト 4 4を充塡しおラ ン ド 4 2偎に半球郚 4 4 aを圢成する 第 1 3図 。
④ 次に、 無電解銅め぀きを斜し、 半球郚 4 4 a、 配線パタヌ ン 4 0 の倖面に銅め぀き局 4 6を蚭ける 第 1 4図 。 暹脂ペヌス ト 4 4 は無電解銅め぀きを析出しやすいものであるから、 バンプお よび配線パタヌ ン 4 0郚分にのみ遞択的に無電解銅を折出しお図 のよう に銅め぀き局 4 6 によっお被芆する こ ずができる。
â‘€ 次に、 銅め぀き局 4 6 の倖面にニ ッケルめっき、 金め぀き等の 保護め぀きを斜しお補品ずする。
本実斜䟋では無電解銅を析出しやすい暹脂ペヌス 4 4 を䜿甚する こ ずによっお無電解銅め぀きにより奜適に銅め぀き局 4 6 を蚭ける こ ずができる。 この堎合、 銅め぀き局 4 6 は無電解銅め぀きのみに よっお厚付けする。 本実斜䟋のよう に、 あらかじめ配線パタヌ ン 4 0 を圢成しおからめ぀き被膜を蚭ける方法の堎合は無電解め぀きが 奜適である。 なお、 無電解め぀き ず しおは、 銅め぀きに限らず、 こ れ以倖の無電解め぀きが利甚できる。 その堎合、 ペヌス ト は無電解 めっき被膜を折出しやすいものを䜿甚すればよい。
本実斜䟋の堎合は実斜䟋 1 ずは異なり、 配線パタヌン 4 0 ずラ ン ド 4 2がヌ画の゚ ッチング工皋で圢成できる ずいう利点がある。 なお、 本実斜䟋で䜿甚する無電解銅を折出しやすい暹脂ペヌス ト には導電性はず く に芁求されず、 電気的絶瞁性のものであっおも䜿 甚できる。
(実斜䟋 3 )
䞊蚘各実斜䟋ではいずれも基板にスルヌホヌル圢成甚の孔を蚭け た埌にスルヌホヌルめ぀きを斜しおいるが、 本実斜䟋はスルヌホヌ ルめっきを省略しお補造する方法である。 第 1 5図〜第 1 8図に本 実斜䟋の補造方法を瀺す。
① たず、 䞡面に銅箔 1 2 を被着圢成した基板 1 0 にスルヌホヌル 圢成甚の孔 1 4 を圢成し、 片面! ツチングによっお基板 1 0 のバ ンプ圢成面にラ ン ド 1 8 を圢成する 第 1 5図 。
② 次に、 孔 1 4 に導電性ペヌス ト 2 0 を充塡し、 半球郚 2 0 a を 圢成する 第 1 6図 。
③ 次に、 電解銅め぀きを斜しお半球郚 2 0 a の衚面ず銅箔 1 2 の 衚面に銅め぀き局 2 2 を蚭ける 第 1 7図 。 ④ 次に、 基板 1 0 の䞊面のめっき局を片面゚ ッチングし、 配線パ タヌン 4 0 を圢成する 第 1 8図 。
こ う しお、 スルヌホヌルめ぀きを斜さずに半球圢バンプを有する I Cパッケヌゞが埗られる。 この I Cパッケヌゞも基板ず半球圢バ ンプがヌ䜓圢成されお成る ものである。 半球圢バンプず基板 1 0 の 䞊面の配線パタヌン 4 0 ずはスルヌホヌル 1 5 の導電性ペヌス ト 2 0を介しお電気的に導通する。
(実斜䟋 4 )
スルヌホヌルめ぀きを省略しお補造する他の実斜䟋を瀺す。 本実 斜䟋では、
① 銅箔を被着圢成した基板にスルヌホヌル圢成甚の孔を透蚭した 埌、 䞡面゚ ッチングによっおラ ン ドおよび配線パタヌンを圢成す る。
② 次に、 スルヌホヌル圢成甚の孔に導電性を有し、 か぀無電解銅 を折出しやすい暹脂ペヌス トを充塡しおバンプを圢成する。
③ 次に、 無電解銅め぀きを斜しおバンプおよび配線パタヌンに遞 択的に銅め぀き局を被着圢成する こ ずによっお補造する。
本実斜䟋では無電解銅め぀きを䜿甚したが、 無電解銅め぀きに限 らず、 無電解め぀き被膜を折出しやすい暹脂ペヌス トを䜿甚する こ ずにより他の無電解め぀きを䜿甚する こ ずができる。
䞊蚘実斜䟋 3 および実斜䟋 4 の補造方法では、 スルヌホヌルめ぀ きを省略する こ ずから補造工皋を簡玠化できるずいう利点がある。 これら実斜䟋によっお埗られる I Cパッケヌゞも先の実斜䟋による 堎合ず同様に、 銅め぀き局によっおバンプを被芆する こ ずにより、 バンプを補匷でき、 ハ ンダ付け性およびスルヌホヌルの密封性を埗 る こ ずができ る。
なお、 これら実斜䟋 3 、 4 による堎合はスルヌホヌルに充塡した 導電性ペヌス トによ぀おバンプず配線パタヌンずが電気的に接続さ れる力く、 導電性ペヌス ト はスルヌホヌルめ぀きによるめ぀き局に く らベお電気的抵抗が倧きいずいう䞍利がある。
(実斜䟋 5 )
ハ ンダ付け可胜な導電性ペヌス トを䜿甚する実斜䟋を瀺す。 本実 斜䟋では、
① 䞡面に銅箔を被着圢成した基板にスルヌホヌル圢成甚の孔を透 蚭し、 スルヌホヌルめ぀きを斜した埌、 基板に䞡面゚ ッチングを 斜し、 ラ ン ドおよび配線パタヌンを圢成する。
② 次に、 ハ ンダ付け性を有する導電性ペヌス トをスルヌホヌルに 充塡し、 半球圢バンプを圢成しお I Cパッケヌゞずする。
第 1 9図に本実斜䟋の方法によっお埗られた I Cパッケヌゞの構 成を瀺す。 I Cパッケヌゞはスルヌホヌル内に導電性およびハ ンダ 付け性を有する導電性ペヌス ト 5 0が充塡され、 バンプの半球郚 5 0 a がめ぀き局等で被芆されず、 そのたた倖郚に露出する圢態ずな る。 本実斜䟋の方法によっお埗られる I Cパッケヌゞはハ ンダ付け によっおそのたた実装する こ ずができ、 バンプに銅め぀き局を蚭け る必芁がないずいう利点がある。
なお、 この実斜䟋の方法によっお䜜成する I Cパッケヌゞの堎合 も前述した実斜䟋ず同様にバンプ基郚にはバンプ埄より も埄倧のラ ン ド 1 8が圢成される。 たた、 本実斜䟋の堎合もバンプの保護甚ず しおニ ッ ケルめっき、 金め぀き等の保護め぀きを斜しおもよい。 (実斜䟋 6 )
ハ ンダ付け可胜な導電性ペヌス トを䜿甚する実斜䟋で、 スルヌホ ヌルめっきを省略する方法である。
本実斜䟋では、
① 䞡面に銅箔を被着圢成した基板にスルヌホヌル圢成甚の孔を透 蚭した埌、 基板に䞡面゚ ッチングを斜し、 ラ ン ドおよび配線バタ ヌンを圢成する。 ② 次に、 導電性およびハ ンダ付け性を有する導電性ペヌス トを前 蚘スルヌホヌル圢成甚の孔に充塡し、 半球圢バンプを圢成しお I C ノ ッケヌゞずする。
第 2 0図に本実斜䟋の方法によっお埗られた I Cパッケヌゞの構 成を瀺す。 本実斜䟋の I Cパッケヌゞはスルヌホヌルに導電性べ䞀 ス ト 5 0 が充塡されお基板 1 0 ずバンプが䞀䜓圢成され、 基板 1 0 の䞊面に銅箔を゚ ッチングしおなる配線パタヌン 5 2 が圢成されお いる。 本実斜䟋の方法によっお埗られる I Cパッケヌゞはきわめお 構成が単玔化されおいる点が特城である。 導電性ペヌス ト 5 0 はハ ンダ付け性を有するから、 そのたたハンダ付けによっお実装する こ ずができ る。
(実斜䟋 7 )
䞊蚘各実斜䟋ではスルヌホヌルにペヌス トを充填しお基板ず䞀䜓 にバンプを圢成したが、 スルヌホヌルに充塡するペヌス トの熱䌝導 性を利甚する こ ずによっお効率的な熱攟散を可胜にするサヌマルビ ァ付きの I Cパッケヌゞを圢成する こ ずが可胜である。 良奜な熱䌝 導性を有する導電性ペヌス ト ず しおは、 銅、 銀等の金属粉を舍有す るペヌス トが䜿甚できる。
第 2 1 図は熱䌝導性の良奜な導電性ペヌス ト 6 0 を䜿甚しお圢成 した I Cパッケヌゞをマザ䞀ボヌ ドに搭茉した䟋を瀺す。 I Cパッ ケ䞀ゞは接続端子ず しおの半球圢バンプ 6 0 a ず I Cチ ップ 3 4 の 搭茉穎の䞋面に蚭けたサ䞀マルビア 6 2 を有する。
サヌマルビア 6 2 は䞊蚘各実斜䟋で説明したず同様に、 接続端子 ず しおの半球圢バンプを圢成した堎合ず同様な方法で圢成する。 す なわち、 接続端子圢成甚のスルヌホヌルの他に I Cチ ップ搭茉郚に サヌマルビア圢成甚のスルヌホヌルを蚭け、 これらのスルヌホヌル に導電性ペヌス ト 6 0 を充塡しおバンプを圢成する。 その埌、 基板
1 0 の䞊面をざ ぐり加工しお搭茉穎を圢成する こ ずにより、 I Cチ ップ 3 4 の搭茉面にサヌマルビア 6 2 の䞊端面を露出させる こ ずが でき、 I Cチ ップ 3 4 をじかにサヌマルビア 6 2 に接続する こ ずが できる。
第 2 1 図で 6 4 はマザ䞀ボヌ ドの絶緣局、 6 6 は接続甚パッ ド、 6 8 はプリ プレダ、 7 0 はシヌル ド局、 7 2 はマザ䞀ボ䞀ドの熱䌝 導局である。 I Cパッケヌゞは半球圢バンプ 6 0 a が接続甚パッ ド
6 6 に接続され、 サヌマルビア 6 2 がマザ䞀ボヌ ドの熱䌝導局 7 2 に接続される。 これによ぀お、 I Cパッケヌゞずマザ䞀ボヌ ドが電 気的に接続される ずずもに、 サヌマルビア 6 2 を介しお I Cチ ップ 3 4 からの熱攟散が効率的になされる。
本実斜䟋の I Cパッケヌゞに蚭けたサヌマルビア 6 2 は I Cチ ッ プ 3 4 にじかに接続されるから、 I Cチ ップ 3 4 から効率的に熱攟 散させる こ ずが可胜になる。
第 2 1 図に瀺す䟋はスルヌホヌルめ぀きを斜しお接続端子を圢成 した堎合を瀺すが、 接続端子の圢成方法ず しおは他の方法も適甚可 胜である。 本方法によるサヌマルビアを有する I Cパッケヌゞの補 造方法は接続端子ず同時にサヌマルビアも圢成できる点できわめお 有効な方法である。
なお、 䞊蚘の方法ずは別の方法ず しお、 接続端子ずサ䞀マルビア ずを別工皋で圢成する こ ずも可胜である。 すなわち、 倚局積局の際 のプリ プレダを甚いお I Cチ ッ プ搭茉範囲にサ䞀マルビアを圢成し おおき、 埌工皋で䞊蚘方法にしたがっお接続端子郚分のバンプを圢 成するよう にする こ ず もでき る。
第 2 2図および第 2 3図は半球圢バンプを有する I Cパッケヌゞ を実装する際における接続郚の様子を瀺す説明図で、 プリ ン ト基板
7 4 にハ ンダ 7 6 で I Cパ ッケヌゞを実装した様子を瀺す。 7 8 は プリ ン ト基板 7 4 の衚面に蚭けたハ ンダ付け甚パ 'ン ドである。
第 2 2図はハ ンダ 7 6 の量が少ない堎合、 第 2 3図はハ ンダ 7 6 の量が倚い堎合である。 半球圢バンプはその頂点面でハンダ付け甚 ノ、。ッ ド 7 8 に圓接し、 その圓接郚䜍の呚囲にメ ニスカス状にハンダ 7 6 が付着する。 このように接続端子が半球圢になっおいる ず半球 圢バンプの圓接郚䜍に倖偎からハ ンダ 7 6 が匕きよせられ、 ハ ンダ 7 6が倖偎に流れ出る こ ずを防止する。 これによ぀おハンダ量が倉 動しおも確実な接続を行う こ ずが可胜になる。
実際に半球圢バンプを倚数個圢成した I Cパッケヌゞをプリ ン ト 基板に接合しお個々の半球圢バンプずプリ ン ト基板のハンダ付け甚 パッ ドずの接合の様子を X線装眮により芳察したずころ、 セルファ ラむ メ ン トの䜜甚によっお半球圢バンプずハンダ付け甚パッ ドずの 䜍眮が䞀臎する ずずもに、 パッ ドず半球圢バンプずの圓接郚䜍にハ ンダが匕きよせられお確実に接合されおいる こ ずを確認した。
第 2 4図および第 2 5図は半球圢バンプず配線パタヌンずが䜍眮 ずれした堎合の接続の様子を瀺す。 第 2 5図は比范ず しお平圢のバ ンプを有する I Cパッケヌゞの堎合を瀺す。 第 2 5図に瀺すように 平圢のバンプを有する I Cパッケヌゞの堎合は、 ハンダ付け甚パッ ド Ί 8 ずバンプが䜍眮ずれする ずハンダ付け甚パッ ド 7 8 の倖偎に たでハ ンダ 7 6 がはみ出し、 バンプの端面ず実装基板面ずが接近し お隣接するパ ッ ド 7 8 ずの間で電気的短絡が生じやす く なる。 これ に察しお、 半球圢バンプの堎合は第 2 4図に瀺すよう にバンプの倖 面ず実装基板面ずは離れおいるからハ ンダ付け甚パ ッ ド 7 6 の倖偎 にハンダ 7 6 が流れ出る こ ずを防止し、 これによ぀お電気的短絡を 防止する こ ずができる。 このよう に、 半球圢バンプを䜿甚した堎合 はパタヌ ン間の電気的短絡を防止しお奜適な接続を行う こ ずができ、 接続端子を高密床に圢成する こ ずが可胜ずなっお奜適に倚ピン化に 察応する こ ずが可胜になる。

Claims

請 求 の 範 囲 . 基板に衚面実装甚のバンプを圢成した I cパッケヌゞにおいお 前蚘基板の厚み方向に透蚭しお圢成されたスルヌホヌルに導電 性あるいは電気的絶瞁性のペヌス トが充塡され、 前蚘ペヌス 卜が 前蚘スルヌホヌルの䞀端から半球圢状に突出しお前蚘スルヌホヌ ル内に充塡されたペヌス ト ず䞀䜓に固化しおバンプが圢成され、 該半球圢のバンプ衚面に銅め぀き等の導䜓め぀き局が被着圢成 されたこ ずを特城ずする I Cパッケヌゞ。 . 基板に衚面実装甚のバンプを圢成した I Cパッケヌゞにおいお. 前蚘基板の厚み方向に透蚭しお圢成された孔に導電性ペヌス ト が充塡され、 前蚘導電性ペヌス トが前蚘孔の䞀端から半球圢状に 突出しお前蚘孔内に充塡された導電性ペヌス ト ず䞀䜓に固化圢成 されお成る こ ずを特城ずする I C ノ、'ッケヌゞ。. 導電性ペヌス ト がハ ンダ付け性を有する ものである請求の範囲 第 2項蚘茉の I Cパッケ䞀ゞ。. 導電性ペヌス トによっお圢成された半球圢のバンプ衚面に銅め ぀き等の導䜓め぀き局が被着圢成されたこ ずを特城ずする請求の 範囲第 2項蚘茉の I Cパッケ䞀ゞ。 . 基板が耇数個の I Cチ ップを搭茉可胜にしたマルチチ ップタィ プのものである こ ずを特城ずする請求の範囲第 1 項たたは第 2項 蚘茉の I C ノ、。ッケヌゞ。. 基板が耇数の内局配線パタヌンを有する倚局基板である こ ずを 特城ずする請求の範囲第 1 、 2 たたは 5項蚘茉の I Cパッケヌゞ ( . I Cチ ップず接続する配線パタヌ ンの端子郚が倚段に圢成され たこ ずを特城ずする請求の範囲第 6項蚘茉の I Cパッケヌゞ。 . 半球圢バンプの基郚にバンプより も埄倧のラ ン ドが蚭けられた こ ずを特城ずする請求の範囲第 1 、 2 たたは 4項蚘茉の I Cパ ッ ケヌゞ。 . 基板の I Cチ ップ搭茉範囲にサ䞀マルビアが蚭けられたこ ずを 特城ずする請求の範囲第 1 たたは 2項蚘茉の I Cパ ッケヌゞ。 0 . 基板の I Cチ ップ搭茉範囲に、 基板に透蚭されたスルヌホヌ ルあるいは孔内に前蚘接続端子を圢成するペヌス 卜 ず同じペヌス 卜が充塡されたサヌマルビアが蚭けられたこ ずを特城ずする請求 の範囲第 1 たたは 2項蚘茉の I Cパ ッ ケ䞀ゞ。
1 . 基板に衚面実装甚のバンプを圢成した I Cパッケヌゞの補造 方法においお、
前蚘基板に圢成するバンプの平面配眮䜍眮に合わせお基板の厚 み方向にスルヌホヌル圢成甚の孔を透蚭し、
前蚘孔内にペヌス トを充塡しお、 前蚘孔の䞀端から半球圢状に ペヌス トを突出させ、 孔内のペヌス ト ずずもに䞀䜓にペヌス トを 固化させる こ ずによっおバンプを圢成する こ ずを特城ずする I C パ ッ ケヌゞの補造方法。
2 . 基板に衚面実装甚のバンプを圢成した I Cパッケヌゞの補造 方法においお、
䞡面に銅箔を被着圢成した基板の厚み方向にスルヌホヌル圢成 甚の孔を透蚭し、
スルヌホヌルめ぀きを斜し、
前蚘基板の片面を゚ ッ チ ング しお前蚘孔䜍眮に合わせおラ ン ド を圢成し、
スルヌホヌルに導電性べ䞀ス トを充塡しお前蚘スル䞀ホヌルの 䞀端から半球圢状に前蚘導電性ペヌス トを突出させ、
前蚘導電性ペヌス トを固化させおバンプを圢成し、
電解め぀きを斜しお前蚘バンプ衚面に銅め぀き等の導䜓め぀き 局を蚭け、
前蚘ラ ン ド圢成面ずは反察偎の基板面をェ ツチングしお所定の 配線パタヌンを圢成する こ ずを特城ずする I Cパッケヌゞの補造 方法。
3 . 請求の範囲第 1 2項蚘茉の I Cパッケヌゞの補造方法におい お、 前蚘導電性ペヌス トにかえお無電解め぀き被膜を析出しやす いペヌス トを䜿甚し、
スルヌホヌルを圢成しおバンプを圢成した埌、
無電解め぀きを斜しお前蚘バンプ衚面に無電解導䜓め぀き局を 蚭け、 次いで、 電解め぀きにより導䜓め぀き局を厚付けする こ ず を特城ずする I Cパッケヌゞの補造方法。
4 . 基板に衚面実装甚のバンプを圢成した I Cパッケヌゞの補造 方法においお、
䞡面に銅箔を被着圢成した基板の厚み方向にスルヌホヌル圢成 甚の孔を透蚭し、
スルヌホヌルめ ぀ きを斜し、
前蚘基板の䞡面を゚ ッチングしお前蚘孔䜍眮に合わせおラ ン ド および配線パタヌ ンを圢成し、
前蚘スルヌホヌルに無電解め぀き被膜を折出しやすいペヌス ト を充塡しお前蚘スルヌホヌルの䞀端から半球圢状に前蚘ペヌス ト を突出させ、
前蚘ペヌス トを固化させおバンプを圢成し、
無電解め぀きにより前蚘バンプ衚面に導䜓め぀き局を蚭ける こ ずを特城ずする I Cパッケヌゞの補造方法。
5 . 基板に衚面実装甚のバンプを圢成した I Cパッケヌゞの補造 方法においお、
䞡面に銅箔を被着圢成した基板の厚み方向にスルヌホヌル圢成 甚の孔を透蚭し、
前蚘基板の片面をェ ッチングしお前蚘孔䜍眮に合わせおラ ン ド を圢成し、 前蚘孔内に導電性ペヌス トを充塡しお前蚘スルヌホヌルの䞀端 から半球圢状に前蚘導電性ペヌス トを突出させ、
前蚘導電性ペヌス トを固化させおバンプを圢成し、
電解め぀きを斜しお前蚘バンプ衚面に導䜓め぀き局を被着圢成 し、
前蚘ラ ン ド圢成面ずは反察偎の基板面を゚ ッ チ ングしお所定の 配線パタヌ ンを圢成する こ ずを特城ずする I Cパッケヌゞの補造 方法。
6 . 基板に衚面実装甚のバンプを圢成した I Cパッケヌゞの補造 方法においお、
䞡面に銅箔を被着圢成した基板の厚み方向にスルヌホヌル圢成 甚の孔を透蚭し、
前蚘基板の䞡面をヱ ツチングしお前蚘孔䜍眮に合わせおラ ン ド および配線パタヌンを圢成し、
前蚘孔内に無電解め぀き被膜を折出しやすい導電性ペヌス トを 充塡しおスルヌホヌルの䞀端から半球圢状に前蚘導電性ペヌス ト を突出させ、
前蚘導電性ペヌス トを固化させおバンプを圢成し、
無電解め぀きによ り前蚘バンプ衚面に導䜓め぀き局を厚付けす る こ ずを特城ずする I Cパッケヌゞの補造方法。
7 . 基板に衚面実装甚のバンプを圢成した I Cパッケヌゞの補造 方法においお、
䞡面に銅箔を被着圢成した基板の厚み方向にスルヌホヌル圢成 甚の孔を透蚭し、
スルヌホヌルめ ぀きを斜し、
前蚘基板の䞡面をェ ッチングしお前蚘孔䜍眮に合わせおラ ン ド および配線パタヌンを圢成し、
前蚘スルヌホヌルにハ ンダ付け性を有する導電性ペヌス トを充 塡しおスルヌホヌルの䞀端から半球圢状に前蚘導電性ペヌス トを 突出させ、
前蚘導電性ペヌス トを固化させおバンプを圢成する こ ずを特城 ずする I Cパ ッケヌゞの補造方法。
8 . 基板に衚面実装甚のバンプを圢成した I Cパッケヌゞの補造 方法においお、
䞡面に銅箔を被着圢成した基板の厚み方向に接続端子圢成甚の 孔を透蚭する ずずもに I Cチ ッ プの搭茉範囲にサヌマルビア圢成 甚の孔を透蚭し、
前蚘接続端子圢成甚の孔および前蚘サヌマルビア圢成甚の孔に 熱䌝導性の良奜なペヌス トを充塡しお、 接続端子ずずもにサヌマ ルビアを圢成する こ ずを特城ずする請求の範囲第 1 1 、 1 2 、 1 3 、 1 4 、 1 5 、 1 6 たたは 1 7項蚘茉の I Cパッケヌゞの補造 方法。
9 . ノ ンプにニ ッ ケルめっき、 銀め぀ き、 金め぀ き等の保護め぀ きを斜すこ ずを特城ずする請求の範囲第 1 1 、 1 2 、 1 3 、 1 4 . 1 5 、 1 6 たたは 1 7項蚘茉の I Cパッケヌゞの補造方法。
PCT/JP1994/000692 1993-04-23 1994-04-25 Ic package and method of its manufacture WO1994025984A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
AU65822/94A AU6582294A (en) 1993-04-23 1994-04-25 Ic package and method of its manufacture

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP5/132280 1993-04-23
JP13228093 1993-04-23
JP5/220386 1993-07-05
JP22038693 1993-07-05
JP5/339919 1993-11-25
JP33991993 1993-11-25

Publications (1)

Publication Number Publication Date
WO1994025984A1 true WO1994025984A1 (en) 1994-11-10

Family

ID=27316467

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1994/000692 WO1994025984A1 (en) 1993-04-23 1994-04-25 Ic package and method of its manufacture

Country Status (2)

Country Link
AU (1) AU6582294A (ja)
WO (1) WO1994025984A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753976A (en) * 1996-06-14 1998-05-19 Minnesota Mining And Manufacturing Company Multi-layer circuit having a via matrix interlayer connection
US5814883A (en) * 1995-10-04 1998-09-29 Mitsubishi Denki Kabushiki Kaisha Packaged semiconductor chip
US6043559A (en) * 1996-09-09 2000-03-28 Intel Corporation Integrated circuit package which contains two in plane voltage busses and a wrap around conductive strip that connects a bond finger to one of the busses
EP1601017A1 (en) * 2003-02-26 2005-11-30 Ibiden Co., Ltd. Multilayer printed wiring board
CN110769665A (zh) * 2018-07-27 2020-02-07 广州方邊电子股仜有限公叞 电磁屏蔜膜、线路板及电磁屏蔜膜的制倇方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01120852A (ja) * 1987-11-04 1989-05-12 Hitachi Chem Co Ltd プラスチックチップキャリア
JPH04266037A (ja) * 1991-02-20 1992-09-22 Matsushita Electric Ind Co Ltd 半導䜓玠子の実装構造䜓
JPH05121590A (ja) * 1991-10-24 1993-05-18 Matsushita Electric Works Ltd 衚面実装型半導䜓装眮

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01120852A (ja) * 1987-11-04 1989-05-12 Hitachi Chem Co Ltd プラスチックチップキャリア
JPH04266037A (ja) * 1991-02-20 1992-09-22 Matsushita Electric Ind Co Ltd 半導䜓玠子の実装構造䜓
JPH05121590A (ja) * 1991-10-24 1993-05-18 Matsushita Electric Works Ltd 衚面実装型半導䜓装眮

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814883A (en) * 1995-10-04 1998-09-29 Mitsubishi Denki Kabushiki Kaisha Packaged semiconductor chip
US5753976A (en) * 1996-06-14 1998-05-19 Minnesota Mining And Manufacturing Company Multi-layer circuit having a via matrix interlayer connection
US6043559A (en) * 1996-09-09 2000-03-28 Intel Corporation Integrated circuit package which contains two in plane voltage busses and a wrap around conductive strip that connects a bond finger to one of the busses
US6440770B1 (en) 1996-09-09 2002-08-27 Intel Corporation Integrated circuit package
EP1601017A1 (en) * 2003-02-26 2005-11-30 Ibiden Co., Ltd. Multilayer printed wiring board
EP1601017A4 (en) * 2003-02-26 2009-04-29 Ibiden Co Ltd MULTILAYER PRINTED PCB
US7894203B2 (en) 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
CN110769665A (zh) * 2018-07-27 2020-02-07 广州方邊电子股仜有限公叞 电磁屏蔜膜、线路板及电磁屏蔜膜的制倇方法
CN110769665B (zh) * 2018-07-27 2023-12-05 广州方邊电子股仜有限公叞 电磁屏蔜膜、线路板及电磁屏蔜膜的制倇方法

Also Published As

Publication number Publication date
AU6582294A (en) 1994-11-21

Similar Documents

Publication Publication Date Title
US6262477B1 (en) Ball grid array electronic package
US5504372A (en) Adhesively sealed metal electronic package incorporating a multi-chip module
US6395582B1 (en) Methods for forming ground vias in semiconductor packages
US6373131B1 (en) TBGA semiconductor package
US20120021541A1 (en) Light emitting device and method of fabricating the same
EP1571706B1 (en) Electronic device
US6596620B2 (en) BGA substrate via structure
JPH08330506A (ja) 回路基板構造
US11183447B2 (en) Flip-chip package substrate and method for fabricating the same
US6543676B2 (en) Pin attachment by a surface mounting method for fabricating organic pin grid array packages
JPH07226456A (ja) パッケヌゞ及びその補造方法
US20040262746A1 (en) High-density chip scale package and method of manufacturing the same
WO1994025984A1 (en) Ic package and method of its manufacture
JPH10275522A (ja) 導電性暹脂ペヌスト、それを甚いたパッケヌゞ甚基䜓および半導䜓パッケヌゞ
JPH0846084A (ja) 衚面実装型半導䜓パッケヌゞ及びその補造方法䞊びに半導䜓装眮
JP2001168226A (ja) 半導䜓パッケヌゞ及び半導䜓装眮
JPH10256413A (ja) 半導䜓パッケヌゞ
JP3877358B2 (ja) 搭茉甚倚局プリント配線板
JP2872531B2 (ja) 半導䜓モゞュヌル基板及びそれを甚いた半導䜓装眮
EP1079433A2 (en) Ball grid array package having two ground levels
JP2001274203A (ja) メタル基板ず構造
JPH0936271A (ja) 半導䜓パッケヌゞ
JPH08167674A (ja) 半導䜓玠子搭茉甚パッケヌゞ
JP2001244381A (ja) 半導䜓チップ搭茉甚基板、半導䜓装眮、およびその補造方法
JPH0864711A (ja) 半導䜓甚パッケヌゞ

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AT AU BB BG BR CA CH CN CZ DE DK ES FI GB HU KR LK LU MG MN MW NL NO NZ PL PT RO RU SD SE SK UA US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL PT SE BF BJ CF CG CI CM GA GN ML MR NE SN TD TG

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
REG Reference to national code

Ref country code: DE

Ref legal event code: 8642

122 Ep: pct application non-entry in european phase
NENP Non-entry into the national phase

Ref country code: CA